半導体装置
【課題】大電力用の半導体素子において、温度上昇分布をより均一にすることである。
【解決手段】電流が大きいために、上部電極層４８の抵抗の場所的分布の影響を受け、上部電極層４８内における複数の接続部５０の平面配置条件に依存して半導体素子の温度上昇分布が定まる大電流用の半導体素子において、パターン２のようにジグザク状に接続部５０を配置するのと、パターン１のように１列に接続部５０を配置するとのでは、温度上昇分布が明らかに異なる。このことはシミュレーションの結果と定性的によい一致を示す。この他に、各ワイヤのそれぞれが、上部電極層４８との間で複数の接続部を形成するようにしてもよい。
【解決手段】電流が大きいために、上部電極層４８の抵抗の場所的分布の影響を受け、上部電極層４８内における複数の接続部５０の平面配置条件に依存して半導体素子の温度上昇分布が定まる大電流用の半導体素子において、パターン２のようにジグザク状に接続部５０を配置するのと、パターン１のように１列に接続部５０を配置するとのでは、温度上昇分布が明らかに異なる。このことはシミュレーションの結果と定性的によい一致を示す。この他に、各ワイヤのそれぞれが、上部電極層４８との間で複数の接続部を形成するようにしてもよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に大電流用半導体装置に関する。
【背景技術】
【０００２】
ハイブリッド車両には周知のように、インバータ回路等の電力装置のように、大電力を処理する回路が搭載される。これらの大電力処理回路には様々のパワーデバイスが用いられ、例えば、インバータ回路では、パワーダイオードやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等の大電力用半導体素子が使用される。
【０００３】
これらの大電力半導体素子の各電極を外部と接続するには、大電流を扱うために、電流通路の断面積を大きくする必要がある。そのため、例えば、半導体素子チップの下面に広く下部電極を設け、これを回路基板のパッド上に搭載して広い面積で接続し、また、チップの上面からは、電力の大きさに応じて複数本の太いワイヤを用いてワイヤボンディングにより外部端子に接続することが行われる。
【０００４】
たとえば、特許文献１には、複数のトランジスタセルを1つのチップとする高周波高出力トランジスタにおいて、セラミック基板の上にコレクタパッド層を設け、これにトランジスタチップをダイボンディングで固着させ、チップの上部のベース電極及びエミッタ電極から、トランジスタセルの数だけの複数のワイヤで外部へ引き出すことが開示される。これ以外にも、1つの電極から複数本のワイヤを引き出すことが行われている。
【０００５】
【特許文献１】特開平５−２６７９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、パワーデバイスの高性能化、すなわち、通電損失を少なくし、高周波スイッチング動作を可能とすることが進展し、電力装置についても高出力化、小型化が進んできている。例えば、インバータ回路については、この１０年余りの間で出力密度（Ｗ／ｃｍ3）は１０倍に向上している。
【０００７】
このようにデバイスが大電力を小さな容積の中で処理できるようになると、デバイス内の体積あたりの発熱も増加し、これがデバイスの温度上昇を招く。これにより、いくつかの課題が生ずる。
【０００８】
１つは、一般的に半田接合やワイヤボンディング等の接合部位の信頼性、例えばパワーサイクルテストや冷熱サイクルテスト等の信頼性は、温度差が大きいほど低くなるので、デバイスの温度上昇が大きいと、接合部位の長期的信頼性が低下する。
【０００９】
次に、パワーデバイスは小型化が進展するといっても、それ自体相当な大きさのチップサイズである。これに高出力化が加わって、そのチップ内での温度差が相当大きくなる。デバイスの最大駆動条件は、チップ内における最高温度の部位で決まってしまうので、温度上昇分布の不均一を考慮して許容最高動作温度を低くして使用せざるを得なくなる。
【００１０】
また、デバイスの温度上昇による破壊、特にパワーデバイスは取り扱う電力が大きいため自己発熱による破壊が発生しやすくなる。
【００１１】
さらに、高出力化の効果を、チップの縮小に生かしてコストダウンを図るときには、チップ面積が減少し、電流を取り出すためのワイヤ等の接続部材の数に制約が生じ、少ないワイヤ等で接続しようとすると、接続点あたりの電流密度が大きくなり、上記の課題がより大きなものとなってきている。
【００１２】
このように大電流用半導体素子を囲む技術進展により、より高密度の電力を取り扱うようになってきたにもかかわらず、従来技術では、単に、チップの下部より電極を取り出し、上部電極から適当な数のワイヤ等を接続するだけである。
【００１３】
本発明の目的は、大電力用の半導体素子において、温度上昇分布をより均一にすることにより、半田接合やワイヤボンディング等の接合部位の信頼性を高めるとともに、パワーデバイスの駆動条件における最高動作温度を高く設定可能にする半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置は、基板に半導体素子の下部電極を配置し、この半導体素子の上部接触領域に設けられた上部電極層に電流印加用の接続部材を複数接続する半導体装置であって、前記半導体素子の上部電極層の平面内全体に前記接続部材を離散的に接続し、半導体素子に電流を印加する際に前記上部電極層中の内部抵抗の発熱によって生じる半導体素子全体の温度上昇分布が、前記平面内全体において略均一化するようにしたことを特徴とする。
【００１５】
また、本発明に係る半導体装置は、前記半導体素子の上部電極層の平面を、前記接続部材を接続する方向に略垂直な方向について、各々略同一面積を有する第１エリア及び第２エリアに仮想的に２分し、前記接続部材を、各々隣り合う接続部材同士が異なるエリアに接続されるように接続することが好ましい。
【００１６】
また、本発明に係る半導体装置は、上部電極層はアルミニウムであり、上部電極層全体に印加される電流と上部電極層の厚みとの比が、１０Ａ／μｍ以上であることを特徴とする。
【００１７】
また、本発明に係る半導体装置において、接続部材は、ワイヤボンディング用のワイヤであることが好ましい。
【発明の効果】
【００１８】
本発明に係る半導体装置によれば、半導体素子内の温度上昇分布をより均一にし、温度上昇の最高値を抑制することができる。
【発明を実施するための最良の形態】
【００１９】
本発明は、大電流を取り扱う場合に、上部電極におけるワイヤボンディングの接続配置がチップ内の温度上昇に影響するのかどうか、をシミュレーションし、その結果、ワイヤボンディングの上部電極内の配置条件によりチップ内の温度上昇がかなり異なる、との知見を得たことにもとづく。したがって、最初に、シミュレーションの内容と、そのようになる理由のモデルを説明し、次にそれを裏付ける実測結果及び具体的な大電流用の半導体素子の構成等について述べる。
【００２０】
シミュレーションの対象としては、車両用インバータ回路を構成する要素の１つである大電流用ダイオードを用いた。図１は、車両用インバータ回路１０の構成を示す図である。車両用インバータ回路１０は、大電流用ＩＧＢＴ１２と大電流用ダイオード１４とを並列接続して１組としたものを６つ用いて構成され、周知の接続法により、車両用電池１６と、車両用モータ８の各相に接続される。
【００２１】
大電流用ダイオード１４は、ｐｎ接合の一方側がチップの下面全面の下部電極層に接続され、他方側がチップの上面の大部分に接触する上部電極層に接続される構成である。つまり、モデル的には、チップの上面全体と下面全体との間に流れる大電流をｐｎ接合の整流特性に従って整流する素子である。そして、この大電流用ダイオード１４は、回路基板に搭載され、下部電極層は回路基板のダイボンディングパッドに例えば、半田付けあるいは金−シリコン共晶等により電気的接続が行われ、上部電極層には、回路基板のリード端子との間でワイヤボンディングにより複数のワイヤで接続される。
【００２２】
通常の電流レベルを取り扱っている感覚からは、このような構成のダイオード素子では、上部電極層及び下部電極層が導体であるので、そのどの部位に電流が印加されても、導体中は電流が均一となり、半導体素子の上面全体と下面全体との間に電流が流れる、と考えられる。つまり、上部電極層のどこにワイヤを接続しても、電流の流れ方は同じで、したがって、ダイオード内部の温度上昇も同じと考えられる。シミュレーションは、そのことが大電流の下でも同様かどうかを確かめるものである。
【００２３】
ワイヤボンディングの接続配置によるチップ内の温度上昇分布を計算するには、電流によるジュール熱を考慮したシミュレーションを行う必要がある。ここでは、半導体のプロセス・デバイスシミュレーションツールの提供で知られるＩＳＥ社の電気−熱−機械シミュレータであるＳＯＬＩＤＩＳ（２Ｄ，３Ｄ ＴＨＥＲＭＯ−ＥＬＥＣＴＲＯ−ＭＥＣＨＡＮＩＣＡＬ ＳＩＭＵＲＡＴＩＯＮ ＴＯＯＬ）を使用した。
【００２４】
図２は、シミュレータ２０の構成を示す図である。このシミュレータ２０の基本部分は計算を行う計算カーネル２２と、表示処理を行うグラフィカルフロントエンド２４である。ユーザは、シミュレーション実行内容を示すコマンドファイルであるソリューションコントロール２６と、構造ファイルであるイニシャルグリッド２８を事前に定義する。表示に必要なファイルは、グラフィクスセットアップ３０とポストスクリプト出力３２である。その他は、データファイル等である。
【００２５】
シミュレーションは、対象物を計算単位のグリッドに区切り、所定の電気的、熱的境界条件を設定し、次の式（１）の伝熱方程式を解くことで行われる。
【数１】
ここで、ρは密度、ｃは比熱容量、κは熱伝導率、Ｈは熱源を示す。ここで熱源の項をジュール熱
として、更に次の式（２）の電流連続の項を入れて計算する。
【数２】
ここで、Ｊは電流で、
σは電気伝導度、ψは電位を示す。したがって、式（１）、式（２）を同時計算するように熱的電気的結合の定義をコマンドファイル上で宣言しておく。
【００２６】
図３は、検討した大電流用の半導体装置（モジュール）の上面構造図である。ここでは５５ｍｍ×３９ｍｍの放熱板／ハウジングケース４０の上に、３５ｍｍ×１９ｍｍの回路基板４２が取り付けられ、回路基板４２上に大電流用ダイオードであるチップ４４が配置される。回路基板４２には、チップの下部電極からの電流を外部に取り出す電流出力口４６が設けられる。詳細な平面配置の寸法は図３の通りである。
【００２７】
図４は、検討した大電流用の半導体装置（モジュール）の断面図である。ここでは、放熱板／ハウジングケース４０として、厚さ６ｍｍのアルミニウムからなるハウジングケースの上に厚さ３ｍｍの放熱板を積層したものとし、その間には図示されていないグリースが６５μｍ厚みで置かれる。その上に回路基板４２が搭載される。
【００２８】
放熱板／ハウジングケース４０の上の構成は、図４に示すように、下層側から順に、厚さ２００μｍの下部半田層、４００μｍのアルミニウム層、７００μｍのセラミック層、４００μｍのアルミニウム層、２００μｍの上部半田層、２００μｍのシリコンチップ層となる。回路基板４２は、アルミニウム−セラミック−アルミニウム積層のいわゆるアルミニウム貼りセラミック回路基板で、ＤＢＡ（Ｄｉｒｅｃｔ Ｂｏｎｄ Ａｌｕｍｉｎｉｕｍ）基板と呼ばれる。この回路基板４２の下部及び上部に半田層を設け、それぞれ放熱板／ハウジングケース４０及びチップ４４と接合する。チップ４４の上は、１．５ｍｍの空気層とした。
【００２９】
図５は、チップ４４の平面図である。チップ４４は、平面寸法が６．５ｍｍ×６．５ｍｍ、厚みが２００μｍのシリコンｐｎダイオードである。チップ４４の下面は、図４で説明したように、全面が上部半田層により、回路基板４２のアルミニウム層と接合される。チップ４４の上面は、周辺部に０．５ｍｍの余裕をとり、平面寸法５．５ｍｍ×５．５ｍｍ、厚さ５μｍのアルミニウムの上部電極層４８が設けられる。つまり、シリコン層は、この５．５ｍｍ×５．５ｍｍの面積で、厚さ５μｍのアルミニウム上部電極層４８と接続されていることになる。
【００３０】
チップ４４の上部電極層４８には、複数のワイヤがボンディングされるが、ボンディングによる上部電極層４８の上における各接続部５０のそれぞれの大きさは、０．５ｍｍ×１ｍｍとする。この接続部５０が、チップ４４の電流の入力部（印加部）となる。
【００３１】
図６は、シミュレーションに用いた主なパラメータの値を示すものである。ただし、シリコンの電気伝導度は、実際のデバイス特性に合うように修正した。また、半導体デバイス全体の放熱性の条件としては、図４において上部は、１．５ｍｍの空気層を挟んで一定の温度になるものとし、下部は、放熱板／ハウジングケース４０全体で熱伝導率を２１０Ｗ／ｍ2Ｋ）とした。
【００３２】
このような条件の下で、チップ４４のデバイスとしてのオン電圧等を参考にし、シリコンの電気伝導度を変化させて、式（１）、（２）を実行し、シミュレーションを行う。図７はその様子を示す図で、図７（ａ）は上記の配置構成の斜視図、（ｂ）は回路基板４２上の電流分布、（ｃ）は半導体装置全体の温度上昇分布を模式的に示すものである。この例では、チップ４４のほぼ中央において温度上昇が最も高くなっていることが示される。
【００３３】
つぎに、チップの温度上昇分布のみに注目し、上部電極層４８の上の接続部５０、すなわち電流印加部の配置を変化させてみた。図８の上段に、シミュレーションに用いた、接続部５０の配置パターンの例を示す。パターン１は、５つの接続部５０を上部電極層４８のほぼ中央に一列に配置したものである。ワイヤボンディングでいえば、５本のワイヤを上部電極層４８のほぼ中央に並んでボンディングする１列ボンディングに相当する。パターン２は、５つの接続部５０を上部電極層４８の平面内で、離散的にジグザク状に配置したものである。ワイヤボンディングでいえば、２本のワイヤを上部電極層４８の中央から手前側にボンディングし、３本のワイヤを上部電極層４８の中央から奥側にボンディングする２列ボンディングに相当する。パターン３は、１０個の接続部５０を、手前側に５つ、奥側に５つ、２列に分けて上部電極層４８に配置したものである。ワイヤボンディングでいえば、１０本のワイヤをこのようにボンディングすることもできるが、こみいった作業になる。そこで、１本のワイヤで手前側にボンディングした後ワイヤを切らずにそのままワイヤを延ばし、奥側をもう一度ボンディングするいわば２段ボンディングを行うことで、５本のワイヤで実現することもできる。
【００３４】
図８の下段には、上段の配置に対応するチップ４４の温度上昇分布のシミュレーション結果が模式的に示されている。すなわち、パターン１のときは、チップ４４の中央部が最も温度上昇が大きいが、パターン２では、温度上昇分布が２分され、温度上昇が最も高くなるところの温度（最高温度上昇）もパターン１に比べると低くなることがわかる。パターン３では、さらに温度分布が平坦化する。
【００３５】
図９は、図８の３つの接続部配置パターンのそれぞれについて、電流値を変化させたときの、チップ内の最高温度上昇を比較して示したものである。電流値としては、チップ全体としての電流を、５０Ａ，１００Ａ，１５０Ａと変化させた。このシミュレーション結果から、いずれの電流値においても、パターン２の最高温度上昇は、パターン１のそれよりも低く、パターン３の最高温度上昇は、さらに低くなっていることがわかる。図１０は、図９におけるパターン１とパターン２の結果をグラフ化したもので、明らかに、上部電極層４８内における接続部５０の配置条件で、チップ４４の最高温度上昇の値が異なることがわかる。
【００３６】
上記のように、通常の電流レベルを取り扱っている感覚からは、上部電極層のどの部位に電流が印加されても、導体中は電流が均一となり、チップ内部に一様に電流が流れてチップ内部の温度上昇も同じと考えられる。これに対し、シミュレーションでは、上部電極層内の電流印加部位、つまり接続部の配置により、チップの温度上昇分布が異なることがわかった。図１１と図１２は、そのメカニズムの１つのモデルである。図８の温度分布のシミュレーション結果では、どの配置パターンでもチップの周辺部の温度上昇が中央部に比べ低い。これは、図１１に示すように、チップ４４の端では熱流（ヒートフラックス）５２が四方八方に広がるため、熱抵抗が低くなるためと考えることができる。したがって、仮にチップ４４内部で均一に発熱が生じたとしても、チップ４４のコーナー部の温度上昇が最も低く、チップ４４重心部の温度上昇が最も高くなるものと考えられる。
【００３７】
もう１つは、上部電極層４８及びチップの内部のシリコンデバイスにおける抵抗分布の存在である。図１２に示すように、ワイヤ５４が上部電極層４８に接続される接続部５０から電流が印加され、上部電極層４８を介し、シリコンデバイス内部に流れる。上部電極層４８にも抵抗成分５６があり、シリコンデバイスにも抵抗成分５８があるので、接続部５０から電流が広がるにつれ電圧降下が生ずるが、その大きさは、抵抗成分５６，５８の大きさと流れる電流の大きさで決まる。上記のシミュレーションでは、チップ４４と回路基板４２との間は１００μｍの半田層と２００μｍのアルミニウム層であり、チップ４４の上部電極層４８は５μｍのアルミニウム層である。したがって、チップ４４の下部電極層側の抵抗は、上部電極層４８及びシリコンデバイスの抵抗に比べ無視できる。一方、上部電極層４８は、通常の電流レベルならば格別、大電流となると、その抵抗成分５６の分布が無視できなくなり、シリコンデバイスに注入される電流分布が接続部５０の配置の影響を受け、その結果、チップ４４内部の温度上昇分布が相違してくるものと考えられる。
【００３８】
このように、シミュレーションによれば、ワイヤボンディングの上部電極層内の配置条件によりチップ内の温度上昇がかなり異なる、との知見を得ることができた。この結果を実際に大電流用ダイオードにワイヤボンディングし、電流を印加し、温度上昇分布を調べてみたところ、後に詳述するが、よい一致を見た。
【００３９】
このことから、一般的な電流レベルの半導体素子と異なり、電流が大きいために、上部電極層の抵抗の場所的分布の影響を受け、上部電極内における複数の接続部材の平面配置条件に依存して半導体素子の温度上昇分布が定まるような大電流用の半導体素子では、上部電極内における複数の接続部材の平面配置を工夫することで、温度上昇を抑制することが可能となることがわかる。大電流の１つの目安は、例えば、上部電極層４８が５μｍのアルミニウムの場合、図９の電流５０Ａである。
【００４０】
具体的には、図８のパターン２のように、上部電極層の平面内全体に離散的に接続部を配置することで、一列に配置するのに比べ、最高温度上昇を抑制できる。ここで平面内全体に離散的とは、一列に配置することに対比するもので、例えばジグザク状に配置することである。また、図８のパターン３のように、各ワイヤの接続方向に略垂直な方向について各々略同一の面積を有する第１エリアと第２エリアに仮想的に２分し、各ワイヤを各々隣り合うワイヤ同士が異なるエリアに接続することで、一列に配置するのに比べ、最高温度上昇をさらに抑制できる。この配置は、各ワイヤのそれぞれが上部電極層との間で複数の接続部を形成するものである。
【００４１】
以下に、実際の大電流用の半導体装置の構成等につき、図面を用いて詳細に説明する。以下の説明は、上記のシミュレーションの結果を確認するために行ったデバイス製作に基づくものであり、シミュレーションに用いたモデルと、寸法等をほぼ合わせてある。つまり、図３、図４で説明したように、放熱板／ハウジングケースの上に、ＤＢＡ回路基板を配置し、その上に６．５ｍｍ角で厚みが２００μｍの大電流用ダイオードのチップを取り付け、チップの上部電極層に複数のワイヤを接続して、大電流用の半導体装置としたものである。
【００４２】
図１３（ａ）は、シミュレーションにおけるパターン２をワイヤボンディングにより実現する様子を示す図である。なお、比較のためにパターン１に対応するものを図１３（ｂ）に示す。以下において、図３から図５、図１２と同様の要素には同一の符号を付し、詳細な説明を省略する。
【００４３】
図１３（ａ）において、チップ４４は、大電流用ダイオードで、その寸法は上記のように６．５ｍｍ角、厚みは２００μｍである。上部電極層４８は、５．５ｍｍ角の面積で、直接ダイオードデバイスのシリコンに接触しており、厚みが５μｍのアルミニウムで構成される。上部電極層４８の上には、５本のワイヤ５４が接続部５０において接続される。ワイヤ５４は、直径が３００〜５００μｍのアルミニウムを主成分とするワイヤボンディング用ワイヤで、超音波ワイヤボンディング装置等で上部電極層４８にボンディングされる。ボンディング後のワイヤ５４と上部電極層４８との間の接続部５０の大きさは、図１３（ａ）のＸ方向に約１ｍｍ、Ｙ方向に約０．５ｍｍ程度である。
【００４４】
５本のワイヤ５４は、チップ４４の上部電極層４８において、２本と３本の２列となるように、いわゆるジグザク状に接続部５０を配置してボンディングされる。具体的には、５本のワイヤ５４において、そのＹ方向のピッチを約１ｍｍとし、Ｘ方向の列のオフセット量を例えば約２〜３ｍｍ程度とすることができる。このジグザグ配置により、図８のパターン２と同様のものとできる。なお、図１３（ｂ）は、５本のワイヤ５４をＹ方向に沿って１列としたもので、図１３（ａ）のＸ方向の列オフセット量をゼロにした配置で、図８のパターン１に相当する。
【００４５】
図１３（ａ），（ｂ）の構成の大電流用ダイオードについて、実際に電流を印加したときのチップ４４の温度分布を実測し、図８から図１０で説明したシミュレーション結果と比較した。条件は以下のとおりである。すなわち、初期のチップ温度は２０℃、印加電流は、５本のワイヤ５４の合計で６０〜１００Ａの間で設定し、１ｓｅｃをオン時間、１９ｓｅｃをオフ時間とし、これを繰り返した。チップ４４の温度は赤外温度計を用いて測定し、電流印加のオン・オフを繰り返して温度が定常状態となったときのデータを採取した。
【００４６】
図１４は、図１３（ａ），（ｂ）の２つについて、印加電流１００Ａのときの実測温度上昇分布の様子と、図８で説明したシミュレーション結果の計算温度上昇分布の様子を比較して示したものである。明らかに、パターン１の場合とパターン２の場合で温度上昇分布が異なるのがわかり、パターン２の場合には温度上昇分布が２分されるのに対し、パターン１ではチップの中央部に集まって温度上昇が起こる。この様子は、計算結果とよく一致する。
【００４７】
図１５は、実測の温度上昇分布について、印加電流を変化させ、温度上昇の最も大きいところの温度上昇（最高温度上昇）がどのように変わるかを見たものである。これからも、明らかにパターン２のほうがパターン１に比べ最高温度上昇の値が低くなる。また、図１５の実測曲線の形は、図１０の計算曲線の形によい一致を示す。このように、実測温度上昇分布と、計算温度上昇分布とは定性的によい一致をしており、この結果から、実測の温度上昇分布においても、上部電極層の平面内の接続部の配置条件により、相違が出ることがわかる。
【００４８】
したがって、大電流用の半導体素子において、上部電極層の平面内で接続部をジグザグ配置することで、一列に接続部を配置するよりも温度上昇分布を平坦にでき、また最高温度上昇の値を抑制することができる。次に、大電流用の半導体素子について、さらに信頼性を向上させることができる方法について述べる。
【００４９】
まず、接続部５０の面積を大きくすることで、信頼性を向上させることができる。図１６は、接続部５０の拡大図で、ワイヤ５４は、ボンディング装置のツールにより押しつぶされ、長さＬ、幅Ｗの大きさの略長楕円領域で、上部電極層４８との間で接続部５０を形成し、この領域で電流が印加される。接続部５０の面積の大きさは、図１７に示すように超音波探傷法により得ることができる。すなわち、ワイヤ５４により接続部５０が形成されたチップ４４を、適当な液体媒体槽６０の中に配置し、裏側から超音波プローブ６２により超音波を送信し、反射波を受け取ってこれを画像処理し超音波探傷表示装置６４に表示する。接続部５０とそれ以外のところでは超音波の反射の様相が異なるので、その相違から接続部５０の輪郭を求め、その面積を得ることができる。
【００５０】
接続部５０の面積が大きいほうが、接続部５０における電流密度を低下させることができるので好ましい。その形状はボンディング装置のツール形状やボンディング条件で変えることができるが、一般的には長さＬが幅Ｗに対して大きくなる。その比は、例えば、剥離強度等の基準で評価でき、例えば、長さＬは、幅Ｗの２．４倍以上あることが好ましい。
【００５１】
図１８は、接続部の面積が、大電流の半導体素子の冷熱サイクルテストの進展に従いどのように変化するかを示す図である。横軸は冷熱サイクルテストのサイクル数、縦軸は接続部面積である。このように、冷熱サイクルテストを繰り返すと、次第に接続部の面積が減少してくることがわかる。接続部の面積が減れば、接続部における電流密度が高くなり、そこでの発熱が大きくなり、チップ全体の温度上昇が高くなる。したがって、冷熱サイクルテストが所定レベルの繰り返し数を合格するためにも、また、チップ全体の温度上昇を抑制するためにも、接続部の初期面積は大きいほうがよい。その初期面積の大きさは、冷熱サイクルを合格するためのサイクル数のときにおける接続部の面積減少率と、接続部での発熱等からくる最小面積の条件等から求めることができる。例えば、最小面積を０．５ｍｍ×０．５ｍｍ＝０．２５ｍｍ2とし、冷熱サイクル合格サイクル数での面積減少率を初期の０．５とすると、初期の接続部の面積は、０．５ｍｍ2以上あることが必要となる。
【００５２】
次に、図１９に示すように、各ワイヤ５４について上部電極層４８上で２つの接続部７０，７２を形成することで、チップ４４全体の温度上昇分布をより均一にできる。これは、図８のパターン３に相当する接続部７０，７２の配置だからである。具体的には、上部電極層４８の平面内で、図１９に示すＸ方向の２箇所のところでそれぞれ５箇所の接続部を設ける。ワイヤボンディング作業では、−Ｘ方向からワイヤ５４を＋Ｘ方向に運んできて、まず上部電極層４８の左側の方で１つ目の接続部７０を形成し、そのままワイヤ５４を切断せずに一旦上方にあげつつ＋Ｘ方向に運び、上部電極層４８の右側のほうで下方に下ろしてそこで２つ目の接続部７２を形成し、そこでワイヤ５４を切断する。
【００５３】
つまり、電流印加は、５本のワイヤ５４に分担されて行われるが、１本のワイヤ５４では、それぞれ２つの接続部７０，７２によってさらに分担されて上部電極層４８、すなわちチップ４４に電流が印加されることになる。したがって、図８で、図９で説明したように、チップ４４の温度上昇分布がより平坦化し、最高温度上昇の値がより抑制される。また、接続部７０，７２における電流密度が低くなるので、接続部７０，７２における発熱も抑制できる。
【００５４】
２つの接続部７０，７２の間では、あとでボンディングされる２列目の接続部７２のほうに電流が流れにくくなる。したがって、２列目の接続部７２の接続部面積を、１列目の接続部７０の接続部面積より大きめにすることが好ましい。
【００５５】
また、図１９に示す１列目の接続部７０と２列目の接続部７２との間のワイヤループは、高さＨと、列間の間隔Ｓの比、（Ｈ／Ｓ）を大きくするほうが信頼性を向上させることができる。すなわち、図２０は、（Ｈ／Ｓ）を変化させて、冷熱サイクルテストの進展により接続部の面積減少の様子を見た図であるが、（Ｈ／Ｓ）が大きいほど、接続部の面積減少は抑制される。ただし、あまりループを高くすると、切断が起こるので、それ以内の（Ｈ／Ｓ）にする必要がある。
【００５６】
このように、大電流用の半導体素子における接続部の配置、本数、その面積等を工夫することで、温度上昇を抑制し、信頼性を向上させることができるが、図２に説明したシミュレータ等を用い、シミュレーションと実測とを組み合わせることで、さらに性能のよい大電流用の半導体装置を得ることができる。図２１は、シミュレータを用いて、温度上昇分布等を最適化する方法のフローチャートである。
【００５７】
最初に、シミュレータの初期境界条件を設定する（Ｓ１０）。具体的には、図３、図４、図６等の初期設定を行う。次に、接続部の配置を設定する（Ｓ１２）。具体的には、図５に示すように、上部電極層４８の平面内での接続部５０の配置状態を設定する。例えば図８のパターン２、パターン３等のように接続部の本数と配置位置の設定をする。これに加え、図１８、図２０等で説明した接続部面積の知識を加えることもできる。
【００５８】
そして、シミュレーションを実行する（Ｓ１４）。具体的には、上記式（１）、（２）等を解き、その結果をチップ内の温度上昇分布データとして出力する。シミュレーションの結果を見て、温度上昇が所望のように抑制されているかを判断し（Ｓ１６）、ＮＧのときは再びＳ１２へ戻り、接続部の設定をやり直し、シミュレーションを改めて実行する。シミュレーション上で温度上昇が所望のように抑制され、ＯＫとなると、そのシミュレーションモデルに従った大電流用の半導体素子を実際に試作する（Ｓ１８）。そして、実際に電流印加等の駆動を行い、チップの温度上昇を実測する（Ｓ２０）。その結果を見て、温度上昇が所望のように抑制されているかを判断し（Ｓ２２）、ＮＧのときは再びＳ１２へ戻り、接続部の設定をやり直し、シミュレーション等を改めて実行する。
【００５９】
このように、シミュレーションと実測とを繰り返すことで、シミュレーションの精度が次第に上がってくると、Ｓ１８の段階がそのままで大電流用の半導体装置の製作に移行できる。こうして、電流が大きいために、上部電極層の抵抗の場所的分布の影響を受け、上部電極内における複数の接続部材の平面配置条件に依存して半導体素子の温度上昇分布が定まる大電流用の半導体素子について、最適の接続部材の平面配置条件を定めることができる。
【００６０】
上記において、チップは、大電流用ダイオードとしたが、シミュレーション結果からわかるように、デバイスの種類はダイオードに限られず、半導体素子の上部接触領域に設けられる上部電極層に複数の電流印加用接続部材が接続され、電流が大きいために、上部電極層の抵抗の場所的分布の影響を受け、上部電極内における複数の接続部材の平面配置条件に依存して半導体素子の温度上昇分布が定まる大電流用の半導体素子であればよい。例えば、大電流が上部電極と下部電極との間で流れるラテラル型半導体素子であれば、ｐｎ接合が１つのものに限られない。あるいは、チップの上面に複数の種類の電極が設けられる半導体素子であっても、電流を出し入れする上部電極層が、半導体素子の上部接触領域に直接設けられ、電流が大きいために、上部電極層の抵抗の場所的分布の影響を受け、上部電極内における複数の接続部材の平面配置条件に依存して半導体素子の温度上昇分布が定まるものであれば、同様に本発明が実施できる。
【００６１】
また、チップの上部電極層に接続されるのはワイヤとして説明したが、シミュレーションの結果からわかるように、上部電極層内における複数の接続部の平面配置条件で温度上昇分布が決まるのであるから、ワイヤ以外の接続部材であってもよい。例えば、ビーム状のリードで接続してもよく、バンプを用いて接続してもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明に係る実施の形態の半導体装置が適用される車両用インバータ回路の構成を示す図である。
【図２】本発明に係る実施の形態のシミュレーションにおいて、シミュレータの構成を示す図である。
【図３】本発明に係る実施の形態のシミュレーションにおいて、検討した大電流用の半導体装置の上面構造図である。
【図４】本発明に係る実施の形態のシミュレーションにおいて、検討した大電流用の半導体装置の断面図である。
【図５】本発明に係る実施の形態のシミュレーションにおいて、検討したチップの平面図である。
【図６】本発明に係る実施の形態のシミュレーションにおいて、用いた主なパラメータの値を示すものである。
【図７】本発明に係る実施の形態のシミュレーションの様子を示す図で、（ａ）は配置構成の斜視図、（ｂ）は回路基板上の電流分布、（ｃ）は半導体装置全体の温度上昇分布を模式的に示すものである。
【図８】本発明に係る実施の形態のシミュレーションにおいて、接続部の配置と温度上昇分布の関係を示す図である。
【図９】本発明に係る実施の形態のシミュレーションにおいて、接続部の配置により、電流値に対するチップ内の最高温度上昇が異なる様子を示す図である。
【図１０】図９におけるパターン１とパターン２の結果をグラフ化したものである。
【図１１】本発明に係る実施の形態のシミュレーションの結果に対するモデルの１つを説明する図である。
【図１２】本発明に係る実施の形態のシミュレーションの結果に対するモデルの他の１つを説明する図である。
【図１３】本発明に係る実施の形態において、上部電極層内でジグザク状にワイヤボンディングを行う様子を１列の配置と比較して示す図である。
【図１４】本発明に係る実施の形態において、接続部の配置の違いにより、実測温度上昇分布が異なる様子をシミュレーション結果と比較して示す図である。
【図１５】本発明に係る実施の形態において、接続部の配置により、電流値に対するチップ内の最高温度上昇が異なる様子を示す図である。
【図１６】接続部の拡大図である。
【図１７】接続部の面積の大きさを超音波探傷法により得る様子を示す図である。
【図１８】接続部の面積が、大電流用の半導体素子の冷熱サイクルテストの進展に従いどのように変化するかを示す図である。
【図１９】他の実施の形態において、各ワイヤについて上部電極層上で２つの接続部を形成する様子を示す図である。
【図２０】図９における（Ｈ／Ｓ）を変化させて、冷熱サイクルテストの進展によりどのように接続部の面積が減少するかを示す図である。
【図２１】シミュレータを用いて、温度上昇分布等を最適化する方法のフローチャートである。
【符号の説明】
【００６３】
８ 車両用モータ、１０ 車両用インバータ回路、１４ 大電流用ダイオード、１６ 車両用電池、２０ シミュレータ、４０ ハウジングケース、４２ 回路基板、４４ チップ、４６ 電流出力口、４８ 上部電極層、５０，７０，７２ 接続部、５２ 熱流（ヒートフラックス）、５４ ワイヤ、５６，５８ 抵抗成分。
【技術分野】
【０００１】
本発明は半導体装置に係り、特に大電流用半導体装置に関する。
【背景技術】
【０００２】
ハイブリッド車両には周知のように、インバータ回路等の電力装置のように、大電力を処理する回路が搭載される。これらの大電力処理回路には様々のパワーデバイスが用いられ、例えば、インバータ回路では、パワーダイオードやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等の大電力用半導体素子が使用される。
【０００３】
これらの大電力半導体素子の各電極を外部と接続するには、大電流を扱うために、電流通路の断面積を大きくする必要がある。そのため、例えば、半導体素子チップの下面に広く下部電極を設け、これを回路基板のパッド上に搭載して広い面積で接続し、また、チップの上面からは、電力の大きさに応じて複数本の太いワイヤを用いてワイヤボンディングにより外部端子に接続することが行われる。
【０００４】
たとえば、特許文献１には、複数のトランジスタセルを1つのチップとする高周波高出力トランジスタにおいて、セラミック基板の上にコレクタパッド層を設け、これにトランジスタチップをダイボンディングで固着させ、チップの上部のベース電極及びエミッタ電極から、トランジスタセルの数だけの複数のワイヤで外部へ引き出すことが開示される。これ以外にも、1つの電極から複数本のワイヤを引き出すことが行われている。
【０００５】
【特許文献１】特開平５−２６７９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、パワーデバイスの高性能化、すなわち、通電損失を少なくし、高周波スイッチング動作を可能とすることが進展し、電力装置についても高出力化、小型化が進んできている。例えば、インバータ回路については、この１０年余りの間で出力密度（Ｗ／ｃｍ3）は１０倍に向上している。
【０００７】
このようにデバイスが大電力を小さな容積の中で処理できるようになると、デバイス内の体積あたりの発熱も増加し、これがデバイスの温度上昇を招く。これにより、いくつかの課題が生ずる。
【０００８】
１つは、一般的に半田接合やワイヤボンディング等の接合部位の信頼性、例えばパワーサイクルテストや冷熱サイクルテスト等の信頼性は、温度差が大きいほど低くなるので、デバイスの温度上昇が大きいと、接合部位の長期的信頼性が低下する。
【０００９】
次に、パワーデバイスは小型化が進展するといっても、それ自体相当な大きさのチップサイズである。これに高出力化が加わって、そのチップ内での温度差が相当大きくなる。デバイスの最大駆動条件は、チップ内における最高温度の部位で決まってしまうので、温度上昇分布の不均一を考慮して許容最高動作温度を低くして使用せざるを得なくなる。
【００１０】
また、デバイスの温度上昇による破壊、特にパワーデバイスは取り扱う電力が大きいため自己発熱による破壊が発生しやすくなる。
【００１１】
さらに、高出力化の効果を、チップの縮小に生かしてコストダウンを図るときには、チップ面積が減少し、電流を取り出すためのワイヤ等の接続部材の数に制約が生じ、少ないワイヤ等で接続しようとすると、接続点あたりの電流密度が大きくなり、上記の課題がより大きなものとなってきている。
【００１２】
このように大電流用半導体素子を囲む技術進展により、より高密度の電力を取り扱うようになってきたにもかかわらず、従来技術では、単に、チップの下部より電極を取り出し、上部電極から適当な数のワイヤ等を接続するだけである。
【００１３】
本発明の目的は、大電力用の半導体素子において、温度上昇分布をより均一にすることにより、半田接合やワイヤボンディング等の接合部位の信頼性を高めるとともに、パワーデバイスの駆動条件における最高動作温度を高く設定可能にする半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置は、基板に半導体素子の下部電極を配置し、この半導体素子の上部接触領域に設けられた上部電極層に電流印加用の接続部材を複数接続する半導体装置であって、前記半導体素子の上部電極層の平面内全体に前記接続部材を離散的に接続し、半導体素子に電流を印加する際に前記上部電極層中の内部抵抗の発熱によって生じる半導体素子全体の温度上昇分布が、前記平面内全体において略均一化するようにしたことを特徴とする。
【００１５】
また、本発明に係る半導体装置は、前記半導体素子の上部電極層の平面を、前記接続部材を接続する方向に略垂直な方向について、各々略同一面積を有する第１エリア及び第２エリアに仮想的に２分し、前記接続部材を、各々隣り合う接続部材同士が異なるエリアに接続されるように接続することが好ましい。
【００１６】
また、本発明に係る半導体装置は、上部電極層はアルミニウムであり、上部電極層全体に印加される電流と上部電極層の厚みとの比が、１０Ａ／μｍ以上であることを特徴とする。
【００１７】
また、本発明に係る半導体装置において、接続部材は、ワイヤボンディング用のワイヤであることが好ましい。
【発明の効果】
【００１８】
本発明に係る半導体装置によれば、半導体素子内の温度上昇分布をより均一にし、温度上昇の最高値を抑制することができる。
【発明を実施するための最良の形態】
【００１９】
本発明は、大電流を取り扱う場合に、上部電極におけるワイヤボンディングの接続配置がチップ内の温度上昇に影響するのかどうか、をシミュレーションし、その結果、ワイヤボンディングの上部電極内の配置条件によりチップ内の温度上昇がかなり異なる、との知見を得たことにもとづく。したがって、最初に、シミュレーションの内容と、そのようになる理由のモデルを説明し、次にそれを裏付ける実測結果及び具体的な大電流用の半導体素子の構成等について述べる。
【００２０】
シミュレーションの対象としては、車両用インバータ回路を構成する要素の１つである大電流用ダイオードを用いた。図１は、車両用インバータ回路１０の構成を示す図である。車両用インバータ回路１０は、大電流用ＩＧＢＴ１２と大電流用ダイオード１４とを並列接続して１組としたものを６つ用いて構成され、周知の接続法により、車両用電池１６と、車両用モータ８の各相に接続される。
【００２１】
大電流用ダイオード１４は、ｐｎ接合の一方側がチップの下面全面の下部電極層に接続され、他方側がチップの上面の大部分に接触する上部電極層に接続される構成である。つまり、モデル的には、チップの上面全体と下面全体との間に流れる大電流をｐｎ接合の整流特性に従って整流する素子である。そして、この大電流用ダイオード１４は、回路基板に搭載され、下部電極層は回路基板のダイボンディングパッドに例えば、半田付けあるいは金−シリコン共晶等により電気的接続が行われ、上部電極層には、回路基板のリード端子との間でワイヤボンディングにより複数のワイヤで接続される。
【００２２】
通常の電流レベルを取り扱っている感覚からは、このような構成のダイオード素子では、上部電極層及び下部電極層が導体であるので、そのどの部位に電流が印加されても、導体中は電流が均一となり、半導体素子の上面全体と下面全体との間に電流が流れる、と考えられる。つまり、上部電極層のどこにワイヤを接続しても、電流の流れ方は同じで、したがって、ダイオード内部の温度上昇も同じと考えられる。シミュレーションは、そのことが大電流の下でも同様かどうかを確かめるものである。
【００２３】
ワイヤボンディングの接続配置によるチップ内の温度上昇分布を計算するには、電流によるジュール熱を考慮したシミュレーションを行う必要がある。ここでは、半導体のプロセス・デバイスシミュレーションツールの提供で知られるＩＳＥ社の電気−熱−機械シミュレータであるＳＯＬＩＤＩＳ（２Ｄ，３Ｄ ＴＨＥＲＭＯ−ＥＬＥＣＴＲＯ−ＭＥＣＨＡＮＩＣＡＬ ＳＩＭＵＲＡＴＩＯＮ ＴＯＯＬ）を使用した。
【００２４】
図２は、シミュレータ２０の構成を示す図である。このシミュレータ２０の基本部分は計算を行う計算カーネル２２と、表示処理を行うグラフィカルフロントエンド２４である。ユーザは、シミュレーション実行内容を示すコマンドファイルであるソリューションコントロール２６と、構造ファイルであるイニシャルグリッド２８を事前に定義する。表示に必要なファイルは、グラフィクスセットアップ３０とポストスクリプト出力３２である。その他は、データファイル等である。
【００２５】
シミュレーションは、対象物を計算単位のグリッドに区切り、所定の電気的、熱的境界条件を設定し、次の式（１）の伝熱方程式を解くことで行われる。
【数１】
ここで、ρは密度、ｃは比熱容量、κは熱伝導率、Ｈは熱源を示す。ここで熱源の項をジュール熱
として、更に次の式（２）の電流連続の項を入れて計算する。
【数２】
ここで、Ｊは電流で、
σは電気伝導度、ψは電位を示す。したがって、式（１）、式（２）を同時計算するように熱的電気的結合の定義をコマンドファイル上で宣言しておく。
【００２６】
図３は、検討した大電流用の半導体装置（モジュール）の上面構造図である。ここでは５５ｍｍ×３９ｍｍの放熱板／ハウジングケース４０の上に、３５ｍｍ×１９ｍｍの回路基板４２が取り付けられ、回路基板４２上に大電流用ダイオードであるチップ４４が配置される。回路基板４２には、チップの下部電極からの電流を外部に取り出す電流出力口４６が設けられる。詳細な平面配置の寸法は図３の通りである。
【００２７】
図４は、検討した大電流用の半導体装置（モジュール）の断面図である。ここでは、放熱板／ハウジングケース４０として、厚さ６ｍｍのアルミニウムからなるハウジングケースの上に厚さ３ｍｍの放熱板を積層したものとし、その間には図示されていないグリースが６５μｍ厚みで置かれる。その上に回路基板４２が搭載される。
【００２８】
放熱板／ハウジングケース４０の上の構成は、図４に示すように、下層側から順に、厚さ２００μｍの下部半田層、４００μｍのアルミニウム層、７００μｍのセラミック層、４００μｍのアルミニウム層、２００μｍの上部半田層、２００μｍのシリコンチップ層となる。回路基板４２は、アルミニウム−セラミック−アルミニウム積層のいわゆるアルミニウム貼りセラミック回路基板で、ＤＢＡ（Ｄｉｒｅｃｔ Ｂｏｎｄ Ａｌｕｍｉｎｉｕｍ）基板と呼ばれる。この回路基板４２の下部及び上部に半田層を設け、それぞれ放熱板／ハウジングケース４０及びチップ４４と接合する。チップ４４の上は、１．５ｍｍの空気層とした。
【００２９】
図５は、チップ４４の平面図である。チップ４４は、平面寸法が６．５ｍｍ×６．５ｍｍ、厚みが２００μｍのシリコンｐｎダイオードである。チップ４４の下面は、図４で説明したように、全面が上部半田層により、回路基板４２のアルミニウム層と接合される。チップ４４の上面は、周辺部に０．５ｍｍの余裕をとり、平面寸法５．５ｍｍ×５．５ｍｍ、厚さ５μｍのアルミニウムの上部電極層４８が設けられる。つまり、シリコン層は、この５．５ｍｍ×５．５ｍｍの面積で、厚さ５μｍのアルミニウム上部電極層４８と接続されていることになる。
【００３０】
チップ４４の上部電極層４８には、複数のワイヤがボンディングされるが、ボンディングによる上部電極層４８の上における各接続部５０のそれぞれの大きさは、０．５ｍｍ×１ｍｍとする。この接続部５０が、チップ４４の電流の入力部（印加部）となる。
【００３１】
図６は、シミュレーションに用いた主なパラメータの値を示すものである。ただし、シリコンの電気伝導度は、実際のデバイス特性に合うように修正した。また、半導体デバイス全体の放熱性の条件としては、図４において上部は、１．５ｍｍの空気層を挟んで一定の温度になるものとし、下部は、放熱板／ハウジングケース４０全体で熱伝導率を２１０Ｗ／ｍ2Ｋ）とした。
【００３２】
このような条件の下で、チップ４４のデバイスとしてのオン電圧等を参考にし、シリコンの電気伝導度を変化させて、式（１）、（２）を実行し、シミュレーションを行う。図７はその様子を示す図で、図７（ａ）は上記の配置構成の斜視図、（ｂ）は回路基板４２上の電流分布、（ｃ）は半導体装置全体の温度上昇分布を模式的に示すものである。この例では、チップ４４のほぼ中央において温度上昇が最も高くなっていることが示される。
【００３３】
つぎに、チップの温度上昇分布のみに注目し、上部電極層４８の上の接続部５０、すなわち電流印加部の配置を変化させてみた。図８の上段に、シミュレーションに用いた、接続部５０の配置パターンの例を示す。パターン１は、５つの接続部５０を上部電極層４８のほぼ中央に一列に配置したものである。ワイヤボンディングでいえば、５本のワイヤを上部電極層４８のほぼ中央に並んでボンディングする１列ボンディングに相当する。パターン２は、５つの接続部５０を上部電極層４８の平面内で、離散的にジグザク状に配置したものである。ワイヤボンディングでいえば、２本のワイヤを上部電極層４８の中央から手前側にボンディングし、３本のワイヤを上部電極層４８の中央から奥側にボンディングする２列ボンディングに相当する。パターン３は、１０個の接続部５０を、手前側に５つ、奥側に５つ、２列に分けて上部電極層４８に配置したものである。ワイヤボンディングでいえば、１０本のワイヤをこのようにボンディングすることもできるが、こみいった作業になる。そこで、１本のワイヤで手前側にボンディングした後ワイヤを切らずにそのままワイヤを延ばし、奥側をもう一度ボンディングするいわば２段ボンディングを行うことで、５本のワイヤで実現することもできる。
【００３４】
図８の下段には、上段の配置に対応するチップ４４の温度上昇分布のシミュレーション結果が模式的に示されている。すなわち、パターン１のときは、チップ４４の中央部が最も温度上昇が大きいが、パターン２では、温度上昇分布が２分され、温度上昇が最も高くなるところの温度（最高温度上昇）もパターン１に比べると低くなることがわかる。パターン３では、さらに温度分布が平坦化する。
【００３５】
図９は、図８の３つの接続部配置パターンのそれぞれについて、電流値を変化させたときの、チップ内の最高温度上昇を比較して示したものである。電流値としては、チップ全体としての電流を、５０Ａ，１００Ａ，１５０Ａと変化させた。このシミュレーション結果から、いずれの電流値においても、パターン２の最高温度上昇は、パターン１のそれよりも低く、パターン３の最高温度上昇は、さらに低くなっていることがわかる。図１０は、図９におけるパターン１とパターン２の結果をグラフ化したもので、明らかに、上部電極層４８内における接続部５０の配置条件で、チップ４４の最高温度上昇の値が異なることがわかる。
【００３６】
上記のように、通常の電流レベルを取り扱っている感覚からは、上部電極層のどの部位に電流が印加されても、導体中は電流が均一となり、チップ内部に一様に電流が流れてチップ内部の温度上昇も同じと考えられる。これに対し、シミュレーションでは、上部電極層内の電流印加部位、つまり接続部の配置により、チップの温度上昇分布が異なることがわかった。図１１と図１２は、そのメカニズムの１つのモデルである。図８の温度分布のシミュレーション結果では、どの配置パターンでもチップの周辺部の温度上昇が中央部に比べ低い。これは、図１１に示すように、チップ４４の端では熱流（ヒートフラックス）５２が四方八方に広がるため、熱抵抗が低くなるためと考えることができる。したがって、仮にチップ４４内部で均一に発熱が生じたとしても、チップ４４のコーナー部の温度上昇が最も低く、チップ４４重心部の温度上昇が最も高くなるものと考えられる。
【００３７】
もう１つは、上部電極層４８及びチップの内部のシリコンデバイスにおける抵抗分布の存在である。図１２に示すように、ワイヤ５４が上部電極層４８に接続される接続部５０から電流が印加され、上部電極層４８を介し、シリコンデバイス内部に流れる。上部電極層４８にも抵抗成分５６があり、シリコンデバイスにも抵抗成分５８があるので、接続部５０から電流が広がるにつれ電圧降下が生ずるが、その大きさは、抵抗成分５６，５８の大きさと流れる電流の大きさで決まる。上記のシミュレーションでは、チップ４４と回路基板４２との間は１００μｍの半田層と２００μｍのアルミニウム層であり、チップ４４の上部電極層４８は５μｍのアルミニウム層である。したがって、チップ４４の下部電極層側の抵抗は、上部電極層４８及びシリコンデバイスの抵抗に比べ無視できる。一方、上部電極層４８は、通常の電流レベルならば格別、大電流となると、その抵抗成分５６の分布が無視できなくなり、シリコンデバイスに注入される電流分布が接続部５０の配置の影響を受け、その結果、チップ４４内部の温度上昇分布が相違してくるものと考えられる。
【００３８】
このように、シミュレーションによれば、ワイヤボンディングの上部電極層内の配置条件によりチップ内の温度上昇がかなり異なる、との知見を得ることができた。この結果を実際に大電流用ダイオードにワイヤボンディングし、電流を印加し、温度上昇分布を調べてみたところ、後に詳述するが、よい一致を見た。
【００３９】
このことから、一般的な電流レベルの半導体素子と異なり、電流が大きいために、上部電極層の抵抗の場所的分布の影響を受け、上部電極内における複数の接続部材の平面配置条件に依存して半導体素子の温度上昇分布が定まるような大電流用の半導体素子では、上部電極内における複数の接続部材の平面配置を工夫することで、温度上昇を抑制することが可能となることがわかる。大電流の１つの目安は、例えば、上部電極層４８が５μｍのアルミニウムの場合、図９の電流５０Ａである。
【００４０】
具体的には、図８のパターン２のように、上部電極層の平面内全体に離散的に接続部を配置することで、一列に配置するのに比べ、最高温度上昇を抑制できる。ここで平面内全体に離散的とは、一列に配置することに対比するもので、例えばジグザク状に配置することである。また、図８のパターン３のように、各ワイヤの接続方向に略垂直な方向について各々略同一の面積を有する第１エリアと第２エリアに仮想的に２分し、各ワイヤを各々隣り合うワイヤ同士が異なるエリアに接続することで、一列に配置するのに比べ、最高温度上昇をさらに抑制できる。この配置は、各ワイヤのそれぞれが上部電極層との間で複数の接続部を形成するものである。
【００４１】
以下に、実際の大電流用の半導体装置の構成等につき、図面を用いて詳細に説明する。以下の説明は、上記のシミュレーションの結果を確認するために行ったデバイス製作に基づくものであり、シミュレーションに用いたモデルと、寸法等をほぼ合わせてある。つまり、図３、図４で説明したように、放熱板／ハウジングケースの上に、ＤＢＡ回路基板を配置し、その上に６．５ｍｍ角で厚みが２００μｍの大電流用ダイオードのチップを取り付け、チップの上部電極層に複数のワイヤを接続して、大電流用の半導体装置としたものである。
【００４２】
図１３（ａ）は、シミュレーションにおけるパターン２をワイヤボンディングにより実現する様子を示す図である。なお、比較のためにパターン１に対応するものを図１３（ｂ）に示す。以下において、図３から図５、図１２と同様の要素には同一の符号を付し、詳細な説明を省略する。
【００４３】
図１３（ａ）において、チップ４４は、大電流用ダイオードで、その寸法は上記のように６．５ｍｍ角、厚みは２００μｍである。上部電極層４８は、５．５ｍｍ角の面積で、直接ダイオードデバイスのシリコンに接触しており、厚みが５μｍのアルミニウムで構成される。上部電極層４８の上には、５本のワイヤ５４が接続部５０において接続される。ワイヤ５４は、直径が３００〜５００μｍのアルミニウムを主成分とするワイヤボンディング用ワイヤで、超音波ワイヤボンディング装置等で上部電極層４８にボンディングされる。ボンディング後のワイヤ５４と上部電極層４８との間の接続部５０の大きさは、図１３（ａ）のＸ方向に約１ｍｍ、Ｙ方向に約０．５ｍｍ程度である。
【００４４】
５本のワイヤ５４は、チップ４４の上部電極層４８において、２本と３本の２列となるように、いわゆるジグザク状に接続部５０を配置してボンディングされる。具体的には、５本のワイヤ５４において、そのＹ方向のピッチを約１ｍｍとし、Ｘ方向の列のオフセット量を例えば約２〜３ｍｍ程度とすることができる。このジグザグ配置により、図８のパターン２と同様のものとできる。なお、図１３（ｂ）は、５本のワイヤ５４をＹ方向に沿って１列としたもので、図１３（ａ）のＸ方向の列オフセット量をゼロにした配置で、図８のパターン１に相当する。
【００４５】
図１３（ａ），（ｂ）の構成の大電流用ダイオードについて、実際に電流を印加したときのチップ４４の温度分布を実測し、図８から図１０で説明したシミュレーション結果と比較した。条件は以下のとおりである。すなわち、初期のチップ温度は２０℃、印加電流は、５本のワイヤ５４の合計で６０〜１００Ａの間で設定し、１ｓｅｃをオン時間、１９ｓｅｃをオフ時間とし、これを繰り返した。チップ４４の温度は赤外温度計を用いて測定し、電流印加のオン・オフを繰り返して温度が定常状態となったときのデータを採取した。
【００４６】
図１４は、図１３（ａ），（ｂ）の２つについて、印加電流１００Ａのときの実測温度上昇分布の様子と、図８で説明したシミュレーション結果の計算温度上昇分布の様子を比較して示したものである。明らかに、パターン１の場合とパターン２の場合で温度上昇分布が異なるのがわかり、パターン２の場合には温度上昇分布が２分されるのに対し、パターン１ではチップの中央部に集まって温度上昇が起こる。この様子は、計算結果とよく一致する。
【００４７】
図１５は、実測の温度上昇分布について、印加電流を変化させ、温度上昇の最も大きいところの温度上昇（最高温度上昇）がどのように変わるかを見たものである。これからも、明らかにパターン２のほうがパターン１に比べ最高温度上昇の値が低くなる。また、図１５の実測曲線の形は、図１０の計算曲線の形によい一致を示す。このように、実測温度上昇分布と、計算温度上昇分布とは定性的によい一致をしており、この結果から、実測の温度上昇分布においても、上部電極層の平面内の接続部の配置条件により、相違が出ることがわかる。
【００４８】
したがって、大電流用の半導体素子において、上部電極層の平面内で接続部をジグザグ配置することで、一列に接続部を配置するよりも温度上昇分布を平坦にでき、また最高温度上昇の値を抑制することができる。次に、大電流用の半導体素子について、さらに信頼性を向上させることができる方法について述べる。
【００４９】
まず、接続部５０の面積を大きくすることで、信頼性を向上させることができる。図１６は、接続部５０の拡大図で、ワイヤ５４は、ボンディング装置のツールにより押しつぶされ、長さＬ、幅Ｗの大きさの略長楕円領域で、上部電極層４８との間で接続部５０を形成し、この領域で電流が印加される。接続部５０の面積の大きさは、図１７に示すように超音波探傷法により得ることができる。すなわち、ワイヤ５４により接続部５０が形成されたチップ４４を、適当な液体媒体槽６０の中に配置し、裏側から超音波プローブ６２により超音波を送信し、反射波を受け取ってこれを画像処理し超音波探傷表示装置６４に表示する。接続部５０とそれ以外のところでは超音波の反射の様相が異なるので、その相違から接続部５０の輪郭を求め、その面積を得ることができる。
【００５０】
接続部５０の面積が大きいほうが、接続部５０における電流密度を低下させることができるので好ましい。その形状はボンディング装置のツール形状やボンディング条件で変えることができるが、一般的には長さＬが幅Ｗに対して大きくなる。その比は、例えば、剥離強度等の基準で評価でき、例えば、長さＬは、幅Ｗの２．４倍以上あることが好ましい。
【００５１】
図１８は、接続部の面積が、大電流の半導体素子の冷熱サイクルテストの進展に従いどのように変化するかを示す図である。横軸は冷熱サイクルテストのサイクル数、縦軸は接続部面積である。このように、冷熱サイクルテストを繰り返すと、次第に接続部の面積が減少してくることがわかる。接続部の面積が減れば、接続部における電流密度が高くなり、そこでの発熱が大きくなり、チップ全体の温度上昇が高くなる。したがって、冷熱サイクルテストが所定レベルの繰り返し数を合格するためにも、また、チップ全体の温度上昇を抑制するためにも、接続部の初期面積は大きいほうがよい。その初期面積の大きさは、冷熱サイクルを合格するためのサイクル数のときにおける接続部の面積減少率と、接続部での発熱等からくる最小面積の条件等から求めることができる。例えば、最小面積を０．５ｍｍ×０．５ｍｍ＝０．２５ｍｍ2とし、冷熱サイクル合格サイクル数での面積減少率を初期の０．５とすると、初期の接続部の面積は、０．５ｍｍ2以上あることが必要となる。
【００５２】
次に、図１９に示すように、各ワイヤ５４について上部電極層４８上で２つの接続部７０，７２を形成することで、チップ４４全体の温度上昇分布をより均一にできる。これは、図８のパターン３に相当する接続部７０，７２の配置だからである。具体的には、上部電極層４８の平面内で、図１９に示すＸ方向の２箇所のところでそれぞれ５箇所の接続部を設ける。ワイヤボンディング作業では、−Ｘ方向からワイヤ５４を＋Ｘ方向に運んできて、まず上部電極層４８の左側の方で１つ目の接続部７０を形成し、そのままワイヤ５４を切断せずに一旦上方にあげつつ＋Ｘ方向に運び、上部電極層４８の右側のほうで下方に下ろしてそこで２つ目の接続部７２を形成し、そこでワイヤ５４を切断する。
【００５３】
つまり、電流印加は、５本のワイヤ５４に分担されて行われるが、１本のワイヤ５４では、それぞれ２つの接続部７０，７２によってさらに分担されて上部電極層４８、すなわちチップ４４に電流が印加されることになる。したがって、図８で、図９で説明したように、チップ４４の温度上昇分布がより平坦化し、最高温度上昇の値がより抑制される。また、接続部７０，７２における電流密度が低くなるので、接続部７０，７２における発熱も抑制できる。
【００５４】
２つの接続部７０，７２の間では、あとでボンディングされる２列目の接続部７２のほうに電流が流れにくくなる。したがって、２列目の接続部７２の接続部面積を、１列目の接続部７０の接続部面積より大きめにすることが好ましい。
【００５５】
また、図１９に示す１列目の接続部７０と２列目の接続部７２との間のワイヤループは、高さＨと、列間の間隔Ｓの比、（Ｈ／Ｓ）を大きくするほうが信頼性を向上させることができる。すなわち、図２０は、（Ｈ／Ｓ）を変化させて、冷熱サイクルテストの進展により接続部の面積減少の様子を見た図であるが、（Ｈ／Ｓ）が大きいほど、接続部の面積減少は抑制される。ただし、あまりループを高くすると、切断が起こるので、それ以内の（Ｈ／Ｓ）にする必要がある。
【００５６】
このように、大電流用の半導体素子における接続部の配置、本数、その面積等を工夫することで、温度上昇を抑制し、信頼性を向上させることができるが、図２に説明したシミュレータ等を用い、シミュレーションと実測とを組み合わせることで、さらに性能のよい大電流用の半導体装置を得ることができる。図２１は、シミュレータを用いて、温度上昇分布等を最適化する方法のフローチャートである。
【００５７】
最初に、シミュレータの初期境界条件を設定する（Ｓ１０）。具体的には、図３、図４、図６等の初期設定を行う。次に、接続部の配置を設定する（Ｓ１２）。具体的には、図５に示すように、上部電極層４８の平面内での接続部５０の配置状態を設定する。例えば図８のパターン２、パターン３等のように接続部の本数と配置位置の設定をする。これに加え、図１８、図２０等で説明した接続部面積の知識を加えることもできる。
【００５８】
そして、シミュレーションを実行する（Ｓ１４）。具体的には、上記式（１）、（２）等を解き、その結果をチップ内の温度上昇分布データとして出力する。シミュレーションの結果を見て、温度上昇が所望のように抑制されているかを判断し（Ｓ１６）、ＮＧのときは再びＳ１２へ戻り、接続部の設定をやり直し、シミュレーションを改めて実行する。シミュレーション上で温度上昇が所望のように抑制され、ＯＫとなると、そのシミュレーションモデルに従った大電流用の半導体素子を実際に試作する（Ｓ１８）。そして、実際に電流印加等の駆動を行い、チップの温度上昇を実測する（Ｓ２０）。その結果を見て、温度上昇が所望のように抑制されているかを判断し（Ｓ２２）、ＮＧのときは再びＳ１２へ戻り、接続部の設定をやり直し、シミュレーション等を改めて実行する。
【００５９】
このように、シミュレーションと実測とを繰り返すことで、シミュレーションの精度が次第に上がってくると、Ｓ１８の段階がそのままで大電流用の半導体装置の製作に移行できる。こうして、電流が大きいために、上部電極層の抵抗の場所的分布の影響を受け、上部電極内における複数の接続部材の平面配置条件に依存して半導体素子の温度上昇分布が定まる大電流用の半導体素子について、最適の接続部材の平面配置条件を定めることができる。
【００６０】
上記において、チップは、大電流用ダイオードとしたが、シミュレーション結果からわかるように、デバイスの種類はダイオードに限られず、半導体素子の上部接触領域に設けられる上部電極層に複数の電流印加用接続部材が接続され、電流が大きいために、上部電極層の抵抗の場所的分布の影響を受け、上部電極内における複数の接続部材の平面配置条件に依存して半導体素子の温度上昇分布が定まる大電流用の半導体素子であればよい。例えば、大電流が上部電極と下部電極との間で流れるラテラル型半導体素子であれば、ｐｎ接合が１つのものに限られない。あるいは、チップの上面に複数の種類の電極が設けられる半導体素子であっても、電流を出し入れする上部電極層が、半導体素子の上部接触領域に直接設けられ、電流が大きいために、上部電極層の抵抗の場所的分布の影響を受け、上部電極内における複数の接続部材の平面配置条件に依存して半導体素子の温度上昇分布が定まるものであれば、同様に本発明が実施できる。
【００６１】
また、チップの上部電極層に接続されるのはワイヤとして説明したが、シミュレーションの結果からわかるように、上部電極層内における複数の接続部の平面配置条件で温度上昇分布が決まるのであるから、ワイヤ以外の接続部材であってもよい。例えば、ビーム状のリードで接続してもよく、バンプを用いて接続してもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明に係る実施の形態の半導体装置が適用される車両用インバータ回路の構成を示す図である。
【図２】本発明に係る実施の形態のシミュレーションにおいて、シミュレータの構成を示す図である。
【図３】本発明に係る実施の形態のシミュレーションにおいて、検討した大電流用の半導体装置の上面構造図である。
【図４】本発明に係る実施の形態のシミュレーションにおいて、検討した大電流用の半導体装置の断面図である。
【図５】本発明に係る実施の形態のシミュレーションにおいて、検討したチップの平面図である。
【図６】本発明に係る実施の形態のシミュレーションにおいて、用いた主なパラメータの値を示すものである。
【図７】本発明に係る実施の形態のシミュレーションの様子を示す図で、（ａ）は配置構成の斜視図、（ｂ）は回路基板上の電流分布、（ｃ）は半導体装置全体の温度上昇分布を模式的に示すものである。
【図８】本発明に係る実施の形態のシミュレーションにおいて、接続部の配置と温度上昇分布の関係を示す図である。
【図９】本発明に係る実施の形態のシミュレーションにおいて、接続部の配置により、電流値に対するチップ内の最高温度上昇が異なる様子を示す図である。
【図１０】図９におけるパターン１とパターン２の結果をグラフ化したものである。
【図１１】本発明に係る実施の形態のシミュレーションの結果に対するモデルの１つを説明する図である。
【図１２】本発明に係る実施の形態のシミュレーションの結果に対するモデルの他の１つを説明する図である。
【図１３】本発明に係る実施の形態において、上部電極層内でジグザク状にワイヤボンディングを行う様子を１列の配置と比較して示す図である。
【図１４】本発明に係る実施の形態において、接続部の配置の違いにより、実測温度上昇分布が異なる様子をシミュレーション結果と比較して示す図である。
【図１５】本発明に係る実施の形態において、接続部の配置により、電流値に対するチップ内の最高温度上昇が異なる様子を示す図である。
【図１６】接続部の拡大図である。
【図１７】接続部の面積の大きさを超音波探傷法により得る様子を示す図である。
【図１８】接続部の面積が、大電流用の半導体素子の冷熱サイクルテストの進展に従いどのように変化するかを示す図である。
【図１９】他の実施の形態において、各ワイヤについて上部電極層上で２つの接続部を形成する様子を示す図である。
【図２０】図９における（Ｈ／Ｓ）を変化させて、冷熱サイクルテストの進展によりどのように接続部の面積が減少するかを示す図である。
【図２１】シミュレータを用いて、温度上昇分布等を最適化する方法のフローチャートである。
【符号の説明】
【００６３】
８ 車両用モータ、１０ 車両用インバータ回路、１４ 大電流用ダイオード、１６ 車両用電池、２０ シミュレータ、４０ ハウジングケース、４２ 回路基板、４４ チップ、４６ 電流出力口、４８ 上部電極層、５０，７０，７２ 接続部、５２ 熱流（ヒートフラックス）、５４ ワイヤ、５６，５８ 抵抗成分。
【特許請求の範囲】
【請求項１】
基板に半導体素子の下部電極を配置し、この半導体素子の上部接触領域に設けられた上部電極層に電流印加用の接続部材を複数接続する半導体装置であって、
前記半導体素子の上部電極層の平面内全体に前記接続部材を離散的に接続し、半導体素子に電流を印加する際に前記上部電極層中の内部抵抗の発熱によって生じる半導体素子全体の温度上昇分布が、前記平面内全体において略均一化するようにしたことを特徴とする半導体装置。
【請求項２】
前記半導体素子の上部電極層の平面を、前記接続部材を接続する方向に略垂直な方向について、各々略同一面積を有する第１エリア及び第２エリアに仮想的に２分し、前記接続部材を、各々隣り合う接続部材同士が異なるエリアに接続されるように接続することを特徴とする請求項１に記載の半導体装置。
【請求項３】
上部電極層はアルミニウムであり、上部電極層全体に印加される電流と上部電極層の厚みとの比が、１０Ａ／μｍ以上であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
接続部材は、ワイヤボンディング用のワイヤであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項１】
基板に半導体素子の下部電極を配置し、この半導体素子の上部接触領域に設けられた上部電極層に電流印加用の接続部材を複数接続する半導体装置であって、
前記半導体素子の上部電極層の平面内全体に前記接続部材を離散的に接続し、半導体素子に電流を印加する際に前記上部電極層中の内部抵抗の発熱によって生じる半導体素子全体の温度上昇分布が、前記平面内全体において略均一化するようにしたことを特徴とする半導体装置。
【請求項２】
前記半導体素子の上部電極層の平面を、前記接続部材を接続する方向に略垂直な方向について、各々略同一面積を有する第１エリア及び第２エリアに仮想的に２分し、前記接続部材を、各々隣り合う接続部材同士が異なるエリアに接続されるように接続することを特徴とする請求項１に記載の半導体装置。
【請求項３】
上部電極層はアルミニウムであり、上部電極層全体に印加される電流と上部電極層の厚みとの比が、１０Ａ／μｍ以上であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
接続部材は、ワイヤボンディング用のワイヤであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００６−６６７０４（Ｐ２００６−６６７０４Ａ）
【公開日】平成１８年３月９日（２００６．３．９）
【国際特許分類】
【出願番号】特願２００４−２４８４１０（Ｐ２００４−２４８４１０）
【出願日】平成１６年８月２７日（２００４．８．２７）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成１８年３月９日（２００６．３．９）
【国際特許分類】
【出願日】平成１６年８月２７日（２００４．８．２７）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
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