半導体装置
【課題】 外部装置との間で通信を行う半導体装置において、消費電力の増大を一定程度に抑制しつつ記憶領域の増大を可能にする半導体装置を提供する。
【解決手段】 非接触型外部装置50と非接触で通信されることで、情報の授受及び電磁結合による電力供給が行われる構成であり、整流回路12が、外部装置50から受信される交流電圧を整流して整流基準電圧以下の第1直流電圧を出力し、第1レギュレータ13及び第2レギュレータ14に供給する。第1レギュレータ13は、第1直流電圧に基づいて整流基準電圧より低電圧の第2直流電圧を安定的に出力し、CPUコア2に対して電源電圧Vccとして供給する。第2レギュレータ14は、第1直流電圧に基づいて第2直流電圧より高電圧の第3直流電圧を安定的に出力し、更に第1昇圧回路4によって第4直流電圧に昇圧してフラッシュメモリ9に対して動作用電源Vppとして供給する。
【解決手段】 非接触型外部装置50と非接触で通信されることで、情報の授受及び電磁結合による電力供給が行われる構成であり、整流回路12が、外部装置50から受信される交流電圧を整流して整流基準電圧以下の第1直流電圧を出力し、第1レギュレータ13及び第2レギュレータ14に供給する。第1レギュレータ13は、第1直流電圧に基づいて整流基準電圧より低電圧の第2直流電圧を安定的に出力し、CPUコア2に対して電源電圧Vccとして供給する。第2レギュレータ14は、第1直流電圧に基づいて第2直流電圧より高電圧の第3直流電圧を安定的に出力し、更に第1昇圧回路4によって第4直流電圧に昇圧してフラッシュメモリ9に対して動作用電源Vppとして供給する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、記憶領域として不揮発性半導体記憶装置を内蔵し、外部装置との間で情報及び電力の授受が行われる半導体装置に関するものである。
【背景技術】
【0002】
近年、普段の生活において、キャッシュカード、クレジットカード、或いは、プリペイドカード等を使用する機会が増えている。このようなカードに対し、従前は情報を記憶するために磁気カードが利用されていたが、個人情報に関する取り扱いをより慎重に行う観点から、近年、磁気カードに替わってセキュリティ対策を取り易いICカードが利用されるようになって来ている。ICカードには、通常、情報を記憶するために電源を遮断しても記憶が保持される不揮発性半導体記憶装置が使用されており、この不揮発性半導体記憶装置としてEEPROM(Electronically Erasable and Programmable Read Only Memory)を用いたICカードが従来より提供されている(例えば特許文献1、特許文献2参照)。
【0003】
図7は、典型的な従来構成のICカードの概略的構成を示すブロック図である。図7に示されるICカード91は、CPUコア92と非接触インタフェース93と昇圧回路94とを備えるLSI、並びにアンテナ5によって構成され、これらがカード状基材に内装されている。
【0004】
CPUコア92は、制御回路6、ROM7、RAM8、及び不揮発性の記憶領域であるEEPROM95を備えて構成される。ROM7は、ICカード91に要求される機能のプログラムを格納しており、RAM8は、そのプログラムでの演算中にワーキングメモリとして使用される。又、EEPROM95は、データを保持するために使用される。
【0005】
非接触インタフェース93は、アンテナ5を介してICリーダライタ等の非接触型外部装置50との信号の送受信を行う送受信回路11、外部装置50から供給される電力を整流する整流回路96、及び整流回路96の出力電力を安定化してCPUコア92或いは昇圧回路94に対して安定的な電力供給を行うためのレギュレータ97を備えて構成される。
【0006】
図8は、図7における送受信回路11の概略的構成を示すブロック図である。図8に示されるように、送受信回路11は、アンテナ5を介して外部装置50に対して送信すべき信号を作成する変調回路21、外部装置50から受信された信号を復調する復調回路22、及び受信された信号よりクロック信号CLKを分離するクロック分離回路23を備えて構成される。
【0007】
このように構成されるICカード91は、アンテナ5を介して受信される電磁波を復調して得られる信号をCPUコア92に与え、又、CPUコア92から送出される信号を変調してアンテナ5より電磁波として送信することで外部装置50とのアクセスを可能に構成されている。又、ROM7に格納されたプログラムがCPUコア92内で実行されることで、メモリ領域たるEEPROM95に対するアクセスが行われる。又、ROM7には、外部からの不正アクセスを制限するためのプログラムが格納されており、万一外部から不正なアクセスが行われた場合においてもCPUコア92内において当該プログラムが実行されることでEEPROM95に対する不正なアクセスを制限でき、EEPROM95内に格納されている情報に対する高い機密性が確保されている。
【0008】
図9は、EEPROM95を構成するメモリセルアレイ100及びメモリセルアレイを構成する一メモリセルの概略的構造を示す回路ブロック図である。図9(a)がメモリセルアレイ100全体の概略構造を、図9(b)がメモリセルアレイ100を構成する複数のメモリセルの内の一のメモリセル110の概略構造を夫々示している。メモリセルアレイ100は、電気的に書き換え可能なメモリセルが行方向及び列方向に夫々複数マトリクス状に配置されて構成される。各メモリセルは、セル選択用のアクセストランジスタと情報蓄積用のメモリセルトランジスタとを備える2セル/1ビット構成であり、両トランジスタの一の拡散領域が電気的に直列接続される構成である。
【0009】
図9(a)に示されるように、同一行にあるメモリセルにおいて、アクセストランジスタのゲート電極が同一のワード線に接続され、メモリセルトランジスタのゲート電極が同一のコントロール線に接続される。又、同一列にあるメモリセルにおいて、アクセストランジスタの一方の拡散領域(ドレイン拡散領域)には同一のビット線が接続され、他方の拡散領域(ソース拡散領域)は上述のようにメモリセルトランジスタの一方の拡散領域(ドレイン拡散領域)と電気的に接続される。又、メモリセルトランジスタの他方の拡散領域(ソース拡散領域)は、共通のソース線に接続される。
【0010】
例えば、図9(b)に示される一のメモリセル110に着目すると、メモリセル110は、アクセストランジスタ111とメモリセルトランジスタ112とを有し、アクセストランジスタ111のゲート電極114がワード線WL110に、メモリセルトランジスタ112のゲート電極(コントロールゲート電極)117がコントロール線CL110に、夫々接続されている。又、アクセストランジスタ111のドレイン拡散領域113がビット線BL110に接続され、アクセストランジスタ111のソース拡散領域115とメモリセルトランジスタ112のドレイン拡散領域116とが互いに接続され、メモリセルトランジスタ112のソース拡散領域119がソース線SL100(グランド線として良い)に接続される。
【0011】
EEPROM95は、上記のように各メモリセル毎にアクセストランジスタを備える構成であるため、1ビット毎の書き込み或いは消去が可能であるという特徴を有している。例えば、図9におけるメモリセル110に対して情報の書き込みを行う場合には、ワード線WL110、コントロール線CL110、ビット線BL110に対して夫々高電圧(例えば20V程度)を印加し、他のワード線、コントロール線及びビット線に対しては夫々低電圧(例えば0V程度)を印加する。このとき、メモリセル110と同一行に位置するメモリセルのアクセストランジスタが導通状態となり、他の行に位置するメモリセルのアクセストランジスタは非導通状態となる。又、メモリセル110と同一行に位置するメモリセルの内、メモリセル110以外の他のメモリセルについては、メモリセルトランジスタ両端に電位差が発生せず、メモリセル110のメモリセルトランジスタ112に対してのみ高電圧が発生する。これによって、ドレイン拡散領域116近傍にチャネルが消失するピンチオフ点が発生し、この部分を電子がドリフト伝導するため、このドレイン拡散領域116近傍の領域にチャネル電位とドレイン電位の高電位差により高電界が発生し、ホットエレクトロンが生成される。又、コントロールゲート電極117には正電圧が印加されているため、このチャネルホットエレクトロンがコントロールゲート電極117側に引き付けられ、フローティングゲート電極118内に取り込まれる。これによって、メモリセルトランジスタ112の閾値電圧が上昇し、情報が書き込まれる。
【0012】
又、メモリセル110に対して情報の消去を行う場合には、ワード線WL110、ビット線BL110に対して夫々高電圧(例えば20V程度)を印加し、他のワード線、コントロール線CL110を含むコントロール線及び他のビット線に対しては夫々低電圧(例えば0V程度)を印加する。又、ソース線SL100を開放する。このとき、メモリセル110と同一行に位置するメモリセルのアクセストランジスタが導通状態となり、他の行に位置するメモリセルのアクセストランジスタは非導通状態となる。又、メモリセル110と同一行に位置するメモリセルの内、メモリセル110以外の他のメモリセルについては、メモリセルトランジスタ両端に電位差が発生せず、メモリセル110のメモリセルトランジスタ112に対してのみ高電圧が発生する。このとき、メモリセル110のドレイン拡散領域116とフローティングゲート電極118との間に高電界が発生し、絶縁膜をトンネルして流れるFN(Fowler-Nordheim)電流を生じさせることでフローティングゲート電極118内に保持されていた電子がドレイン拡散領域116側に引き抜かれ、メモリセルトランジスタ112の閾値電圧が低下して情報が消去される。
【0013】
又、メモリセル110に対して情報の読み出しを行う場合には、ワード線WL110、コントロール線CL110、及びビット線BL110に対して、書き込み電圧より低い所定の電圧(例えば5V程度)を印加し、他のワード線、コントロール線及びビット線に対して夫々低電圧(例えば0V程度)を印加する。このとき、書き込み時と同様、メモリセル110以外の他のメモリセルについては、メモリセルトランジスタ両端に電位差が発生せず、メモリセル110のメモリセルトランジスタ112に対してのみ電位差が発生する。このとき、フローティングゲート電極118内に電子が蓄積されているか否かで閾値電圧が変化するため、これによってメモリセルトランジスタ112を流れる電流が変化する。従って、メモリセルトランジスタ112を流れる電流、即ち、ソース線SL100を流れる電流量を検知することで、メモリセルトランジスタ112内に記憶されている情報が書き込み状態である「1」か消去状態である「0」かを判別することができる。
【0014】
このように、EEPROMは各メモリセル毎にアクセストランジスタを備える構成であるため、各メモリセル毎に情報の書き込み、消去或いは読み出しが可能であるという特徴を有する。
【0015】
一方で、CPUコア92内のEEPROM95のデータの書き込みや消去には上述のように高電圧(例えば20V程度)の印加が必要である。即ち、制御回路6の電源電圧Vcc(3V程度)よりも高い書き込み用電圧、或いは消去用電圧(以下、これらを「動作用電圧Vpp」と総称する)が必要となるため、昇圧回路94によってレギュレータ97から供給される電源電圧Vccを動作用電圧Vppに昇圧してEEPROM95に供給している。
【0016】
ところで、ICカードは使用者によって常時携帯される可能性の高い半導体装置であるところ、実使用環境状態において曲げストレス、捩れストレス、或いは衝撃ストレス等の各種ストレスを受けやすいという性質がある。そして、チップ面積が増大すればするほど、ICカード内に搭載されるチップはこれらの各種ストレスを受けやすくなり、又、その大きさも大きくなる傾向にある。かかるストレスが大きくなると、これに伴ってチップの損傷等の問題を誘発し、ICカードの機能を奏しなくなる恐れがある。即ち、ICカード91は、その性質上大きさにある程度に制約が課される。
【0017】
しかしながら、上述したように、ICカードの機能を実現するためには、昇圧回路94やレギュレータ97等の構成要素が必須であるため、所定のチップ面積以内に収めるためにはEEPROM95の占有可能面積には一定の制約が掛かり、このことは記憶容量に制約が掛かることを意味する。特に、上述したように、EEPROM95は2セル/1ビット構造であり、記憶容量を増加させるとその占有面積が大きく増大してしまうため、ICカード91の記憶容量としては16kバイトから64kバイト程度の制約が課せられていた。
【0018】
これに対し、不揮発性半導体記憶装置としてEEPROM95の代わりに1セル/1ビット構造であるフラッシュメモリを利用することで、同程度の占有面積であっても記憶容量を1Mバイト以上に設定することが可能となる。
【0019】
図10は、フラッシュメモリを構成するメモリセルアレイの概略的構造を示すブロック図である。図10(a)がメモリセルアレイ130全体の概略構造を、図10(b)がメモリセルアレイ130を構成する複数のメモリセルの内の一のメモリセル140の概略構造を夫々示している。フラッシュメモリのメモリセルアレイ130は、EEPROMのメモリセルアレイ100と同様、電気的に書き換え可能なメモリセルが行方向及び列方向に夫々複数マトリクス状に配置されて構成される。尚、EEPROMとは異なり、アクセストランジスタを備えず、各メモリセルは夫々一のトランジスタ(フローティングゲート型MOSFET)で構成される。
【0020】
図10(a)に示されるように、同一行にあるメモリセルにおいて、コントロールゲート電極は同一のワード線に接続される。又、同一列にあるメモリセルにおいて、ドレイン拡散領域が同一のビット線に接続される。又、各メモリセルのソース拡散領域は、複数のメモリセルで構成されるブロック単位で共通のソース線に接続される。
【0021】
例えば、図10(b)に示される一のメモリセル140(以下、メモリセルトランジスタ140と記載)に着目すると、コントロールゲート電極145がワード線WL140に接続され、フローティングゲート電極144はフローティング状態が確保されており、ドレイン拡散領域がビット線BL140に接続され、ソース拡散領域143がソース線SL130に接続される。
【0022】
このように構成されるとき、例えば、メモリセルトランジスタ140に対して情報の書き込みを行う場合には、ワード線WL140に対して高電圧(例えば12V程度)、ビット線BL140に対してワード線WL140に印加した電圧より低い範囲内の高電圧(例えば7V程度)、ソース線SL130に対して低電圧(例えば0V程度)を夫々印加する。このとき、フローティングゲート電極144下部領域にチャネル領域が形成される。又、ドレイン拡散領域141近傍にチャネルが消失するピンチオフ点が発生し、この部分を電子がドリフト伝導するため、このドレイン拡散領域141近傍の領域にチャネル電位とドレイン電位の高電位差により高電界が発生しホットエレクトロンが生成される。又、コントロールゲート電極145には高い正電圧が印加されているため、当該チャネルホットエレクトロンがコントロールゲート電極145側に引き付けられ、フローティングゲート電極144内に取り込まれることで情報が書き込まれる。
【0023】
又、メモリセルトランジスタ140に対して情報の消去を行う場合には、ソース線SL130を開放し、ワード線WL140に対して低電圧(例えば0V程度、或いは−5V程度)を、ビット線BL140に対して高電圧(例えば12V程度)を夫々印加する。これによって、コントロールゲート電極145とドレイン拡散領域141との間に高電位差が生じることより、両者の間に高電界が発生し、当該高電界によって絶縁膜をトンネルして流れる電流(FN電流)を生じさせてフローティングゲート電極144内に保持されている電子がドレイン拡散領域141側に引き抜かれ、メモリセルトランジスタ140の閾値電圧が低下して情報が消去される。
【0024】
又、メモリセルトランジスタ140に対して情報の読み出しを行う場合にはワード線WL140に対して高電圧(例えば5V程度)、ビット線BL140に対して低電圧(たとえば1V)を、ソース線SL130に対してビット線BL140に印加される電圧より低い電圧(例えば0V程度)を夫々印加し、この時にメモリセルトランジスタ140を流れる電流の大小を内部のセンスアンプで増幅して、所定の閾値以上であるか以下であるかによってメモリセルトランジスタ140内に記憶されている情報が書き込み状態である「1」か消去状態である「0」かを判別することで行われる。
【0025】
尚、書き込み時にビット線BL140の印加電圧をワード線WL140の印加電圧よりも低く設定しているのは、フラッシュメモリがEEPROMのように各メモリセルを選択するためのアクセストランジスタを備えていない構成であることを鑑み、書き込みを行わないメモリセルに対して寄生的な弱い書き込み(ソフトプログラム)が行われることを極力回避する目的である。
【0026】
このように、フラッシュメモリを備えるICカードにおいては、書き込み、消去、読み出し(以下、「書き込み等」と総称する)を行う場合に電圧印加制御が複雑であるため、かかる制御を行うためのステートマシンと呼ばれる制御回路を内蔵して自動的に書き込み等を行わせることでユーザビリティを高めている。
【0027】
図11は、上記ステートマシンを備えるフラッシュメモリの概略構成を示すブロック図である。図11に示されるフラッシュメモリ9は、メモリセルアレイ130、カラムデコーダ171、ロウデコーダ172、センスアンプ173、入出力バッファ174、アドレスレジスタ175、及び電圧発生回路176を備えて構成される。
【0028】
メモリセルアレイ130内の各ビット線は、カラムデコーダ171及びセンスアンプ173と接続されており、これらによってビット線の選択とデータの検出が行われる。センスアンプ171で検出されたデータは入出力バッファ174を介して外部入出力端子(不図示)に与えられるか、或いは、書き込み・消去等の各モードにおける検証処理(ベリファイ)に使用される。又、メモリセルアレイ130内の各ワード線は、ロウデコーダ172が接続されており、ロウデコーダ172によってワード線の選択が行われる。
【0029】
アドレスレジスタ175は、入力されたアドレス信号をカラムアドレスとロウアドレスに分割して、夫々カラムデコーダ171及びロウデコーダ172に各別に入力する。カラムデコーダ171及びロウデコーダ172は、夫々与えられたカラムアドレス及びロウアドレスに該当するワード線或いはビット線を選択し、電圧発生回路176から供給される電圧を当該選択線に対して印加する。
【0030】
制御回路6は、通常動作時に制御バス177を介して、昇圧回路94、電圧発生回路176、カラムデコーダ171、ロウデコーダ172、センスアンプ173、入出力バッファ174、及びアドレスレジスタ175を必要に応じて制御する。昇圧回路94は、データの書き込み等の実行時に動作することで電源電圧Vccから上記12V程度の動作用電圧Vppを生成する。電圧発生回路176は、昇圧回路94から供給される高電圧から書き込み、消去、或いは読み出しの各動作に要する電圧を生成する回路であり、例えばメモリセルトランジスタ140に対して情報の書き込みを行う場合において、ワード線WL140に対して印加すべき電圧(7V程度)は、昇圧回路94から供給される電圧(12V程度)を内蔵するレギュレータ回路によって降圧することで生成する。尚、センスアンプ173等の他の周辺回路の電源電圧は、電圧発生回路176からの出力電圧とは異なる系統から供給される構成である。
【0031】
【特許文献1】特開平8−030752号公報
【特許文献2】特開2005−318034号公報
【発明の開示】
【発明が解決しようとする課題】
【0032】
図7のICカード91において、前記EEPROM95に替えてフラッシュメモリ9を利用する場合、EEPROM95の記憶容量が16kバイトから64kバイト程度であるのに対して、同程度の占有面積で構成されるフラッシュメモリ9の記憶容量としては1Mバイト以上が実現可能であり、EEPROM95を利用する場合と比較して多くの情報量を記録することができる。従って、ICカード91にフラッシュメモリ9を利用すると、情報量の大きい画像データ等を記録させることができるようになるため、指紋認証、静脈認証、網膜認証等のセキュリティ対策機能を搭載することができる。
【0033】
しかしながら、フラッシュメモリ9を利用する場合、メモリ容量が増大することによりメモリ内の消費電力が増大し、又、メモリに対して電圧供給を行うための昇圧回路94内における消費電力も増大する。例えば、16kバイトから64kバイト程度の容量のEEPROM95における電力消費が10mW程度であるのに対して、1Mバイト程度のフラッシュメモリ9では電力消費がその倍程度になる。即ち、レギュレータ97の出力電圧Vcc系統(電源電圧系統)の電力消費よりも昇圧回路94の出力電圧Vpp系統の電力消費が大きくなる。従って、昇圧回路94における電力消費、制御回路6内のレギュレータにおける電力消費、及びメモリ内の電力消費が併合される結果、ICカード91全体における電力消費が非常に大きくなってしまうという問題がある。
【0034】
又、非接触インタフェース93内のレギュレータ97で生成される電源電圧Vccは主として制御回路6内で消費され、その消費に追従して電圧Vccが一定レベルに保持されるので、フラッシュメモリ9内での電力消費が増加すると、電源電圧Vccが不安定になると共に、昇圧回路94での消費電力の変化が電源電圧Vccにノイズとなって侵入し、整流回路96を介して通信にまで悪影響を及ぼしてしまうという問題もある。
【0035】
本発明は、上記の問題点に鑑み、電気的に書き換えが可能な不揮発性半導体記憶領域を備え、外部装置との間で通信を行う半導体装置において、消費電力の増大を一定程度に抑制しつつ記憶容量の増大を可能にする半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0036】
上記目的を達成するための本発明に係る半導体装置は、非接触型外部装置と非接触で通信されることで情報の授受が行われると共に、前記非接触型外部装置から電磁結合によって電力が供給される非接触型通信インタフェースを備える半導体装置であって、所定の情報を記録可能であって書き込み動作及び消去動作において読み出し動作より高電圧の印加を要する不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置に対する制御を含む全体の制御を行う制御回路と、前記非接触型外部装置から供給される交流電力を整流し、整流基準電圧以下の第1直流電圧を出力する整流回路と、前記第1直流電圧に基づいて前記整流基準電圧より低電圧の第2直流電圧を安定的に出力する第1レギュレータと、前記第1直流電圧に基づいて前記第2直流電圧より高電圧の第3直流電圧を安定的に出力する第2レギュレータと、前記第3直流電圧を昇圧して第4直流電圧を生成する第1昇圧回路と、を備え、前記制御回路が、前記第2直流電圧に基づいて動作を行い、前記不揮発性半導体記憶装置が前記第2直流電圧に基づいて読み出し動作を行い、前記第4直流電圧に基づいて書き込み又は消去動作を行うことを第1の特徴とする。
【0037】
本発明に係る半導体装置の上記第1の特徴構成によれば、第1レギュレータから出力される第2直流電圧を制御回路の電源電圧及び不揮発性半導体記憶装置の読み出し動作用電圧とし(以下、単に「電源電圧」と称する)、第2レギュレータから出力される第4直流電圧を不揮発性半導体記憶装置の書き込み又は消去動作用電圧(以下、単に「動作用電圧」と称する)とすることで、電源電圧の供給ラインと電源電圧より高電圧の動作用電圧の供給ラインとを別系統にすることができる。従って、不揮発性半導体記憶装置内における電力消費の変動に起因して一時的に前記動作用電圧が不安定となった場合であっても、電源電圧を昇圧して不揮発性半導体記憶装置の動作用電圧としていた従来構成のように波及的に電源電圧が不安定になるということがない。従って不揮発性半導体記憶装置内の電力消費に応じて電源電圧にノイズが侵入することがなく、従来構成と比較して良好な通信を確保することができる。
【0038】
又、整流回路が、予め設定されている整流基準電圧以下の第1直流電圧を出力する構成とし、この整流基準電圧が、第2直流電圧以上で第4直流電圧以下の電圧値であり、第1直流電圧が入力される第2レギュレータによって安定的に第3直流電圧を出力させ、更に第1昇圧回路によって第3直流電圧を第4直流電圧(動作用電圧)に昇圧させる構成とすることで、電源電圧から動作用電圧まで昇圧させていた従来構成の昇圧回路と比較して昇圧回路における電圧の昇圧幅が小さくなり、昇圧回路内における消費電力を抑制することができる。
【0039】
又、本発明に係る半導体装置は、上記第1の特徴構成に加えて、接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースを更に備える構成であって、前記接触型外部装置から供給される第5直流電圧を昇圧して前記第3直流電圧を出力する第2昇圧回路を備えており、前記第1昇圧回路が、前記第2レギュレータ又は前記第2昇圧回路から出力される前記第3直流電圧を昇圧して前記第4直流電圧を生成し、前記制御回路が、前記第2直流電圧又は前記第5直流電圧に基づいて動作を行い、前記不揮発性半導体記憶装置が、前記第2直流電圧又は前記第5直流電圧に基づいて読み出し動作を行い、前記第4直流電圧に基づいて書き込み又は消去動作を行うことを第2の特徴とする。
【0040】
本発明に係る半導体装置の上記第2の特徴構成によれば、第1の特徴構成における作用効果を具備したまま、単純な構成要素を具備するのみで接触型の外部装置との間における情報の授受や電力供給をも可能にすることができる。又、このとき、第1の特徴構成が有する前記第1昇圧回路をそのまま利用することができるため、接触型外部装置から供給される第5直流電圧を直接動作用電圧まで昇圧する必要がなく、第3直流電圧程度に昇圧すれば良い。従って、第2昇圧回路の昇圧幅を小さくすることができ、これによって第2昇圧回路の消費電力を抑制することができると共に、第2昇圧回路の構成規模を小さくすることができる。
【0041】
又、本発明に係る半導体装置は、上記第1の特徴構成に加えて、接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースを更に備える構成であって、前記接触型外部装置から供給される第5直流電圧を昇圧して前記第3直流電圧を出力する第2昇圧回路と、前記第5直流電圧を降圧して前記第2直流電圧を生成する降圧回路と、を備えており、前記第1昇圧回路が、前記第2レギュレータ又は前記第2昇圧回路から出力される前記第3直流電圧を昇圧して前記第4直流電圧を生成し、前記制御回路が、前記第1レギュレータ又は前記降圧回路から出力される前記第2直流電圧に基づいて動作を行い、前記不揮発性半導体記憶装置が、前記第1レギュレータ又は前記降圧回路から出力される前記第2直流電圧に基づいて読み出し動作を行い、前記第4直流電圧に基づいて書き込み又は消去動作を行うことを第3の特徴とする。
【0042】
本発明に係る半導体装置の上記第3の特徴構成によれば、第1の特徴構成における作用効果を具備したまま、単純な構成要素を具備するのみで接触型の外部装置との間における情報の授受や電力供給をも可能にすることができる。特に、接触型外部装置から供給される第5直流電圧が電源電圧(第2直流電圧)より大きい場合であっても、制御回路に対して電源電圧を確実に供給することができる。
【0043】
又、本発明に係る半導体装置は、上記第1〜第3の何れか一の特徴構成において、前記第3電圧が3.5V以上7.5V以下であるものとしても構わない。
【0044】
又、本発明に係る半導体装置は、上記第1〜第3の何れか一の特徴構成に加えて、前記不揮発性半導体記憶装置がフラッシュメモリで構成されるものとしても構わない。
【0045】
又、上記第1〜第3の何れか一の特徴構成を有する半導体装置をカード状基材に内装してなるICカードも本発明の権利範囲内に属する。かかるICカードによって、消費電力の増大を一定程度に抑制しつつ記憶領域を増大したICカードを実現することができる。これによって、多くのセキュリティ情報を記憶領域に記録させることができるため、セキュリティ性の高いICカードを実現することができる。尚、ICカード以外と同様のRFID(Radio Frequency IDentification:無線周波数による非接触自動識別)技術を用いる半導体装置であれば、その名称には拘泥されない。即ち、ICタグ、RFIDカード、RFIDタグ、RFIDチップ等も同様に本発明の権利範囲内である。
【発明の効果】
【0046】
本発明の構成によれば、記憶領域内の消費電力の増大を一定程度に抑制しつつ記憶容量の増大を可能にした半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0047】
以下において、本発明に係る半導体装置(以下、適宜「本発明装置」と呼称する)の各実施形態について図面を参照して説明する。
【0048】
[第1実施形態]
本発明装置の第1実施形態(以下、適宜「本実施形態」と称する)について、図1〜図4を参照して説明する。尚、本実施形態における本発明装置は、図7における非接触型のICカード91と比較して、EEPROM95の代わりに図11に示されるフラッシュメモリ9を利用し、このフラッシュメモリ9に対する書き込み又は消去動作を行うための動作用電圧Vppを供給するための構成、及びICカード全体の制御を行う制御回路6に電源電圧Vccを供給するための構成が異なるものである(尚、電源電圧Vccは制御回路6のみならずCPUコア2全体に電源電圧として供給される他、フラッシュメモリ9に対する読み出し動作用の電圧としても利用される)。以下では、上述した従来構成と同一の構成要素については同一の符号を付してその説明を省略し、従来構成と異なる構成要素についてのみその説明を行う。
【0049】
図1は、本実施形態における本発明装置1の概略的構成を示すブロック図である。図1に示される本発明装置1は、CPUコア2、非接触インタフェース3、第1昇圧回路4(以下では単に「昇圧回路4」と称する)、及びアンテナ5を備えるLSIによって構成され、これらがカード状基材に内装されている。CPUコア2は、制御回路6、ROM7、RAM8、及びフラッシュメモリ9を備えて構成される。
【0050】
非接触インタフェース3は、アンテナ5を介してICリーダライタ等の非接触型外部装置50との信号の送受信を行う送受信回路11、外部装置50から供給される電力を整流する整流回路12、整流回路12の出力電圧を安定化して制御回路6を含むCPUコア2に対して直流電圧を供給するための第1レギュレータ13(以下では単に「レギュレータ13」と称する)、及び整流回路12の出力電圧を安定化して第1昇圧回路4に対して直流電圧を供給するための第2レギュレータ14(以下では単に「レギュレータ14」と称する)を備える。又、昇圧回路4は、レギュレータ14から供給された直流電圧を昇圧してフラッシュメモリ9に対して書き込み又は消去動作のための動作用電圧として供給する。
【0051】
ここで、整流回路12は、非接触型外部装置50から電磁結合によってアンテナ5を介して供給される交流の電圧を、所定の整流基準電圧以下の直流電圧(以下、「第1直流電圧」と称する)となるように整流して出力する。この整流基準電圧は、後述する電源電圧Vccより高く、フラッシュメモリ9に対する動作用電圧Vppとして必要な最大の電圧(例えば書き込み時にワード線に対して印加される12V程度の電圧)より低い電圧であるものとし、更に、非接触型外部装置50との間で正しく電磁結合が形成された場合における電圧がレギュレータ14から出力される電圧(後述する第3直流電圧)より低い電圧(例えば7V程度)であるとする。
【0052】
レギュレータ13は、整流回路12から供給される第1直流電圧に対して、前記整流基準電圧より低電圧の直流電圧(以下、「第2直流電圧」と称する)を安定的に出力する。制御回路6を含むCPUコア2は、このレギュレータ13から出力される第2直流電圧を電源電圧Vccとして利用する構成であり、この第2直流電圧としては例えば3V程度の電圧とすることができる。
【0053】
レギュレータ14は、整流回路12から供給される第1直流電圧に対して、前記第2直流電圧より高電圧の直流電圧(以下、「第3直流電圧」と称する)を安定的に出力する。そして、昇圧回路4は、このレギュレータ14から出力される第3直流電圧を昇圧して直流電圧(以下、「第4直流電圧」と称する)を出力し、この第4直流電圧をフラッシュメモリ9に対して動作用電圧Vppとして供給する。ここで、レギュレータ14から出力される第3直流電圧は3.5V以上7.5V以下程度(例えば5V程度)であり、昇圧回路4から出力される第4直流電圧は例えば12V程度であるとする。
【0054】
図2は、整流回路12の構成を概念的に示す回路ブロック図の一例である。図2に示される整流回路12は、非接触型外部装置50から発振された電磁波によってアンテナ5に誘起された電圧に対してダイオードD2〜D5で構成されるブリッジ回路によって全波整流を施す。このとき、全波整流されることで得られる第1直流電圧(V12)をリミッタとして介装されているツェナダイオードD1を介して出力する。このツェナダイオードによって第1直流電圧が前記整流基準電圧を超えないように抑制されている。尚、図2の構成はあくまで一例であって、必ずしもこの回路構成に限定されるものではなく、特にリミッタ機能を実現するための構成要素としてはツェナダイオードに限定されるものではない。
【0055】
図3は、レギュレータ13の構成を概念的に示す回路ブロック図の一例である。図4に示されるレギュレータ13は、パワートランジスタQ1、分圧抵抗R1及びR2、基準電圧発生回路62、並びに誤差アンプ61を備えて構成されるシリーズ型レギュレータである。基準電圧発生回路62の出力電圧が上記第2直流電圧(例えば3V程度)を分圧抵抗R1及びR2によって分圧されて得られる抵抗R2両端の電圧と等しくなるように、分圧抵抗比或いは基準電圧発生回路62の出力電圧を設定しておくことで、レギュレータ13の出力電圧を安定的に第2直流電圧を維持することができる。
【0056】
図4は、レギュレータ14の構成を概念的に示す回路ブロック図の一例である。図4に示されるレギュレータ14は、パワートランジスタQ2、分圧抵抗R3及びR4、基準電圧発生回路64、誤差アンプ63、並びに電流制限抵抗R5を備えて構成されるシャント型レギュレータである。基準電圧発生回路64の出力電圧が上記第3直流電圧(例えば5V程度)を分圧抵抗R3及びR4によって分圧されて得られる抵抗R4両端の電圧と等しくなるように、分圧抵抗比或いは基準電圧発生回路64の出力電圧を設定しておくことで、レギュレータ14の出力電圧を安定的に第3直流電圧を維持することができる。尚、図3及び図4はレギュレータの構成例であってこの構成に限定されるものではない。従ってレギュレータ13をシャント型レギュレータとしても構わないし、逆にレギュレータ14をシリーズ型レギュレータとしても構わないし、更に他のレギュレータを利用する構成としても構わない。
【0057】
このように構成されるとき、電源電圧Vccがレギュレータ13から、動作用電圧Vppが昇圧回路4から夫々各別に供給される構成であるため、フラッシュメモリ9内の電力消費の変動に起因して一時的に動作用電圧Vppが不安定となった場合であっても波及的に電源電圧Vccが不安定になるということがない。従ってフラッシュメモリ9内の電力消費に応じて電源電圧Vccにノイズが侵入することがないため、従来構成と比較して良好な通信を確保することができる。
【0058】
又、整流回路12が、電源電圧Vccより大きく動作用電圧Vppより小さい値である整流基準電圧以下の第1直流電圧を出力する構成とし、この整流回路12の出力電圧が入力されるレギュレータ14によって安定的に第3直流電圧を出力させ、更に昇圧回路4によってこのレギュレータ14から出力される第3直流電圧を動作用電圧Vppに昇圧させる構成とすることで、電源電圧Vccから動作用電圧Vppまで昇圧させていた従来構成の昇圧回路94と比較して昇圧回路4における電圧の昇圧幅が小さくなり、昇圧回路内における消費電力を抑制することができる。
【0059】
尚、上述した各電圧の数値例は一例であって、これらの値に限定されるものではない。以下の各実施形態においても同様とする。
【0060】
[第2実施形態]
本発明装置の第2実施形態(以下、適宜「本実施形態」と称する)について、図5及び図6を参照して説明する。尚、本実施形態は、第1実施形態と比較して、更に接触型の外部装置と接触することで情報の授受及び電力供給を受けることが可能になっている点が異なるのみであり、他は第1実施形態と同じ構成である。以下では、第1実施形態と異なる部分についてのみ説明を行い、第1実施形態における構成要素と同一の箇所については同一の符号を付してその説明を省略する。
【0061】
図5は、本実施形態における本発明装置1aの概略的構成を示すブロック図である。図5に示される本発明装置1aは、図1に示される第1実施形態の本発明装置1と比較して、接触型の外部装置との間で情報の授受を行うための情報授受用接触点31、及び接触型の外部装置から電力供給を受けるための電力供給用接触点32を更に備える(これらが接触型通信インタフェースを構成する)。又、非接触型の外部装置からの信号と接触型の外部装置からの信号の何れか一方を選択するためのスイッチ34〜36、及び電力供給用接触点32から供給される直流電圧(以下、「第5直流電圧」と称する)を昇圧するための第2昇圧回路33(以下では単に「昇圧回路33」と称する)を備える。
【0062】
本発明装置1aは、接触型の外部装置と接触すると、情報授受用接触点31から情報信号を受信し、この信号をスイッチ34を介してCPUコア2に送出する。又、電力供給用接触点32から第5直流電圧が供給されると、当該第5直流電圧を直接スイッチ35に供給すると共に、当該第5直流電圧に対して昇圧回路33によって昇圧した電圧をスイッチ36に供給する。尚、このとき、電力供給用接触点32から供給される第5直流電圧は電源電圧Vcc(即ち第2直流電圧)に等しいか略同等の直流電圧が供給されるものとし、昇圧回路33は、電力供給用接触点32から供給される第5直流電圧を上記第3直流電圧に昇圧して出力するものとする。
【0063】
各スイッチ34〜36は、所定値以上の情報信号或いは電力信号を感知すると、導通して後段の回路に入力信号を供給する。即ち、情報授受用接触点31から情報信号を受信すると、スイッチ34を介してCPUコア2に対して当該信号が送出され、電力供給用接触点32から第5直流電圧が供給されると、スイッチ35を介して当該第5直流電圧が電源電圧VccとしてCPUコア2に対して供給される。更に、第5直流電圧が昇圧回路33で昇圧されて生成される第3直流電圧がスイッチ36を介して昇圧回路4に供給され、当該昇圧回路4によって更に第4直流電圧に昇圧されて動作用電圧Vppとしてフラッシュメモリ9に対して供給される。
【0064】
このように構成されるとき、第1実施形態で上述した機能を保持したまま接触型の外部装置との間でも情報授受を可能にすることができる。又、このとき、第1実施形態における昇圧回路4をそのまま利用することができるため、電力供給用接触点32から供給される第5直流電圧(電源電圧Vcc)を直接動作用電圧Vppに昇圧する必要がなく、昇圧回路33の昇圧幅を小さくすることができ、これによって昇圧回路33内の消費電力を抑制することができると共に、昇圧回路33の構成規模を小さくすることができる。
【0065】
尚、電力供給用接触点32から供給される第5直流電圧が電源電圧Vcc(第2直流電圧)より大きい場合には、第5直流電圧から電源電圧Vccを生成するための降圧回路を更に備える構成としても良い(図6参照)。
【0066】
図6は、本実施形態における本発明装置の別の回路構成例である。図6に示される本発明装置1bは、図5に示される本発明装置1aに加えて更に降圧回路37を備える構成である。この降圧回路37は、電力供給用接触点32から供給される第5直流電圧が電源電圧Vccより大きい場合に、当該第5直流電圧を電源電圧Vccに降圧してスイッチ35に供給する。又、昇圧回路33は、上述した図5の構成の場合と同様、電力供給用接触点32から供給される第5直流電圧を第3直流電圧に昇圧してスイッチ36に供給する。このように構成することで、電力供給用接触点32から供給される第5直流電圧が電源電圧Vccより大きい場合においても、CPUコア2に対して電源電圧Vccを確実に供給することができる。
【0067】
尚、電力供給用接触点32から供給される第5直流電圧が電源電圧Vccに満たない場合には、同様に昇圧回路を介してスイッチ35に供給するものとしても良い。更に、スイッチ35に対しては電源電圧Vccと略同等の電圧が、スイッチ36に対しては第3直流電圧と略同等の電圧が夫々供給されるように、電力供給用接触点32から供給される第5直流電圧の電圧値に応じて降圧回路或いは昇圧回路の昇降圧比率が自動的或いは半自動的に変更可能に構成されているものとしても構わない。
【図面の簡単な説明】
【0068】
【図1】本発明に係る半導体装置の第1実施形態の概略的構成を示すブロック図
【図2】整流回路の構成を概念的に示す回路ブロック図の一例
【図3】第1レギュレータの構成を概念的に示す回路ブロック図の一例
【図4】第2レギュレータの構成を概念的に示す回路ブロック図の一例
【図5】本発明に係る半導体装置の第2実施形態の概略的構成を示すブロック図
【図6】本発明に係る半導体装置の第2実施形態の概略的構成を示す別のブロック図
【図7】典型的な従来構成のICカードの概略的構成を示すブロック図
【図8】送受信回路の概略的構成を示すブロック図
【図9】EEPROMを構成するメモリセルアレイの概略的構造を示す回路ブロック図
【図10】フラッシュメモリを構成するメモリセルアレイの概略的構造を示すブロック図
【図11】フラッシュメモリの概略構成を示すブロック図
【符号の説明】
【0069】
1、1a、1b: 本発明に係る半導体装置
2: CPUコア
3: 非接触インタフェース
4: 第1昇圧回路
5: アンテナ
6: 制御回路
7: ROM
8: RAM
9: フラッシュメモリ
11: 送受信回路
12: 整流回路
13: 第1レギュレータ
14: 第2レギュレータ
21: 変調回路
22: 復調回路
23: クロック分離回路
31: 情報授受用接触点
32: 電力供給用接触点
33: 第2昇圧回路
34〜36: スイッチ
37: 降圧回路
50: 非接触型外部装置
61: 誤差アンプ
62: 基準電圧発生回路
63: 誤差アンプ
64: 基準電圧発生回路
91: ICカード
92: CPUコア
93: 非接触インタフェース
94: 昇圧回路
95: EEPROM
96: 整流回路
97: レギュレータ
100: EEPROMのメモリセルアレイ
110: メモリセル
111: アクセストランジスタ
112: メモリセルトランジスタ
113: アクセストランジスタのドレイン拡散領域
114: アクセストランジスタのゲート電極
115: アクセストランジスタのソース拡散領域
116: メモリセルトランジスタのドレイン拡散領域
117: メモリセルトランジスタのコントロールゲート電極
118: メモリセルトランジスタのフローティングゲート電極
119: メモリセルトランジスタのソース拡散領域
130: フラッシュメモリのメモリセルアレイ
140: メモリセル
141: ドレイン拡散領域
143: ソース拡散領域
144: フローティングゲート電極
145: コントロールゲート電極
171: カラムデコーダ
172: ロウデコーダ
173: センスアンプ
174: 入出力バッファ
175: アドレスレジスタ
176: 電圧発生回路
177: 制御バス
WL110、WL140: ワード線
CL110: コントロール線
BL110、BL140: ビット線
SL100、SL130: ソース線
D1: ツェナダイオード
D2〜D5: ダイオード
Q1、Q2: パワートランジスタ
R1〜R4: 分圧抵抗
R5: 電流制限抵抗
【技術分野】
【0001】
本発明は、記憶領域として不揮発性半導体記憶装置を内蔵し、外部装置との間で情報及び電力の授受が行われる半導体装置に関するものである。
【背景技術】
【0002】
近年、普段の生活において、キャッシュカード、クレジットカード、或いは、プリペイドカード等を使用する機会が増えている。このようなカードに対し、従前は情報を記憶するために磁気カードが利用されていたが、個人情報に関する取り扱いをより慎重に行う観点から、近年、磁気カードに替わってセキュリティ対策を取り易いICカードが利用されるようになって来ている。ICカードには、通常、情報を記憶するために電源を遮断しても記憶が保持される不揮発性半導体記憶装置が使用されており、この不揮発性半導体記憶装置としてEEPROM(Electronically Erasable and Programmable Read Only Memory)を用いたICカードが従来より提供されている(例えば特許文献1、特許文献2参照)。
【0003】
図7は、典型的な従来構成のICカードの概略的構成を示すブロック図である。図7に示されるICカード91は、CPUコア92と非接触インタフェース93と昇圧回路94とを備えるLSI、並びにアンテナ5によって構成され、これらがカード状基材に内装されている。
【0004】
CPUコア92は、制御回路6、ROM7、RAM8、及び不揮発性の記憶領域であるEEPROM95を備えて構成される。ROM7は、ICカード91に要求される機能のプログラムを格納しており、RAM8は、そのプログラムでの演算中にワーキングメモリとして使用される。又、EEPROM95は、データを保持するために使用される。
【0005】
非接触インタフェース93は、アンテナ5を介してICリーダライタ等の非接触型外部装置50との信号の送受信を行う送受信回路11、外部装置50から供給される電力を整流する整流回路96、及び整流回路96の出力電力を安定化してCPUコア92或いは昇圧回路94に対して安定的な電力供給を行うためのレギュレータ97を備えて構成される。
【0006】
図8は、図7における送受信回路11の概略的構成を示すブロック図である。図8に示されるように、送受信回路11は、アンテナ5を介して外部装置50に対して送信すべき信号を作成する変調回路21、外部装置50から受信された信号を復調する復調回路22、及び受信された信号よりクロック信号CLKを分離するクロック分離回路23を備えて構成される。
【0007】
このように構成されるICカード91は、アンテナ5を介して受信される電磁波を復調して得られる信号をCPUコア92に与え、又、CPUコア92から送出される信号を変調してアンテナ5より電磁波として送信することで外部装置50とのアクセスを可能に構成されている。又、ROM7に格納されたプログラムがCPUコア92内で実行されることで、メモリ領域たるEEPROM95に対するアクセスが行われる。又、ROM7には、外部からの不正アクセスを制限するためのプログラムが格納されており、万一外部から不正なアクセスが行われた場合においてもCPUコア92内において当該プログラムが実行されることでEEPROM95に対する不正なアクセスを制限でき、EEPROM95内に格納されている情報に対する高い機密性が確保されている。
【0008】
図9は、EEPROM95を構成するメモリセルアレイ100及びメモリセルアレイを構成する一メモリセルの概略的構造を示す回路ブロック図である。図9(a)がメモリセルアレイ100全体の概略構造を、図9(b)がメモリセルアレイ100を構成する複数のメモリセルの内の一のメモリセル110の概略構造を夫々示している。メモリセルアレイ100は、電気的に書き換え可能なメモリセルが行方向及び列方向に夫々複数マトリクス状に配置されて構成される。各メモリセルは、セル選択用のアクセストランジスタと情報蓄積用のメモリセルトランジスタとを備える2セル/1ビット構成であり、両トランジスタの一の拡散領域が電気的に直列接続される構成である。
【0009】
図9(a)に示されるように、同一行にあるメモリセルにおいて、アクセストランジスタのゲート電極が同一のワード線に接続され、メモリセルトランジスタのゲート電極が同一のコントロール線に接続される。又、同一列にあるメモリセルにおいて、アクセストランジスタの一方の拡散領域(ドレイン拡散領域)には同一のビット線が接続され、他方の拡散領域(ソース拡散領域)は上述のようにメモリセルトランジスタの一方の拡散領域(ドレイン拡散領域)と電気的に接続される。又、メモリセルトランジスタの他方の拡散領域(ソース拡散領域)は、共通のソース線に接続される。
【0010】
例えば、図9(b)に示される一のメモリセル110に着目すると、メモリセル110は、アクセストランジスタ111とメモリセルトランジスタ112とを有し、アクセストランジスタ111のゲート電極114がワード線WL110に、メモリセルトランジスタ112のゲート電極(コントロールゲート電極)117がコントロール線CL110に、夫々接続されている。又、アクセストランジスタ111のドレイン拡散領域113がビット線BL110に接続され、アクセストランジスタ111のソース拡散領域115とメモリセルトランジスタ112のドレイン拡散領域116とが互いに接続され、メモリセルトランジスタ112のソース拡散領域119がソース線SL100(グランド線として良い)に接続される。
【0011】
EEPROM95は、上記のように各メモリセル毎にアクセストランジスタを備える構成であるため、1ビット毎の書き込み或いは消去が可能であるという特徴を有している。例えば、図9におけるメモリセル110に対して情報の書き込みを行う場合には、ワード線WL110、コントロール線CL110、ビット線BL110に対して夫々高電圧(例えば20V程度)を印加し、他のワード線、コントロール線及びビット線に対しては夫々低電圧(例えば0V程度)を印加する。このとき、メモリセル110と同一行に位置するメモリセルのアクセストランジスタが導通状態となり、他の行に位置するメモリセルのアクセストランジスタは非導通状態となる。又、メモリセル110と同一行に位置するメモリセルの内、メモリセル110以外の他のメモリセルについては、メモリセルトランジスタ両端に電位差が発生せず、メモリセル110のメモリセルトランジスタ112に対してのみ高電圧が発生する。これによって、ドレイン拡散領域116近傍にチャネルが消失するピンチオフ点が発生し、この部分を電子がドリフト伝導するため、このドレイン拡散領域116近傍の領域にチャネル電位とドレイン電位の高電位差により高電界が発生し、ホットエレクトロンが生成される。又、コントロールゲート電極117には正電圧が印加されているため、このチャネルホットエレクトロンがコントロールゲート電極117側に引き付けられ、フローティングゲート電極118内に取り込まれる。これによって、メモリセルトランジスタ112の閾値電圧が上昇し、情報が書き込まれる。
【0012】
又、メモリセル110に対して情報の消去を行う場合には、ワード線WL110、ビット線BL110に対して夫々高電圧(例えば20V程度)を印加し、他のワード線、コントロール線CL110を含むコントロール線及び他のビット線に対しては夫々低電圧(例えば0V程度)を印加する。又、ソース線SL100を開放する。このとき、メモリセル110と同一行に位置するメモリセルのアクセストランジスタが導通状態となり、他の行に位置するメモリセルのアクセストランジスタは非導通状態となる。又、メモリセル110と同一行に位置するメモリセルの内、メモリセル110以外の他のメモリセルについては、メモリセルトランジスタ両端に電位差が発生せず、メモリセル110のメモリセルトランジスタ112に対してのみ高電圧が発生する。このとき、メモリセル110のドレイン拡散領域116とフローティングゲート電極118との間に高電界が発生し、絶縁膜をトンネルして流れるFN(Fowler-Nordheim)電流を生じさせることでフローティングゲート電極118内に保持されていた電子がドレイン拡散領域116側に引き抜かれ、メモリセルトランジスタ112の閾値電圧が低下して情報が消去される。
【0013】
又、メモリセル110に対して情報の読み出しを行う場合には、ワード線WL110、コントロール線CL110、及びビット線BL110に対して、書き込み電圧より低い所定の電圧(例えば5V程度)を印加し、他のワード線、コントロール線及びビット線に対して夫々低電圧(例えば0V程度)を印加する。このとき、書き込み時と同様、メモリセル110以外の他のメモリセルについては、メモリセルトランジスタ両端に電位差が発生せず、メモリセル110のメモリセルトランジスタ112に対してのみ電位差が発生する。このとき、フローティングゲート電極118内に電子が蓄積されているか否かで閾値電圧が変化するため、これによってメモリセルトランジスタ112を流れる電流が変化する。従って、メモリセルトランジスタ112を流れる電流、即ち、ソース線SL100を流れる電流量を検知することで、メモリセルトランジスタ112内に記憶されている情報が書き込み状態である「1」か消去状態である「0」かを判別することができる。
【0014】
このように、EEPROMは各メモリセル毎にアクセストランジスタを備える構成であるため、各メモリセル毎に情報の書き込み、消去或いは読み出しが可能であるという特徴を有する。
【0015】
一方で、CPUコア92内のEEPROM95のデータの書き込みや消去には上述のように高電圧(例えば20V程度)の印加が必要である。即ち、制御回路6の電源電圧Vcc(3V程度)よりも高い書き込み用電圧、或いは消去用電圧(以下、これらを「動作用電圧Vpp」と総称する)が必要となるため、昇圧回路94によってレギュレータ97から供給される電源電圧Vccを動作用電圧Vppに昇圧してEEPROM95に供給している。
【0016】
ところで、ICカードは使用者によって常時携帯される可能性の高い半導体装置であるところ、実使用環境状態において曲げストレス、捩れストレス、或いは衝撃ストレス等の各種ストレスを受けやすいという性質がある。そして、チップ面積が増大すればするほど、ICカード内に搭載されるチップはこれらの各種ストレスを受けやすくなり、又、その大きさも大きくなる傾向にある。かかるストレスが大きくなると、これに伴ってチップの損傷等の問題を誘発し、ICカードの機能を奏しなくなる恐れがある。即ち、ICカード91は、その性質上大きさにある程度に制約が課される。
【0017】
しかしながら、上述したように、ICカードの機能を実現するためには、昇圧回路94やレギュレータ97等の構成要素が必須であるため、所定のチップ面積以内に収めるためにはEEPROM95の占有可能面積には一定の制約が掛かり、このことは記憶容量に制約が掛かることを意味する。特に、上述したように、EEPROM95は2セル/1ビット構造であり、記憶容量を増加させるとその占有面積が大きく増大してしまうため、ICカード91の記憶容量としては16kバイトから64kバイト程度の制約が課せられていた。
【0018】
これに対し、不揮発性半導体記憶装置としてEEPROM95の代わりに1セル/1ビット構造であるフラッシュメモリを利用することで、同程度の占有面積であっても記憶容量を1Mバイト以上に設定することが可能となる。
【0019】
図10は、フラッシュメモリを構成するメモリセルアレイの概略的構造を示すブロック図である。図10(a)がメモリセルアレイ130全体の概略構造を、図10(b)がメモリセルアレイ130を構成する複数のメモリセルの内の一のメモリセル140の概略構造を夫々示している。フラッシュメモリのメモリセルアレイ130は、EEPROMのメモリセルアレイ100と同様、電気的に書き換え可能なメモリセルが行方向及び列方向に夫々複数マトリクス状に配置されて構成される。尚、EEPROMとは異なり、アクセストランジスタを備えず、各メモリセルは夫々一のトランジスタ(フローティングゲート型MOSFET)で構成される。
【0020】
図10(a)に示されるように、同一行にあるメモリセルにおいて、コントロールゲート電極は同一のワード線に接続される。又、同一列にあるメモリセルにおいて、ドレイン拡散領域が同一のビット線に接続される。又、各メモリセルのソース拡散領域は、複数のメモリセルで構成されるブロック単位で共通のソース線に接続される。
【0021】
例えば、図10(b)に示される一のメモリセル140(以下、メモリセルトランジスタ140と記載)に着目すると、コントロールゲート電極145がワード線WL140に接続され、フローティングゲート電極144はフローティング状態が確保されており、ドレイン拡散領域がビット線BL140に接続され、ソース拡散領域143がソース線SL130に接続される。
【0022】
このように構成されるとき、例えば、メモリセルトランジスタ140に対して情報の書き込みを行う場合には、ワード線WL140に対して高電圧(例えば12V程度)、ビット線BL140に対してワード線WL140に印加した電圧より低い範囲内の高電圧(例えば7V程度)、ソース線SL130に対して低電圧(例えば0V程度)を夫々印加する。このとき、フローティングゲート電極144下部領域にチャネル領域が形成される。又、ドレイン拡散領域141近傍にチャネルが消失するピンチオフ点が発生し、この部分を電子がドリフト伝導するため、このドレイン拡散領域141近傍の領域にチャネル電位とドレイン電位の高電位差により高電界が発生しホットエレクトロンが生成される。又、コントロールゲート電極145には高い正電圧が印加されているため、当該チャネルホットエレクトロンがコントロールゲート電極145側に引き付けられ、フローティングゲート電極144内に取り込まれることで情報が書き込まれる。
【0023】
又、メモリセルトランジスタ140に対して情報の消去を行う場合には、ソース線SL130を開放し、ワード線WL140に対して低電圧(例えば0V程度、或いは−5V程度)を、ビット線BL140に対して高電圧(例えば12V程度)を夫々印加する。これによって、コントロールゲート電極145とドレイン拡散領域141との間に高電位差が生じることより、両者の間に高電界が発生し、当該高電界によって絶縁膜をトンネルして流れる電流(FN電流)を生じさせてフローティングゲート電極144内に保持されている電子がドレイン拡散領域141側に引き抜かれ、メモリセルトランジスタ140の閾値電圧が低下して情報が消去される。
【0024】
又、メモリセルトランジスタ140に対して情報の読み出しを行う場合にはワード線WL140に対して高電圧(例えば5V程度)、ビット線BL140に対して低電圧(たとえば1V)を、ソース線SL130に対してビット線BL140に印加される電圧より低い電圧(例えば0V程度)を夫々印加し、この時にメモリセルトランジスタ140を流れる電流の大小を内部のセンスアンプで増幅して、所定の閾値以上であるか以下であるかによってメモリセルトランジスタ140内に記憶されている情報が書き込み状態である「1」か消去状態である「0」かを判別することで行われる。
【0025】
尚、書き込み時にビット線BL140の印加電圧をワード線WL140の印加電圧よりも低く設定しているのは、フラッシュメモリがEEPROMのように各メモリセルを選択するためのアクセストランジスタを備えていない構成であることを鑑み、書き込みを行わないメモリセルに対して寄生的な弱い書き込み(ソフトプログラム)が行われることを極力回避する目的である。
【0026】
このように、フラッシュメモリを備えるICカードにおいては、書き込み、消去、読み出し(以下、「書き込み等」と総称する)を行う場合に電圧印加制御が複雑であるため、かかる制御を行うためのステートマシンと呼ばれる制御回路を内蔵して自動的に書き込み等を行わせることでユーザビリティを高めている。
【0027】
図11は、上記ステートマシンを備えるフラッシュメモリの概略構成を示すブロック図である。図11に示されるフラッシュメモリ9は、メモリセルアレイ130、カラムデコーダ171、ロウデコーダ172、センスアンプ173、入出力バッファ174、アドレスレジスタ175、及び電圧発生回路176を備えて構成される。
【0028】
メモリセルアレイ130内の各ビット線は、カラムデコーダ171及びセンスアンプ173と接続されており、これらによってビット線の選択とデータの検出が行われる。センスアンプ171で検出されたデータは入出力バッファ174を介して外部入出力端子(不図示)に与えられるか、或いは、書き込み・消去等の各モードにおける検証処理(ベリファイ)に使用される。又、メモリセルアレイ130内の各ワード線は、ロウデコーダ172が接続されており、ロウデコーダ172によってワード線の選択が行われる。
【0029】
アドレスレジスタ175は、入力されたアドレス信号をカラムアドレスとロウアドレスに分割して、夫々カラムデコーダ171及びロウデコーダ172に各別に入力する。カラムデコーダ171及びロウデコーダ172は、夫々与えられたカラムアドレス及びロウアドレスに該当するワード線或いはビット線を選択し、電圧発生回路176から供給される電圧を当該選択線に対して印加する。
【0030】
制御回路6は、通常動作時に制御バス177を介して、昇圧回路94、電圧発生回路176、カラムデコーダ171、ロウデコーダ172、センスアンプ173、入出力バッファ174、及びアドレスレジスタ175を必要に応じて制御する。昇圧回路94は、データの書き込み等の実行時に動作することで電源電圧Vccから上記12V程度の動作用電圧Vppを生成する。電圧発生回路176は、昇圧回路94から供給される高電圧から書き込み、消去、或いは読み出しの各動作に要する電圧を生成する回路であり、例えばメモリセルトランジスタ140に対して情報の書き込みを行う場合において、ワード線WL140に対して印加すべき電圧(7V程度)は、昇圧回路94から供給される電圧(12V程度)を内蔵するレギュレータ回路によって降圧することで生成する。尚、センスアンプ173等の他の周辺回路の電源電圧は、電圧発生回路176からの出力電圧とは異なる系統から供給される構成である。
【0031】
【特許文献1】特開平8−030752号公報
【特許文献2】特開2005−318034号公報
【発明の開示】
【発明が解決しようとする課題】
【0032】
図7のICカード91において、前記EEPROM95に替えてフラッシュメモリ9を利用する場合、EEPROM95の記憶容量が16kバイトから64kバイト程度であるのに対して、同程度の占有面積で構成されるフラッシュメモリ9の記憶容量としては1Mバイト以上が実現可能であり、EEPROM95を利用する場合と比較して多くの情報量を記録することができる。従って、ICカード91にフラッシュメモリ9を利用すると、情報量の大きい画像データ等を記録させることができるようになるため、指紋認証、静脈認証、網膜認証等のセキュリティ対策機能を搭載することができる。
【0033】
しかしながら、フラッシュメモリ9を利用する場合、メモリ容量が増大することによりメモリ内の消費電力が増大し、又、メモリに対して電圧供給を行うための昇圧回路94内における消費電力も増大する。例えば、16kバイトから64kバイト程度の容量のEEPROM95における電力消費が10mW程度であるのに対して、1Mバイト程度のフラッシュメモリ9では電力消費がその倍程度になる。即ち、レギュレータ97の出力電圧Vcc系統(電源電圧系統)の電力消費よりも昇圧回路94の出力電圧Vpp系統の電力消費が大きくなる。従って、昇圧回路94における電力消費、制御回路6内のレギュレータにおける電力消費、及びメモリ内の電力消費が併合される結果、ICカード91全体における電力消費が非常に大きくなってしまうという問題がある。
【0034】
又、非接触インタフェース93内のレギュレータ97で生成される電源電圧Vccは主として制御回路6内で消費され、その消費に追従して電圧Vccが一定レベルに保持されるので、フラッシュメモリ9内での電力消費が増加すると、電源電圧Vccが不安定になると共に、昇圧回路94での消費電力の変化が電源電圧Vccにノイズとなって侵入し、整流回路96を介して通信にまで悪影響を及ぼしてしまうという問題もある。
【0035】
本発明は、上記の問題点に鑑み、電気的に書き換えが可能な不揮発性半導体記憶領域を備え、外部装置との間で通信を行う半導体装置において、消費電力の増大を一定程度に抑制しつつ記憶容量の増大を可能にする半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0036】
上記目的を達成するための本発明に係る半導体装置は、非接触型外部装置と非接触で通信されることで情報の授受が行われると共に、前記非接触型外部装置から電磁結合によって電力が供給される非接触型通信インタフェースを備える半導体装置であって、所定の情報を記録可能であって書き込み動作及び消去動作において読み出し動作より高電圧の印加を要する不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置に対する制御を含む全体の制御を行う制御回路と、前記非接触型外部装置から供給される交流電力を整流し、整流基準電圧以下の第1直流電圧を出力する整流回路と、前記第1直流電圧に基づいて前記整流基準電圧より低電圧の第2直流電圧を安定的に出力する第1レギュレータと、前記第1直流電圧に基づいて前記第2直流電圧より高電圧の第3直流電圧を安定的に出力する第2レギュレータと、前記第3直流電圧を昇圧して第4直流電圧を生成する第1昇圧回路と、を備え、前記制御回路が、前記第2直流電圧に基づいて動作を行い、前記不揮発性半導体記憶装置が前記第2直流電圧に基づいて読み出し動作を行い、前記第4直流電圧に基づいて書き込み又は消去動作を行うことを第1の特徴とする。
【0037】
本発明に係る半導体装置の上記第1の特徴構成によれば、第1レギュレータから出力される第2直流電圧を制御回路の電源電圧及び不揮発性半導体記憶装置の読み出し動作用電圧とし(以下、単に「電源電圧」と称する)、第2レギュレータから出力される第4直流電圧を不揮発性半導体記憶装置の書き込み又は消去動作用電圧(以下、単に「動作用電圧」と称する)とすることで、電源電圧の供給ラインと電源電圧より高電圧の動作用電圧の供給ラインとを別系統にすることができる。従って、不揮発性半導体記憶装置内における電力消費の変動に起因して一時的に前記動作用電圧が不安定となった場合であっても、電源電圧を昇圧して不揮発性半導体記憶装置の動作用電圧としていた従来構成のように波及的に電源電圧が不安定になるということがない。従って不揮発性半導体記憶装置内の電力消費に応じて電源電圧にノイズが侵入することがなく、従来構成と比較して良好な通信を確保することができる。
【0038】
又、整流回路が、予め設定されている整流基準電圧以下の第1直流電圧を出力する構成とし、この整流基準電圧が、第2直流電圧以上で第4直流電圧以下の電圧値であり、第1直流電圧が入力される第2レギュレータによって安定的に第3直流電圧を出力させ、更に第1昇圧回路によって第3直流電圧を第4直流電圧(動作用電圧)に昇圧させる構成とすることで、電源電圧から動作用電圧まで昇圧させていた従来構成の昇圧回路と比較して昇圧回路における電圧の昇圧幅が小さくなり、昇圧回路内における消費電力を抑制することができる。
【0039】
又、本発明に係る半導体装置は、上記第1の特徴構成に加えて、接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースを更に備える構成であって、前記接触型外部装置から供給される第5直流電圧を昇圧して前記第3直流電圧を出力する第2昇圧回路を備えており、前記第1昇圧回路が、前記第2レギュレータ又は前記第2昇圧回路から出力される前記第3直流電圧を昇圧して前記第4直流電圧を生成し、前記制御回路が、前記第2直流電圧又は前記第5直流電圧に基づいて動作を行い、前記不揮発性半導体記憶装置が、前記第2直流電圧又は前記第5直流電圧に基づいて読み出し動作を行い、前記第4直流電圧に基づいて書き込み又は消去動作を行うことを第2の特徴とする。
【0040】
本発明に係る半導体装置の上記第2の特徴構成によれば、第1の特徴構成における作用効果を具備したまま、単純な構成要素を具備するのみで接触型の外部装置との間における情報の授受や電力供給をも可能にすることができる。又、このとき、第1の特徴構成が有する前記第1昇圧回路をそのまま利用することができるため、接触型外部装置から供給される第5直流電圧を直接動作用電圧まで昇圧する必要がなく、第3直流電圧程度に昇圧すれば良い。従って、第2昇圧回路の昇圧幅を小さくすることができ、これによって第2昇圧回路の消費電力を抑制することができると共に、第2昇圧回路の構成規模を小さくすることができる。
【0041】
又、本発明に係る半導体装置は、上記第1の特徴構成に加えて、接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースを更に備える構成であって、前記接触型外部装置から供給される第5直流電圧を昇圧して前記第3直流電圧を出力する第2昇圧回路と、前記第5直流電圧を降圧して前記第2直流電圧を生成する降圧回路と、を備えており、前記第1昇圧回路が、前記第2レギュレータ又は前記第2昇圧回路から出力される前記第3直流電圧を昇圧して前記第4直流電圧を生成し、前記制御回路が、前記第1レギュレータ又は前記降圧回路から出力される前記第2直流電圧に基づいて動作を行い、前記不揮発性半導体記憶装置が、前記第1レギュレータ又は前記降圧回路から出力される前記第2直流電圧に基づいて読み出し動作を行い、前記第4直流電圧に基づいて書き込み又は消去動作を行うことを第3の特徴とする。
【0042】
本発明に係る半導体装置の上記第3の特徴構成によれば、第1の特徴構成における作用効果を具備したまま、単純な構成要素を具備するのみで接触型の外部装置との間における情報の授受や電力供給をも可能にすることができる。特に、接触型外部装置から供給される第5直流電圧が電源電圧(第2直流電圧)より大きい場合であっても、制御回路に対して電源電圧を確実に供給することができる。
【0043】
又、本発明に係る半導体装置は、上記第1〜第3の何れか一の特徴構成において、前記第3電圧が3.5V以上7.5V以下であるものとしても構わない。
【0044】
又、本発明に係る半導体装置は、上記第1〜第3の何れか一の特徴構成に加えて、前記不揮発性半導体記憶装置がフラッシュメモリで構成されるものとしても構わない。
【0045】
又、上記第1〜第3の何れか一の特徴構成を有する半導体装置をカード状基材に内装してなるICカードも本発明の権利範囲内に属する。かかるICカードによって、消費電力の増大を一定程度に抑制しつつ記憶領域を増大したICカードを実現することができる。これによって、多くのセキュリティ情報を記憶領域に記録させることができるため、セキュリティ性の高いICカードを実現することができる。尚、ICカード以外と同様のRFID(Radio Frequency IDentification:無線周波数による非接触自動識別)技術を用いる半導体装置であれば、その名称には拘泥されない。即ち、ICタグ、RFIDカード、RFIDタグ、RFIDチップ等も同様に本発明の権利範囲内である。
【発明の効果】
【0046】
本発明の構成によれば、記憶領域内の消費電力の増大を一定程度に抑制しつつ記憶容量の増大を可能にした半導体装置を提供することができる。
【発明を実施するための最良の形態】
【0047】
以下において、本発明に係る半導体装置(以下、適宜「本発明装置」と呼称する)の各実施形態について図面を参照して説明する。
【0048】
[第1実施形態]
本発明装置の第1実施形態(以下、適宜「本実施形態」と称する)について、図1〜図4を参照して説明する。尚、本実施形態における本発明装置は、図7における非接触型のICカード91と比較して、EEPROM95の代わりに図11に示されるフラッシュメモリ9を利用し、このフラッシュメモリ9に対する書き込み又は消去動作を行うための動作用電圧Vppを供給するための構成、及びICカード全体の制御を行う制御回路6に電源電圧Vccを供給するための構成が異なるものである(尚、電源電圧Vccは制御回路6のみならずCPUコア2全体に電源電圧として供給される他、フラッシュメモリ9に対する読み出し動作用の電圧としても利用される)。以下では、上述した従来構成と同一の構成要素については同一の符号を付してその説明を省略し、従来構成と異なる構成要素についてのみその説明を行う。
【0049】
図1は、本実施形態における本発明装置1の概略的構成を示すブロック図である。図1に示される本発明装置1は、CPUコア2、非接触インタフェース3、第1昇圧回路4(以下では単に「昇圧回路4」と称する)、及びアンテナ5を備えるLSIによって構成され、これらがカード状基材に内装されている。CPUコア2は、制御回路6、ROM7、RAM8、及びフラッシュメモリ9を備えて構成される。
【0050】
非接触インタフェース3は、アンテナ5を介してICリーダライタ等の非接触型外部装置50との信号の送受信を行う送受信回路11、外部装置50から供給される電力を整流する整流回路12、整流回路12の出力電圧を安定化して制御回路6を含むCPUコア2に対して直流電圧を供給するための第1レギュレータ13(以下では単に「レギュレータ13」と称する)、及び整流回路12の出力電圧を安定化して第1昇圧回路4に対して直流電圧を供給するための第2レギュレータ14(以下では単に「レギュレータ14」と称する)を備える。又、昇圧回路4は、レギュレータ14から供給された直流電圧を昇圧してフラッシュメモリ9に対して書き込み又は消去動作のための動作用電圧として供給する。
【0051】
ここで、整流回路12は、非接触型外部装置50から電磁結合によってアンテナ5を介して供給される交流の電圧を、所定の整流基準電圧以下の直流電圧(以下、「第1直流電圧」と称する)となるように整流して出力する。この整流基準電圧は、後述する電源電圧Vccより高く、フラッシュメモリ9に対する動作用電圧Vppとして必要な最大の電圧(例えば書き込み時にワード線に対して印加される12V程度の電圧)より低い電圧であるものとし、更に、非接触型外部装置50との間で正しく電磁結合が形成された場合における電圧がレギュレータ14から出力される電圧(後述する第3直流電圧)より低い電圧(例えば7V程度)であるとする。
【0052】
レギュレータ13は、整流回路12から供給される第1直流電圧に対して、前記整流基準電圧より低電圧の直流電圧(以下、「第2直流電圧」と称する)を安定的に出力する。制御回路6を含むCPUコア2は、このレギュレータ13から出力される第2直流電圧を電源電圧Vccとして利用する構成であり、この第2直流電圧としては例えば3V程度の電圧とすることができる。
【0053】
レギュレータ14は、整流回路12から供給される第1直流電圧に対して、前記第2直流電圧より高電圧の直流電圧(以下、「第3直流電圧」と称する)を安定的に出力する。そして、昇圧回路4は、このレギュレータ14から出力される第3直流電圧を昇圧して直流電圧(以下、「第4直流電圧」と称する)を出力し、この第4直流電圧をフラッシュメモリ9に対して動作用電圧Vppとして供給する。ここで、レギュレータ14から出力される第3直流電圧は3.5V以上7.5V以下程度(例えば5V程度)であり、昇圧回路4から出力される第4直流電圧は例えば12V程度であるとする。
【0054】
図2は、整流回路12の構成を概念的に示す回路ブロック図の一例である。図2に示される整流回路12は、非接触型外部装置50から発振された電磁波によってアンテナ5に誘起された電圧に対してダイオードD2〜D5で構成されるブリッジ回路によって全波整流を施す。このとき、全波整流されることで得られる第1直流電圧(V12)をリミッタとして介装されているツェナダイオードD1を介して出力する。このツェナダイオードによって第1直流電圧が前記整流基準電圧を超えないように抑制されている。尚、図2の構成はあくまで一例であって、必ずしもこの回路構成に限定されるものではなく、特にリミッタ機能を実現するための構成要素としてはツェナダイオードに限定されるものではない。
【0055】
図3は、レギュレータ13の構成を概念的に示す回路ブロック図の一例である。図4に示されるレギュレータ13は、パワートランジスタQ1、分圧抵抗R1及びR2、基準電圧発生回路62、並びに誤差アンプ61を備えて構成されるシリーズ型レギュレータである。基準電圧発生回路62の出力電圧が上記第2直流電圧(例えば3V程度)を分圧抵抗R1及びR2によって分圧されて得られる抵抗R2両端の電圧と等しくなるように、分圧抵抗比或いは基準電圧発生回路62の出力電圧を設定しておくことで、レギュレータ13の出力電圧を安定的に第2直流電圧を維持することができる。
【0056】
図4は、レギュレータ14の構成を概念的に示す回路ブロック図の一例である。図4に示されるレギュレータ14は、パワートランジスタQ2、分圧抵抗R3及びR4、基準電圧発生回路64、誤差アンプ63、並びに電流制限抵抗R5を備えて構成されるシャント型レギュレータである。基準電圧発生回路64の出力電圧が上記第3直流電圧(例えば5V程度)を分圧抵抗R3及びR4によって分圧されて得られる抵抗R4両端の電圧と等しくなるように、分圧抵抗比或いは基準電圧発生回路64の出力電圧を設定しておくことで、レギュレータ14の出力電圧を安定的に第3直流電圧を維持することができる。尚、図3及び図4はレギュレータの構成例であってこの構成に限定されるものではない。従ってレギュレータ13をシャント型レギュレータとしても構わないし、逆にレギュレータ14をシリーズ型レギュレータとしても構わないし、更に他のレギュレータを利用する構成としても構わない。
【0057】
このように構成されるとき、電源電圧Vccがレギュレータ13から、動作用電圧Vppが昇圧回路4から夫々各別に供給される構成であるため、フラッシュメモリ9内の電力消費の変動に起因して一時的に動作用電圧Vppが不安定となった場合であっても波及的に電源電圧Vccが不安定になるということがない。従ってフラッシュメモリ9内の電力消費に応じて電源電圧Vccにノイズが侵入することがないため、従来構成と比較して良好な通信を確保することができる。
【0058】
又、整流回路12が、電源電圧Vccより大きく動作用電圧Vppより小さい値である整流基準電圧以下の第1直流電圧を出力する構成とし、この整流回路12の出力電圧が入力されるレギュレータ14によって安定的に第3直流電圧を出力させ、更に昇圧回路4によってこのレギュレータ14から出力される第3直流電圧を動作用電圧Vppに昇圧させる構成とすることで、電源電圧Vccから動作用電圧Vppまで昇圧させていた従来構成の昇圧回路94と比較して昇圧回路4における電圧の昇圧幅が小さくなり、昇圧回路内における消費電力を抑制することができる。
【0059】
尚、上述した各電圧の数値例は一例であって、これらの値に限定されるものではない。以下の各実施形態においても同様とする。
【0060】
[第2実施形態]
本発明装置の第2実施形態(以下、適宜「本実施形態」と称する)について、図5及び図6を参照して説明する。尚、本実施形態は、第1実施形態と比較して、更に接触型の外部装置と接触することで情報の授受及び電力供給を受けることが可能になっている点が異なるのみであり、他は第1実施形態と同じ構成である。以下では、第1実施形態と異なる部分についてのみ説明を行い、第1実施形態における構成要素と同一の箇所については同一の符号を付してその説明を省略する。
【0061】
図5は、本実施形態における本発明装置1aの概略的構成を示すブロック図である。図5に示される本発明装置1aは、図1に示される第1実施形態の本発明装置1と比較して、接触型の外部装置との間で情報の授受を行うための情報授受用接触点31、及び接触型の外部装置から電力供給を受けるための電力供給用接触点32を更に備える(これらが接触型通信インタフェースを構成する)。又、非接触型の外部装置からの信号と接触型の外部装置からの信号の何れか一方を選択するためのスイッチ34〜36、及び電力供給用接触点32から供給される直流電圧(以下、「第5直流電圧」と称する)を昇圧するための第2昇圧回路33(以下では単に「昇圧回路33」と称する)を備える。
【0062】
本発明装置1aは、接触型の外部装置と接触すると、情報授受用接触点31から情報信号を受信し、この信号をスイッチ34を介してCPUコア2に送出する。又、電力供給用接触点32から第5直流電圧が供給されると、当該第5直流電圧を直接スイッチ35に供給すると共に、当該第5直流電圧に対して昇圧回路33によって昇圧した電圧をスイッチ36に供給する。尚、このとき、電力供給用接触点32から供給される第5直流電圧は電源電圧Vcc(即ち第2直流電圧)に等しいか略同等の直流電圧が供給されるものとし、昇圧回路33は、電力供給用接触点32から供給される第5直流電圧を上記第3直流電圧に昇圧して出力するものとする。
【0063】
各スイッチ34〜36は、所定値以上の情報信号或いは電力信号を感知すると、導通して後段の回路に入力信号を供給する。即ち、情報授受用接触点31から情報信号を受信すると、スイッチ34を介してCPUコア2に対して当該信号が送出され、電力供給用接触点32から第5直流電圧が供給されると、スイッチ35を介して当該第5直流電圧が電源電圧VccとしてCPUコア2に対して供給される。更に、第5直流電圧が昇圧回路33で昇圧されて生成される第3直流電圧がスイッチ36を介して昇圧回路4に供給され、当該昇圧回路4によって更に第4直流電圧に昇圧されて動作用電圧Vppとしてフラッシュメモリ9に対して供給される。
【0064】
このように構成されるとき、第1実施形態で上述した機能を保持したまま接触型の外部装置との間でも情報授受を可能にすることができる。又、このとき、第1実施形態における昇圧回路4をそのまま利用することができるため、電力供給用接触点32から供給される第5直流電圧(電源電圧Vcc)を直接動作用電圧Vppに昇圧する必要がなく、昇圧回路33の昇圧幅を小さくすることができ、これによって昇圧回路33内の消費電力を抑制することができると共に、昇圧回路33の構成規模を小さくすることができる。
【0065】
尚、電力供給用接触点32から供給される第5直流電圧が電源電圧Vcc(第2直流電圧)より大きい場合には、第5直流電圧から電源電圧Vccを生成するための降圧回路を更に備える構成としても良い(図6参照)。
【0066】
図6は、本実施形態における本発明装置の別の回路構成例である。図6に示される本発明装置1bは、図5に示される本発明装置1aに加えて更に降圧回路37を備える構成である。この降圧回路37は、電力供給用接触点32から供給される第5直流電圧が電源電圧Vccより大きい場合に、当該第5直流電圧を電源電圧Vccに降圧してスイッチ35に供給する。又、昇圧回路33は、上述した図5の構成の場合と同様、電力供給用接触点32から供給される第5直流電圧を第3直流電圧に昇圧してスイッチ36に供給する。このように構成することで、電力供給用接触点32から供給される第5直流電圧が電源電圧Vccより大きい場合においても、CPUコア2に対して電源電圧Vccを確実に供給することができる。
【0067】
尚、電力供給用接触点32から供給される第5直流電圧が電源電圧Vccに満たない場合には、同様に昇圧回路を介してスイッチ35に供給するものとしても良い。更に、スイッチ35に対しては電源電圧Vccと略同等の電圧が、スイッチ36に対しては第3直流電圧と略同等の電圧が夫々供給されるように、電力供給用接触点32から供給される第5直流電圧の電圧値に応じて降圧回路或いは昇圧回路の昇降圧比率が自動的或いは半自動的に変更可能に構成されているものとしても構わない。
【図面の簡単な説明】
【0068】
【図1】本発明に係る半導体装置の第1実施形態の概略的構成を示すブロック図
【図2】整流回路の構成を概念的に示す回路ブロック図の一例
【図3】第1レギュレータの構成を概念的に示す回路ブロック図の一例
【図4】第2レギュレータの構成を概念的に示す回路ブロック図の一例
【図5】本発明に係る半導体装置の第2実施形態の概略的構成を示すブロック図
【図6】本発明に係る半導体装置の第2実施形態の概略的構成を示す別のブロック図
【図7】典型的な従来構成のICカードの概略的構成を示すブロック図
【図8】送受信回路の概略的構成を示すブロック図
【図9】EEPROMを構成するメモリセルアレイの概略的構造を示す回路ブロック図
【図10】フラッシュメモリを構成するメモリセルアレイの概略的構造を示すブロック図
【図11】フラッシュメモリの概略構成を示すブロック図
【符号の説明】
【0069】
1、1a、1b: 本発明に係る半導体装置
2: CPUコア
3: 非接触インタフェース
4: 第1昇圧回路
5: アンテナ
6: 制御回路
7: ROM
8: RAM
9: フラッシュメモリ
11: 送受信回路
12: 整流回路
13: 第1レギュレータ
14: 第2レギュレータ
21: 変調回路
22: 復調回路
23: クロック分離回路
31: 情報授受用接触点
32: 電力供給用接触点
33: 第2昇圧回路
34〜36: スイッチ
37: 降圧回路
50: 非接触型外部装置
61: 誤差アンプ
62: 基準電圧発生回路
63: 誤差アンプ
64: 基準電圧発生回路
91: ICカード
92: CPUコア
93: 非接触インタフェース
94: 昇圧回路
95: EEPROM
96: 整流回路
97: レギュレータ
100: EEPROMのメモリセルアレイ
110: メモリセル
111: アクセストランジスタ
112: メモリセルトランジスタ
113: アクセストランジスタのドレイン拡散領域
114: アクセストランジスタのゲート電極
115: アクセストランジスタのソース拡散領域
116: メモリセルトランジスタのドレイン拡散領域
117: メモリセルトランジスタのコントロールゲート電極
118: メモリセルトランジスタのフローティングゲート電極
119: メモリセルトランジスタのソース拡散領域
130: フラッシュメモリのメモリセルアレイ
140: メモリセル
141: ドレイン拡散領域
143: ソース拡散領域
144: フローティングゲート電極
145: コントロールゲート電極
171: カラムデコーダ
172: ロウデコーダ
173: センスアンプ
174: 入出力バッファ
175: アドレスレジスタ
176: 電圧発生回路
177: 制御バス
WL110、WL140: ワード線
CL110: コントロール線
BL110、BL140: ビット線
SL100、SL130: ソース線
D1: ツェナダイオード
D2〜D5: ダイオード
Q1、Q2: パワートランジスタ
R1〜R4: 分圧抵抗
R5: 電流制限抵抗
【特許請求の範囲】
【請求項1】
非接触型外部装置と非接触で通信されることで情報の授受が行われると共に、前記非接触型外部装置から電磁結合によって電力が供給される非接触型通信インタフェースを備える半導体装置であって、
所定の情報を記録可能であって書き込み動作及び消去動作において読み出し動作より高電圧の印加を要する不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置に対する制御を含む全体の制御を行う制御回路と、
前記非接触型外部装置から供給される交流電力を整流し、整流基準電圧以下の第1直流電圧を出力する整流回路と、
前記第1直流電圧に基づいて前記整流基準電圧より低電圧の第2直流電圧を安定的に出力する第1レギュレータと、
前記第1直流電圧に基づいて前記第2直流電圧より高電圧の第3直流電圧を安定的に出力する第2レギュレータと、
前記第3直流電圧を昇圧して第4直流電圧を生成する第1昇圧回路と、を備え、
前記制御回路が、前記第2直流電圧に基づいて動作を行い、
前記不揮発性半導体記憶装置が前記第2直流電圧に基づいて読み出し動作を行い、前記第4直流電圧に基づいて書き込み又は消去動作を行うことを特徴とする半導体装置。
【請求項2】
接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースを更に備える構成であって、
前記接触型外部装置から供給される第5直流電圧を昇圧して前記第3直流電圧を出力する第2昇圧回路を備えており、
前記第1昇圧回路が、前記第2レギュレータ又は前記第2昇圧回路から出力される前記第3直流電圧を昇圧して前記第4直流電圧を生成し、
前記制御回路が、前記第2直流電圧又は前記第5直流電圧に基づいて動作を行い、
前記不揮発性半導体記憶装置が、前記第2直流電圧又は前記第5直流電圧に基づいて読み出し動作を行い、前記第4直流電圧に基づいて書き込み又は消去動作を行うことを特徴とする請求項1に記載の半導体装置。
【請求項3】
接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースを更に備える構成であって、
前記接触型外部装置から供給される第5直流電圧を昇圧して前記第3直流電圧を出力する第2昇圧回路と、
前記第5直流電圧を降圧して前記第2直流電圧を生成する降圧回路と、を備えており、
前記第1昇圧回路が、前記第2レギュレータ又は前記第2昇圧回路から出力される前記第3直流電圧を昇圧して前記第4直流電圧を生成し、
前記制御回路が、前記第1レギュレータ又は前記降圧回路から出力される前記第2直流電圧に基づいて動作を行い、
前記不揮発性半導体記憶装置が、前記第1レギュレータ又は前記降圧回路から出力される前記第2直流電圧に基づいて読み出し動作を行い、前記第4直流電圧に基づいて書き込み又は消去動作を行うことを特徴とする請求項1に記載の半導体装置。
【請求項1】
非接触型外部装置と非接触で通信されることで情報の授受が行われると共に、前記非接触型外部装置から電磁結合によって電力が供給される非接触型通信インタフェースを備える半導体装置であって、
所定の情報を記録可能であって書き込み動作及び消去動作において読み出し動作より高電圧の印加を要する不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置に対する制御を含む全体の制御を行う制御回路と、
前記非接触型外部装置から供給される交流電力を整流し、整流基準電圧以下の第1直流電圧を出力する整流回路と、
前記第1直流電圧に基づいて前記整流基準電圧より低電圧の第2直流電圧を安定的に出力する第1レギュレータと、
前記第1直流電圧に基づいて前記第2直流電圧より高電圧の第3直流電圧を安定的に出力する第2レギュレータと、
前記第3直流電圧を昇圧して第4直流電圧を生成する第1昇圧回路と、を備え、
前記制御回路が、前記第2直流電圧に基づいて動作を行い、
前記不揮発性半導体記憶装置が前記第2直流電圧に基づいて読み出し動作を行い、前記第4直流電圧に基づいて書き込み又は消去動作を行うことを特徴とする半導体装置。
【請求項2】
接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースを更に備える構成であって、
前記接触型外部装置から供給される第5直流電圧を昇圧して前記第3直流電圧を出力する第2昇圧回路を備えており、
前記第1昇圧回路が、前記第2レギュレータ又は前記第2昇圧回路から出力される前記第3直流電圧を昇圧して前記第4直流電圧を生成し、
前記制御回路が、前記第2直流電圧又は前記第5直流電圧に基づいて動作を行い、
前記不揮発性半導体記憶装置が、前記第2直流電圧又は前記第5直流電圧に基づいて読み出し動作を行い、前記第4直流電圧に基づいて書き込み又は消去動作を行うことを特徴とする請求項1に記載の半導体装置。
【請求項3】
接触型外部装置との接触によって情報の授受が行われると共に前記接触型外部装置から電力が供給される接触型通信インタフェースを更に備える構成であって、
前記接触型外部装置から供給される第5直流電圧を昇圧して前記第3直流電圧を出力する第2昇圧回路と、
前記第5直流電圧を降圧して前記第2直流電圧を生成する降圧回路と、を備えており、
前記第1昇圧回路が、前記第2レギュレータ又は前記第2昇圧回路から出力される前記第3直流電圧を昇圧して前記第4直流電圧を生成し、
前記制御回路が、前記第1レギュレータ又は前記降圧回路から出力される前記第2直流電圧に基づいて動作を行い、
前記不揮発性半導体記憶装置が、前記第1レギュレータ又は前記降圧回路から出力される前記第2直流電圧に基づいて読み出し動作を行い、前記第4直流電圧に基づいて書き込み又は消去動作を行うことを特徴とする請求項1に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2008−129947(P2008−129947A)
【公開日】平成20年6月5日(2008.6.5)
【国際特許分類】
【出願番号】特願2006−316119(P2006−316119)
【出願日】平成18年11月22日(2006.11.22)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成20年6月5日(2008.6.5)
【国際特許分類】
【出願日】平成18年11月22日(2006.11.22)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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