半導体装置
【課題】クロックの周波数が低くても、多大な時間を要することなく所望の位相遅延を可能にする半導体装置を提供する。
【解決手段】リファレンスクロックと第１のディレイラインで遅延させたリファレンスクロックとの位相比較結果に応じて第１のディレイラインでの遅延量を制御し、制御結果に基づいて第１のクロックを第２のディレイラインで遅延させ所定の位相差を有する制御クロックを生成する半導体装置にて、第１のディレイラインでの遅延量が設定可能な最大遅延量に応じた遅延量以上かつ最大遅延量未満の所定の閾値遅延量を超える場合には、セレクタによりリファレンスクロックとして出力するクロックを第１のクロックから定数倍の周波数を有する第２のクロックに切り替えるようにして、第１のクロックの周波数が低くても、多大な時間を要することなく所定の位相差を有する制御クロックを生成できるようにする。
【解決手段】リファレンスクロックと第１のディレイラインで遅延させたリファレンスクロックとの位相比較結果に応じて第１のディレイラインでの遅延量を制御し、制御結果に基づいて第１のクロックを第２のディレイラインで遅延させ所定の位相差を有する制御クロックを生成する半導体装置にて、第１のディレイラインでの遅延量が設定可能な最大遅延量に応じた遅延量以上かつ最大遅延量未満の所定の閾値遅延量を超える場合には、セレクタによりリファレンスクロックとして出力するクロックを第１のクロックから定数倍の周波数を有する第２のクロックに切り替えるようにして、第１のクロックの周波数が低くても、多大な時間を要することなく所定の位相差を有する制御クロックを生成できるようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ディレイ・ロックド・ループ（Delay Locked Loop：ＤＬＬ）回路に用いて好適なものである。
【背景技術】
【０００２】
デジタルＤＬＬ（Ｄ−ＤＬＬ）回路は、例えばＤＤＲ（Double Data Rate）メモリのインタフェース（以下、ＤＤＲ−ＩＦとも称す。）に用いられている。ＤＤＲ−ＩＦにおいては、データストローブ信号（クロック）の周期をＴとすると、データ信号によるデータを正確に得るためにはデータストローブ信号に（Ｔ／４）の遅延を与える必要がある。そこで、このような遅延を得るためにＤ−ＤＬＬ回路が用いられる。
【０００３】
例えば、データストローブ信号を（Ｔ／４）だけ遅延させるためのＤ−ＤＬＬ回路は、遅延制御部（例えば、Delay Line Controlマクロ）及び遅延部（例えば、Delay Lineマクロ）を有する。遅延制御部は、周期Ｔのリファレンスクロック（データストローブ信号、基準クロック）と、遅延させたリファレンスクロックとの位相比較を行い、遅延量が３６０°分の位相遅れとなるよう制御を行う。また、遅延部は、遅延制御部での制御の結果に基づいて、データストローブ信号を９０°分の位相（すなわち、Ｔ／４の期間）だけ遅延させる。
【０００４】
ところが、リファレンスクロックの周波数が低くなると、３６０°分の位相遅れに相当する遅延時間が長くなり、遅延制御部における遅延素子（ディレイ素子）が不足してリファレンスクロックを３６０°分遅延させることが不可能となる場合がある。このような場合には、Ｄ−ＤＬＬ回路が有する遅延素子の数を増やしたり、遅延素子の１つ当たりの遅延量を増やしたりすることで、前述の不都合を回避することができる。
【０００５】
また、リファレンスクロックとして供給されたクロックが低周波数である場合に、そのクロックの定数倍の周波数を有する逓倍クロックを生成し、生成した逓倍クロックをリファレンスクロックとして用いることで、正常動作を行えるようにしたＤＬＬ回路が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−４９５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述のようにＤ−ＤＬＬ回路が有する遅延素子の数を増やすと回路面積が増大し、また遅延素子の１つ当たりの遅延量を増やすとジッタが増大するという問題がある。また、特許文献１に記載のＤＬＬ回路は、クロックの遅延量がＤＬＬ回路における最大遅延量を超えるオーバーフロー状態になった時に、逓倍クロックをリファレンスクロックとして用いるよう切り替えを行うため、処理に多大な時間を要してしまう。
【０００８】
本発明の目的は、クロックの周波数が低くても、多大な時間を要することなく所望の位相遅延を可能にする半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、第１のクロック又は第２のクロック（第１のクロックの定数倍の周波数を有する）の一方を基準クロックとして出力する選択部と、選択部より出力された基準クロックと第１の遅延部により遅延させた基準クロックとの位相を比較する位相比較部と、位相比較結果に応じて、第１の遅延部での遅延量を制御し、その遅延量が第１の遅延部における最大遅延量に応じた遅延量以上かつ最大遅延量未満の所定の閾値遅延量を超えるか否かを判定する制御部と、制御部の制御結果に基づいて、第１のクロックから所定の位相差を有する制御クロックを生成する第２の遅延部とを有する半導体装置が提供される。選択部は、制御部の判定結果に応じて基準クロックとして出力するクロックを切り替える。
【発明の効果】
【００１０】
第１のクロックの周波数が低く、位相比較結果に応じて制御される第１の遅延部での遅延量が所定の閾値遅延量を超える場合には、定数倍の周波数を有する第２のクロックに切り替えて位相比較を行い、その結果に基づいて第１のクロックから制御クロックを生成する。これにより、第１の遅延部での遅延量がオーバーフロー状態に至る前にクロックを切り替えて処理を行うことができ、第１のクロックの周波数が低くても、多大な時間を要することなく、第１のクロックを基に所定の位相差を有する制御クロックを生成することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態におけるＤＬＬ（ディレイ・ロックド・ループ）回路の構成例を示す図である。
【図２】本実施形態における遅延情報比較回路の構成例を示す図である。
【図３】本実施形態におけるＤＬＬ回路での処理の流れを示す図である。
【図４】本実施形態におけるＤＬＬ回路の動作例を示す図である。
【図５】本実施形態におけるＤＬＬ回路の動作例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を図面に基づいて説明する。
【００１３】
図１は、本発明の一実施形態に係る半導体装置を適用したＤＬＬ（ディレイ・ロックド・ループ）回路の構成例を示すブロック図である。本実施形態におけるＤＬＬ回路は、直列接続される、単位時間遅延させる複数の遅延回路を有し、接続する遅延回路の段数を調整することによりデジタル量で遅延量が制御されるデジタルＤＬＬ（Ｄ−ＤＬＬ）回路である。
【００１４】
図１において、１１はクロック切り替え用のセレクタ、１２は第１のディレイライン、１３は位相比較回路、１４は第１の制御回路、１５は遅延情報比較回路、１６は第２の制御回路、１７は第２のディレイライン、１８はＯＲ（論理和演算）回路である。本実施形態では、ＤＤＲ−ＩＦに適用されるＤＬＬ回路を一例として示しており、データストローブ信号ＤＱＳを９０°分だけ位相遅延させて（Ｔ／４（４分の１周期）遅延させて）制御クロックとして出力させるものとする。
【００１５】
セレクタ１１は、第１のクロックＲＣＫ１及び第２のクロックＲＣＫ２が入力され、ＯＲ回路１８の出力に応じて第１のクロックＲＣＫ１又は第２のクロックＲＣＫ２のいずれかを選択してリファレンスクロック（基準クロック）として出力する。第１のクロックＲＣＫ１は、ＤＤＲ−ＩＦの×１ＣＬＫである。第２のクロックＲＣＫ２は、第１のクロックＲＣＫ１の定数倍の周波数を有するクロックであり、ここではＤＤＲ−ＩＦの×２ＣＬＫとする。
なお、本願実施例は、ＤＤＲ−ＩＦの×２ＣＬＫに限定されず、ＤＤＲ−ＩＦの×４ＣＬＫとしてもよく、ＤＤＲ−ＩＦの×（Ｎ×ＣＬＫ）としてよい（Ｎは１以上の整数）。
【００１６】
また、ＯＲ回路１８は、遅延情報比較回路１５から出力される第１のクロック切り替え信号ＣＫＣ１、及び第１の制御回路１４から出力される第２のクロック切り替え信号ＣＫＣ２が入力され、その演算結果を出力する。
【００１７】
第１のディレイライン１２は、直列接続される複数の遅延回路を有する。遅延回路の各々は、入力を単位時間遅延させ出力する。第１のディレイライン１２は、第１の制御回路１４から出力される遅延情報（ディレイコード）ＤＬＩＡに応じ、接続する遅延回路の段数を調整することで遅延量が制御され、セレクタ１１から出力されるリファレンスクロックを所望の遅延量だけ遅延させて出力する。遅延情報（ディレイコード）ＤＬＩＡは、例えば直列接続する遅延回路の個数に対応する。
【００１８】
位相比較回路１３は、セレクタ１１から出力されるリファレンスクロックと、第１のディレイライン１２により遅延されたリファレンスクロックとの位相を比較し、比較結果を第１の制御回路１４に出力する。位相比較回路１３は、例えば第１のディレイライン１２での遅延量が不足しているか又は過剰であるかについて比較を行う。また、例えば、セレクタ１１から出力されるリファレンスクロックに対する第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えたか否かについて比較を行う。
【００１９】
第１の制御回路１４は、位相比較回路１３から出力される比較結果及び遅延情報比較回路１５から出力される更新後の遅延情報（ディレイコード）ＤＬＩＮが入力され、それらに応じて遅延情報ＤＬＩＡ、信号ＯＶＳ及び第２のクロック切り替え信号ＣＫＣ２を出力する。ここで、信号ＯＶＳは、セレクタ１１から出力されるリファレンスクロックに対する第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えたことを示す信号である。また、第２のクロック切り替え信号ＣＫＣ２は、セレクタ１１に対してリファレンスクロックとして出力するクロックの切り替えを指示する信号である。
【００２０】
第１の制御回路１４は、例えば、遅延情報比較回路１５からの更新後の遅延情報ＤＬＩＮを受けると、それを遅延情報ＤＬＩＡとして第１のディレイライン１２に出力する。また、例えば、位相比較回路１３からの比較結果により、ロック後にリファレンスクロックが低周波数になったと判断した場合には第２のクロック切り替え信号ＣＫＣ２を出力する。また、遅延されたリファレンスクロックの位相遅れが１８０°を超えた場合には信号ＯＶＳを出力する。
【００２１】
遅延情報比較回路１５は、第１の制御回路１４から出力される遅延情報ＤＬＩＡ及び信号ＯＶＳとが入力され、それらに応じて遅延情報ＤＬＩＮ、ＤＬＩＢ及び第１のクロック切り替え信号ＣＫＣ１を出力する。ここで、第１のクロック切り替え信号ＣＫＣ１は、第２のクロック切り替え信号ＣＫＣ２と同様に、セレクタ１１に対してリファレンスクロックとして出力するクロックの切り替えを指示する信号である。
【００２２】
第１の制御回路１４及び遅延情報比較回路１５により、位相比較回路１３の比較結果等に応じて、第１のディレイライン１２での遅延量を制御し、かつ遅延量（ＤＬＩＡ）が所定の閾値遅延量（ｈＤＬＩ）を超えるか否かを判定する制御部が実現される。例えば、第１の制御回路１４及び遅延情報比較回路１５によって、遅延されていないリファレンスクロックに対する遅延されたリファレンスクロックの位相遅れが最終的に３６０°となるように第１のディレイライン１２での遅延量が制御される。
【００２３】
遅延情報比較回路１５は、例えば図２に示すように構成される。図２は、遅延情報比較回路１５の構成例を示すブロック図である。
遅延情報比較回路１５は、比較部２１、遅延情報更新部２２、及び遅延情報出力部２３とを有する。
【００２４】
比較部２１は、第１の制御回路１４から出力される遅延情報ＤＬＩＡ及び図示しない設定部（例えばレジスタ等）から出力される閾値ｈＤＬＩが入力される。遅延情報ＤＬＩＡは、前述の説明から明らかなように第１のディレイライン１２での遅延量を示し、閾値ｈＤＬＩは、所定の閾値遅延量を示す。例えば、遅延情報ＤＬＩＡ及び閾値ｈＤＬＩは、８ビットのバイナリ値（バイナリコード）である。
【００２５】
比較部２１は、遅延情報ＤＬＩＡと閾値ｈＤＬＩとを比較して、遅延情報ＤＬＩＡが閾値ｈＤＬＩを超えた場合には、第１のクロック切り替え信号ＣＫＣ１を出力する。すなわち、比較部２１は、第１のディレイライン１２での遅延量が所定の閾値遅延量を超えた場合には、セレクタ１１に対してリファレンスクロックとして出力するクロックの切り替えを指示する。なお、遅延情報ＤＬＩＡと閾値ｈＤＬＩとの比較は、少なくとも信号ＯＶＳが出力されていない（活性化されていない）とき、すなわち第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えていないときに行えば良い。
【００２６】
ここで、閾値ｈＤＬＩにより示される所定の閾値遅延量は、第１のディレイライン１２に設定可能な最大遅延量の（１／２）以上かつ最大遅延量未満の遅延量である。例えば、遅延情報ＤＬＩＡ及び閾値ｈＤＬＩが８ビットのバイナリ値（“00000000”〜“11111111”）で表され、遅延情報ＤＬＩＡの値が大きいほど遅延量が大きいとすると、閾値ｈＤＬＩは“10000000”〜“11111110”である。このようにすることで、第１のディレイライン１２での遅延量がオーバーフロー状態に至る前に、リファレンスクロックとして出力するクロックの切り替えを指示することができる。さらに、閾値ｈＤＬＩにより示される所定の閾値遅延量は、第１のディレイライン１２に設定可能な最大遅延量の（１／２）であることが望ましく、不要な処理を行うことなく速やかにリファレンスクロックとして出力するクロックの切り替えを指示することができる。
【００２７】
遅延情報更新部２２は、比較部２１を介して遅延情報ＤＬＩＡが入力される。また、遅延情報更新部２２は、第１の制御回路１４から出力される信号ＯＶＳ及び比較部２１から出力される第１のクロック切り替え信号ＣＫＣ１が入力される。
【００２８】
遅延情報更新部２２は、信号ＯＶＳ及び第１のクロック切り替え信号ＣＫＣ１が出力されていない（活性化されていない）場合には、遅延情報ＤＬＩＡを１増加させて更新後の遅延情報ＤＬＩＮとして出力する。また、遅延情報更新部２２は、信号ＯＶＳが出力された（活性化された）場合には、遅延情報ＤＬＩＡを２倍の値にして更新後の遅延情報ＤＬＩＮとして出力する。また、遅延情報更新部２２は、第１のクロック切り替え信号ＣＫＣ１が出力された（活性化された）場合には、遅延情報ＤＬＩＡを１／２に設定し更新後の遅延情報ＤＬＩＮとして出力する。
【００２９】
遅延情報出力部２３は、遅延情報更新部２２から出力される遅延情報ＤＬＩＮが入力されるとともに、比較部２１から出力される第１のクロック切り替え信号ＣＫＣ１が入力される。遅延情報出力部２３は、第１のクロック切り替え信号ＣＫＣ１が出力されていない（活性化されていない）場合には、遅延情報ＤＬＩＮを遅延情報ＤＬＩＢとして出力する。また、遅延情報出力部２３は、第１のクロック切り替え信号ＣＫＣ１が出力された（活性化された）場合には、それ以降遅延情報ＤＬＩＮを２倍にして遅延情報ＤＬＩＢとして出力する。
【００３０】
第２の制御回路１６は、遅延情報比較回路１５から出力される遅延情報ＤＬＩＢが入力され、それに応じて第２のディレイライン１７における遅延量を制御する。
【００３１】
第２のディレイライン１７は、直列接続される複数の遅延回路を有する。遅延回路の各々は、入力を単位時間遅延させ出力する。第２のディレイライン１７は、第２の制御回路１６から出力される遅延情報（ディレイコード）に応じて、接続する遅延回路の段数を調整することで遅延量が制御される。そして第２のディレイライン１７は、データストローブ信号ＤＱＳを所望の遅延量だけ遅延させ、所定の位相差を有する制御クロックＤＬＬＯとして出力する。
【００３２】
例えば、ディレイライン１２、１７が有する遅延回路の各々の単位遅延時間が同じであれば、第２の制御回路１６は、第２のディレイライン１７によりデータストローブ信号ＤＱＳを９０°だけ位相遅延させるために、遅延情報ＤＬＩＢを（１／４）にして第２のディレイライン１７に出力する。
【００３３】
次に、本実施形態におけるＤＬＬ回路の動作について説明する。
図３は、本実施形態におけるＤＬＬ回路での処理の流れの概要を示す図である。
【００３４】
まず、動作を開始する際には、セレクタ１１は、第１のクロックＲＣＫ１（×１ＣＬＫ）をリファレンスクロックとして出力し、遅延情報ＤＬＩ（ＤＬＩＡ）は初期化されているものとする。なお、以下の説明では、遅延情報は８ビットのバイナリ値とし、遅延情報ＤＬＩ（ＤＬＩＡ）の初期値は“00000001”とする。
【００３５】
セレクタ１１から出力されたリファレンスクロックは、第１のディレイライン１２により遅延情報ＤＬＩＡに応じた遅延量だけ遅延されて出力される。位相比較回路１３は、セレクタ１１から出力されたリファレンスクロックと第１のディレイライン１２により遅延されたリファレンスクロックとの位相を比較して比較結果を出力する。位相比較回路１３から出力された比較結果に応じて、遅延情報比較回路１５は、次のような遅延情報（遅延量）に係る処理を行う。
【００３６】
まず、遅延情報比較回路１５は、セレクタ１１から出力されたリファレンスクロックに対する第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えたか否かを判定する（Ｓ１）。この判定は、例えば信号ＯＶＳに基づいて行われる。
【００３７】
ステップＳ１での判定の結果、第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えていない場合には（ステップＳ１のＮＯ）、ステップＳ２に進む。ステップＳ２では、遅延情報比較回路１５は、遅延情報ＤＬＩＡと閾値ｈＤＬＩと比較し、第１のディレイライン１２での遅延量が所定の閾値遅延量を超えたか否かを判定する。
【００３８】
ステップＳ２での判定の結果、第１のディレイライン１２での遅延量が所定の閾値遅延量を超えていない場合には（ステップＳ２のＮＯ）、遅延情報比較回路１５は、遅延情報ＤＬＩ（ＤＬＩＡ）を１増加させて（Ｓ３）、ステップＳ１に戻る。そして、第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えるか、あるいは第１のディレイライン１２での遅延量が所定の閾値遅延量を超えるまで、前述したステップＳ１〜Ｓ３の処理を繰り返す。
【００３９】
ここで、ステップＳ１での判定の結果、第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えている場合には（ステップＳ１のＹＥＳ）、ステップＳ４に進む。この場合には、第１のディレイライン１２での遅延量が所定の閾値遅延量を超える前に、第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えているので、位相遅れが３６０°に達するときでも第１のディレイライン１２に設定可能な最大遅延量を超えることはない。したがって、遅延情報比較回路１５は、遅延情報ＤＬＩを２倍の値にして（Ｓ４）、第１のディレイライン１２によりリファレンスクロックを３６０°分位相遅延させるロック検出処理（Ｓ６）に移行する。
【００４０】
また、ステップＳ２での判定の結果、第１のディレイライン１２での遅延量が所定の閾値遅延量を超えている場合には（ステップＳ２のＹＥＳ）、ステップＳ５に進む。この場合には、第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超える前に、第１のディレイライン１２での遅延量が所定の閾値遅延量を超えていることとなる。ここで、所定の閾値遅延量は、第１のディレイライン１２に設定可能な最大遅延量の（１／２）以上かつ最大遅延量未満の間の遅延量である。
【００４１】
つまり、第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超える前に、設定可能な最大遅延量の（１／２）を超えているので、リファレンスクロックの位相遅れを３６０°にすることは不可能となる。したがって、遅延情報比較回路１５は、第１のクロック切り替え信号ＣＫＣ１を出力して、リファレンスクロックとして第２のクロックＲＣＫ２が出力されるよう切り替えを指示する（Ｓ５）。そして、リファレンスクロックとして出力された第２のクロックＲＣＫ２を用いて、第１のディレイライン１２によりリファレンスクロックを３６０°分位相遅延させるロック検出処理（Ｓ６）に移行する。
【００４２】
以上のようにして、第１のディレイライン１２での遅延量が所定の閾値遅延量を超える前に、第１のディレイライン１２により遅延された第１のクロックＲＣＫ１の位相遅れが１８０°を超える場合には、第１のクロックＲＣＫ１がリファレンスクロックとして用いられる。そして、例えば図４に示すように、第１のディレイライン１２により第１のクロックＲＣＫ１を時刻Ｔ１１〜Ｔ１３に相当する時間分遅延させると３６０°分の位相遅れとなる場合には、その１／４である時刻Ｔ１１〜Ｔ１２に相当する時間分だけ第２のディレイライン１７により遅延させることでデータストローブ信号ＤＱＳを９０°分位相遅延させることができる。なお、図４において、ＤＬＣ及びＤＬは、第１のディレイライン１２及び第２のディレイライン１７が有する遅延回路を模式的に示しており、斜線を施した部分が使用されている部分（接続される遅延回路）に相当する（図５においても同様）。
【００４３】
また、第１のディレイライン１２により遅延された第１のクロックＲＣＫ１の位相遅れが１８０°を超える前に、第１のディレイライン１２での遅延量が所定の閾値遅延量を超える場合には、クロック切り替えが行われる。例えば、図５に示すように所定の閾値遅延量（ここでは、ＨＤで示す設定可能な最大遅延量の（１／２）とする。）分遅延させたとしても、第１のクロックＲＣＫ１の位相遅れが１８０°に達しない場合には、第２のクロックＲＣＫ２がリファレンスクロックとして用いられる。そして、第１のディレイライン１２により第２のクロックＲＣＫ２を時刻Ｔ２１〜Ｔ２３に相当する時間分遅延させると３６０°分の位相遅れとなる場合には、その１／２（第２のクロックＲＣＫ２での１８０°位相遅延分）である時刻Ｔ２１〜Ｔ２２に相当する時間分だけ第２のディレイライン１７により遅延させることでデータストローブ信号ＤＱＳを９０°分位相遅延させることができる。
【００４４】
このように第１のクロックＲＣＫ１（×１ＣＬＫ）の周波数が低い場合には、第１のディレイライン１２での遅延量がオーバーフロー状態に至る前に逓倍クロックである第２のクロックＲＣＫ２をリファレンスクロックとして用いるように切り替える。これにより、ＤＬＬ回路が正常動作可能な下限周波数を下げることができ、第１のクロックＲＣＫ１（×１ＣＬＫ）の周波数が低くても、多大な時間を要することなく、データストローブ信号ＤＱＳを基に所定の位相差を有する制御クロックを出力することができる。例えば、リファレンスクロックとして、通常は第１のクロックＲＣＫ１を用い、第１のクロックＲＣＫ１の周波数が低い場合には２倍の周波数を有する第２のクロックＲＣＫ２を用いることで、第１のクロックＲＣＫ１のみを用いるときに比べて１／２の周波数まで対応することができる。
【００４５】
また、ディレイライン１２、１７が有する遅延回路の数を増やしたり、遅延回路の１つ当たりの遅延量を増やしたりすることなく、低い周波数に対応することができ、回路面積が増大したり、ジッタが増大したりするといった不都合が発生することもない。
【００４６】
なお、前述した実施形態では、リファレンスクロックとして第１のクロックＲＣＫ１及び第１のクロックＲＣＫ１の２倍の周波数を有する第２のクロックＲＣＫ２を用いる場合を一例として説明したが、これに限定されるものではない。例えば、第１のクロックＲＣＫ１及び第１のクロックＲＣＫ１の２倍の周波数を有する第２のクロックＲＣＫ２に加え、さらに第１のクロックＲＣＫ１の４倍の周波数を有するクロックを用いるようにしても良く、この場合にはさらに低い周波数（１／４の周波数）まで対応することが可能となる。
【００４７】
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００４８】
（付記１）第１のクロック及び当該第１のクロックの定数倍の周波数を有する第２のクロックが入力され、前記第１のクロック又は前記第２のクロックの一方を基準クロックとして出力する選択部と、
前記選択部より出力された前記基準クロックを遅延させる第１の遅延部と、
前記選択部より出力された前記基準クロックと前記第１の遅延部により遅延した基準クロックとの位相を比較する位相比較部と、
前記位相比較部の比較結果に応じて、前記第１の遅延部での前記基準クロックの遅延量を制御し、当該遅延量が前記第１の遅延部に設定可能な最大遅延量に応じた遅延量以上かつ前記最大遅延量未満の所定の閾値遅延量を超えるか否かを判定する制御部と、
前記制御部の制御結果に基づいて、前記第１のクロックを遅延させ当該第１のクロックと所定の位相差を有する制御クロックを生成する第２の遅延部とを備え、
前記選択部は、前記制御部の判定結果に応じて基準クロックとして出力するクロックを切り替えることを特徴とする半導体装置。
（付記２）前記第２のクロックは、前記第１のクロックの２Ｎ（Ｎは１以上の整数）倍の周波数を有するクロックであることを特徴とする付記１記載の半導体装置。
（付記３）前記所定の閾値遅延量は、前記第１の遅延部に設定可能な最大遅延量の（１／２）であることを特徴とする付記１又は２記載の半導体装置。
（付記４）前記選択部より前記第１のクロックを基準クロックとして出力し、前記制御部の判定結果、前記第１の遅延部での前記基準クロックの遅延量が前記所定の閾値遅延量を超えた場合には、前記選択部より前記第２のクロックを基準クロックとして出力するよう切り替えることを特徴とする付記１〜３の何れか１項に記載の半導体装置。
（付記５）前記制御部は、前記第１の遅延部での前記基準クロックの遅延量と前記所定の閾値遅延量とを比較し、比較結果に応じて前記選択部にクロック切り替えを指示する信号を出力する比較部を有することを特徴とする付記１〜４の何れか１項に記載の半導体装置。
（付記６）前記第２の遅延部は、前記制御部の制御結果に基づいて、前記第１のクロックを９０°分位相遅延させた制御クロックを生成することを特徴とする付記１〜５の何れか１項に記載の半導体装置。
（付記７）前記第１の遅延部及び前記第２の遅延部の各々は、単位時間遅延させる複数の遅延回路を有し、当該複数の遅延回路が直列接続されていることを特徴とする付記１〜６の何れか１項に記載の半導体装置。
【符号の説明】
【００４９】
１１ セレクタ
１２ ディレイライン
１３ 位相比較回路
１４ 第１の制御回路
１５ 遅延情報比較回路
１６ 第２の制御回路
１７ ディレイライン
２１ 比較部
２２ 遅延情報更新部
２３ 遅延情報出力部
ＲＣＫ１、ＲＣＫ２ クロック
ＤＬＩＡ、ＤＬＩＢ、ＤＬＩＮ 遅延情報
ＣＫＣ１、ＣＫＣ２ クロック切り替え信号
ＤＱＳ データストローブ信号
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ディレイ・ロックド・ループ（Delay Locked Loop：ＤＬＬ）回路に用いて好適なものである。
【背景技術】
【０００２】
デジタルＤＬＬ（Ｄ−ＤＬＬ）回路は、例えばＤＤＲ（Double Data Rate）メモリのインタフェース（以下、ＤＤＲ−ＩＦとも称す。）に用いられている。ＤＤＲ−ＩＦにおいては、データストローブ信号（クロック）の周期をＴとすると、データ信号によるデータを正確に得るためにはデータストローブ信号に（Ｔ／４）の遅延を与える必要がある。そこで、このような遅延を得るためにＤ−ＤＬＬ回路が用いられる。
【０００３】
例えば、データストローブ信号を（Ｔ／４）だけ遅延させるためのＤ−ＤＬＬ回路は、遅延制御部（例えば、Delay Line Controlマクロ）及び遅延部（例えば、Delay Lineマクロ）を有する。遅延制御部は、周期Ｔのリファレンスクロック（データストローブ信号、基準クロック）と、遅延させたリファレンスクロックとの位相比較を行い、遅延量が３６０°分の位相遅れとなるよう制御を行う。また、遅延部は、遅延制御部での制御の結果に基づいて、データストローブ信号を９０°分の位相（すなわち、Ｔ／４の期間）だけ遅延させる。
【０００４】
ところが、リファレンスクロックの周波数が低くなると、３６０°分の位相遅れに相当する遅延時間が長くなり、遅延制御部における遅延素子（ディレイ素子）が不足してリファレンスクロックを３６０°分遅延させることが不可能となる場合がある。このような場合には、Ｄ−ＤＬＬ回路が有する遅延素子の数を増やしたり、遅延素子の１つ当たりの遅延量を増やしたりすることで、前述の不都合を回避することができる。
【０００５】
また、リファレンスクロックとして供給されたクロックが低周波数である場合に、そのクロックの定数倍の周波数を有する逓倍クロックを生成し、生成した逓倍クロックをリファレンスクロックとして用いることで、正常動作を行えるようにしたＤＬＬ回路が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−４９５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述のようにＤ−ＤＬＬ回路が有する遅延素子の数を増やすと回路面積が増大し、また遅延素子の１つ当たりの遅延量を増やすとジッタが増大するという問題がある。また、特許文献１に記載のＤＬＬ回路は、クロックの遅延量がＤＬＬ回路における最大遅延量を超えるオーバーフロー状態になった時に、逓倍クロックをリファレンスクロックとして用いるよう切り替えを行うため、処理に多大な時間を要してしまう。
【０００８】
本発明の目的は、クロックの周波数が低くても、多大な時間を要することなく所望の位相遅延を可能にする半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、第１のクロック又は第２のクロック（第１のクロックの定数倍の周波数を有する）の一方を基準クロックとして出力する選択部と、選択部より出力された基準クロックと第１の遅延部により遅延させた基準クロックとの位相を比較する位相比較部と、位相比較結果に応じて、第１の遅延部での遅延量を制御し、その遅延量が第１の遅延部における最大遅延量に応じた遅延量以上かつ最大遅延量未満の所定の閾値遅延量を超えるか否かを判定する制御部と、制御部の制御結果に基づいて、第１のクロックから所定の位相差を有する制御クロックを生成する第２の遅延部とを有する半導体装置が提供される。選択部は、制御部の判定結果に応じて基準クロックとして出力するクロックを切り替える。
【発明の効果】
【００１０】
第１のクロックの周波数が低く、位相比較結果に応じて制御される第１の遅延部での遅延量が所定の閾値遅延量を超える場合には、定数倍の周波数を有する第２のクロックに切り替えて位相比較を行い、その結果に基づいて第１のクロックから制御クロックを生成する。これにより、第１の遅延部での遅延量がオーバーフロー状態に至る前にクロックを切り替えて処理を行うことができ、第１のクロックの周波数が低くても、多大な時間を要することなく、第１のクロックを基に所定の位相差を有する制御クロックを生成することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態におけるＤＬＬ（ディレイ・ロックド・ループ）回路の構成例を示す図である。
【図２】本実施形態における遅延情報比較回路の構成例を示す図である。
【図３】本実施形態におけるＤＬＬ回路での処理の流れを示す図である。
【図４】本実施形態におけるＤＬＬ回路の動作例を示す図である。
【図５】本実施形態におけるＤＬＬ回路の動作例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を図面に基づいて説明する。
【００１３】
図１は、本発明の一実施形態に係る半導体装置を適用したＤＬＬ（ディレイ・ロックド・ループ）回路の構成例を示すブロック図である。本実施形態におけるＤＬＬ回路は、直列接続される、単位時間遅延させる複数の遅延回路を有し、接続する遅延回路の段数を調整することによりデジタル量で遅延量が制御されるデジタルＤＬＬ（Ｄ−ＤＬＬ）回路である。
【００１４】
図１において、１１はクロック切り替え用のセレクタ、１２は第１のディレイライン、１３は位相比較回路、１４は第１の制御回路、１５は遅延情報比較回路、１６は第２の制御回路、１７は第２のディレイライン、１８はＯＲ（論理和演算）回路である。本実施形態では、ＤＤＲ−ＩＦに適用されるＤＬＬ回路を一例として示しており、データストローブ信号ＤＱＳを９０°分だけ位相遅延させて（Ｔ／４（４分の１周期）遅延させて）制御クロックとして出力させるものとする。
【００１５】
セレクタ１１は、第１のクロックＲＣＫ１及び第２のクロックＲＣＫ２が入力され、ＯＲ回路１８の出力に応じて第１のクロックＲＣＫ１又は第２のクロックＲＣＫ２のいずれかを選択してリファレンスクロック（基準クロック）として出力する。第１のクロックＲＣＫ１は、ＤＤＲ−ＩＦの×１ＣＬＫである。第２のクロックＲＣＫ２は、第１のクロックＲＣＫ１の定数倍の周波数を有するクロックであり、ここではＤＤＲ−ＩＦの×２ＣＬＫとする。
なお、本願実施例は、ＤＤＲ−ＩＦの×２ＣＬＫに限定されず、ＤＤＲ−ＩＦの×４ＣＬＫとしてもよく、ＤＤＲ−ＩＦの×（Ｎ×ＣＬＫ）としてよい（Ｎは１以上の整数）。
【００１６】
また、ＯＲ回路１８は、遅延情報比較回路１５から出力される第１のクロック切り替え信号ＣＫＣ１、及び第１の制御回路１４から出力される第２のクロック切り替え信号ＣＫＣ２が入力され、その演算結果を出力する。
【００１７】
第１のディレイライン１２は、直列接続される複数の遅延回路を有する。遅延回路の各々は、入力を単位時間遅延させ出力する。第１のディレイライン１２は、第１の制御回路１４から出力される遅延情報（ディレイコード）ＤＬＩＡに応じ、接続する遅延回路の段数を調整することで遅延量が制御され、セレクタ１１から出力されるリファレンスクロックを所望の遅延量だけ遅延させて出力する。遅延情報（ディレイコード）ＤＬＩＡは、例えば直列接続する遅延回路の個数に対応する。
【００１８】
位相比較回路１３は、セレクタ１１から出力されるリファレンスクロックと、第１のディレイライン１２により遅延されたリファレンスクロックとの位相を比較し、比較結果を第１の制御回路１４に出力する。位相比較回路１３は、例えば第１のディレイライン１２での遅延量が不足しているか又は過剰であるかについて比較を行う。また、例えば、セレクタ１１から出力されるリファレンスクロックに対する第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えたか否かについて比較を行う。
【００１９】
第１の制御回路１４は、位相比較回路１３から出力される比較結果及び遅延情報比較回路１５から出力される更新後の遅延情報（ディレイコード）ＤＬＩＮが入力され、それらに応じて遅延情報ＤＬＩＡ、信号ＯＶＳ及び第２のクロック切り替え信号ＣＫＣ２を出力する。ここで、信号ＯＶＳは、セレクタ１１から出力されるリファレンスクロックに対する第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えたことを示す信号である。また、第２のクロック切り替え信号ＣＫＣ２は、セレクタ１１に対してリファレンスクロックとして出力するクロックの切り替えを指示する信号である。
【００２０】
第１の制御回路１４は、例えば、遅延情報比較回路１５からの更新後の遅延情報ＤＬＩＮを受けると、それを遅延情報ＤＬＩＡとして第１のディレイライン１２に出力する。また、例えば、位相比較回路１３からの比較結果により、ロック後にリファレンスクロックが低周波数になったと判断した場合には第２のクロック切り替え信号ＣＫＣ２を出力する。また、遅延されたリファレンスクロックの位相遅れが１８０°を超えた場合には信号ＯＶＳを出力する。
【００２１】
遅延情報比較回路１５は、第１の制御回路１４から出力される遅延情報ＤＬＩＡ及び信号ＯＶＳとが入力され、それらに応じて遅延情報ＤＬＩＮ、ＤＬＩＢ及び第１のクロック切り替え信号ＣＫＣ１を出力する。ここで、第１のクロック切り替え信号ＣＫＣ１は、第２のクロック切り替え信号ＣＫＣ２と同様に、セレクタ１１に対してリファレンスクロックとして出力するクロックの切り替えを指示する信号である。
【００２２】
第１の制御回路１４及び遅延情報比較回路１５により、位相比較回路１３の比較結果等に応じて、第１のディレイライン１２での遅延量を制御し、かつ遅延量（ＤＬＩＡ）が所定の閾値遅延量（ｈＤＬＩ）を超えるか否かを判定する制御部が実現される。例えば、第１の制御回路１４及び遅延情報比較回路１５によって、遅延されていないリファレンスクロックに対する遅延されたリファレンスクロックの位相遅れが最終的に３６０°となるように第１のディレイライン１２での遅延量が制御される。
【００２３】
遅延情報比較回路１５は、例えば図２に示すように構成される。図２は、遅延情報比較回路１５の構成例を示すブロック図である。
遅延情報比較回路１５は、比較部２１、遅延情報更新部２２、及び遅延情報出力部２３とを有する。
【００２４】
比較部２１は、第１の制御回路１４から出力される遅延情報ＤＬＩＡ及び図示しない設定部（例えばレジスタ等）から出力される閾値ｈＤＬＩが入力される。遅延情報ＤＬＩＡは、前述の説明から明らかなように第１のディレイライン１２での遅延量を示し、閾値ｈＤＬＩは、所定の閾値遅延量を示す。例えば、遅延情報ＤＬＩＡ及び閾値ｈＤＬＩは、８ビットのバイナリ値（バイナリコード）である。
【００２５】
比較部２１は、遅延情報ＤＬＩＡと閾値ｈＤＬＩとを比較して、遅延情報ＤＬＩＡが閾値ｈＤＬＩを超えた場合には、第１のクロック切り替え信号ＣＫＣ１を出力する。すなわち、比較部２１は、第１のディレイライン１２での遅延量が所定の閾値遅延量を超えた場合には、セレクタ１１に対してリファレンスクロックとして出力するクロックの切り替えを指示する。なお、遅延情報ＤＬＩＡと閾値ｈＤＬＩとの比較は、少なくとも信号ＯＶＳが出力されていない（活性化されていない）とき、すなわち第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えていないときに行えば良い。
【００２６】
ここで、閾値ｈＤＬＩにより示される所定の閾値遅延量は、第１のディレイライン１２に設定可能な最大遅延量の（１／２）以上かつ最大遅延量未満の遅延量である。例えば、遅延情報ＤＬＩＡ及び閾値ｈＤＬＩが８ビットのバイナリ値（“00000000”〜“11111111”）で表され、遅延情報ＤＬＩＡの値が大きいほど遅延量が大きいとすると、閾値ｈＤＬＩは“10000000”〜“11111110”である。このようにすることで、第１のディレイライン１２での遅延量がオーバーフロー状態に至る前に、リファレンスクロックとして出力するクロックの切り替えを指示することができる。さらに、閾値ｈＤＬＩにより示される所定の閾値遅延量は、第１のディレイライン１２に設定可能な最大遅延量の（１／２）であることが望ましく、不要な処理を行うことなく速やかにリファレンスクロックとして出力するクロックの切り替えを指示することができる。
【００２７】
遅延情報更新部２２は、比較部２１を介して遅延情報ＤＬＩＡが入力される。また、遅延情報更新部２２は、第１の制御回路１４から出力される信号ＯＶＳ及び比較部２１から出力される第１のクロック切り替え信号ＣＫＣ１が入力される。
【００２８】
遅延情報更新部２２は、信号ＯＶＳ及び第１のクロック切り替え信号ＣＫＣ１が出力されていない（活性化されていない）場合には、遅延情報ＤＬＩＡを１増加させて更新後の遅延情報ＤＬＩＮとして出力する。また、遅延情報更新部２２は、信号ＯＶＳが出力された（活性化された）場合には、遅延情報ＤＬＩＡを２倍の値にして更新後の遅延情報ＤＬＩＮとして出力する。また、遅延情報更新部２２は、第１のクロック切り替え信号ＣＫＣ１が出力された（活性化された）場合には、遅延情報ＤＬＩＡを１／２に設定し更新後の遅延情報ＤＬＩＮとして出力する。
【００２９】
遅延情報出力部２３は、遅延情報更新部２２から出力される遅延情報ＤＬＩＮが入力されるとともに、比較部２１から出力される第１のクロック切り替え信号ＣＫＣ１が入力される。遅延情報出力部２３は、第１のクロック切り替え信号ＣＫＣ１が出力されていない（活性化されていない）場合には、遅延情報ＤＬＩＮを遅延情報ＤＬＩＢとして出力する。また、遅延情報出力部２３は、第１のクロック切り替え信号ＣＫＣ１が出力された（活性化された）場合には、それ以降遅延情報ＤＬＩＮを２倍にして遅延情報ＤＬＩＢとして出力する。
【００３０】
第２の制御回路１６は、遅延情報比較回路１５から出力される遅延情報ＤＬＩＢが入力され、それに応じて第２のディレイライン１７における遅延量を制御する。
【００３１】
第２のディレイライン１７は、直列接続される複数の遅延回路を有する。遅延回路の各々は、入力を単位時間遅延させ出力する。第２のディレイライン１７は、第２の制御回路１６から出力される遅延情報（ディレイコード）に応じて、接続する遅延回路の段数を調整することで遅延量が制御される。そして第２のディレイライン１７は、データストローブ信号ＤＱＳを所望の遅延量だけ遅延させ、所定の位相差を有する制御クロックＤＬＬＯとして出力する。
【００３２】
例えば、ディレイライン１２、１７が有する遅延回路の各々の単位遅延時間が同じであれば、第２の制御回路１６は、第２のディレイライン１７によりデータストローブ信号ＤＱＳを９０°だけ位相遅延させるために、遅延情報ＤＬＩＢを（１／４）にして第２のディレイライン１７に出力する。
【００３３】
次に、本実施形態におけるＤＬＬ回路の動作について説明する。
図３は、本実施形態におけるＤＬＬ回路での処理の流れの概要を示す図である。
【００３４】
まず、動作を開始する際には、セレクタ１１は、第１のクロックＲＣＫ１（×１ＣＬＫ）をリファレンスクロックとして出力し、遅延情報ＤＬＩ（ＤＬＩＡ）は初期化されているものとする。なお、以下の説明では、遅延情報は８ビットのバイナリ値とし、遅延情報ＤＬＩ（ＤＬＩＡ）の初期値は“00000001”とする。
【００３５】
セレクタ１１から出力されたリファレンスクロックは、第１のディレイライン１２により遅延情報ＤＬＩＡに応じた遅延量だけ遅延されて出力される。位相比較回路１３は、セレクタ１１から出力されたリファレンスクロックと第１のディレイライン１２により遅延されたリファレンスクロックとの位相を比較して比較結果を出力する。位相比較回路１３から出力された比較結果に応じて、遅延情報比較回路１５は、次のような遅延情報（遅延量）に係る処理を行う。
【００３６】
まず、遅延情報比較回路１５は、セレクタ１１から出力されたリファレンスクロックに対する第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えたか否かを判定する（Ｓ１）。この判定は、例えば信号ＯＶＳに基づいて行われる。
【００３７】
ステップＳ１での判定の結果、第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えていない場合には（ステップＳ１のＮＯ）、ステップＳ２に進む。ステップＳ２では、遅延情報比較回路１５は、遅延情報ＤＬＩＡと閾値ｈＤＬＩと比較し、第１のディレイライン１２での遅延量が所定の閾値遅延量を超えたか否かを判定する。
【００３８】
ステップＳ２での判定の結果、第１のディレイライン１２での遅延量が所定の閾値遅延量を超えていない場合には（ステップＳ２のＮＯ）、遅延情報比較回路１５は、遅延情報ＤＬＩ（ＤＬＩＡ）を１増加させて（Ｓ３）、ステップＳ１に戻る。そして、第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えるか、あるいは第１のディレイライン１２での遅延量が所定の閾値遅延量を超えるまで、前述したステップＳ１〜Ｓ３の処理を繰り返す。
【００３９】
ここで、ステップＳ１での判定の結果、第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えている場合には（ステップＳ１のＹＥＳ）、ステップＳ４に進む。この場合には、第１のディレイライン１２での遅延量が所定の閾値遅延量を超える前に、第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超えているので、位相遅れが３６０°に達するときでも第１のディレイライン１２に設定可能な最大遅延量を超えることはない。したがって、遅延情報比較回路１５は、遅延情報ＤＬＩを２倍の値にして（Ｓ４）、第１のディレイライン１２によりリファレンスクロックを３６０°分位相遅延させるロック検出処理（Ｓ６）に移行する。
【００４０】
また、ステップＳ２での判定の結果、第１のディレイライン１２での遅延量が所定の閾値遅延量を超えている場合には（ステップＳ２のＹＥＳ）、ステップＳ５に進む。この場合には、第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超える前に、第１のディレイライン１２での遅延量が所定の閾値遅延量を超えていることとなる。ここで、所定の閾値遅延量は、第１のディレイライン１２に設定可能な最大遅延量の（１／２）以上かつ最大遅延量未満の間の遅延量である。
【００４１】
つまり、第１のディレイライン１２により遅延されたリファレンスクロックの位相遅れが１８０°を超える前に、設定可能な最大遅延量の（１／２）を超えているので、リファレンスクロックの位相遅れを３６０°にすることは不可能となる。したがって、遅延情報比較回路１５は、第１のクロック切り替え信号ＣＫＣ１を出力して、リファレンスクロックとして第２のクロックＲＣＫ２が出力されるよう切り替えを指示する（Ｓ５）。そして、リファレンスクロックとして出力された第２のクロックＲＣＫ２を用いて、第１のディレイライン１２によりリファレンスクロックを３６０°分位相遅延させるロック検出処理（Ｓ６）に移行する。
【００４２】
以上のようにして、第１のディレイライン１２での遅延量が所定の閾値遅延量を超える前に、第１のディレイライン１２により遅延された第１のクロックＲＣＫ１の位相遅れが１８０°を超える場合には、第１のクロックＲＣＫ１がリファレンスクロックとして用いられる。そして、例えば図４に示すように、第１のディレイライン１２により第１のクロックＲＣＫ１を時刻Ｔ１１〜Ｔ１３に相当する時間分遅延させると３６０°分の位相遅れとなる場合には、その１／４である時刻Ｔ１１〜Ｔ１２に相当する時間分だけ第２のディレイライン１７により遅延させることでデータストローブ信号ＤＱＳを９０°分位相遅延させることができる。なお、図４において、ＤＬＣ及びＤＬは、第１のディレイライン１２及び第２のディレイライン１７が有する遅延回路を模式的に示しており、斜線を施した部分が使用されている部分（接続される遅延回路）に相当する（図５においても同様）。
【００４３】
また、第１のディレイライン１２により遅延された第１のクロックＲＣＫ１の位相遅れが１８０°を超える前に、第１のディレイライン１２での遅延量が所定の閾値遅延量を超える場合には、クロック切り替えが行われる。例えば、図５に示すように所定の閾値遅延量（ここでは、ＨＤで示す設定可能な最大遅延量の（１／２）とする。）分遅延させたとしても、第１のクロックＲＣＫ１の位相遅れが１８０°に達しない場合には、第２のクロックＲＣＫ２がリファレンスクロックとして用いられる。そして、第１のディレイライン１２により第２のクロックＲＣＫ２を時刻Ｔ２１〜Ｔ２３に相当する時間分遅延させると３６０°分の位相遅れとなる場合には、その１／２（第２のクロックＲＣＫ２での１８０°位相遅延分）である時刻Ｔ２１〜Ｔ２２に相当する時間分だけ第２のディレイライン１７により遅延させることでデータストローブ信号ＤＱＳを９０°分位相遅延させることができる。
【００４４】
このように第１のクロックＲＣＫ１（×１ＣＬＫ）の周波数が低い場合には、第１のディレイライン１２での遅延量がオーバーフロー状態に至る前に逓倍クロックである第２のクロックＲＣＫ２をリファレンスクロックとして用いるように切り替える。これにより、ＤＬＬ回路が正常動作可能な下限周波数を下げることができ、第１のクロックＲＣＫ１（×１ＣＬＫ）の周波数が低くても、多大な時間を要することなく、データストローブ信号ＤＱＳを基に所定の位相差を有する制御クロックを出力することができる。例えば、リファレンスクロックとして、通常は第１のクロックＲＣＫ１を用い、第１のクロックＲＣＫ１の周波数が低い場合には２倍の周波数を有する第２のクロックＲＣＫ２を用いることで、第１のクロックＲＣＫ１のみを用いるときに比べて１／２の周波数まで対応することができる。
【００４５】
また、ディレイライン１２、１７が有する遅延回路の数を増やしたり、遅延回路の１つ当たりの遅延量を増やしたりすることなく、低い周波数に対応することができ、回路面積が増大したり、ジッタが増大したりするといった不都合が発生することもない。
【００４６】
なお、前述した実施形態では、リファレンスクロックとして第１のクロックＲＣＫ１及び第１のクロックＲＣＫ１の２倍の周波数を有する第２のクロックＲＣＫ２を用いる場合を一例として説明したが、これに限定されるものではない。例えば、第１のクロックＲＣＫ１及び第１のクロックＲＣＫ１の２倍の周波数を有する第２のクロックＲＣＫ２に加え、さらに第１のクロックＲＣＫ１の４倍の周波数を有するクロックを用いるようにしても良く、この場合にはさらに低い周波数（１／４の周波数）まで対応することが可能となる。
【００４７】
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００４８】
（付記１）第１のクロック及び当該第１のクロックの定数倍の周波数を有する第２のクロックが入力され、前記第１のクロック又は前記第２のクロックの一方を基準クロックとして出力する選択部と、
前記選択部より出力された前記基準クロックを遅延させる第１の遅延部と、
前記選択部より出力された前記基準クロックと前記第１の遅延部により遅延した基準クロックとの位相を比較する位相比較部と、
前記位相比較部の比較結果に応じて、前記第１の遅延部での前記基準クロックの遅延量を制御し、当該遅延量が前記第１の遅延部に設定可能な最大遅延量に応じた遅延量以上かつ前記最大遅延量未満の所定の閾値遅延量を超えるか否かを判定する制御部と、
前記制御部の制御結果に基づいて、前記第１のクロックを遅延させ当該第１のクロックと所定の位相差を有する制御クロックを生成する第２の遅延部とを備え、
前記選択部は、前記制御部の判定結果に応じて基準クロックとして出力するクロックを切り替えることを特徴とする半導体装置。
（付記２）前記第２のクロックは、前記第１のクロックの２Ｎ（Ｎは１以上の整数）倍の周波数を有するクロックであることを特徴とする付記１記載の半導体装置。
（付記３）前記所定の閾値遅延量は、前記第１の遅延部に設定可能な最大遅延量の（１／２）であることを特徴とする付記１又は２記載の半導体装置。
（付記４）前記選択部より前記第１のクロックを基準クロックとして出力し、前記制御部の判定結果、前記第１の遅延部での前記基準クロックの遅延量が前記所定の閾値遅延量を超えた場合には、前記選択部より前記第２のクロックを基準クロックとして出力するよう切り替えることを特徴とする付記１〜３の何れか１項に記載の半導体装置。
（付記５）前記制御部は、前記第１の遅延部での前記基準クロックの遅延量と前記所定の閾値遅延量とを比較し、比較結果に応じて前記選択部にクロック切り替えを指示する信号を出力する比較部を有することを特徴とする付記１〜４の何れか１項に記載の半導体装置。
（付記６）前記第２の遅延部は、前記制御部の制御結果に基づいて、前記第１のクロックを９０°分位相遅延させた制御クロックを生成することを特徴とする付記１〜５の何れか１項に記載の半導体装置。
（付記７）前記第１の遅延部及び前記第２の遅延部の各々は、単位時間遅延させる複数の遅延回路を有し、当該複数の遅延回路が直列接続されていることを特徴とする付記１〜６の何れか１項に記載の半導体装置。
【符号の説明】
【００４９】
１１ セレクタ
１２ ディレイライン
１３ 位相比較回路
１４ 第１の制御回路
１５ 遅延情報比較回路
１６ 第２の制御回路
１７ ディレイライン
２１ 比較部
２２ 遅延情報更新部
２３ 遅延情報出力部
ＲＣＫ１、ＲＣＫ２ クロック
ＤＬＩＡ、ＤＬＩＢ、ＤＬＩＮ 遅延情報
ＣＫＣ１、ＣＫＣ２ クロック切り替え信号
ＤＱＳ データストローブ信号
【特許請求の範囲】
【請求項１】
第１のクロック及び当該第１のクロックの定数倍の周波数を有する第２のクロックが入力され、前記第１のクロック又は前記第２のクロックの一方を基準クロックとして出力する選択部と、
前記選択部より出力された前記基準クロックを遅延させる第１の遅延部と、
前記選択部より出力された前記基準クロックと前記第１の遅延部により遅延した基準クロックとの位相を比較する位相比較部と、
前記位相比較部の比較結果に応じて、前記第１の遅延部での前記基準クロックの遅延量を制御し、当該遅延量が前記第１の遅延部に設定可能な最大遅延量に応じた遅延量以上かつ前記最大遅延量未満の所定の閾値遅延量を超えるか否かを判定する制御部と、
前記制御部の制御結果に基づいて、前記第１のクロックを遅延させ当該第１のクロックと所定の位相差を有する制御クロックを生成する第２の遅延部とを備え、
前記選択部は、前記制御部の判定結果に応じて基準クロックとして出力するクロックを切り替えることを特徴とする半導体装置。
【請求項２】
前記第２のクロックは、前記第１のクロックの２Ｎ（Ｎは１以上の整数）倍の周波数を有するクロックであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記所定の閾値遅延量は、前記第１の遅延部に設定可能な最大遅延量の（１／２）であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記制御部は、前記第１の遅延部での前記基準クロックの遅延量と前記所定の閾値遅延量とを比較し、比較結果に応じて前記選択部にクロック切り替えを指示する信号を出力する比較部を有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記第２の遅延部は、前記制御部の制御結果に基づいて、前記第１のクロックを９０°分位相遅延させた制御クロックを生成することを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項１】
第１のクロック及び当該第１のクロックの定数倍の周波数を有する第２のクロックが入力され、前記第１のクロック又は前記第２のクロックの一方を基準クロックとして出力する選択部と、
前記選択部より出力された前記基準クロックを遅延させる第１の遅延部と、
前記選択部より出力された前記基準クロックと前記第１の遅延部により遅延した基準クロックとの位相を比較する位相比較部と、
前記位相比較部の比較結果に応じて、前記第１の遅延部での前記基準クロックの遅延量を制御し、当該遅延量が前記第１の遅延部に設定可能な最大遅延量に応じた遅延量以上かつ前記最大遅延量未満の所定の閾値遅延量を超えるか否かを判定する制御部と、
前記制御部の制御結果に基づいて、前記第１のクロックを遅延させ当該第１のクロックと所定の位相差を有する制御クロックを生成する第２の遅延部とを備え、
前記選択部は、前記制御部の判定結果に応じて基準クロックとして出力するクロックを切り替えることを特徴とする半導体装置。
【請求項２】
前記第２のクロックは、前記第１のクロックの２Ｎ（Ｎは１以上の整数）倍の周波数を有するクロックであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記所定の閾値遅延量は、前記第１の遅延部に設定可能な最大遅延量の（１／２）であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記制御部は、前記第１の遅延部での前記基準クロックの遅延量と前記所定の閾値遅延量とを比較し、比較結果に応じて前記選択部にクロック切り替えを指示する信号を出力する比較部を有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記第２の遅延部は、前記制御部の制御結果に基づいて、前記第１のクロックを９０°分位相遅延させた制御クロックを生成することを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１７８２０１（Ｐ２０１０−１７８２０１Ａ）
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願番号】特願２００９−２０６１０（Ｐ２００９−２０６１０）
【出願日】平成２１年１月３０日（２００９．１．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願日】平成２１年１月３０日（２００９．１．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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