半導体装置
【課題】高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を提供する。
【解決手段】トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部にラッチアップを防止するために高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入した領域からなるキャリア捕獲領域を形成し、配置する。
【解決手段】トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部にラッチアップを防止するために高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入した領域からなるキャリア捕獲領域を形成し、配置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離構造にトレンチ分離を使用した多電源電圧を持つＣＭＯＳデバイス等のトレンチ分離構造を有する半導体装置に関する。
【背景技術】
【０００２】
多電源電圧を使用するＣＭＯＳデバイスを有する半導体装置では、ロジック回路などの内部回路を構成する低電源電圧部の集積度を向上させることとともに、入出力回路などに用いられる高電源電圧部のラッチアップ耐性を確保することが重要である。
【０００３】
素子分離にはＬＯＣＯＳ法に比べて高集積化に適しているトレンチ分離方法が採用される場合が多いが、トレンチ分離で素子分離した半導体装置においては、高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、耐圧特性を確保するために、トレンチ分離部の分離幅を大きくとる必要があった。このため低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用すると高い集積度が要求される低電源電圧部の素子の集積度が低下するという問題点を有していた。
【０００４】
その改善策として、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部のトレンチ分離幅に比べて広くしたりする方法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−５８６７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のようにトレンチ分離で素子分離した多電源電圧を使用する半導体装置においては、高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、耐圧特性を確保するために、トレンチ分離部の分離幅を大きくとる必要があった。このため低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用すると高い集積度が要求される低電源電圧回路部の素子の集積度が低下するという問題点を有していた。
【０００７】
また、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部に比べて広くした例も提案されているが、製造工程が増加したり、分離幅が増大してコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【０００８】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【０００９】
高電源電圧回路部と低電源電圧回路部とを有し、前記高電源電圧回路部および前記低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、前記高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されている半導体装置において、前記ウエル領域の接合部にラッチアップを防止するためのキャリア捕獲領域を有する半導体装置とした。
【００１０】
また、前記キャリア捕獲領域は結晶性が破壊されたシリコン領域により形成した。
【００１１】
また、前記キャリア捕獲領域は、重金属が注入されたシリコン領域により形成した。
【００１２】
これらの手段によって、高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、高電源電圧回路部と低電源電圧回路部とを有し、高電源電圧回路部及び低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されている半導体装置において、ウエル領域の端部にラッチアップを防止するためのキャリア捕獲領域を有するようにした。
また、前記キャリア捕獲領域は、結晶性が破壊されたシリコン領域により形成した。
また、前記キャリア捕獲領域は、重金属が注入されたシリコン領域により形成した。
【００１４】
これらの手段によって、高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置の第１の実施例示す模式的上面図である。
【図２】本発明の半導体装置の第１の実施例示す模式的断面図である。
【図３】本発明の半導体装置の第２の実施例示す模式的断面図である。
【発明を実施するための形態】
【００１６】
以下に、本発明を実施するための形態について図面を参照して説明する。
【実施例１】
【００１７】
図１は、本発明の半導体装置の第１の実施例を示す模式的上面図である。
【００１８】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、高電源電圧回路部１０と低電源電圧回路部２０とが配置されている。高電源電圧回路部１０には第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されており、それらの表面には、複数のＭＯＳ型のトランジスタ１１が配置されている。さらに、その周囲には素子分離用のトレンチ分離領域３０１が配置されている。そして、Ｐウエル領域２０１とＮウエル領域２０２との接合部には、高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入した領域からなるキャリア捕獲領域４０１が設けられている。
【００１９】
低電源電圧回路部２０には、トレンチ分離領域３０１で分離された素子２１が配置されている。この素子はＭＯＳ型のトランジスタでもよく、ここでは特に限定しない。
【００２０】
図２は、本発明の第１の実施例である半導体装置の高電源電圧回路部を示している。図１の切断線ＡＡに沿った模式的断面図である。
【００２１】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されるており、それらの表面には、ここでは図示しないが複数のＭＯＳ型のトランジスタが形成されており、それらの素子分離用のトレンチ分離領域３０１が形成されている。そして、Ｐウエル領域２０１とＮウエル領域２０２との接合部には、高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入した領域からなるキャリア捕獲領域４０１が形成されている。
【００２２】
Ｐウエル領域２０１とＮウエル領域２０２との接合部に、高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入したシリコン領域からなるキャリア捕獲領域４０１が形成されていることによって、Ｐウエル領域２０１とＮウエル領域２０２、ならびにＰ型のシリコン基板１０１と、図示しないがＰウエル領域２０１あるいはＮウエル領域２０２に形成されたＭＯＳ型トランジスタのソースまたはドレイン領域との間で、外部からのサージや内部回路動作による電位の変動などのトリガーによって発生するキャリアを効果的に捕獲し、キャリア発生により引き起こされるラッチアップを効果的に防止することができる。
【００２３】
図１および図２の例では、第１導電型半導体基板としてＰ型のシリコン基板、第１ウエルとしてＰウエル、第２ウエルとしてＮウエルからなる例を示したが、第１導電型半導体基板としてＮ型のシリコン基板、第１ウエルとしてＮウエル、第２ウエルとしてＰウエルとしても構わない。
【００２４】
また、キャリア捕獲領域４０１は、トレンチ分離領域３０１を貫通するように配置した例を示したが、トレンチ分離領域３０１の下面に形成してもかまわない。
【００２５】
なお、図示は省略するが、本発明における半導体装置の低電源電圧回路部においては、動作電圧が低いため、寄生バイポーラ動作やラッチアップは発生しにくい。そのため上記の説明のようなトレンチ分離領域の下面にキャリア捕獲領域は必要ないので高集積化が可能となる。
【００２６】
以上の説明のとおり、本発明によって、高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【実施例２】
【００２７】
図３は、本発明の半導体装置の高電源電圧回路部の第２の実施例を示す模式的断面図である。
【００２８】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が形成されるており、それらの表面には、ここでは図示しないが複数のＭＯＳ型のトランジスタが形成されており、それらの素子分離用のトレンチ分離領域３０１が形成されている。そして、Ｐ型のシリコン基板１０１とＮウエル領域２０２との接合部付近のＰ型のシリコン基板１０１内のトレンチ分離領域３０１の下面にはＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１が形成され、またＰ型のシリコン基板１０１とＮウエル領域２０２との接合部には、高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入した領域からなるキャリア捕獲領域４０１が形成されている。
【００２９】
Ｐ型のシリコン基板１０１とＮウエル領域２０２との接合部に、高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入したシリコン領域からなるキャリア捕獲領域４０１が形成されていることによって、Ｎウエル領域２０２、ならびにＰ型のシリコン基板１０１と、図示しないがＰ型のシリコン基板１０１あるいはＮウエル領域２０２に形成されたＭＯＳ型トランジスタのソースまたはドレイン領域との間で、外部からのサージや内部回路動作による電位の変動などのトリガーによって発生するキャリアを効果的に捕獲し、キャリア発生により引き起こされるラッチアップを効果的に防止することができる。
【００３０】
図２の例では、第１導電型半導体基板としてＰ型のシリコン基板、第２ウエルとしてＮウエルからなる例を示したが、第１導電型半導体基板としてＮ型のシリコン基板、第２ウエルとしてＰウエルとしても構わない。また、キャリア捕獲領域４０１は、トレンチ分離領域３０１を貫通するように配置した例を示したが、トレンチ分離領域３０１の下面に形成してもかまわない。その他の説明については図１と同一の符号を付記することで説明に代える。
【００３１】
以上の説明のとおり、本発明によって高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【符号の説明】
【００３２】
１０ 高電源電圧回路部
１１ ＭＯＳ型のトランジスタ
２０ 低電源電圧回路部
２１ 素子
１０１ Ｐ型のシリコン基板
２０１ Ｐウエル領域
２０２ Ｎウエル領域
３０１ トレンチ分離領域
４０１ キャリア捕獲領域
【技術分野】
【０００１】
本発明は、素子分離構造にトレンチ分離を使用した多電源電圧を持つＣＭＯＳデバイス等のトレンチ分離構造を有する半導体装置に関する。
【背景技術】
【０００２】
多電源電圧を使用するＣＭＯＳデバイスを有する半導体装置では、ロジック回路などの内部回路を構成する低電源電圧部の集積度を向上させることとともに、入出力回路などに用いられる高電源電圧部のラッチアップ耐性を確保することが重要である。
【０００３】
素子分離にはＬＯＣＯＳ法に比べて高集積化に適しているトレンチ分離方法が採用される場合が多いが、トレンチ分離で素子分離した半導体装置においては、高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、耐圧特性を確保するために、トレンチ分離部の分離幅を大きくとる必要があった。このため低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用すると高い集積度が要求される低電源電圧部の素子の集積度が低下するという問題点を有していた。
【０００４】
その改善策として、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部のトレンチ分離幅に比べて広くしたりする方法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−５８６７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のようにトレンチ分離で素子分離した多電源電圧を使用する半導体装置においては、高電源電圧回路部に十分なラッチアップ耐性を持たせるためにはウエルの深さを深くして寄生バイポーラ動作を抑える必要があり、またＮＭＯＳトランジスタとＰＭＯＳトランジスタ間のリーク電流を抑え、耐圧特性を確保するために、トレンチ分離部の分離幅を大きくとる必要があった。このため低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用すると高い集積度が要求される低電源電圧回路部の素子の集積度が低下するという問題点を有していた。
【０００７】
また、高電源電圧回路部のウエルの深さを低電源電圧回路部のウエルの深さよりも深くしたり、高電源電圧回路部のトレンチ分離部の分離幅を低電源電圧回路部に比べて広くした例も提案されているが、製造工程が増加したり、分離幅が増大してコストアップに繋がるなどの問題点があった。
【課題を解決するための手段】
【０００８】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
【０００９】
高電源電圧回路部と低電源電圧回路部とを有し、前記高電源電圧回路部および前記低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、前記高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されている半導体装置において、前記ウエル領域の接合部にラッチアップを防止するためのキャリア捕獲領域を有する半導体装置とした。
【００１０】
また、前記キャリア捕獲領域は結晶性が破壊されたシリコン領域により形成した。
【００１１】
また、前記キャリア捕獲領域は、重金属が注入されたシリコン領域により形成した。
【００１２】
これらの手段によって、高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、高電源電圧回路部と低電源電圧回路部とを有し、高電源電圧回路部及び低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されている半導体装置において、ウエル領域の端部にラッチアップを防止するためのキャリア捕獲領域を有するようにした。
また、前記キャリア捕獲領域は、結晶性が破壊されたシリコン領域により形成した。
また、前記キャリア捕獲領域は、重金属が注入されたシリコン領域により形成した。
【００１４】
これらの手段によって、高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置の第１の実施例示す模式的上面図である。
【図２】本発明の半導体装置の第１の実施例示す模式的断面図である。
【図３】本発明の半導体装置の第２の実施例示す模式的断面図である。
【発明を実施するための形態】
【００１６】
以下に、本発明を実施するための形態について図面を参照して説明する。
【実施例１】
【００１７】
図１は、本発明の半導体装置の第１の実施例を示す模式的上面図である。
【００１８】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、高電源電圧回路部１０と低電源電圧回路部２０とが配置されている。高電源電圧回路部１０には第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されており、それらの表面には、複数のＭＯＳ型のトランジスタ１１が配置されている。さらに、その周囲には素子分離用のトレンチ分離領域３０１が配置されている。そして、Ｐウエル領域２０１とＮウエル領域２０２との接合部には、高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入した領域からなるキャリア捕獲領域４０１が設けられている。
【００１９】
低電源電圧回路部２０には、トレンチ分離領域３０１で分離された素子２１が配置されている。この素子はＭＯＳ型のトランジスタでもよく、ここでは特に限定しない。
【００２０】
図２は、本発明の第１の実施例である半導体装置の高電源電圧回路部を示している。図１の切断線ＡＡに沿った模式的断面図である。
【００２１】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第１ウエルとしてＰ型の低濃度不純物領域からなるＰウエル領域２０１および第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が隣接して形成されるており、それらの表面には、ここでは図示しないが複数のＭＯＳ型のトランジスタが形成されており、それらの素子分離用のトレンチ分離領域３０１が形成されている。そして、Ｐウエル領域２０１とＮウエル領域２０２との接合部には、高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入した領域からなるキャリア捕獲領域４０１が形成されている。
【００２２】
Ｐウエル領域２０１とＮウエル領域２０２との接合部に、高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入したシリコン領域からなるキャリア捕獲領域４０１が形成されていることによって、Ｐウエル領域２０１とＮウエル領域２０２、ならびにＰ型のシリコン基板１０１と、図示しないがＰウエル領域２０１あるいはＮウエル領域２０２に形成されたＭＯＳ型トランジスタのソースまたはドレイン領域との間で、外部からのサージや内部回路動作による電位の変動などのトリガーによって発生するキャリアを効果的に捕獲し、キャリア発生により引き起こされるラッチアップを効果的に防止することができる。
【００２３】
図１および図２の例では、第１導電型半導体基板としてＰ型のシリコン基板、第１ウエルとしてＰウエル、第２ウエルとしてＮウエルからなる例を示したが、第１導電型半導体基板としてＮ型のシリコン基板、第１ウエルとしてＮウエル、第２ウエルとしてＰウエルとしても構わない。
【００２４】
また、キャリア捕獲領域４０１は、トレンチ分離領域３０１を貫通するように配置した例を示したが、トレンチ分離領域３０１の下面に形成してもかまわない。
【００２５】
なお、図示は省略するが、本発明における半導体装置の低電源電圧回路部においては、動作電圧が低いため、寄生バイポーラ動作やラッチアップは発生しにくい。そのため上記の説明のようなトレンチ分離領域の下面にキャリア捕獲領域は必要ないので高集積化が可能となる。
【００２６】
以上の説明のとおり、本発明によって、高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【実施例２】
【００２７】
図３は、本発明の半導体装置の高電源電圧回路部の第２の実施例を示す模式的断面図である。
【００２８】
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、第２ウエルとしてＮ型の低濃度不純物領域からなるＮウエル領域２０２が形成されるており、それらの表面には、ここでは図示しないが複数のＭＯＳ型のトランジスタが形成されており、それらの素子分離用のトレンチ分離領域３０１が形成されている。そして、Ｐ型のシリコン基板１０１とＮウエル領域２０２との接合部付近のＰ型のシリコン基板１０１内のトレンチ分離領域３０１の下面にはＰ型の高濃度不純物領域からなるキャリア捕獲領域４０１が形成され、またＰ型のシリコン基板１０１とＮウエル領域２０２との接合部には、高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入した領域からなるキャリア捕獲領域４０１が形成されている。
【００２９】
Ｐ型のシリコン基板１０１とＮウエル領域２０２との接合部に、高エネルギーのアルゴンイオン注入などにより結晶性を破壊されたシリコン領域や、金などの重金属を注入したシリコン領域からなるキャリア捕獲領域４０１が形成されていることによって、Ｎウエル領域２０２、ならびにＰ型のシリコン基板１０１と、図示しないがＰ型のシリコン基板１０１あるいはＮウエル領域２０２に形成されたＭＯＳ型トランジスタのソースまたはドレイン領域との間で、外部からのサージや内部回路動作による電位の変動などのトリガーによって発生するキャリアを効果的に捕獲し、キャリア発生により引き起こされるラッチアップを効果的に防止することができる。
【００３０】
図２の例では、第１導電型半導体基板としてＰ型のシリコン基板、第２ウエルとしてＮウエルからなる例を示したが、第１導電型半導体基板としてＮ型のシリコン基板、第２ウエルとしてＰウエルとしても構わない。また、キャリア捕獲領域４０１は、トレンチ分離領域３０１を貫通するように配置した例を示したが、トレンチ分離領域３０１の下面に形成してもかまわない。その他の説明については図１と同一の符号を付記することで説明に代える。
【００３１】
以上の説明のとおり、本発明によって高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得ることができる。
【符号の説明】
【００３２】
１０ 高電源電圧回路部
１１ ＭＯＳ型のトランジスタ
２０ 低電源電圧回路部
２１ 素子
１０１ Ｐ型のシリコン基板
２０１ Ｐウエル領域
２０２ Ｎウエル領域
３０１ トレンチ分離領域
４０１ キャリア捕獲領域
【特許請求の範囲】
【請求項１】
高電源電圧回路部と低電源電圧回路部とを有し、前記高電源電圧回路部および前記低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、前記高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されている半導体装置において、前記ウエル領域の接合部にラッチアップを防止するためのキャリア捕獲領域を有する半導体装置。
【請求項２】
前記キャリア捕獲領域は、結晶性が破壊されたシリコン領域により形成されている請求項１記載の半導体装置。
【請求項３】
前記キャリア捕獲領域は、重金属が注入されたシリコン領域により形成されている請求項１記載の半導体装置。
【請求項４】
前記高電源電圧回路部は、第１導電型半導体基板と、第１導電型の第１ウエル及び第２導電型の第２ウエルから成り、前記第１ウエルと前記第２ウエルの接合部に前記キャリア捕獲領域を有する請求項１記載の半導体装置。
【請求項５】
前記高電源電圧回路部は、第１導電型半導体基板と、第２導電型の第２ウエルからなり、前記第１導電型半導体基板と第２ウエルの接合部に前記キャリア捕獲領域を有する請求項１記載の半導体装置。
【請求項１】
高電源電圧回路部と低電源電圧回路部とを有し、前記高電源電圧回路部および前記低電源電圧回路部における各素子をトレンチ分離領域により素子分離したトレンチ分離構造を有し、前記高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されている半導体装置において、前記ウエル領域の接合部にラッチアップを防止するためのキャリア捕獲領域を有する半導体装置。
【請求項２】
前記キャリア捕獲領域は、結晶性が破壊されたシリコン領域により形成されている請求項１記載の半導体装置。
【請求項３】
前記キャリア捕獲領域は、重金属が注入されたシリコン領域により形成されている請求項１記載の半導体装置。
【請求項４】
前記高電源電圧回路部は、第１導電型半導体基板と、第１導電型の第１ウエル及び第２導電型の第２ウエルから成り、前記第１ウエルと前記第２ウエルの接合部に前記キャリア捕獲領域を有する請求項１記載の半導体装置。
【請求項５】
前記高電源電圧回路部は、第１導電型半導体基板と、第２導電型の第２ウエルからなり、前記第１導電型半導体基板と第２ウエルの接合部に前記キャリア捕獲領域を有する請求項１記載の半導体装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１１−７１３２６（Ｐ２０１１−７１３２６Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２００９−２２１２４０（Ｐ２００９−２２１２４０）
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２１年９月２５日（２００９．９．２５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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