半導体装置

【課題】半導体装置の信頼性を向上させる。
【解決手段】スイッチング用のパワーＭＯＳＦＥＴと、そのパワーＭＯＳＦＥＴよりも小面積でかつそのパワーＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが１つの半導体チップＣＰＨ内に形成され、この半導体チップＣＰＨはチップ搭載部上に搭載され、樹脂封止されている。パワーＭＯＳＦＥＴに流れる電流を出力するためのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂには金属板ＭＰ１が接合されている。パワーＭＯＳＦＥＴのソース電圧を検知するためのソース用のパッドＰＤＨＳ３は、金属板ＭＰ１と重ならない位置にあり、パッドＰＤＨＳ３を形成するソース配線１０Ｓ３と、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂを形成するソース配線１０Ｓ１との接続部１５は、金属板ＭＰ１と重なる位置にある。

【特許請求の範囲】
【請求項１】
第１チップ搭載部と、
第１導電体部と、
第１主面および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記第１チップ搭載部に接合された第１半導体チップと、
前記第１半導体チップ、前記第１チップ搭載部および前記第１導電体部の少なくとも一部を封止する封止部と、
を有する半導体装置であって、
前記第１半導体チップには、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続された第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴが形成されており、
前記第１ＭＯＳＦＥＴは、前記第１半導体チップの前記第１主面の第１領域に形成され、
前記第２ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴに流れる電流検出用の素子であり、かつ、前記第１半導体チップの前記第１主面の第２領域に形成されており、
前記第２領域は第１領域よりも面積が小さく、
前記第１および第２ＭＯＳＦＥＴのゲートに電気的に接続された第１ゲートパッドと、前記第１ＭＯＳＦＥＴのソースに電気的に接続された第１および第２ソースパッドと、前記第２ＭＯＳＦＥＴのソースに電気的に接続された第３ソースパッドとが、前記第１半導体チップの前記第１主面に形成され、
前記第１および第２ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第１半導体チップの前記第１裏面に形成され、
前記第１半導体チップの前記第１ソースパッドと前記第１導電体部とが、第１導体板を介して電気的に接続されており、
前記第１ソースパッドは、前記第１ＭＯＳＦＥＴに流れる電流を出力するためのパッドであり、
前記第２ソースパッドは、前記第１ＭＯＳＦＥＴのソース電圧を検知するためのパッドであり、
前記第１ソースパッドは、前記第１領域に形成された第１ソース用配線により形成されており、
前記第２ソースパッドは、第２ソース用配線により形成されており、
前記第２ソース用配線は、一端が前記第１ソース用配線に接続しており、
平面視において、前記第２ソースパッドは前記第１導体板と重ならない位置にあり、かつ、前記第２ソース用配線と前記第１ソース用配線との接続部は、前記第１導体板と重なる位置にあることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１半導体チップの前記第１主面において、前記第２ソース用配線は、前記第１ソース用配線と同層に形成され、かつ前記第１および第２領域以外の領域に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１ソース用配線と前記第２ソース用配線とは一体的に形成され、前記第１ソース用配線と前記第２ソース用配線との間のスリットによって分割されており、
平面視において、前記スリットの端部は前記第１導体板と重なる位置にあることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１導体板は、金属板であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１導体板は、銅、銅合金、アルミニウム、またはアルミニウム合金からなることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２ソースパッドは、前記第２ソース用配線および前記第１ソース用配線を介して、前記第１領域に形成された前記第１ＭＯＳＦＥＴのソース領域と電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
第２チップ搭載部と、
第２主面および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第２チップ搭載部に接合された第２半導体チップと、
を更に有し、
前記第２半導体チップおよび前記第２チップ搭載部の少なくとも一部は前記封止部により封止されており、
前記第２半導体チップには、前記第１および第２ＭＯＳＦＥＴを制御する制御回路が形成されており、
前記第２半導体チップの前記第２主面に第１、第２および第３パッドが形成されており、
前記第１ゲートパッドは、第１ワイヤを介して前記第２半導体チップの前記第１パッドに電気的に接続され、
前記第２ソースパッドは、第２ワイヤを介して前記第２半導体チップの前記第２パッドに電気的に接続され、
前記第３ソースパッドは、第３ワイヤを介して前記第２半導体チップの前記第３パッドに電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２ＭＯＳＦＥＴを流れる電流に応じて、前記第１ＭＯＳＦＥＴが制御されることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記制御回路は、
前記第２半導体チップ内において前記第１パッドに接続され、前記第１および第２ＭＯＳＦＥＴのゲートにゲート信号を供給するための第１駆動回路と、
前記第２半導体チップ内において前記第２パッドおよび前記第３パッドに接続され、前記第２パッドの入力電圧と前記第３パッドの入力電圧とが同じになるように、前記第２ＭＯＳＦＥＴに流れる電流を制御する第１回路と、
を有していることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１半導体チップの前記第１主面に、前記第１ＭＯＳＦＥＴのソースに電気的に接続された第４ソースパッドが形成されており、
前記第２半導体チップの前記第２主面に第４パッドが形成されており、
前記第４ソースパッドは、第４ワイヤを介して前記第２半導体チップの第４パッドに電気的に接続され、
前記第２半導体チップ内において、前記第４パッドは前記第１駆動回路に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第２半導体チップ内において、前記２および第３パッドは前記第１駆動回路に接続されていないことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第４ソースパッドは、前記第１ソース用配線により形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第１導電体部上に搭載された第３半導体チップと、前記封止部により少なくとも一部が封止された第２導電体部とを更に有し、
前記第３半導体チップは、第３主面および前記第３主面とは反対側の第３裏面を有し、かつ前記第３裏面が前記第１導電体部に接合されており、
前記第３半導体チップには、第３ＭＯＳＦＥＴが形成されており、
前記第３ＭＯＳＦＥＴのゲートに電気的に接続された第２ゲートパッドと、前記第３ＭＯＳＦＥＴのソースに電気的に接続された第５ソースパッドとが、前記第３半導体チップの前記第２主面に形成され、
前記第３ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第３半導体チップの前記第３裏面に形成され、
前記第５ソースパッドと前記第２導電体部とは、第２導体板を介して電気的に接続され、
前記第２半導体チップの前記第２主面に第５パッドが形成されており、
前記第２ゲートパッドは、第５ワイヤを介して前記第２半導体チップの前記第５パッドに電気的に接続され、
前記制御回路は、前記第２半導体チップ内において前記第５パッドに接続されかつ前記第３ＭＯＳＦＥＴのゲートにゲート信号を供給するための第２駆動回路を有していることを特徴とする半導体装置。
【請求項１４】
第１チップ搭載部と、
第２チップ搭載部と、
第１導電体部と、
第１主面および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記第１チップ搭載部に接合された第１半導体チップと、
第２主面および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第２チップ搭載部に接合された第２半導体チップと、
前記第１半導体チップ、第２半導体チップ、前記第１チップ搭載部、第２チップ搭載部および前記第１導電体部の少なくとも一部を封止する封止部と、
を有する半導体装置であって、
前記第１半導体チップには、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続された第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴが形成されており、
前記第１ＭＯＳＦＥＴは、前記第１半導体チップの前記第１主面の第１領域に形成され、
前記第２ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴに流れる電流検出用の素子であり、かつ、前記第１半導体チップの前記第１主面の第２領域に形成されており、
前記第２領域は第１領域よりも面積が小さく、
前記第１および第２ＭＯＳＦＥＴのゲートに電気的に接続された第１ゲートパッドと、前記第１ＭＯＳＦＥＴのソースに電気的に接続された第１および第２ソースパッドと、前記第２ＭＯＳＦＥＴのソースに電気的に接続された第３ソースパッドとが、前記第１半導体チップの前記第１主面に形成され、
前記第１および第２ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第１半導体チップの前記第１裏面に形成され、
前記第１ソースパッドは、前記第１ＭＯＳＦＥＴに流れる電流を出力するためのパッドであり、
前記第２半導体チップには、前記第１および第２ＭＯＳＦＥＴを制御する制御回路が形成されており、
前記第２半導体チップの前記第２主面に第１、第２、第３および第４パッドが形成されており、
前記第１半導体チップの前記第１ソースパッドと前記第１導電体部とが、第１導体板を介して電気的に接続され、
前記第２半導体チップの前記第１パッドは、第１ワイヤを介して前記第１ゲートパッドに電気的に接続され、
前記第２半導体チップの前記第２パッドは、第２ワイヤを介して前記第１導体板に電気的に接続され、
前記第２半導体チップの前記第３パッドは、第３ワイヤを介して前記第３ソースパッドに電気的に接続され、
前記第２半導体チップの前記第４パッドは、第４ワイヤを介して前記第２ソースパッドに電気的に接続されていることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記制御回路は、
前記第２半導体チップ内において前記第１パッドに接続され、前記第１および第２ＭＯＳＦＥＴのゲートにゲート信号を供給するための第１駆動回路と、
前記第２半導体チップ内において前記第２パッドおよび前記第３パッドに接続され、前記第２パッドの入力電圧と前記第３パッドの入力電圧とが同じになるように、前記第２ＭＯＳＦＥＴに流れる電流を制御する第１回路と、
を有し、
前記第２半導体チップ内において、前記第４パッドは前記第１駆動回路に接続されていることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記第２半導体チップ内において、前記２および第３パッドは前記第１駆動回路に接続されていないことを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記第１導体板は開口部を有しており、
前記第１半導体チップの前記第１主面において、平面視で、前記第３ソースパッドは前記開口部から露出し、
前記第３ソースパッドに前記第３ワイヤが接続されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第１導電体部上に搭載された第３半導体チップと、前記封止部により少なくとも一部が封止された第２導電体部とを更に有し、
前記第３半導体チップは、第３主面および前記第３主面とは反対側の第３裏面を有し、かつ前記第３裏面が前記第１導電体部に接合されており、
前記第３半導体チップには、第３ＭＯＳＦＥＴが形成されており、
前記第３ＭＯＳＦＥＴのゲートに電気的に接続された第２ゲートパッドと、前記第３ＭＯＳＦＥＴのソースに電気的に接続された第５ソースパッドとが、前記第３半導体チップの前記第２主面に形成され、
前記第３ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第３半導体チップの前記第３裏面に形成され、
前記第５ソースパッドと前記第２導電体部とは、第２導体板を介して電気的に接続され、
前記第２半導体チップの前記第２主面に第５パッドが形成されており、
前記第２ゲートパッドは、第５ワイヤを介して前記第２半導体チップの前記第５パッドに電気的に接続され、
前記制御回路は、前記第２半導体チップ内において前記第５パッドに接続されかつ前記第３ＭＯＳＦＥＴのゲートにゲート信号を供給するための第２駆動回路を有していることを特徴とする半導体装置。
【請求項１９】
第１チップ搭載部と、
第２チップ搭載部と、
第３チップ搭載部と、
第１主面および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記第１チップ搭載部に接合された第１半導体チップと、
第２主面および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第２チップ搭載部に接合された第２半導体チップと、
第３主面および前記第３主面とは反対側の第３裏面を有し、前記第３裏面が前記第３チップ搭載部に接合された第３半導体チップと、
前記第１半導体チップ、第２半導体チップ、第３半導体チップ、前記第１チップ搭載部、第２チップ搭載部および前記第３チップ搭載部の少なくとも一部を封止する封止部と、
を有する半導体装置であって、
前記第１半導体チップには、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続された第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴが形成されており、
前記第１ＭＯＳＦＥＴは、前記第１半導体チップの前記第１主面の第１領域に形成され、
前記第２ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴに流れる電流検出用の素子であり、かつ、前記第１半導体チップの前記第１主面の第２領域に形成されており、
前記第２領域は第１領域よりも面積が小さく、
前記第１および第２ＭＯＳＦＥＴのゲートに電気的に接続された第１ゲートパッドと、前記第１ＭＯＳＦＥＴのソースに電気的に接続された第１および第２ソースパッドと、前記第２ＭＯＳＦＥＴのソースに電気的に接続された第３ソースパッドとが、前記第１半導体チップの前記第１主面に形成され、
前記第１および第２ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第１半導体チップの前記第１裏面に形成され、
前記第３半導体チップには、第３ＭＯＳＦＥＴが形成されており、
前記第３ＭＯＳＦＥＴのゲートに電気的に接続された第２ゲートパッドと、前記第３ＭＯＳＦＥＴのソースに電気的に接続された第５ソースパッドとが、前記第３半導体チップの前記第２主面に形成され、
前記第３ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第３半導体チップの前記第３裏面に形成され、
前記第２半導体チップには、前記第１および第２ＭＯＳＦＥＴを制御する制御回路が形成されており、
前記第２半導体チップの前記第２主面に第１、第２、第３、第４および第５パッドが形成されており、
前記第１半導体チップの前記第１ソースパッドと前記第３チップ搭載部とが、第１導体板を介して電気的に接続され、
前記第２半導体チップの前記第１パッドは、第１ワイヤを介して前記第１ゲートパッドに電気的に接続され、
前記第２半導体チップの前記第２パッドは、第２ワイヤを介して前記第３チップ搭載部に電気的に接続され、
前記第２半導体チップの前記第３パッドは、第３ワイヤを介して前記第３ソースパッドに電気的に接続され、
前記第２半導体チップの前記第４パッドは、第４ワイヤを介して前記第２ソースパッドに電気的に接続されていることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記制御回路は、
前記第２半導体チップ内において前記第１パッドに接続され、前記第１および第２ＭＯＳＦＥＴのゲートにゲート信号を供給するための第１駆動回路と、
前記第２半導体チップ内において前記第５パッドに接続され、前記第３ＭＯＳＦＥＴのゲートにゲート信号を供給するための第２駆動回路と、
前記第２半導体チップ内において前記第２パッドおよび前記第３パッドに接続され、前記第２パッドの入力電圧と前記第３パッドの入力電圧とが同じになるように、前記第２ＭＯＳＦＥＴに流れる電流を制御する第１回路と、
を有し、
前記第２半導体チップ内において、前記第４パッドは前記第１駆動回路に接続されていることを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、
前記第２半導体チップ内において、前記２および第３パッドは前記第１駆動回路に接続されていないことを特徴とする半導体装置。

【図１】