半導体装置
【課題】パワー半導体素子の保護を確保できるように改善された半導体装置を提供する。
【解決手段】 半導体装置１０は、いわゆるインテリジェントパワーモジュール（Intelligent Power Module、ＩＰＭ）であり、その内部にパワー半導体素子１２ａ〜１２ｆを備えている。半導体装置１０には、ＨＶＩＣ２０およびＬＶＩＣ３０が設けられている。ＨＶＩＣ２０は、高耐圧ＩＣ（High Voltage IC）であり、ハイサイド側にあるパワー半導体素子１２ａ、１２ｂ、１２ｃを駆動する駆動ＩＣである。ＬＶＩＣ３０は、低耐圧ＩＣ（Low Voltage IC）であり、ローサイド側にあるパワー半導体素子１２ｄ、１２ｅ、１２ｆを駆動する駆動ＩＣである。ＨＶＩＣ２０は、Ｆｏ入力端子を備えている。ＬＶＩＣ３０からＦｏ入力端子への異常信号の入力に応じて、その信号を受け取ったＨＶＩＣ２０がパワー半導体素子１２ａ、１２ｂおよび１２ｃをオフとする。
【解決手段】 半導体装置１０は、いわゆるインテリジェントパワーモジュール（Intelligent Power Module、ＩＰＭ）であり、その内部にパワー半導体素子１２ａ〜１２ｆを備えている。半導体装置１０には、ＨＶＩＣ２０およびＬＶＩＣ３０が設けられている。ＨＶＩＣ２０は、高耐圧ＩＣ（High Voltage IC）であり、ハイサイド側にあるパワー半導体素子１２ａ、１２ｂ、１２ｃを駆動する駆動ＩＣである。ＬＶＩＣ３０は、低耐圧ＩＣ（Low Voltage IC）であり、ローサイド側にあるパワー半導体素子１２ｄ、１２ｅ、１２ｆを駆動する駆動ＩＣである。ＨＶＩＣ２０は、Ｆｏ入力端子を備えている。ＬＶＩＣ３０からＦｏ入力端子への異常信号の入力に応じて、その信号を受け取ったＨＶＩＣ２０がパワー半導体素子１２ａ、１２ｂおよび１２ｃをオフとする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電力用半導体装置に関する。
【背景技術】
【０００２】
従来、例えば、特開２０１０−２３９７６０号公報に開示されているように、所定の異常時には異常信号を外部に発することによりパワーデバイス停止等の適切な措置をとる機能を備えた半導体装置が知られている。当該公報では、特にインバータ回路を開示している。当該公報にかかるインテリジェントパワーモジュール（ＩＰＭ）は、検知回路によってＩＰＭの過電流もしくは過熱を検知すると、パワーデバイス（ＩＧＢＴ、ＭＯＳＦＥＴなどのパワー半導体素子）をターンオフ（遮断）し、インバータ回路の動作遮断を行うため異常信号（Ｆｏ信号）を出力する。このＦｏ信号は外部のマイコンへと到達し、これに応じて、マイコンがインバータ回路に対する制御信号（ＰＷＭ信号）の出力を停止する（当該公報の図６および段落０００２から段落０００７を参照）。この技術を、便宜上、「第１従来技術」とも称する。
【０００３】
また、この特開２０１０−２３９７６０号公報には、第１従来技術とは別に、次のような技術（便宜上、「第２従来技術」とも称する）も開示されている。この第２従来技術は、Ｆｏ信号が出力された場合に、このＦｏ信号をＩＰＭの外部に設けた保護装置に入力し、上アームの駆動回路及び下アームの駆動回路とＩＰＭのＧＮＤ端子近傍のＧＮＤを短絡する構成である（当該公報の図１、符号１４、１５および段落００１６、００１７および００１８を参照）。この構成によれば、ＩＰＭの上アーム及び下アームの駆動回路がＩＰＭのＧＮＤと同電位となるため、ＩＰＭ内部のパワーデバイスをオンさせる閾値以上の電圧が入力されないようにすることができる。これにより、ＩＰＭ内部のパワーデバイスを確実にオフさせ、ＩＰＭ内部のパワーデバイスの誤動作、破壊を防ぐことが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２３９７６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来の半導体装置は、一の駆動集積回路（駆動ＩＣ）を１つ以上のＰ側パワー半導体素子を駆動するために使用し、他の駆動集積回路（駆動ＩＣ）を１つ以上のＮ側パワー半導体素子を駆動するために使用するものである。一般に、Ｐ側パワー半導体素子を駆動する駆動ＩＣには高耐圧ＩＣ（ＨＶＩＣ）が用いられ、Ｎ側パワー半導体素子を駆動する駆動ＩＣには低耐圧ＩＣ（ＬＶＩＣ）が用いられる。上記従来の半導体装置では、ＬＶＩＣが、異常信号（Ｆｏ信号）を出力するためのＦｏ信号出力用の回路および端子を備えている。ＬＶＩＣに搭載されたＦｏ信号出力用の回路は、例えば、短絡や半導体装置内部の温度上昇、あるいは制御電源電圧の低下などの異常事態が発生した場合に、Ｆｏ信号を出力することができる。
【０００６】
上記従来の半導体装置では、ＨＶＩＣが、異常信号（Ｆｏ信号）を出力するための回路および端子を備えていない。このような回路構成の場合、ＬＶＩＣのＦｏ信号出力に応じてＮ側パワー半導体素子を遮断するという動作（保護動作）は可能であるものの、ＨＶＩＣと接続するＰ側パワー半導体素子の保護については直接的な措置がとられないこともありうる。ＨＶＩＣとＬＶＩＣとが相互に独立している場合であって、かつ、ＬＶＩＣのＦｏ信号出力に応じてＨＶＩＣでなんらの措置もとられない場合には、ＬＶＩＣ側のＦｏ信号出力にかかわらず、ＨＶＩＣに対するＰＭＷ信号の入力に応じてＨＶＩＣがＰ側パワー半導体素子を駆動してしまうおそれがある。
【０００７】
このような問題に対処するため、Ｆｏ信号を半導体装置の外部に出力することで、半導体装置の外部から、パワー半導体素子を保護するための保護動作を確保しようとする技術がある。例えば、上記従来の技術のうち第１従来技術にかかる、Ｆｏ信号を外部のマイコンへと送り、マイコンがインバータ回路に対する制御信号（ＰＷＭ信号）の出力を停止する半導体装置がある。また、上記従来の技術のうち第２従来技術にかかる、Ｆｏ信号をＩＰＭの外部に設けた保護装置に入力し、上アームの駆動回路及び下アームの駆動回路とＩＰＭのＧＮＤ端子近傍のＧＮＤを短絡するという半導体装置もある。しかしながら、これらの従来技術は、いずれもＦｏ信号に応じた保護動作の実現を外部の装置（マイコン、保護装置）に頼るものである。例えばマイコンに保護動作の実現を頼ろうとしても、ユーザによるマイコンプログラムの内容によってはＦｏ出力時に制御信号（ＰＷＭ信号）の停止が行われない場合も考えられる。その場合には、Ｆｏ信号が出力されているにもかかわらずパワー半導体素子の遮断措置が的確に行われないという事態が生じる等の懸念がある。このように、従来の技術には、パワー半導体素子の保護を確保する観点からＩＰＭ自体の保護機能を高めるという点で、未だ改善の余地があった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、パワー半導体素子の保護を確保できるように改善された半導体装置を提供することを目的とする。
【０００９】
本発明の他の目的および利点は以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１０】
第１の発明は、上記の課題を解決するため、半導体装置であって、
第１パワー半導体素子と、
前記第１パワー半導体素子に接続してアーム回路を形成する第２パワー半導体素子と、
前記第１パワー半導体素子を駆動する第１素子駆動部、第１端子、および所定の場合に前記第１端子に異常信号を出力する異常信号出力部を備えた第１集積回路と、
前記第２パワー半導体を駆動する第２素子駆動部、第２端子、および前記第２端子への前記異常信号の入力に応じて前記第２パワー半導体素子をオフとする遮断部を備えた第２集積回路と、
を備えることを特徴とする。
【００１１】
また、第２の発明は、上記第１の発明において、
前記アーム回路において、前記第１パワー半導体素子がハイサイドスイッチング素子であり、前記第２パワー半導体素子がローサイドスイッチング素子であり、
前記第１集積回路は、前記第１パワー半導体素子を駆動する高耐圧集積回路であり、
前記第２集積回路は、前記第２パワー半導体素子を駆動する低耐圧集積回路であり、
さらに、
前記第２集積回路は、
第３端子と、
所定の場合に前記第３端子に異常信号を出力する第２異常信号出力部を備えた第２集積回路と、
を備えることを特徴とする。
【発明の効果】
【００１２】
第１の発明によれば、第１集積回路から第２端子への異常信号の入力に応じて、その信号を受け取った第２集積回路が第２パワー半導体素子を遮断（ターンオフ）することができる。これによりパワー半導体素子の保護を確保することができる。
【００１３】
第２の発明によれば、異常信号を出力する機能を第２集積回路にも設けて、第２集積回路が第１集積回路の異常検出をも行うことができるようにした。第１集積回路と第２集積回路との間で相互に異常時の保護動作を実現することができるので、第１パワー半導体素子と第２パワー半導体素子のすべてについて必要に応じた遮断措置が可能となり、パワー半導体素子保護を確保することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１にかかる半導体装置１０の構成を示す図である。
【図２】本発明の実施の形態２にかかる半導体装置１０の構成を示す図である。
【図３】本発明の実施の形態３にかかる半導体装置１１０の構成を示す図である。
【図４】本発明の実施の形態４にかかる半導体装置１１０の構成を示す図である。
【図５】本発明の実施の形態５にかかる半導体装置１０の構成を示す図である。
【図６】本発明の実施の形態６にかかる半導体装置１０の構成を示す図である。
【図７】本発明の実施の形態１に対する比較例にかかる半導体装置１０１０の構成を示す図である。
【発明を実施するための形態】
【００１５】
実施の形態１．
［実施の形態１の構成］
（パワー半導体素子および回路構成）
図１は、本発明の実施の形態１にかかる半導体装置１０の構成を示す図である。半導体装置１０は、いわゆるインテリジェントパワーモジュール（Intelligent Power Module、ＩＰＭ）であり、その内部にパワー半導体素子１２ａ〜１２ｆを備えている。パワー半導体素子１２ａ〜１２ｆは、それぞれ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。またパワー半導体素子１２ａ〜１２ｆにはそれぞれフリーホイールダイオードが備えられている。
【００１６】
図１に示すように、パワー半導体素子１２ａ、１２ｂ、１２ｃとパワー半導体素子１２ｄ、１２ｅ、１２ｆとがそれぞれ１組ずつ直列接続した回路が構成されている。パワー半導体素子１２ａ、１２ｂ、１２ｃは、それぞれ、ハイサイドスイッチング素子（「上アーム」とも称される）を構成するスイッチング素子として機能する。パワー半導体素子１２ｄ、１２ｅ、１２ｆは、それぞれ、ローサイドスイッチング素子（「下アーム」とも称される）を構成するスイッチング素子として機能する。以下、「１つの上アームのパワー半導体素子」と「１つの下アームのパワー半導体素子」とからなる回路を、便宜上、「アーム回路」と称す。従って、図１の回路図上からわかるように、半導体装置１０内部には、３つのアーム回路が設けられている。これらのアーム回路は、そのハイサイド側のパワー半導体素子（１２ａ、１２ｂ、１２ｃ）がＰ側（プラス電位）の配線２に接続している。また、これらのアーム回路は、そのローサイド側のパワー半導体素子（１２ｄ、１２ｅ、１２ｆ）が、シャント抵抗４８を介して、Ｎ側（グランド）の配線４に接続している。
【００１７】
半導体装置１０の内部の回路は、より具体的には、三相インバータ回路を構成している。三相インバータ回路は、Ｎ側パワー半導体素子を３つ備え、Ｐ側パワー半導体素子を３つ備え、かつ、３つのＮ側パワー半導体素子と３つのＰ側パワー半導体素子とが１組ずつ直列接続して３本のアーム回路が形成されたものである。すなわち、半導体装置１０は、３つのＮ側パワー半導体素子と３つのＰ側パワー半導体素子とが１組ずつ直列接続することで３本のアーム回路が形成された、三相インバータ回路を備えている。半導体装置１０では、パワー半導体素子１２ａとパワー半導体素子１２ｄとの間に設けた端子（図示せず）からＷ相出力を取り出すことができ、パワー半導体素子１２ｂとパワー半導体素子１２ｅとの間に設けた端子（図示せず）からＶ相出力を取り出すことができ、パワー半導体素子１２ｃとパワー半導体素子１２ｆとの間に設けた端子（図示せず）からＵ相出力を取り出すことができる。
【００１８】
（駆動ＩＣおよびＭＣＵ）
半導体装置１０には、ＨＶＩＣ２０およびＬＶＩＣ３０が設けられている。ＨＶＩＣ２０は、高耐圧ＩＣ（High Voltage IC）であり、ハイサイド側にあるパワー半導体素子１２ａ、１２ｂ、１２ｃを駆動する集積回路である。ＬＶＩＣ３０は、低耐圧ＩＣ（Low Voltage IC）であり、ローサイド側にあるパワー半導体素子１２ｄ、１２ｅ、１２ｆを駆動する集積回路である。ＨＶＩＣ２０とＬＶＩＣ３０は、互いに独立な駆動ＩＣである。つまり、ＨＶＩＣ２０が入力信号を受けてその入力信号に従ってパワー半導体素子１２ａ、１２ｂ、１２ｃに駆動信号を与えるという回路動作と、ＬＶＩＣ３０が入力信号を受けてその入力信号に従ってパワー半導体素子１２ｄ、１２ｅ、１２ｆに駆動信号を与えるという回路動作とは、互いに独立なものである。
図１では接続関係を省略しているが、ＨＶＩＣ２０は３つの出力端子を備えており、この３つの出力端子がパワー半導体素子１２ａ、１２ｂ、１２ｃのそれぞれのゲートと接続している。ＬＶＩＣ３０とパワー半導体素子１２ｄ、１２ｅ、１２ｆの接続も同様である。
【００１９】
図示しないが、半導体装置１０は、外部のマイコン（マイクロコントロールユニット、Micro Controller Unit、ＭＣＵ）に接続している。
図１では、配線２３が、図１の紙面左側に位置する図示しないマイコン（ＭＣＵ）と、ＨＶＩＣ２０の信号入力端子とを接続する。ＨＶＩＣ２０は、配線２３を介して、マイコンからの制御信号（ＰＷＭ信号、pulse width modulation）を受け取ることができる。ＨＶＩＣ２０は、パワー半導体素子１２ａ、１２ｂ、１２ｃの駆動をする素子駆動部を備えている。ＨＶＩＣ２０の素子駆動部は、ＰＷＭ信号に従って、パワー半導体素子１２ａ、１２ｂ、１２ｃの駆動（ターンオン、ターンオフ）をするための駆動信号（駆動電圧）を出力する。
一方、図１では、配線２５が、図１の紙面左側に位置する図示しないマイコン（ＭＣＵ）と、ＬＶＩＣ３０の信号入力端子とを接続する。ＬＶＩＣ３０は、配線２５を介して、マイコンからの制御信号（ＰＷＭ信号）を受け取ることができる。ＬＶＩＣ３０も、ＨＶＩＣ２０と同様に、パワー半導体素子１２ｄ、１２ｅ、１２ｆの駆動をする素子駆動部を備えている。ＬＶＩＣ３０の素子駆動部は、ＰＷＭ信号に従って、パワー半導体素子１２ｄ、１２ｅ、１２ｆを駆動（ターンオン、ターンオフ）するための駆動信号（駆動電圧）を出力する。
なお、図１では、便宜上、配線２３、２５を一本の線で表しているが、実際には、パワー半導体素子１２ａ〜１２ｆについて別々に入力信号を与えるために、パワー半導体素子１２の数の分だけ入力信号用の配線が設けられてそれぞれがマイコンと接続しているものとする。
【００２０】
ＬＶＩＣ３０は、Ｆｏ出力端子と、このＦｏ出力端子と接続する異常信号出力部とを内蔵している。Ｆｏ出力端子は、異常信号出力部からのＦｏ（Fault Out）信号が出力される端子である。異常信号出力部は、ＬＶＩＣに搭載されたＦｏ信号出力用の回路である。この異常信号出力部は、所定の条件が成立した場合（例えば、短絡や半導体装置１０内部の温度上昇、あるいは制御電源電圧の所定値以下への低下（UV、Under Voltage）などの異常事態を検出した場合）に、Ｆｏ信号を出力することができる。この種の異常検出を行うための技術は、電流値や電圧値の検出回路や過熱を検出する回路によるもの等、種々の技術がすでに公知である。従って、ここでは説明を省略する。
【００２１】
Ｆｏ出力端子は、配線２４を介して、マイコン（ＭＣＵ）に接続している。マイコンは、配線２４の信号に基づいて、ＬＶＩＣ３０のＦｏ信号の有無、ひいては半導体装置１０の異常の有無を検知することができる。配線２４は、プルアップ抵抗４２を介して、５Ｖ電源に接続している。これにより、実施の形態１では、配線２４上の信号が、通常時にハイ（Ｈｉ）出力となり，Ｆｏ出力時にロー（Ｌｏ）出力となる。
【００２２】
ＬＶＩＣ３０は、Ｆｏ信号の出力と同時に、次に述べる保護動作を行う保護機能も備えている。この保護機能は、Ｆｏ信号の出力がなされた場合には、配線２５を介してＰＷＭ信号の入力があったとしても、パワー半導体素子１２ｄ、１２ｅ、１２ｆ（言い換えれば、Ｎ側のＩＧＢＴ群）を遮断（強制的オフ状態）とするものである。これにより、Ｆｏ信号が出力されるような異常事態発生時に、パワー半導体素子１２ｄ、１２ｅ、１２ｆの保護を確保することができる。
【００２３】
ＨＶＩＣ２０は、Ｆｏ入力端子（図１において「Ｆｏ−ｉｎ」と表示）を備えている。このＦｏ入力端子は、配線２６を介して、配線２４と接続している。この接続により、ＬＶＩＣ３０においてＦｏ信号が出力された場合には、そのＦｏ信号を、ＨＶＩＣ２０のＦｏ入力端子（Ｆｏ−ｉｎ）へと入力することができる。
ＨＶＩＣ２０は、Ｆｏ入力端子へのＦｏ信号の入力に応じて、パワー半導体素子１２ａ、１２ｂ、１２ｃをターンオフ（遮断）する遮断部を備えている。この遮断部は、上述したＬＶＩＣ３０がパワー半導体素子１２を保護する保護機能と、同様の機能を有している。
【００２４】
ＨＶＩＣ２０およびＬＶＩＣ３０は、それぞれ、ＧＮＤ端子を備えている。各々のＧＮＤ端子は、図１の回路図上における「ＧＮＤ」の文字を示した位置で配線４と接続している。ＬＶＩＣ３０は、電流検出端子を備えている。電流検出端子は、図１の回路図上における「Ｉｄｅｔ」の文字を示した位置で、キャパシタ４４の一方の端子と接続している。このキャパシタ４４の他方の端子は配線４と接続しており、キャパシタ４４を介して電流検出端子が配線４に接続している。また、ＬＶＩＣ３０の電流検出端子とキャパシタ４４との間には、抵抗４６の一方の端子が接続している。この抵抗４６の他方の端子は、パワー半導体素子１２ｄとシャント抵抗４８との間に接続している。
【００２５】
ＨＶＩＣ２０およびＬＶＩＣ３０は、配線４０を介して、１５Ｖの電源に接続している。図示しないが、半導体装置１０のケースには、外部においてこの１５Ｖ電源との接続を得るための端子が備えられている。
【００２６】
（ケース）
半導体装置１０は、ケース内に上記各構成を備えているものとする。このケースは特に図示しないが、ちょうど図１における半導体装置１０の破線により便宜上ケースを表す。パワー半導体素子１２ａ〜１２ｆ、ＨＶＩＣ２０、ＬＶＩＣ３０は、それらの接続配線が作成された基板（図示せず）の上に半田付け等により固定されている。この基板と、外部接続用の端子とが、ケースに固定され、蓋が取り付けられることで、半導体装置１０が形成されている。
なお、本発明は必ずしもケース型のパワー半導体モジュールに限られるものではなく、パワー半導体素子１２ａ〜１２ｆ等の構成をバスバーに固定したものをモールド樹脂で封止した、いわゆるトランスファーモールド型パワーモジュールであってもよい。
【００２７】
［実施の形態１の効果］
上述した実施の形態１にかかる半導体装置１０によれば、ＬＶＩＣ３０からＦｏ入力端子への異常信号の入力に応じて、その信号を受け取ったＨＶＩＣ２０がパワー半導体素子１２ａ、１２ｂおよび１２ｃをオフとすることができる。ＨＶＩＣ２０およびＬＶＩＣ３０が、マイコン側からのＰＷＭ信号の入力にかかわらず、一律に、それぞれが駆動すべきパワー半導体素子１２をターンオフ（遮断）することができる。従って、マイコンがＰＷＭ信号の供給を停止しない場合や、配線２４を介してマイコンがＦｏ信号を取得しそれがＰＷＭ信号停止に反映されるまで一定時間が必要な場合であっても、Ｆｏ信号の発生に応じて速やかにパワー半導体素子１２ａ〜１２ｆの動作（ひいては半導体装置１０の動作）を遮断することができる。
【００２８】
これによりアーム短絡を確実に防止し、パワー半導体素子１２の保護を確保することができる。高電位側（ｐ側）と低電位側（ｎ側）のパワーデバイスが同時にオンしたとき、主電源はこれら二つの素子で短絡される。この現象をアーム短絡という。つまり、実施の形態１では、例えばパワー半導体素子１２ａとパワー半導体素子１２ｄとが同時にオンした場合、配線２側と配線４側（正確には、シャント抵抗４８の一端）とが短絡される。このようなアーム短絡は素子破壊、大電流などの問題を生じさせるため、確実に防止すべきものである。
【００２９】
（実施の形態１に対する比較例）
ここで、比較例を用いて、実施の形態１にかかる半導体装置１０の効果を説明する。図７は、実施の形態１に対する比較例にかかる半導体装置１０１０の構成を示す図である。比較例にかかる半導体装置１０１０は、ＨＶＩＣ２０がＨＶＩＣ１０２０に置き換えられている点、およびＨＶＩＣ１０２０にはＦｏ入力端子が備えられていない点を除き、実施の形態１にかかる半導体装置１０と同じ構成を備えている。
【００３０】
この比較例の半導体装置１０１０においては、半導体装置１０と同様に、異常時にはＬＶＩＣ３０においてＦｏ信号が出力される。このＦｏ信号に応じて、配線２５を介してＰＷＭ信号の入力があったとしても、パワー半導体素子１２ｄ、１２ｅ、１２ｆをターンオフ（遮断）する。一方、実施の形態１で述べたようにＨＶＩＣ２０とＬＶＩＣ３０とが互いに独立して動作するのと同様に、ＨＶＩＣ１０２０とＬＶＩＣ３０とが独立している。ＨＶＩＣ１０２０は、ＬＶＩＣ３０のＦｏ信号の有無を直接に検知することができないし、そのような検知に備えた特別の機能（パワー半導体素子１２を遮断する遮断部）も有していない。そうすると、Ｆｏ信号が発生しているにもかかわらず、配線２３を介してＨＶＩＣ１０２０にＰＷＭ信号が入力されることによりＨＶＩＣ１０２０がパワー半導体素子１２ａ、１２ｂ、１２ｃを駆動可能な状況がつくりだされてしまう。ＨＶＩＣ２０とは異なり、ＨＶＩＣ１０２０には、Ｆｏ入力端子および遮断部が無いからである。
【００３１】
仮に、Ｆｏ信号出力時（つまり異常発生時）にＰＷＭ信号が停止されないことに起因して、あるいは、何らかの事情でＰＷＭ信号の停止が遅れたことに起因して、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側のＩＧＢＴ）が動作し続けることとなったとする。そうすると、例えば、パワー半導体素子１２ｄ、１２ｅ、１２ｆ（Ｎ側のＩＧＢＴ）が破壊してショートした場合には、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側のＩＧＢＴ）がオンするとアーム短絡が発生してしまう。アーム短絡の結果、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側のＩＧＢＴ）も破壊され、大電流が流れる事態が生じてしまう。
【００３２】
この点、実施の形態１によれば、Ｆｏ信号の発生に応じて、ＨＶＩＣ２０およびＬＶＩＣ３０が直ちにパワー半導体素子１２をターンオフ（遮断）することが可能となる。従って、アーム短絡を確実に防止することができる。
【００３３】
なお、上述した実施の形態１においては、パワー半導体素子１２ｄ、１２ｅ、１２ｆが、本願明細書の「課題を解決するための手段」に記載した前記第１の発明における「第１パワー半導体素子」に、パワー半導体素子１２ａ、１２ｂ、１２ｃが、前記第１の発明における「第２パワー半導体素子」に、ＬＶＩＣ３０が、前記第１の発明における「第１集積回路」に、ＬＶＩＣ３０のＦｏ出力端子が、前記第１の発明における「第１端子」に、ＨＶＩＣ２０が、前記第１の発明における「第２集積回路」に、Ｆｏ入力端子（Ｆｏ−ｉｎ）が、前記第１の発明における「第２端子」に、それぞれ相当している。
【００３４】
実施の形態２．
図２は、本発明の実施の形態２にかかる半導体装置１１０の構成を示す図である。図２は、実施の形態２にかかる半導体装置１１０において、実施の形態１にかかる半導体装置１０との回路上の相違点を部分的に示す拡大図である。パワー半導体素子１２等の、半導体装置１０と同様の構成については、便宜上、図示を省略している。
【００３５】
半導体装置１１０は、パワー半導体素子１２ａ〜１２ｆ、ＨＶＩＣ２０およびＬＶＩＣ３０を内部に収納（封止）するトランスファーモールド樹脂封止体を備えている。図示しないが、パワー半導体素子１２が取り付けられるリードフレームや、ボンディングワイヤ、ヒートシンク等もあわせてモールド樹脂で封止されている。この点は、実施の形態１において半導体装置１０がケース内に各種構成を搭載したのとは相違している。
【００３６】
ＨＶＩＣ２０のＦｏ入力端子（Ｆｏ−ｉｎ）は、リード端子２７と接続している。リード端子２７は、トランスファーモールド樹脂封止体（符号１１０の破線）の外部に露出する露出部を備えている。また、ＬＶＩＣ３０についても、Ｆｏ出力端子が、リード端子（図では特に明記せず）を介して配線２４と接続している。配線２４と接続するためのこのリード端子も、トランスファーモールド樹脂封止体の外部に露出する露出部を備えている。
【００３７】
図２において、リード端子２７と配線２４との間を結ぶ破線１１１は、ユーザの基板に形成される配線を示している。ユーザの基板とは、すなわち、ユーザが半導体装置１０（パワーモジュール）を用いて所望のシステムを構築する際に、半導体装置１０の電気的接続用に用いられる回路基板である。
トランスファーモールド構造において、内部でＨＶＩＣ２０、ＬＶＩＣ３０の間の配線が確保できない場合がある。これに対処するため、実施の形態２にかかる半導体装置１１０では、ユーザの基板において接続できるように、リード端子２７を設けた。
また、Ｕ、Ｖ、Ｗの出力が地絡した場合の保護などを行う際に、配線１１１を無くしてリード端子２７が配線２４から分離した状態において、マイコン（ＭＣＵ）から、ＨＶＩＣ２０側のＦｏ入力端子へと信号入力（Ｆｏ信号に相当するロー信号）を行うことができる。これによって、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側ＩＧＢＴ）のみを対象にして、遮断保護を行うこともできる。
【００３８】
なお、上記の実施の形態２では、特にトランスファーモールド型パワーモジュールについて説明したが、本発明はこれに限られない。実施の形態２にかかるリード端子２７を、ケース型の半導体装置（半導体装置１０）に設けても良い。
【００３９】
なお、上記の実施の形態２はリード端子２７がトランスファーモールド樹脂封止体の外部に露出するものであるが、仮に駆動ＩＣのＦｏ端子をリード端子を介さずに直接にトランスファーモールド樹脂封止体の外部に露出させた場合にも同様の目的を達することができる。従って、このような実施形態も、実施の形態２の変形例として、本発明の一形態に該当する。
【００４０】
実施の形態３．
図３は、本発明の実施の形態３にかかる半導体装置２１０の構成を示す図である。半導体装置２１０は、下記の２つの点で半導体装置１０と相違している。
（１）ＨＶＩＣ２０およびＬＶＩＣ３０に代えて、ＨＶＩＣ１２０およびＬＶＩＣ１３０を備えている点
（２）プルアップ抵抗４２および５Ｖ電源を、備えていない点
これらの点以外については、半導体装置２１０は、実施の形態１にかかる半導体装置１０と同様の構成を備えている。
【００４１】
ＬＶＩＣ１３０は、Ｆｏ出力端子へのＦｏ信号を出力する回路のロジックが、ＬＶＩＣ３０とは異なっている。ＬＶＩＣ１３０は、Ｆｏ出力端子に対して、通常時（非異常時）にはロー（Ｌｏ）出力を発し、異常時（Ｆｏ信号出力時）にはハイ（Ｈｉ）出力を発するものである。これに応じて、ＨＶＩＣ１２０は、Ｆｏ入力端子にハイ信号が入力されたときに、保護動作（パワー半導体素子１２ａ、１２ｂ、１２ｃの遮断）が行われる。これにより、５／１５Ｖなどへのプルアップが不要となる。従って、５／１５Ｖなどへのプルアップをした場合に、電源電圧が低下したときにＦｏ信号出力があったと誤って検出してしまうことを、防止することができる。
【００４２】
実施の形態４．
図４は、本発明の実施の形態４にかかる半導体装置３１０の構成を示す図である。図４は、実施の形態４にかかる半導体装置３１０において、実施の形態３にかかる半導体装置２１０との回路上の相違点を部分的に示す拡大図である。パワー半導体素子１２等の、半導体装置１０と同様の構成については、便宜上、図示を省略している。
実施の形態４は、実施の形態３にかかる半導体装置２１０に対して、実施の形態２に記載した技術的思想（リード端子２７の設置）を適用するものである。
【００４３】
半導体装置３１０は、パワー半導体素子１２ａ〜１２ｆ、ＨＶＩＣ２０およびＬＶＩＣ３０を内部に収納（封止）するトランスファーモールド樹脂封止体を備えている。図示しないが、実施の形態４においても、実施の形態２と同様に、リードフレーム等があわせてモールド樹脂で封止されている。この点は、実施の形態３において半導体装置２１０がケース内に各種構成を搭載したのとは相違している。
【００４４】
ＨＶＩＣ１２０のＦｏ入力端子（Ｆｏ−ｉｎ）は、リード端子１２７と接続している。リード端子１２７は、トランスファーモールド樹脂封止体（符号３１０の破線）の外部に露出する露出部を備えている。また、ＬＶＩＣ１３０についても、Ｆｏ出力端子が、リード端子（図では特に明記せず）を介して配線２４と接続している。配線２４と接続するためのこのリード端子も、トランスファーモールド樹脂封止体の外部に露出する露出部を備えている。
【００４５】
図４において、リード端子１２７と配線１２４との間を結ぶ破線１１１は、ユーザの基板に形成される配線を示している。
実施の形態４においても、実施の形態２と同様に、実施の形態４にかかる半導体装置３１０では、ユーザの基板において接続できるように、リード端子１２７を設けたものである。
また、実施の形態４でも、実施の形態２にかかる半導体装置１１０と同様に、Ｕ、Ｖ、Ｗの出力が地絡した場合の保護などを行う際に、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側ＩＧＢＴ）のみを対象にして、遮断保護を行ってもよい。
【００４６】
なお、実施の形態２と同様に、実施の形態４にかかるリード端子１２７を、ケース型の半導体装置（半導体装置３１０）に設けても良い。
【００４７】
実施の形態５．
図５は、本発明の実施の形態５にかかる半導体装置４１０の構成を示す図である。半導体装置４１０は、ＨＶＩＣ２０およびＬＶＩＣ３０に代えて、ＨＶＩＣ４２０およびＬＶＩＣ４３０を備えている点で、半導体装置１０と相違している。この点を除き、半導体装置４１０は、半導体装置１０と同様の構成を備えている。
【００４８】
実施の形態１においてＨＶＩＣ２０はＦｏ入力端子（Ｆｏ−ｉｎ）を備えていたが、実施の形態５ではＨＶＩＣ４２０がＦｏ出力端子を備えている。また、実施の形態１においてＬＶＩＣ３０はＦｏ出力端子のみを備えていたが、実施の形態５ではＬＶＩＣ４３０がＦｏ出力端子およびＦｏ入力端子（Ｆｏ−ｉｎ）を備えている。ＨＶＩＣ４２０およびＬＶＩＣ４３０は、ともに、Ｆｏ信号を出力するための回路（異常信号出力部）を備えている。また、ＬＶＩＣ４３０は、実施の形態１でＨＶＩＣ２０が備えていた遮断部（Ｆｏ信号の入力に応じてパワー半導体素子１２を遮断する回路）を備えている。
実施の形態５においては、ＨＶＩＣ４２０のＦｏ出力端子が、配線４２６を介して、ＬＶＩＣ４３０のＦｏ入力端子と接続する。また、ＬＶＩＣ４３０のＦｏ出力端子は、実施の形態１と同様に配線２４を介してマイコン（ＭＣＵ）と接続する。配線４２６は、半導体装置４１０のケース内（図５の破線内部）に、例えば基板上の配線やワイヤ等として設けられている。
上記のように、実施の形態５によれば、ＨＶＩＣ４２０とＬＶＩＣ４３０のそれぞれに、異常時のＦｏ出力端子および異常信号出力部が設けられている。ＬＶＩＣ４３０で異常検出（Ｆｏ信号出力）があった場合だけでなく、ＨＶＩＣ４２０側において異常（短絡の発生、電圧低下ＵＶの発生、温度保護機能が動作したとき等）に、ＬＶＩＣ４３０でもそのＨＶＩＣ４２０の異常を検出することができる。さらに、ＬＶＩＣ４３０が備える遮断部が、ＨＶＩＣ４２０からＦｏ入力端子（Ｆｏ−ｉｎ）へのＦｏ信号の入力に応じて、パワー半導体素子１２ｄ、１２ｅ、１２ｆの遮断を行うことができる。
【００４９】
以上のとおり、実施の形態５にかかる半導体装置４１０によれば、Ｆｏ信号を出力する機能をＨＶＩＣ４２０に設けて、ＬＶＩＣ４３０がＨＶＩＣ４２０の異常検出を行うことができるようにした。従って、パワー半導体素子１２ａ〜１２ｆのすべてについて、必要に応じた遮断措置が可能となり、パワー半導体素子１２ａ〜１２ｆの保護を確保することができる。
【００５０】
なお、上述した実施の形態５においては、パワー半導体素子１２ａ、１２ｂ、１２ｃが、本願明細書の「課題を解決するための手段」に記載した前記第２の発明における「第１パワー半導体素子」に、パワー半導体素子１２ｄ、１２ｅ、１２ｆが、前記第２の発明における「第２パワー半導体素子」に、ＨＶＩＣ４２０が、前記第２の発明における「第１集積回路」に、ＬＶＩＣ４３０が、前記第２の発明における「第２集積回路」に、ＬＶＩＣ４３０のＦｏ出力端子が、前記第２の発明における「第３端子」に、それぞれ相当している。
【００５１】
なお、実施の形態５に対して、実施の形態３にかかる技術（Ｆｏ出力端子へのＦｏ信号を出力する回路のロジックを、Ｆｏ出力端子に対して、通常時（非異常時）にはロー（Ｌｏ）出力を発し、異常時（Ｆｏ信号出力時）にはハイ（Ｈｉ）出力を発するように構築する）を用いても良い。
【００５２】
実施の形態６
図６は、本発明の実施の形態６にかかる半導体装置５１０の構成を示す図である。図６は、実施の形態６にかかる半導体装置５１０において、実施の形態５にかかる半導体装置４１０との回路上の相違点を部分的に示す拡大図である。パワー半導体素子１２等の、半導体装置４１０と同様の構成については、便宜上、図示を省略している。
実施の形態６は、実施の形態５にかかる半導体装置４１０に対して、実施の形態２に記載した技術的思想（リード端子２７の設置）を、応用するものである。
【００５３】
半導体装置５１０は、パワー半導体素子１２ａ〜１２ｆ、ＨＶＩＣ２０およびＬＶＩＣ３０を内部に収納（封止）するトランスファーモールド樹脂封止体を備えている。図示しないが、実施の形態６においても、実施の形態２と同様に、リードフレーム等があわせてモールド樹脂で封止されている。
【００５４】
ＨＶＩＣ４２０のＦｏ出力端子は、リード端子２２７と接続している。リード端子２２７は、トランスファーモールド樹脂封止体（符号５１０の破線）の外部に露出する露出部を備えている。
ＬＶＩＣ４３０のＦｏ入力端子（Ｆｏ−ｉｎ）は、リード端子２２８と接続している。リード端子２２８も、トランスファーモールド樹脂封止体（符号５１０の破線）の外部に露出する露出部を備えている。また、ＬＶＩＣ４３０のＦｏ出力端子も、リード端子（図では特に明記せず）を介して配線２４と接続している。配線２４と接続するためのこのリード端子も、トランスファーモールド樹脂封止体の外部に露出する露出部を備えている。
【００５５】
図６において、リード端子２２７とリード端子２２８との間を結ぶ破線５１１は、ユーザの基板に形成される配線を示している。
実施の形態６においても、実施の形態２と同様の考え方に基づいて、実施の形態６にかかる半導体装置５１０では、ユーザの基板において接続できるように、リード端子２２７および２２８を設けたものである。
実施の形態６でも、実施の形態２にかかる半導体装置１１０と同様に、Ｕ、Ｖ、Ｗの出力が地絡した場合の保護などを行う際に、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側ＩＧＢＴ）のみを対象にして、遮断保護を行ってもよい。
【００５６】
なお、実施の形態６にかかるリード端子２２７やリード端子２２８を、ケース型の半導体装置（半導体装置５１０）に設けても良い。
なお、実施の形態６において、さらに、ＨＶＩＣ４２０側にもＦｏ入力端子（Ｆｏ−ｉｎ）を設けて、その内部に遮断部を設けてもよい。つまり、ＨＶＩＣ４２０およびＬＶＩＣ４３０が、ともに、Ｆｏ出力端子、Ｆｏ入力端子（Ｆｏ−ｉｎ）、異常信号発生部および遮断部を備えるものであってもよい。そして、ＨＶＩＣ４２０の「Ｆｏ出力端子」とＬＶＩＣ４３０の「Ｆｏ入力端子」とを接続し、かつ、ＨＶＩＣ４２０の「Ｆｏ入力端子」とＬＶＩＣ４３０の「Ｆｏ出力端子」とを接続してもよい。このような構成によれば、ＨＶＩＣ４２０とＬＶＩＣ４３０の少なくとも一方でＦｏ信号が出力された場合に、その両方について遮断部によるパワー半導体素子１２の遮断を迅速かつ確実に実行することができる。
【００５７】
なお、本発明は、実施の形態１乃至６において説明した具体的構造や図１乃至６に回路図として示した具体的回路のみに限定的に解釈されるべきではない。実施の形態１乃至６は本発明の好適な実施の一例ではあるが、その範囲を限定するものではなく本発明の要旨を逸脱しない範囲において種々変形実施可能である。
【００５８】
例えば、パワー半導体素子１２としては、ＩＧＢＴに限定されず、ＭＯＳＦＥＴ等の各種のパワー半導体素子を用いてもよい。
【００５９】
例えば、図１乃至６ではＨＶＩＣ２０を１つのブロックとして図示しているが、本発明はこれに限られるものではない。例えば、具体的な製品仕様によっては、パワー半導体素子１２ａ、１２ｂ、１２ｃについて１つずつ個別にＨＶＩＣを設けた半導体装置であってもよい。パワー半導体素子１２ａ、１２ｂ、１２ｃについて１つずつ個別のＨＶＩＣを備えた半導体装置であれば、各ＨＶＩＣの入力信号用の配線は１本（１つのパワー半導体素子につき１本）としてもよい。
【００６０】
また、実施の形態１乃至６では、三相インバータ回路を前提としたが、本発明の適用対象は必ずしも三相インバータに限られない。アーム回路を少なくとも１つ有する半導体装置に対しては、本発明を適用することでパワー半導体素子の保護を適切に図ることができるため、本発明を適用する実益があるからである。アーム回路における上アーム（Ｐ側パワー半導体素子）と下アーム（Ｎ側パワー半導体素子）とを、それぞれ個別の回路で駆動する半導体装置（典型的には、ＨＶＩＣやＬＶＩＣといった２つの駆動ＩＣを有する半導体装置）に対して、本発明を適用することができる。
【００６１】
なお、パワー半導体素子１２ａ〜１２ｆは、Ｓｉパワー半導体素子、ＳｉＣパワー半導体素子、または、珪素（Ｓｉ）以外の各種の化合物半導体材料を用いたパワー半導体素子であっても良い。珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム系材料又はダイヤモンドがある。このようなワイドバンドギャップ半導体によって形成されたスイッチング素子やダイオード素子は、耐電圧性が高く、許容電流密度も高いため、スイッチング素子やダイオード素子の小型化が可能であり、これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能となる。また耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、それらの構成を含む半導体モジュールについて一層の小型化が可能になる。更に電力損失が低いため、スイッチング素子やダイオード素子の高効率化が可能であり、ひいては半導体モジュールの高効率化が可能になる。なお、その場合には、スイッチング素子（パワー半導体素子１２）やダイオード素子（フリーホイールダイオード）の両方がワイドバンドギャップ半導体によって形成されていることが望ましいが、いずれか一方の素子がワイドバンドギャップ半導体によって形成されていてもよい。
【００６２】
なお、上記実施の形態１乃至６は、各実施形態の趣旨を逸脱しない範囲で、相互に組み合わせて用いても良い。それぞれの実施の形態に変形例として記載した構成についても、その実施の形態の趣旨を逸脱しない範囲で、他の実施の形態と組み合わせて用いても良い。
【符号の説明】
【００６３】
１０、１１０、２１０、３１０、４１０、５１０ 半導体装置
１２ａ〜１２ｆ パワー半導体素子
２３、２４、２５、４０、１１１、１２４、４２６、５１１ 配線
２７、１２７、２２７、２２８ リード端子
４２ プルアップ抵抗
４４ キャパシタ
４６ 抵抗
４８ シャント抵抗
１０１０ 半導体装置
２０、１２０、４２０ ＨＶＩＣ（高耐圧ＩＣ）
３０、１３０、４３０ ＬＶＩＣ（低耐圧ＩＣ）
１０１０ 半導体装置（比較例）
１０２０ ＨＶＩＣ
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電力用半導体装置に関する。
【背景技術】
【０００２】
従来、例えば、特開２０１０−２３９７６０号公報に開示されているように、所定の異常時には異常信号を外部に発することによりパワーデバイス停止等の適切な措置をとる機能を備えた半導体装置が知られている。当該公報では、特にインバータ回路を開示している。当該公報にかかるインテリジェントパワーモジュール（ＩＰＭ）は、検知回路によってＩＰＭの過電流もしくは過熱を検知すると、パワーデバイス（ＩＧＢＴ、ＭＯＳＦＥＴなどのパワー半導体素子）をターンオフ（遮断）し、インバータ回路の動作遮断を行うため異常信号（Ｆｏ信号）を出力する。このＦｏ信号は外部のマイコンへと到達し、これに応じて、マイコンがインバータ回路に対する制御信号（ＰＷＭ信号）の出力を停止する（当該公報の図６および段落０００２から段落０００７を参照）。この技術を、便宜上、「第１従来技術」とも称する。
【０００３】
また、この特開２０１０−２３９７６０号公報には、第１従来技術とは別に、次のような技術（便宜上、「第２従来技術」とも称する）も開示されている。この第２従来技術は、Ｆｏ信号が出力された場合に、このＦｏ信号をＩＰＭの外部に設けた保護装置に入力し、上アームの駆動回路及び下アームの駆動回路とＩＰＭのＧＮＤ端子近傍のＧＮＤを短絡する構成である（当該公報の図１、符号１４、１５および段落００１６、００１７および００１８を参照）。この構成によれば、ＩＰＭの上アーム及び下アームの駆動回路がＩＰＭのＧＮＤと同電位となるため、ＩＰＭ内部のパワーデバイスをオンさせる閾値以上の電圧が入力されないようにすることができる。これにより、ＩＰＭ内部のパワーデバイスを確実にオフさせ、ＩＰＭ内部のパワーデバイスの誤動作、破壊を防ぐことが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２３９７６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来の半導体装置は、一の駆動集積回路（駆動ＩＣ）を１つ以上のＰ側パワー半導体素子を駆動するために使用し、他の駆動集積回路（駆動ＩＣ）を１つ以上のＮ側パワー半導体素子を駆動するために使用するものである。一般に、Ｐ側パワー半導体素子を駆動する駆動ＩＣには高耐圧ＩＣ（ＨＶＩＣ）が用いられ、Ｎ側パワー半導体素子を駆動する駆動ＩＣには低耐圧ＩＣ（ＬＶＩＣ）が用いられる。上記従来の半導体装置では、ＬＶＩＣが、異常信号（Ｆｏ信号）を出力するためのＦｏ信号出力用の回路および端子を備えている。ＬＶＩＣに搭載されたＦｏ信号出力用の回路は、例えば、短絡や半導体装置内部の温度上昇、あるいは制御電源電圧の低下などの異常事態が発生した場合に、Ｆｏ信号を出力することができる。
【０００６】
上記従来の半導体装置では、ＨＶＩＣが、異常信号（Ｆｏ信号）を出力するための回路および端子を備えていない。このような回路構成の場合、ＬＶＩＣのＦｏ信号出力に応じてＮ側パワー半導体素子を遮断するという動作（保護動作）は可能であるものの、ＨＶＩＣと接続するＰ側パワー半導体素子の保護については直接的な措置がとられないこともありうる。ＨＶＩＣとＬＶＩＣとが相互に独立している場合であって、かつ、ＬＶＩＣのＦｏ信号出力に応じてＨＶＩＣでなんらの措置もとられない場合には、ＬＶＩＣ側のＦｏ信号出力にかかわらず、ＨＶＩＣに対するＰＭＷ信号の入力に応じてＨＶＩＣがＰ側パワー半導体素子を駆動してしまうおそれがある。
【０００７】
このような問題に対処するため、Ｆｏ信号を半導体装置の外部に出力することで、半導体装置の外部から、パワー半導体素子を保護するための保護動作を確保しようとする技術がある。例えば、上記従来の技術のうち第１従来技術にかかる、Ｆｏ信号を外部のマイコンへと送り、マイコンがインバータ回路に対する制御信号（ＰＷＭ信号）の出力を停止する半導体装置がある。また、上記従来の技術のうち第２従来技術にかかる、Ｆｏ信号をＩＰＭの外部に設けた保護装置に入力し、上アームの駆動回路及び下アームの駆動回路とＩＰＭのＧＮＤ端子近傍のＧＮＤを短絡するという半導体装置もある。しかしながら、これらの従来技術は、いずれもＦｏ信号に応じた保護動作の実現を外部の装置（マイコン、保護装置）に頼るものである。例えばマイコンに保護動作の実現を頼ろうとしても、ユーザによるマイコンプログラムの内容によってはＦｏ出力時に制御信号（ＰＷＭ信号）の停止が行われない場合も考えられる。その場合には、Ｆｏ信号が出力されているにもかかわらずパワー半導体素子の遮断措置が的確に行われないという事態が生じる等の懸念がある。このように、従来の技術には、パワー半導体素子の保護を確保する観点からＩＰＭ自体の保護機能を高めるという点で、未だ改善の余地があった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、パワー半導体素子の保護を確保できるように改善された半導体装置を提供することを目的とする。
【０００９】
本発明の他の目的および利点は以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１０】
第１の発明は、上記の課題を解決するため、半導体装置であって、
第１パワー半導体素子と、
前記第１パワー半導体素子に接続してアーム回路を形成する第２パワー半導体素子と、
前記第１パワー半導体素子を駆動する第１素子駆動部、第１端子、および所定の場合に前記第１端子に異常信号を出力する異常信号出力部を備えた第１集積回路と、
前記第２パワー半導体を駆動する第２素子駆動部、第２端子、および前記第２端子への前記異常信号の入力に応じて前記第２パワー半導体素子をオフとする遮断部を備えた第２集積回路と、
を備えることを特徴とする。
【００１１】
また、第２の発明は、上記第１の発明において、
前記アーム回路において、前記第１パワー半導体素子がハイサイドスイッチング素子であり、前記第２パワー半導体素子がローサイドスイッチング素子であり、
前記第１集積回路は、前記第１パワー半導体素子を駆動する高耐圧集積回路であり、
前記第２集積回路は、前記第２パワー半導体素子を駆動する低耐圧集積回路であり、
さらに、
前記第２集積回路は、
第３端子と、
所定の場合に前記第３端子に異常信号を出力する第２異常信号出力部を備えた第２集積回路と、
を備えることを特徴とする。
【発明の効果】
【００１２】
第１の発明によれば、第１集積回路から第２端子への異常信号の入力に応じて、その信号を受け取った第２集積回路が第２パワー半導体素子を遮断（ターンオフ）することができる。これによりパワー半導体素子の保護を確保することができる。
【００１３】
第２の発明によれば、異常信号を出力する機能を第２集積回路にも設けて、第２集積回路が第１集積回路の異常検出をも行うことができるようにした。第１集積回路と第２集積回路との間で相互に異常時の保護動作を実現することができるので、第１パワー半導体素子と第２パワー半導体素子のすべてについて必要に応じた遮断措置が可能となり、パワー半導体素子保護を確保することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１にかかる半導体装置１０の構成を示す図である。
【図２】本発明の実施の形態２にかかる半導体装置１０の構成を示す図である。
【図３】本発明の実施の形態３にかかる半導体装置１１０の構成を示す図である。
【図４】本発明の実施の形態４にかかる半導体装置１１０の構成を示す図である。
【図５】本発明の実施の形態５にかかる半導体装置１０の構成を示す図である。
【図６】本発明の実施の形態６にかかる半導体装置１０の構成を示す図である。
【図７】本発明の実施の形態１に対する比較例にかかる半導体装置１０１０の構成を示す図である。
【発明を実施するための形態】
【００１５】
実施の形態１．
［実施の形態１の構成］
（パワー半導体素子および回路構成）
図１は、本発明の実施の形態１にかかる半導体装置１０の構成を示す図である。半導体装置１０は、いわゆるインテリジェントパワーモジュール（Intelligent Power Module、ＩＰＭ）であり、その内部にパワー半導体素子１２ａ〜１２ｆを備えている。パワー半導体素子１２ａ〜１２ｆは、それぞれ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。またパワー半導体素子１２ａ〜１２ｆにはそれぞれフリーホイールダイオードが備えられている。
【００１６】
図１に示すように、パワー半導体素子１２ａ、１２ｂ、１２ｃとパワー半導体素子１２ｄ、１２ｅ、１２ｆとがそれぞれ１組ずつ直列接続した回路が構成されている。パワー半導体素子１２ａ、１２ｂ、１２ｃは、それぞれ、ハイサイドスイッチング素子（「上アーム」とも称される）を構成するスイッチング素子として機能する。パワー半導体素子１２ｄ、１２ｅ、１２ｆは、それぞれ、ローサイドスイッチング素子（「下アーム」とも称される）を構成するスイッチング素子として機能する。以下、「１つの上アームのパワー半導体素子」と「１つの下アームのパワー半導体素子」とからなる回路を、便宜上、「アーム回路」と称す。従って、図１の回路図上からわかるように、半導体装置１０内部には、３つのアーム回路が設けられている。これらのアーム回路は、そのハイサイド側のパワー半導体素子（１２ａ、１２ｂ、１２ｃ）がＰ側（プラス電位）の配線２に接続している。また、これらのアーム回路は、そのローサイド側のパワー半導体素子（１２ｄ、１２ｅ、１２ｆ）が、シャント抵抗４８を介して、Ｎ側（グランド）の配線４に接続している。
【００１７】
半導体装置１０の内部の回路は、より具体的には、三相インバータ回路を構成している。三相インバータ回路は、Ｎ側パワー半導体素子を３つ備え、Ｐ側パワー半導体素子を３つ備え、かつ、３つのＮ側パワー半導体素子と３つのＰ側パワー半導体素子とが１組ずつ直列接続して３本のアーム回路が形成されたものである。すなわち、半導体装置１０は、３つのＮ側パワー半導体素子と３つのＰ側パワー半導体素子とが１組ずつ直列接続することで３本のアーム回路が形成された、三相インバータ回路を備えている。半導体装置１０では、パワー半導体素子１２ａとパワー半導体素子１２ｄとの間に設けた端子（図示せず）からＷ相出力を取り出すことができ、パワー半導体素子１２ｂとパワー半導体素子１２ｅとの間に設けた端子（図示せず）からＶ相出力を取り出すことができ、パワー半導体素子１２ｃとパワー半導体素子１２ｆとの間に設けた端子（図示せず）からＵ相出力を取り出すことができる。
【００１８】
（駆動ＩＣおよびＭＣＵ）
半導体装置１０には、ＨＶＩＣ２０およびＬＶＩＣ３０が設けられている。ＨＶＩＣ２０は、高耐圧ＩＣ（High Voltage IC）であり、ハイサイド側にあるパワー半導体素子１２ａ、１２ｂ、１２ｃを駆動する集積回路である。ＬＶＩＣ３０は、低耐圧ＩＣ（Low Voltage IC）であり、ローサイド側にあるパワー半導体素子１２ｄ、１２ｅ、１２ｆを駆動する集積回路である。ＨＶＩＣ２０とＬＶＩＣ３０は、互いに独立な駆動ＩＣである。つまり、ＨＶＩＣ２０が入力信号を受けてその入力信号に従ってパワー半導体素子１２ａ、１２ｂ、１２ｃに駆動信号を与えるという回路動作と、ＬＶＩＣ３０が入力信号を受けてその入力信号に従ってパワー半導体素子１２ｄ、１２ｅ、１２ｆに駆動信号を与えるという回路動作とは、互いに独立なものである。
図１では接続関係を省略しているが、ＨＶＩＣ２０は３つの出力端子を備えており、この３つの出力端子がパワー半導体素子１２ａ、１２ｂ、１２ｃのそれぞれのゲートと接続している。ＬＶＩＣ３０とパワー半導体素子１２ｄ、１２ｅ、１２ｆの接続も同様である。
【００１９】
図示しないが、半導体装置１０は、外部のマイコン（マイクロコントロールユニット、Micro Controller Unit、ＭＣＵ）に接続している。
図１では、配線２３が、図１の紙面左側に位置する図示しないマイコン（ＭＣＵ）と、ＨＶＩＣ２０の信号入力端子とを接続する。ＨＶＩＣ２０は、配線２３を介して、マイコンからの制御信号（ＰＷＭ信号、pulse width modulation）を受け取ることができる。ＨＶＩＣ２０は、パワー半導体素子１２ａ、１２ｂ、１２ｃの駆動をする素子駆動部を備えている。ＨＶＩＣ２０の素子駆動部は、ＰＷＭ信号に従って、パワー半導体素子１２ａ、１２ｂ、１２ｃの駆動（ターンオン、ターンオフ）をするための駆動信号（駆動電圧）を出力する。
一方、図１では、配線２５が、図１の紙面左側に位置する図示しないマイコン（ＭＣＵ）と、ＬＶＩＣ３０の信号入力端子とを接続する。ＬＶＩＣ３０は、配線２５を介して、マイコンからの制御信号（ＰＷＭ信号）を受け取ることができる。ＬＶＩＣ３０も、ＨＶＩＣ２０と同様に、パワー半導体素子１２ｄ、１２ｅ、１２ｆの駆動をする素子駆動部を備えている。ＬＶＩＣ３０の素子駆動部は、ＰＷＭ信号に従って、パワー半導体素子１２ｄ、１２ｅ、１２ｆを駆動（ターンオン、ターンオフ）するための駆動信号（駆動電圧）を出力する。
なお、図１では、便宜上、配線２３、２５を一本の線で表しているが、実際には、パワー半導体素子１２ａ〜１２ｆについて別々に入力信号を与えるために、パワー半導体素子１２の数の分だけ入力信号用の配線が設けられてそれぞれがマイコンと接続しているものとする。
【００２０】
ＬＶＩＣ３０は、Ｆｏ出力端子と、このＦｏ出力端子と接続する異常信号出力部とを内蔵している。Ｆｏ出力端子は、異常信号出力部からのＦｏ（Fault Out）信号が出力される端子である。異常信号出力部は、ＬＶＩＣに搭載されたＦｏ信号出力用の回路である。この異常信号出力部は、所定の条件が成立した場合（例えば、短絡や半導体装置１０内部の温度上昇、あるいは制御電源電圧の所定値以下への低下（UV、Under Voltage）などの異常事態を検出した場合）に、Ｆｏ信号を出力することができる。この種の異常検出を行うための技術は、電流値や電圧値の検出回路や過熱を検出する回路によるもの等、種々の技術がすでに公知である。従って、ここでは説明を省略する。
【００２１】
Ｆｏ出力端子は、配線２４を介して、マイコン（ＭＣＵ）に接続している。マイコンは、配線２４の信号に基づいて、ＬＶＩＣ３０のＦｏ信号の有無、ひいては半導体装置１０の異常の有無を検知することができる。配線２４は、プルアップ抵抗４２を介して、５Ｖ電源に接続している。これにより、実施の形態１では、配線２４上の信号が、通常時にハイ（Ｈｉ）出力となり，Ｆｏ出力時にロー（Ｌｏ）出力となる。
【００２２】
ＬＶＩＣ３０は、Ｆｏ信号の出力と同時に、次に述べる保護動作を行う保護機能も備えている。この保護機能は、Ｆｏ信号の出力がなされた場合には、配線２５を介してＰＷＭ信号の入力があったとしても、パワー半導体素子１２ｄ、１２ｅ、１２ｆ（言い換えれば、Ｎ側のＩＧＢＴ群）を遮断（強制的オフ状態）とするものである。これにより、Ｆｏ信号が出力されるような異常事態発生時に、パワー半導体素子１２ｄ、１２ｅ、１２ｆの保護を確保することができる。
【００２３】
ＨＶＩＣ２０は、Ｆｏ入力端子（図１において「Ｆｏ−ｉｎ」と表示）を備えている。このＦｏ入力端子は、配線２６を介して、配線２４と接続している。この接続により、ＬＶＩＣ３０においてＦｏ信号が出力された場合には、そのＦｏ信号を、ＨＶＩＣ２０のＦｏ入力端子（Ｆｏ−ｉｎ）へと入力することができる。
ＨＶＩＣ２０は、Ｆｏ入力端子へのＦｏ信号の入力に応じて、パワー半導体素子１２ａ、１２ｂ、１２ｃをターンオフ（遮断）する遮断部を備えている。この遮断部は、上述したＬＶＩＣ３０がパワー半導体素子１２を保護する保護機能と、同様の機能を有している。
【００２４】
ＨＶＩＣ２０およびＬＶＩＣ３０は、それぞれ、ＧＮＤ端子を備えている。各々のＧＮＤ端子は、図１の回路図上における「ＧＮＤ」の文字を示した位置で配線４と接続している。ＬＶＩＣ３０は、電流検出端子を備えている。電流検出端子は、図１の回路図上における「Ｉｄｅｔ」の文字を示した位置で、キャパシタ４４の一方の端子と接続している。このキャパシタ４４の他方の端子は配線４と接続しており、キャパシタ４４を介して電流検出端子が配線４に接続している。また、ＬＶＩＣ３０の電流検出端子とキャパシタ４４との間には、抵抗４６の一方の端子が接続している。この抵抗４６の他方の端子は、パワー半導体素子１２ｄとシャント抵抗４８との間に接続している。
【００２５】
ＨＶＩＣ２０およびＬＶＩＣ３０は、配線４０を介して、１５Ｖの電源に接続している。図示しないが、半導体装置１０のケースには、外部においてこの１５Ｖ電源との接続を得るための端子が備えられている。
【００２６】
（ケース）
半導体装置１０は、ケース内に上記各構成を備えているものとする。このケースは特に図示しないが、ちょうど図１における半導体装置１０の破線により便宜上ケースを表す。パワー半導体素子１２ａ〜１２ｆ、ＨＶＩＣ２０、ＬＶＩＣ３０は、それらの接続配線が作成された基板（図示せず）の上に半田付け等により固定されている。この基板と、外部接続用の端子とが、ケースに固定され、蓋が取り付けられることで、半導体装置１０が形成されている。
なお、本発明は必ずしもケース型のパワー半導体モジュールに限られるものではなく、パワー半導体素子１２ａ〜１２ｆ等の構成をバスバーに固定したものをモールド樹脂で封止した、いわゆるトランスファーモールド型パワーモジュールであってもよい。
【００２７】
［実施の形態１の効果］
上述した実施の形態１にかかる半導体装置１０によれば、ＬＶＩＣ３０からＦｏ入力端子への異常信号の入力に応じて、その信号を受け取ったＨＶＩＣ２０がパワー半導体素子１２ａ、１２ｂおよび１２ｃをオフとすることができる。ＨＶＩＣ２０およびＬＶＩＣ３０が、マイコン側からのＰＷＭ信号の入力にかかわらず、一律に、それぞれが駆動すべきパワー半導体素子１２をターンオフ（遮断）することができる。従って、マイコンがＰＷＭ信号の供給を停止しない場合や、配線２４を介してマイコンがＦｏ信号を取得しそれがＰＷＭ信号停止に反映されるまで一定時間が必要な場合であっても、Ｆｏ信号の発生に応じて速やかにパワー半導体素子１２ａ〜１２ｆの動作（ひいては半導体装置１０の動作）を遮断することができる。
【００２８】
これによりアーム短絡を確実に防止し、パワー半導体素子１２の保護を確保することができる。高電位側（ｐ側）と低電位側（ｎ側）のパワーデバイスが同時にオンしたとき、主電源はこれら二つの素子で短絡される。この現象をアーム短絡という。つまり、実施の形態１では、例えばパワー半導体素子１２ａとパワー半導体素子１２ｄとが同時にオンした場合、配線２側と配線４側（正確には、シャント抵抗４８の一端）とが短絡される。このようなアーム短絡は素子破壊、大電流などの問題を生じさせるため、確実に防止すべきものである。
【００２９】
（実施の形態１に対する比較例）
ここで、比較例を用いて、実施の形態１にかかる半導体装置１０の効果を説明する。図７は、実施の形態１に対する比較例にかかる半導体装置１０１０の構成を示す図である。比較例にかかる半導体装置１０１０は、ＨＶＩＣ２０がＨＶＩＣ１０２０に置き換えられている点、およびＨＶＩＣ１０２０にはＦｏ入力端子が備えられていない点を除き、実施の形態１にかかる半導体装置１０と同じ構成を備えている。
【００３０】
この比較例の半導体装置１０１０においては、半導体装置１０と同様に、異常時にはＬＶＩＣ３０においてＦｏ信号が出力される。このＦｏ信号に応じて、配線２５を介してＰＷＭ信号の入力があったとしても、パワー半導体素子１２ｄ、１２ｅ、１２ｆをターンオフ（遮断）する。一方、実施の形態１で述べたようにＨＶＩＣ２０とＬＶＩＣ３０とが互いに独立して動作するのと同様に、ＨＶＩＣ１０２０とＬＶＩＣ３０とが独立している。ＨＶＩＣ１０２０は、ＬＶＩＣ３０のＦｏ信号の有無を直接に検知することができないし、そのような検知に備えた特別の機能（パワー半導体素子１２を遮断する遮断部）も有していない。そうすると、Ｆｏ信号が発生しているにもかかわらず、配線２３を介してＨＶＩＣ１０２０にＰＷＭ信号が入力されることによりＨＶＩＣ１０２０がパワー半導体素子１２ａ、１２ｂ、１２ｃを駆動可能な状況がつくりだされてしまう。ＨＶＩＣ２０とは異なり、ＨＶＩＣ１０２０には、Ｆｏ入力端子および遮断部が無いからである。
【００３１】
仮に、Ｆｏ信号出力時（つまり異常発生時）にＰＷＭ信号が停止されないことに起因して、あるいは、何らかの事情でＰＷＭ信号の停止が遅れたことに起因して、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側のＩＧＢＴ）が動作し続けることとなったとする。そうすると、例えば、パワー半導体素子１２ｄ、１２ｅ、１２ｆ（Ｎ側のＩＧＢＴ）が破壊してショートした場合には、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側のＩＧＢＴ）がオンするとアーム短絡が発生してしまう。アーム短絡の結果、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側のＩＧＢＴ）も破壊され、大電流が流れる事態が生じてしまう。
【００３２】
この点、実施の形態１によれば、Ｆｏ信号の発生に応じて、ＨＶＩＣ２０およびＬＶＩＣ３０が直ちにパワー半導体素子１２をターンオフ（遮断）することが可能となる。従って、アーム短絡を確実に防止することができる。
【００３３】
なお、上述した実施の形態１においては、パワー半導体素子１２ｄ、１２ｅ、１２ｆが、本願明細書の「課題を解決するための手段」に記載した前記第１の発明における「第１パワー半導体素子」に、パワー半導体素子１２ａ、１２ｂ、１２ｃが、前記第１の発明における「第２パワー半導体素子」に、ＬＶＩＣ３０が、前記第１の発明における「第１集積回路」に、ＬＶＩＣ３０のＦｏ出力端子が、前記第１の発明における「第１端子」に、ＨＶＩＣ２０が、前記第１の発明における「第２集積回路」に、Ｆｏ入力端子（Ｆｏ−ｉｎ）が、前記第１の発明における「第２端子」に、それぞれ相当している。
【００３４】
実施の形態２．
図２は、本発明の実施の形態２にかかる半導体装置１１０の構成を示す図である。図２は、実施の形態２にかかる半導体装置１１０において、実施の形態１にかかる半導体装置１０との回路上の相違点を部分的に示す拡大図である。パワー半導体素子１２等の、半導体装置１０と同様の構成については、便宜上、図示を省略している。
【００３５】
半導体装置１１０は、パワー半導体素子１２ａ〜１２ｆ、ＨＶＩＣ２０およびＬＶＩＣ３０を内部に収納（封止）するトランスファーモールド樹脂封止体を備えている。図示しないが、パワー半導体素子１２が取り付けられるリードフレームや、ボンディングワイヤ、ヒートシンク等もあわせてモールド樹脂で封止されている。この点は、実施の形態１において半導体装置１０がケース内に各種構成を搭載したのとは相違している。
【００３６】
ＨＶＩＣ２０のＦｏ入力端子（Ｆｏ−ｉｎ）は、リード端子２７と接続している。リード端子２７は、トランスファーモールド樹脂封止体（符号１１０の破線）の外部に露出する露出部を備えている。また、ＬＶＩＣ３０についても、Ｆｏ出力端子が、リード端子（図では特に明記せず）を介して配線２４と接続している。配線２４と接続するためのこのリード端子も、トランスファーモールド樹脂封止体の外部に露出する露出部を備えている。
【００３７】
図２において、リード端子２７と配線２４との間を結ぶ破線１１１は、ユーザの基板に形成される配線を示している。ユーザの基板とは、すなわち、ユーザが半導体装置１０（パワーモジュール）を用いて所望のシステムを構築する際に、半導体装置１０の電気的接続用に用いられる回路基板である。
トランスファーモールド構造において、内部でＨＶＩＣ２０、ＬＶＩＣ３０の間の配線が確保できない場合がある。これに対処するため、実施の形態２にかかる半導体装置１１０では、ユーザの基板において接続できるように、リード端子２７を設けた。
また、Ｕ、Ｖ、Ｗの出力が地絡した場合の保護などを行う際に、配線１１１を無くしてリード端子２７が配線２４から分離した状態において、マイコン（ＭＣＵ）から、ＨＶＩＣ２０側のＦｏ入力端子へと信号入力（Ｆｏ信号に相当するロー信号）を行うことができる。これによって、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側ＩＧＢＴ）のみを対象にして、遮断保護を行うこともできる。
【００３８】
なお、上記の実施の形態２では、特にトランスファーモールド型パワーモジュールについて説明したが、本発明はこれに限られない。実施の形態２にかかるリード端子２７を、ケース型の半導体装置（半導体装置１０）に設けても良い。
【００３９】
なお、上記の実施の形態２はリード端子２７がトランスファーモールド樹脂封止体の外部に露出するものであるが、仮に駆動ＩＣのＦｏ端子をリード端子を介さずに直接にトランスファーモールド樹脂封止体の外部に露出させた場合にも同様の目的を達することができる。従って、このような実施形態も、実施の形態２の変形例として、本発明の一形態に該当する。
【００４０】
実施の形態３．
図３は、本発明の実施の形態３にかかる半導体装置２１０の構成を示す図である。半導体装置２１０は、下記の２つの点で半導体装置１０と相違している。
（１）ＨＶＩＣ２０およびＬＶＩＣ３０に代えて、ＨＶＩＣ１２０およびＬＶＩＣ１３０を備えている点
（２）プルアップ抵抗４２および５Ｖ電源を、備えていない点
これらの点以外については、半導体装置２１０は、実施の形態１にかかる半導体装置１０と同様の構成を備えている。
【００４１】
ＬＶＩＣ１３０は、Ｆｏ出力端子へのＦｏ信号を出力する回路のロジックが、ＬＶＩＣ３０とは異なっている。ＬＶＩＣ１３０は、Ｆｏ出力端子に対して、通常時（非異常時）にはロー（Ｌｏ）出力を発し、異常時（Ｆｏ信号出力時）にはハイ（Ｈｉ）出力を発するものである。これに応じて、ＨＶＩＣ１２０は、Ｆｏ入力端子にハイ信号が入力されたときに、保護動作（パワー半導体素子１２ａ、１２ｂ、１２ｃの遮断）が行われる。これにより、５／１５Ｖなどへのプルアップが不要となる。従って、５／１５Ｖなどへのプルアップをした場合に、電源電圧が低下したときにＦｏ信号出力があったと誤って検出してしまうことを、防止することができる。
【００４２】
実施の形態４．
図４は、本発明の実施の形態４にかかる半導体装置３１０の構成を示す図である。図４は、実施の形態４にかかる半導体装置３１０において、実施の形態３にかかる半導体装置２１０との回路上の相違点を部分的に示す拡大図である。パワー半導体素子１２等の、半導体装置１０と同様の構成については、便宜上、図示を省略している。
実施の形態４は、実施の形態３にかかる半導体装置２１０に対して、実施の形態２に記載した技術的思想（リード端子２７の設置）を適用するものである。
【００４３】
半導体装置３１０は、パワー半導体素子１２ａ〜１２ｆ、ＨＶＩＣ２０およびＬＶＩＣ３０を内部に収納（封止）するトランスファーモールド樹脂封止体を備えている。図示しないが、実施の形態４においても、実施の形態２と同様に、リードフレーム等があわせてモールド樹脂で封止されている。この点は、実施の形態３において半導体装置２１０がケース内に各種構成を搭載したのとは相違している。
【００４４】
ＨＶＩＣ１２０のＦｏ入力端子（Ｆｏ−ｉｎ）は、リード端子１２７と接続している。リード端子１２７は、トランスファーモールド樹脂封止体（符号３１０の破線）の外部に露出する露出部を備えている。また、ＬＶＩＣ１３０についても、Ｆｏ出力端子が、リード端子（図では特に明記せず）を介して配線２４と接続している。配線２４と接続するためのこのリード端子も、トランスファーモールド樹脂封止体の外部に露出する露出部を備えている。
【００４５】
図４において、リード端子１２７と配線１２４との間を結ぶ破線１１１は、ユーザの基板に形成される配線を示している。
実施の形態４においても、実施の形態２と同様に、実施の形態４にかかる半導体装置３１０では、ユーザの基板において接続できるように、リード端子１２７を設けたものである。
また、実施の形態４でも、実施の形態２にかかる半導体装置１１０と同様に、Ｕ、Ｖ、Ｗの出力が地絡した場合の保護などを行う際に、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側ＩＧＢＴ）のみを対象にして、遮断保護を行ってもよい。
【００４６】
なお、実施の形態２と同様に、実施の形態４にかかるリード端子１２７を、ケース型の半導体装置（半導体装置３１０）に設けても良い。
【００４７】
実施の形態５．
図５は、本発明の実施の形態５にかかる半導体装置４１０の構成を示す図である。半導体装置４１０は、ＨＶＩＣ２０およびＬＶＩＣ３０に代えて、ＨＶＩＣ４２０およびＬＶＩＣ４３０を備えている点で、半導体装置１０と相違している。この点を除き、半導体装置４１０は、半導体装置１０と同様の構成を備えている。
【００４８】
実施の形態１においてＨＶＩＣ２０はＦｏ入力端子（Ｆｏ−ｉｎ）を備えていたが、実施の形態５ではＨＶＩＣ４２０がＦｏ出力端子を備えている。また、実施の形態１においてＬＶＩＣ３０はＦｏ出力端子のみを備えていたが、実施の形態５ではＬＶＩＣ４３０がＦｏ出力端子およびＦｏ入力端子（Ｆｏ−ｉｎ）を備えている。ＨＶＩＣ４２０およびＬＶＩＣ４３０は、ともに、Ｆｏ信号を出力するための回路（異常信号出力部）を備えている。また、ＬＶＩＣ４３０は、実施の形態１でＨＶＩＣ２０が備えていた遮断部（Ｆｏ信号の入力に応じてパワー半導体素子１２を遮断する回路）を備えている。
実施の形態５においては、ＨＶＩＣ４２０のＦｏ出力端子が、配線４２６を介して、ＬＶＩＣ４３０のＦｏ入力端子と接続する。また、ＬＶＩＣ４３０のＦｏ出力端子は、実施の形態１と同様に配線２４を介してマイコン（ＭＣＵ）と接続する。配線４２６は、半導体装置４１０のケース内（図５の破線内部）に、例えば基板上の配線やワイヤ等として設けられている。
上記のように、実施の形態５によれば、ＨＶＩＣ４２０とＬＶＩＣ４３０のそれぞれに、異常時のＦｏ出力端子および異常信号出力部が設けられている。ＬＶＩＣ４３０で異常検出（Ｆｏ信号出力）があった場合だけでなく、ＨＶＩＣ４２０側において異常（短絡の発生、電圧低下ＵＶの発生、温度保護機能が動作したとき等）に、ＬＶＩＣ４３０でもそのＨＶＩＣ４２０の異常を検出することができる。さらに、ＬＶＩＣ４３０が備える遮断部が、ＨＶＩＣ４２０からＦｏ入力端子（Ｆｏ−ｉｎ）へのＦｏ信号の入力に応じて、パワー半導体素子１２ｄ、１２ｅ、１２ｆの遮断を行うことができる。
【００４９】
以上のとおり、実施の形態５にかかる半導体装置４１０によれば、Ｆｏ信号を出力する機能をＨＶＩＣ４２０に設けて、ＬＶＩＣ４３０がＨＶＩＣ４２０の異常検出を行うことができるようにした。従って、パワー半導体素子１２ａ〜１２ｆのすべてについて、必要に応じた遮断措置が可能となり、パワー半導体素子１２ａ〜１２ｆの保護を確保することができる。
【００５０】
なお、上述した実施の形態５においては、パワー半導体素子１２ａ、１２ｂ、１２ｃが、本願明細書の「課題を解決するための手段」に記載した前記第２の発明における「第１パワー半導体素子」に、パワー半導体素子１２ｄ、１２ｅ、１２ｆが、前記第２の発明における「第２パワー半導体素子」に、ＨＶＩＣ４２０が、前記第２の発明における「第１集積回路」に、ＬＶＩＣ４３０が、前記第２の発明における「第２集積回路」に、ＬＶＩＣ４３０のＦｏ出力端子が、前記第２の発明における「第３端子」に、それぞれ相当している。
【００５１】
なお、実施の形態５に対して、実施の形態３にかかる技術（Ｆｏ出力端子へのＦｏ信号を出力する回路のロジックを、Ｆｏ出力端子に対して、通常時（非異常時）にはロー（Ｌｏ）出力を発し、異常時（Ｆｏ信号出力時）にはハイ（Ｈｉ）出力を発するように構築する）を用いても良い。
【００５２】
実施の形態６
図６は、本発明の実施の形態６にかかる半導体装置５１０の構成を示す図である。図６は、実施の形態６にかかる半導体装置５１０において、実施の形態５にかかる半導体装置４１０との回路上の相違点を部分的に示す拡大図である。パワー半導体素子１２等の、半導体装置４１０と同様の構成については、便宜上、図示を省略している。
実施の形態６は、実施の形態５にかかる半導体装置４１０に対して、実施の形態２に記載した技術的思想（リード端子２７の設置）を、応用するものである。
【００５３】
半導体装置５１０は、パワー半導体素子１２ａ〜１２ｆ、ＨＶＩＣ２０およびＬＶＩＣ３０を内部に収納（封止）するトランスファーモールド樹脂封止体を備えている。図示しないが、実施の形態６においても、実施の形態２と同様に、リードフレーム等があわせてモールド樹脂で封止されている。
【００５４】
ＨＶＩＣ４２０のＦｏ出力端子は、リード端子２２７と接続している。リード端子２２７は、トランスファーモールド樹脂封止体（符号５１０の破線）の外部に露出する露出部を備えている。
ＬＶＩＣ４３０のＦｏ入力端子（Ｆｏ−ｉｎ）は、リード端子２２８と接続している。リード端子２２８も、トランスファーモールド樹脂封止体（符号５１０の破線）の外部に露出する露出部を備えている。また、ＬＶＩＣ４３０のＦｏ出力端子も、リード端子（図では特に明記せず）を介して配線２４と接続している。配線２４と接続するためのこのリード端子も、トランスファーモールド樹脂封止体の外部に露出する露出部を備えている。
【００５５】
図６において、リード端子２２７とリード端子２２８との間を結ぶ破線５１１は、ユーザの基板に形成される配線を示している。
実施の形態６においても、実施の形態２と同様の考え方に基づいて、実施の形態６にかかる半導体装置５１０では、ユーザの基板において接続できるように、リード端子２２７および２２８を設けたものである。
実施の形態６でも、実施の形態２にかかる半導体装置１１０と同様に、Ｕ、Ｖ、Ｗの出力が地絡した場合の保護などを行う際に、パワー半導体素子１２ａ、１２ｂ、１２ｃ（Ｐ側ＩＧＢＴ）のみを対象にして、遮断保護を行ってもよい。
【００５６】
なお、実施の形態６にかかるリード端子２２７やリード端子２２８を、ケース型の半導体装置（半導体装置５１０）に設けても良い。
なお、実施の形態６において、さらに、ＨＶＩＣ４２０側にもＦｏ入力端子（Ｆｏ−ｉｎ）を設けて、その内部に遮断部を設けてもよい。つまり、ＨＶＩＣ４２０およびＬＶＩＣ４３０が、ともに、Ｆｏ出力端子、Ｆｏ入力端子（Ｆｏ−ｉｎ）、異常信号発生部および遮断部を備えるものであってもよい。そして、ＨＶＩＣ４２０の「Ｆｏ出力端子」とＬＶＩＣ４３０の「Ｆｏ入力端子」とを接続し、かつ、ＨＶＩＣ４２０の「Ｆｏ入力端子」とＬＶＩＣ４３０の「Ｆｏ出力端子」とを接続してもよい。このような構成によれば、ＨＶＩＣ４２０とＬＶＩＣ４３０の少なくとも一方でＦｏ信号が出力された場合に、その両方について遮断部によるパワー半導体素子１２の遮断を迅速かつ確実に実行することができる。
【００５７】
なお、本発明は、実施の形態１乃至６において説明した具体的構造や図１乃至６に回路図として示した具体的回路のみに限定的に解釈されるべきではない。実施の形態１乃至６は本発明の好適な実施の一例ではあるが、その範囲を限定するものではなく本発明の要旨を逸脱しない範囲において種々変形実施可能である。
【００５８】
例えば、パワー半導体素子１２としては、ＩＧＢＴに限定されず、ＭＯＳＦＥＴ等の各種のパワー半導体素子を用いてもよい。
【００５９】
例えば、図１乃至６ではＨＶＩＣ２０を１つのブロックとして図示しているが、本発明はこれに限られるものではない。例えば、具体的な製品仕様によっては、パワー半導体素子１２ａ、１２ｂ、１２ｃについて１つずつ個別にＨＶＩＣを設けた半導体装置であってもよい。パワー半導体素子１２ａ、１２ｂ、１２ｃについて１つずつ個別のＨＶＩＣを備えた半導体装置であれば、各ＨＶＩＣの入力信号用の配線は１本（１つのパワー半導体素子につき１本）としてもよい。
【００６０】
また、実施の形態１乃至６では、三相インバータ回路を前提としたが、本発明の適用対象は必ずしも三相インバータに限られない。アーム回路を少なくとも１つ有する半導体装置に対しては、本発明を適用することでパワー半導体素子の保護を適切に図ることができるため、本発明を適用する実益があるからである。アーム回路における上アーム（Ｐ側パワー半導体素子）と下アーム（Ｎ側パワー半導体素子）とを、それぞれ個別の回路で駆動する半導体装置（典型的には、ＨＶＩＣやＬＶＩＣといった２つの駆動ＩＣを有する半導体装置）に対して、本発明を適用することができる。
【００６１】
なお、パワー半導体素子１２ａ〜１２ｆは、Ｓｉパワー半導体素子、ＳｉＣパワー半導体素子、または、珪素（Ｓｉ）以外の各種の化合物半導体材料を用いたパワー半導体素子であっても良い。珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム系材料又はダイヤモンドがある。このようなワイドバンドギャップ半導体によって形成されたスイッチング素子やダイオード素子は、耐電圧性が高く、許容電流密度も高いため、スイッチング素子やダイオード素子の小型化が可能であり、これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能となる。また耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、それらの構成を含む半導体モジュールについて一層の小型化が可能になる。更に電力損失が低いため、スイッチング素子やダイオード素子の高効率化が可能であり、ひいては半導体モジュールの高効率化が可能になる。なお、その場合には、スイッチング素子（パワー半導体素子１２）やダイオード素子（フリーホイールダイオード）の両方がワイドバンドギャップ半導体によって形成されていることが望ましいが、いずれか一方の素子がワイドバンドギャップ半導体によって形成されていてもよい。
【００６２】
なお、上記実施の形態１乃至６は、各実施形態の趣旨を逸脱しない範囲で、相互に組み合わせて用いても良い。それぞれの実施の形態に変形例として記載した構成についても、その実施の形態の趣旨を逸脱しない範囲で、他の実施の形態と組み合わせて用いても良い。
【符号の説明】
【００６３】
１０、１１０、２１０、３１０、４１０、５１０ 半導体装置
１２ａ〜１２ｆ パワー半導体素子
２３、２４、２５、４０、１１１、１２４、４２６、５１１ 配線
２７、１２７、２２７、２２８ リード端子
４２ プルアップ抵抗
４４ キャパシタ
４６ 抵抗
４８ シャント抵抗
１０１０ 半導体装置
２０、１２０、４２０ ＨＶＩＣ（高耐圧ＩＣ）
３０、１３０、４３０ ＬＶＩＣ（低耐圧ＩＣ）
１０１０ 半導体装置（比較例）
１０２０ ＨＶＩＣ
【特許請求の範囲】
【請求項１】
第１パワー半導体素子と、
前記第１パワー半導体素子に接続してアーム回路を形成する第２パワー半導体素子と、
前記第１パワー半導体素子を駆動する第１素子駆動部、第１端子、および所定の場合に前記第１端子に異常信号を出力する異常信号出力部を備えた第１集積回路と、
前記第２パワー半導体を駆動する第２素子駆動部、第２端子、および前記第２端子への前記異常信号の入力に応じて前記第２パワー半導体素子をオフとする遮断部を備えた第２集積回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第２集積回路は、前記第２パワー半導体素子の制御にかかる制御信号が入力される制御信号入力端子を備え、
前記遮断部は、前記第２端子への前記異常信号の入力に応じて、前記制御信号入力端子に対する前記制御信号の入力にかかわらず、前記第２パワー半導体素子をオフとすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１パワー半導体素子を３つ備え、
前記第２パワー半導体素子を３つ備え、
前記３つの第１パワー半導体素子と前記３つの第２パワー半導体素子とが１組ずつ直列接続した回路であって、前記３つの第１パワー半導体素子がローサイドであり前記３つの第２パワー半導体素子がハイサイドである三相インバータ回路を備え、
前記第１集積回路は、前記第１パワー半導体素子をローサイドスイッチング素子として駆動する低耐圧集積回路であり、
前記第２集積回路は、前記第２パワー半導体素子をハイサイドスイッチング素子として駆動する１つ又は複数の高耐圧集積回路であり、
前記第１集積回路は、前記第１端子への前記異常信号の出力に応じて前記第１素子駆動部と前記第１パワー半導体素子との間の接続をオフとする遮断部をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記アーム回路において、前記第１パワー半導体素子がハイサイドスイッチング素子であり、前記第２パワー半導体素子がローサイドスイッチング素子であり、
前記第１集積回路は、前記第１パワー半導体素子を駆動する高耐圧集積回路であり、
前記第２集積回路は、前記第２パワー半導体素子を駆動する低耐圧集積回路であり、
さらに、
前記第２集積回路は、
第３端子と、
所定の場合に前記第３端子に異常信号を出力する第２異常信号出力部を備えた第２集積回路と、
を備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
ケースを備え、
前記第１パワー半導体素子、前記第２パワー半導体素子、前記第１集積回路、および前記第２集積回路が前記ケース内に収納され、
前記ケース内に設けられ前記第１端子と前記第２端子とを電気的に接続する配線を、さらに備えることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１パワー半導体素子、前記第２パワー半導体素子、前記第１集積回路、および前記第２集積回路を封止するトランスファーモールド樹脂封止体を備え、
前記第１端子又は前記第１端子と接続するリード端子が、前記トランスファーモールド樹脂封止体の外部に露出する露出部を備え、
前記第２端子又は前記第２端子と接続するリード端子が、前記トランスファーモールド樹脂封止体の外部に露出する露出部を備えることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項７】
前記異常信号出力部は、非異常時に前記第１端子をロー出力とし、異常時に前記第１端子をハイ出力とするものであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項１】
第１パワー半導体素子と、
前記第１パワー半導体素子に接続してアーム回路を形成する第２パワー半導体素子と、
前記第１パワー半導体素子を駆動する第１素子駆動部、第１端子、および所定の場合に前記第１端子に異常信号を出力する異常信号出力部を備えた第１集積回路と、
前記第２パワー半導体を駆動する第２素子駆動部、第２端子、および前記第２端子への前記異常信号の入力に応じて前記第２パワー半導体素子をオフとする遮断部を備えた第２集積回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第２集積回路は、前記第２パワー半導体素子の制御にかかる制御信号が入力される制御信号入力端子を備え、
前記遮断部は、前記第２端子への前記異常信号の入力に応じて、前記制御信号入力端子に対する前記制御信号の入力にかかわらず、前記第２パワー半導体素子をオフとすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１パワー半導体素子を３つ備え、
前記第２パワー半導体素子を３つ備え、
前記３つの第１パワー半導体素子と前記３つの第２パワー半導体素子とが１組ずつ直列接続した回路であって、前記３つの第１パワー半導体素子がローサイドであり前記３つの第２パワー半導体素子がハイサイドである三相インバータ回路を備え、
前記第１集積回路は、前記第１パワー半導体素子をローサイドスイッチング素子として駆動する低耐圧集積回路であり、
前記第２集積回路は、前記第２パワー半導体素子をハイサイドスイッチング素子として駆動する１つ又は複数の高耐圧集積回路であり、
前記第１集積回路は、前記第１端子への前記異常信号の出力に応じて前記第１素子駆動部と前記第１パワー半導体素子との間の接続をオフとする遮断部をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記アーム回路において、前記第１パワー半導体素子がハイサイドスイッチング素子であり、前記第２パワー半導体素子がローサイドスイッチング素子であり、
前記第１集積回路は、前記第１パワー半導体素子を駆動する高耐圧集積回路であり、
前記第２集積回路は、前記第２パワー半導体素子を駆動する低耐圧集積回路であり、
さらに、
前記第２集積回路は、
第３端子と、
所定の場合に前記第３端子に異常信号を出力する第２異常信号出力部を備えた第２集積回路と、
を備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
ケースを備え、
前記第１パワー半導体素子、前記第２パワー半導体素子、前記第１集積回路、および前記第２集積回路が前記ケース内に収納され、
前記ケース内に設けられ前記第１端子と前記第２端子とを電気的に接続する配線を、さらに備えることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１パワー半導体素子、前記第２パワー半導体素子、前記第１集積回路、および前記第２集積回路を封止するトランスファーモールド樹脂封止体を備え、
前記第１端子又は前記第１端子と接続するリード端子が、前記トランスファーモールド樹脂封止体の外部に露出する露出部を備え、
前記第２端子又は前記第２端子と接続するリード端子が、前記トランスファーモールド樹脂封止体の外部に露出する露出部を備えることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項７】
前記異常信号出力部は、非異常時に前記第１端子をロー出力とし、異常時に前記第１端子をハイ出力とするものであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−５５７３９（Ｐ２０１３−５５７３９Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９０７４９（Ｐ２０１１−１９０７４９）
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
[ Back to top ]