半導体集積回路装置
【課題】 電源回路のレイアウト面積を縮小するとともに、書き込み／読み出し／消去動作に用いられる昇圧電圧、および降圧電圧を安定して供給する。
【解決手段】 フラッシュメモリの読み出し／書き込み／消去電圧生成回路５には、内部電源電圧ＶＤＤから昇圧電圧ＶＰ１を生成する昇圧回路２０、該昇圧電圧ＶＰ１から昇圧電圧ＶＰＰを生成する昇圧回路２１、および昇圧電圧ＶＰ１から、降圧電圧ＶＤＬを生成する降圧回路２２が設けられている。また、昇圧回路２１には昇圧電圧ＶＰＰを安定化させる安定化回路２１ａが設けられ、降圧回路２２には降圧電圧ＶＤＬを安定化させる安定化回路２２ａが設けられている。そして、昇圧回路２０の安定化回路を省略することにより、出力負荷変動に対するレスポンスを良好にし、半導体チップのレイアウト面積を小さくしながら低消費電力化を実現する。
【解決手段】 フラッシュメモリの読み出し／書き込み／消去電圧生成回路５には、内部電源電圧ＶＤＤから昇圧電圧ＶＰ１を生成する昇圧回路２０、該昇圧電圧ＶＰ１から昇圧電圧ＶＰＰを生成する昇圧回路２１、および昇圧電圧ＶＰ１から、降圧電圧ＶＤＬを生成する降圧回路２２が設けられている。また、昇圧回路２１には昇圧電圧ＶＰＰを安定化させる安定化回路２１ａが設けられ、降圧回路２２には降圧電圧ＶＤＬを安定化させる安定化回路２２ａが設けられている。そして、昇圧回路２０の安定化回路を省略することにより、出力負荷変動に対するレスポンスを良好にし、半導体チップのレイアウト面積を小さくしながら低消費電力化を実現する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置における電源電圧の供給技術に関し、特に、不揮発性半導体メモリにおける昇圧電圧、および降圧電圧の安定供給化に適用して有効な技術に関するものである。
【背景技術】
【０００２】
たとえば、フラッシュメモリなどの不揮発性半導体メモリには、データの書き込み／消去などに用いられる電源電圧よりも高い電圧レベルの昇圧電圧を生成する昇圧回路、およびデータの読み出しなどに用いられる電源電圧よりも低い電圧レベルの降圧電圧を生成する降圧回路などが備えられている。
【０００３】
たとえば、２種類の電源電圧に対応して動作する、デュアルボルテージ対応のフラッシュメモリにおいて、昇圧回路は、２以上の昇圧部が直列接続された構成からなり、これら昇圧部によって電源電圧を段階的に昇圧し、所望の昇圧電圧を生成する。
【０００４】
この昇圧部は、チャージポンプ回路、および該チャージポンプ回路の動作制御を行い、昇圧電圧を安定化させる安定化回路から構成されている。
【０００５】
チャージポンプ回路は、並列型チャージポンプ回路、あるいは直列型チャージポンプ回路などが知られている。
【０００６】
並列型チャージポンプ回路は、複数のデプレション形ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタからなる昇圧容量が並列接続された構成からからなる。
【０００７】
また、直列型チャージポンプ回路は、複数の昇圧容量に電源電圧をチャージした後、すべての静電容量を直列に接続する構成からなる。
【０００８】
なお、この種の昇圧回路について詳しく述べてある技術として、たとえば、高電圧の発生下におけるバックバイアス依存性によるチャージトランス効率を低下させることなく、効率よく高電圧を生成するものがある（特許文献１参照）。
【特許文献１】特開２００３−１８７５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、上記のような半導体集積回路装置における昇圧回路では、次のような問題点があることが本発明者により見い出された。
【００１０】
すなわち、昇圧回路を構成する昇圧部毎に安定化回路が設けられているので、半導体チップのレイアウト面積が大きくなり、かつ該消費電力も大きくなってしまうという問題がある。
【００１１】
また、昇圧部毎に安定化回路が設けられることによって、該安定化回路毎に制御フィードバックのタイムラグなどが発生してしまい出力負荷変動に対してレスポンスが悪化し、精度の高い昇圧電圧が得られない恐れがある。
【００１２】
本発明の目的は、電源回路のレイアウト面積を縮小するとともに、書き込み／読み出し／消去動作に用いられる昇圧電圧、および降圧電圧を安定して高精度に供給する技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、複数の不揮発性メモリセルを有するメモリアレイと、外部から供給される外部電源電圧から、昇圧電圧、および降圧電圧を生成する昇降圧電源部とを備えた半導体集積回路装置であって、該昇降圧電源部は、直列接続された少なくとも２つの昇圧回路と、少なくとも２つの昇圧回路のうち、最終段の昇圧回路に接続され、最終段の昇圧回路の動作制御を行う第１の安定化回路と、少なくとも２つの昇圧回路のうち、最終段の昇圧回路に接続された前段の昇圧回路よって昇圧された昇圧電圧を降圧して降圧電圧を生成する降圧回路と、該降圧回路に接続され、その降圧回路の動作制御を行う第２の安定化回路とよりなるものである。
【００１６】
また、本願のその他の発明の概要を簡単に示す。
【００１７】
本発明の半導体集積回路装置は、初段の昇圧回路が並列型チャージポンプ回路よりなり、該並列型チャージポンプ回路を構成する初段のスイッチ用トランジスタのしきい値電圧が最も高いものである。
【００１８】
また、本発明の半導体集積回路装置は、前記第１の安定化回路が接続された最終段の昇圧回路、および前記第２の安定化回路が接続された降圧回路が２以上それぞれ設けられ、それら２以上の昇圧回路は、異なる電圧レベルの昇圧電圧をそれぞれ生成し、２以上の降圧回路は、異なる電圧レベルの降圧電圧をそれぞれ生成するものである。
【００１９】
さらに、本発明の半導体集積回路装置は、前記昇降圧電源部が生成する昇圧電圧、および降圧電圧は、不揮発性メモリセルに供給され、該不揮発性メモリセルに情報を格納する書き込み動作、不揮発性メモリセルに格納した情報を読み出す読み出し動作、不揮発性メモリセルに格納した情報を消去する消去動作の各動作に用いられるものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
（１）出力変動に対してのレスポンスが良好となるので、半導体集積回路装置の信頼性を向上させることができる。
【００２２】
（２）昇降圧電源部に供給される電源電圧が低電圧であっても、高精度で、かつ安定した昇圧電圧を少ない消費電力で生成することができるので、半導体集積回路装置の性能を向上させることができる。
【００２３】
（３）昇降圧電源部の回路構成が簡単になるので、半導体集積回路装置を小型化することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
図１は、本発明の実施の形態１によるフラッシュメモリのブロック図、図２は、図１のフラッシュメモリに設けられた読み出し／書き込み／消去電圧生成回路の一例を示すブロック図、図３は、図２の読み出し／書き込み／消去電圧生成回路に設けられた昇圧回路の一例を示す回路図、図４は、図２の読み出し／書き込み／消去電圧生成回路における他の構成例を示すブロック図である。
【００２６】
本実施の形態１において、フラッシュメモリ（半導体集積回路装置）１は、たとえば、１．８Ｖ程度と３．３Ｖ程度との２つの動作電圧に対応したデュアルボルテージ対応の不揮発性半導体メモリである。
【００２７】
フラッシュメモリ１は、図１に示すように、入出力回路２、ロジック回路３、メモリ回路４、および読み出し／書き込み／消去電圧生成回路（昇降圧電源部）５から構成されている。
【００２８】
入出力回路２は、マルチプレクサ６、データ入力バッファ７、制御信号バッファ８、ならびに電源回路９から構成されている。ロジック回路３は、ページアドレスバッファ１０、入力データコントローラ１１、カラムアドレスカウンタ１２、および読み出し／書き込み／消去コントローラ１３から構成されている。メモリ回路４は、データ出力バッファ１４、Ｘデコーダ１５、Ｙデコーダ１６、Ｙゲート１７、データレジスタ１８、およびメモリアレイ１９から構成されている。
【００２９】
入出力回路２において、マルチプレクサ６には、各データ入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を通じてデータが入出力され、このマルチプレクサ６で入力または出力が切り替えられる。データ入力バッファ７は、マルチプレクサ６を介した入力データを一時的に格納し、ロジック回路３の入力データコントローラ１１に出力する。
【００３０】
制御信号バッファ８には、各制御信号入力端子ＣＥ（チップイネーブル），ＲＥ（リードイネーブル），ＷＥ（ライトイネーブル），ＷＰ（ライトプロテクト），ＣＬＥ（コマンドラッチイネーブル），ＡＬＥ（アドレスラッチイネーブル），ＰＲＥ（パワーオンオートリードイネーブル），ＤＳＥ（ディープスタンバイイネーブル）を通じて各制御信号が入力され、該制御信号バッファ８に一時的に格納され、ロジック回路３の読み出し／書き込み／消去コントローラ１３に出力される。
【００３１】
また、読み出し／書き込み／消去コントローラ１３から直接、制御信号出力端子Ｒ／Ｂ（レディ／ビジー）を通じて制御信号が出力される。なお、これらの各制御信号において、ＣＥ，ＲＥ，ＷＥ，ＷＰ，ＤＳＥ，Ｂは、図において各記号にバーを付している通り反転信号である。
【００３２】
電源回路９は、外部供給される電源電圧ＶＣＣから内部電源電圧ＶＤＤを生成し、ロジック回路３、および読み出し／書き込み／消去電圧生成回路５に供給する。
【００３３】
ロジック回路３において、ページアドレスバッファ１０には、マルチプレクサ６、読み出し／書き込み／消去コントローラ１３から制御信号が入力され、ページアドレスの制御信号がメモリ回路４のＸデコーダ１５に出力される。
【００３４】
入力データコントローラ１１には、データ入力バッファ７からのデータと、読み出し／書き込み／消去コントローラ１３からの制御信号が入力され、入力データの制御信号がメモリ回路４のＹゲート１７に出力される。
【００３５】
カラムアドレスカウンタ１２には、読み出し／書き込み／消去コントローラ１３から制御信号が入力され、カラムアドレスがＹデコーダ１６に出力される。読み出し／書き込み／消去コントローラ１３には、マルチプレクサ６、制御信号バッファ８から制御信号が入力され、各制御信号がロジック回路３内の各回路や、制御信号バッファ８、メモリ回路４内のデータ出力バッファ１４、読み出し／書き込み／消去電圧生成回路５に出力される。
【００３６】
メモリ回路４において、メモリアレイ１９には、１メモリセルに１ビットのデータを格納するメモリセルが、ワード線とビット線との交点にアレイ状に配置されている。このメモリアレイ１９内の各メモリセルは、Ｘデコーダ１５、Ｙデコーダ１６、Ｙゲート１７により任意に選択される。
【００３７】
選択されたメモリセルに対するデータの読み出し、データの書き込み、データの消去が行われる。これらの読み出し、書き込み、消去のデータは、データレジスタ１８に一時的に格納され、また読み出しデータはデータ出力バッファ１４に一時的に格納されて出力される。
【００３８】
図２は、読み出し／書き込み／消去電圧生成回路５の一例を示すブロック図である。
【００３９】
読み出し／書き込み／消去電圧生成回路５は、昇圧回路２０，２１、降圧回路２２、および安定化回路２１ａ，２２ａから構成されている。
【００４０】
昇圧回路２０の入力部には、内部電源電圧ＶＤＤが入力されるように接続されており、該昇圧回路２０の出力部には、昇圧回路２１の入力部、および降圧回路２２の入力部がそれぞれ接続されている。
【００４１】
そして、昇圧回路２１の出力部から昇圧電圧ＶＰＰが出力され、降圧回路２２から降圧電圧ＶＤＬが出力される。昇圧回路２１の出力部には、安定化回路（第１の安定化回路）２１ａが接続されており、降圧回路２２の出力部には、安定化回路（第２の安定化回路）２２ａが接続されている。
【００４２】
昇圧回路２０は、内部電源電圧ＶＤＤを昇圧して昇圧電圧ＶＰ１を生成する。昇圧回路２１は、入力された昇圧電圧ＶＰ１から、昇圧電圧ＶＰＰを生成し、データの書き込み／消去電圧としてメモリ回路４に供給する。
【００４３】
降圧回路２２は、入力された昇圧電圧ＶＰ１を任意の電圧レベルまで降圧して降圧電圧ＶＤＬを生成し、データの読み出し電圧としてメモリ回路４に供給する。
【００４４】
安定化回路２１ａは、昇圧回路２１から出力される昇圧電圧ＶＰＰの電圧レベルをモニタし、昇圧電圧ＶＰＰがほぼ一定レベルとなるように昇圧回路２１の動作制御を行う。安定化回路２２ａは、降圧回路２２から出力される降圧電圧ＶＤＬの電圧レベルをモニタし、降圧電圧ＶＤＬがほぼ一定レベルとなるように該降圧回路２２の動作制御を行う。
【００４５】
次に、本実施の形態１における読み出し／書き込み／消去電圧生成回路５の作用について説明する。
【００４６】
フラッシュメモリ１がデータの書き込み／消去動作を行う場合、読み出し／書き込み／消去コントローラ１３から、読み出し／書き込み／消去電圧生成回路５に対して制御信号が出力される。
【００４７】
これを受けて、昇圧回路２０，２１が起動し、昇圧動作を開始する。初段の昇圧回路２０は、安定化回路が設けられていないので、動作制御されることなく昇圧動作を行い、昇圧電圧ＶＰ１を生成する。
【００４８】
昇圧回路２１は、入力された昇圧電圧ＶＰ１から、昇圧電圧ＶＰＰを生成するが、この場合、安定化回路２１ａによって該昇圧電圧ＶＰＰがほぼ一定レベルに保たれるように昇圧回路２１の動作制御が行われる。
【００４９】
このように、初段の昇圧回路２０に安定化回路を省略したことにより、半導体チップのレイアウト面積を小さくすることができ、消費電力も小さくすることができる。
【００５０】
また、昇圧回路２０をフリーで動作させることによって、出力負荷変動に対するレスポンスを良好にすることができる。
【００５１】
図３は、昇圧回路２０の一例を示す回路図である。
【００５２】
昇圧回路２０は、たとえば、直列型チャージポンプ回路からなり、図示するように、スイッチ（スイッチ用トランジスタ）ＳＷ１〜ＳＷ１１、および静電容量Ｃ１〜Ｃ４から構成されている。スイッチＳＷ１〜ＳＷ１１は、たとえば、ＮチャネルＭＯＳトランジスタなどからなる。
【００５３】
スイッチＳＷ１，ＳＷ３，ＳＷ６，ＳＷ９の一方の接続部には、内部電源電圧ＶＤＤが供給されるようにそれぞれ接続されている。また、スイッチＳＷ４，ＳＷ７，ＳＷ１０の他方の接続部には、基準電位ＶＳＳが接続されている。
【００５４】
スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ６，ＳＷ７，ＳＷ９，ＳＷ１０の制御端子（ゲート）には、クロック信号／φが入力されるようにそれぞれ接続されている。スイッチＳＷ２，ＳＷ５，ＳＷ８，ＳＷ１１の制御端子、および静電容量Ｃ１の他方の接続部には、クロック信号φが入力されるようにそれぞれ接続されている。
【００５５】
このクロック信号φ，／φは、たとえば、読み出し／書き込み／消去電圧生成回路５に設けられたクロック信号生成部から出力されるクロック信号であり、これらクロック信号φ，／φは、図３の左側に示すような信号タイミングで生成されている。
【００５６】
スイッチＳＷ１の他方の接続部には、スイッチＳＷ２の一方の接続部、および静電容量Ｃ１の一方の接続部がそれぞれ接続されている。スイッチＳＷ２の他方の接続部には、静電容量Ｃ２の他方の接続部、ならびにスイッチＳＷ４の一方の接続部がそれぞれ接続されている。
【００５７】
スイッチＳＷ３の他方の接続部には、スイッチＳＷ５の一方の接続部、および静電容量Ｃ２の一方の接続部がそれぞれ接続されており、該スイッチＳＷ５の他方の接続部には、静電容量Ｃ３の他方の接続部、ならびにスイッチＳＷ７の一方の接続部がそれぞれ接続されている。
【００５８】
スイッチＳＷ６の他方の接続部には、スイッチＳＷ８の一方の接続部、および静電容量Ｃ３の一方の接続部がそれぞれ接続されており、スイッチＳＷ８の他方の接続部には、静電容量Ｃ４の他方の接続部、およびスイッチＳＷ１０の一方の接続部がそれぞれ接続されている。
【００５９】
スイッチＳＷ９の他方の接続部には、スイッチＳＷ１１の一方の接続部、ならびに静電容量Ｃ４の一方の接続部がそれぞれ接続されている。そして、スイッチＳＷ１１の他方の接続部が昇圧回路２０の出力部となり、昇圧電圧ＶＰ１が出力される。
【００６０】
これらスイッチＳＷ１〜ＳＷ１１は、クロック信号φ，／φが、Ｈｉ信号の際にＯＮとなり、Ｌｏ信号の場合にはＯＦＦとなる。
【００６１】
昇圧回路２０において、クロック信号／φがＨｉ信号となってスイッチＳＷ１，ＳＷ３，ＳＷ６，ＳＷ９がＯＮとなると、静電容量Ｃ１〜Ｃ４に電荷が蓄積される。その後、クロック信号φがＨｉ信号となり、これら静電容量Ｃ１〜Ｃ４が直列接続される。
【００６２】
このように、電荷がチャージされた静電容量Ｃ１〜Ｃ４を直列に接続することによって、内部電源電圧ＶＤＤよりも高い電圧の昇圧電圧ＶＰ１が発生することになる。
【００６３】
ここで、図３では、昇圧回路２０の構成について示したが、昇圧回路２１についても同様の回路構成からなり、異なる点は、スイッチＳＷ１，ＳＷ３，ＳＷ６，ＳＷ９の一方の接続部に昇圧回路２０によって生成された昇圧電圧ＶＰ１が供給されるように接続されているところのみである。
【００６４】
図４は、読み出し／書き込み／消去電圧生成回路５における他の構成例を示すブロック図である。
【００６５】
この場合、読み出し／書き込み／消去電圧生成回路５は、安定化回路が設けられていない昇圧回路２３を、昇圧回路２０と昇圧回路２１との間に新たに接続した構成からなり、その他の昇圧回路２０，２１、降圧回路２２、および安定化回路２１ａ，２２ａの接続構成は、図２と同様となっている。
【００６６】
そして、昇圧回路２３は、昇圧回路２０が生成した昇圧電圧ＶＰ１を昇圧し、昇圧電圧ＶＰ２を生成する。昇圧回路２１は、昇圧回路２３が生成した昇圧電圧ＶＰ２を昇圧して昇圧電圧ＶＰＰを生成し、降圧回路２２は、該昇圧電圧ＶＰ２を降圧して降圧電圧ＶＤＬを生成する。
【００６７】
このように、安定化回路がない昇圧回路２３を新たに設けたことによって、たとえば、内部電源電圧ＶＤＤがより低い電圧レベルであっても、安定した昇圧電圧ＶＰＰを生成することができる。
【００６８】
それにより、本実施の形態１によれば、フラッシュメモリ１のレイアウト面積を小さくしながら、高精度で安定した昇圧電圧ＶＰＰをメモリ回路４に供給することができる。
【００６９】
（実施の形態２）
図５は、本発明の実施の形態２によるフラッシュメモリに設けられた読み出し／書き込み／消去電圧生成回路のブロック図、図６は、図５の読み出し／書き込み／消去電圧生成回路に設けられた昇圧回路の構成例を示す回路図、図７は、図６に示す昇圧回路における昇圧効率の低下を回避する構成の一例を示した回路図、図８は、図７の昇圧回路に設けられたＰ−ＷＥＬＬのインプラがあるスイッチの説明図、図９は、図７の昇圧回路に設けられたＰ−ＷＥＬＬのインプラがないスイッチの説明図である。
【００７０】
本実施の形態２において、フラッシュメモリ１（図１）は、実施の形態１と同様に、入出力回路２、ロジック回路３、メモリ回路４、および読み出し／書き込み／消去電圧生成回路５から構成されている。
【００７１】
また、これら入出力回路２、ロジック回路３、およびメモリ回路４における回路構成も前記実施の形態１と同様であるので説明は省略する。読み出し／書き込み／消去電圧生成回路５は、図５に示すように、昇圧回路２１，２４、降圧回路２２、および安定化回路２１ａ，２２ａから構成されている。
【００７２】
初段の昇圧回路２４の入力部には、内部電源電圧ＶＤＤが入力されるように接続されており、該昇圧回路２４の出力部には、昇圧回路２１の入力部、および降圧回路２２の入力部がそれぞれ接続されている。
【００７３】
そして、昇圧回路２１の出力部から昇圧電圧ＶＰＰが出力され、降圧回路２２から降圧電圧ＶＤＬが出力される。昇圧回路２１の出力部には、安定化回路２１ａが接続されており、降圧回路２２の出力部には、安定化回路２２ａが接続されている。
【００７４】
昇圧回路２４は、内部電源電圧ＶＤＤを昇圧して昇圧電圧ＶＰ１を生成する。昇圧回路２１は、昇圧電圧ＶＰ１から、昇圧電圧ＶＰＰを生成する。降圧回路２２は、入力された昇圧電圧ＶＰ１を任意の電圧レベルまで降圧して降圧電圧ＶＤＬを生成する。
【００７５】
安定化回路２１ａは、昇圧回路２１から出力される昇圧電圧ＶＰＰの電圧レベルをモニタし、昇圧電圧ＶＰＰがほぼ一定レベルとなるように昇圧回路２１の動作制御を行う。安定化回路２２ａは、降圧回路２２から出力される降圧電圧ＶＤＬの電圧レベルをモニタし、降圧電圧ＶＤＬがほぼ一定レベルとなるように該降圧回路２２の動作制御を行う。
【００７６】
また、昇圧回路２１の回路構成は、前記実施の形態１（図３）に示したように、直列型チャージポンプ回路から構成されている。
【００７７】
図６は、昇圧回路２４の回路構成例を示す回路図である。
【００７８】
昇圧回路２４は、たとえば並列型チャージポンプ回路からなり、スイッチ（スイッチ用トランジスタ）ＳＷ１２〜ＳＷ１６、および静電容量Ｃ５〜Ｃ８から構成されている。スイッチＳＷ１２〜ＳＷ１６は、たとえば、ＮチャネルＭＯＳトランジスタなどからなる。
【００７９】
スイッチＳＷ１２の一方の接続部には、内部電源電圧ＶＤＤが供給されるように接続されている。
【００８０】
また、スイッチＳＷ１２，ＳＷ１４，ＳＷ１６の制御端子（ゲート）、および静電容量Ｃ６，Ｃ８の他方の接続部には、クロック信号／φが入力されるようにそれぞれ接続されている。スイッチＳＷ１３，ＳＷ１５の制御端子、および静電容量Ｃ５，Ｃ７の他方の接続部には、クロック信号φが入力されるようにそれぞれ接続されている。
【００８１】
このクロック信号φ，／φは、前記実施の形態１と同様に、たとえば、読み出し／書き込み／消去電圧生成回路５（図１）に設けられたクロック信号生成部から出力されるクロック信号であり、これらクロック信号φ，／φは、図６の左側に示すような信号タイミングで生成されている。
【００８２】
スイッチＳＷ１２の他方の接続部には、スイッチＳＷ１３の一方の接続部、および静電容量Ｃ５の一方の接続部がそれぞれ接続されている。スイッチＳＷ１３の他方の接続部には、静電容量Ｃ６の一方の接続部、ならびにスイッチＳＷ１４の一方の接続部がそれぞれ接続されている。
【００８３】
スイッチＳＷ１４の他方の接続部には、スイッチＳＷ１５の一方の接続部、および静電容量Ｃ７の一方の接続部がそれぞれ接続されている。スイッチＳＷ１５の他方の接続部には、静電容量Ｃ８の一方の接続部、ならびにスイッチＳＷ１６の一方の接続部がそれぞれ接続されている。そして、スイッチＳＷ１６の他方の接続部が昇圧回路２４の出力部となり、昇圧電圧ＶＰ１が出力される。
【００８４】
これらスイッチＳＷ１２〜ＳＷ１６は、前記実施の形態１と同様に、クロック信号φ，／φがＨｉ信号の際にＯＮとなり、Ｌｏ信号の場合にはＯＦＦとなる。
【００８５】
並列型チャージポンプ回路からなる昇圧回路２４は、位相の異なるクロック信号φ，／φによって、静電容量Ｃ５〜Ｃ８における電荷の蓄積と次段の静電容量への電荷の転送とを繰り返して内部電源電圧ＶＤＤよりも高い電圧である昇圧電圧ＶＰ１を生成する。
【００８６】
ここで、図６に示した並列型チャージポンプ回路からなる昇圧回路２４は、基板効果によって１段目より２段目、３段目と後段に進むに従ってスイッチとなっているＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈが高くなり電荷の転送効率が下がってしまい、昇圧効率が低下してしまう恐れがある。
【００８７】
図７は、図６に示す並列型チャージポンプ回路における昇圧効率の低下を回避する構成の一例を示した昇圧回路２４の回路図である。
【００８８】
この場合、図示するように、１段目のスイッチＳＷ１２には、Ｐ−ＷＥＬＬのインプラがあり、２段目以降のスイッチＳＷ１３〜ＳＷ１６には、Ｐ−ＷＥＬＬのインプラが入らない構成となっている。
【００８９】
これにより、１段目のスイッチＳＷ１２のしきい値電圧Ｖｔｈが２段目以降のスイッチＳＷ１３〜ＳＷ１６のしきい値電圧Ｖｔｈに比べて高くなるので、１段目のスイッチＳＷ１２でのリーク電流による電荷の逆流を抑えることができるとともに、２段目以降のスイッチＳＷ１３〜ＳＷ１６のしきい値電圧Ｖｔｈを下げることによって電荷の転送効率を上げることができる。
【００９０】
図８は、Ｐ−ＷＥＬＬのインプラがあるスイッチＳＷ１２の説明図である。
【００９１】
スイッチＳＷ１２は、前述したようにＮチャネルＭＯＳからなり、Ｐ形半導体基板２５上にＰ−ＷＥＬＬ２６が形成されており、このＰ−ＷＥＬＬ２６内に、ソース／ドレインからなる拡散層２７，２８が形成されている。
【００９２】
Ｐ形半導体基板２５上の拡散層２７，２８に挟まれた所定の位置には、チャネルが形成されており、該チャネルの上方には、絶縁膜２９を介してゲート３０が形成されている。
【００９３】
図９は、Ｐ−ＷＥＬＬのインプラがないスイッチＳＷ１３（〜ＳＷ１６）の説明図である。
【００９４】
スイッチＳＷ１３（〜ＳＷ１６）においても、前述したようにＮチャネルＭＯＳからなり、Ｐ形半導体基板３１上にソース／ドレインからなる拡散層３２，３３が形成されている。
【００９５】
そして、Ｐ形半導体基板３１上の拡散層３２，３３に挟まれた所定の位置には、チャネルが形成されており、該チャネルの上方には、絶縁膜３４を介してゲート３５が形成されている。
【００９６】
この場合、ＮチャネルＭＯＳトランジスタの形成時において、Ｐ−ＷＥＬＬインプラに対してインプラマスク３６をすることによってＰ−ＷＥＬＬインプラが入らないようにする。これにより、１枚のインプラマスク３６だけでインプラありとインプラなしのＭＯＳトランジスタを容易に形成することができる。
【００９７】
それにより、本実施の形態２においても、フラッシュメモリ１のレイアウト面積を小さくしながら、高精度で安定した昇圧電圧ＶＰＰをメモリ回路４に供給することができる。
【００９８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９９】
また、前記実施の形態１，２では、読み出し／書き込み／消去電圧生成回路５（図１）が、昇圧電圧ＶＰＰ、および降圧電圧ＶＤＬをそれぞれ生成する構成としたが、たとえば、複数の電圧レベルの昇圧電圧、および複数の電圧レベルの降圧電圧をそれぞれ生成する構成とすることもできる。
【０１００】
これにより、１つのメモリセルにある電圧レベルのしきい値を複数設定し、２ビット以上のデータを記憶させる多値記憶技術を用いた多値フラッシュメモリに用いることができる。
【０１０１】
この場合、フラッシュメモリには、読み出し／書き込み／消去電圧として複数の異なる電圧レベルの昇圧電圧ＶＰＰ１〜ＶＰＰｎ、および複数の異なる電圧レベルの降圧電圧ＶＤＬ１〜ＶＤＬｎが必要となる。
【０１０２】
図１０は、多値フラッシュメモリに用いられる読み出し／書き込み／消去電圧生成回路（昇降圧電源部）５ａの一例を示すブロック図である。
【０１０３】
図示するように、読み出し／書き込み／消去電圧生成回路５ａは、昇圧回路２０，昇圧回路２１1 〜２１n 、降圧回路２２1 〜２２n 、および安定化回路２１ａ1 〜２１ａn ，２２ａ1 〜２２ａn から構成されている。
【０１０４】
昇圧回路２０は、実施の形態１と同様に、内部電源電圧ＶＤＤから昇圧電圧ＶＰ１を生成する。そして、昇圧回路２１1 〜２１n は、昇圧電圧ＶＰ１を昇圧し、それぞれ電圧レベルの異なる昇圧電圧ＶＰＰ１〜ＶＰＰｎをそれぞれ生成する。降圧回路２２1 〜２２n は、昇圧電圧ＶＰ１を降圧してそれぞれ電圧レベルの異なる降圧電圧ＶＤＬ１〜ＶＤＬｎをそれぞれ生成する。
【０１０５】
また、安定化回路（第１の安定化回路）２１ａ1 〜２１ａn は、昇圧回路２１1 〜２１n からそれぞれ出力される昇圧電圧ＶＰＰ１〜ＶＰＰｎの電圧レベルをモニタし、これら昇圧電圧ＶＰＰ１〜ＶＰＰｎがほぼ一定レベルとなるように昇圧回路２１1 〜２１n の動作制御をそれぞれ行う。
【０１０６】
安定化回路（第２の安定化回路）２２ａ1 〜２２ａn は、降圧回路２２1 〜２２n からそれぞれ出力される降圧電圧ＶＤＬ１〜ＶＤＬｎの電圧レベルをモニタし、これら降圧電圧ＶＤＬ１〜ＶＤＬｎがほぼ一定レベルとなるように降圧回路２２1 〜２２n の動作制御をそれぞれ行う。
【０１０７】
それによっても、多値フラッシュメモリのレイアウト面積を小さくしながら、高精度で安定した複数の電圧レベルの昇圧電圧ＶＰＰ１〜ＶＰＰｎを供給することができる。
【産業上の利用可能性】
【０１０８】
本発明は、２種類以上の電源電圧に対応する不揮発性半導体メモリにおける昇圧電圧、および降圧電圧の供給技術に適している。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施の形態１によるフラッシュメモリのブロック図である。
【図２】図１のフラッシュメモリに設けられた読み出し／書き込み／消去電圧生成回路の一例を示すブロック図である。
【図３】図２の読み出し／書き込み／消去電圧生成回路に設けられた昇圧回路の一例を示す回路図である。
【図４】図２の読み出し／書き込み／消去電圧生成回路における他の構成例を示すブロック図である。
【図５】本発明の実施の形態２によるフラッシュメモリに設けられた読み出し／書き込み／消去電圧生成回路のブロック図である。
【図６】図５の読み出し／書き込み／消去電圧生成回路に設けられた昇圧回路の構成例を示す回路図である。
【図７】図６に示す昇圧回路における昇圧効率の低下を回避する構成の一例を示した回路図である。
【図８】図７の昇圧回路に設けられたＰ−ＷＥＬＬのインプラがあるスイッチの説明図である。
【図９】図７の昇圧回路に設けられたＰ−ＷＥＬＬのインプラがないスイッチの説明図である。
【図１０】本発明の他の実施の形態によるフラッシュメモリに設けられた読み出し／書き込み／消去電圧生成回路の一例を示すブロック図である。
【符号の説明】
【０１１０】
１ フラッシュメモリ（半導体集積回路装置）
２ 入出力回路
３ ロジック回路
４ メモリ回路
５，５ａ 読み出し／書き込み／消去電圧生成回路（昇降圧電源部）
６ マルチプレクサ
７ データ入力バッファ
８ 制御信号バッファ
９ 電源回路
１０ ページアドレスバッファ
１１ 入力データコントローラ
１２ カラムアドレスカウンタ
１３ 読み出し／書き込み／消去コントローラ
１４ データ出力バッファ
１５ Ｘデコーダ
１６ Ｙデコーダ
１７ Ｙゲート
１８ データレジスタ
１９ メモリアレイ
２０，２１ 昇圧回路
２１1 〜２１n 昇圧回路
２１ａ，２１ａ1 〜２１ａn 安定化回路（第１の安定化回路）
２２ 降圧回路
２２1 〜２２n 降圧回路
２２ａ，２２ａ1 〜２２ａn 安定化回路（第２の安定化回路）
２３ 昇圧回路
２４ 昇圧回路
２５ Ｐ形半導体基板
２６ Ｐ−ＷＥＬＬ
２７，２８ 拡散層
２９ 絶縁膜
３０ ゲート
３１ Ｐ形半導体基板
３２，３３ 拡散層
３４ 絶縁膜
３５ ゲート
３６ インプラマスク
ＳＷ１〜ＳＷ１６ スイッチ（スイッチ用トランジスタ）
Ｃ１〜Ｃ８ 静電容量
ＶＤＤ 内部電源電圧
ＶＰＰ，ＶＰＰ１〜ＶＰＰｎ 昇圧電圧
ＶＤＬ，ＶＤＬ１〜ＶＤＬｎ 降圧電圧
ＶＰ１，ＶＰ２ 昇圧電圧
φ，／φ クロック信号
【技術分野】
【０００１】
本発明は、半導体集積回路装置における電源電圧の供給技術に関し、特に、不揮発性半導体メモリにおける昇圧電圧、および降圧電圧の安定供給化に適用して有効な技術に関するものである。
【背景技術】
【０００２】
たとえば、フラッシュメモリなどの不揮発性半導体メモリには、データの書き込み／消去などに用いられる電源電圧よりも高い電圧レベルの昇圧電圧を生成する昇圧回路、およびデータの読み出しなどに用いられる電源電圧よりも低い電圧レベルの降圧電圧を生成する降圧回路などが備えられている。
【０００３】
たとえば、２種類の電源電圧に対応して動作する、デュアルボルテージ対応のフラッシュメモリにおいて、昇圧回路は、２以上の昇圧部が直列接続された構成からなり、これら昇圧部によって電源電圧を段階的に昇圧し、所望の昇圧電圧を生成する。
【０００４】
この昇圧部は、チャージポンプ回路、および該チャージポンプ回路の動作制御を行い、昇圧電圧を安定化させる安定化回路から構成されている。
【０００５】
チャージポンプ回路は、並列型チャージポンプ回路、あるいは直列型チャージポンプ回路などが知られている。
【０００６】
並列型チャージポンプ回路は、複数のデプレション形ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタからなる昇圧容量が並列接続された構成からからなる。
【０００７】
また、直列型チャージポンプ回路は、複数の昇圧容量に電源電圧をチャージした後、すべての静電容量を直列に接続する構成からなる。
【０００８】
なお、この種の昇圧回路について詳しく述べてある技術として、たとえば、高電圧の発生下におけるバックバイアス依存性によるチャージトランス効率を低下させることなく、効率よく高電圧を生成するものがある（特許文献１参照）。
【特許文献１】特開２００３−１８７５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、上記のような半導体集積回路装置における昇圧回路では、次のような問題点があることが本発明者により見い出された。
【００１０】
すなわち、昇圧回路を構成する昇圧部毎に安定化回路が設けられているので、半導体チップのレイアウト面積が大きくなり、かつ該消費電力も大きくなってしまうという問題がある。
【００１１】
また、昇圧部毎に安定化回路が設けられることによって、該安定化回路毎に制御フィードバックのタイムラグなどが発生してしまい出力負荷変動に対してレスポンスが悪化し、精度の高い昇圧電圧が得られない恐れがある。
【００１２】
本発明の目的は、電源回路のレイアウト面積を縮小するとともに、書き込み／読み出し／消去動作に用いられる昇圧電圧、および降圧電圧を安定して高精度に供給する技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、複数の不揮発性メモリセルを有するメモリアレイと、外部から供給される外部電源電圧から、昇圧電圧、および降圧電圧を生成する昇降圧電源部とを備えた半導体集積回路装置であって、該昇降圧電源部は、直列接続された少なくとも２つの昇圧回路と、少なくとも２つの昇圧回路のうち、最終段の昇圧回路に接続され、最終段の昇圧回路の動作制御を行う第１の安定化回路と、少なくとも２つの昇圧回路のうち、最終段の昇圧回路に接続された前段の昇圧回路よって昇圧された昇圧電圧を降圧して降圧電圧を生成する降圧回路と、該降圧回路に接続され、その降圧回路の動作制御を行う第２の安定化回路とよりなるものである。
【００１６】
また、本願のその他の発明の概要を簡単に示す。
【００１７】
本発明の半導体集積回路装置は、初段の昇圧回路が並列型チャージポンプ回路よりなり、該並列型チャージポンプ回路を構成する初段のスイッチ用トランジスタのしきい値電圧が最も高いものである。
【００１８】
また、本発明の半導体集積回路装置は、前記第１の安定化回路が接続された最終段の昇圧回路、および前記第２の安定化回路が接続された降圧回路が２以上それぞれ設けられ、それら２以上の昇圧回路は、異なる電圧レベルの昇圧電圧をそれぞれ生成し、２以上の降圧回路は、異なる電圧レベルの降圧電圧をそれぞれ生成するものである。
【００１９】
さらに、本発明の半導体集積回路装置は、前記昇降圧電源部が生成する昇圧電圧、および降圧電圧は、不揮発性メモリセルに供給され、該不揮発性メモリセルに情報を格納する書き込み動作、不揮発性メモリセルに格納した情報を読み出す読み出し動作、不揮発性メモリセルに格納した情報を消去する消去動作の各動作に用いられるものである。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
（１）出力変動に対してのレスポンスが良好となるので、半導体集積回路装置の信頼性を向上させることができる。
【００２２】
（２）昇降圧電源部に供給される電源電圧が低電圧であっても、高精度で、かつ安定した昇圧電圧を少ない消費電力で生成することができるので、半導体集積回路装置の性能を向上させることができる。
【００２３】
（３）昇降圧電源部の回路構成が簡単になるので、半導体集積回路装置を小型化することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
図１は、本発明の実施の形態１によるフラッシュメモリのブロック図、図２は、図１のフラッシュメモリに設けられた読み出し／書き込み／消去電圧生成回路の一例を示すブロック図、図３は、図２の読み出し／書き込み／消去電圧生成回路に設けられた昇圧回路の一例を示す回路図、図４は、図２の読み出し／書き込み／消去電圧生成回路における他の構成例を示すブロック図である。
【００２６】
本実施の形態１において、フラッシュメモリ（半導体集積回路装置）１は、たとえば、１．８Ｖ程度と３．３Ｖ程度との２つの動作電圧に対応したデュアルボルテージ対応の不揮発性半導体メモリである。
【００２７】
フラッシュメモリ１は、図１に示すように、入出力回路２、ロジック回路３、メモリ回路４、および読み出し／書き込み／消去電圧生成回路（昇降圧電源部）５から構成されている。
【００２８】
入出力回路２は、マルチプレクサ６、データ入力バッファ７、制御信号バッファ８、ならびに電源回路９から構成されている。ロジック回路３は、ページアドレスバッファ１０、入力データコントローラ１１、カラムアドレスカウンタ１２、および読み出し／書き込み／消去コントローラ１３から構成されている。メモリ回路４は、データ出力バッファ１４、Ｘデコーダ１５、Ｙデコーダ１６、Ｙゲート１７、データレジスタ１８、およびメモリアレイ１９から構成されている。
【００２９】
入出力回路２において、マルチプレクサ６には、各データ入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８を通じてデータが入出力され、このマルチプレクサ６で入力または出力が切り替えられる。データ入力バッファ７は、マルチプレクサ６を介した入力データを一時的に格納し、ロジック回路３の入力データコントローラ１１に出力する。
【００３０】
制御信号バッファ８には、各制御信号入力端子ＣＥ（チップイネーブル），ＲＥ（リードイネーブル），ＷＥ（ライトイネーブル），ＷＰ（ライトプロテクト），ＣＬＥ（コマンドラッチイネーブル），ＡＬＥ（アドレスラッチイネーブル），ＰＲＥ（パワーオンオートリードイネーブル），ＤＳＥ（ディープスタンバイイネーブル）を通じて各制御信号が入力され、該制御信号バッファ８に一時的に格納され、ロジック回路３の読み出し／書き込み／消去コントローラ１３に出力される。
【００３１】
また、読み出し／書き込み／消去コントローラ１３から直接、制御信号出力端子Ｒ／Ｂ（レディ／ビジー）を通じて制御信号が出力される。なお、これらの各制御信号において、ＣＥ，ＲＥ，ＷＥ，ＷＰ，ＤＳＥ，Ｂは、図において各記号にバーを付している通り反転信号である。
【００３２】
電源回路９は、外部供給される電源電圧ＶＣＣから内部電源電圧ＶＤＤを生成し、ロジック回路３、および読み出し／書き込み／消去電圧生成回路５に供給する。
【００３３】
ロジック回路３において、ページアドレスバッファ１０には、マルチプレクサ６、読み出し／書き込み／消去コントローラ１３から制御信号が入力され、ページアドレスの制御信号がメモリ回路４のＸデコーダ１５に出力される。
【００３４】
入力データコントローラ１１には、データ入力バッファ７からのデータと、読み出し／書き込み／消去コントローラ１３からの制御信号が入力され、入力データの制御信号がメモリ回路４のＹゲート１７に出力される。
【００３５】
カラムアドレスカウンタ１２には、読み出し／書き込み／消去コントローラ１３から制御信号が入力され、カラムアドレスがＹデコーダ１６に出力される。読み出し／書き込み／消去コントローラ１３には、マルチプレクサ６、制御信号バッファ８から制御信号が入力され、各制御信号がロジック回路３内の各回路や、制御信号バッファ８、メモリ回路４内のデータ出力バッファ１４、読み出し／書き込み／消去電圧生成回路５に出力される。
【００３６】
メモリ回路４において、メモリアレイ１９には、１メモリセルに１ビットのデータを格納するメモリセルが、ワード線とビット線との交点にアレイ状に配置されている。このメモリアレイ１９内の各メモリセルは、Ｘデコーダ１５、Ｙデコーダ１６、Ｙゲート１７により任意に選択される。
【００３７】
選択されたメモリセルに対するデータの読み出し、データの書き込み、データの消去が行われる。これらの読み出し、書き込み、消去のデータは、データレジスタ１８に一時的に格納され、また読み出しデータはデータ出力バッファ１４に一時的に格納されて出力される。
【００３８】
図２は、読み出し／書き込み／消去電圧生成回路５の一例を示すブロック図である。
【００３９】
読み出し／書き込み／消去電圧生成回路５は、昇圧回路２０，２１、降圧回路２２、および安定化回路２１ａ，２２ａから構成されている。
【００４０】
昇圧回路２０の入力部には、内部電源電圧ＶＤＤが入力されるように接続されており、該昇圧回路２０の出力部には、昇圧回路２１の入力部、および降圧回路２２の入力部がそれぞれ接続されている。
【００４１】
そして、昇圧回路２１の出力部から昇圧電圧ＶＰＰが出力され、降圧回路２２から降圧電圧ＶＤＬが出力される。昇圧回路２１の出力部には、安定化回路（第１の安定化回路）２１ａが接続されており、降圧回路２２の出力部には、安定化回路（第２の安定化回路）２２ａが接続されている。
【００４２】
昇圧回路２０は、内部電源電圧ＶＤＤを昇圧して昇圧電圧ＶＰ１を生成する。昇圧回路２１は、入力された昇圧電圧ＶＰ１から、昇圧電圧ＶＰＰを生成し、データの書き込み／消去電圧としてメモリ回路４に供給する。
【００４３】
降圧回路２２は、入力された昇圧電圧ＶＰ１を任意の電圧レベルまで降圧して降圧電圧ＶＤＬを生成し、データの読み出し電圧としてメモリ回路４に供給する。
【００４４】
安定化回路２１ａは、昇圧回路２１から出力される昇圧電圧ＶＰＰの電圧レベルをモニタし、昇圧電圧ＶＰＰがほぼ一定レベルとなるように昇圧回路２１の動作制御を行う。安定化回路２２ａは、降圧回路２２から出力される降圧電圧ＶＤＬの電圧レベルをモニタし、降圧電圧ＶＤＬがほぼ一定レベルとなるように該降圧回路２２の動作制御を行う。
【００４５】
次に、本実施の形態１における読み出し／書き込み／消去電圧生成回路５の作用について説明する。
【００４６】
フラッシュメモリ１がデータの書き込み／消去動作を行う場合、読み出し／書き込み／消去コントローラ１３から、読み出し／書き込み／消去電圧生成回路５に対して制御信号が出力される。
【００４７】
これを受けて、昇圧回路２０，２１が起動し、昇圧動作を開始する。初段の昇圧回路２０は、安定化回路が設けられていないので、動作制御されることなく昇圧動作を行い、昇圧電圧ＶＰ１を生成する。
【００４８】
昇圧回路２１は、入力された昇圧電圧ＶＰ１から、昇圧電圧ＶＰＰを生成するが、この場合、安定化回路２１ａによって該昇圧電圧ＶＰＰがほぼ一定レベルに保たれるように昇圧回路２１の動作制御が行われる。
【００４９】
このように、初段の昇圧回路２０に安定化回路を省略したことにより、半導体チップのレイアウト面積を小さくすることができ、消費電力も小さくすることができる。
【００５０】
また、昇圧回路２０をフリーで動作させることによって、出力負荷変動に対するレスポンスを良好にすることができる。
【００５１】
図３は、昇圧回路２０の一例を示す回路図である。
【００５２】
昇圧回路２０は、たとえば、直列型チャージポンプ回路からなり、図示するように、スイッチ（スイッチ用トランジスタ）ＳＷ１〜ＳＷ１１、および静電容量Ｃ１〜Ｃ４から構成されている。スイッチＳＷ１〜ＳＷ１１は、たとえば、ＮチャネルＭＯＳトランジスタなどからなる。
【００５３】
スイッチＳＷ１，ＳＷ３，ＳＷ６，ＳＷ９の一方の接続部には、内部電源電圧ＶＤＤが供給されるようにそれぞれ接続されている。また、スイッチＳＷ４，ＳＷ７，ＳＷ１０の他方の接続部には、基準電位ＶＳＳが接続されている。
【００５４】
スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ６，ＳＷ７，ＳＷ９，ＳＷ１０の制御端子（ゲート）には、クロック信号／φが入力されるようにそれぞれ接続されている。スイッチＳＷ２，ＳＷ５，ＳＷ８，ＳＷ１１の制御端子、および静電容量Ｃ１の他方の接続部には、クロック信号φが入力されるようにそれぞれ接続されている。
【００５５】
このクロック信号φ，／φは、たとえば、読み出し／書き込み／消去電圧生成回路５に設けられたクロック信号生成部から出力されるクロック信号であり、これらクロック信号φ，／φは、図３の左側に示すような信号タイミングで生成されている。
【００５６】
スイッチＳＷ１の他方の接続部には、スイッチＳＷ２の一方の接続部、および静電容量Ｃ１の一方の接続部がそれぞれ接続されている。スイッチＳＷ２の他方の接続部には、静電容量Ｃ２の他方の接続部、ならびにスイッチＳＷ４の一方の接続部がそれぞれ接続されている。
【００５７】
スイッチＳＷ３の他方の接続部には、スイッチＳＷ５の一方の接続部、および静電容量Ｃ２の一方の接続部がそれぞれ接続されており、該スイッチＳＷ５の他方の接続部には、静電容量Ｃ３の他方の接続部、ならびにスイッチＳＷ７の一方の接続部がそれぞれ接続されている。
【００５８】
スイッチＳＷ６の他方の接続部には、スイッチＳＷ８の一方の接続部、および静電容量Ｃ３の一方の接続部がそれぞれ接続されており、スイッチＳＷ８の他方の接続部には、静電容量Ｃ４の他方の接続部、およびスイッチＳＷ１０の一方の接続部がそれぞれ接続されている。
【００５９】
スイッチＳＷ９の他方の接続部には、スイッチＳＷ１１の一方の接続部、ならびに静電容量Ｃ４の一方の接続部がそれぞれ接続されている。そして、スイッチＳＷ１１の他方の接続部が昇圧回路２０の出力部となり、昇圧電圧ＶＰ１が出力される。
【００６０】
これらスイッチＳＷ１〜ＳＷ１１は、クロック信号φ，／φが、Ｈｉ信号の際にＯＮとなり、Ｌｏ信号の場合にはＯＦＦとなる。
【００６１】
昇圧回路２０において、クロック信号／φがＨｉ信号となってスイッチＳＷ１，ＳＷ３，ＳＷ６，ＳＷ９がＯＮとなると、静電容量Ｃ１〜Ｃ４に電荷が蓄積される。その後、クロック信号φがＨｉ信号となり、これら静電容量Ｃ１〜Ｃ４が直列接続される。
【００６２】
このように、電荷がチャージされた静電容量Ｃ１〜Ｃ４を直列に接続することによって、内部電源電圧ＶＤＤよりも高い電圧の昇圧電圧ＶＰ１が発生することになる。
【００６３】
ここで、図３では、昇圧回路２０の構成について示したが、昇圧回路２１についても同様の回路構成からなり、異なる点は、スイッチＳＷ１，ＳＷ３，ＳＷ６，ＳＷ９の一方の接続部に昇圧回路２０によって生成された昇圧電圧ＶＰ１が供給されるように接続されているところのみである。
【００６４】
図４は、読み出し／書き込み／消去電圧生成回路５における他の構成例を示すブロック図である。
【００６５】
この場合、読み出し／書き込み／消去電圧生成回路５は、安定化回路が設けられていない昇圧回路２３を、昇圧回路２０と昇圧回路２１との間に新たに接続した構成からなり、その他の昇圧回路２０，２１、降圧回路２２、および安定化回路２１ａ，２２ａの接続構成は、図２と同様となっている。
【００６６】
そして、昇圧回路２３は、昇圧回路２０が生成した昇圧電圧ＶＰ１を昇圧し、昇圧電圧ＶＰ２を生成する。昇圧回路２１は、昇圧回路２３が生成した昇圧電圧ＶＰ２を昇圧して昇圧電圧ＶＰＰを生成し、降圧回路２２は、該昇圧電圧ＶＰ２を降圧して降圧電圧ＶＤＬを生成する。
【００６７】
このように、安定化回路がない昇圧回路２３を新たに設けたことによって、たとえば、内部電源電圧ＶＤＤがより低い電圧レベルであっても、安定した昇圧電圧ＶＰＰを生成することができる。
【００６８】
それにより、本実施の形態１によれば、フラッシュメモリ１のレイアウト面積を小さくしながら、高精度で安定した昇圧電圧ＶＰＰをメモリ回路４に供給することができる。
【００６９】
（実施の形態２）
図５は、本発明の実施の形態２によるフラッシュメモリに設けられた読み出し／書き込み／消去電圧生成回路のブロック図、図６は、図５の読み出し／書き込み／消去電圧生成回路に設けられた昇圧回路の構成例を示す回路図、図７は、図６に示す昇圧回路における昇圧効率の低下を回避する構成の一例を示した回路図、図８は、図７の昇圧回路に設けられたＰ−ＷＥＬＬのインプラがあるスイッチの説明図、図９は、図７の昇圧回路に設けられたＰ−ＷＥＬＬのインプラがないスイッチの説明図である。
【００７０】
本実施の形態２において、フラッシュメモリ１（図１）は、実施の形態１と同様に、入出力回路２、ロジック回路３、メモリ回路４、および読み出し／書き込み／消去電圧生成回路５から構成されている。
【００７１】
また、これら入出力回路２、ロジック回路３、およびメモリ回路４における回路構成も前記実施の形態１と同様であるので説明は省略する。読み出し／書き込み／消去電圧生成回路５は、図５に示すように、昇圧回路２１，２４、降圧回路２２、および安定化回路２１ａ，２２ａから構成されている。
【００７２】
初段の昇圧回路２４の入力部には、内部電源電圧ＶＤＤが入力されるように接続されており、該昇圧回路２４の出力部には、昇圧回路２１の入力部、および降圧回路２２の入力部がそれぞれ接続されている。
【００７３】
そして、昇圧回路２１の出力部から昇圧電圧ＶＰＰが出力され、降圧回路２２から降圧電圧ＶＤＬが出力される。昇圧回路２１の出力部には、安定化回路２１ａが接続されており、降圧回路２２の出力部には、安定化回路２２ａが接続されている。
【００７４】
昇圧回路２４は、内部電源電圧ＶＤＤを昇圧して昇圧電圧ＶＰ１を生成する。昇圧回路２１は、昇圧電圧ＶＰ１から、昇圧電圧ＶＰＰを生成する。降圧回路２２は、入力された昇圧電圧ＶＰ１を任意の電圧レベルまで降圧して降圧電圧ＶＤＬを生成する。
【００７５】
安定化回路２１ａは、昇圧回路２１から出力される昇圧電圧ＶＰＰの電圧レベルをモニタし、昇圧電圧ＶＰＰがほぼ一定レベルとなるように昇圧回路２１の動作制御を行う。安定化回路２２ａは、降圧回路２２から出力される降圧電圧ＶＤＬの電圧レベルをモニタし、降圧電圧ＶＤＬがほぼ一定レベルとなるように該降圧回路２２の動作制御を行う。
【００７６】
また、昇圧回路２１の回路構成は、前記実施の形態１（図３）に示したように、直列型チャージポンプ回路から構成されている。
【００７７】
図６は、昇圧回路２４の回路構成例を示す回路図である。
【００７８】
昇圧回路２４は、たとえば並列型チャージポンプ回路からなり、スイッチ（スイッチ用トランジスタ）ＳＷ１２〜ＳＷ１６、および静電容量Ｃ５〜Ｃ８から構成されている。スイッチＳＷ１２〜ＳＷ１６は、たとえば、ＮチャネルＭＯＳトランジスタなどからなる。
【００７９】
スイッチＳＷ１２の一方の接続部には、内部電源電圧ＶＤＤが供給されるように接続されている。
【００８０】
また、スイッチＳＷ１２，ＳＷ１４，ＳＷ１６の制御端子（ゲート）、および静電容量Ｃ６，Ｃ８の他方の接続部には、クロック信号／φが入力されるようにそれぞれ接続されている。スイッチＳＷ１３，ＳＷ１５の制御端子、および静電容量Ｃ５，Ｃ７の他方の接続部には、クロック信号φが入力されるようにそれぞれ接続されている。
【００８１】
このクロック信号φ，／φは、前記実施の形態１と同様に、たとえば、読み出し／書き込み／消去電圧生成回路５（図１）に設けられたクロック信号生成部から出力されるクロック信号であり、これらクロック信号φ，／φは、図６の左側に示すような信号タイミングで生成されている。
【００８２】
スイッチＳＷ１２の他方の接続部には、スイッチＳＷ１３の一方の接続部、および静電容量Ｃ５の一方の接続部がそれぞれ接続されている。スイッチＳＷ１３の他方の接続部には、静電容量Ｃ６の一方の接続部、ならびにスイッチＳＷ１４の一方の接続部がそれぞれ接続されている。
【００８３】
スイッチＳＷ１４の他方の接続部には、スイッチＳＷ１５の一方の接続部、および静電容量Ｃ７の一方の接続部がそれぞれ接続されている。スイッチＳＷ１５の他方の接続部には、静電容量Ｃ８の一方の接続部、ならびにスイッチＳＷ１６の一方の接続部がそれぞれ接続されている。そして、スイッチＳＷ１６の他方の接続部が昇圧回路２４の出力部となり、昇圧電圧ＶＰ１が出力される。
【００８４】
これらスイッチＳＷ１２〜ＳＷ１６は、前記実施の形態１と同様に、クロック信号φ，／φがＨｉ信号の際にＯＮとなり、Ｌｏ信号の場合にはＯＦＦとなる。
【００８５】
並列型チャージポンプ回路からなる昇圧回路２４は、位相の異なるクロック信号φ，／φによって、静電容量Ｃ５〜Ｃ８における電荷の蓄積と次段の静電容量への電荷の転送とを繰り返して内部電源電圧ＶＤＤよりも高い電圧である昇圧電圧ＶＰ１を生成する。
【００８６】
ここで、図６に示した並列型チャージポンプ回路からなる昇圧回路２４は、基板効果によって１段目より２段目、３段目と後段に進むに従ってスイッチとなっているＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈが高くなり電荷の転送効率が下がってしまい、昇圧効率が低下してしまう恐れがある。
【００８７】
図７は、図６に示す並列型チャージポンプ回路における昇圧効率の低下を回避する構成の一例を示した昇圧回路２４の回路図である。
【００８８】
この場合、図示するように、１段目のスイッチＳＷ１２には、Ｐ−ＷＥＬＬのインプラがあり、２段目以降のスイッチＳＷ１３〜ＳＷ１６には、Ｐ−ＷＥＬＬのインプラが入らない構成となっている。
【００８９】
これにより、１段目のスイッチＳＷ１２のしきい値電圧Ｖｔｈが２段目以降のスイッチＳＷ１３〜ＳＷ１６のしきい値電圧Ｖｔｈに比べて高くなるので、１段目のスイッチＳＷ１２でのリーク電流による電荷の逆流を抑えることができるとともに、２段目以降のスイッチＳＷ１３〜ＳＷ１６のしきい値電圧Ｖｔｈを下げることによって電荷の転送効率を上げることができる。
【００９０】
図８は、Ｐ−ＷＥＬＬのインプラがあるスイッチＳＷ１２の説明図である。
【００９１】
スイッチＳＷ１２は、前述したようにＮチャネルＭＯＳからなり、Ｐ形半導体基板２５上にＰ−ＷＥＬＬ２６が形成されており、このＰ−ＷＥＬＬ２６内に、ソース／ドレインからなる拡散層２７，２８が形成されている。
【００９２】
Ｐ形半導体基板２５上の拡散層２７，２８に挟まれた所定の位置には、チャネルが形成されており、該チャネルの上方には、絶縁膜２９を介してゲート３０が形成されている。
【００９３】
図９は、Ｐ−ＷＥＬＬのインプラがないスイッチＳＷ１３（〜ＳＷ１６）の説明図である。
【００９４】
スイッチＳＷ１３（〜ＳＷ１６）においても、前述したようにＮチャネルＭＯＳからなり、Ｐ形半導体基板３１上にソース／ドレインからなる拡散層３２，３３が形成されている。
【００９５】
そして、Ｐ形半導体基板３１上の拡散層３２，３３に挟まれた所定の位置には、チャネルが形成されており、該チャネルの上方には、絶縁膜３４を介してゲート３５が形成されている。
【００９６】
この場合、ＮチャネルＭＯＳトランジスタの形成時において、Ｐ−ＷＥＬＬインプラに対してインプラマスク３６をすることによってＰ−ＷＥＬＬインプラが入らないようにする。これにより、１枚のインプラマスク３６だけでインプラありとインプラなしのＭＯＳトランジスタを容易に形成することができる。
【００９７】
それにより、本実施の形態２においても、フラッシュメモリ１のレイアウト面積を小さくしながら、高精度で安定した昇圧電圧ＶＰＰをメモリ回路４に供給することができる。
【００９８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９９】
また、前記実施の形態１，２では、読み出し／書き込み／消去電圧生成回路５（図１）が、昇圧電圧ＶＰＰ、および降圧電圧ＶＤＬをそれぞれ生成する構成としたが、たとえば、複数の電圧レベルの昇圧電圧、および複数の電圧レベルの降圧電圧をそれぞれ生成する構成とすることもできる。
【０１００】
これにより、１つのメモリセルにある電圧レベルのしきい値を複数設定し、２ビット以上のデータを記憶させる多値記憶技術を用いた多値フラッシュメモリに用いることができる。
【０１０１】
この場合、フラッシュメモリには、読み出し／書き込み／消去電圧として複数の異なる電圧レベルの昇圧電圧ＶＰＰ１〜ＶＰＰｎ、および複数の異なる電圧レベルの降圧電圧ＶＤＬ１〜ＶＤＬｎが必要となる。
【０１０２】
図１０は、多値フラッシュメモリに用いられる読み出し／書き込み／消去電圧生成回路（昇降圧電源部）５ａの一例を示すブロック図である。
【０１０３】
図示するように、読み出し／書き込み／消去電圧生成回路５ａは、昇圧回路２０，昇圧回路２１1 〜２１n 、降圧回路２２1 〜２２n 、および安定化回路２１ａ1 〜２１ａn ，２２ａ1 〜２２ａn から構成されている。
【０１０４】
昇圧回路２０は、実施の形態１と同様に、内部電源電圧ＶＤＤから昇圧電圧ＶＰ１を生成する。そして、昇圧回路２１1 〜２１n は、昇圧電圧ＶＰ１を昇圧し、それぞれ電圧レベルの異なる昇圧電圧ＶＰＰ１〜ＶＰＰｎをそれぞれ生成する。降圧回路２２1 〜２２n は、昇圧電圧ＶＰ１を降圧してそれぞれ電圧レベルの異なる降圧電圧ＶＤＬ１〜ＶＤＬｎをそれぞれ生成する。
【０１０５】
また、安定化回路（第１の安定化回路）２１ａ1 〜２１ａn は、昇圧回路２１1 〜２１n からそれぞれ出力される昇圧電圧ＶＰＰ１〜ＶＰＰｎの電圧レベルをモニタし、これら昇圧電圧ＶＰＰ１〜ＶＰＰｎがほぼ一定レベルとなるように昇圧回路２１1 〜２１n の動作制御をそれぞれ行う。
【０１０６】
安定化回路（第２の安定化回路）２２ａ1 〜２２ａn は、降圧回路２２1 〜２２n からそれぞれ出力される降圧電圧ＶＤＬ１〜ＶＤＬｎの電圧レベルをモニタし、これら降圧電圧ＶＤＬ１〜ＶＤＬｎがほぼ一定レベルとなるように降圧回路２２1 〜２２n の動作制御をそれぞれ行う。
【０１０７】
それによっても、多値フラッシュメモリのレイアウト面積を小さくしながら、高精度で安定した複数の電圧レベルの昇圧電圧ＶＰＰ１〜ＶＰＰｎを供給することができる。
【産業上の利用可能性】
【０１０８】
本発明は、２種類以上の電源電圧に対応する不揮発性半導体メモリにおける昇圧電圧、および降圧電圧の供給技術に適している。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施の形態１によるフラッシュメモリのブロック図である。
【図２】図１のフラッシュメモリに設けられた読み出し／書き込み／消去電圧生成回路の一例を示すブロック図である。
【図３】図２の読み出し／書き込み／消去電圧生成回路に設けられた昇圧回路の一例を示す回路図である。
【図４】図２の読み出し／書き込み／消去電圧生成回路における他の構成例を示すブロック図である。
【図５】本発明の実施の形態２によるフラッシュメモリに設けられた読み出し／書き込み／消去電圧生成回路のブロック図である。
【図６】図５の読み出し／書き込み／消去電圧生成回路に設けられた昇圧回路の構成例を示す回路図である。
【図７】図６に示す昇圧回路における昇圧効率の低下を回避する構成の一例を示した回路図である。
【図８】図７の昇圧回路に設けられたＰ−ＷＥＬＬのインプラがあるスイッチの説明図である。
【図９】図７の昇圧回路に設けられたＰ−ＷＥＬＬのインプラがないスイッチの説明図である。
【図１０】本発明の他の実施の形態によるフラッシュメモリに設けられた読み出し／書き込み／消去電圧生成回路の一例を示すブロック図である。
【符号の説明】
【０１１０】
１ フラッシュメモリ（半導体集積回路装置）
２ 入出力回路
３ ロジック回路
４ メモリ回路
５，５ａ 読み出し／書き込み／消去電圧生成回路（昇降圧電源部）
６ マルチプレクサ
７ データ入力バッファ
８ 制御信号バッファ
９ 電源回路
１０ ページアドレスバッファ
１１ 入力データコントローラ
１２ カラムアドレスカウンタ
１３ 読み出し／書き込み／消去コントローラ
１４ データ出力バッファ
１５ Ｘデコーダ
１６ Ｙデコーダ
１７ Ｙゲート
１８ データレジスタ
１９ メモリアレイ
２０，２１ 昇圧回路
２１1 〜２１n 昇圧回路
２１ａ，２１ａ1 〜２１ａn 安定化回路（第１の安定化回路）
２２ 降圧回路
２２1 〜２２n 降圧回路
２２ａ，２２ａ1 〜２２ａn 安定化回路（第２の安定化回路）
２３ 昇圧回路
２４ 昇圧回路
２５ Ｐ形半導体基板
２６ Ｐ−ＷＥＬＬ
２７，２８ 拡散層
２９ 絶縁膜
３０ ゲート
３１ Ｐ形半導体基板
３２，３３ 拡散層
３４ 絶縁膜
３５ ゲート
３６ インプラマスク
ＳＷ１〜ＳＷ１６ スイッチ（スイッチ用トランジスタ）
Ｃ１〜Ｃ８ 静電容量
ＶＤＤ 内部電源電圧
ＶＰＰ，ＶＰＰ１〜ＶＰＰｎ 昇圧電圧
ＶＤＬ，ＶＤＬ１〜ＶＤＬｎ 降圧電圧
ＶＰ１，ＶＰ２ 昇圧電圧
φ，／φ クロック信号
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを有するメモリアレイと、外部から供給される外部電源電圧から、昇圧電圧、および降圧電圧を生成する昇降圧電源部とを備えた半導体集積回路装置であって、
前記昇降圧電源部は、
直列接続された少なくとも２つの昇圧回路と、
前記少なくとも２つの昇圧回路のうち、最終段の昇圧回路に接続され、前記最終段の昇圧回路の動作制御を行う第１の安定化回路と、
前記少なくとも２つの昇圧回路のうち、前記最終段の昇圧回路に並列接続され、前記最終段の昇圧回路に接続された前段の昇圧回路によって昇圧された昇圧電圧を降圧して降圧電圧を生成する降圧回路と、
前記降圧回路に接続され、前記降圧回路の動作制御を行う第２の安定化回路とよりなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記少なくとも２つの昇圧回路のうち、初段の昇圧回路は、並列型チャージポンプ回路よりなることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記少なくとも２つの昇圧回路のうち、初段の昇圧回路は、直列型チャージポンプ回路よりなることを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記第１の安定化回路が接続された前記最終段の昇圧回路が２以上設けられ、
前記２以上の昇圧回路は、異なる電圧レベルの昇圧電圧をそれぞれ生成することを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記第２の安定化回路が接続された前記降圧回路が２以上設けられ、
前記２以上の降圧回路は、異なる電圧レベルの降圧電圧をそれぞれ生成することを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
前記昇降圧電源部が生成する昇圧電圧、および降圧電圧は、前記メモリアレイに供給され、前記不揮発性メモリセルに情報を格納する書き込み動作、前記不揮発性メモリセルに格納した情報を読み出す読み出し動作、前記不揮発性メモリセルに格納した情報を消去する消去動作の各動作に用いられることを特徴とする半導体集積回路装置。
【請求項７】
請求項２記載の半導体集積回路装置において、
前記初段の昇圧回路は、
前記並列型チャージポンプ回路を構成する複数のスイッチ用トランジスタのうち、初段のスイッチ用トランジスタのしきい値電圧が最も高いことを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記初段のスイッチ用トランジスタは、ＷＥＬＬ不純物濃度を高めることにより、しきい値電圧を上げたことを特徴とする半導体集積回路装置。
【請求項１】
複数の不揮発性メモリセルを有するメモリアレイと、外部から供給される外部電源電圧から、昇圧電圧、および降圧電圧を生成する昇降圧電源部とを備えた半導体集積回路装置であって、
前記昇降圧電源部は、
直列接続された少なくとも２つの昇圧回路と、
前記少なくとも２つの昇圧回路のうち、最終段の昇圧回路に接続され、前記最終段の昇圧回路の動作制御を行う第１の安定化回路と、
前記少なくとも２つの昇圧回路のうち、前記最終段の昇圧回路に並列接続され、前記最終段の昇圧回路に接続された前段の昇圧回路によって昇圧された昇圧電圧を降圧して降圧電圧を生成する降圧回路と、
前記降圧回路に接続され、前記降圧回路の動作制御を行う第２の安定化回路とよりなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記少なくとも２つの昇圧回路のうち、初段の昇圧回路は、並列型チャージポンプ回路よりなることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記少なくとも２つの昇圧回路のうち、初段の昇圧回路は、直列型チャージポンプ回路よりなることを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記第１の安定化回路が接続された前記最終段の昇圧回路が２以上設けられ、
前記２以上の昇圧回路は、異なる電圧レベルの昇圧電圧をそれぞれ生成することを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記第２の安定化回路が接続された前記降圧回路が２以上設けられ、
前記２以上の降圧回路は、異なる電圧レベルの降圧電圧をそれぞれ生成することを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
前記昇降圧電源部が生成する昇圧電圧、および降圧電圧は、前記メモリアレイに供給され、前記不揮発性メモリセルに情報を格納する書き込み動作、前記不揮発性メモリセルに格納した情報を読み出す読み出し動作、前記不揮発性メモリセルに格納した情報を消去する消去動作の各動作に用いられることを特徴とする半導体集積回路装置。
【請求項７】
請求項２記載の半導体集積回路装置において、
前記初段の昇圧回路は、
前記並列型チャージポンプ回路を構成する複数のスイッチ用トランジスタのうち、初段のスイッチ用トランジスタのしきい値電圧が最も高いことを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記初段のスイッチ用トランジスタは、ＷＥＬＬ不純物濃度を高めることにより、しきい値電圧を上げたことを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−４５０６（Ｐ２００６−４５０６Ａ）
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願番号】特願２００４−１７８８４５（Ｐ２００４−１７８８４５）
【出願日】平成１６年６月１６日（２００４．６．１６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願日】平成１６年６月１６日（２００４．６．１６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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