可変インダクタ及び電圧制御発振器
【課題】ＬＣの並列共振による電圧制御発振器を構成するための可変インダクタであって、小型かつＱ値の劣化を抑制した可変インダクタを提供すること。
【解決手段】可変インダクタ１００は、線対称軸Ｙ−Ｙ’を有し、円弧ＡＢＣと、円弧ＡＢＣの端子Ａに接続された線路ＡＤ’及びＡＥ’と、円弧ＡＢＣの端子Ｃに接続された線路ＣＤ’’及びＣＥ’’とを備える。端子ＣとＡはＹ−Ｙ’に関して線対称、線路ＣＤ’’及びＣＥ’’はそれぞれ線路ＡＤ’及びＡＥ’と線対称である。円弧ＡＢＣ、線路ＡＤ’および線路ＣＤ’’はインダクタ部Ｉｎｄ１を、円弧ＡＢＣ、線路ＡＥ’および線路ＣＥ’’はインダクタ部Ｉｎｄ２を構成する。円弧ＡＢＣはＹ−Ｙ’上の点Ｚを中心点し、線路ＡＤ’およびＣＤ’’は、それぞれＹ−Ｙ’上の点ＺＤと中心点とした円弧であり、線路ＡＥ’およびＣＥ’’は、それぞれＹ−Ｙ’上の点ＺＥと中心点とした円弧である。
【解決手段】可変インダクタ１００は、線対称軸Ｙ−Ｙ’を有し、円弧ＡＢＣと、円弧ＡＢＣの端子Ａに接続された線路ＡＤ’及びＡＥ’と、円弧ＡＢＣの端子Ｃに接続された線路ＣＤ’’及びＣＥ’’とを備える。端子ＣとＡはＹ−Ｙ’に関して線対称、線路ＣＤ’’及びＣＥ’’はそれぞれ線路ＡＤ’及びＡＥ’と線対称である。円弧ＡＢＣ、線路ＡＤ’および線路ＣＤ’’はインダクタ部Ｉｎｄ１を、円弧ＡＢＣ、線路ＡＥ’および線路ＣＥ’’はインダクタ部Ｉｎｄ２を構成する。円弧ＡＢＣはＹ−Ｙ’上の点Ｚを中心点し、線路ＡＤ’およびＣＤ’’は、それぞれＹ−Ｙ’上の点ＺＤと中心点とした円弧であり、線路ＡＥ’およびＣＥ’’は、それぞれＹ−Ｙ’上の点ＺＥと中心点とした円弧である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変インダクタ及び電圧制御発振器に関する。
【背景技術】
【０００２】
近年の通信トラフィックの増加に伴い通信機器の動作周波数は増加し、それに伴って通信機器で用いられる電圧制御発振器の動作周波数も高くなる一方である。
【０００３】
この様な状況の中、電圧制御発振器の構成要素であり、その物理的大きさ及び素子値可変の容易さから、ほとんどの電圧制御発振器において周波数可変素子として用いられている容量性素子の等価回路を図２０（ａ）及び（ｂ）に示す。この図から容量性素子の良さを表すＱ値Ｑｃを求めると、
Ｑｃ=１／（ＲSA×ｗ×ＣSA）＝ＲPA×ｗ×ＣPA （１）
となり、ここで、ｗは周波数であり、
ＣSA＝ＣPA＝ＣA （２）
ＲPA＝１／（ＲSA×（ｗ×ＣA）2） （３）
である。
【０００４】
さらに、もう一つの構成要素のインダクタに関しても、その等価回路図２１（ａ）及び（ｂ）を基に、インダクタの良さの指数Ｑｌを求めると以下の式（４）〜（６）を得る。
【０００５】
Ｑｌ＝(ｗ×ＬSB)／ＲSB＝ＲPB／（ｗ×ＬPB） （４）
ＬSB＝ＬPB＝ＬB (５)
ＲPB＝（ｗ×ＬB）2／ＲSB （６）
【０００６】
これらの式（１）〜（６）より、Ｑｃは周波数に比例して低くなり、Ｑｌは周波数に比例して大きくなることが分かった。このことを図示したのが図２２である。従ってＬＣ（インダクタと容量性素子）の並列共振による電圧制御発振器を想定した場合、ある周波数より高い領域では容量性素子（キャパシタ）のＱ値ＱｃがＬＣ共振器のＱ値の支配的要因となることが分かった。なお、５〜１０ＧＨｚでＱｃ＝Ｑｌの点が存在すると言われているが（非特許文献１参照）、これはインダクタンスの値・構成法、キャパシタの種類、形状等によって変化する多次元の関数であり製造条件に依存する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２６６７００号公報
【非特許文献】
【０００８】
【非特許文献１】J. Victory, et. al., “PSP-Based Scalable MOS Varactor Model,” IEEE 2007 Custom Integrated Circuit Conference (CICC 2007)
【非特許文献２】Cjang-Tsung Fu, et. al., “A 2.4-5.4-GHz Wide Turning-Range CMOS Reconfigurable Low-Noise Amplifier,” IEEE MTT, VOL. 56, NO. 12, pp. 2754-2763, December 2008
【非特許文献３】J. Craninckx and M. Steyaert, “Wireless CMOS Frequency Synthesizer Design,” pp. 90, Kluwer Academic Publishers, 1998
【発明の概要】
【発明が解決しようとする課題】
【０００９】
周波数可変素子として、容量性素子ではなくインダクタを用いることは、特にＩＣ分野では従来ほとんど行われてこなかった。その理由としては、容量性素子は実装面積が小さいため一定面積の制約条件の中で共振周波数範囲をインダクタよりも広く取ることができる等が挙げられるが、非特許文献２に可変インダクタの一例が開示されている。非特許文献２に記載の可変インダクタは、インダクタにタップを設けて、そのタップと直列に切り替えスイッチを挿入したものであり、共振周波数の調整を容易にするインダクタンスの単調性が保証されているものの、直列に挿入された切り替えスイッチの抵抗成分がインダクタのＱ値を劣化させるので電圧制御発振器の用途には適していない。
【００１０】
また、特許文献１に記載の技術では、可変インダクタを得るために１つのインダクタ間の相互インダクタンスを用いているため、回路規模およびそれに伴うコストの上昇といった問題がある。
【００１１】
本発明は、このような問題点に鑑みてなされたものであり、第１の目的は、ＬＣ（インダクタと容量性素子）の並列共振による電圧制御発振器を構成するための可変インダクタであって、小型かつＱ値の劣化を抑制した可変インダクタを提供することにある。
【００１２】
また、本発明の第２の目的は、小型かつＱ値の劣化を抑制した可変インダクタを備えるＬＣの並列共振による電圧制御発振器を提供することにある。
【課題を解決するための手段】
【００１３】
このような目的を達成するために、本発明の第１の態様は、線対称軸を有する可変インダクタであって、前記線対称軸に関して線対称な共有部と、前記共有部の第１の端子に接続された第１及び第２の線路と、前記共有部の第２の端子に接続された第３及び第４の線路とを備え、前記第２の端子、前記第３の線路、および前記第４の線路はそれぞれ、前記第１の端子、前記第１の線路、および前記第２の線路と前記線対称軸に関して線対称であり、前記共有部、前記第１の線路、および前記第３の線路は、第１のインダクタ部を構成し、前記共有部、前記第２の線路、および前記第４の線路は、第２のインダクタ部を構成し、前記第１のインダクタ部の線路長は、前記第２のインダクタ部の線路長よりも長いことを特徴とする。
【００１４】
また、本発明の第２の態様は、第１の態様において、前記共有部は、前記線対称軸上の第１の点（Ｚ）を中心点とした第１の円周上の円弧であり、前記第１の線路および前記第３の線路は、それぞれ前記線対称軸上の第２の点（ＺＤ）を中心点とした、前記第１の端子および前記第２の端子を通る第２の円周上の円弧であり、前記第２の線路および前記第４の線路は、それぞれ前記線対称軸上の第３の点（ＺＥ）を中心点とした、前記第１の端子および前記第２の端子を通る第３の円周上の円弧であり、前記第２の円周の半径は、前記第３の円周の半径よりも短いことを特徴とする。
【００１５】
また、本発明の第３の態様は、インダクタと容量性素子の並列共振による電圧制御発振器において、第２の態様の可変インダクタと、前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部とを備え、前記第１の容量性素子部は前記第２の容量性素子部と同一であり、前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする。
【００１６】
また、本発明の第４の態様は、第３の態様において、前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする。
【００１７】
また、本発明の第５の態様は、第３の態様において、前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする。
【００１８】
また、本発明の第６の態様は、第３の態様において、前記共有部の第１の端子に接続された第５の線路と、前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部とをさらに備え、前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、前記第５の線路および前記第６の線路は、それぞれ前記線対称軸上の第４の点（ＺＦ）を中心点とした、前記第１の端子および前記第２の端子を通る第４の円周上の円弧であり、前記第３の円周の半径は、前記第４の円周の半径よりも短く、前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする。
【００１９】
また、本発明の第７の態様は、第１の態様において、前記共有部は、第１の点（ＺＬ）を中心点とした第１の円周上の円弧、および、前記第１の点（ＺＬ）と前記線対称軸に関して線対称な第２の点（ＺＲ）を中心点とした、前記第１の円周と同一半径の第２の円周上の円弧を有し、前記第１の円周上の円弧と前記第２の円周上の円弧とは、前記線対称軸上の第３の点（Ｂ）で結合しており、前記第１の線路は、前記線対称軸上の第４の点（Ｄ）および前記共有部の前記第１の端子を通る第３の円周上の円弧であり、前記第２の線路は、前記線対称軸上の第５の点（Ｅ）および前記共有部の前記第１の端子を通る第４の円周上の円弧であり、前記第４の点（Ｄ）と前記第３の点（Ｂ）との間の距離は、前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりも長いことを特徴とする。
【００２０】
また、本発明の第８の態様は、インダクタと容量性素子の並列共振による電圧制御発振器において、第７の態様の可変インダクタと、前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部とを備え、前記第１の容量性素子部は前記第２の容量性素子部と同一であり、前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする。
【００２１】
また、本発明の第９の態様は、第８の態様において、前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする。
【００２２】
また、本発明の第１０の態様は、第８の態様において、前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする。
【００２３】
また、本発明の第１１の態様は、第８の態様において、前記共有部の第１の端子に接続された第５の線路と、前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部とをさらに備え、前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、前記第５の線路は、前記線対称軸上の第６の点（Ｆ）および前記共有部の前記第１の端子を通る第５の円周上の円弧であり、前記第６の線路は、前記第５の線路と前記線対称軸に関して線対称であり、前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりは、前記第６の点（Ｆ）と前記第３の点（Ｂ）との間の距離よりも長く、前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする。
【００２４】
また、本発明の第１２の態様は、第１の態様において、前記共有部は、第１の点（ＺＬ）を中心点とした第１のソレノイド、および、前記第１の点（ＺＬ）と前記線対称軸に関して線対称な第２の点（ＺＲ）を中心点とした、前記第１のソレノイドと同一半径の第２のソレノイドを有し、前記第１のソレノイドと前記第２のソレノイドとは、それぞれの始点が、前記線対称軸上の第３の点（Ｂ）を通って前記線対称軸と直交する結線部を介して結合しており、前記第１の線路は、前記線対称軸上の第４の点（Ｄ）および前記共有部の前記第１の端子を通る第１の円周上の円弧であり、前記第２の線路は、前記線対称軸上の第５の点（Ｅ）および前記共有部の前記第１の端子を通る第２の円周上の円弧であり、前記第４の点（Ｄ）と前記第３の点（Ｂ）との間の距離は、前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりも長いことを特徴とする。
【００２５】
また、本発明の第１３の態様は、インダクタと容量性素子の並列共振による電圧制御発振器において、第１２の態様の可変インダクタと、前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部とを備え、前記第１の容量性素子部は前記第２の容量性素子部と同一であり、前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする。
【００２６】
また、本発明の第１４の態様は、第１３の態様において、前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする。
【００２７】
また、本発明の第１５の態様は、第１３の態様において、前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする。
【００２８】
また、本発明の第１６の態様は、第１３の態様において、前記共有部の第１の端子に接続された第５の線路と、前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部とをさらに備え、前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、前記第５の線路は、前記線対称軸上の第６の点（Ｆ）および前記共有部の前記第１の端子を通る第３の円周上の円弧であり、前記第６の線路は、前記第５の線路と前記線対称軸に関して線対称であり、前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりは、前記第６の点（Ｆ）と前記第３の点（Ｂ）との間の距離よりも長く、前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする。
【００２９】
また、本発明の第１７の態様は、第１の態様において、前記共有部は、前記線対称軸上の第１の点（Ｂ）を通って前記線対称軸と直交する、前記線対称軸に関して線対称な第１の線分部、前記第１の線分部の一端と接続され、前記線対称軸と平行に延在する第２の線分部、および、前記第１の線分部の他端と接続され、前記線対称軸と平行に延在する第３の線分部を有し、前記第１の線路および前記第３の線路は、それぞれ前記線対称軸上の第２の点（Ｄ）を通って前記線対称軸と直交する直線上の線分を有し、前記第２の線路および前記第４の線路は、それぞれ前記線対称軸上の第３の点（Ｅ）を通って前記線対称軸と直交する直線上の線分を有し、前記第２の点（Ｄ）と前記第１の点（Ｂ）との間の距離は、前記第３の点（Ｅ）と前記第１の点（Ｂ）との間の距離よりも長いことを特徴とする。
また、本発明の第１８の態様は、インダクタと容量性素子の並列共振による電圧制御発振器において、第１７の態様の可変インダクタと、前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部とを備え、前記第１の容量性素子部は前記第２の容量性素子部と同一であり、前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする。
【００３０】
また、本発明の第１９の態様は、第１８の態様において、前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする。
【００３１】
また、本発明の第２０の態様は、第１８の態様において、前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする。
【００３２】
また、本発明の第２１の態様は、第１８の態様において、前記共有部の第１の端子に接続された第５の線路と、前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部とをさらに備え、前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、前記第５の線路および前記第６の線路は、それぞれ前記線対称軸上の第４の点（Ｆ）を通って前記線対称軸と直交する直線上の線分を有し、前記第３の点（Ｅ）と前記第１の点（Ｂ）との間の距離は、前記第４の点（Ｆ）と前記第１の点（Ｂ）との間の距離よりも長く、前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする。
【００３３】
また、本発明の第２２の態様は、線対称軸を有する可変インダクタであって、前記線対称軸に関して線対称な共有部であって、第１の点（ＺＬ）を中心点とした第１のソレノイド、および、前記第１の点（ＺＬ）と前記線対称軸に関して線対称な第２の点（ＺＲ）を中心点とした、前記第１のソレノイドと同一半径の第２のソレノイドを有し、前記第１のソレノイドと前記第２のソレノイドとは、それぞれの始点が、前記線対称軸上の第３の点（Ｂ）を通って前記線対称軸と直交する結線部を介して結合するものである共有部と、前記第１のソレノイドの前記始点より下層に存在する第１の端子（Ａ）に接続された第１の線路と、前記第１のソレノイドの前記第１の端子（Ａ）より下層に存在する第２の端子（Ｇ）に接続された第２の線路と、前記第２のソレノイドの前記始点より下層に存在する第３の端子（Ｃ）に接続された第３の線路と、前記第２のソレノイドの前記第３の端子（Ｃ）より下層に存在する第４の端子（Ｈ）に接続された第４の線路とを備え、前記第３の端子（Ｃ）、前記第４の端子（Ｈ）、前記第３の線路、および前記第４の線路はそれぞれ、前記第１の端子（Ａ）、前記第２の端子（Ｇ）、前記第１の線路、および前記第２の線路と前記線対称軸に関して線対称であり、前記共有部のうちの前記第１の端子（Ａ）から前記第３の端子（Ｃ）の間の部分、前記第１の線路、および前記第３の線路は、第１のインダクタ部を構成し、前記共有部のうちの前記第２の端子（Ｇ）から前記第４の端子（Ｈ）の間の部分、前記第３の線路、および前記第４の線路は、第２のインダクタ部を構成し、前記第２のインダクタ部の線路長は、前記第１のインダクタ部の線路長よりも長いことを特徴とする。
【００３４】
また、本発明の第２３の態様は、インダクタと容量性素子の並列共振による電圧制御発振器において、第２２の態様の可変インダクタと、前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部とを備え、前記第１の容量性素子部は前記第２の容量性素子部と同一であり、前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする。
【００３５】
また、本発明の第２４の態様は、第２３の態様において、前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする。
【００３６】
また、本発明の第２５の態様は、第２３の態様において、前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする。
【００３７】
また、本発明の第２６の態様は、第２３の態様において、前記第１のソレノイドの前記第２の端子（Ｇ）より下層に存在する第５の端子に接続された第５の線路と、前記第２のソレノイドの前記第４の端子（Ｈ）より下層に存在する第６の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部とを備え、前記共有部のうちの前記第５の端子から前記第６の端子の間の部分、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、前記第３のインダクタ部の線路長は、前記第２のインダクタ部の線路長よりも長く、前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする。
【発明の効果】
【００３８】
本発明によれば、複数のインダクタ部に共有される共有部を有する可変インダクタにおいて、共有されない複数の線路の間に容量性素子部を接続し、どのインダクタ部に接続された容量性素子部を動作させるかを制御信号により切り替えることにより、ＬＣの並列共振による電圧制御発振器の構成要素として使用でき、このとき、可変インダクタに直列に抵抗成分が挿入されることがないため、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。さらに、共有部の存在により小型の可変インダクタが得られる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態の可変インダクタ構成を示す図である。
【図２】第１の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示す図である。
【図３】図２のブロックの回路例を示す図である。
【図４】図３に示した負性抵抗発生部の回路例を示す図である。
【図５】図３に示した負性抵抗発生部の回路例を示す図である。
【図６】図３に示した負性抵抗発生部の回路例を示す図である。
【図７】（ａ）及び（ｂ）は、図３に示した容量性素子部の回路例を示す図である。
【図８】第３の実施形態の電圧制御発振器（ＶＣＯ）を示す図である。
【図９】本発明の第４の実施形態の可変インダクタを示す図である。
【図１０】第４の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示す図である。
【図１１】第６の実施形態の電圧制御発振器（ＶＣＯ）を示す図である。
【図１２】第７の実施形態の可変インダクタで使用するソレノイドを説明するための図である。
【図１３】第７の実施形態の可変インダクタを示す図である。
【図１４】第７の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示す図である。
【図１５】第９の実施形態の電圧制御発振器（ＶＣＯ）を示す図である。
【図１６】第１０の実施形態の可変インダクタを示す図である。
【図１７】第１０の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示す図である。
【図１８】（ａ）及び（ｂ）は、第１２の実施形態の可変インダクタを示す図である。
【図１９】第１２の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示す図である。
【図２０】電圧制御発振器において周波数可変素子として用いられている容量性素子の等価回路を示す図である。
【図２１】電圧制御発振器において周波数可変素子として用いられているインダクタの等価回路を示す図である。
【図２２】容量性素子およびインダクタのＱ値と周波数の関係を示す図である。
【発明を実施するための形態】
【００４０】
以下、本発明の実施の形態について図面を参照して説明する。本明細書において、同一の符号は、同一または対応する構成要素を指す。
【００４１】
（第１の実施形態）
図１は、本発明の第１の実施形態の可変インダクタ構成を示している。可変インダクタ１００は、線対称軸Ｙ−Ｙ’を有し、線対称軸Ｙ−Ｙ’に関して線対称な共有部である円弧ＡＢＣと、円弧ＡＢＣの第１の端子Ａに接続された第１の線路ＡＤ’及び第２の線路ＡＥ’と、円弧の第２の端子Ｃに接続された第３の線路ＣＤ’’及び第４の線路ＣＥ’’とを備える。第２の端子Ｃと第１の端子Ａは、線対称軸Ｙ−Ｙ’に関して線対称である。また、第３の線路ＣＤ’’及び第４の線路ＣＥ’’はそれぞれ、第１の線路ＡＤ’及び第２の線路ＡＥ’と線対称軸Ｙ−Ｙ’に関して線対称である。円弧ＡＢＣ、第１の線路ＡＤ’、および第３の線路ＣＤ’’は、第１のインダクタ部Ｉｎｄ１を構成し、円弧ＡＢＣ、第２の線路ＡＥ’、および第４の線路ＣＥ’’は、第２のインダクタ部Ｉｎｄ２を構成する。
【００４２】
第１の実施形態において、共有部である円弧ＡＢＣは、線対称軸Ｙ−Ｙ’上の第１の点Ｚを中心点とした第１の円周上の円弧である。第１の線路ＡＤ’および第３の線路ＣＤ’’は、それぞれ線対称軸Ｙ−Ｙ’上の第２の点ＺＤと中心点とした第１の端子Ａおよび第２の端子Ｃを通る第２の円周上の円弧であり、第２の線路ＡＥ’および第４の線路ＣＥ’’は、それぞれ線対称軸Ｙ−Ｙ’上の第３の点ＺＥと中心点とした、第１の端子Ａおよび第２の端子Ｃを通る第３の円周上の円弧である。図１には、線対称軸Ｙ−Ｙ’上の第４の点ＺＦと中心点とした第４の円周上の円弧と共有部である円弧ＡＢＣで構成される第３のインダクタ部Ｉｎｄ３も示されており、可変インダクタ１００は３つのインダクタ部を有するが、インダクタ部の数は２以上であればよい。
【００４３】
可変インダクタ１００は、第１の線路ＡＤ’と第３の線路ＣＤ’’との間等に容量性素子部を接続して、どのインダクタ部に接続された容量性素子部を動作させるかを制御信号（詳細は後述する。）により切り替えることにより、ＬＣの並列共振による電圧制御発振器の構成要素として使用できる。このとき、非特許文献２に記載の可変インダクタの場合のようにインダクタに直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。さらに、いずれのインダクタ部も円弧ＡＢＣを共有部として用いるため小型の可変インダクタが得られる。
【００４４】
なお、隣接するインダクタ部の線路長が単調に変化するように円弧ＡＢＣ以外の線路を設計すると、制御信号により動作状態にあるインダクタ部を１つずつ隣接するものに切り替えたときに、インダクタンスも単調に変化する。可変インダクタが制御信号に対して単調性を有すれば、制御信号を大から小（又は小から大）へと単純にスイープして共振周波数を調整できるのに対し、単調性がない可変インダクタを使用した場合は、探索結果をすべて保存したりする手間が増える。線路長とインダクタンスの関係は非特許文献３で説明されており、ｌ＝導体の長さ［ｍｍ］、ｒ＝導体の半径［ｍｍ］とした時の線路の自己インダクタンスＬｓｅｌｆは、
Lself=(l/5)×{Ln(2×l/r)-0.75+(r/l)} [nH] （７）
で表される。すなわち、太さ一定の線路の自己インダクタンスは線路長ｌのみの関数となる。
【００４５】
隣接するインダクタ部の線路長が単調に変化するような円弧ＡＢＣ以外の線路の設計としては、図１において中心点ＺＤ、ＺＥ、ＺＦが異なり、それぞれの円周の半径が異なるようにすればよい。第１の線路ＡＤ’と第３の線路ＣＤ’’との間等に接続する容量性素子部（図２参照）はすべてのインダクタ部で同一のものを使用するので、第１のインダクタ部Ｉｎｄ１、第２のインダクタ部Ｉｎｄ２、第３のインダクタ部Ｉｎｄ３の順で線路長が短くなる。
【００４６】
本実施形態の可変インダクタは、差動構成の回路への適用を想定しているため線対称軸を有するが、この線対称軸で折り返して得られる構成をシングルエンド回路に対して応用することも可能である。この点は、以下の実施形態において同様である。
【００４７】
（第２の実施形態）
図２は、第１の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ２００は、インダクタと容量性素子の並列共振によるものであり、第１の実施形態の可変インダクタ１００と、第１の線路ＡＤ’と第３の線路ＣＤ’’との間に接続され、第１の制御信号ＣＯＮＴＲＯＬ＿１により動作状態と非動作状態との間の切り替えが制御される第１のブロックＢ１と、第２の線路ＡＥ’と第４の線路ＣＥ’’との間に接続され、第２の制御信号ＣＯＮＴＲＯＬ＿２により動作状態と非動作状態との間の切り替えが制御される第２のブロックＢ２とを備える。第１のブロックＢ１と第２のブロックＢ２は同一の構成とする。第３のブロックＢ３も示してあり、これも同一の構成とする。円弧ＡＢＣ上の点Ｂが正電源ＶＤＤに接続してある。
【００４８】
各ブロックは、負性抵抗発生部および容量性素子部を有する。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第１の実施形態で上述したように、ブロックＢ１〜Ｂ３を接続しても可変インダクタ１００に直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。
【００４９】
図３に、ブロックの回路例を示す。第１のブロックＢ１を例に考えると、容量性素子部３１０および負性抵抗発生部３２０がそれぞれ可変インダクタ１００と並列に接続され、制御信号ＣＯＮＴＲＯＬ＿１が第１のブロックＢ１の動作状態を決定する。容量性素子部３１０は、容量性素子３１１及び３１２を備え、負性抵抗発生部３２０は、負性抵抗素子３２１及び３２２を備える。容量性素子３１１及び３１２は同一の構成であり、線対称軸Ｙ−Ｙ’に関して線対称の位置に配置されている。負性抵抗素子３２１及び３２２は同一の構成であり、線対称軸Ｙ−Ｙ’に関して線対称の位置に配置されている。ＬＣ並列共振器をＶＣＯのタンク回路として用いる場合、ＶＣＯの発振には、図２０に示す容量性素子の損失分ＲSAまたはＲPAと、図２１に示すインダクタの損失成分ＲSBまたはＲPBでの損失を補うことが発振持続の条件となる。負性抵抗発生部はこの損失を補い、ＶＣＯの発振を持続させる為に存在する。以下、容量性素子部３１０および負性抵抗発生部３２０の詳細を説明する。
【００５０】
負性抵抗発生部３２０について
図４に、図３に示した負性抵抗発生部の回路例を示す。負性抵抗発生部に対する制御信号とスイッチの開閉状態に関する真理値表を表１に示す。この例では、ＣＯＮＴＲＯＬ＿１がＨの時にＳＡ１及びＳＣ１がＯＮするので、ＮＭＯＳトランジスタＭＡ及びＭＣのゲートは最も低い電位である基準電位に固定され、ＭＡ及びＭＣは遮断される。この時、ＳＡ１Ｂ及びＳＣ１ＢはＯＦＦしている。他方、ＣＯＮＴＲＯＬ＿１がＬの時にＳＡ１Ｂ及びＳＣ１ＢがＯＮで、ＮＭＯＳトランジスタＭＡのゲートはＭＣのドレインと短絡し、ＭＣのゲートはＭＡのドレインと短絡され、ＭＡ及びＭＣは負性抵抗を生成する。このときＳＡ１及びＳＣ１はＯＦＦしている。
【００５１】
【表１】
【００５２】
負性抵抗発生部３２０は、図５に示されるような構成でも構わない。図５の負性抵抗発生部の動作を表２の真理値表を用いつつ説明する。ＮＭＯＳトランジスタＭＡ及びＭＣのソースは短絡され、ＶＬＯＷ端子を形成する。このＶＬＯＷ端子は、スイッチＳ２を介して基準電位ＶＳＳとつながっている。他方、ＭＡのゲートはＭＣのドレインと、ＭＣのゲートはＭＡのドレインと繋がりＳ２がＯＮしている時に負性抵抗を発生する。すなわち、ＣＯＮＴＲＯＬ＿１がＬの時にＳ２はＯＦＦしているためＭＡ及びＭＣとの基準電位への電流パスは遮断され、負性抵抗発生部は遮断状態となる。逆に、ＣＯＮＴＲＯＬ＿１がＨになるとＳ２はＯＮし電流パスが形成されるので、図５の回路は負性抵抗を発生する。
【００５３】
【表２】
【００５４】
また、図６のような構成でも実現できる。図６の負性抵抗発生部の動作を表３の真理値表を用いつつ説明する。ＮＭＯＳトランジスタＭＡ及びＭＣのソースは短絡されてＡＣ＿ＣＯＭ端子を形成する。このＡＣ＿ＣＯＭ端子と基準電位ＶＳＳとの間に電流源動作をするＭＩ１が挿入され、ＭＩ１とＭＩ０はカレントミラーを形成する。正電源ＶＤＤとＭＩ０のドレインとの間には電流源が挿入され、ＭＩ０のドレインとゲートとの間にスイッチＳ３Ａが、またＭＩ０のゲートと基準電位との間にスイッチＳ３Ｂが挿入されている。
【００５５】
【表３】
【００５６】
図６において、ＣＯＮＴＲＯＬ＿１がＬになるとＳ３ＡがＯＮするのでＭＩ０のドレイン−ゲートが短絡されＭＩ０のダイオード接続を形成する。従ってＭＩ０とＭＩ１のペア間で電流がミラーされる。このときＳ３ＢはＯＦＦなので回路動作に影響を与えない。従ってＭＩ１はＭＡとＭＣに電流を供給し、この回路は負性抵抗を発生する。逆にＣＯＮＴＲＯＬ＿１がＨになると、Ｓ３ＢがＯＮするのでＭＩ０とＭＩ１のゲート電位は、基準電位に固定されるため遮断状態となる。従ってＭＡとＭＣにも電流が供給されずＭＡ及びＭＣも遮断状態となる。この時、Ｓ３ＡはＯＦＦなので回路動作に影響を与えない。
【００５７】
容量性素子部３１０について
図７（ａ）及び（ｂ）に、図３に示した容量性素子部の回路例を示し、その動作を説明する。図７（ａ）は、制御信号ＣＯＮＴＲＯＬ＿１としてアナログ信号を用いる場合の回路例で、可変容量性素子の代表としてＭＯＳバラクタを用いて説明する。ＭＯＳバラクタＶＣＡのゲートを端子Ｄ’、ＭＯＳバラクタＶＣＣのゲートを端子Ｄ’’とし、ＶＣＡのソースとドレインを短絡して制御信号ＣＯＮＴＲＯＬ＿１と接続し、ＶＣＣのソースとドレインを短絡して同じく制御信号ＣＯＮＴＲＯＬ＿１と接続する。端子Ｄ’及びＤ’’を可変インダクタ１００と並列に接続されることでＬＣの共振回路となる。このＬＣ共振回路は、ＣＯＮＴＲＯＬ＿１の電圧を変えることでＶＣＡ及びＶＣＣの動作状態が変化し、それに伴って端子Ｄ’及びＤ’’から見たキャパシタンスが変化して、その共振周波数を可変することができる。しかしながら、ＶＣＡ及びＶＣＣのＱ値が、並列の可変インダクタ１００のＱ値より低い周波数領域においては、バラクタのＱ値が最大となる動作状態を取るよう制御信号ＣＯＮＴＲＯＬ＿１の電圧を固定し、インダクタを切り替える方がＶＣＯの位相ノイズ最適化の観点からは好ましい。
【００５８】
バラクタとして、ＭＯＳバラクタ以外にもダイオード、ＢＪＴおよび任意の可変容量性素子を使うことも可能である。
【００５９】
なお、この回路例も差動構成の回路用途であるため、図７（ａ）の線対称軸Ｙ−Ｙ’で折り返すことで、シングルエンド用途に適用することもできる。
【００６０】
次に、図７（ｂ）を参照して、制御信号としてデジタル信号を用いる場合の回路例を説明する。デジタル制御信号２本の場合を代表例として以下で説明していくが、並列パスを増やすことでＮ本のデジタル制御信号にも対応することができる。まず、キャパシタＣ０Ａの一方を端子Ｄ’とし他方をＣ０Ｃの一方と接続し、Ｃ０Ｃのもう一方の端子を端子Ｄ’’とする。この端子Ｄ’にスイッチＳ１Ａの片側を接続し、他方をキャパシタＣ１Ａに接続する。Ｃ１Ａのもう一方をキャパシタＣ１Ｃの片側に接続し、Ｃ１Ｃのもう一方の端子をスイッチＳ１Ｃの片側に接続し、Ｓ１Ｃの残りの端子を端子Ｄ’’に接続する。スイッチＳ１Ａ及びＳ１Ｃは同一の制御信号ＣＮＴ＿１でその開閉が制御される。同様に、端子Ｄ’にスイッチＳ２Ａの片側接続し、他方をキャパシタＣ２Ａに接続する。Ｃ２Ａのもう一方をキャパシタＣ２Ｃの片方に接続し、Ｃ２Ｃのもう一方をスイッチＳ２Ｃの片側に接続し、Ｓ２Ｃの残りの端子を端子Ｄ’’に接続する。スイッチＳ２Ａ及びＳ２Ｃは同一の制御信号ＣＮＴ＿２でその開閉が制御される。
【００６１】
換言すると、図７の容量性素子部は、制御信号が入力される入力端子と、第１２の出力端子Ｄ’および第２の出力端子Ｄ’’と、入力端子からの制御信号ＣＮＴ＿１、ＣＮＴ＿２によりオンオフ制御されるスイッチＳ１Ａ、Ｓ２ＡとキャパシタＣ１Ａ、Ｃ２Ａとからなり、一方の端子が第１の出力端子Ｄ’に接続される２つの第１の容量部と、入力端子からの制御信号ＣＮＴ＿１、ＣＮＴ＿２によりオンオフ制御されるスイッチＳ１Ｃ、Ｓ２ＣとキャパシタＣ１Ｃ、Ｃ２Ｃとからなり、一方の端子が第２の出力端子Ｄ’’に接続され、他方の端子が第１の容量部の他方の端子に接続される２つの第２の容量部とを備え、第１および第２の容量部は、線対称軸Ｙ−Ｙ’に関して線対称の位置に配置されている。
【００６２】
スイッチ制御の真理値表は表４の通りである。この切り替えによって端子Ｄ’及びＤ’’から見たキャパシタンス、すなわちインピーダンスが変化することが分かる。
【００６３】
【表４】
【００６４】
図７（ｂ）に示すキャパシタ及びスイッチの場所は可換であり、また、アナログ制御の場合と同様に図７（ｂ）の線対称軸Ｙ−Ｙ’で折り返すことでシングルエンド用途に適用することもできる。
【００６５】
（第３の実施形態）
図８は、第３の実施形態の電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ８００は、可変インダクタ１００及び第１〜第３のブロックＢ１〜Ｂ３に関しては第２の実施形態のＶＣＯ２００と同様であるが、点Ｂに電流が供給されている点で異なる。円弧ＡＢＣと線対称軸Ｙ−Ｙ’との交点Ｂは、ＶＣＯ２００では低インピーダンス点であったが、ＶＣＯ８００では、点Ｂに正電源ＶＤＤではなく電流源ＭＰ１を接続することで正電源ＶＤＤからの電圧信号除去比（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）を向上させ、高インピーダンス点となっている。
【００６６】
電流源ＭＰ１は、正電源ＶＤＤにＰＭＯＳトランジスタＭＰ０のソースを接続し、ＭＰ０のゲートとドレインを短絡して端子ＶＢＰ１とし、ＭＰ０のドレインと基準電位ＶＳＳとの間に電流源Ｉ０を挿入し、正電源ＶＤＤにソースを接続したもう１つのＰＭＯＳトランジスタＭＰ１のゲートに端子ＶＢＰ１を接続することで得られる、ＭＰ０・ＭＰ１間のカレントミラーで構成されている。カレントミラーの出力は一般に、インピーダンスが高いことで知られており、第３の実施形態ではＭＰ１のドレインがそれにあたる。なお、交流グランドとも呼ばれるＡＣ＿ＣＯＭ１は、直流的には接地ではないものの信号に対しては接地点と同様の働きをする。図８におけるＡＣ＿ＣＯＭ１端子はＬＣタンクの最低次の共振状態では信号振幅がゼロとなる点であることから、ここは交流的に接地と等価であると言える。
【００６７】
（第４の実施形態）
図９は、本発明の第４の実施形態の可変インダクタを示している。可変インダクタ９００は、線対称軸Ｙ−Ｙ’を有し、線対称軸Ｙ−Ｙ’に関して線対称な共有部ＡＢＣと、共有部ＡＢＣの第１の端子Ａに接続された第１の線路ＡＤ’及び第２の線路ＡＥ’と、円弧の第２の端子Ｃに接続された第３の線路ＣＤ’’及び第４の線路ＣＥ’’とを備える。第２の端子Ｃと第１の端子Ａは、線対称軸Ｙ−Ｙ’に関して線対称である。また、第３の線路ＣＤ’’及び第４の線路ＣＥ’’はそれぞれ、第１の線路ＡＤ’及び第２の線路ＡＥ’と線対称軸Ｙ−Ｙ’に関して線対称である。共有部ＡＢＣ、第１の線路ＡＤ’、および第３の線路ＣＤ’’は、第１のインダクタ部Ｉｎｄ１を構成し、共有部ＡＢＣ、第２の線路ＡＥ’、および第４の線路ＣＥ’’は、第２のインダクタ部Ｉｎｄ２を構成する。
【００６８】
第４の実施形態において、共有部ＡＢＣは、第１の点ＺＬを中心点とした第１の円周上の円弧、および、第１の点ＺＬと線対称軸Ｙ−Ｙ’に関して線対称な第２の点ＺＲを中心点とした、第１の円周と同一半径の第２の円周上の円弧を有する。第１の円周上の円弧と第２の円周上の円弧とは、線対称軸Ｙ−Ｙ’上の第３の点Ｂで結合している。第１の線路ＡＤ’は、線対称軸Ｙ−Ｙ’上の第４の点Ｄおよび第１の端子Ａを通る第３の円周上の円弧であり、第３の線路ＣＤ’’は、第１の線路ＡＤ’と線対称軸Ｙ−Ｙ’に関して線対称な円弧である。第２の線路ＡＥ’は、線対称軸Ｙ−Ｙ’上の第５の点Ｅおよび第１の端子Ａを通る第４の円周上の円弧であり、第４の線路ＣＥ’’は、第２の線路ＡＥ’と線対称軸Ｙ−Ｙ’に関して線対称な円弧である。図９には、線対称軸Ｙ−Ｙ’上の第６の点Ｆとおよび第１の端子Ａを通る第５の円周上の円弧であって、第１の端子Ａに接続された第５の線路ＡＦ’と、第２の端子Ｃに接続され、第５の線路ＡＦ’と線対称軸Ｙ−Ｙ’に関して線対称な第６の線路ＣＦ’’と、共有部ＡＢＣとで構成される第３のインダクタ部Ｉｎｄ３も示されており、可変インダクタ９００は３つのインダクタ部を有するが、インダクタ部の数は２以上であればよい。
【００６９】
可変インダクタ９００は、第１の実施形態で説明した可変インダクタ１００と同様に、第１の線路ＡＤ’と第３の線路ＣＤ’’との間等に容量性素子部を接続して、どのインダクタ部に接続された容量性素子部を動作させるかを制御信号により切り替えることにより、ＬＣの並列共振による電圧制御発振器の構成要素として使用できる。このとき、非特許文献２に記載の可変インダクタの場合のようにインダクタに直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。さらに、いずれのインダクタ部もＡＢＣを共有部として用いるため小型の可変インダクタが得られる。
【００７０】
なお、ＢＦ間、ＢＥ間、ＢＤ間の線対称軸Ｙ−Ｙ’上の距離がこの順で長くなる場合、隣接するインダクタ部の線路長が単調に変化する。ここで、単調性が保証されるためには、第１〜第６の線路が共有部ＡＢＣに対して上に凸か下に凸かのいずれかである必要があり、混在してはならない。
【００７１】
（第５の実施形態）
図１０は、第４の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ１０００は、インダクタと容量性素子の並列共振によるものであり、第４の実施形態の可変インダクタ９００と、第１の線路ＡＤ’と第３の線路ＣＤ’’との間に接続され、第１の制御信号ＣＯＮＴＲＯＬ＿１により動作状態と非動作状態との間の切り替えが制御される第１のブロックＢ１と、第２の線路ＡＥ’と第４の線路ＣＥ’’との間に接続され、第２の制御信号ＣＯＮＴＲＯＬ＿２により動作状態と非動作状態との間の切り替えが制御される第２のブロックＢ２とを備える。第１のブロックＢ１と第２のブロックＢ２は同一の構成とする。第３のブロックＢ３も示してあり、これも同一の構成とする。共有部ＡＢＣ上の点Ｂが正電源ＶＤＤに接続してある。各ブロックの詳細は、第２の実施形態で説明したのと同一である。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第１の実施形態で上述したのと同様に、ブロックＢ１〜Ｂ３を接続しても可変インダクタ９００に直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。
【００７２】
（第６の実施形態）
図１１は、第６の実施形態の電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ１１００は、可変インダクタ９００及び第１〜第３のブロックＢ１〜Ｂ３に関しては第５の実施形態のＶＣＯ１０００と同様であるが、点Ｂに電流が供給されている点で異なる。共有部ＡＢＣと線対称軸Ｙ−Ｙ’との交点Ｂは、ＶＣＯ１０００では低インピーダンス点であったが、ＶＣＯ１１００では、点Ｂに正電源ＶＤＤではなく電流源ＭＰ１を接続することで正電源ＶＤＤからの電圧信号除去比（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）を向上させ、高インピーダンス点となっている。電流源ＭＰ１の構造は、第３の実施形態で説明したものと同一であり、ここでは説明しない。
【００７３】
（第７の実施形態）
図１２は、第７の実施形態の可変インダクタで使用するソレノイドを説明するための図である。ソレノイドとは、図１２に示すような、一本の導体から構成されるインダクタで、巻き始めの点Ｗと巻き終りの点ＷＷを有し、その間を中心を同じくする半径ｒの平面インダクタをｎ回巻きした縦積み構造である。半径ｒの平面インダクタの自己インダクタンスがＬのとき、半径ｒの平面インダクタをｎ回巻いたソレノイドの自己インダクタンスがｎ2×Ｌとなるような特徴を有するインダクタの一種と定義する。ただし、基準となる１回巻き部分の形は特に円形でなくても良いが、平面図上は同一の（ｉｄｅｎｔｉｃａｌ）インダクタで構成されなければならない。
【００７４】
図１３は、第７の実施形態の可変インダクタを示している。可変インダクタ１３００は、図９に示した可変インダクタ９００と共有部が異なるものである。共有部ＡＢＣは、第１の点ＺＬを中心点とした第１のソレノイド、および、第１の点ＺＬと線対称軸Ｙ−Ｙ’に関して線対称な第２の点ＺＲを中心点とした、第１のソレノイドと同一半径の第２のソレノイドを有する。そして、第１のソレノイドと第２のソレノイドとは、それぞれの始点Ｂ’及びＢ’’が、線対称軸Ｙ−Ｙ’上の第３の点Ｂを通って線対称軸Ｙ−Ｙ’と直交する結線部を介して結合している。図１３では、始点Ｂ’及びＢ’’からソレノイドの最上層が始まり、その一層だけ下に存在する点を共有部ＡＢＣの第１の端子Ａ及び第２の端子Ｃとしているが、より下の層に存在する点を選んでもよい。
【００７５】
可変インダクタ１３００は、第１の実施形態で説明した可変インダクタ１００と同様に、第１の線路ＡＤ’と第３の線路ＣＤ’’との間等に容量性素子部を接続して、どのインダクタ部に接続された容量性素子部を動作させるかを制御信号により切り替えることにより、ＬＣの並列共振による電圧制御発振器の構成要素として使用できる。このとき、非特許文献２に記載の可変インダクタの場合のようにインダクタに直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。さらに、いずれのインダクタ部もＡＢＣを共有部として用いるため小型の可変インダクタが得られる。
【００７６】
なお、第７の実施形態では、上層の始点Ｂ’及びＢ’’を結線部で結合したが、始点Ｂ’及びＢ’’の下層に存在する点Ａ及びＣを結線部で結合し、点Ｂ’及びＢ’’をそれぞれ共有部の第１及び第２の端子としてもよい。
【００７７】
（第８の実施形態）
図１４は、第７の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ１４００は、インダクタと容量性素子の並列共振によるものであり、第７の実施形態の可変インダクタ１３００と、第１の線路ＡＤ’と第３の線路ＣＤ’’との間に接続され、第１の制御信号ＣＯＮＴＲＯＬ＿１により動作状態と非動作状態との間の切り替えが制御される第１のブロックＢ１と、第２の線路ＡＥ’と第４の線路ＣＥ’’との間に接続され、第２の制御信号ＣＯＮＴＲＯＬ＿２により動作状態と非動作状態との間の切り替えが制御される第２のブロックＢ２とを備える。第１のブロックＢ１と第２のブロックＢ２は同一の構成とする。第３のブロックＢ３も示してあり、これも同一の構成とする。共有部ＡＢＣ上の点Ｂが正電源ＶＤＤに接続してある。各ブロックの詳細は、第２の実施形態で説明したのと同一である。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第１の実施形態で上述したのと同様に、ブロックＢ１〜Ｂ３を接続しても可変インダクタ１３００に直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。
【００７８】
（第９の実施形態）
図１５は、第９の実施形態の電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ１５００は、可変インダクタ１３００及び第１〜第３のブロックＢ１〜Ｂ３に関しては第８の実施形態のＶＣＯ１４００と同様であるが、点Ｂに電流が供給されている点で異なる。点Ｂは、ＶＣＯ１４００では低インピーダンス点であったが、ＶＣＯ１５００では、点Ｂに正電源ＶＤＤではなく電流源ＭＰ１を接続することで正電源ＶＤＤからの電圧信号除去比（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）を向上させ、高インピーダンス点となっている。電流源ＭＰ１の構造は、第３の実施形態で説明したものと同一であり、ここでは説明しない。
【００７９】
（第１０の実施形態）
図１６は、第１０の実施形態の可変インダクタを示している。インダクタ１６００は、線対称軸Ｙ−Ｙ’を有し、線対称軸Ｙ−Ｙ’に関して線対称な共有部ＡＢＣと、共有部ＡＢＣの第１の端子Ａに接続された第１の線路ＡＤ’及び第２の線路ＡＥ’と、共有部ＡＢＣの第２の端子Ｃに接続された第３の線路ＣＤ’’及び第４の線路ＣＥ’’とを備える。第２の端子Ｃと第１の端子Ａは、線対称軸Ｙ−Ｙ’に関して線対称である。また、第３の線路ＣＤ’’及び第４の線路ＣＥ’’はそれぞれ、第１の線路ＡＤ’及び第２の線路ＡＥ’と線対称軸Ｙ−Ｙ’に関して線対称である。共有部ＡＢＣ、第１の線路ＡＤ’、および第３の線路ＣＤ’’は、第１のインダクタ部Ｉｎｄ１を構成し、共有部ＡＢＣ、第２の線路ＡＥ’、および第４の線路ＣＥ’’は、第２のインダクタ部Ｉｎｄ２を構成する。
【００８０】
第１０の実施形態において、共有部ＡＢＣは、線対称軸Ｙ−Ｙ’上の第１の点Ｂを通って線対称軸Ｙ−Ｙ’と直交する、線対称軸Ｙ−Ｙ’に関して線対称な第１の線分部Ａ’Ｃ’、第１の線分部Ａ’Ｃ’の一端Ａ’と接続され、線対称軸Ｙ−Ｙ’と平行に延在する第２の線分部Ａ’Ａ、および、第１の線分部Ａ’Ｃ’の他端Ｃ’と接続され、線対称軸Ｙ−Ｙ’と平行に延在する第３の線分部Ｃ’Ｃを有する。第１の線路ＡＤ’および第３の線路ＣＤ’’は、それぞれ線対称軸Ｙ−Ｙ’上の第２の点Ｄを通って線対称軸と直交する直線ＩＪ上の線分を有し、第２の線路ＡＥ’および前記第４の線路ＣＥ’’は、それぞれ線対称軸Ｙ−Ｙ’上の第３の点Ｅを通って線対称軸Ｙ−Ｙ’と直交する直線ＧＨ上の線分を有する。第２の点Ｄと第１の点Ｂとの間の距離は、第３の点Ｅと第１の点Ｂとの間の距離よりも長い。図１６には、直線ＡＣ上の線分である第５の線路ＡＦ’および第６の線路ＡＦ’’と、共有部ＡＢＣで構成される第３のインダクタ部Ｉｎｄ３も示されており、可変インダクタ１６００は３つのインダクタ部を有するが、インダクタ部の数は２以上であればよい。
【００８１】
可変インダクタ１６００は、第１の実施形態で説明した可変インダクタ１００と同様に、第１の線路ＡＤ’と第３の線路ＣＤ’’との間等に容量性素子部を接続して、どのインダクタ部に接続された容量性素子部を動作させるかを制御信号により切り替えることにより、ＬＣの並列共振による電圧制御発振器の構成要素として使用できる。このとき、非特許文献２に記載の可変インダクタの場合のようにインダクタに直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。さらに、いずれのインダクタ部もＡＢＣを共有部として用いるため小型の可変インダクタが得られる。
【００８２】
なお、ＢＦ間、ＢＥ間、ＢＤ間の線対称軸Ｙ−Ｙ’上の距離がこの順で長くなる場合、隣接するインダクタ部の線路長が単調に変化する。
【００８３】
また、図１６では、面積の有効利用の観点から各線分が直交する実施形態を示してあるが、必ずしも線分ＩＤ’等が線分Ａ’Ｉ等と直交している必要はない。
【００８４】
（第１１の実施形態）
図１７は、第１０の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ１７００は、インダクタと容量性素子の並列共振によるものであり、第１０の実施形態の可変インダクタ１６００と、第１の線路ＡＤ’と第３の線路ＣＤ’’との間に接続され、第１の制御信号ＣＯＮＴＲＯＬ＿１により動作状態と非動作状態との間の切り替えが制御される第１のブロックＢ１と、第２の線路ＡＥ’と第４の線路ＣＥ’’との間に接続され、第２の制御信号ＣＯＮＴＲＯＬ＿２により動作状態と非動作状態との間の切り替えが制御される第２のブロックＢ２とを備える。第１のブロックＢ１と第２のブロックＢ２は同一の構成とする。第３のブロックＢ３も示してあり、これも同一の構成とする。共有部ＡＢＣ上の点Ｂが正電源ＶＤＤに接続してある。各ブロックの詳細は、第２の実施形態で説明したのと同一である。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第１の実施形態で上述したのと同様に、ブロックＢ１〜Ｂ３を接続しても可変インダクタ１６００に直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。
【００８５】
なお、第１１の実施形態では、点Ｂを低インピーダンス端子の正電源ＶＤＤに接続したが、この点に高インピーダンス素子の電流源をつないでも構わない。
【００８６】
また、第１１の実施形態では差動構成の回路への適用を想定しているため線対称軸を有するが、この線対称軸で折り返して得られる構成をシングルエンド回路に対して応用することも可能である。
【００８７】
（第１２の実施形態）
図１８（ａ）及び（ｂ）は、第１２の実施形態の可変インダクタを示している。図１８（ａ）は平面図、（ｂ）は線対称軸Ｙ−Ｙ’の左側部分の斜視図である。本実施形態では、図１２に示したソレノイドを用いるものの、1つのタップから複数のインダクタを構成した第７の実施形態とは異なり、各ソレノイド上に複数のタップ（線路）を配置する。可変インダクタ１８００は、線対称軸Ｙ−Ｙ’を有する共有部を備え、この共有部は、第１の点ＺＬを中心点とした第１のソレノイドＳＯＬＬ、および、第１の点ＺＬと線対称軸Ｙ−Ｙ’に関して線対称な第２の点ＺＲを中心点とした、第１のソレノイドＳＯＬＬと同一半径の第２のソレノイドＳＯＬＲを有し、第１のソレノイドＳＯＬＬと第２のソレノイドＳＯＬＲとは、それぞれの始点ＷＬ及びＷＲが、線対称軸Ｙ−Ｙ’上の第３の点Ｂを通って線対称軸Ｙ−Ｙ’と直交する結線部を介して結合する。可変インダクタ１８００はさらに、第１のソレノイドＳＯＬＬの始点ＷＬより下層に存在する第１の端子Ａに接続された第１の線路ＡＤ’と、第１のソレノイドＳＯＬＬの第１の端子Ａより下層に存在する第２の端子Ｇに接続された第２の線路ＧＥ’と、第２のソレノイドＳＯＬＲの始点ＷＲより下層に存在する第３の端子Ｃに接続された第３の線路ＣＤ’’と、第２のソレノイドＳＯＬＲの第３の端子Ｃより下層に存在する第４の端子Ｈに接続された第４の線路ＨＥ’’とを備える。第３の端子Ｃ、第４の端子Ｈ、第３の線路ＣＤ’’、および第４の線路ＨＥ’’はそれぞれ、第１の端子Ａ、第２の端子Ｇ、第１の線路ＡＤ’、および第２の線路ＧＥ’と線対称軸Ｙ−Ｙ’に関して線対称である。共有部のうちの第１の端子Ａから第３の端子Ｃの間の部分、第１の線路ＡＤ’、および第３の線路ＣＤ’’は、第１のインダクタ部Ｉｎｄ１を構成し、共有部のうちの第２の端子Ｇから第４の端子Ｈの間の部分、第３の線路ＧＥ’、および第４の線路ＨＥ’’は、第２のインダクタ部Ｉｎｄ２を構成する。第２のインダクタ部Ｉｎｄ２の線路長は、第１のインダクタ部Ｉｎｄ１の線路長よりも長い。図１８に示されたインダクタ部の数は２であるが、２より多くてもよい。
【００８８】
可変インダクタ１８００は、第１の実施形態で説明した可変インダクタ１００と同様に、Ｄ’Ｄ’’間等に容量性素子部を接続して、どのインダクタ部に接続された容量性素子部を動作させるかを制御信号により切り替えることにより、ＬＣの並列共振による電圧制御発振器の構成要素として使用できる。このとき、非特許文献２に記載の可変インダクタの場合のようにインダクタに直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。さらに、いずれのインダクタ部もソレノイドの一部を共有するため小型の可変インダクタが得られる。
【００８９】
ソレノイドは原理的に１本の導体から構成されているため、物理的に異なる２点のインダクタンスは等しくないことが保証されると共に、自己インダクタンス＝（平面インダクタのインダクタンス）×（巻数）2という特徴も有していて、最上層に存在する始点ＷＬ及びＷＲを基準とした場合の自己インダクタンスが下層に下りていくほど大きくなり、単調性も保証される。
【００９０】
第１２の本実施形態は、インダクタンスの単調性に起因する回路制御の簡便性のみならず、面積の縮小・コスト低減の観点からも好ましい実施形態である。ソレノイドを用いると、巻いた数の二乗に比例して自己インダクタンスが増える。これによって面積の縮小、すなわちコストの削減が図れる。また、同一の自己インダクタンスを得るための銅線長を短縮できるので、Ｑ値の増大が図れる。インダクタのＱ値は配線の抵抗値で制限を受ける為、自己インダクタンスが同じで配線抵抗が減ればＱ値は高くなるからである。
【００９１】
なお、図１８（ａ）及び（ｂ）では、点Ａで段差を有するソレノイドを図示したが、このような構造に限らず、導線を巻いたソレノイドと等価のものであればよい。段差なく導線を巻いたソレノイドを用いる場合は、第１の端子Ａが第２の端子Ｇよりも始点ＷＬに近いという関係にあればよい。
【００９２】
（第１３の実施形態）
図１９は、第１２の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ１９００は、インダクタと容量性素子の並列共振によるものであり、第１２の実施形態の可変インダクタ１８００と、Ｄ’Ｄ’’間に接続され、第１の制御信号ＣＯＮＴＲＯＬ＿１により動作状態と非動作状態との間の切り替えが制御される第１のブロックＢ１と、Ｅ’Ｅ’’間に接続され、第２の制御信号ＣＯＮＴＲＯＬ＿２により動作状態と非動作状態との間の切り替えが制御される第２のブロックＢ２とを備える。第１のブロックＢ１と第２のブロックＢ２は同一の構成とする。共有部上の点Ｂが正電源ＶＤＤに接続してある。各ブロックの詳細は、第２の実施形態で説明したのと同一である。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第１の実施形態で上述したのと同様に、ブロックＢ１及びＢ２を接続しても可変インダクタ１８００に直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。
【符号の説明】
【００９３】
１００ 可変インダクタ
Ｂ１、Ｂ２、Ｂ３ ブロック（「容量性素子部」および「負性抵抗発生部」に対応）
Ｉｎｄ１、Ｉｎｄ２、Ｉｎｄ３ インダクタ部
Ｙ−Ｙ’ 線線対称軸
ＣＯＮＴＲＯＬ＿１、ＣＯＮＴＲＯＬ＿２、ＣＯＮＴＲＯＬ＿３ 制御信号
ＶＤＤ 正電源
【技術分野】
【０００１】
本発明は、可変インダクタ及び電圧制御発振器に関する。
【背景技術】
【０００２】
近年の通信トラフィックの増加に伴い通信機器の動作周波数は増加し、それに伴って通信機器で用いられる電圧制御発振器の動作周波数も高くなる一方である。
【０００３】
この様な状況の中、電圧制御発振器の構成要素であり、その物理的大きさ及び素子値可変の容易さから、ほとんどの電圧制御発振器において周波数可変素子として用いられている容量性素子の等価回路を図２０（ａ）及び（ｂ）に示す。この図から容量性素子の良さを表すＱ値Ｑｃを求めると、
Ｑｃ=１／（ＲSA×ｗ×ＣSA）＝ＲPA×ｗ×ＣPA （１）
となり、ここで、ｗは周波数であり、
ＣSA＝ＣPA＝ＣA （２）
ＲPA＝１／（ＲSA×（ｗ×ＣA）2） （３）
である。
【０００４】
さらに、もう一つの構成要素のインダクタに関しても、その等価回路図２１（ａ）及び（ｂ）を基に、インダクタの良さの指数Ｑｌを求めると以下の式（４）〜（６）を得る。
【０００５】
Ｑｌ＝(ｗ×ＬSB)／ＲSB＝ＲPB／（ｗ×ＬPB） （４）
ＬSB＝ＬPB＝ＬB (５)
ＲPB＝（ｗ×ＬB）2／ＲSB （６）
【０００６】
これらの式（１）〜（６）より、Ｑｃは周波数に比例して低くなり、Ｑｌは周波数に比例して大きくなることが分かった。このことを図示したのが図２２である。従ってＬＣ（インダクタと容量性素子）の並列共振による電圧制御発振器を想定した場合、ある周波数より高い領域では容量性素子（キャパシタ）のＱ値ＱｃがＬＣ共振器のＱ値の支配的要因となることが分かった。なお、５〜１０ＧＨｚでＱｃ＝Ｑｌの点が存在すると言われているが（非特許文献１参照）、これはインダクタンスの値・構成法、キャパシタの種類、形状等によって変化する多次元の関数であり製造条件に依存する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２６６７００号公報
【非特許文献】
【０００８】
【非特許文献１】J. Victory, et. al., “PSP-Based Scalable MOS Varactor Model,” IEEE 2007 Custom Integrated Circuit Conference (CICC 2007)
【非特許文献２】Cjang-Tsung Fu, et. al., “A 2.4-5.4-GHz Wide Turning-Range CMOS Reconfigurable Low-Noise Amplifier,” IEEE MTT, VOL. 56, NO. 12, pp. 2754-2763, December 2008
【非特許文献３】J. Craninckx and M. Steyaert, “Wireless CMOS Frequency Synthesizer Design,” pp. 90, Kluwer Academic Publishers, 1998
【発明の概要】
【発明が解決しようとする課題】
【０００９】
周波数可変素子として、容量性素子ではなくインダクタを用いることは、特にＩＣ分野では従来ほとんど行われてこなかった。その理由としては、容量性素子は実装面積が小さいため一定面積の制約条件の中で共振周波数範囲をインダクタよりも広く取ることができる等が挙げられるが、非特許文献２に可変インダクタの一例が開示されている。非特許文献２に記載の可変インダクタは、インダクタにタップを設けて、そのタップと直列に切り替えスイッチを挿入したものであり、共振周波数の調整を容易にするインダクタンスの単調性が保証されているものの、直列に挿入された切り替えスイッチの抵抗成分がインダクタのＱ値を劣化させるので電圧制御発振器の用途には適していない。
【００１０】
また、特許文献１に記載の技術では、可変インダクタを得るために１つのインダクタ間の相互インダクタンスを用いているため、回路規模およびそれに伴うコストの上昇といった問題がある。
【００１１】
本発明は、このような問題点に鑑みてなされたものであり、第１の目的は、ＬＣ（インダクタと容量性素子）の並列共振による電圧制御発振器を構成するための可変インダクタであって、小型かつＱ値の劣化を抑制した可変インダクタを提供することにある。
【００１２】
また、本発明の第２の目的は、小型かつＱ値の劣化を抑制した可変インダクタを備えるＬＣの並列共振による電圧制御発振器を提供することにある。
【課題を解決するための手段】
【００１３】
このような目的を達成するために、本発明の第１の態様は、線対称軸を有する可変インダクタであって、前記線対称軸に関して線対称な共有部と、前記共有部の第１の端子に接続された第１及び第２の線路と、前記共有部の第２の端子に接続された第３及び第４の線路とを備え、前記第２の端子、前記第３の線路、および前記第４の線路はそれぞれ、前記第１の端子、前記第１の線路、および前記第２の線路と前記線対称軸に関して線対称であり、前記共有部、前記第１の線路、および前記第３の線路は、第１のインダクタ部を構成し、前記共有部、前記第２の線路、および前記第４の線路は、第２のインダクタ部を構成し、前記第１のインダクタ部の線路長は、前記第２のインダクタ部の線路長よりも長いことを特徴とする。
【００１４】
また、本発明の第２の態様は、第１の態様において、前記共有部は、前記線対称軸上の第１の点（Ｚ）を中心点とした第１の円周上の円弧であり、前記第１の線路および前記第３の線路は、それぞれ前記線対称軸上の第２の点（ＺＤ）を中心点とした、前記第１の端子および前記第２の端子を通る第２の円周上の円弧であり、前記第２の線路および前記第４の線路は、それぞれ前記線対称軸上の第３の点（ＺＥ）を中心点とした、前記第１の端子および前記第２の端子を通る第３の円周上の円弧であり、前記第２の円周の半径は、前記第３の円周の半径よりも短いことを特徴とする。
【００１５】
また、本発明の第３の態様は、インダクタと容量性素子の並列共振による電圧制御発振器において、第２の態様の可変インダクタと、前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部とを備え、前記第１の容量性素子部は前記第２の容量性素子部と同一であり、前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする。
【００１６】
また、本発明の第４の態様は、第３の態様において、前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする。
【００１７】
また、本発明の第５の態様は、第３の態様において、前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする。
【００１８】
また、本発明の第６の態様は、第３の態様において、前記共有部の第１の端子に接続された第５の線路と、前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部とをさらに備え、前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、前記第５の線路および前記第６の線路は、それぞれ前記線対称軸上の第４の点（ＺＦ）を中心点とした、前記第１の端子および前記第２の端子を通る第４の円周上の円弧であり、前記第３の円周の半径は、前記第４の円周の半径よりも短く、前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする。
【００１９】
また、本発明の第７の態様は、第１の態様において、前記共有部は、第１の点（ＺＬ）を中心点とした第１の円周上の円弧、および、前記第１の点（ＺＬ）と前記線対称軸に関して線対称な第２の点（ＺＲ）を中心点とした、前記第１の円周と同一半径の第２の円周上の円弧を有し、前記第１の円周上の円弧と前記第２の円周上の円弧とは、前記線対称軸上の第３の点（Ｂ）で結合しており、前記第１の線路は、前記線対称軸上の第４の点（Ｄ）および前記共有部の前記第１の端子を通る第３の円周上の円弧であり、前記第２の線路は、前記線対称軸上の第５の点（Ｅ）および前記共有部の前記第１の端子を通る第４の円周上の円弧であり、前記第４の点（Ｄ）と前記第３の点（Ｂ）との間の距離は、前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりも長いことを特徴とする。
【００２０】
また、本発明の第８の態様は、インダクタと容量性素子の並列共振による電圧制御発振器において、第７の態様の可変インダクタと、前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部とを備え、前記第１の容量性素子部は前記第２の容量性素子部と同一であり、前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする。
【００２１】
また、本発明の第９の態様は、第８の態様において、前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする。
【００２２】
また、本発明の第１０の態様は、第８の態様において、前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする。
【００２３】
また、本発明の第１１の態様は、第８の態様において、前記共有部の第１の端子に接続された第５の線路と、前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部とをさらに備え、前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、前記第５の線路は、前記線対称軸上の第６の点（Ｆ）および前記共有部の前記第１の端子を通る第５の円周上の円弧であり、前記第６の線路は、前記第５の線路と前記線対称軸に関して線対称であり、前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりは、前記第６の点（Ｆ）と前記第３の点（Ｂ）との間の距離よりも長く、前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする。
【００２４】
また、本発明の第１２の態様は、第１の態様において、前記共有部は、第１の点（ＺＬ）を中心点とした第１のソレノイド、および、前記第１の点（ＺＬ）と前記線対称軸に関して線対称な第２の点（ＺＲ）を中心点とした、前記第１のソレノイドと同一半径の第２のソレノイドを有し、前記第１のソレノイドと前記第２のソレノイドとは、それぞれの始点が、前記線対称軸上の第３の点（Ｂ）を通って前記線対称軸と直交する結線部を介して結合しており、前記第１の線路は、前記線対称軸上の第４の点（Ｄ）および前記共有部の前記第１の端子を通る第１の円周上の円弧であり、前記第２の線路は、前記線対称軸上の第５の点（Ｅ）および前記共有部の前記第１の端子を通る第２の円周上の円弧であり、前記第４の点（Ｄ）と前記第３の点（Ｂ）との間の距離は、前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりも長いことを特徴とする。
【００２５】
また、本発明の第１３の態様は、インダクタと容量性素子の並列共振による電圧制御発振器において、第１２の態様の可変インダクタと、前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部とを備え、前記第１の容量性素子部は前記第２の容量性素子部と同一であり、前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする。
【００２６】
また、本発明の第１４の態様は、第１３の態様において、前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする。
【００２７】
また、本発明の第１５の態様は、第１３の態様において、前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする。
【００２８】
また、本発明の第１６の態様は、第１３の態様において、前記共有部の第１の端子に接続された第５の線路と、前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部とをさらに備え、前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、前記第５の線路は、前記線対称軸上の第６の点（Ｆ）および前記共有部の前記第１の端子を通る第３の円周上の円弧であり、前記第６の線路は、前記第５の線路と前記線対称軸に関して線対称であり、前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりは、前記第６の点（Ｆ）と前記第３の点（Ｂ）との間の距離よりも長く、前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする。
【００２９】
また、本発明の第１７の態様は、第１の態様において、前記共有部は、前記線対称軸上の第１の点（Ｂ）を通って前記線対称軸と直交する、前記線対称軸に関して線対称な第１の線分部、前記第１の線分部の一端と接続され、前記線対称軸と平行に延在する第２の線分部、および、前記第１の線分部の他端と接続され、前記線対称軸と平行に延在する第３の線分部を有し、前記第１の線路および前記第３の線路は、それぞれ前記線対称軸上の第２の点（Ｄ）を通って前記線対称軸と直交する直線上の線分を有し、前記第２の線路および前記第４の線路は、それぞれ前記線対称軸上の第３の点（Ｅ）を通って前記線対称軸と直交する直線上の線分を有し、前記第２の点（Ｄ）と前記第１の点（Ｂ）との間の距離は、前記第３の点（Ｅ）と前記第１の点（Ｂ）との間の距離よりも長いことを特徴とする。
また、本発明の第１８の態様は、インダクタと容量性素子の並列共振による電圧制御発振器において、第１７の態様の可変インダクタと、前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部とを備え、前記第１の容量性素子部は前記第２の容量性素子部と同一であり、前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする。
【００３０】
また、本発明の第１９の態様は、第１８の態様において、前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする。
【００３１】
また、本発明の第２０の態様は、第１８の態様において、前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする。
【００３２】
また、本発明の第２１の態様は、第１８の態様において、前記共有部の第１の端子に接続された第５の線路と、前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部とをさらに備え、前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、前記第５の線路および前記第６の線路は、それぞれ前記線対称軸上の第４の点（Ｆ）を通って前記線対称軸と直交する直線上の線分を有し、前記第３の点（Ｅ）と前記第１の点（Ｂ）との間の距離は、前記第４の点（Ｆ）と前記第１の点（Ｂ）との間の距離よりも長く、前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする。
【００３３】
また、本発明の第２２の態様は、線対称軸を有する可変インダクタであって、前記線対称軸に関して線対称な共有部であって、第１の点（ＺＬ）を中心点とした第１のソレノイド、および、前記第１の点（ＺＬ）と前記線対称軸に関して線対称な第２の点（ＺＲ）を中心点とした、前記第１のソレノイドと同一半径の第２のソレノイドを有し、前記第１のソレノイドと前記第２のソレノイドとは、それぞれの始点が、前記線対称軸上の第３の点（Ｂ）を通って前記線対称軸と直交する結線部を介して結合するものである共有部と、前記第１のソレノイドの前記始点より下層に存在する第１の端子（Ａ）に接続された第１の線路と、前記第１のソレノイドの前記第１の端子（Ａ）より下層に存在する第２の端子（Ｇ）に接続された第２の線路と、前記第２のソレノイドの前記始点より下層に存在する第３の端子（Ｃ）に接続された第３の線路と、前記第２のソレノイドの前記第３の端子（Ｃ）より下層に存在する第４の端子（Ｈ）に接続された第４の線路とを備え、前記第３の端子（Ｃ）、前記第４の端子（Ｈ）、前記第３の線路、および前記第４の線路はそれぞれ、前記第１の端子（Ａ）、前記第２の端子（Ｇ）、前記第１の線路、および前記第２の線路と前記線対称軸に関して線対称であり、前記共有部のうちの前記第１の端子（Ａ）から前記第３の端子（Ｃ）の間の部分、前記第１の線路、および前記第３の線路は、第１のインダクタ部を構成し、前記共有部のうちの前記第２の端子（Ｇ）から前記第４の端子（Ｈ）の間の部分、前記第３の線路、および前記第４の線路は、第２のインダクタ部を構成し、前記第２のインダクタ部の線路長は、前記第１のインダクタ部の線路長よりも長いことを特徴とする。
【００３４】
また、本発明の第２３の態様は、インダクタと容量性素子の並列共振による電圧制御発振器において、第２２の態様の可変インダクタと、前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部とを備え、前記第１の容量性素子部は前記第２の容量性素子部と同一であり、前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする。
【００３５】
また、本発明の第２４の態様は、第２３の態様において、前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする。
【００３６】
また、本発明の第２５の態様は、第２３の態様において、前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする。
【００３７】
また、本発明の第２６の態様は、第２３の態様において、前記第１のソレノイドの前記第２の端子（Ｇ）より下層に存在する第５の端子に接続された第５の線路と、前記第２のソレノイドの前記第４の端子（Ｈ）より下層に存在する第６の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部とを備え、前記共有部のうちの前記第５の端子から前記第６の端子の間の部分、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、前記第３のインダクタ部の線路長は、前記第２のインダクタ部の線路長よりも長く、前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする。
【発明の効果】
【００３８】
本発明によれば、複数のインダクタ部に共有される共有部を有する可変インダクタにおいて、共有されない複数の線路の間に容量性素子部を接続し、どのインダクタ部に接続された容量性素子部を動作させるかを制御信号により切り替えることにより、ＬＣの並列共振による電圧制御発振器の構成要素として使用でき、このとき、可変インダクタに直列に抵抗成分が挿入されることがないため、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。さらに、共有部の存在により小型の可変インダクタが得られる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態の可変インダクタ構成を示す図である。
【図２】第１の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示す図である。
【図３】図２のブロックの回路例を示す図である。
【図４】図３に示した負性抵抗発生部の回路例を示す図である。
【図５】図３に示した負性抵抗発生部の回路例を示す図である。
【図６】図３に示した負性抵抗発生部の回路例を示す図である。
【図７】（ａ）及び（ｂ）は、図３に示した容量性素子部の回路例を示す図である。
【図８】第３の実施形態の電圧制御発振器（ＶＣＯ）を示す図である。
【図９】本発明の第４の実施形態の可変インダクタを示す図である。
【図１０】第４の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示す図である。
【図１１】第６の実施形態の電圧制御発振器（ＶＣＯ）を示す図である。
【図１２】第７の実施形態の可変インダクタで使用するソレノイドを説明するための図である。
【図１３】第７の実施形態の可変インダクタを示す図である。
【図１４】第７の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示す図である。
【図１５】第９の実施形態の電圧制御発振器（ＶＣＯ）を示す図である。
【図１６】第１０の実施形態の可変インダクタを示す図である。
【図１７】第１０の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示す図である。
【図１８】（ａ）及び（ｂ）は、第１２の実施形態の可変インダクタを示す図である。
【図１９】第１２の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示す図である。
【図２０】電圧制御発振器において周波数可変素子として用いられている容量性素子の等価回路を示す図である。
【図２１】電圧制御発振器において周波数可変素子として用いられているインダクタの等価回路を示す図である。
【図２２】容量性素子およびインダクタのＱ値と周波数の関係を示す図である。
【発明を実施するための形態】
【００４０】
以下、本発明の実施の形態について図面を参照して説明する。本明細書において、同一の符号は、同一または対応する構成要素を指す。
【００４１】
（第１の実施形態）
図１は、本発明の第１の実施形態の可変インダクタ構成を示している。可変インダクタ１００は、線対称軸Ｙ−Ｙ’を有し、線対称軸Ｙ−Ｙ’に関して線対称な共有部である円弧ＡＢＣと、円弧ＡＢＣの第１の端子Ａに接続された第１の線路ＡＤ’及び第２の線路ＡＥ’と、円弧の第２の端子Ｃに接続された第３の線路ＣＤ’’及び第４の線路ＣＥ’’とを備える。第２の端子Ｃと第１の端子Ａは、線対称軸Ｙ−Ｙ’に関して線対称である。また、第３の線路ＣＤ’’及び第４の線路ＣＥ’’はそれぞれ、第１の線路ＡＤ’及び第２の線路ＡＥ’と線対称軸Ｙ−Ｙ’に関して線対称である。円弧ＡＢＣ、第１の線路ＡＤ’、および第３の線路ＣＤ’’は、第１のインダクタ部Ｉｎｄ１を構成し、円弧ＡＢＣ、第２の線路ＡＥ’、および第４の線路ＣＥ’’は、第２のインダクタ部Ｉｎｄ２を構成する。
【００４２】
第１の実施形態において、共有部である円弧ＡＢＣは、線対称軸Ｙ−Ｙ’上の第１の点Ｚを中心点とした第１の円周上の円弧である。第１の線路ＡＤ’および第３の線路ＣＤ’’は、それぞれ線対称軸Ｙ−Ｙ’上の第２の点ＺＤと中心点とした第１の端子Ａおよび第２の端子Ｃを通る第２の円周上の円弧であり、第２の線路ＡＥ’および第４の線路ＣＥ’’は、それぞれ線対称軸Ｙ−Ｙ’上の第３の点ＺＥと中心点とした、第１の端子Ａおよび第２の端子Ｃを通る第３の円周上の円弧である。図１には、線対称軸Ｙ−Ｙ’上の第４の点ＺＦと中心点とした第４の円周上の円弧と共有部である円弧ＡＢＣで構成される第３のインダクタ部Ｉｎｄ３も示されており、可変インダクタ１００は３つのインダクタ部を有するが、インダクタ部の数は２以上であればよい。
【００４３】
可変インダクタ１００は、第１の線路ＡＤ’と第３の線路ＣＤ’’との間等に容量性素子部を接続して、どのインダクタ部に接続された容量性素子部を動作させるかを制御信号（詳細は後述する。）により切り替えることにより、ＬＣの並列共振による電圧制御発振器の構成要素として使用できる。このとき、非特許文献２に記載の可変インダクタの場合のようにインダクタに直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。さらに、いずれのインダクタ部も円弧ＡＢＣを共有部として用いるため小型の可変インダクタが得られる。
【００４４】
なお、隣接するインダクタ部の線路長が単調に変化するように円弧ＡＢＣ以外の線路を設計すると、制御信号により動作状態にあるインダクタ部を１つずつ隣接するものに切り替えたときに、インダクタンスも単調に変化する。可変インダクタが制御信号に対して単調性を有すれば、制御信号を大から小（又は小から大）へと単純にスイープして共振周波数を調整できるのに対し、単調性がない可変インダクタを使用した場合は、探索結果をすべて保存したりする手間が増える。線路長とインダクタンスの関係は非特許文献３で説明されており、ｌ＝導体の長さ［ｍｍ］、ｒ＝導体の半径［ｍｍ］とした時の線路の自己インダクタンスＬｓｅｌｆは、
Lself=(l/5)×{Ln(2×l/r)-0.75+(r/l)} [nH] （７）
で表される。すなわち、太さ一定の線路の自己インダクタンスは線路長ｌのみの関数となる。
【００４５】
隣接するインダクタ部の線路長が単調に変化するような円弧ＡＢＣ以外の線路の設計としては、図１において中心点ＺＤ、ＺＥ、ＺＦが異なり、それぞれの円周の半径が異なるようにすればよい。第１の線路ＡＤ’と第３の線路ＣＤ’’との間等に接続する容量性素子部（図２参照）はすべてのインダクタ部で同一のものを使用するので、第１のインダクタ部Ｉｎｄ１、第２のインダクタ部Ｉｎｄ２、第３のインダクタ部Ｉｎｄ３の順で線路長が短くなる。
【００４６】
本実施形態の可変インダクタは、差動構成の回路への適用を想定しているため線対称軸を有するが、この線対称軸で折り返して得られる構成をシングルエンド回路に対して応用することも可能である。この点は、以下の実施形態において同様である。
【００４７】
（第２の実施形態）
図２は、第１の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ２００は、インダクタと容量性素子の並列共振によるものであり、第１の実施形態の可変インダクタ１００と、第１の線路ＡＤ’と第３の線路ＣＤ’’との間に接続され、第１の制御信号ＣＯＮＴＲＯＬ＿１により動作状態と非動作状態との間の切り替えが制御される第１のブロックＢ１と、第２の線路ＡＥ’と第４の線路ＣＥ’’との間に接続され、第２の制御信号ＣＯＮＴＲＯＬ＿２により動作状態と非動作状態との間の切り替えが制御される第２のブロックＢ２とを備える。第１のブロックＢ１と第２のブロックＢ２は同一の構成とする。第３のブロックＢ３も示してあり、これも同一の構成とする。円弧ＡＢＣ上の点Ｂが正電源ＶＤＤに接続してある。
【００４８】
各ブロックは、負性抵抗発生部および容量性素子部を有する。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第１の実施形態で上述したように、ブロックＢ１〜Ｂ３を接続しても可変インダクタ１００に直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。
【００４９】
図３に、ブロックの回路例を示す。第１のブロックＢ１を例に考えると、容量性素子部３１０および負性抵抗発生部３２０がそれぞれ可変インダクタ１００と並列に接続され、制御信号ＣＯＮＴＲＯＬ＿１が第１のブロックＢ１の動作状態を決定する。容量性素子部３１０は、容量性素子３１１及び３１２を備え、負性抵抗発生部３２０は、負性抵抗素子３２１及び３２２を備える。容量性素子３１１及び３１２は同一の構成であり、線対称軸Ｙ−Ｙ’に関して線対称の位置に配置されている。負性抵抗素子３２１及び３２２は同一の構成であり、線対称軸Ｙ−Ｙ’に関して線対称の位置に配置されている。ＬＣ並列共振器をＶＣＯのタンク回路として用いる場合、ＶＣＯの発振には、図２０に示す容量性素子の損失分ＲSAまたはＲPAと、図２１に示すインダクタの損失成分ＲSBまたはＲPBでの損失を補うことが発振持続の条件となる。負性抵抗発生部はこの損失を補い、ＶＣＯの発振を持続させる為に存在する。以下、容量性素子部３１０および負性抵抗発生部３２０の詳細を説明する。
【００５０】
負性抵抗発生部３２０について
図４に、図３に示した負性抵抗発生部の回路例を示す。負性抵抗発生部に対する制御信号とスイッチの開閉状態に関する真理値表を表１に示す。この例では、ＣＯＮＴＲＯＬ＿１がＨの時にＳＡ１及びＳＣ１がＯＮするので、ＮＭＯＳトランジスタＭＡ及びＭＣのゲートは最も低い電位である基準電位に固定され、ＭＡ及びＭＣは遮断される。この時、ＳＡ１Ｂ及びＳＣ１ＢはＯＦＦしている。他方、ＣＯＮＴＲＯＬ＿１がＬの時にＳＡ１Ｂ及びＳＣ１ＢがＯＮで、ＮＭＯＳトランジスタＭＡのゲートはＭＣのドレインと短絡し、ＭＣのゲートはＭＡのドレインと短絡され、ＭＡ及びＭＣは負性抵抗を生成する。このときＳＡ１及びＳＣ１はＯＦＦしている。
【００５１】
【表１】
【００５２】
負性抵抗発生部３２０は、図５に示されるような構成でも構わない。図５の負性抵抗発生部の動作を表２の真理値表を用いつつ説明する。ＮＭＯＳトランジスタＭＡ及びＭＣのソースは短絡され、ＶＬＯＷ端子を形成する。このＶＬＯＷ端子は、スイッチＳ２を介して基準電位ＶＳＳとつながっている。他方、ＭＡのゲートはＭＣのドレインと、ＭＣのゲートはＭＡのドレインと繋がりＳ２がＯＮしている時に負性抵抗を発生する。すなわち、ＣＯＮＴＲＯＬ＿１がＬの時にＳ２はＯＦＦしているためＭＡ及びＭＣとの基準電位への電流パスは遮断され、負性抵抗発生部は遮断状態となる。逆に、ＣＯＮＴＲＯＬ＿１がＨになるとＳ２はＯＮし電流パスが形成されるので、図５の回路は負性抵抗を発生する。
【００５３】
【表２】
【００５４】
また、図６のような構成でも実現できる。図６の負性抵抗発生部の動作を表３の真理値表を用いつつ説明する。ＮＭＯＳトランジスタＭＡ及びＭＣのソースは短絡されてＡＣ＿ＣＯＭ端子を形成する。このＡＣ＿ＣＯＭ端子と基準電位ＶＳＳとの間に電流源動作をするＭＩ１が挿入され、ＭＩ１とＭＩ０はカレントミラーを形成する。正電源ＶＤＤとＭＩ０のドレインとの間には電流源が挿入され、ＭＩ０のドレインとゲートとの間にスイッチＳ３Ａが、またＭＩ０のゲートと基準電位との間にスイッチＳ３Ｂが挿入されている。
【００５５】
【表３】
【００５６】
図６において、ＣＯＮＴＲＯＬ＿１がＬになるとＳ３ＡがＯＮするのでＭＩ０のドレイン−ゲートが短絡されＭＩ０のダイオード接続を形成する。従ってＭＩ０とＭＩ１のペア間で電流がミラーされる。このときＳ３ＢはＯＦＦなので回路動作に影響を与えない。従ってＭＩ１はＭＡとＭＣに電流を供給し、この回路は負性抵抗を発生する。逆にＣＯＮＴＲＯＬ＿１がＨになると、Ｓ３ＢがＯＮするのでＭＩ０とＭＩ１のゲート電位は、基準電位に固定されるため遮断状態となる。従ってＭＡとＭＣにも電流が供給されずＭＡ及びＭＣも遮断状態となる。この時、Ｓ３ＡはＯＦＦなので回路動作に影響を与えない。
【００５７】
容量性素子部３１０について
図７（ａ）及び（ｂ）に、図３に示した容量性素子部の回路例を示し、その動作を説明する。図７（ａ）は、制御信号ＣＯＮＴＲＯＬ＿１としてアナログ信号を用いる場合の回路例で、可変容量性素子の代表としてＭＯＳバラクタを用いて説明する。ＭＯＳバラクタＶＣＡのゲートを端子Ｄ’、ＭＯＳバラクタＶＣＣのゲートを端子Ｄ’’とし、ＶＣＡのソースとドレインを短絡して制御信号ＣＯＮＴＲＯＬ＿１と接続し、ＶＣＣのソースとドレインを短絡して同じく制御信号ＣＯＮＴＲＯＬ＿１と接続する。端子Ｄ’及びＤ’’を可変インダクタ１００と並列に接続されることでＬＣの共振回路となる。このＬＣ共振回路は、ＣＯＮＴＲＯＬ＿１の電圧を変えることでＶＣＡ及びＶＣＣの動作状態が変化し、それに伴って端子Ｄ’及びＤ’’から見たキャパシタンスが変化して、その共振周波数を可変することができる。しかしながら、ＶＣＡ及びＶＣＣのＱ値が、並列の可変インダクタ１００のＱ値より低い周波数領域においては、バラクタのＱ値が最大となる動作状態を取るよう制御信号ＣＯＮＴＲＯＬ＿１の電圧を固定し、インダクタを切り替える方がＶＣＯの位相ノイズ最適化の観点からは好ましい。
【００５８】
バラクタとして、ＭＯＳバラクタ以外にもダイオード、ＢＪＴおよび任意の可変容量性素子を使うことも可能である。
【００５９】
なお、この回路例も差動構成の回路用途であるため、図７（ａ）の線対称軸Ｙ−Ｙ’で折り返すことで、シングルエンド用途に適用することもできる。
【００６０】
次に、図７（ｂ）を参照して、制御信号としてデジタル信号を用いる場合の回路例を説明する。デジタル制御信号２本の場合を代表例として以下で説明していくが、並列パスを増やすことでＮ本のデジタル制御信号にも対応することができる。まず、キャパシタＣ０Ａの一方を端子Ｄ’とし他方をＣ０Ｃの一方と接続し、Ｃ０Ｃのもう一方の端子を端子Ｄ’’とする。この端子Ｄ’にスイッチＳ１Ａの片側を接続し、他方をキャパシタＣ１Ａに接続する。Ｃ１Ａのもう一方をキャパシタＣ１Ｃの片側に接続し、Ｃ１Ｃのもう一方の端子をスイッチＳ１Ｃの片側に接続し、Ｓ１Ｃの残りの端子を端子Ｄ’’に接続する。スイッチＳ１Ａ及びＳ１Ｃは同一の制御信号ＣＮＴ＿１でその開閉が制御される。同様に、端子Ｄ’にスイッチＳ２Ａの片側接続し、他方をキャパシタＣ２Ａに接続する。Ｃ２Ａのもう一方をキャパシタＣ２Ｃの片方に接続し、Ｃ２Ｃのもう一方をスイッチＳ２Ｃの片側に接続し、Ｓ２Ｃの残りの端子を端子Ｄ’’に接続する。スイッチＳ２Ａ及びＳ２Ｃは同一の制御信号ＣＮＴ＿２でその開閉が制御される。
【００６１】
換言すると、図７の容量性素子部は、制御信号が入力される入力端子と、第１２の出力端子Ｄ’および第２の出力端子Ｄ’’と、入力端子からの制御信号ＣＮＴ＿１、ＣＮＴ＿２によりオンオフ制御されるスイッチＳ１Ａ、Ｓ２ＡとキャパシタＣ１Ａ、Ｃ２Ａとからなり、一方の端子が第１の出力端子Ｄ’に接続される２つの第１の容量部と、入力端子からの制御信号ＣＮＴ＿１、ＣＮＴ＿２によりオンオフ制御されるスイッチＳ１Ｃ、Ｓ２ＣとキャパシタＣ１Ｃ、Ｃ２Ｃとからなり、一方の端子が第２の出力端子Ｄ’’に接続され、他方の端子が第１の容量部の他方の端子に接続される２つの第２の容量部とを備え、第１および第２の容量部は、線対称軸Ｙ−Ｙ’に関して線対称の位置に配置されている。
【００６２】
スイッチ制御の真理値表は表４の通りである。この切り替えによって端子Ｄ’及びＤ’’から見たキャパシタンス、すなわちインピーダンスが変化することが分かる。
【００６３】
【表４】
【００６４】
図７（ｂ）に示すキャパシタ及びスイッチの場所は可換であり、また、アナログ制御の場合と同様に図７（ｂ）の線対称軸Ｙ−Ｙ’で折り返すことでシングルエンド用途に適用することもできる。
【００６５】
（第３の実施形態）
図８は、第３の実施形態の電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ８００は、可変インダクタ１００及び第１〜第３のブロックＢ１〜Ｂ３に関しては第２の実施形態のＶＣＯ２００と同様であるが、点Ｂに電流が供給されている点で異なる。円弧ＡＢＣと線対称軸Ｙ−Ｙ’との交点Ｂは、ＶＣＯ２００では低インピーダンス点であったが、ＶＣＯ８００では、点Ｂに正電源ＶＤＤではなく電流源ＭＰ１を接続することで正電源ＶＤＤからの電圧信号除去比（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）を向上させ、高インピーダンス点となっている。
【００６６】
電流源ＭＰ１は、正電源ＶＤＤにＰＭＯＳトランジスタＭＰ０のソースを接続し、ＭＰ０のゲートとドレインを短絡して端子ＶＢＰ１とし、ＭＰ０のドレインと基準電位ＶＳＳとの間に電流源Ｉ０を挿入し、正電源ＶＤＤにソースを接続したもう１つのＰＭＯＳトランジスタＭＰ１のゲートに端子ＶＢＰ１を接続することで得られる、ＭＰ０・ＭＰ１間のカレントミラーで構成されている。カレントミラーの出力は一般に、インピーダンスが高いことで知られており、第３の実施形態ではＭＰ１のドレインがそれにあたる。なお、交流グランドとも呼ばれるＡＣ＿ＣＯＭ１は、直流的には接地ではないものの信号に対しては接地点と同様の働きをする。図８におけるＡＣ＿ＣＯＭ１端子はＬＣタンクの最低次の共振状態では信号振幅がゼロとなる点であることから、ここは交流的に接地と等価であると言える。
【００６７】
（第４の実施形態）
図９は、本発明の第４の実施形態の可変インダクタを示している。可変インダクタ９００は、線対称軸Ｙ−Ｙ’を有し、線対称軸Ｙ−Ｙ’に関して線対称な共有部ＡＢＣと、共有部ＡＢＣの第１の端子Ａに接続された第１の線路ＡＤ’及び第２の線路ＡＥ’と、円弧の第２の端子Ｃに接続された第３の線路ＣＤ’’及び第４の線路ＣＥ’’とを備える。第２の端子Ｃと第１の端子Ａは、線対称軸Ｙ−Ｙ’に関して線対称である。また、第３の線路ＣＤ’’及び第４の線路ＣＥ’’はそれぞれ、第１の線路ＡＤ’及び第２の線路ＡＥ’と線対称軸Ｙ−Ｙ’に関して線対称である。共有部ＡＢＣ、第１の線路ＡＤ’、および第３の線路ＣＤ’’は、第１のインダクタ部Ｉｎｄ１を構成し、共有部ＡＢＣ、第２の線路ＡＥ’、および第４の線路ＣＥ’’は、第２のインダクタ部Ｉｎｄ２を構成する。
【００６８】
第４の実施形態において、共有部ＡＢＣは、第１の点ＺＬを中心点とした第１の円周上の円弧、および、第１の点ＺＬと線対称軸Ｙ−Ｙ’に関して線対称な第２の点ＺＲを中心点とした、第１の円周と同一半径の第２の円周上の円弧を有する。第１の円周上の円弧と第２の円周上の円弧とは、線対称軸Ｙ−Ｙ’上の第３の点Ｂで結合している。第１の線路ＡＤ’は、線対称軸Ｙ−Ｙ’上の第４の点Ｄおよび第１の端子Ａを通る第３の円周上の円弧であり、第３の線路ＣＤ’’は、第１の線路ＡＤ’と線対称軸Ｙ−Ｙ’に関して線対称な円弧である。第２の線路ＡＥ’は、線対称軸Ｙ−Ｙ’上の第５の点Ｅおよび第１の端子Ａを通る第４の円周上の円弧であり、第４の線路ＣＥ’’は、第２の線路ＡＥ’と線対称軸Ｙ−Ｙ’に関して線対称な円弧である。図９には、線対称軸Ｙ−Ｙ’上の第６の点Ｆとおよび第１の端子Ａを通る第５の円周上の円弧であって、第１の端子Ａに接続された第５の線路ＡＦ’と、第２の端子Ｃに接続され、第５の線路ＡＦ’と線対称軸Ｙ−Ｙ’に関して線対称な第６の線路ＣＦ’’と、共有部ＡＢＣとで構成される第３のインダクタ部Ｉｎｄ３も示されており、可変インダクタ９００は３つのインダクタ部を有するが、インダクタ部の数は２以上であればよい。
【００６９】
可変インダクタ９００は、第１の実施形態で説明した可変インダクタ１００と同様に、第１の線路ＡＤ’と第３の線路ＣＤ’’との間等に容量性素子部を接続して、どのインダクタ部に接続された容量性素子部を動作させるかを制御信号により切り替えることにより、ＬＣの並列共振による電圧制御発振器の構成要素として使用できる。このとき、非特許文献２に記載の可変インダクタの場合のようにインダクタに直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。さらに、いずれのインダクタ部もＡＢＣを共有部として用いるため小型の可変インダクタが得られる。
【００７０】
なお、ＢＦ間、ＢＥ間、ＢＤ間の線対称軸Ｙ−Ｙ’上の距離がこの順で長くなる場合、隣接するインダクタ部の線路長が単調に変化する。ここで、単調性が保証されるためには、第１〜第６の線路が共有部ＡＢＣに対して上に凸か下に凸かのいずれかである必要があり、混在してはならない。
【００７１】
（第５の実施形態）
図１０は、第４の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ１０００は、インダクタと容量性素子の並列共振によるものであり、第４の実施形態の可変インダクタ９００と、第１の線路ＡＤ’と第３の線路ＣＤ’’との間に接続され、第１の制御信号ＣＯＮＴＲＯＬ＿１により動作状態と非動作状態との間の切り替えが制御される第１のブロックＢ１と、第２の線路ＡＥ’と第４の線路ＣＥ’’との間に接続され、第２の制御信号ＣＯＮＴＲＯＬ＿２により動作状態と非動作状態との間の切り替えが制御される第２のブロックＢ２とを備える。第１のブロックＢ１と第２のブロックＢ２は同一の構成とする。第３のブロックＢ３も示してあり、これも同一の構成とする。共有部ＡＢＣ上の点Ｂが正電源ＶＤＤに接続してある。各ブロックの詳細は、第２の実施形態で説明したのと同一である。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第１の実施形態で上述したのと同様に、ブロックＢ１〜Ｂ３を接続しても可変インダクタ９００に直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。
【００７２】
（第６の実施形態）
図１１は、第６の実施形態の電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ１１００は、可変インダクタ９００及び第１〜第３のブロックＢ１〜Ｂ３に関しては第５の実施形態のＶＣＯ１０００と同様であるが、点Ｂに電流が供給されている点で異なる。共有部ＡＢＣと線対称軸Ｙ−Ｙ’との交点Ｂは、ＶＣＯ１０００では低インピーダンス点であったが、ＶＣＯ１１００では、点Ｂに正電源ＶＤＤではなく電流源ＭＰ１を接続することで正電源ＶＤＤからの電圧信号除去比（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）を向上させ、高インピーダンス点となっている。電流源ＭＰ１の構造は、第３の実施形態で説明したものと同一であり、ここでは説明しない。
【００７３】
（第７の実施形態）
図１２は、第７の実施形態の可変インダクタで使用するソレノイドを説明するための図である。ソレノイドとは、図１２に示すような、一本の導体から構成されるインダクタで、巻き始めの点Ｗと巻き終りの点ＷＷを有し、その間を中心を同じくする半径ｒの平面インダクタをｎ回巻きした縦積み構造である。半径ｒの平面インダクタの自己インダクタンスがＬのとき、半径ｒの平面インダクタをｎ回巻いたソレノイドの自己インダクタンスがｎ2×Ｌとなるような特徴を有するインダクタの一種と定義する。ただし、基準となる１回巻き部分の形は特に円形でなくても良いが、平面図上は同一の（ｉｄｅｎｔｉｃａｌ）インダクタで構成されなければならない。
【００７４】
図１３は、第７の実施形態の可変インダクタを示している。可変インダクタ１３００は、図９に示した可変インダクタ９００と共有部が異なるものである。共有部ＡＢＣは、第１の点ＺＬを中心点とした第１のソレノイド、および、第１の点ＺＬと線対称軸Ｙ−Ｙ’に関して線対称な第２の点ＺＲを中心点とした、第１のソレノイドと同一半径の第２のソレノイドを有する。そして、第１のソレノイドと第２のソレノイドとは、それぞれの始点Ｂ’及びＢ’’が、線対称軸Ｙ−Ｙ’上の第３の点Ｂを通って線対称軸Ｙ−Ｙ’と直交する結線部を介して結合している。図１３では、始点Ｂ’及びＢ’’からソレノイドの最上層が始まり、その一層だけ下に存在する点を共有部ＡＢＣの第１の端子Ａ及び第２の端子Ｃとしているが、より下の層に存在する点を選んでもよい。
【００７５】
可変インダクタ１３００は、第１の実施形態で説明した可変インダクタ１００と同様に、第１の線路ＡＤ’と第３の線路ＣＤ’’との間等に容量性素子部を接続して、どのインダクタ部に接続された容量性素子部を動作させるかを制御信号により切り替えることにより、ＬＣの並列共振による電圧制御発振器の構成要素として使用できる。このとき、非特許文献２に記載の可変インダクタの場合のようにインダクタに直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。さらに、いずれのインダクタ部もＡＢＣを共有部として用いるため小型の可変インダクタが得られる。
【００７６】
なお、第７の実施形態では、上層の始点Ｂ’及びＢ’’を結線部で結合したが、始点Ｂ’及びＢ’’の下層に存在する点Ａ及びＣを結線部で結合し、点Ｂ’及びＢ’’をそれぞれ共有部の第１及び第２の端子としてもよい。
【００７７】
（第８の実施形態）
図１４は、第７の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ１４００は、インダクタと容量性素子の並列共振によるものであり、第７の実施形態の可変インダクタ１３００と、第１の線路ＡＤ’と第３の線路ＣＤ’’との間に接続され、第１の制御信号ＣＯＮＴＲＯＬ＿１により動作状態と非動作状態との間の切り替えが制御される第１のブロックＢ１と、第２の線路ＡＥ’と第４の線路ＣＥ’’との間に接続され、第２の制御信号ＣＯＮＴＲＯＬ＿２により動作状態と非動作状態との間の切り替えが制御される第２のブロックＢ２とを備える。第１のブロックＢ１と第２のブロックＢ２は同一の構成とする。第３のブロックＢ３も示してあり、これも同一の構成とする。共有部ＡＢＣ上の点Ｂが正電源ＶＤＤに接続してある。各ブロックの詳細は、第２の実施形態で説明したのと同一である。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第１の実施形態で上述したのと同様に、ブロックＢ１〜Ｂ３を接続しても可変インダクタ１３００に直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。
【００７８】
（第９の実施形態）
図１５は、第９の実施形態の電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ１５００は、可変インダクタ１３００及び第１〜第３のブロックＢ１〜Ｂ３に関しては第８の実施形態のＶＣＯ１４００と同様であるが、点Ｂに電流が供給されている点で異なる。点Ｂは、ＶＣＯ１４００では低インピーダンス点であったが、ＶＣＯ１５００では、点Ｂに正電源ＶＤＤではなく電流源ＭＰ１を接続することで正電源ＶＤＤからの電圧信号除去比（Ｐｏｗｅｒ Ｓｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）を向上させ、高インピーダンス点となっている。電流源ＭＰ１の構造は、第３の実施形態で説明したものと同一であり、ここでは説明しない。
【００７９】
（第１０の実施形態）
図１６は、第１０の実施形態の可変インダクタを示している。インダクタ１６００は、線対称軸Ｙ−Ｙ’を有し、線対称軸Ｙ−Ｙ’に関して線対称な共有部ＡＢＣと、共有部ＡＢＣの第１の端子Ａに接続された第１の線路ＡＤ’及び第２の線路ＡＥ’と、共有部ＡＢＣの第２の端子Ｃに接続された第３の線路ＣＤ’’及び第４の線路ＣＥ’’とを備える。第２の端子Ｃと第１の端子Ａは、線対称軸Ｙ−Ｙ’に関して線対称である。また、第３の線路ＣＤ’’及び第４の線路ＣＥ’’はそれぞれ、第１の線路ＡＤ’及び第２の線路ＡＥ’と線対称軸Ｙ−Ｙ’に関して線対称である。共有部ＡＢＣ、第１の線路ＡＤ’、および第３の線路ＣＤ’’は、第１のインダクタ部Ｉｎｄ１を構成し、共有部ＡＢＣ、第２の線路ＡＥ’、および第４の線路ＣＥ’’は、第２のインダクタ部Ｉｎｄ２を構成する。
【００８０】
第１０の実施形態において、共有部ＡＢＣは、線対称軸Ｙ−Ｙ’上の第１の点Ｂを通って線対称軸Ｙ−Ｙ’と直交する、線対称軸Ｙ−Ｙ’に関して線対称な第１の線分部Ａ’Ｃ’、第１の線分部Ａ’Ｃ’の一端Ａ’と接続され、線対称軸Ｙ−Ｙ’と平行に延在する第２の線分部Ａ’Ａ、および、第１の線分部Ａ’Ｃ’の他端Ｃ’と接続され、線対称軸Ｙ−Ｙ’と平行に延在する第３の線分部Ｃ’Ｃを有する。第１の線路ＡＤ’および第３の線路ＣＤ’’は、それぞれ線対称軸Ｙ−Ｙ’上の第２の点Ｄを通って線対称軸と直交する直線ＩＪ上の線分を有し、第２の線路ＡＥ’および前記第４の線路ＣＥ’’は、それぞれ線対称軸Ｙ−Ｙ’上の第３の点Ｅを通って線対称軸Ｙ−Ｙ’と直交する直線ＧＨ上の線分を有する。第２の点Ｄと第１の点Ｂとの間の距離は、第３の点Ｅと第１の点Ｂとの間の距離よりも長い。図１６には、直線ＡＣ上の線分である第５の線路ＡＦ’および第６の線路ＡＦ’’と、共有部ＡＢＣで構成される第３のインダクタ部Ｉｎｄ３も示されており、可変インダクタ１６００は３つのインダクタ部を有するが、インダクタ部の数は２以上であればよい。
【００８１】
可変インダクタ１６００は、第１の実施形態で説明した可変インダクタ１００と同様に、第１の線路ＡＤ’と第３の線路ＣＤ’’との間等に容量性素子部を接続して、どのインダクタ部に接続された容量性素子部を動作させるかを制御信号により切り替えることにより、ＬＣの並列共振による電圧制御発振器の構成要素として使用できる。このとき、非特許文献２に記載の可変インダクタの場合のようにインダクタに直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。さらに、いずれのインダクタ部もＡＢＣを共有部として用いるため小型の可変インダクタが得られる。
【００８２】
なお、ＢＦ間、ＢＥ間、ＢＤ間の線対称軸Ｙ−Ｙ’上の距離がこの順で長くなる場合、隣接するインダクタ部の線路長が単調に変化する。
【００８３】
また、図１６では、面積の有効利用の観点から各線分が直交する実施形態を示してあるが、必ずしも線分ＩＤ’等が線分Ａ’Ｉ等と直交している必要はない。
【００８４】
（第１１の実施形態）
図１７は、第１０の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ１７００は、インダクタと容量性素子の並列共振によるものであり、第１０の実施形態の可変インダクタ１６００と、第１の線路ＡＤ’と第３の線路ＣＤ’’との間に接続され、第１の制御信号ＣＯＮＴＲＯＬ＿１により動作状態と非動作状態との間の切り替えが制御される第１のブロックＢ１と、第２の線路ＡＥ’と第４の線路ＣＥ’’との間に接続され、第２の制御信号ＣＯＮＴＲＯＬ＿２により動作状態と非動作状態との間の切り替えが制御される第２のブロックＢ２とを備える。第１のブロックＢ１と第２のブロックＢ２は同一の構成とする。第３のブロックＢ３も示してあり、これも同一の構成とする。共有部ＡＢＣ上の点Ｂが正電源ＶＤＤに接続してある。各ブロックの詳細は、第２の実施形態で説明したのと同一である。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第１の実施形態で上述したのと同様に、ブロックＢ１〜Ｂ３を接続しても可変インダクタ１６００に直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。
【００８５】
なお、第１１の実施形態では、点Ｂを低インピーダンス端子の正電源ＶＤＤに接続したが、この点に高インピーダンス素子の電流源をつないでも構わない。
【００８６】
また、第１１の実施形態では差動構成の回路への適用を想定しているため線対称軸を有するが、この線対称軸で折り返して得られる構成をシングルエンド回路に対して応用することも可能である。
【００８７】
（第１２の実施形態）
図１８（ａ）及び（ｂ）は、第１２の実施形態の可変インダクタを示している。図１８（ａ）は平面図、（ｂ）は線対称軸Ｙ−Ｙ’の左側部分の斜視図である。本実施形態では、図１２に示したソレノイドを用いるものの、1つのタップから複数のインダクタを構成した第７の実施形態とは異なり、各ソレノイド上に複数のタップ（線路）を配置する。可変インダクタ１８００は、線対称軸Ｙ−Ｙ’を有する共有部を備え、この共有部は、第１の点ＺＬを中心点とした第１のソレノイドＳＯＬＬ、および、第１の点ＺＬと線対称軸Ｙ−Ｙ’に関して線対称な第２の点ＺＲを中心点とした、第１のソレノイドＳＯＬＬと同一半径の第２のソレノイドＳＯＬＲを有し、第１のソレノイドＳＯＬＬと第２のソレノイドＳＯＬＲとは、それぞれの始点ＷＬ及びＷＲが、線対称軸Ｙ−Ｙ’上の第３の点Ｂを通って線対称軸Ｙ−Ｙ’と直交する結線部を介して結合する。可変インダクタ１８００はさらに、第１のソレノイドＳＯＬＬの始点ＷＬより下層に存在する第１の端子Ａに接続された第１の線路ＡＤ’と、第１のソレノイドＳＯＬＬの第１の端子Ａより下層に存在する第２の端子Ｇに接続された第２の線路ＧＥ’と、第２のソレノイドＳＯＬＲの始点ＷＲより下層に存在する第３の端子Ｃに接続された第３の線路ＣＤ’’と、第２のソレノイドＳＯＬＲの第３の端子Ｃより下層に存在する第４の端子Ｈに接続された第４の線路ＨＥ’’とを備える。第３の端子Ｃ、第４の端子Ｈ、第３の線路ＣＤ’’、および第４の線路ＨＥ’’はそれぞれ、第１の端子Ａ、第２の端子Ｇ、第１の線路ＡＤ’、および第２の線路ＧＥ’と線対称軸Ｙ−Ｙ’に関して線対称である。共有部のうちの第１の端子Ａから第３の端子Ｃの間の部分、第１の線路ＡＤ’、および第３の線路ＣＤ’’は、第１のインダクタ部Ｉｎｄ１を構成し、共有部のうちの第２の端子Ｇから第４の端子Ｈの間の部分、第３の線路ＧＥ’、および第４の線路ＨＥ’’は、第２のインダクタ部Ｉｎｄ２を構成する。第２のインダクタ部Ｉｎｄ２の線路長は、第１のインダクタ部Ｉｎｄ１の線路長よりも長い。図１８に示されたインダクタ部の数は２であるが、２より多くてもよい。
【００８８】
可変インダクタ１８００は、第１の実施形態で説明した可変インダクタ１００と同様に、Ｄ’Ｄ’’間等に容量性素子部を接続して、どのインダクタ部に接続された容量性素子部を動作させるかを制御信号により切り替えることにより、ＬＣの並列共振による電圧制御発振器の構成要素として使用できる。このとき、非特許文献２に記載の可変インダクタの場合のようにインダクタに直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。さらに、いずれのインダクタ部もソレノイドの一部を共有するため小型の可変インダクタが得られる。
【００８９】
ソレノイドは原理的に１本の導体から構成されているため、物理的に異なる２点のインダクタンスは等しくないことが保証されると共に、自己インダクタンス＝（平面インダクタのインダクタンス）×（巻数）2という特徴も有していて、最上層に存在する始点ＷＬ及びＷＲを基準とした場合の自己インダクタンスが下層に下りていくほど大きくなり、単調性も保証される。
【００９０】
第１２の本実施形態は、インダクタンスの単調性に起因する回路制御の簡便性のみならず、面積の縮小・コスト低減の観点からも好ましい実施形態である。ソレノイドを用いると、巻いた数の二乗に比例して自己インダクタンスが増える。これによって面積の縮小、すなわちコストの削減が図れる。また、同一の自己インダクタンスを得るための銅線長を短縮できるので、Ｑ値の増大が図れる。インダクタのＱ値は配線の抵抗値で制限を受ける為、自己インダクタンスが同じで配線抵抗が減ればＱ値は高くなるからである。
【００９１】
なお、図１８（ａ）及び（ｂ）では、点Ａで段差を有するソレノイドを図示したが、このような構造に限らず、導線を巻いたソレノイドと等価のものであればよい。段差なく導線を巻いたソレノイドを用いる場合は、第１の端子Ａが第２の端子Ｇよりも始点ＷＬに近いという関係にあればよい。
【００９２】
（第１３の実施形態）
図１９は、第１２の実施形態の可変インダクタを備える電圧制御発振器（ＶＣＯ）を示している。ＶＣＯ１９００は、インダクタと容量性素子の並列共振によるものであり、第１２の実施形態の可変インダクタ１８００と、Ｄ’Ｄ’’間に接続され、第１の制御信号ＣＯＮＴＲＯＬ＿１により動作状態と非動作状態との間の切り替えが制御される第１のブロックＢ１と、Ｅ’Ｅ’’間に接続され、第２の制御信号ＣＯＮＴＲＯＬ＿２により動作状態と非動作状態との間の切り替えが制御される第２のブロックＢ２とを備える。第１のブロックＢ１と第２のブロックＢ２は同一の構成とする。共有部上の点Ｂが正電源ＶＤＤに接続してある。各ブロックの詳細は、第２の実施形態で説明したのと同一である。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第１の実施形態で上述したのと同様に、ブロックＢ１及びＢ２を接続しても可変インダクタ１８００に直列に抵抗成分が挿入されることがない。したがって、Ｑ値の劣化を抑制した可変インダクタとして機能させることができる。
【符号の説明】
【００９３】
１００ 可変インダクタ
Ｂ１、Ｂ２、Ｂ３ ブロック（「容量性素子部」および「負性抵抗発生部」に対応）
Ｉｎｄ１、Ｉｎｄ２、Ｉｎｄ３ インダクタ部
Ｙ−Ｙ’ 線線対称軸
ＣＯＮＴＲＯＬ＿１、ＣＯＮＴＲＯＬ＿２、ＣＯＮＴＲＯＬ＿３ 制御信号
ＶＤＤ 正電源
【特許請求の範囲】
【請求項１】
線対称軸を有する可変インダクタであって、
前記線対称軸に関して線対称な共有部と、
前記共有部の第１の端子に接続された第１及び第２の線路と、
前記共有部の第２の端子に接続された第３及び第４の線路と
を備え、
前記第２の端子、前記第３の線路、および前記第４の線路はそれぞれ、前記第１の端子、前記第１の線路、および前記第２の線路と前記線対称軸に関して線対称であり、
前記共有部、前記第１の線路、および前記第３の線路は、第１のインダクタ部を構成し、
前記共有部、前記第２の線路、および前記第４の線路は、第２のインダクタ部を構成し、
前記第１のインダクタ部の線路長は、前記第２のインダクタ部の線路長よりも長いことを特徴とする可変インダクタ。
【請求項２】
前記共有部は、前記線対称軸上の第１の点（Ｚ）を中心点とした第１の円周上の円弧であり、
前記第１の線路および前記第３の線路は、それぞれ前記線対称軸上の第２の点（ＺＤ）を中心点とした、前記第１の端子および前記第２の端子を通る第２の円周上の円弧であり、
前記第２の線路および前記第４の線路は、それぞれ前記線対称軸上の第３の点（ＺＥ）を中心点とした、前記第１の端子および前記第２の端子を通る第３の円周上の円弧であり、
前記第２の円周の半径は、前記第３の円周の半径よりも短いことを特徴とする請求項１に記載の可変インダクタ。
【請求項３】
インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項２に記載の可変インダクタと、
前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、
前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部と
を備え、
前記第１の容量性素子部は前記第２の容量性素子部と同一であり、
前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。
【請求項４】
前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項３に記載の電圧制御発振器。
【請求項５】
前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項３に記載の電圧制御発振器。
【請求項６】
前記共有部の第１の端子に接続された第５の線路と、
前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、
前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部と
をさらに備え、
前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、
前記第５の線路および前記第６の線路は、それぞれ前記線対称軸上の第４の点（ＺＦ）を中心点とした、前記第１の端子および前記第２の端子を通る第４の円周上の円弧であり、
前記第３の円周の半径は、前記第４の円周の半径よりも短く、
前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、
前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする請求項３に記載の電圧制御発振器。
【請求項７】
前記共有部は、第１の点（ＺＬ）を中心点とした第１の円周上の円弧、および、前記第１の点（ＺＬ）と前記線対称軸に関して線対称な第２の点（ＺＲ）を中心点とした、前記第１の円周と同一半径の第２の円周上の円弧を有し、
前記第１の円周上の円弧と前記第２の円周上の円弧とは、前記線対称軸上の第３の点（Ｂ）で結合しており、
前記第１の線路は、前記線対称軸上の第４の点（Ｄ）および前記共有部の前記第１の端子を通る第３の円周上の円弧であり、
前記第２の線路は、前記線対称軸上の第５の点（Ｅ）および前記共有部の前記第１の端子を通る第４の円周上の円弧であり、
前記第４の点（Ｄ）と前記第３の点（Ｂ）との間の距離は、前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりも長いことを特徴とする請求項１に記載の可変インダクタ。
【請求項８】
インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項７に記載の可変インダクタと、
前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、
前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部と
を備え、
前記第１の容量性素子部は前記第２の容量性素子部と同一であり、
前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。
【請求項９】
前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項８に記載の電圧制御発振器。
【請求項１０】
前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項８に記載の電圧制御発振器。
【請求項１１】
前記共有部の第１の端子に接続された第５の線路と、
前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、
前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部と
をさらに備え、
前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、
前記第５の線路は、前記線対称軸上の第６の点（Ｆ）および前記共有部の前記第１の端子を通る第５の円周上の円弧であり、
前記第６の線路は、前記第５の線路と前記線対称軸に関して線対称であり、
前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりは、前記第６の点（Ｆ）と前記第３の点（Ｂ）との間の距離よりも長く、
前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、
前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする請求項８に記載の電圧制御発振器。
【請求項１２】
前記共有部は、第１の点（ＺＬ）を中心点とした第１のソレノイド、および、前記第１の点（ＺＬ）と前記線対称軸に関して線対称な第２の点（ＺＲ）を中心点とした、前記第１のソレノイドと同一半径の第２のソレノイドを有し、
前記第１のソレノイドと前記第２のソレノイドとは、それぞれの始点が、前記線対称軸上の第３の点（Ｂ）を通って前記線対称軸と直交する結線部を介して結合しており、
前記第１の線路は、前記線対称軸上の第４の点（Ｄ）および前記共有部の前記第１の端子を通る第１の円周上の円弧であり、
前記第２の線路は、前記線対称軸上の第５の点（Ｅ）および前記共有部の前記第１の端子を通る第２の円周上の円弧であり、
前記第４の点（Ｄ）と前記第３の点（Ｂ）との間の距離は、前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりも長いことを特徴とする請求項１に記載の可変インダクタ。
【請求項１３】
インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項１２に記載の可変インダクタと、
前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、
前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部と
を備え、
前記第１の容量性素子部は前記第２の容量性素子部と同一であり、
前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。
【請求項１４】
前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項１３に記載の電圧制御発振器。
【請求項１５】
前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項１３に記載の電圧制御発振器。
【請求項１６】
前記共有部の第１の端子に接続された第５の線路と、
前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、
前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部と
をさらに備え、
前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、
前記第５の線路は、前記線対称軸上の第６の点（Ｆ）および前記共有部の前記第１の端子を通る第３の円周上の円弧であり、
前記第６の線路は、前記第５の線路と前記線対称軸に関して線対称であり、
前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりは、前記第６の点（Ｆ）と前記第３の点（Ｂ）との間の距離よりも長く、
前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、
前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする請求項１３に記載の電圧制御発振器。
【請求項１７】
前記共有部は、前記線対称軸上の第１の点（Ｂ）を通って前記線対称軸と直交する、前記線対称軸に関して線対称な第１の線分部、前記第１の線分部の一端と接続され、前記線対称軸と平行に延在する第２の線分部、および、前記第１の線分部の他端と接続され、前記線対称軸と平行に延在する第３の線分部を有し、
前記第１の線路および前記第３の線路は、それぞれ前記線対称軸上の第２の点（Ｄ）を通って前記線対称軸と直交する直線上の線分を有し、
前記第２の線路および前記第４の線路は、それぞれ前記線対称軸上の第３の点（Ｅ）を通って前記線対称軸と直交する直線上の線分を有し、
前記第２の点（Ｄ）と前記第１の点（Ｂ）との間の距離は、前記第３の点（Ｅ）と前記第１の点（Ｂ）との間の距離よりも長いことを特徴とする請求項１に記載の可変インダクタ。
【請求項１８】
インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項１７に記載の可変インダクタと、
前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、
前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部と
を備え、
前記第１の容量性素子部は前記第２の容量性素子部と同一であり、
前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。
【請求項１９】
前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項１８に記載の電圧制御発振器。
【請求項２０】
前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項１８に記載の電圧制御発振器。
【請求項２１】
前記共有部の第１の端子に接続された第５の線路と、
前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、
前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部と
をさらに備え、
前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、
前記第５の線路および前記第６の線路は、それぞれ前記線対称軸上の第４の点（Ｆ）を通って前記線対称軸と直交する直線上の線分を有し、
前記第３の点（Ｅ）と前記第１の点（Ｂ）との間の距離は、前記第４の点（Ｆ）と前記第１の点（Ｂ）との間の距離よりも長く、
前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、
前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする請求項１８に記載の電圧制御発振器。
【請求項２２】
線対称軸を有する可変インダクタであって、
前記線対称軸に関して線対称な共有部であって、第１の点（ＺＬ）を中心点とした第１のソレノイド、および、前記第１の点（ＺＬ）と前記線対称軸に関して線対称な第２の点（ＺＲ）を中心点とした、前記第１のソレノイドと同一半径の第２のソレノイドを有し、前記第１のソレノイドと前記第２のソレノイドとは、それぞれの始点が、前記線対称軸上の第３の点（Ｂ）を通って前記線対称軸と直交する結線部を介して結合するものである共有部と、
前記第１のソレノイドの前記始点より下層に存在する第１の端子（Ａ）に接続された第１の線路と、
前記第１のソレノイドの前記第１の端子（Ａ）より下層に存在する第２の端子（Ｇ）に接続された第２の線路と、
前記第２のソレノイドの前記始点より下層に存在する第３の端子（Ｃ）に接続された第３の線路と、
前記第２のソレノイドの前記第３の端子（Ｃ）より下層に存在する第４の端子（Ｈ）に接続された第４の線路と
を備え、
前記第３の端子（Ｃ）、前記第４の端子（Ｈ）、前記第３の線路、および前記第４の線路はそれぞれ、前記第１の端子（Ａ）、前記第２の端子（Ｇ）、前記第１の線路、および前記第２の線路と前記線対称軸に関して線対称であり、
前記共有部のうちの前記第１の端子（Ａ）から前記第３の端子（Ｃ）の間の部分、前記第１の線路、および前記第３の線路は、第１のインダクタ部を構成し、
前記共有部のうちの前記第２の端子（Ｇ）から前記第４の端子（Ｈ）の間の部分、前記第３の線路、および前記第４の線路は、第２のインダクタ部を構成し、
前記第２のインダクタ部の線路長は、前記第１のインダクタ部の線路長よりも長いことを特徴とする可変インダクタ。
【請求項２３】
インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項２２に記載の可変インダクタと、
前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、
前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部と
を備え、
前記第１の容量性素子部は前記第２の容量性素子部と同一であり、
前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。
【請求項２４】
前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項２３に記載の電圧制御発振器。
【請求項２５】
前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項２３に記載の電圧制御発振器。
【請求項２６】
前記第１のソレノイドの前記第２の端子（Ｇ）より下層に存在する第５の端子に接続された第５の線路と、
前記第２のソレノイドの前記第４の端子（Ｈ）より下層に存在する第６の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、
前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部と
を備え、
前記共有部のうちの前記第５の端子から前記第６の端子の間の部分、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、
前記第３のインダクタ部の線路長は、前記第２のインダクタ部の線路長よりも長く、
前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、
前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを
特徴とする請求項２３に記載の電圧制御発振器。
【請求項２７】
前記第１および第２の負性抵抗発生部はそれぞれ、前記線対称軸に関して線対称の位置にある第１および第２の負性抵抗素子を備え、
前記第１および第２の容量性素子部はそれぞれ、前記線対称軸に関して線対称の位置にある第１および第２の容量性素子を備えることを特徴とする請求項３、８、１３、１８及び２３のいずれかに記載の電圧制御発振器。
【請求項２８】
前記第１および第２の負性抵抗発生部はそれぞれ、
制御信号が入力される入力端子と、
第１の出力端子および第２の出力端子と、
ドレインが前記第１の出力端子に接続され、ソースが接地され、ゲートが前記第２の出力端子に接続され、入力された前記制御信号によりオンオフ制御される第１のトランジスタと、
ドレインが前記第２の出力端子に接続され、ソースが接地され、ゲートが前記第１の出力端子に接続され、前記入力端子からの前記制御信号によりオンオフ制御される第２のトランジスタと
を備え、
前記第１および第２のトランジスタは、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項３、８、１３、１８及び２３のいずれかに記載の電圧制御発振器。
【請求項２９】
前記第１および第２の負性抵抗発生部はそれぞれ、
制御信号が入力される入力端子と、
第１および第２の出力端子と、
ドレインが前記第１の出力端子に接続され、ゲートが前記第２の出力端子に接続される第１のトランジスタと、
ドレインが前記第２の出力端子に接続され、ソースが前記第１のトランジスタのソースに接続され、ゲートが前記第１の出力端子に接続される第２のトランジスタと、
前記第１および第２のトランジスタの前記ソースと接地との間に接続され、前記入力端子からの前記制御信号によりオンオフ制御されるスイッチと
を備え、
前記第１および第２のトランジスタは、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項３、８、１３、１８及び２３のいずれかに記載の電圧制御発振器。
【請求項３０】
前記第１および第２の負性抵抗発生部はそれぞれ、
制御信号が入力される入力端子と、
第１および第２の出力端子と、
ドレインが前記第１の出力端子に接続され、ゲートが前記第２の出力端子に接続される第１のトランジスタと、
ドレインが前記第２の出力端子に接続され、ソースが前記第１のトランジスタのソースに接続され、ゲートが前記第１の出力端子に接続される第２のトランジスタと、
ドレインが前記第１および第２のトランジスタのソースに接続されてＡＣ＿ＣＯＭ端子を形成し、ソースが接地され、ゲートに前記入力端子からの前記制御信号により制御される制御電圧が印加された第３のトランジスタと
を備え、
前記第１および第２のトランジスタは、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項３、８、１３、１８及び２３のいずれかに記載の電圧制御発振器。
【請求項３１】
前記第１および第２の容量性素子部はそれぞれ、
制御信号が入力される入力端子と、
第１および第２の出力端子と、
一方の端子が前記第１の出力端子に接続され、他方の端子に前記入力端子が接続される第１のＭＯＳバラクタと、
一方の端子が前記第２の出力端子に接続され、他方の端子に前記第１のバラクタの他方の端子及び前記入力端子が接続される第２のＭＯＳバラクタと
を備え、
前記第１および第２のバラクタは、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項３、８、１３、１８及び２３のいずれかに記載の電圧制御発振器。
【請求項３２】
前記第１および第２の容量性素子部はそれぞれ、
制御信号が入力される入力端子と、
第１および第２の出力端子と、
前記入力端子からの前記制御信号にオンオフ制御されるスイッチとキャパシタとからなり、一方の端子が前記第１の出力端子に接続される１つ以上の第１の容量部と、
前記入力端子からの前記制御信号にオンオフ制御されるスイッチとキャパシタとからなり、一方の端子が前記第２の出力端子に接続され、他方の端子が前記第１の容量部の他方の端子に接続される１つ以上の第２の容量部と
を備え、
前記第１および第２の容量部は、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項３、８、１３、１８及び２３のいずれかに記載の電圧制御発振器。
【請求項１】
線対称軸を有する可変インダクタであって、
前記線対称軸に関して線対称な共有部と、
前記共有部の第１の端子に接続された第１及び第２の線路と、
前記共有部の第２の端子に接続された第３及び第４の線路と
を備え、
前記第２の端子、前記第３の線路、および前記第４の線路はそれぞれ、前記第１の端子、前記第１の線路、および前記第２の線路と前記線対称軸に関して線対称であり、
前記共有部、前記第１の線路、および前記第３の線路は、第１のインダクタ部を構成し、
前記共有部、前記第２の線路、および前記第４の線路は、第２のインダクタ部を構成し、
前記第１のインダクタ部の線路長は、前記第２のインダクタ部の線路長よりも長いことを特徴とする可変インダクタ。
【請求項２】
前記共有部は、前記線対称軸上の第１の点（Ｚ）を中心点とした第１の円周上の円弧であり、
前記第１の線路および前記第３の線路は、それぞれ前記線対称軸上の第２の点（ＺＤ）を中心点とした、前記第１の端子および前記第２の端子を通る第２の円周上の円弧であり、
前記第２の線路および前記第４の線路は、それぞれ前記線対称軸上の第３の点（ＺＥ）を中心点とした、前記第１の端子および前記第２の端子を通る第３の円周上の円弧であり、
前記第２の円周の半径は、前記第３の円周の半径よりも短いことを特徴とする請求項１に記載の可変インダクタ。
【請求項３】
インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項２に記載の可変インダクタと、
前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、
前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部と
を備え、
前記第１の容量性素子部は前記第２の容量性素子部と同一であり、
前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。
【請求項４】
前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項３に記載の電圧制御発振器。
【請求項５】
前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項３に記載の電圧制御発振器。
【請求項６】
前記共有部の第１の端子に接続された第５の線路と、
前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、
前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部と
をさらに備え、
前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、
前記第５の線路および前記第６の線路は、それぞれ前記線対称軸上の第４の点（ＺＦ）を中心点とした、前記第１の端子および前記第２の端子を通る第４の円周上の円弧であり、
前記第３の円周の半径は、前記第４の円周の半径よりも短く、
前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、
前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする請求項３に記載の電圧制御発振器。
【請求項７】
前記共有部は、第１の点（ＺＬ）を中心点とした第１の円周上の円弧、および、前記第１の点（ＺＬ）と前記線対称軸に関して線対称な第２の点（ＺＲ）を中心点とした、前記第１の円周と同一半径の第２の円周上の円弧を有し、
前記第１の円周上の円弧と前記第２の円周上の円弧とは、前記線対称軸上の第３の点（Ｂ）で結合しており、
前記第１の線路は、前記線対称軸上の第４の点（Ｄ）および前記共有部の前記第１の端子を通る第３の円周上の円弧であり、
前記第２の線路は、前記線対称軸上の第５の点（Ｅ）および前記共有部の前記第１の端子を通る第４の円周上の円弧であり、
前記第４の点（Ｄ）と前記第３の点（Ｂ）との間の距離は、前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりも長いことを特徴とする請求項１に記載の可変インダクタ。
【請求項８】
インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項７に記載の可変インダクタと、
前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、
前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部と
を備え、
前記第１の容量性素子部は前記第２の容量性素子部と同一であり、
前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。
【請求項９】
前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項８に記載の電圧制御発振器。
【請求項１０】
前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項８に記載の電圧制御発振器。
【請求項１１】
前記共有部の第１の端子に接続された第５の線路と、
前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、
前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部と
をさらに備え、
前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、
前記第５の線路は、前記線対称軸上の第６の点（Ｆ）および前記共有部の前記第１の端子を通る第５の円周上の円弧であり、
前記第６の線路は、前記第５の線路と前記線対称軸に関して線対称であり、
前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりは、前記第６の点（Ｆ）と前記第３の点（Ｂ）との間の距離よりも長く、
前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、
前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする請求項８に記載の電圧制御発振器。
【請求項１２】
前記共有部は、第１の点（ＺＬ）を中心点とした第１のソレノイド、および、前記第１の点（ＺＬ）と前記線対称軸に関して線対称な第２の点（ＺＲ）を中心点とした、前記第１のソレノイドと同一半径の第２のソレノイドを有し、
前記第１のソレノイドと前記第２のソレノイドとは、それぞれの始点が、前記線対称軸上の第３の点（Ｂ）を通って前記線対称軸と直交する結線部を介して結合しており、
前記第１の線路は、前記線対称軸上の第４の点（Ｄ）および前記共有部の前記第１の端子を通る第１の円周上の円弧であり、
前記第２の線路は、前記線対称軸上の第５の点（Ｅ）および前記共有部の前記第１の端子を通る第２の円周上の円弧であり、
前記第４の点（Ｄ）と前記第３の点（Ｂ）との間の距離は、前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりも長いことを特徴とする請求項１に記載の可変インダクタ。
【請求項１３】
インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項１２に記載の可変インダクタと、
前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、
前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部と
を備え、
前記第１の容量性素子部は前記第２の容量性素子部と同一であり、
前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。
【請求項１４】
前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項１３に記載の電圧制御発振器。
【請求項１５】
前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項１３に記載の電圧制御発振器。
【請求項１６】
前記共有部の第１の端子に接続された第５の線路と、
前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、
前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部と
をさらに備え、
前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、
前記第５の線路は、前記線対称軸上の第６の点（Ｆ）および前記共有部の前記第１の端子を通る第３の円周上の円弧であり、
前記第６の線路は、前記第５の線路と前記線対称軸に関して線対称であり、
前記第５の点（Ｅ）と前記第３の点（Ｂ）との間の距離よりは、前記第６の点（Ｆ）と前記第３の点（Ｂ）との間の距離よりも長く、
前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、
前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする請求項１３に記載の電圧制御発振器。
【請求項１７】
前記共有部は、前記線対称軸上の第１の点（Ｂ）を通って前記線対称軸と直交する、前記線対称軸に関して線対称な第１の線分部、前記第１の線分部の一端と接続され、前記線対称軸と平行に延在する第２の線分部、および、前記第１の線分部の他端と接続され、前記線対称軸と平行に延在する第３の線分部を有し、
前記第１の線路および前記第３の線路は、それぞれ前記線対称軸上の第２の点（Ｄ）を通って前記線対称軸と直交する直線上の線分を有し、
前記第２の線路および前記第４の線路は、それぞれ前記線対称軸上の第３の点（Ｅ）を通って前記線対称軸と直交する直線上の線分を有し、
前記第２の点（Ｄ）と前記第１の点（Ｂ）との間の距離は、前記第３の点（Ｅ）と前記第１の点（Ｂ）との間の距離よりも長いことを特徴とする請求項１に記載の可変インダクタ。
【請求項１８】
インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項１７に記載の可変インダクタと、
前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、
前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部と
を備え、
前記第１の容量性素子部は前記第２の容量性素子部と同一であり、
前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。
【請求項１９】
前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項１８に記載の電圧制御発振器。
【請求項２０】
前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項１８に記載の電圧制御発振器。
【請求項２１】
前記共有部の第１の端子に接続された第５の線路と、
前記共有部の第２の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、
前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部と
をさらに備え、
前記共有部、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、
前記第５の線路および前記第６の線路は、それぞれ前記線対称軸上の第４の点（Ｆ）を通って前記線対称軸と直交する直線上の線分を有し、
前記第３の点（Ｅ）と前記第１の点（Ｂ）との間の距離は、前記第４の点（Ｆ）と前記第１の点（Ｂ）との間の距離よりも長く、
前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、
前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを特徴とする請求項１８に記載の電圧制御発振器。
【請求項２２】
線対称軸を有する可変インダクタであって、
前記線対称軸に関して線対称な共有部であって、第１の点（ＺＬ）を中心点とした第１のソレノイド、および、前記第１の点（ＺＬ）と前記線対称軸に関して線対称な第２の点（ＺＲ）を中心点とした、前記第１のソレノイドと同一半径の第２のソレノイドを有し、前記第１のソレノイドと前記第２のソレノイドとは、それぞれの始点が、前記線対称軸上の第３の点（Ｂ）を通って前記線対称軸と直交する結線部を介して結合するものである共有部と、
前記第１のソレノイドの前記始点より下層に存在する第１の端子（Ａ）に接続された第１の線路と、
前記第１のソレノイドの前記第１の端子（Ａ）より下層に存在する第２の端子（Ｇ）に接続された第２の線路と、
前記第２のソレノイドの前記始点より下層に存在する第３の端子（Ｃ）に接続された第３の線路と、
前記第２のソレノイドの前記第３の端子（Ｃ）より下層に存在する第４の端子（Ｈ）に接続された第４の線路と
を備え、
前記第３の端子（Ｃ）、前記第４の端子（Ｈ）、前記第３の線路、および前記第４の線路はそれぞれ、前記第１の端子（Ａ）、前記第２の端子（Ｇ）、前記第１の線路、および前記第２の線路と前記線対称軸に関して線対称であり、
前記共有部のうちの前記第１の端子（Ａ）から前記第３の端子（Ｃ）の間の部分、前記第１の線路、および前記第３の線路は、第１のインダクタ部を構成し、
前記共有部のうちの前記第２の端子（Ｇ）から前記第４の端子（Ｈ）の間の部分、前記第３の線路、および前記第４の線路は、第２のインダクタ部を構成し、
前記第２のインダクタ部の線路長は、前記第１のインダクタ部の線路長よりも長いことを特徴とする可変インダクタ。
【請求項２３】
インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項２２に記載の可変インダクタと、
前記第１の線路と前記第３の線路との間に接続され、第１の制御信号により動作状態と非動作状態との間の切り替えが制御される第１の容量性素子部および第１の負性抵抗発生部と、
前記第２の線路と前記第４の線路との間に接続され、第２の制御信号により動作状態と非動作状態との間の切り替えが制御される第２の容量性素子部および第２の負性抵抗発生部と
を備え、
前記第１の容量性素子部は前記第２の容量性素子部と同一であり、
前記第１の負性抵抗発生部は前記第２の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。
【請求項２４】
前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項２３に記載の電圧制御発振器。
【請求項２５】
前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項２３に記載の電圧制御発振器。
【請求項２６】
前記第１のソレノイドの前記第２の端子（Ｇ）より下層に存在する第５の端子に接続された第５の線路と、
前記第２のソレノイドの前記第４の端子（Ｈ）より下層に存在する第６の端子に接続された、前記第５の線路と前記線対称軸に関して線対称な第６の線路と、
前記第５の線路と前記第６の線路との間に接続され、第３の制御信号により動作状態と非動作状態との間の切り替えが制御される第３の容量性素子部および第３の負性抵抗発生部と
を備え、
前記共有部のうちの前記第５の端子から前記第６の端子の間の部分、前記第５の線路、および前記第６の線路は、第３のインダクタ部を構成し、
前記第３のインダクタ部の線路長は、前記第２のインダクタ部の線路長よりも長く、
前記第３の容量性素子部は前記第１および第２の容量性素子部と同一であり、
前記第３の負性抵抗発生部は前記第１および第２の負性抵抗発生部と同一であることを
特徴とする請求項２３に記載の電圧制御発振器。
【請求項２７】
前記第１および第２の負性抵抗発生部はそれぞれ、前記線対称軸に関して線対称の位置にある第１および第２の負性抵抗素子を備え、
前記第１および第２の容量性素子部はそれぞれ、前記線対称軸に関して線対称の位置にある第１および第２の容量性素子を備えることを特徴とする請求項３、８、１３、１８及び２３のいずれかに記載の電圧制御発振器。
【請求項２８】
前記第１および第２の負性抵抗発生部はそれぞれ、
制御信号が入力される入力端子と、
第１の出力端子および第２の出力端子と、
ドレインが前記第１の出力端子に接続され、ソースが接地され、ゲートが前記第２の出力端子に接続され、入力された前記制御信号によりオンオフ制御される第１のトランジスタと、
ドレインが前記第２の出力端子に接続され、ソースが接地され、ゲートが前記第１の出力端子に接続され、前記入力端子からの前記制御信号によりオンオフ制御される第２のトランジスタと
を備え、
前記第１および第２のトランジスタは、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項３、８、１３、１８及び２３のいずれかに記載の電圧制御発振器。
【請求項２９】
前記第１および第２の負性抵抗発生部はそれぞれ、
制御信号が入力される入力端子と、
第１および第２の出力端子と、
ドレインが前記第１の出力端子に接続され、ゲートが前記第２の出力端子に接続される第１のトランジスタと、
ドレインが前記第２の出力端子に接続され、ソースが前記第１のトランジスタのソースに接続され、ゲートが前記第１の出力端子に接続される第２のトランジスタと、
前記第１および第２のトランジスタの前記ソースと接地との間に接続され、前記入力端子からの前記制御信号によりオンオフ制御されるスイッチと
を備え、
前記第１および第２のトランジスタは、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項３、８、１３、１８及び２３のいずれかに記載の電圧制御発振器。
【請求項３０】
前記第１および第２の負性抵抗発生部はそれぞれ、
制御信号が入力される入力端子と、
第１および第２の出力端子と、
ドレインが前記第１の出力端子に接続され、ゲートが前記第２の出力端子に接続される第１のトランジスタと、
ドレインが前記第２の出力端子に接続され、ソースが前記第１のトランジスタのソースに接続され、ゲートが前記第１の出力端子に接続される第２のトランジスタと、
ドレインが前記第１および第２のトランジスタのソースに接続されてＡＣ＿ＣＯＭ端子を形成し、ソースが接地され、ゲートに前記入力端子からの前記制御信号により制御される制御電圧が印加された第３のトランジスタと
を備え、
前記第１および第２のトランジスタは、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項３、８、１３、１８及び２３のいずれかに記載の電圧制御発振器。
【請求項３１】
前記第１および第２の容量性素子部はそれぞれ、
制御信号が入力される入力端子と、
第１および第２の出力端子と、
一方の端子が前記第１の出力端子に接続され、他方の端子に前記入力端子が接続される第１のＭＯＳバラクタと、
一方の端子が前記第２の出力端子に接続され、他方の端子に前記第１のバラクタの他方の端子及び前記入力端子が接続される第２のＭＯＳバラクタと
を備え、
前記第１および第２のバラクタは、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項３、８、１３、１８及び２３のいずれかに記載の電圧制御発振器。
【請求項３２】
前記第１および第２の容量性素子部はそれぞれ、
制御信号が入力される入力端子と、
第１および第２の出力端子と、
前記入力端子からの前記制御信号にオンオフ制御されるスイッチとキャパシタとからなり、一方の端子が前記第１の出力端子に接続される１つ以上の第１の容量部と、
前記入力端子からの前記制御信号にオンオフ制御されるスイッチとキャパシタとからなり、一方の端子が前記第２の出力端子に接続され、他方の端子が前記第１の容量部の他方の端子に接続される１つ以上の第２の容量部と
を備え、
前記第１および第２の容量部は、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項３、８、１３、１８及び２３のいずれかに記載の電圧制御発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１０−２０５９３８（Ｐ２０１０−２０５９３８Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−４９９４８（Ｐ２００９−４９９４８）
【出願日】平成２１年３月３日（２００９．３．３）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年３月３日（２００９．３．３）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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