回路モデル生成装置
【課題】 本発明の課題は、素子データを含むアナログ回路モデルを生成することを目的とする。
【解決手段】 上記課題は、回路図データとレイアウトデータとを格納する記憶領域と、前記レイアウトデータから寄生素子に係る素子データを抽出する抽出手段と、前記回路図データに前記素子データを含む回路モデルをハードウェア記述言語によって生成する回路モデル生成手段とを有する回路モデル生成装置により達成される。
【解決手段】 上記課題は、回路図データとレイアウトデータとを格納する記憶領域と、前記レイアウトデータから寄生素子に係る素子データを抽出する抽出手段と、前記回路図データに前記素子データを含む回路モデルをハードウェア記述言語によって生成する回路モデル生成手段とを有する回路モデル生成装置により達成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子データを含むアナログ回路モデルを生成することに関する。
【背景技術】
【０００２】
大規模回路の全体検証時において、トランジスタレベルで記述されたアナログ回路をＨＤＬ（ハードウェア記述言語）やアナログＨＤＬでモデル化し、シミュレーションを高速に行う手法が広く一般に行われている。従来より、仕様書又は回路図からアナログ回路のモデルを作成するのが一般的であった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１６３４５５号公報
【特許文献２】特開２００７−５８５９２号公報
【特許文献３】特開平５−１４９９９７号公報
【特許文献４】特開平９−１１４８７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体集積回路の微細化、高機能化により精度が高い検証が要求される場面が増えてきている。しかしながら、従来より行われてきた仕様書又は回路図から作成したアナログ回路のモデルでは、回路特性及び遅延情報等が含まれていないため、精度が不十分であった。
【課題を解決するための手段】
【０００５】
開示の技術は、回路図データとレイアウトデータとを格納する記憶領域と、前記レイアウトデータから寄生素子に係る素子データを抽出する抽出手段と、前記回路図データに前記素子データを含む回路モデルをハードウェア記述言語によって生成する回路モデル生成手段とを有する回路モデル生成装置のように構成される。
【０００６】
また、上記課題を解決するための手段として、コンピュータに上記回路モデル生成装置として機能させるためのプログラム、そのプログラムを記録した記録媒体、及び回路モデル生成方法とすることもできる。
【発明の効果】
【０００７】
開示の技術では、回路特性及び遅延情報等を含む回路モデルを自動的に生成することができる。
【図面の簡単な説明】
【０００８】
【図１】本実施例に係るアナログ回路モデルを生成するための基本機能構成を示す図である。
【図２】回路モデル生成装置のハードウェア構成を示す図である。
【図３】回路モデル生成装置の機能構成例を示す図である。
【図４】素子モデルのＨＤＬ記述例を示す図である。
【図５】インバータ回路を適用した場合の実施例について説明するための図である。
【図６】ノード追加部によるノードの置き換え処理を説明するためのフローチャート図である。
【図７】インバータ回路を適用した場合のノードの置き換え処理を説明するための図である。
【図８】回路モデル生成装置の機能構成の他の例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本実施例に係るアナログ回路モデルを生成するための基本機能構成を示す図である。図１において、回路モデル生成装置１００は、素子データ抽出部３０と、アナログ回路モデル生成部３１とを有する。レイアウトデータ２１と、ベースモデル２２と、素子データ２４と、アナログ回路モデル２７とが記憶領域に格納される。
【００１０】
素子データ抽出部３０は、素子の接続情報、寄生容量、配線抵抗などを含むレイアウトデータ２１を読み込んで、ＬＳＩ（半導体集積回路）の寄生素子に係る素子データ２４を抽出する処理部である。抽出された素子データ２４は、回路モデル生成装置１００の記憶領域に格納される。
【００１１】
アナログ回路モデル生成部３１は、素子データ抽出部３０によって抽出された素子データ２４と、ベースモデル２２とを結合して、アナログ回路モジュールをＨＤＬ（ハードウェア記述言語）で表現することによって、素子データを含むアナログ回路モデルを生成する処理部である。アナログ回路モジュールをハードウェア記述言語で記述したモデルをＡＨＤＬモデルとも言う。
【００１２】
レイアウトデータ２１は、回路図に基づいて作成され、ＬＳＩに構成される各アナログ回路モジュール内の各素子の配置に係る素子配置データを有する。レイアウトデータ２１は、アナログ回路モジュールの寄生素子に関する素子データ２４を抽出するために使用される。
【００１３】
ベースモデル２２は、ＬＳＩの回路図データから作成され、ＬＳＩに構成されるアナログ回路モジュール毎に動作をハードウェア記述言語で表したモデルである。
【００１４】
回路モデル生成装置１００として機能するためのハードウェア構成について、図２で説明する。図２は、回路モデル生成装置のハードウェア構成を示す図である。図２において、回路モデル生成装置１００は、コンピュータによって制御される端末であって、ＣＰＵ（Central Processing Unit）１１と、メモリユニット１２と、表示ユニット１３と、出力ユニット１４と、入力ユニット１５と、通信ユニット１６と、記憶装置１７と、ドライバ１８とを有し、バスＢに接続される。
【００１５】
ＣＰＵ１１は、メモリユニット１２に格納されたプログラムに従って、回路モデル生成装置１００を制御する。メモリユニット１２には、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read-Only Memory）等が用いられ、ＣＰＵ１１にて実行されるプログラム、ＣＰＵ１１での処理に必要なデータ、ＣＰＵ１１での処理にて得られたデータ等を格納する。また、メモリユニット１２の一部の領域が、ＣＰＵ１１での処理に利用されるワークエリアとして割り付けられている。
【００１６】
表示ユニット１３は、ＣＰＵ１１の制御のもとに必要な各種情報を表示する。出力ユニット１４は、プリンタ等を有し、ユーザからの指示に応じて各種情報を出力するために用いられる。入力ユニット１５は、マウス、キーボード等を有し、ユーザが回路モデル生成装置１００が処理を行なうための必要な各種情報を入力するために用いられる。
【００１７】
通信ユニット１６は、例えばインターネット、ＬＡＮ（Local Area Network）等に接続し、外部装置との間の通信制御をするための装置である。記憶装置１７には、例えば、ハードディスクユニットが用いられ、各種処理を実行するプログラム等のデータを格納する。
【００１８】
回路モデル生成装置１００によって行われる処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact Disc Read-Only Memory）等の記憶媒体１９によって回路モデル生成装置１００に提供される。即ち、プログラムが保存された記憶媒体１９がドライバ１８にセットされると、ドライバ１８が記憶媒体１９からプログラムを読み出し、その読み出されたプログラムがバスＢを介して記憶装置１７にインストールされる。そして、プログラムが起動されると、記憶装置１７にインストールされたプログラムに従ってＣＰＵ１１がその処理を開始する。尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。本実施例に係る処理を実現するプログラムは、通信ユニット１６によってネットワークを介してダウンロードし、記憶装置１７にインストールするようにしても良い。また、ＵＳＢ対応の回路モデル生成装置１００であれば、ＵＳＢ接続可能な外部記憶装置からインストールするようにしても良い。更に、ＳＤカード等のフラッシュメモリ対応の回路モデル生成装置１００であれば、そのようなメモリカードからインストールするようにしても良い。
【００１９】
上述した図１に示す基本機能構成に基づく、図２に示すハードウェア構成を有する回路モデル生成装置１００における実施例について以下に詳述する。
【００２０】
図３は、回路モデル生成装置の機能構成例を示す図である。図３中、図１と同様の構成部には同一符号を付し、その説明を省略する。図３において、回路モデル生成装置１００は、レイアウト情報抽出部４０と、ノード追加部４１と、素子データ結合部４２とを有する。ＣＰＵ１１が、対応するプログラムを実行することによってこれら処理部４０から４２として機能する。
【００２１】
図３に示す機能構成例では、図１の素子データ抽出部３０が、レイアウト情報抽出部４０に相当し、図１のアナログ回路モデル生成部３１が、ノード追加部４１と素子データ結合部４２とで構成される実施例を示している。
【００２２】
回路図データ２０と、レイアウトデータ２１と、ベースモデル２２と、ノード追加済ベースモデル２５と、素子モデル２６と、アナログ回路モデル２７とが記憶領域に格納される。記憶領域とは、メモリユニット１２又は／及び記憶装置１７の一部又は全部である。以下、図３を参照し、機能構成及び処理手順について説明する。
【００２３】
処理手順（１）において、抵抗値、容量値などの素子パラメータをインスタンス時に指定できるように、アナログの素子モデルをＨＤＬで作成した素子モデル２６を記憶領域に格納しておく。
【００２４】
処理手順（２）において、回路図データ２０からノードが一致するレイアウトデータ２１とベースモデル２２とを作成し、記憶領域に格納する。
【００２５】
処理手順（３）において、レイアウト情報抽出部４０は、回路データ２０に基づいて作成されたレイアウトデータ２１からベースモデル２２と同一のノードを持つレイアウト情報を取得しベースモデル２２とを比較することによって、寄生素子を抽出し、抽出された寄生素子によって追加されるノードに係るノード追加情報２３と、抽出された寄生素子に係る素子データ２４とを記憶領域に出力する。
【００２６】
ノード追加情報２３には、追加ノード名、ノードの追加位置などの情報を含む。素子データ２４は、レイアウト情報で得られる配置配線情報から抽出した配線遅延、寄生容量などの各値を素子パラメータとし、各値を持つ素子で表した場合にそれら各素子の両端のノード名などの接続情報を含む。
【００２７】
処理手順（４）において、ノード追加部４１は、記憶領域に出力されたノード追加情報２３を用いて、ベースモデル２２にノード情報を追加したノード追加済ベースモデル２５を記憶領域に出力する。
【００２８】
処理手順（５）において、素子データ結合部４２は、予め用意した素子モデル２６を用いて、記憶領域に出力された素子データ２３に基づいて、素子パラメータを指定したインスタンスを作成し、そのインスタンスを指定するＨＤＬの記述をノード追加済ベースモデル２５に挿入することによって、各素子を表すインスタンスとベースモデルとを結合させる。
【００２９】
処理手順（６）において、素子データ結合部４２によって、素子のインスタンスとベースモデルとが結合されたアナログ回路モデル２７が、記憶領域に出力する。
【００３０】
図４は、素子モデルのＨＤＬ記述例を示す図である。図４（Ａ）では、抵抗素子をＨＤＬで記述することによってモデル化した例を示し、図４（Ｂ）では、容量素子をＨＤＬで記述することによってモデル化した例を示している。
【００３１】
抵抗素子と容量素子の寄生素子毎にモデルを作成し、素子モデル２６として記憶領域に格納しておく。
【００３２】
次に、インバータ回路を、図３に示す機能構成及び処理手順によってモデル化されるアナログ回路として適用した場合の実施例について詳述する。図５は、インバータ回路を適用した場合の実施例について説明するための図である。
【００３３】
図５において、レイアウト情報抽出部４０は、回路図データ２０に含まれるインバータ回路のＩＮＶ回路図データ４と、インバータ回路のレイアウトデータであるＩＮＶレイアウトデータ５とから、寄生素子の抵抗値及び容量値を抽出した寄生素子抽出データ６を得る。
【００３４】
寄生素子抽出データ６は、ＩＮＶレイアウトデータ５を参照することによりレイアウトに寄生する抵抗値及び容量値を抽出し、ＩＮＶ回路図データ４に対して、抽出した抵抗値及び容量値をＩＮＶ回路図データ４に付加することによって、寄生素子の抵抗値及び容量値を含めてインバータ回路を表現した回路図である。この例における寄生素子抽出データ６では、抵抗値Ｒｐ１、Ｒｐ２、及びＲｐ３が抽出され、また、容量値Ｃｐ１、Ｃｐ２、及びＣｐ３が抽出されたことを示している。また、寄生素子抽出データ６では、抽出された寄生素子が接続されるノードＮ１、Ｎ２、及びＮ３が示される。
【００３５】
そして、レイアウト情報抽出部４０は、寄生素子抽出データ６と、インバータ回路のベースモデルであるＩＮＶベースモデル７をベースモデル２２から読み出して、追加すべきノードに係るノード追加情報２３と、抽出された寄生素子に係る素子データ２４とを作成し記憶領域に格納する。
【００３６】
ノード追加部４１は、ノード追加情報２３を参照して、ＩＮＶベースモデル７に対して、追加ノードのノード名８ａを追加して追加ノードを宣言し、機能記述部８ｄ内においてノード記述部分を追加ノードのノード名８ｂ及び８ｃで置き換えて、ノード追加済ＩＮＶベースモデル８として記憶領域に出力する。
【００３７】
この例において、寄生素子抽出データ６で示されるように、入力ＩＮ側に複数のノードＮ１及びＮ２が抽出された場合、ＭＯＳトランジスタに最も近いノードＮ２が、機能記述部８ｄ内で入力ＩＮと置き換える追加ノードとなる。
【００３８】
また、この例では出力ＯＵＴ側にはノードＮ３が一つであるが、複数のノードが抽出された場合、ＭＯＳトランジスタに最も近い出力ＯＵＴ側のノードが、機能記述部８ｄ内で出力ＯＵＴと置き換える追加ノードとなる。
【００３９】
このように、寄生素子の抽出によって複数のノードが追加される場合、既存ノードが追加ノードによって分割される、と言う。上述した例では、入力ＩＮ及び出力ＯＵＴが既存ノードに相当し、寄生素子の抽出によって、入力ＩＮが追加ノードＮ１及びＮ２で分割され、出力ＯＵＴが追加ノードＮ３で分割される。
【００４０】
素子データ結合部４２は、素子データ２４を参照することによって、抵抗値Ｒｐ１、Ｒｐ２、及びＲｐ３を素子パラメータとして指定して、各抵抗値に関して素子モデル２６の抵抗素子をＩＮＶベースモデル７内にインスタンスする。また、同様に、素子データ結合部４２は、容量値Ｃｐ１、Ｃｐ２、及びＣｐ３を素子パラメータとして指定して、各容量値に関して素子モデル２６の容量素子をＩＮＶベースモデル７内にインスタンスする。このようにして、インバータ回路のレイアウトに寄生する素子に関し、その抵抗値及び容量値を含むＩＮＶ回路モデル９が記憶領域に出力される。
【００４１】
ＩＮＶ回路モデル９において、抵抗インスタンス９ａは、抵抗値Ｒｐ１、Ｒｐ２、及びＲｐ３の各々を素子パラメータとして指定したインスタンスであり、容量インスタンス９ｂは、容量値Ｒｐ１、Ｒｐ２、及びＲｐ３の各々を素子パラメータとして指定したインスタンスである。
【００４２】
ノード追加部４１によって行われるベースモデルの機能記述部内のノードの置き換え処理について図６及び図７で説明する。図６は、ノード追加部によるノードの置き換え処理を説明するためのフローチャート図である。図７は、インバータ回路を適用した場合のノードの置き換え処理を説明するための図である。図６において、図７を参照し、インバータ回路の場合を例示しつつノードの置き換え処理について説明する。
【００４３】
ノード追加部４１は、回路図データ２０と寄生素子抽出データ６とをテキスト記述に夫々変換する（ステップＳ２１）。
【００４４】
図７の例において、ＩＮＶ回路図データ４は、テキスト記述４ａに変換され記憶領域に格納される。また、寄生素子抽出データ６は、テキスト記述６ａに変換され記憶領域に格納される。変換されたテキスト記述４ａとテキスト記述６ａとは、ノード名に対応させて接続情報とその値とを含む同じ記述方法に従って記述される。
【００４５】
ＩＮＶ回路図データ４では、ＭＯＳトランジスタＭ１及びＭ２夫々に関して、例えば、
「Ｍ１ ＶＤＤ ＩＮ ＯＵＴ ＶＤＤ ｐｍｏｓ」
「Ｍ２ ＯＵＴ ＩＮ ＧＮＤ ＧＮＤ ｎｍｏｓ」
のように記述され記憶領域に出力される。
【００４６】
寄生素子抽出データ６においても、ＭＯＳトランジスタＭ１及びＭ２の夫々に関して、同じ記述方法に従って記述されるが、寄生素子の抽出によってノードが追加されることにより、
「Ｍ１ ＶＤＤ Ｎ２ Ｎ３ ＶＤＤ ｐｍｏｓ」
「Ｍ２ Ｎ３ Ｎ２ ＧＮＤ ＧＮＤ ｎｍｏｓ」
のように記述される。寄生素子抽出データ６に関しては、更に、抽出された抵抗Ｒ１、Ｒ２、及びＲ３の夫々について、接続情報と対応する抵抗値Ｒｐ１、Ｒｐ２、及びＲｐ３とが記述され、また、抽出された容量Ｃ１、Ｃ２、及びＣ３の夫々について、接続情報と対応する容量値Ｃｐ１、Ｃｐ２、及びＣｐ３とが記述されて記憶領域に出力される。
【００４７】
テキスト記述への変換後、ノード追加部４１は、ベースモデル２２の機能記述部内にあるノードをチェックする（ステップＳ２２）。図７の例において、ノード追加部４１は、ＩＮＶベースモデル７の機能記述部８ｄ内にノード名８ｂ及び８ｃ（「ＩＮ」及び「ＯＵＴ」）を検出する。
【００４８】
そして、ノード追加部４１は、回路図データ２２のテキスト記述において、ベースモデル２２の機能記述部内にあるノードを特定する（ステップＳ２３）。図７の例において、ノード追加部４１は、ＩＮＶ回路図データ４のテキスト記述４ａにおいて、ＩＮＶベースモデル７の機能記述部８ｄ内に検出したノード名８ｂ及び８ｃ（「ＩＮ」及び「ＯＵＴ」）を特定する。この例では、ノード名「ＩＮ」及び「ＯＵＴ」共にテキスト記述４ａのＭＯＳトランジスタＭ１及びＭ２の夫々の記述内に存在している。
【００４９】
続けて、ノード追加部４１は、寄生素子抽出データ６のテキスト記述において、ステップＳ２３で特定したノードが追加ノードに置き換わっているか否かを判断する（ステップＳ２４）。図７の例において、ノード追加部４１は、寄生素子抽出データ６のテキスト記述６ａから、ＩＮＶ回路図データ４のテキスト記述４ａのＭＯＳトランジスタＭ１及びＭ２の夫々の記述内の「ＩＮ」及び「ＯＵＴ」に相当する部分のノード名を取得して、対応するノード名毎に比較する。比較することによって、ノード追加部４１は、「ＩＮ」及び「ＯＵＴ」に相当する部分のノード名は「Ｎ２」及び「Ｎ３」であることが分かり、追加ノードで置き換わっていると判断する。
【００５０】
ノード追加部４１は、追加ノードへの置き換えが在ったか否かを判断する（ステップＳ２５）。置き換えが無かった場合、この処理を終了する。置き換えが在った場合、ノード追加部４１は、ベースモデル２２の機能記述部内にあるステップＳ２３で特定したノードを、ステップＳ２４で判断した追加ノードで置き換える（ステップＳ２６）。図７の例において、ＩＮＶベースモデル７の機能記述部８ｄ内のノード名８ｂと８ｃについて、記述「ＩＮ」と「ＯＵＴ」を、対応する追加ノード名の「Ｎ２」と「Ｎ３」へと夫々に置き換える。このようにして、ＩＮＶベースモデル７に対して追加ノード名に置き換えたノード追加済ＩＮＶベースモデル８が記憶領域に出力される。
【００５１】
ＬＳＩのレイアウトデータ２１の全てから寄生素子を抽出すると大きな処理負荷が掛かるため、精度が重要な機能のレイアウト範囲をユーザが予め指定し、その範囲の寄生素子のみを抽出してアナログ回路モデルに追加するようにした機能構成を、図８に示す。図８は、回路モデル生成装置の機能構成の他の例を示す図である。図８中、図３と同様の構成部には同一符号を付し、その説明を省略する。図８に示す機能構成では、範囲指定部４５が追加されている点において、図３の機能構成とは異なっている。
【００５２】
範囲指定部４５は、寄生素子を抽出する範囲をユーザによって指定可能な範囲指定画面を表示ユニット１３に表示して、ユーザによって指定された範囲情報８ｓを取得してレイアウト情報抽出部４０へ通知する。ユーザによる範囲指定は、例えば、セル名が設定されることによって行われる。レイアウト情報抽出部４０は、範囲情報８ｓで指定される各セル名のレイアウトデータ２１を用いて、上述した処理を行う。
【００５３】
従って、ユーザによって指定されたセル毎にノード追加情報２３及び素子データ２４が記憶領域に出力され、ノード追加部４１及び素子データ結合部４２での処理によって指定されたセルに関して素子データを含むアナログ回路モデル２７が出力される。
【００５４】
上述したように、本実施例によれば、最終的なＬＳＩの設計成果物であるレイアウトデータ２１からアナログ回路モデル２７を生成するため、配線遅延や寄生容量等を含む詳細なモデルを作成することができる。従って、より精度の高いシミュレーションを可能とし、検証の信頼性を向上させることができる。
【００５５】
また、ベースモデル２２を用意しておくことによって、アナログ回路モデル２７を自動で生成することができるため、人為的なミスが介入する余地がなく、アナログ回路モデル２７の作成工数を大幅に削減可能となる。
【００５６】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【００５７】
４ ＩＮＶ回路図データ
５ ＩＮＶレイアウトデータ
６ 寄生素子抽出データ
７ ＩＮＶベースモデル
８ ノード追加済ＩＮＶベースモデル
９ ＩＮＶ回路モデル
１１ ＣＰＵ
１２ メモリユニット
１３ 表示ユニット
１４ 出力ユニット
１５ 入力ユニット
１６ 通信ユニット
１７ 記憶装置
１８ ドライバ
１９ 記憶媒体
２０ 回路図データ
２１ レイアウトデータ
２２ ベースモデル
２４ 素子データ
２５ ノード追加済ベースモデル
２６ 素子モデル
２６ａ 抵抗素子モデル
２６ｂ 容量素子モデル
２７ アナログ回路モデル
３０ 素子データ抽出部
３１ アナログ回路モデル生成部
４０ レイアウト情報抽出部
４１ ノード追加部
４２ 素子データ結合部
１００ 回路モデル生成装置
【技術分野】
【０００１】
本発明は、素子データを含むアナログ回路モデルを生成することに関する。
【背景技術】
【０００２】
大規模回路の全体検証時において、トランジスタレベルで記述されたアナログ回路をＨＤＬ（ハードウェア記述言語）やアナログＨＤＬでモデル化し、シミュレーションを高速に行う手法が広く一般に行われている。従来より、仕様書又は回路図からアナログ回路のモデルを作成するのが一般的であった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１６３４５５号公報
【特許文献２】特開２００７−５８５９２号公報
【特許文献３】特開平５−１４９９９７号公報
【特許文献４】特開平９−１１４８７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体集積回路の微細化、高機能化により精度が高い検証が要求される場面が増えてきている。しかしながら、従来より行われてきた仕様書又は回路図から作成したアナログ回路のモデルでは、回路特性及び遅延情報等が含まれていないため、精度が不十分であった。
【課題を解決するための手段】
【０００５】
開示の技術は、回路図データとレイアウトデータとを格納する記憶領域と、前記レイアウトデータから寄生素子に係る素子データを抽出する抽出手段と、前記回路図データに前記素子データを含む回路モデルをハードウェア記述言語によって生成する回路モデル生成手段とを有する回路モデル生成装置のように構成される。
【０００６】
また、上記課題を解決するための手段として、コンピュータに上記回路モデル生成装置として機能させるためのプログラム、そのプログラムを記録した記録媒体、及び回路モデル生成方法とすることもできる。
【発明の効果】
【０００７】
開示の技術では、回路特性及び遅延情報等を含む回路モデルを自動的に生成することができる。
【図面の簡単な説明】
【０００８】
【図１】本実施例に係るアナログ回路モデルを生成するための基本機能構成を示す図である。
【図２】回路モデル生成装置のハードウェア構成を示す図である。
【図３】回路モデル生成装置の機能構成例を示す図である。
【図４】素子モデルのＨＤＬ記述例を示す図である。
【図５】インバータ回路を適用した場合の実施例について説明するための図である。
【図６】ノード追加部によるノードの置き換え処理を説明するためのフローチャート図である。
【図７】インバータ回路を適用した場合のノードの置き換え処理を説明するための図である。
【図８】回路モデル生成装置の機能構成の他の例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本実施例に係るアナログ回路モデルを生成するための基本機能構成を示す図である。図１において、回路モデル生成装置１００は、素子データ抽出部３０と、アナログ回路モデル生成部３１とを有する。レイアウトデータ２１と、ベースモデル２２と、素子データ２４と、アナログ回路モデル２７とが記憶領域に格納される。
【００１０】
素子データ抽出部３０は、素子の接続情報、寄生容量、配線抵抗などを含むレイアウトデータ２１を読み込んで、ＬＳＩ（半導体集積回路）の寄生素子に係る素子データ２４を抽出する処理部である。抽出された素子データ２４は、回路モデル生成装置１００の記憶領域に格納される。
【００１１】
アナログ回路モデル生成部３１は、素子データ抽出部３０によって抽出された素子データ２４と、ベースモデル２２とを結合して、アナログ回路モジュールをＨＤＬ（ハードウェア記述言語）で表現することによって、素子データを含むアナログ回路モデルを生成する処理部である。アナログ回路モジュールをハードウェア記述言語で記述したモデルをＡＨＤＬモデルとも言う。
【００１２】
レイアウトデータ２１は、回路図に基づいて作成され、ＬＳＩに構成される各アナログ回路モジュール内の各素子の配置に係る素子配置データを有する。レイアウトデータ２１は、アナログ回路モジュールの寄生素子に関する素子データ２４を抽出するために使用される。
【００１３】
ベースモデル２２は、ＬＳＩの回路図データから作成され、ＬＳＩに構成されるアナログ回路モジュール毎に動作をハードウェア記述言語で表したモデルである。
【００１４】
回路モデル生成装置１００として機能するためのハードウェア構成について、図２で説明する。図２は、回路モデル生成装置のハードウェア構成を示す図である。図２において、回路モデル生成装置１００は、コンピュータによって制御される端末であって、ＣＰＵ（Central Processing Unit）１１と、メモリユニット１２と、表示ユニット１３と、出力ユニット１４と、入力ユニット１５と、通信ユニット１６と、記憶装置１７と、ドライバ１８とを有し、バスＢに接続される。
【００１５】
ＣＰＵ１１は、メモリユニット１２に格納されたプログラムに従って、回路モデル生成装置１００を制御する。メモリユニット１２には、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read-Only Memory）等が用いられ、ＣＰＵ１１にて実行されるプログラム、ＣＰＵ１１での処理に必要なデータ、ＣＰＵ１１での処理にて得られたデータ等を格納する。また、メモリユニット１２の一部の領域が、ＣＰＵ１１での処理に利用されるワークエリアとして割り付けられている。
【００１６】
表示ユニット１３は、ＣＰＵ１１の制御のもとに必要な各種情報を表示する。出力ユニット１４は、プリンタ等を有し、ユーザからの指示に応じて各種情報を出力するために用いられる。入力ユニット１５は、マウス、キーボード等を有し、ユーザが回路モデル生成装置１００が処理を行なうための必要な各種情報を入力するために用いられる。
【００１７】
通信ユニット１６は、例えばインターネット、ＬＡＮ（Local Area Network）等に接続し、外部装置との間の通信制御をするための装置である。記憶装置１７には、例えば、ハードディスクユニットが用いられ、各種処理を実行するプログラム等のデータを格納する。
【００１８】
回路モデル生成装置１００によって行われる処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact Disc Read-Only Memory）等の記憶媒体１９によって回路モデル生成装置１００に提供される。即ち、プログラムが保存された記憶媒体１９がドライバ１８にセットされると、ドライバ１８が記憶媒体１９からプログラムを読み出し、その読み出されたプログラムがバスＢを介して記憶装置１７にインストールされる。そして、プログラムが起動されると、記憶装置１７にインストールされたプログラムに従ってＣＰＵ１１がその処理を開始する。尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。本実施例に係る処理を実現するプログラムは、通信ユニット１６によってネットワークを介してダウンロードし、記憶装置１７にインストールするようにしても良い。また、ＵＳＢ対応の回路モデル生成装置１００であれば、ＵＳＢ接続可能な外部記憶装置からインストールするようにしても良い。更に、ＳＤカード等のフラッシュメモリ対応の回路モデル生成装置１００であれば、そのようなメモリカードからインストールするようにしても良い。
【００１９】
上述した図１に示す基本機能構成に基づく、図２に示すハードウェア構成を有する回路モデル生成装置１００における実施例について以下に詳述する。
【００２０】
図３は、回路モデル生成装置の機能構成例を示す図である。図３中、図１と同様の構成部には同一符号を付し、その説明を省略する。図３において、回路モデル生成装置１００は、レイアウト情報抽出部４０と、ノード追加部４１と、素子データ結合部４２とを有する。ＣＰＵ１１が、対応するプログラムを実行することによってこれら処理部４０から４２として機能する。
【００２１】
図３に示す機能構成例では、図１の素子データ抽出部３０が、レイアウト情報抽出部４０に相当し、図１のアナログ回路モデル生成部３１が、ノード追加部４１と素子データ結合部４２とで構成される実施例を示している。
【００２２】
回路図データ２０と、レイアウトデータ２１と、ベースモデル２２と、ノード追加済ベースモデル２５と、素子モデル２６と、アナログ回路モデル２７とが記憶領域に格納される。記憶領域とは、メモリユニット１２又は／及び記憶装置１７の一部又は全部である。以下、図３を参照し、機能構成及び処理手順について説明する。
【００２３】
処理手順（１）において、抵抗値、容量値などの素子パラメータをインスタンス時に指定できるように、アナログの素子モデルをＨＤＬで作成した素子モデル２６を記憶領域に格納しておく。
【００２４】
処理手順（２）において、回路図データ２０からノードが一致するレイアウトデータ２１とベースモデル２２とを作成し、記憶領域に格納する。
【００２５】
処理手順（３）において、レイアウト情報抽出部４０は、回路データ２０に基づいて作成されたレイアウトデータ２１からベースモデル２２と同一のノードを持つレイアウト情報を取得しベースモデル２２とを比較することによって、寄生素子を抽出し、抽出された寄生素子によって追加されるノードに係るノード追加情報２３と、抽出された寄生素子に係る素子データ２４とを記憶領域に出力する。
【００２６】
ノード追加情報２３には、追加ノード名、ノードの追加位置などの情報を含む。素子データ２４は、レイアウト情報で得られる配置配線情報から抽出した配線遅延、寄生容量などの各値を素子パラメータとし、各値を持つ素子で表した場合にそれら各素子の両端のノード名などの接続情報を含む。
【００２７】
処理手順（４）において、ノード追加部４１は、記憶領域に出力されたノード追加情報２３を用いて、ベースモデル２２にノード情報を追加したノード追加済ベースモデル２５を記憶領域に出力する。
【００２８】
処理手順（５）において、素子データ結合部４２は、予め用意した素子モデル２６を用いて、記憶領域に出力された素子データ２３に基づいて、素子パラメータを指定したインスタンスを作成し、そのインスタンスを指定するＨＤＬの記述をノード追加済ベースモデル２５に挿入することによって、各素子を表すインスタンスとベースモデルとを結合させる。
【００２９】
処理手順（６）において、素子データ結合部４２によって、素子のインスタンスとベースモデルとが結合されたアナログ回路モデル２７が、記憶領域に出力する。
【００３０】
図４は、素子モデルのＨＤＬ記述例を示す図である。図４（Ａ）では、抵抗素子をＨＤＬで記述することによってモデル化した例を示し、図４（Ｂ）では、容量素子をＨＤＬで記述することによってモデル化した例を示している。
【００３１】
抵抗素子と容量素子の寄生素子毎にモデルを作成し、素子モデル２６として記憶領域に格納しておく。
【００３２】
次に、インバータ回路を、図３に示す機能構成及び処理手順によってモデル化されるアナログ回路として適用した場合の実施例について詳述する。図５は、インバータ回路を適用した場合の実施例について説明するための図である。
【００３３】
図５において、レイアウト情報抽出部４０は、回路図データ２０に含まれるインバータ回路のＩＮＶ回路図データ４と、インバータ回路のレイアウトデータであるＩＮＶレイアウトデータ５とから、寄生素子の抵抗値及び容量値を抽出した寄生素子抽出データ６を得る。
【００３４】
寄生素子抽出データ６は、ＩＮＶレイアウトデータ５を参照することによりレイアウトに寄生する抵抗値及び容量値を抽出し、ＩＮＶ回路図データ４に対して、抽出した抵抗値及び容量値をＩＮＶ回路図データ４に付加することによって、寄生素子の抵抗値及び容量値を含めてインバータ回路を表現した回路図である。この例における寄生素子抽出データ６では、抵抗値Ｒｐ１、Ｒｐ２、及びＲｐ３が抽出され、また、容量値Ｃｐ１、Ｃｐ２、及びＣｐ３が抽出されたことを示している。また、寄生素子抽出データ６では、抽出された寄生素子が接続されるノードＮ１、Ｎ２、及びＮ３が示される。
【００３５】
そして、レイアウト情報抽出部４０は、寄生素子抽出データ６と、インバータ回路のベースモデルであるＩＮＶベースモデル７をベースモデル２２から読み出して、追加すべきノードに係るノード追加情報２３と、抽出された寄生素子に係る素子データ２４とを作成し記憶領域に格納する。
【００３６】
ノード追加部４１は、ノード追加情報２３を参照して、ＩＮＶベースモデル７に対して、追加ノードのノード名８ａを追加して追加ノードを宣言し、機能記述部８ｄ内においてノード記述部分を追加ノードのノード名８ｂ及び８ｃで置き換えて、ノード追加済ＩＮＶベースモデル８として記憶領域に出力する。
【００３７】
この例において、寄生素子抽出データ６で示されるように、入力ＩＮ側に複数のノードＮ１及びＮ２が抽出された場合、ＭＯＳトランジスタに最も近いノードＮ２が、機能記述部８ｄ内で入力ＩＮと置き換える追加ノードとなる。
【００３８】
また、この例では出力ＯＵＴ側にはノードＮ３が一つであるが、複数のノードが抽出された場合、ＭＯＳトランジスタに最も近い出力ＯＵＴ側のノードが、機能記述部８ｄ内で出力ＯＵＴと置き換える追加ノードとなる。
【００３９】
このように、寄生素子の抽出によって複数のノードが追加される場合、既存ノードが追加ノードによって分割される、と言う。上述した例では、入力ＩＮ及び出力ＯＵＴが既存ノードに相当し、寄生素子の抽出によって、入力ＩＮが追加ノードＮ１及びＮ２で分割され、出力ＯＵＴが追加ノードＮ３で分割される。
【００４０】
素子データ結合部４２は、素子データ２４を参照することによって、抵抗値Ｒｐ１、Ｒｐ２、及びＲｐ３を素子パラメータとして指定して、各抵抗値に関して素子モデル２６の抵抗素子をＩＮＶベースモデル７内にインスタンスする。また、同様に、素子データ結合部４２は、容量値Ｃｐ１、Ｃｐ２、及びＣｐ３を素子パラメータとして指定して、各容量値に関して素子モデル２６の容量素子をＩＮＶベースモデル７内にインスタンスする。このようにして、インバータ回路のレイアウトに寄生する素子に関し、その抵抗値及び容量値を含むＩＮＶ回路モデル９が記憶領域に出力される。
【００４１】
ＩＮＶ回路モデル９において、抵抗インスタンス９ａは、抵抗値Ｒｐ１、Ｒｐ２、及びＲｐ３の各々を素子パラメータとして指定したインスタンスであり、容量インスタンス９ｂは、容量値Ｒｐ１、Ｒｐ２、及びＲｐ３の各々を素子パラメータとして指定したインスタンスである。
【００４２】
ノード追加部４１によって行われるベースモデルの機能記述部内のノードの置き換え処理について図６及び図７で説明する。図６は、ノード追加部によるノードの置き換え処理を説明するためのフローチャート図である。図７は、インバータ回路を適用した場合のノードの置き換え処理を説明するための図である。図６において、図７を参照し、インバータ回路の場合を例示しつつノードの置き換え処理について説明する。
【００４３】
ノード追加部４１は、回路図データ２０と寄生素子抽出データ６とをテキスト記述に夫々変換する（ステップＳ２１）。
【００４４】
図７の例において、ＩＮＶ回路図データ４は、テキスト記述４ａに変換され記憶領域に格納される。また、寄生素子抽出データ６は、テキスト記述６ａに変換され記憶領域に格納される。変換されたテキスト記述４ａとテキスト記述６ａとは、ノード名に対応させて接続情報とその値とを含む同じ記述方法に従って記述される。
【００４５】
ＩＮＶ回路図データ４では、ＭＯＳトランジスタＭ１及びＭ２夫々に関して、例えば、
「Ｍ１ ＶＤＤ ＩＮ ＯＵＴ ＶＤＤ ｐｍｏｓ」
「Ｍ２ ＯＵＴ ＩＮ ＧＮＤ ＧＮＤ ｎｍｏｓ」
のように記述され記憶領域に出力される。
【００４６】
寄生素子抽出データ６においても、ＭＯＳトランジスタＭ１及びＭ２の夫々に関して、同じ記述方法に従って記述されるが、寄生素子の抽出によってノードが追加されることにより、
「Ｍ１ ＶＤＤ Ｎ２ Ｎ３ ＶＤＤ ｐｍｏｓ」
「Ｍ２ Ｎ３ Ｎ２ ＧＮＤ ＧＮＤ ｎｍｏｓ」
のように記述される。寄生素子抽出データ６に関しては、更に、抽出された抵抗Ｒ１、Ｒ２、及びＲ３の夫々について、接続情報と対応する抵抗値Ｒｐ１、Ｒｐ２、及びＲｐ３とが記述され、また、抽出された容量Ｃ１、Ｃ２、及びＣ３の夫々について、接続情報と対応する容量値Ｃｐ１、Ｃｐ２、及びＣｐ３とが記述されて記憶領域に出力される。
【００４７】
テキスト記述への変換後、ノード追加部４１は、ベースモデル２２の機能記述部内にあるノードをチェックする（ステップＳ２２）。図７の例において、ノード追加部４１は、ＩＮＶベースモデル７の機能記述部８ｄ内にノード名８ｂ及び８ｃ（「ＩＮ」及び「ＯＵＴ」）を検出する。
【００４８】
そして、ノード追加部４１は、回路図データ２２のテキスト記述において、ベースモデル２２の機能記述部内にあるノードを特定する（ステップＳ２３）。図７の例において、ノード追加部４１は、ＩＮＶ回路図データ４のテキスト記述４ａにおいて、ＩＮＶベースモデル７の機能記述部８ｄ内に検出したノード名８ｂ及び８ｃ（「ＩＮ」及び「ＯＵＴ」）を特定する。この例では、ノード名「ＩＮ」及び「ＯＵＴ」共にテキスト記述４ａのＭＯＳトランジスタＭ１及びＭ２の夫々の記述内に存在している。
【００４９】
続けて、ノード追加部４１は、寄生素子抽出データ６のテキスト記述において、ステップＳ２３で特定したノードが追加ノードに置き換わっているか否かを判断する（ステップＳ２４）。図７の例において、ノード追加部４１は、寄生素子抽出データ６のテキスト記述６ａから、ＩＮＶ回路図データ４のテキスト記述４ａのＭＯＳトランジスタＭ１及びＭ２の夫々の記述内の「ＩＮ」及び「ＯＵＴ」に相当する部分のノード名を取得して、対応するノード名毎に比較する。比較することによって、ノード追加部４１は、「ＩＮ」及び「ＯＵＴ」に相当する部分のノード名は「Ｎ２」及び「Ｎ３」であることが分かり、追加ノードで置き換わっていると判断する。
【００５０】
ノード追加部４１は、追加ノードへの置き換えが在ったか否かを判断する（ステップＳ２５）。置き換えが無かった場合、この処理を終了する。置き換えが在った場合、ノード追加部４１は、ベースモデル２２の機能記述部内にあるステップＳ２３で特定したノードを、ステップＳ２４で判断した追加ノードで置き換える（ステップＳ２６）。図７の例において、ＩＮＶベースモデル７の機能記述部８ｄ内のノード名８ｂと８ｃについて、記述「ＩＮ」と「ＯＵＴ」を、対応する追加ノード名の「Ｎ２」と「Ｎ３」へと夫々に置き換える。このようにして、ＩＮＶベースモデル７に対して追加ノード名に置き換えたノード追加済ＩＮＶベースモデル８が記憶領域に出力される。
【００５１】
ＬＳＩのレイアウトデータ２１の全てから寄生素子を抽出すると大きな処理負荷が掛かるため、精度が重要な機能のレイアウト範囲をユーザが予め指定し、その範囲の寄生素子のみを抽出してアナログ回路モデルに追加するようにした機能構成を、図８に示す。図８は、回路モデル生成装置の機能構成の他の例を示す図である。図８中、図３と同様の構成部には同一符号を付し、その説明を省略する。図８に示す機能構成では、範囲指定部４５が追加されている点において、図３の機能構成とは異なっている。
【００５２】
範囲指定部４５は、寄生素子を抽出する範囲をユーザによって指定可能な範囲指定画面を表示ユニット１３に表示して、ユーザによって指定された範囲情報８ｓを取得してレイアウト情報抽出部４０へ通知する。ユーザによる範囲指定は、例えば、セル名が設定されることによって行われる。レイアウト情報抽出部４０は、範囲情報８ｓで指定される各セル名のレイアウトデータ２１を用いて、上述した処理を行う。
【００５３】
従って、ユーザによって指定されたセル毎にノード追加情報２３及び素子データ２４が記憶領域に出力され、ノード追加部４１及び素子データ結合部４２での処理によって指定されたセルに関して素子データを含むアナログ回路モデル２７が出力される。
【００５４】
上述したように、本実施例によれば、最終的なＬＳＩの設計成果物であるレイアウトデータ２１からアナログ回路モデル２７を生成するため、配線遅延や寄生容量等を含む詳細なモデルを作成することができる。従って、より精度の高いシミュレーションを可能とし、検証の信頼性を向上させることができる。
【００５５】
また、ベースモデル２２を用意しておくことによって、アナログ回路モデル２７を自動で生成することができるため、人為的なミスが介入する余地がなく、アナログ回路モデル２７の作成工数を大幅に削減可能となる。
【００５６】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【００５７】
４ ＩＮＶ回路図データ
５ ＩＮＶレイアウトデータ
６ 寄生素子抽出データ
７ ＩＮＶベースモデル
８ ノード追加済ＩＮＶベースモデル
９ ＩＮＶ回路モデル
１１ ＣＰＵ
１２ メモリユニット
１３ 表示ユニット
１４ 出力ユニット
１５ 入力ユニット
１６ 通信ユニット
１７ 記憶装置
１８ ドライバ
１９ 記憶媒体
２０ 回路図データ
２１ レイアウトデータ
２２ ベースモデル
２４ 素子データ
２５ ノード追加済ベースモデル
２６ 素子モデル
２６ａ 抵抗素子モデル
２６ｂ 容量素子モデル
２７ アナログ回路モデル
３０ 素子データ抽出部
３１ アナログ回路モデル生成部
４０ レイアウト情報抽出部
４１ ノード追加部
４２ 素子データ結合部
１００ 回路モデル生成装置
【特許請求の範囲】
【請求項１】
回路図データとレイアウトデータとを格納する記憶領域と、
前記レイアウトデータから寄生素子に係る素子データを抽出する抽出手段と、
前記回路図データに前記素子データを含む回路モデルをハードウェア記述言語によって生成することを特徴とする回路モデル生成手段と
を有する回路モデル生成装置。
【請求項２】
前記抽出手段は、前記記憶領域に格納された前記回路図データに基づいて回路モジュールの動作を前記ハードウェア記述言語で作成したベースモデルを用いて、前記レイアウトデータから該ベースモデルと同一のノードを持つレイアウト情報を取得して、該レイアウト情報から前記寄生素子に係る素子データを抽出することによって、該寄生素子によって追加されるノードに係るノード追加情報と、該素子データとを該記憶領域に出力し、
前記回路モデル生成手段は、
前記ノード追加情報に基づいて、前記ハードウェア記述言語によって、前記追加されるノードを前記ベースモデルに追加するノード追加手段と、
前記素子データに基づいて、前記ハードウェア記述言語によって、前記寄生素子の動作を表す素子モデルと前記ベースモデルとを結合させる素子データ結合手段と
を有することを特徴とする請求項１記載の回路モデル生成装置。
【請求項３】
前記ノード追加手段は、
前記ハードウェア記述言語によって、前記ベースモデル内に前記追加されるノードを宣言することによって該ノードを追加する追加手段と、
前記回路モジュールの動作に係る機能記述部内の既存ノード名を該追加されるノードのノード名で置き換える置き換え手段と
を有することを特徴とする請求項２記載の回路モデル生成装置。
【請求項４】
前記素子データは、前記寄生素子の抵抗値又は容量値を示す素子パラメータと、該寄生素子が挿入された両端のノード名とを含み、
前記素子データ結合手段は、
前記ハードウェア記述言語によって、前記素子パラメータと前記両端のノード名とで前記素子モデルを前記ベースモデル内にインスタンスすることを特徴とする請求項２又は３記載の回路モデル生成装置。
【請求項５】
前記抽出手段に前記素子データを抽出させる範囲を、ユーザに指定させる範囲指定手段を有することを特徴とする請求項１乃至４のいずれか一項記載の回路モデル生成装置。
【請求項１】
回路図データとレイアウトデータとを格納する記憶領域と、
前記レイアウトデータから寄生素子に係る素子データを抽出する抽出手段と、
前記回路図データに前記素子データを含む回路モデルをハードウェア記述言語によって生成することを特徴とする回路モデル生成手段と
を有する回路モデル生成装置。
【請求項２】
前記抽出手段は、前記記憶領域に格納された前記回路図データに基づいて回路モジュールの動作を前記ハードウェア記述言語で作成したベースモデルを用いて、前記レイアウトデータから該ベースモデルと同一のノードを持つレイアウト情報を取得して、該レイアウト情報から前記寄生素子に係る素子データを抽出することによって、該寄生素子によって追加されるノードに係るノード追加情報と、該素子データとを該記憶領域に出力し、
前記回路モデル生成手段は、
前記ノード追加情報に基づいて、前記ハードウェア記述言語によって、前記追加されるノードを前記ベースモデルに追加するノード追加手段と、
前記素子データに基づいて、前記ハードウェア記述言語によって、前記寄生素子の動作を表す素子モデルと前記ベースモデルとを結合させる素子データ結合手段と
を有することを特徴とする請求項１記載の回路モデル生成装置。
【請求項３】
前記ノード追加手段は、
前記ハードウェア記述言語によって、前記ベースモデル内に前記追加されるノードを宣言することによって該ノードを追加する追加手段と、
前記回路モジュールの動作に係る機能記述部内の既存ノード名を該追加されるノードのノード名で置き換える置き換え手段と
を有することを特徴とする請求項２記載の回路モデル生成装置。
【請求項４】
前記素子データは、前記寄生素子の抵抗値又は容量値を示す素子パラメータと、該寄生素子が挿入された両端のノード名とを含み、
前記素子データ結合手段は、
前記ハードウェア記述言語によって、前記素子パラメータと前記両端のノード名とで前記素子モデルを前記ベースモデル内にインスタンスすることを特徴とする請求項２又は３記載の回路モデル生成装置。
【請求項５】
前記抽出手段に前記素子データを抽出させる範囲を、ユーザに指定させる範囲指定手段を有することを特徴とする請求項１乃至４のいずれか一項記載の回路モデル生成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−８８５８（Ｐ２０１２−８８５８Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１０−１４５１００（Ｐ２０１０−１４５１００）
【出願日】平成２２年６月２５日（２０１０．６．２５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２２年６月２５日（２０１０．６．２５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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