回路装置
【課題】多数の接続パッドを有する回路素子が実装される薄型の基板を備えると共に、装置全体の剛性が確保された回路装置を提供する。
【解決手段】回路装置１０は、基板１２と、回路基板１２の上面に実装された信号処理用素子１６等の回路素子と、回路素子を包囲するように基板１２の上面に配置されたケース材１４とを主に備えている。更に、基板１２の下面に設けられる外部接続バンプ３２の一部は、ケース材１４の側面部１４Ｂと重なりあう箇所に配置されている。
【解決手段】回路装置１０は、基板１２と、回路基板１２の上面に実装された信号処理用素子１６等の回路素子と、回路素子を包囲するように基板１２の上面に配置されたケース材１４とを主に備えている。更に、基板１２の下面に設けられる外部接続バンプ３２の一部は、ケース材１４の側面部１４Ｂと重なりあう箇所に配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の上面に複数個の回路素子が実装された回路装置に関する。
【背景技術】
【０００２】
複数個の回路素子をモジュール化する１つの方策として、基板の上面に複数個の回路素子を実装し、基板に形成された導電パターンを経由して回路素子同士を接続する構造がある（特許文献１）。
【０００３】
図６に示す回路装置１００は、基板１１２と、基板１１２の上面に実装された半導体装置１０２と、チップ型素子１０４とを備えている。そして、半導体装置１０２とチップ型素子１０４とは、基板１１２に形成された配線層を経由して電気的に接続されている。ここで、半導体装置１０２は、リードフレーム型のパッケージであり、両側面から突出するリードが接続手段として用いられている。
【０００４】
また、基板１１２は、半導体装置１０２等の回路素子が実装されても、その重みにより変形しない程度の剛性を備えるために、例えば１．０ｍｍ以上に厚いものが採用される。更に、回路装置１００に所定の電気回路を組み込むために、回路基板１１２には複数層の配線層が設けられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６７０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した構造では、多数の接続ピンを備えた半導体素子を実装することが困難である問題があった。
【０００７】
具体的には、例えば数百個のパッドを備えた半導体素子をフリップチップの状態で接続する場合は、このパッドと同じピッチで形成された接続パッドを基板１１２の上面に形成する必要がある。更には、この接続パッドを下層の配線層と接続するビアホールを形成する必要がある。ここで、ビアホールが占有する面積は基板１１２の厚さに比例する。従って、限られた領域に多数個のビアホールを形成するためには、基板１１２の厚さを例えば０．４ｍｍ程度以下とする必要がある。
【０００８】
しかしながら、基板１１２をこのように薄くすると、基板１１２の機械的強度が十分ではなく、上面に実装された半導体素子１０２等の回路素子を基板１１２で支持することが困難であった。更には、基板１１２の下面に外部接続端子としてバンプ電極が設けられた場合、基板１１２の平坦性が損なわれると、バンプ電極による接続が困難と成る問題もあった。
【０００９】
本発明は上述した問題点を鑑みて成されたものであり、本発明の主な目的は、多数のパッドを有する回路素子が実装される薄型の基板を備えると共に、装置全体の剛性が確保された回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の回路装置は、第１主面と第２主面とを備えた基板と、前記基板の前記第１主面に配置された回路素子と、底面部と側面部とを有し、前記回路素子を包囲するように前記基板の前記第１主面に取り付けられたケース材と、前記基板の前記第２主面に配置された接続バンプと、を備え、前記接続バンプの少なくとも一部は、前記ケース材の前記側面部と重なる位置に配置されることを特徴とする。
【発明の効果】
【００１１】
本発明の回路装置によれば、底面部と側面部とを備えたケース材を基板の上面に取り付け、ケース材の側面部と重なりあう位置の基板の下面に接続バンプを設けている。このようにすることで、接続バンプが配置される領域の基板がケース材の側面部により補強されるので、基板を平坦に保った状態で接続バンプを介して回路装置を実装することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の回路装置を示す斜視図である。
【図２】本発明の回路装置を示す図であり、（Ａ）は断面図であり、（Ｂ）は下面を示す平面図であり、（Ｃ）は外部接続バンプが設けられる部分を示す断面図である。
【図３】本発明の回路装置を示す図であり、（Ａ）は信号処理用素子が実装された箇所を部分的に示す断面図であり、（Ｂ）はこの箇所の平面図である。
【図４】本発明の回路装置を示す図であり、（Ａ）〜（Ｄ）は他の形態の回路装置を示す断面図である。
【図５】本発明の回路装置を示す図であり、（Ａ）は各素子が接続される状態を示す平面図であり、（Ｂ）はその比較例を示す平面図である。
【図６】背景技術の回路装置を示す断面図である。
【発明を実施するための形態】
【００１３】
図１を参照して、本形態の回路装置１０の全体的な構成を説明する。
【００１４】
回路装置１０は、基板１２と、回路基板１２の上面に実装された信号処理用素子１６等の回路素子と、回路素子を包囲するように基板１２の上面に配置されたケース材１４とを主に備えている。なお、ここではケース材１４は基板１２の上面から離間した状態で示されているが、実際には基板１２の上面周面部にケース材１４は固着される。
【００１５】
基板１２は、樹脂を基材とする絶縁性基板であり、複数層の配線層が形成されている。基板１２を構成する基材の材料としては、エポキシ樹脂等の熱硬化性樹脂や、ポリエチレン樹脂等の熱可塑性樹脂を採用することができる。基板１２の厚みは、例えば４００μｍ以下である。
【００１６】
更に、繊維状または粒子状のフィラーが充填された樹脂材料を基板１２の基材として採用すると、基板１２の機械的強度が向上する。フィラーの材料としてはシリコン酸化物やシリコン窒化物を採用することができる。更には、基板１２の基材の熱膨張係数が、基板１２に設けられる配線層の熱膨張係数に接近して、温度変化が作用した際の基板１２全体の反りが抑制される。
【００１７】
基板１２の上面には、信号処理用素子１６、メモリ１８、２０、信号処理用素子２２、チップ型素子２４および発振器２６が設けられている。ここでは、これらの素子は半田を溶融させるリフロー工程により面実装されているが、金属細線を介して基板１２の配線層と接続されても良い。これらの回路素子は、基板１２に設けられた配線層を経由して相互に接続されている。更には、基板１２の下面に形成された外部接続バンプとも配線層を経由して接続されている。
【００１８】
信号処理用素子１６は、音声信号および画像信号を処理するＬＳＩであり、ベアの半導体素子の状態で基板１２にフリップチップ実装されている。信号処理用素子１６の下面の周面部には数十個から数百個のパッドが配置されており、半田や金から成るバンブ電極を経由して、基板１２の上面に配置された接続パッドに接続されている。
【００１９】
ここで、信号処理用素子１６は必ずしもベアの状態で実装される必要はなく、例えば、半導体基板の下面に設けられた配線層にてバンプ電極が再配置されるＷＬＰ（Wafer level Package）の状態で実装されても良い。
【００２０】
メモリ１８、２０は、信号処理用素子１６を挟む位置の基板１２の上面に配置されている。メモリ１８、２０は、例えばＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）であり、信号処理用素子１６で処理される前のデータまたは処理後のデータを保存する機能を有する。
【００２１】
メモリ１８、２０は、半導体チップが樹脂封止されたパッケージの状態であり、下面に設けられた複数のパッドが、半田等の導電性接着材を介して基板１２の配線層に接続されている。
【００２２】
信号処理用素子２２は、装置外部とのデータの入出力を行うためにデータの変換を行うＬＳＩであり、下面に設けられたパッドが接続バンプを経由して基板１２の上面に形成された配線と接続されている。ここで、信号処理用素子２２は、ベアの状態でフリップチップ実装されても良いし、ＷＬＰの状態で実装されても良い。
【００２３】
発振器２６は、所定の周波数のクロックを発振し、このクロックは信号処理用素子１６、２２でシステムクロックとして用いられる。
【００２４】
チップ型素子２４は、例えばチップコンデンサまたはチップ型抵抗であり、両端に配置された２つの電極が半田を介して基板１２の配線層に接続される。
【００２５】
ケース材１４は、厚みが０．２ｍｍ〜０．５ｍｍ程度の金属を蓋状に成形したものであり、その材料としては例えば洋白が用いられる。ここで、洋白とは、銅、亜鉛およびニッケルを主材料とする合金である。
【００２６】
更に、ケース材１４は、底面部１４Ａと側面部１４Ｂから成る。そして、基板１２の上面に配置された信号処理用素子１６等の回路素子を封止するように、側面部１４Ｂの下端が基板１２の上面に固着されている。基板１２の表面周辺部には接続用のダミーの配線層が設けられており、この配線層に半田を介して側面部１４Ｂの下端が固着されている。
【００２７】
更にまた、ケース材１４の側面部１４Ｂを部分的に除去して開口させることにより開口部２８が設けられている。このようにすることで、ケース材１４および基板１２により覆われる内部空間と外部とが連通した状態となる。従って、使用状況下にて信号処理用素子１６が発熱することにより、ケース材１４の内部の空気が加熱されても、加熱された空気が開口部２８を経由して外部に放出されるので、ケース材１４の内部の過熱が抑制される。
【００２８】
更に本形態では、ケース材１４により薄い基板１２を補強しているがこの事項は図２を参照して後述する。
【００２９】
図２を参照して、回路装置１０の構成を更に説明する。図２（Ａ）は、信号処理用素子１６が配置される部分の回路装置１０の断面図であり、図２（Ｂ）は回路装置１０を下方から見た図であり、図２（Ｃ）は回路装置１０を部分的に示す断面図である。
【００３０】
図２（Ａ）および図２（Ｂ）を参照して、先ず上記したように、基板１２の上面には信号処理用素子１６、メモリ１８、２０が実装されており、これらの素子が被覆されるように基板１２の上面の大部分はケース材１４により被覆されている。また、信号処理用素子１６、メモリ１８、２０は半田から成る接続バンプ３０を介して面実装されている。
【００３１】
基板１２の下面には、半田をボール状に成形した外部接続バンプ３２が複数個溶着されている。これらの外部接続バンプ３２は、基板１２に形成された配線層を経由して、信号処理用素子１６等の回路素子と電気的に接続されている。
【００３２】
図２（Ｂ）を参照して、基板１２の周面部付近においては、基板１２の外周側辺に沿って矩形環状に外部接続バンプ３２が配置されている。ここでは、外部接続バンプ３２が３重に矩形環状に配置されているが、４重以上に矩形環状に配置されても良い。この矩形環状に配置される外部接続バンプ３２は、電気信号が通過する接続電極として用いられている。
【００３３】
基板１２の中央部付近には、複数個の外部接続バンプ３２がマトリックス状に配置されている。この領域に配置された外部接続バンプ３２は電気信号が通過しないものである。この領域の外部接続バンプ３２は、信号処理用素子１６が動作することにより発生した熱が伝導する経路として機能する。更には、中央部に複数の外部接続バンプ３２を配置することにより、周辺部に配置された外部接続バンプ３２に作用する熱応力が緩和される効果もある。ここで、これらの外部接続バンプ３２は、電気信号が通過する端子として用いられても良い。
【００３４】
本形態では、薄い基板１２の機械的強度をケース材１４により補っており、このことで外部接続バンプ３２を安定して接続できる効果が得られる。
【００３５】
具体的には、回路装置１０をマザーボード等の実装基板に実装する際には、実装基板の上面に基板１２を載置し、所定温度に加熱して外部接続バンプ３２を溶融させている。即ち、回路装置１０は、リフロー工程により実装基板に面実装される。
【００３６】
リフロー工程による面実装を行う際には基板１２の平坦性が重要である。基板１２が平坦な状態を保ったまま実装されれば全ての外部接続バンプ３２が所定の位置に接続される。一方、基板１２が湾曲状態となると一部の外部接続バンプ３２が実装基板から離間してしまう恐れがある。特に本形態の基板１２は、厚みが４００μｍ程度の薄型基板であり剛性が低いので、湾曲してしまう恐れが大きい。
【００３７】
このために、本形態では、基板１２の上面にケース材１４を固着している。具体的には、基板１２の外周端部付近に、ケース材１４の側面部１４Ｂの端部を固着している。このようにすることで、基板１２が全体的にケース材１４により補強されるので、製造工程の途中段階または使用状況下での基板１２の湾曲が抑制される。
【００３８】
更に本形態では、図２（Ｃ）を参照して、外部接続バンプ３２の少なくとも一部はケース材１４の側面部１４Ｂと重畳する位置に配置されている。ここでは、最も外部に配置される外部接続バンプ３２Ａが、ケース材１４の側面部１４Ｂと重畳する位置に配置されている。このようにすることにより、外部接続バンプ３２Ａが配置された部分の基板１２の平坦性が確保される。従って、回路装置１０をリフロー工程により実装基板に面実装する際に、外部接続バンプ３２Ａが安定して実装基板側に溶着される。
【００３９】
最外周に配置された外部接続バンプ３２Ａには実装後に比較的大きな熱応力が作用するが、このように安定してリフローを行うことにより、接続後の外部接続バンプ３２Ａの形状は理想的な柱形状となり、熱応力による外部接続バンプ３２Ａの破壊が防止される。
【００４０】
図２（Ｂ）を参照すると、最外周に矩形環状に配置される外部接続バンプ３２は、ケース材１４の側面部１４Ｂと重なりあう位置に配置されている。このようにすることで、最外周に矩形環状に配置された外部接続バンプ３２を、安定してリフロー工程にて接続することが可能となる。
【００４１】
図３を参照して、回路装置１０の基板１２に備えられる配線層の構成を説明する。図３（Ａ）は信号処理用素子１６が実装された箇所を部分的に示す断面図であり、図３（Ｂ）はこの部分を上方から見た図である。
【００４２】
図３（Ａ）を参照して、信号処理用素子１６は半導体基板が露出するベアチップの状態で、基板１２の上面にフリップチップ実装されている。具体的には、信号処理用素子１６の下面に設けられたパッド４８が、基板１２の上面に設けられた配線パッド５２と接続バンプ５０を介して接続されている。この接続バンプ５０は、半田等の導電性接着材から成る。
【００４３】
基板１２には、所定の回路を実現するために複数の配線層５６、５８、６０、６２、６３が積層されている。更に、配線層同士は、ガラスエポキシ等の樹脂からなる絶縁層により絶縁されている。そして、所定箇所にて絶縁層を貫通するビアホール６４を経由して、配線層同士は電気的に接続されている。また、最下層の配線層６３の一部は配線パッド５４を構成している。そして、この配線パッド５４の下面には、半田ボールから成る外部接続バンプ３２が配置されている。
【００４４】
信号処理用素子１６には、画像信号および映像信号を処理する複雑な電気回路が組み込まれているため、数百個のパッド４８が配置されている。従って、パッド４８のピッチＬ１は、例えば６０μｍ以上７０μｍ以下程度と非常に短くなっている。ここで、ピッチとは、隣り合うパッド４８の中心同士が離間する距離である。また、基板１２の上面に配置される配線パッド５２のピッチも、信号処理用素子１６が備えるパッド４８のピッチと同様である。
【００４５】
図３（Ｂ）を参照して、信号処理用素子１６の周辺部には、信号処理用素子のパッド４８と接続された配線層を下層の配線層と接続するためのビアホール６４が設けられている。具体的には、ここでは、信号処理用素子１６の周辺部にはパッド４８が千鳥状に配置されている。そして、各パッド４８と接続された配線部６８が信号処理用素子１６から周囲に引き出されており、その端部にはランド６６が設けられている。更に、このランド６６の内部にビアホール６４が設けられている。
【００４６】
上記したように、信号処理用素子１６は数百個のパッド４８を有しているので、信号処理用素子１６の周囲に、各パッド４８に対応してビアホール６４を設けるためには、各ビアホール６４およびランド６６の面積を小さくする必要がある。一例として、ビアホール６４の直径は８０μｍ以下であり、ランド６６の直径は１５０μｍ以下である。
【００４７】
ビアホール６４は、各配線層間の絶縁層を部分的に除去して貫通孔を設け、メッキ処理によりこの貫通孔に金属等の導電材料を埋め込むことにより形成される。また、直径が８０μｍ程度の細い貫通孔はレーザー加工により形成される。しかしながら、レーザー加工では厚い基板に対して貫通孔を形成することが困難なことから、本形態で用いられる基板１２は、厚みが４００μｍ程度の薄いものとなっている。
【００４８】
このように、挟ピッチに配置されるパッド４８を備えた信号処理用素子１６が載置される基板１２は極めて薄型であるので、上面に回路素子が実装された基板１２の平坦性を確保することが困難となる。本形態では、図１等に示したように、金属板から成形されるケース材１４を基板１２の上面に固着することにより、基板１２の平坦性を確保している。
【００４９】
図４を参照して、基板１２に採用されるケース材１４の形状等を説明する、図４（Ａ）および図４（Ｄ）は信号処理用素子１６から発生する熱を放熱するための構造を示す図である。
【００５０】
図４（Ａ）を参照すると、ここでは、信号処理用素子１６の上面と、ケース材１４の底面部１４Ａの内面との間に、熱伝導シート３４が配置されている。熱伝導シート３４は、フィラーが混入された樹脂材料から成る熱伝導性に優れたシートであり、下面は信号処理用素子１６に接触し、上面はケース材１４の底面部１４Ａに接触している。このようにすることで、信号処理用素子１６とケース材１４とが熱的に結合され、信号処理用素子１６が動作することにより発生した熱は、熱伝導シート３４およびケース材１４を経由して良好に外部に放出される。
【００５１】
一方、信号処理用素子１６と比較すると動作時の発熱が少ないメモリ１８、２０は、ケース材１４から離間している。このようにすることで、信号処理用素子１６から発生した熱がケース材１４を経由してメモリ１８、２０に伝導することが抑制される。
【００５２】
図４（Ｂ）では、信号処理用素子１６が実装される部分のケース材１４の底面部１４Ａを内部に窪ませて凹状部３６が形成されている。このようにすることで、凹状部３６の下面が信号処理用素子１６の上面に直に接触する。従って、信号処理用素子１６から発生した熱は、ケース材１４を経由して良好に外部に放出される。また、この場合に於いても、メモリ１８、２０は、ケース材１４から離間されている。
【００５３】
図４（Ｃ）を参照して、更なる他の形態の回路装置１０を説明する。ここでは、メモリ１８、２０の上面も、熱伝導シート３４を経由して、ケース材１４の底面部１４Ａに熱的に結合されている。このようにすることで、メモリ１８、２０が動作することにより発生した熱が、ケース材１４を経由して良好に外部に放出され、メモリ１８、２０の過熱が防止される。
【００５４】
図４（Ｄ）を参照して、ここでは、ケース材１４の底面部１４Ａに放熱器７０が取り付けられている。放熱器７０は、アルミニウムや銅などの熱伝導性に優れた金属からなり、下面はケース材１４と面的に接触する平坦面であり、上面は表面積を増大させるために異型液状と成っている。このようにすることで、信号処理用素子１６等の回路素子から発生した熱が、ケース材１４および放熱器７０を経由して外部に放出されるので、装置全体の放熱性が更に向上される。
【００５５】
図５を参照して、信号処理用素子１６が実装される際の方向に関して説明する。図５（Ａ）は信号処理用素子１６が平面視で傾斜して配置された状態を示す平面図であり、図５（Ｂ）は比較例を示す平面図である。
【００５６】
図５（Ａ）を参照して、信号処理用素子１６は、メモリ１８、２０が整列する方向に対してその側辺が傾斜するように配置されている。一般的には、３つの素子を横方向に配置する場合には、それぞれの側辺が平行と成るように配置されるが、ここでは中央部の信号処理用素子１６を平面視で４５度回転して実装している。
【００５７】
この図では、整列する方向が一点鎖線により示されており、メモリ１８、２０が配置される方向（一点鎖線）と、信号処理用素子１６の側辺とがなす角θは例えば４５度である。
【００５８】
このようにすることで、メモリ１８と信号処理用素子１６とを接続する配線４４と、メモリ２０と信号処理用素子１６とを接続する配線４６との長さの差が短く成る。
【００５９】
具体的には、信号処理用素子１６が備えるパッドはメモリ１８およびメモリ２０の何れかと接続される。そして、例えば、信号処理用素子１６の一側辺に沿って設けられるパッド４０が紙面上にて左側のメモリ１８と接続され、この辺と隣接する辺に設けられたパッド４１が右側のメモリ２０と接続される場合がある。
【００６０】
この場合、図５（Ｂ）に示すように、一般的な実装方法で、信号処理用素子１６をメモリ１８、２０と同様に実装すると不具合が予想される。即ち、紙面上で左側のメモリ１８とパッド４０とを接続する配線４４の長さＬ４が、紙面上にて右側のメモリ２０とパッド４１とを接続する配線４６の長さＬ５よりも長くなる。このようになると、配線長の違いに起因して信号遅延の問題が発生する。
【００６１】
本形態では図５（Ａ）に示すように、信号処理用素子１６を平面視で４５度回転させた状態で実装している。このことにより、配線４６と配線４４とは長さが若干異なるものの、図５（Ｂ）の場合と比較すると、両者の長さの差が短くなっている。結果的に、配線の線長が異なることによる信号遅延等の問題が緩和される。
【符号の説明】
【００６２】
１０ 回路装置
１２ 基板
１４ ケース材
１４Ａ 底面部
１４Ｂ 側面部
１６ 信号処理用素子
１８ メモリ
２０ メモリ
２２ 信号処理用素子
２４ チップ型素子
２６ 発振器
２８ 開口部
３０ 接続バンプ
３２，３２Ａ 外部接続バンプ
３４ 熱伝導シート
３６ 凹状部
３８ パッド
４０ パッド
４１ パッド
４２ パッド
４４ 配線
４６ 配線
４８ パッド
５０ 接続バンプ
５２ 配線パッド
５４ 配線パッド
５６ 配線層
５８ 配線層
６０ 配線層
６２ 配線層
６３ 配線層
６４ ビアホール
６６ ランド
６８ 配線部
【技術分野】
【０００１】
本発明は、基板の上面に複数個の回路素子が実装された回路装置に関する。
【背景技術】
【０００２】
複数個の回路素子をモジュール化する１つの方策として、基板の上面に複数個の回路素子を実装し、基板に形成された導電パターンを経由して回路素子同士を接続する構造がある（特許文献１）。
【０００３】
図６に示す回路装置１００は、基板１１２と、基板１１２の上面に実装された半導体装置１０２と、チップ型素子１０４とを備えている。そして、半導体装置１０２とチップ型素子１０４とは、基板１１２に形成された配線層を経由して電気的に接続されている。ここで、半導体装置１０２は、リードフレーム型のパッケージであり、両側面から突出するリードが接続手段として用いられている。
【０００４】
また、基板１１２は、半導体装置１０２等の回路素子が実装されても、その重みにより変形しない程度の剛性を備えるために、例えば１．０ｍｍ以上に厚いものが採用される。更に、回路装置１００に所定の電気回路を組み込むために、回路基板１１２には複数層の配線層が設けられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６７０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した構造では、多数の接続ピンを備えた半導体素子を実装することが困難である問題があった。
【０００７】
具体的には、例えば数百個のパッドを備えた半導体素子をフリップチップの状態で接続する場合は、このパッドと同じピッチで形成された接続パッドを基板１１２の上面に形成する必要がある。更には、この接続パッドを下層の配線層と接続するビアホールを形成する必要がある。ここで、ビアホールが占有する面積は基板１１２の厚さに比例する。従って、限られた領域に多数個のビアホールを形成するためには、基板１１２の厚さを例えば０．４ｍｍ程度以下とする必要がある。
【０００８】
しかしながら、基板１１２をこのように薄くすると、基板１１２の機械的強度が十分ではなく、上面に実装された半導体素子１０２等の回路素子を基板１１２で支持することが困難であった。更には、基板１１２の下面に外部接続端子としてバンプ電極が設けられた場合、基板１１２の平坦性が損なわれると、バンプ電極による接続が困難と成る問題もあった。
【０００９】
本発明は上述した問題点を鑑みて成されたものであり、本発明の主な目的は、多数のパッドを有する回路素子が実装される薄型の基板を備えると共に、装置全体の剛性が確保された回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の回路装置は、第１主面と第２主面とを備えた基板と、前記基板の前記第１主面に配置された回路素子と、底面部と側面部とを有し、前記回路素子を包囲するように前記基板の前記第１主面に取り付けられたケース材と、前記基板の前記第２主面に配置された接続バンプと、を備え、前記接続バンプの少なくとも一部は、前記ケース材の前記側面部と重なる位置に配置されることを特徴とする。
【発明の効果】
【００１１】
本発明の回路装置によれば、底面部と側面部とを備えたケース材を基板の上面に取り付け、ケース材の側面部と重なりあう位置の基板の下面に接続バンプを設けている。このようにすることで、接続バンプが配置される領域の基板がケース材の側面部により補強されるので、基板を平坦に保った状態で接続バンプを介して回路装置を実装することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の回路装置を示す斜視図である。
【図２】本発明の回路装置を示す図であり、（Ａ）は断面図であり、（Ｂ）は下面を示す平面図であり、（Ｃ）は外部接続バンプが設けられる部分を示す断面図である。
【図３】本発明の回路装置を示す図であり、（Ａ）は信号処理用素子が実装された箇所を部分的に示す断面図であり、（Ｂ）はこの箇所の平面図である。
【図４】本発明の回路装置を示す図であり、（Ａ）〜（Ｄ）は他の形態の回路装置を示す断面図である。
【図５】本発明の回路装置を示す図であり、（Ａ）は各素子が接続される状態を示す平面図であり、（Ｂ）はその比較例を示す平面図である。
【図６】背景技術の回路装置を示す断面図である。
【発明を実施するための形態】
【００１３】
図１を参照して、本形態の回路装置１０の全体的な構成を説明する。
【００１４】
回路装置１０は、基板１２と、回路基板１２の上面に実装された信号処理用素子１６等の回路素子と、回路素子を包囲するように基板１２の上面に配置されたケース材１４とを主に備えている。なお、ここではケース材１４は基板１２の上面から離間した状態で示されているが、実際には基板１２の上面周面部にケース材１４は固着される。
【００１５】
基板１２は、樹脂を基材とする絶縁性基板であり、複数層の配線層が形成されている。基板１２を構成する基材の材料としては、エポキシ樹脂等の熱硬化性樹脂や、ポリエチレン樹脂等の熱可塑性樹脂を採用することができる。基板１２の厚みは、例えば４００μｍ以下である。
【００１６】
更に、繊維状または粒子状のフィラーが充填された樹脂材料を基板１２の基材として採用すると、基板１２の機械的強度が向上する。フィラーの材料としてはシリコン酸化物やシリコン窒化物を採用することができる。更には、基板１２の基材の熱膨張係数が、基板１２に設けられる配線層の熱膨張係数に接近して、温度変化が作用した際の基板１２全体の反りが抑制される。
【００１７】
基板１２の上面には、信号処理用素子１６、メモリ１８、２０、信号処理用素子２２、チップ型素子２４および発振器２６が設けられている。ここでは、これらの素子は半田を溶融させるリフロー工程により面実装されているが、金属細線を介して基板１２の配線層と接続されても良い。これらの回路素子は、基板１２に設けられた配線層を経由して相互に接続されている。更には、基板１２の下面に形成された外部接続バンプとも配線層を経由して接続されている。
【００１８】
信号処理用素子１６は、音声信号および画像信号を処理するＬＳＩであり、ベアの半導体素子の状態で基板１２にフリップチップ実装されている。信号処理用素子１６の下面の周面部には数十個から数百個のパッドが配置されており、半田や金から成るバンブ電極を経由して、基板１２の上面に配置された接続パッドに接続されている。
【００１９】
ここで、信号処理用素子１６は必ずしもベアの状態で実装される必要はなく、例えば、半導体基板の下面に設けられた配線層にてバンプ電極が再配置されるＷＬＰ（Wafer level Package）の状態で実装されても良い。
【００２０】
メモリ１８、２０は、信号処理用素子１６を挟む位置の基板１２の上面に配置されている。メモリ１８、２０は、例えばＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）であり、信号処理用素子１６で処理される前のデータまたは処理後のデータを保存する機能を有する。
【００２１】
メモリ１８、２０は、半導体チップが樹脂封止されたパッケージの状態であり、下面に設けられた複数のパッドが、半田等の導電性接着材を介して基板１２の配線層に接続されている。
【００２２】
信号処理用素子２２は、装置外部とのデータの入出力を行うためにデータの変換を行うＬＳＩであり、下面に設けられたパッドが接続バンプを経由して基板１２の上面に形成された配線と接続されている。ここで、信号処理用素子２２は、ベアの状態でフリップチップ実装されても良いし、ＷＬＰの状態で実装されても良い。
【００２３】
発振器２６は、所定の周波数のクロックを発振し、このクロックは信号処理用素子１６、２２でシステムクロックとして用いられる。
【００２４】
チップ型素子２４は、例えばチップコンデンサまたはチップ型抵抗であり、両端に配置された２つの電極が半田を介して基板１２の配線層に接続される。
【００２５】
ケース材１４は、厚みが０．２ｍｍ〜０．５ｍｍ程度の金属を蓋状に成形したものであり、その材料としては例えば洋白が用いられる。ここで、洋白とは、銅、亜鉛およびニッケルを主材料とする合金である。
【００２６】
更に、ケース材１４は、底面部１４Ａと側面部１４Ｂから成る。そして、基板１２の上面に配置された信号処理用素子１６等の回路素子を封止するように、側面部１４Ｂの下端が基板１２の上面に固着されている。基板１２の表面周辺部には接続用のダミーの配線層が設けられており、この配線層に半田を介して側面部１４Ｂの下端が固着されている。
【００２７】
更にまた、ケース材１４の側面部１４Ｂを部分的に除去して開口させることにより開口部２８が設けられている。このようにすることで、ケース材１４および基板１２により覆われる内部空間と外部とが連通した状態となる。従って、使用状況下にて信号処理用素子１６が発熱することにより、ケース材１４の内部の空気が加熱されても、加熱された空気が開口部２８を経由して外部に放出されるので、ケース材１４の内部の過熱が抑制される。
【００２８】
更に本形態では、ケース材１４により薄い基板１２を補強しているがこの事項は図２を参照して後述する。
【００２９】
図２を参照して、回路装置１０の構成を更に説明する。図２（Ａ）は、信号処理用素子１６が配置される部分の回路装置１０の断面図であり、図２（Ｂ）は回路装置１０を下方から見た図であり、図２（Ｃ）は回路装置１０を部分的に示す断面図である。
【００３０】
図２（Ａ）および図２（Ｂ）を参照して、先ず上記したように、基板１２の上面には信号処理用素子１６、メモリ１８、２０が実装されており、これらの素子が被覆されるように基板１２の上面の大部分はケース材１４により被覆されている。また、信号処理用素子１６、メモリ１８、２０は半田から成る接続バンプ３０を介して面実装されている。
【００３１】
基板１２の下面には、半田をボール状に成形した外部接続バンプ３２が複数個溶着されている。これらの外部接続バンプ３２は、基板１２に形成された配線層を経由して、信号処理用素子１６等の回路素子と電気的に接続されている。
【００３２】
図２（Ｂ）を参照して、基板１２の周面部付近においては、基板１２の外周側辺に沿って矩形環状に外部接続バンプ３２が配置されている。ここでは、外部接続バンプ３２が３重に矩形環状に配置されているが、４重以上に矩形環状に配置されても良い。この矩形環状に配置される外部接続バンプ３２は、電気信号が通過する接続電極として用いられている。
【００３３】
基板１２の中央部付近には、複数個の外部接続バンプ３２がマトリックス状に配置されている。この領域に配置された外部接続バンプ３２は電気信号が通過しないものである。この領域の外部接続バンプ３２は、信号処理用素子１６が動作することにより発生した熱が伝導する経路として機能する。更には、中央部に複数の外部接続バンプ３２を配置することにより、周辺部に配置された外部接続バンプ３２に作用する熱応力が緩和される効果もある。ここで、これらの外部接続バンプ３２は、電気信号が通過する端子として用いられても良い。
【００３４】
本形態では、薄い基板１２の機械的強度をケース材１４により補っており、このことで外部接続バンプ３２を安定して接続できる効果が得られる。
【００３５】
具体的には、回路装置１０をマザーボード等の実装基板に実装する際には、実装基板の上面に基板１２を載置し、所定温度に加熱して外部接続バンプ３２を溶融させている。即ち、回路装置１０は、リフロー工程により実装基板に面実装される。
【００３６】
リフロー工程による面実装を行う際には基板１２の平坦性が重要である。基板１２が平坦な状態を保ったまま実装されれば全ての外部接続バンプ３２が所定の位置に接続される。一方、基板１２が湾曲状態となると一部の外部接続バンプ３２が実装基板から離間してしまう恐れがある。特に本形態の基板１２は、厚みが４００μｍ程度の薄型基板であり剛性が低いので、湾曲してしまう恐れが大きい。
【００３７】
このために、本形態では、基板１２の上面にケース材１４を固着している。具体的には、基板１２の外周端部付近に、ケース材１４の側面部１４Ｂの端部を固着している。このようにすることで、基板１２が全体的にケース材１４により補強されるので、製造工程の途中段階または使用状況下での基板１２の湾曲が抑制される。
【００３８】
更に本形態では、図２（Ｃ）を参照して、外部接続バンプ３２の少なくとも一部はケース材１４の側面部１４Ｂと重畳する位置に配置されている。ここでは、最も外部に配置される外部接続バンプ３２Ａが、ケース材１４の側面部１４Ｂと重畳する位置に配置されている。このようにすることにより、外部接続バンプ３２Ａが配置された部分の基板１２の平坦性が確保される。従って、回路装置１０をリフロー工程により実装基板に面実装する際に、外部接続バンプ３２Ａが安定して実装基板側に溶着される。
【００３９】
最外周に配置された外部接続バンプ３２Ａには実装後に比較的大きな熱応力が作用するが、このように安定してリフローを行うことにより、接続後の外部接続バンプ３２Ａの形状は理想的な柱形状となり、熱応力による外部接続バンプ３２Ａの破壊が防止される。
【００４０】
図２（Ｂ）を参照すると、最外周に矩形環状に配置される外部接続バンプ３２は、ケース材１４の側面部１４Ｂと重なりあう位置に配置されている。このようにすることで、最外周に矩形環状に配置された外部接続バンプ３２を、安定してリフロー工程にて接続することが可能となる。
【００４１】
図３を参照して、回路装置１０の基板１２に備えられる配線層の構成を説明する。図３（Ａ）は信号処理用素子１６が実装された箇所を部分的に示す断面図であり、図３（Ｂ）はこの部分を上方から見た図である。
【００４２】
図３（Ａ）を参照して、信号処理用素子１６は半導体基板が露出するベアチップの状態で、基板１２の上面にフリップチップ実装されている。具体的には、信号処理用素子１６の下面に設けられたパッド４８が、基板１２の上面に設けられた配線パッド５２と接続バンプ５０を介して接続されている。この接続バンプ５０は、半田等の導電性接着材から成る。
【００４３】
基板１２には、所定の回路を実現するために複数の配線層５６、５８、６０、６２、６３が積層されている。更に、配線層同士は、ガラスエポキシ等の樹脂からなる絶縁層により絶縁されている。そして、所定箇所にて絶縁層を貫通するビアホール６４を経由して、配線層同士は電気的に接続されている。また、最下層の配線層６３の一部は配線パッド５４を構成している。そして、この配線パッド５４の下面には、半田ボールから成る外部接続バンプ３２が配置されている。
【００４４】
信号処理用素子１６には、画像信号および映像信号を処理する複雑な電気回路が組み込まれているため、数百個のパッド４８が配置されている。従って、パッド４８のピッチＬ１は、例えば６０μｍ以上７０μｍ以下程度と非常に短くなっている。ここで、ピッチとは、隣り合うパッド４８の中心同士が離間する距離である。また、基板１２の上面に配置される配線パッド５２のピッチも、信号処理用素子１６が備えるパッド４８のピッチと同様である。
【００４５】
図３（Ｂ）を参照して、信号処理用素子１６の周辺部には、信号処理用素子のパッド４８と接続された配線層を下層の配線層と接続するためのビアホール６４が設けられている。具体的には、ここでは、信号処理用素子１６の周辺部にはパッド４８が千鳥状に配置されている。そして、各パッド４８と接続された配線部６８が信号処理用素子１６から周囲に引き出されており、その端部にはランド６６が設けられている。更に、このランド６６の内部にビアホール６４が設けられている。
【００４６】
上記したように、信号処理用素子１６は数百個のパッド４８を有しているので、信号処理用素子１６の周囲に、各パッド４８に対応してビアホール６４を設けるためには、各ビアホール６４およびランド６６の面積を小さくする必要がある。一例として、ビアホール６４の直径は８０μｍ以下であり、ランド６６の直径は１５０μｍ以下である。
【００４７】
ビアホール６４は、各配線層間の絶縁層を部分的に除去して貫通孔を設け、メッキ処理によりこの貫通孔に金属等の導電材料を埋め込むことにより形成される。また、直径が８０μｍ程度の細い貫通孔はレーザー加工により形成される。しかしながら、レーザー加工では厚い基板に対して貫通孔を形成することが困難なことから、本形態で用いられる基板１２は、厚みが４００μｍ程度の薄いものとなっている。
【００４８】
このように、挟ピッチに配置されるパッド４８を備えた信号処理用素子１６が載置される基板１２は極めて薄型であるので、上面に回路素子が実装された基板１２の平坦性を確保することが困難となる。本形態では、図１等に示したように、金属板から成形されるケース材１４を基板１２の上面に固着することにより、基板１２の平坦性を確保している。
【００４９】
図４を参照して、基板１２に採用されるケース材１４の形状等を説明する、図４（Ａ）および図４（Ｄ）は信号処理用素子１６から発生する熱を放熱するための構造を示す図である。
【００５０】
図４（Ａ）を参照すると、ここでは、信号処理用素子１６の上面と、ケース材１４の底面部１４Ａの内面との間に、熱伝導シート３４が配置されている。熱伝導シート３４は、フィラーが混入された樹脂材料から成る熱伝導性に優れたシートであり、下面は信号処理用素子１６に接触し、上面はケース材１４の底面部１４Ａに接触している。このようにすることで、信号処理用素子１６とケース材１４とが熱的に結合され、信号処理用素子１６が動作することにより発生した熱は、熱伝導シート３４およびケース材１４を経由して良好に外部に放出される。
【００５１】
一方、信号処理用素子１６と比較すると動作時の発熱が少ないメモリ１８、２０は、ケース材１４から離間している。このようにすることで、信号処理用素子１６から発生した熱がケース材１４を経由してメモリ１８、２０に伝導することが抑制される。
【００５２】
図４（Ｂ）では、信号処理用素子１６が実装される部分のケース材１４の底面部１４Ａを内部に窪ませて凹状部３６が形成されている。このようにすることで、凹状部３６の下面が信号処理用素子１６の上面に直に接触する。従って、信号処理用素子１６から発生した熱は、ケース材１４を経由して良好に外部に放出される。また、この場合に於いても、メモリ１８、２０は、ケース材１４から離間されている。
【００５３】
図４（Ｃ）を参照して、更なる他の形態の回路装置１０を説明する。ここでは、メモリ１８、２０の上面も、熱伝導シート３４を経由して、ケース材１４の底面部１４Ａに熱的に結合されている。このようにすることで、メモリ１８、２０が動作することにより発生した熱が、ケース材１４を経由して良好に外部に放出され、メモリ１８、２０の過熱が防止される。
【００５４】
図４（Ｄ）を参照して、ここでは、ケース材１４の底面部１４Ａに放熱器７０が取り付けられている。放熱器７０は、アルミニウムや銅などの熱伝導性に優れた金属からなり、下面はケース材１４と面的に接触する平坦面であり、上面は表面積を増大させるために異型液状と成っている。このようにすることで、信号処理用素子１６等の回路素子から発生した熱が、ケース材１４および放熱器７０を経由して外部に放出されるので、装置全体の放熱性が更に向上される。
【００５５】
図５を参照して、信号処理用素子１６が実装される際の方向に関して説明する。図５（Ａ）は信号処理用素子１６が平面視で傾斜して配置された状態を示す平面図であり、図５（Ｂ）は比較例を示す平面図である。
【００５６】
図５（Ａ）を参照して、信号処理用素子１６は、メモリ１８、２０が整列する方向に対してその側辺が傾斜するように配置されている。一般的には、３つの素子を横方向に配置する場合には、それぞれの側辺が平行と成るように配置されるが、ここでは中央部の信号処理用素子１６を平面視で４５度回転して実装している。
【００５７】
この図では、整列する方向が一点鎖線により示されており、メモリ１８、２０が配置される方向（一点鎖線）と、信号処理用素子１６の側辺とがなす角θは例えば４５度である。
【００５８】
このようにすることで、メモリ１８と信号処理用素子１６とを接続する配線４４と、メモリ２０と信号処理用素子１６とを接続する配線４６との長さの差が短く成る。
【００５９】
具体的には、信号処理用素子１６が備えるパッドはメモリ１８およびメモリ２０の何れかと接続される。そして、例えば、信号処理用素子１６の一側辺に沿って設けられるパッド４０が紙面上にて左側のメモリ１８と接続され、この辺と隣接する辺に設けられたパッド４１が右側のメモリ２０と接続される場合がある。
【００６０】
この場合、図５（Ｂ）に示すように、一般的な実装方法で、信号処理用素子１６をメモリ１８、２０と同様に実装すると不具合が予想される。即ち、紙面上で左側のメモリ１８とパッド４０とを接続する配線４４の長さＬ４が、紙面上にて右側のメモリ２０とパッド４１とを接続する配線４６の長さＬ５よりも長くなる。このようになると、配線長の違いに起因して信号遅延の問題が発生する。
【００６１】
本形態では図５（Ａ）に示すように、信号処理用素子１６を平面視で４５度回転させた状態で実装している。このことにより、配線４６と配線４４とは長さが若干異なるものの、図５（Ｂ）の場合と比較すると、両者の長さの差が短くなっている。結果的に、配線の線長が異なることによる信号遅延等の問題が緩和される。
【符号の説明】
【００６２】
１０ 回路装置
１２ 基板
１４ ケース材
１４Ａ 底面部
１４Ｂ 側面部
１６ 信号処理用素子
１８ メモリ
２０ メモリ
２２ 信号処理用素子
２４ チップ型素子
２６ 発振器
２８ 開口部
３０ 接続バンプ
３２，３２Ａ 外部接続バンプ
３４ 熱伝導シート
３６ 凹状部
３８ パッド
４０ パッド
４１ パッド
４２ パッド
４４ 配線
４６ 配線
４８ パッド
５０ 接続バンプ
５２ 配線パッド
５４ 配線パッド
５６ 配線層
５８ 配線層
６０ 配線層
６２ 配線層
６３ 配線層
６４ ビアホール
６６ ランド
６８ 配線部
【特許請求の範囲】
【請求項１】
第１主面と第２主面とを備えた基板と、
前記基板の前記第１主面に配置された回路素子と、
底面部と側面部とを有し、前記回路素子を包囲するように前記基板の前記第１主面に取り付けられたケース材と、
前記基板の前記第２主面に配置された接続バンプと、を備え、
前記接続バンプの少なくとも一部は、前記ケース材の前記側面部と重なる位置に配置されることを特徴とする回路装置。
【請求項２】
前記ケース材を構成する４つの前記側面部と重畳する位置に、列状に前記接続バンプを設けることを特徴とする請求項１に記載の回路装置。
【請求項３】
前記ケース材の前記側面部に開口部を設けることを特徴とする請求項１または請求項２に記載の回路装置。
【請求項４】
前記回路素子と前記ケース材の前記底面部との間に熱伝導シートを配置することを特徴とする請求項１から請求項３の何れかに記載の回路装置。
【請求項５】
前記接続バンプは、前記基板の前記第２主面にマトリックス状に配置されることを特徴とする請求項１から請求項４の何れかに記載の回路装置。
【請求項６】
最外周で矩形環状に配置される前記接続バンプが、前記ケース材の前記側面部と重畳するように配置されることを特徴とする請求項１から請求項５の何れかに記載の回路装置。
【請求項７】
前記回路素子には、フェイスダウンで配置される半導体素子が含まれ、
前記基板の前記第１主面には、前記半導体素子が備えるパッドと同等のピッチで配置される配線パッドが設けられることを特徴とする請求項１から請求項６の何れかに記載の回路装置。
【請求項８】
前記半導体素子の周囲の前記基板に、前記配線パッドと接続されるビアホールが配置されることを特徴とする請求項７に記載の回路装置。
【請求項９】
前記回路素子には、第１メモリと、第２メモリと、前記第１メモリと前記第２メモリに挟まれる領域に配置された信号処理用素子とが含まれることを特徴とする請求項１から請求項８の何れかに記載の回路装置。
【請求項１０】
前記信号処理用素子を前記ケース材の前記底面部と熱的に結合させ、
前記第１メモリおよび前記第２メモリを、前記ケース材の前記底面部から離間させることを特徴とする請求項９に記載の回路装置。
【請求項１１】
前記信号処理用素子は、前記第１メモリおよび前記第２メモリが整列する方向に対して、その側辺が傾斜するように配置されることを特徴とする請求項９または請求項１０に記載の回路装置。
【請求項１２】
前記信号処理用素子の前記側辺が、前記第１メモリおよび前記第２メモリが整列する方向に対して傾斜する角度は４５度であることを特徴とする請求項１１に記載の回路装置。
【請求項１】
第１主面と第２主面とを備えた基板と、
前記基板の前記第１主面に配置された回路素子と、
底面部と側面部とを有し、前記回路素子を包囲するように前記基板の前記第１主面に取り付けられたケース材と、
前記基板の前記第２主面に配置された接続バンプと、を備え、
前記接続バンプの少なくとも一部は、前記ケース材の前記側面部と重なる位置に配置されることを特徴とする回路装置。
【請求項２】
前記ケース材を構成する４つの前記側面部と重畳する位置に、列状に前記接続バンプを設けることを特徴とする請求項１に記載の回路装置。
【請求項３】
前記ケース材の前記側面部に開口部を設けることを特徴とする請求項１または請求項２に記載の回路装置。
【請求項４】
前記回路素子と前記ケース材の前記底面部との間に熱伝導シートを配置することを特徴とする請求項１から請求項３の何れかに記載の回路装置。
【請求項５】
前記接続バンプは、前記基板の前記第２主面にマトリックス状に配置されることを特徴とする請求項１から請求項４の何れかに記載の回路装置。
【請求項６】
最外周で矩形環状に配置される前記接続バンプが、前記ケース材の前記側面部と重畳するように配置されることを特徴とする請求項１から請求項５の何れかに記載の回路装置。
【請求項７】
前記回路素子には、フェイスダウンで配置される半導体素子が含まれ、
前記基板の前記第１主面には、前記半導体素子が備えるパッドと同等のピッチで配置される配線パッドが設けられることを特徴とする請求項１から請求項６の何れかに記載の回路装置。
【請求項８】
前記半導体素子の周囲の前記基板に、前記配線パッドと接続されるビアホールが配置されることを特徴とする請求項７に記載の回路装置。
【請求項９】
前記回路素子には、第１メモリと、第２メモリと、前記第１メモリと前記第２メモリに挟まれる領域に配置された信号処理用素子とが含まれることを特徴とする請求項１から請求項８の何れかに記載の回路装置。
【請求項１０】
前記信号処理用素子を前記ケース材の前記底面部と熱的に結合させ、
前記第１メモリおよび前記第２メモリを、前記ケース材の前記底面部から離間させることを特徴とする請求項９に記載の回路装置。
【請求項１１】
前記信号処理用素子は、前記第１メモリおよび前記第２メモリが整列する方向に対して、その側辺が傾斜するように配置されることを特徴とする請求項９または請求項１０に記載の回路装置。
【請求項１２】
前記信号処理用素子の前記側辺が、前記第１メモリおよび前記第２メモリが整列する方向に対して傾斜する角度は４５度であることを特徴とする請求項１１に記載の回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−２４９３９８（Ｐ２０１１−２４９３９８Ａ）
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願番号】特願２０１０−１１８３３４（Ｐ２０１０−１１８３３４）
【出願日】平成２２年５月２４日（２０１０．５．２４）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願日】平成２２年５月２４日（２０１０．５．２４）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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