定電圧バッファ回路
【課題】スタートアップ時などに、演算増幅回路の出力電圧が、駆動能力の高い側とは反対方向に大きくずれた場合においても、出力段の定電流源に制限されることなく、所定電圧へのセットリングを加速することが可能な定電圧バッファ回路を提供すること。
【解決手段】基準電圧（Ｖｒｅｆ）をバッファし、一定電圧の出力電圧（Ｖｏｕｔ）を供給する定電圧バッファ回路であって、出力電圧と基準電圧とを取得する差動増幅器（１）と、差動増幅器（１）の出力信号に応じて制御されるＰ型駆動の出力手段（２）と、出力電圧が基準電圧よりも大きいことを検出する検出手段（Ｍ１１）と、検出手段（Ｍ１１）において、出力電圧が基準電圧に対して大きいことが検出された場合には、出力ノードから電流を引き出すように電流を制御する電流制御手段（３）とを有する定電圧バッファ回路。
【解決手段】基準電圧（Ｖｒｅｆ）をバッファし、一定電圧の出力電圧（Ｖｏｕｔ）を供給する定電圧バッファ回路であって、出力電圧と基準電圧とを取得する差動増幅器（１）と、差動増幅器（１）の出力信号に応じて制御されるＰ型駆動の出力手段（２）と、出力電圧が基準電圧よりも大きいことを検出する検出手段（Ｍ１１）と、検出手段（Ｍ１１）において、出力電圧が基準電圧に対して大きいことが検出された場合には、出力ノードから電流を引き出すように電流を制御する電流制御手段（３）とを有する定電圧バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一定電圧を出力する定電圧バッファ回路に関する。
【背景技術】
【０００２】
一定電圧を出力するバッファ回路は、その用途に応じて、ソース駆動能力のみが高いことが要求されたり、シンク駆動能力のみが高いことが要求される場合がある。例えば、Ａ／Ｄコンバータでは基準電圧として、高い側の基準電圧と低い側の基準電圧とを必要とする場合が多いが、前者の場合においては、バッファ回路は高いソース駆動能力が必要とされ、後者の場合においては、バッファ回路は高いシンク駆動能力が必要とされる。
【０００３】
通常、高いソース駆動能力が必要な場合は、演算増幅回路の出力段はＰ型駆動で、Ｎ側は定電流源のＡ級の出力段とし、高いシンク駆動能力が必要な場合は、演算増幅回路の出力段はＮ型駆動で、Ｐ側は定電流源のＡ級の出力段とすることが一般的である。
しかし、スタートアップ時等は、通常時とは逆の駆動能力が求められることが多い。例えば、Ｎ型駆動で、Ｐ側は定電流源のＡ級の出力段である演算増幅回路では、上述したように、通常時においてはシンク駆動能力が高いが、スタートアップ時に出力電位がグランドレベルだとすると、出力電位を所望の電圧まで増加させるためには、ソース駆動能力がさほど高くないＰ側の定電流源で電流を引き込まなければならず、スタートアップに非常に時間が掛かる結果となってしまう。
【０００４】
スタートアップ時の動作を加速する従来技術としては、例えば、特許文献１に記載の定電圧回路が存在する。図３は、特許文献１に記載の定電圧回路の構成例を示す図である。
図３に示される定電圧回路は、大きく分けて、差動増幅段１１、出力段１２、及び検出回路１３から構成される。差動増幅段１１は、差動対を形成するＮチャネルＭＯＳトランジスタ（以下、「Ｎ型ＭＯＳトランジスタ」という）Ｍ５１、Ｍ５２と、電流バイアス用のＮ型ＭＯＳトランジスタＭ５５、Ｍ５６と、負荷となるＰチャネルＭＯＳトランジスタ（以下、「Ｐ型ＭＯＳトランジスタ」という）Ｍ５３、Ｍ５４とからなる。また、出力段１２は、定電流源Ｍ５８と、Ｐ型ＭＯＳトランジスタＭ５７とからなるＡ級の出力段である。
【０００５】
この差動増幅段１１と出力段１２とに加えて、位相補償用コンデンサＣＣが差動増幅段１１と出力段１２との間に挿入されてなる２段構成の演算増幅回路によってボルテージフォロアが形成されている。そして、このボルテージフォロアに、検出回路１３が付加されて定電圧バッファ回路が構成されている。
ボルテージフォロアには一定電圧Ｖｒｅｆが入力され、ボルテージフォロアの出力負荷として、演算増幅回路の出力ノードと接地との間にコンデンサＣＬが設けられている。
【０００６】
検出回路１３は、Ｐ型ＭＯＳトランジスタＭ６０からの電流を受けるＮ型ＭＯＳトランジスタＭ５９と、トランジスタＭ６０の電流をミラーするＰ型ＭＯＳトランジスタＭ６１と、トランジスタＭ６１を流れた電流を受けるトランジスタであってダイオード接続されたＮ型ＭＯＳトランジスタＭ６３と、Ｐ型ＭＯＳトランジスタＭ６２と、トランジスタＭ６２を流れた電流を受けるトランジスタであってダイオード接続されたＮ型ＭＯＳトランジスタＭ６４とから構成される。
【０００７】
トランジスタＭ５９は、ゲートには一定電圧Ｖｒｅｆが入力されるようになっており、ソースは演算増幅回路の出力ノードに接続され、ドレインにはダイオード接続されたＰ型ＭＯＳトランジスタＭ６０のドレインが接続されている。また、トランジスタＭ６２は、ゲートには一定電圧Ｖｒｅｆが入力されるようになっており、ソースは演算増幅回路の出力ノードが接続され、ドレインにはダイオード接続されたＮ型ＭＯＳトランジスタＭ６４のドレインが接続されている。
【０００８】
また、トランジスタＭ６３のゲート電圧は、差動増幅段１１の電流バイアス用Ｎ型ＭＯＳトランジスタＭ５６のゲートに印加され、トランジスタＭ６４のゲート電圧は、トランジスタＭ５５にそれぞれ印加されるように接続されており、トランジスタＭ６３とＭ５６、トランジスタＭ６４とＭ５５は、それぞれ、カレントミラー回路を構成している。
ところで、ボルテージフォロアが一定電圧Ｖｒｅｆを出力している場合（Ｖｏｕｔ≒Ｖｒｅｆ）、トランジスタＭ５９とトランジスタＭ６２のゲート−ソース間電位はともに０Ｖであるため、両者ともわずかな電流しか流れない。そのため、トランジスタＭ５９とトランジスタＭ６２の先にあるカレントミラー回路にも電流がわずかにしか流れず、その結果、演算増幅回路の帯域は非常に狭くなる（通常時）。
【０００９】
スタートアップ時など、ボルテージフォロアが一定電圧Ｖｒｅｆよりも非常に高い電圧を出力している場合（Ｖｏｕｔ＞Ｖｒｅｆ）、トランジスタＭ６２のゲート−ソース間電位が広がり、トランジスタＭ６２には多くの電流が流れる。その結果、カレントミラー回路（トランジスタＭ６４、Ｍ５５）にも多くの電流が流れ、その結果、演算増幅回路の帯域が増加する。
【００１０】
逆に、ボルテージフォロアが一定電圧Ｖｒｅｆよりも非常に低い電圧を出力している場合（Ｖｒｅｆ＞Ｖｏｕｔ）、トランジスタＭ５９のゲート−ソース間電位が広がり、トランジスタＭ５９には多くの電流が流れる。その結果、カレントミラー回路（トランジスタＭ６３、Ｍ５６）にも多くの電流が流れ、その結果、演算増幅回路の帯域が増加する。
このように、スタートアップ時などのように、演算増幅回路の出力電圧Ｖｏｕｔが所望の一定電圧Ｖｒｅｆから大きく外れると、差動増幅段１１のバイアス電流が増加し、演算増幅回路の帯域が増加する。これにより、バッファ回路のスタートアップ時の動作を加速させている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許４３４１８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述したように、スタートアップ時などにおいて、演算増幅回路の出力電圧が、駆動能力の高い側とは反対方向に大きくずれる場合がある。例えば、シンク駆動能力は高いがソース駆動能力はさほど高くないバッファ回路において、スタートアップ時に出力電位Ｖｏｕｔが所定電圧Ｖｒｅｆよりも低いために、出力電位Ｖｏｕｔを所定電圧Ｖｒｅｆまで引き上げる場合、もしくは逆に、ソース駆動能力は高いがシンク駆動能力はさほど高くないバッファ回路において、スタートアップ時に出力電位Ｖｏｕｔが所定電圧Ｖｒｅｆよりも高いために、出力電位Ｖｏｕｔを所定電圧Ｖｒｅｆまで引き下げる場合である。このような場合には、出力電位は演算増幅回路の帯域ではなく、出力段の定電流源（例えば図３の定電流源Ｍ５８）と負荷容量（例えば図３のコンデンサＣＣ）との時定数で決まるため、いかに演算増幅回路の帯域を高くしてもスタートアップ時の動作はさほど加速されない。
【００１３】
本発明は、上記課題に鑑み、スタートアップ時などに、演算増幅回路の出力電圧が、駆動能力の高い側とは反対方向に大きくずれた場合においても、出力段の定電流源に制限されることなく、所定電圧へのセットリングを加速することが可能な定電圧バッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記問題を解決するために、本発明の一態様は、基準電圧をバッファし、一定電圧の出力電圧を供給する定電圧バッファ回路であって、前記出力電圧と前記基準電圧とを取得する差動増幅器と、前記差動増幅器の出力信号に応じて制御されるＰ型駆動の出力手段と、前記出力電圧が前記基準電圧よりも大きいことを検出する検出手段と、前記検出手段において、前記出力電圧が前記基準電圧に対して大きいことが検出された場合には、出力ノードから電流を引き出すように電流を制御する電流制御手段と、を有する定電圧バッファ回路である。
【００１５】
この構成によれば、スタートアップ時などに、演算増幅回路の出力電圧が所定の基準電圧よりも大きい場合でも、出力段の定電流源に制限されることなく、所定の基準電圧へのセットリングを加速することが可能である。
また、本発明の他の態様は、上記の定電圧バッファ回路において、前記検出手段は、ゲートには前記基準電圧が印加され、ソースには前記出力電圧が印加されるＰチャネルＭＯＳトランジスタであることを特徴とする定電圧バッファ回路である。
【００１６】
この構成によれば、スタートアップ時などに、演算増幅回路の出力電圧が所定の基準電圧よりも大きい場合でも、出力段の定電流源に制限されることなく、所定の基準電圧へのセットリングを加速することが可能である。
また、本発明の他の態様は、基準電圧をバッファし、一定電圧の出力電圧を供給する定電圧バッファ回路であって、前記出力電圧と前記基準電圧とを取得する差動増幅器と、前記差動増幅器の出力信号に応じて制御されるＮ型駆動の出力手段と、前記出力電圧が前記基準電圧よりも小さいことを検出する検出手段と、前記検出手段において、前記出力電圧が前記基準電圧に対して小さいことが検出された場合には、出力ノードに電流を注入するように電流を制御する電流制御手段と、を有する定電圧バッファ回路である。
【００１７】
この構成によれば、スタートアップ時などに、演算増幅回路の出力電圧が所定の基準電圧よりも小さい場合でも、出力段の定電流源に制限されることなく、所定の基準電圧へのセットリングを加速することが可能である。
また、本発明の他の態様は、上記の定電圧バッファ回路において、前記検出手段は、ゲートには前記基準電圧が印加され、ソースには前記出力電圧が印加されるＮチャネルＭＯＳトランジスタであることを特徴とする定電圧バッファ回路である。
【００１８】
この構成によれば、スタートアップ時などに、演算増幅回路の出力電圧が所定の基準電圧よりも小さい場合でも、出力段の定電流源に制限されることなく、所定の基準電圧へのセットリングを加速することが可能である。
また、本発明の他の態様は、前記電流制御手段は、前記検出手段としてのＭＯＳトランジスタに流れる電流に応じて、前記出力ノードに対する電流を制御することを特徴とする定電圧バッファ回路である。
【００１９】
また、本発明の他の態様は、前記電流制御手段は、前記検出手段としてのＭＯＳトランジスタに流れる電流をミラーし、その電流に応じて、前記出力ノードに対する電流を制御するためのミラー回路を含むことを特徴とする定電圧バッファ回路である。
また、本発明の他の態様は、前記検出手段としてのＭＯＳトランジスタは、自回路に含まれる他のトランジスタよりも閾値電圧の低いＭＯＳトランジスタであることを特徴とする定電圧バッファ回路である。
この構成によれば、検出用のＭＯＳトランジスタは基準電圧と出力電圧との差を素早く検知することができる。
【発明の効果】
【００２０】
本発明の一態様によれば、演算増幅回路の出力電圧が、駆動能力の高い側とは反対方向に大きくずれた場合においても、出力段の定電流源に制限されることなく、所望の電圧へのセットリングを加速することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係る定電圧バッファ回路の構成の一例を示すブロック図である。
【図２】本発明の一実施形態に係る定電圧バッファ回路の別の構成の一例を示すブロック図である。
【図３】特許文献１に記載の定電圧バッファ回路の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について、図面を参照しながら説明する。以下の説明において参照する各図では、他の図と同等部分は同一符号によって示される。
（構成例１）
図１は、本実施形態に係る定電圧バッファ回路の構成の一例を示す図である。本実施形態に係る定電圧バッファ回路は、大きく分けて、差動増幅段１、出力段２、及び検出回路（加速回路）３から構成される。また、図１に示される定電圧バッファ回路は、出力段２がＰ型駆動であり、Ｎ側は定電流源のＡ級の出力段である。
［差動増幅段、出力段］
差動増幅段１は、差動対を形成するＮ型ＭＯＳトランジスタＭ１、Ｍ２と、定電流源Ｍ５と、負荷となるトランジスタであってミラー回路を構成するＰ型ＭＯＳトランジスタＭ３、Ｍ４とからなる。また、出力段は、定電流源Ｍ７と、Ｐ型ＭＯＳトランジスタＭ６とからなるＡ級の出力段である。
【００２３】
また、この差動増幅段１と出力段２とに加えて、位相補償用コンデンサＣＣが出力段の入力ノードと出力ノードとの間に設けられている。すなわち、２段構成の演算増幅回路によってボルテージフォロアが形成されている。そして、本実施形態の定電圧バッファ回路は、このボルテージフォロアに、検出回路（加速回路）３が付加されていることによって構成されている。なお、ボルテージフォロアの出力負荷として、演算増幅回路の出力ノードと接地との間にコンデンサＣＬが設けられている。また、ボルテージフォロアには一定電圧Ｖｒｅｆが入力される。
【００２４】
［検出回路（加速回路）］
検出回路（加速回路）３は、Ｎ型ＭＯＳトランジスタＭ８と、Ｐ型ＭＯＳトランジスタＭ９の電流をミラーするとともに電流を演算増幅回路の出力ノードに注入するＰ型ＭＯＳトランジスタＭ１０と、Ｐ型ＭＯＳトランジスタＭ１１と、ドレインとゲートがダイオード接続されたＮ型トランジスタＭ１２と、このトランジスタＭ１３を流れる電流をミラーするＮ型ＭＯＳトランジスタＭ１３とから構成される。
【００２５】
トランジスタＭ１０とともにミラー回路を構成するＰ型ＭＯＳトランジスタＭ９は、ドレインとゲートがダイオード接続されている。そして、このトランジスタＭ９のドレインは、Ｎ型ＭＯＳトランジスタＭ８のドレインに接続されており、トランジスタＭ８のゲートには一定電圧Ｖｒｅｆが印加される。
また、トランジスタＭ８のソースは、演算増幅回路の出力ノードに接続されるとともに、トランジスタＭ１１のソースに接続されている。トランジスタＭ１１のゲートには一定電圧Ｖｒｅｆが印加され、トランジスタＭ１１のドレインはトランジスタＭ１２のドレインと接続されている。すなわち、検出回路（加速回路）３は、トランジスタＭ２のゲート端子から演算増幅回路の出力ノードまでの接続ラインを挟んで対称的な構成となっている。
【００２６】
なお、トランジスタＭ８とトランジスタＭ１１は、他のトランジスタよりも閾値電圧の低いタイプのＭＯＳトランジスタであることが望ましい。なぜならば、これらのトランジスタは一定電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとの差を検出するための検出用トランジスタであるため、反応の良いトランジスタであるほうが好適だからである。
トランジスタＭ１２とトランジスタＭ１３はミラー回路を構成し、トランジスタＭ１２は、ドレインとゲートがダイオード接続されている。Ｎ型ＭＯＳトランジスタであるトランジスタＭ１３は、トランジスタＭ１２の電流をミラーするとともに、電流を演算増幅回路の出力ノードから引き込む。
【００２７】
ここで、ボルテージフォロアが一定電圧Ｖｒｅｆを出力している場合、トランジスタＭ８とトランジスタＭ１１のゲート−ソース間電位はともに０Ｖであるため、両者ともＯＦＦとなり、電流は流れない。そのため、トランジスタＭ８とトランジスタＭ１１の先に構成されているトランジスタＭ１２とＭ１３とからなるカレントミラー回路にも電流が流れない。その結果、検出回路（加速回路）３は出力ノードに電流を注入しないため、通常動作時には全く影響を与えない。
【００２８】
一方、スタートアップ時など、ボルテージフォロアが一定電圧Ｖｒｅｆよりも非常に高い電圧を出力している場合（Ｖｏｕｔ＞Ｖｒｅｆ）、トランジスタＭ１１のゲート−ソース間電位が広がり多くの電流が流れる。その結果、トランジスタＭ１２とＭ１３とからなるカレントミラー回路にも電流が多く流れるため、検出回路（加速回路）３は、トランジスタＭ１３を介して出力ノードから電流を多く引き込み、出力電位Ｖｏｕｔについて、一定電圧Ｖｒｅｆへの収束を加速させる。
【００２９】
逆に、ボルテージフォロアが一定電圧Ｖｒｅｆよりも非常に低い電圧を出力している場合（Ｖｏｕｔ＜Ｖｒｅｆ）、出力段２のトランジスタＭ６を介して電流が出力ノードに流入し、出力電位Ｖｏｕｔを上昇させる。また、この時、検出回路（加速回路）３では、トランジスタＭ８のゲート−ソース間電位が広がり多くの電流が流れる。その結果、トランジスタＭ９を流れる電流をミラーするトランジスタＭ１０を介して、出力ノードに多くの電流が流入し、出力電位Ｖｏｕｔについて、一定電圧Ｖｒｅｆへの収束を加速させることになる。
【００３０】
すなわち、上記の構成によれば、検出回路（加速回路）３は、トランジスタＭ８〜Ｍ１０で構成される回路によりソース駆動能力を発揮し、トランジスタＭ１１〜Ｍ１３で構成される回路によりシンク駆動能力を発揮する。図１に示される定電圧バッファ回路の出力段２はＰ型駆動であるため、本来は、ソース駆動能力（出力電位Ｖｏｕｔを増加させる能力）に優れるものの、シンク駆動能力（出力電位Ｖｏｕｔを減少させる能力）はさほど高くない。しかし、本実施形態の定電圧バッファ回路は、スタートアップ時などに、Ｖｏｕｔ＞Ｖｒｅｆであっても、トランジスタＭ１１〜Ｍ１３によりシンク駆動能力が発揮されるため、素早く出力電位Ｖｏｕｔを一定電圧Ｖｒｅｆと同等の電圧にさせることができる。
【００３１】
なお、上述したように、図１の構成例では、演算増幅回路の出力段２はＰ型駆動のタイプであり、ソース駆動能力は元々、優れているため、ソース駆動を加速するためのＭＯＳトランジスタＭ８、Ｍ９、Ｍ１０は必須の構成ではない。ただし、これらのトランジスタを備えることにより、Ｖｒｅｆ＞Ｖｏｕｔである場合にソース駆動を加速することができる。
【００３２】
（構成例２）
図２は、出力段にＮ型駆動の演算増幅回路を用いた定電圧バッファ回路の構成例である。すなわち、図２の定電圧バッファ回路は、差動増幅段１及び出力段２の構成部分が図１の定電圧バッファ回路と異なっており、検出回路３の構成については図１の定電圧バッファ回路と同様である。
図２の定電圧バッファ回路において、差動増幅段１では、Ｐ型ＭＯＳトランジスタＭ１´とＰ型ＭＯＳトランジスタＭ２´とが差動対を形成し、定電流源Ｍ５からの電流を受ける。トランジスタＭ１´のドレインからの電流はＮ型ＭＯＳトランジスタＭ３´のドレインに流入するように接続されている。また、Ｎ型ＭＯＳトランジスタＭ４´はドレインとゲートがダイオード接続されており、トランジスタＭ３´の電流をミラーする。なお、トランジスタＭ１´のゲートには、一定電圧Ｖｒｅｆが印加される。
【００３３】
また、出力段では、定電流源Ｍ７からの電流は、Ｎ型ＭＯＳトランジスタＭ６´のドレインに流入するように接続されている。また、図２に示される検出回路（加速回路）３の動作については、図１に示される定電圧バッファ回路の検出回路（加速回路）３と同様である。
すなわち、図２の定電圧バッファ回路においても、図１の定電圧バッファ回路と同様に、検出回路（加速回路）３は、トランジスタＭ８〜Ｍ１０で構成される回路によりソース駆動能力を発揮し、トランジスタＭ１１〜Ｍ１３で構成される回路によりシンク駆動能力を発揮する。図２に示される定電圧バッファ回路の出力段２はＮ型駆動であるため、本来は、シンク駆動能力（出力電位Ｖｏｕｔを減少させる能力）に優れるものの、ソース駆動能力（出力電位Ｖｏｕｔを増加させる能力）はさほど高くない。しかし、本実施形態の定電圧バッファ回路は、スタートアップ時などに、Ｖｏｕｔ＜Ｖｒｅｆであっても、トランジスタＭ８〜Ｍ１０によりソース駆動能力が発揮されるため、素早く出力電位Ｖｏｕｔを一定電圧Ｖｒｅｆと同等の電圧にさせることができる。
【００３４】
なお、上述したように、図２の構成例では、演算増幅回路の出力段２はＮ型駆動であることによりシンク駆動能力は優れているため、シンク駆動を加速するためのＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３は必須の構成ではない。ただし、これらのトランジスタを備えることにより、Ｖｏｕｔ＞Ｖｒｅｆである場合には、出力段２のトランジスタＭ６´により出力ノードから電流を引き込むとともに、検出回路（加速回路）３では、トランジスタＭ１１〜Ｍ１３のシンク駆動能力によって、出力電位Ｖｏｕｔについて、一定電圧Ｖｒｅｆへの収束を加速させることができる。
【００３５】
（まとめ）
上記説明したように、本実施形態に係る定電圧バッファ回路によれば、演算増幅回路の出力電圧が、駆動能力の高い側とは反対方向に大きくずれた場合においても、出力段の定電流源に制限されることなく、あらかじめ定められた所望の一定電圧へのセットリングを加速することが可能である。
以上、本発明の実施の形態について説明したが、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【００３６】
１ 差動増幅段
２ 出力段
３ 検出回路（加速回路）
１１ 差動増幅段
１２ 出力段
１３ 検出回路
ＣＣ 位相補償用コンデンサ
ＣＬ コンデンサ
Ｍ１、Ｍ２、Ｍ８、Ｍ１２、Ｍ１３ Ｎ型ＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ６、Ｍ９、Ｍ１０、Ｍ１１ Ｐ型ＭＯＳトランジスタ
Ｍ１´、Ｍ２´、 Ｐ型ＭＯＳトランジスタ
Ｍ３´、Ｍ４´、Ｍ６´ Ｎ型ＭＯＳトランジスタ
Ｍ５ 定電流源
Ｍ７ 定電流源
Ｍ５１、Ｍ５２、Ｍ５５、Ｍ５６、Ｍ５９、Ｍ６３、Ｍ６４ Ｎ型ＭＯＳトランジスタ
Ｍ５３、Ｍ５４、Ｍ５７、Ｍ６０、Ｍ６１、Ｍ６２ Ｐ型ＭＯＳトランジスタ
Ｍ５８ 定電流源
Ｖｒｅｆ 一定電圧（基準電圧）
Ｖｏｕｔ 出力電圧
【技術分野】
【０００１】
本発明は、一定電圧を出力する定電圧バッファ回路に関する。
【背景技術】
【０００２】
一定電圧を出力するバッファ回路は、その用途に応じて、ソース駆動能力のみが高いことが要求されたり、シンク駆動能力のみが高いことが要求される場合がある。例えば、Ａ／Ｄコンバータでは基準電圧として、高い側の基準電圧と低い側の基準電圧とを必要とする場合が多いが、前者の場合においては、バッファ回路は高いソース駆動能力が必要とされ、後者の場合においては、バッファ回路は高いシンク駆動能力が必要とされる。
【０００３】
通常、高いソース駆動能力が必要な場合は、演算増幅回路の出力段はＰ型駆動で、Ｎ側は定電流源のＡ級の出力段とし、高いシンク駆動能力が必要な場合は、演算増幅回路の出力段はＮ型駆動で、Ｐ側は定電流源のＡ級の出力段とすることが一般的である。
しかし、スタートアップ時等は、通常時とは逆の駆動能力が求められることが多い。例えば、Ｎ型駆動で、Ｐ側は定電流源のＡ級の出力段である演算増幅回路では、上述したように、通常時においてはシンク駆動能力が高いが、スタートアップ時に出力電位がグランドレベルだとすると、出力電位を所望の電圧まで増加させるためには、ソース駆動能力がさほど高くないＰ側の定電流源で電流を引き込まなければならず、スタートアップに非常に時間が掛かる結果となってしまう。
【０００４】
スタートアップ時の動作を加速する従来技術としては、例えば、特許文献１に記載の定電圧回路が存在する。図３は、特許文献１に記載の定電圧回路の構成例を示す図である。
図３に示される定電圧回路は、大きく分けて、差動増幅段１１、出力段１２、及び検出回路１３から構成される。差動増幅段１１は、差動対を形成するＮチャネルＭＯＳトランジスタ（以下、「Ｎ型ＭＯＳトランジスタ」という）Ｍ５１、Ｍ５２と、電流バイアス用のＮ型ＭＯＳトランジスタＭ５５、Ｍ５６と、負荷となるＰチャネルＭＯＳトランジスタ（以下、「Ｐ型ＭＯＳトランジスタ」という）Ｍ５３、Ｍ５４とからなる。また、出力段１２は、定電流源Ｍ５８と、Ｐ型ＭＯＳトランジスタＭ５７とからなるＡ級の出力段である。
【０００５】
この差動増幅段１１と出力段１２とに加えて、位相補償用コンデンサＣＣが差動増幅段１１と出力段１２との間に挿入されてなる２段構成の演算増幅回路によってボルテージフォロアが形成されている。そして、このボルテージフォロアに、検出回路１３が付加されて定電圧バッファ回路が構成されている。
ボルテージフォロアには一定電圧Ｖｒｅｆが入力され、ボルテージフォロアの出力負荷として、演算増幅回路の出力ノードと接地との間にコンデンサＣＬが設けられている。
【０００６】
検出回路１３は、Ｐ型ＭＯＳトランジスタＭ６０からの電流を受けるＮ型ＭＯＳトランジスタＭ５９と、トランジスタＭ６０の電流をミラーするＰ型ＭＯＳトランジスタＭ６１と、トランジスタＭ６１を流れた電流を受けるトランジスタであってダイオード接続されたＮ型ＭＯＳトランジスタＭ６３と、Ｐ型ＭＯＳトランジスタＭ６２と、トランジスタＭ６２を流れた電流を受けるトランジスタであってダイオード接続されたＮ型ＭＯＳトランジスタＭ６４とから構成される。
【０００７】
トランジスタＭ５９は、ゲートには一定電圧Ｖｒｅｆが入力されるようになっており、ソースは演算増幅回路の出力ノードに接続され、ドレインにはダイオード接続されたＰ型ＭＯＳトランジスタＭ６０のドレインが接続されている。また、トランジスタＭ６２は、ゲートには一定電圧Ｖｒｅｆが入力されるようになっており、ソースは演算増幅回路の出力ノードが接続され、ドレインにはダイオード接続されたＮ型ＭＯＳトランジスタＭ６４のドレインが接続されている。
【０００８】
また、トランジスタＭ６３のゲート電圧は、差動増幅段１１の電流バイアス用Ｎ型ＭＯＳトランジスタＭ５６のゲートに印加され、トランジスタＭ６４のゲート電圧は、トランジスタＭ５５にそれぞれ印加されるように接続されており、トランジスタＭ６３とＭ５６、トランジスタＭ６４とＭ５５は、それぞれ、カレントミラー回路を構成している。
ところで、ボルテージフォロアが一定電圧Ｖｒｅｆを出力している場合（Ｖｏｕｔ≒Ｖｒｅｆ）、トランジスタＭ５９とトランジスタＭ６２のゲート−ソース間電位はともに０Ｖであるため、両者ともわずかな電流しか流れない。そのため、トランジスタＭ５９とトランジスタＭ６２の先にあるカレントミラー回路にも電流がわずかにしか流れず、その結果、演算増幅回路の帯域は非常に狭くなる（通常時）。
【０００９】
スタートアップ時など、ボルテージフォロアが一定電圧Ｖｒｅｆよりも非常に高い電圧を出力している場合（Ｖｏｕｔ＞Ｖｒｅｆ）、トランジスタＭ６２のゲート−ソース間電位が広がり、トランジスタＭ６２には多くの電流が流れる。その結果、カレントミラー回路（トランジスタＭ６４、Ｍ５５）にも多くの電流が流れ、その結果、演算増幅回路の帯域が増加する。
【００１０】
逆に、ボルテージフォロアが一定電圧Ｖｒｅｆよりも非常に低い電圧を出力している場合（Ｖｒｅｆ＞Ｖｏｕｔ）、トランジスタＭ５９のゲート−ソース間電位が広がり、トランジスタＭ５９には多くの電流が流れる。その結果、カレントミラー回路（トランジスタＭ６３、Ｍ５６）にも多くの電流が流れ、その結果、演算増幅回路の帯域が増加する。
このように、スタートアップ時などのように、演算増幅回路の出力電圧Ｖｏｕｔが所望の一定電圧Ｖｒｅｆから大きく外れると、差動増幅段１１のバイアス電流が増加し、演算増幅回路の帯域が増加する。これにより、バッファ回路のスタートアップ時の動作を加速させている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許４３４１８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述したように、スタートアップ時などにおいて、演算増幅回路の出力電圧が、駆動能力の高い側とは反対方向に大きくずれる場合がある。例えば、シンク駆動能力は高いがソース駆動能力はさほど高くないバッファ回路において、スタートアップ時に出力電位Ｖｏｕｔが所定電圧Ｖｒｅｆよりも低いために、出力電位Ｖｏｕｔを所定電圧Ｖｒｅｆまで引き上げる場合、もしくは逆に、ソース駆動能力は高いがシンク駆動能力はさほど高くないバッファ回路において、スタートアップ時に出力電位Ｖｏｕｔが所定電圧Ｖｒｅｆよりも高いために、出力電位Ｖｏｕｔを所定電圧Ｖｒｅｆまで引き下げる場合である。このような場合には、出力電位は演算増幅回路の帯域ではなく、出力段の定電流源（例えば図３の定電流源Ｍ５８）と負荷容量（例えば図３のコンデンサＣＣ）との時定数で決まるため、いかに演算増幅回路の帯域を高くしてもスタートアップ時の動作はさほど加速されない。
【００１３】
本発明は、上記課題に鑑み、スタートアップ時などに、演算増幅回路の出力電圧が、駆動能力の高い側とは反対方向に大きくずれた場合においても、出力段の定電流源に制限されることなく、所定電圧へのセットリングを加速することが可能な定電圧バッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記問題を解決するために、本発明の一態様は、基準電圧をバッファし、一定電圧の出力電圧を供給する定電圧バッファ回路であって、前記出力電圧と前記基準電圧とを取得する差動増幅器と、前記差動増幅器の出力信号に応じて制御されるＰ型駆動の出力手段と、前記出力電圧が前記基準電圧よりも大きいことを検出する検出手段と、前記検出手段において、前記出力電圧が前記基準電圧に対して大きいことが検出された場合には、出力ノードから電流を引き出すように電流を制御する電流制御手段と、を有する定電圧バッファ回路である。
【００１５】
この構成によれば、スタートアップ時などに、演算増幅回路の出力電圧が所定の基準電圧よりも大きい場合でも、出力段の定電流源に制限されることなく、所定の基準電圧へのセットリングを加速することが可能である。
また、本発明の他の態様は、上記の定電圧バッファ回路において、前記検出手段は、ゲートには前記基準電圧が印加され、ソースには前記出力電圧が印加されるＰチャネルＭＯＳトランジスタであることを特徴とする定電圧バッファ回路である。
【００１６】
この構成によれば、スタートアップ時などに、演算増幅回路の出力電圧が所定の基準電圧よりも大きい場合でも、出力段の定電流源に制限されることなく、所定の基準電圧へのセットリングを加速することが可能である。
また、本発明の他の態様は、基準電圧をバッファし、一定電圧の出力電圧を供給する定電圧バッファ回路であって、前記出力電圧と前記基準電圧とを取得する差動増幅器と、前記差動増幅器の出力信号に応じて制御されるＮ型駆動の出力手段と、前記出力電圧が前記基準電圧よりも小さいことを検出する検出手段と、前記検出手段において、前記出力電圧が前記基準電圧に対して小さいことが検出された場合には、出力ノードに電流を注入するように電流を制御する電流制御手段と、を有する定電圧バッファ回路である。
【００１７】
この構成によれば、スタートアップ時などに、演算増幅回路の出力電圧が所定の基準電圧よりも小さい場合でも、出力段の定電流源に制限されることなく、所定の基準電圧へのセットリングを加速することが可能である。
また、本発明の他の態様は、上記の定電圧バッファ回路において、前記検出手段は、ゲートには前記基準電圧が印加され、ソースには前記出力電圧が印加されるＮチャネルＭＯＳトランジスタであることを特徴とする定電圧バッファ回路である。
【００１８】
この構成によれば、スタートアップ時などに、演算増幅回路の出力電圧が所定の基準電圧よりも小さい場合でも、出力段の定電流源に制限されることなく、所定の基準電圧へのセットリングを加速することが可能である。
また、本発明の他の態様は、前記電流制御手段は、前記検出手段としてのＭＯＳトランジスタに流れる電流に応じて、前記出力ノードに対する電流を制御することを特徴とする定電圧バッファ回路である。
【００１９】
また、本発明の他の態様は、前記電流制御手段は、前記検出手段としてのＭＯＳトランジスタに流れる電流をミラーし、その電流に応じて、前記出力ノードに対する電流を制御するためのミラー回路を含むことを特徴とする定電圧バッファ回路である。
また、本発明の他の態様は、前記検出手段としてのＭＯＳトランジスタは、自回路に含まれる他のトランジスタよりも閾値電圧の低いＭＯＳトランジスタであることを特徴とする定電圧バッファ回路である。
この構成によれば、検出用のＭＯＳトランジスタは基準電圧と出力電圧との差を素早く検知することができる。
【発明の効果】
【００２０】
本発明の一態様によれば、演算増幅回路の出力電圧が、駆動能力の高い側とは反対方向に大きくずれた場合においても、出力段の定電流源に制限されることなく、所望の電圧へのセットリングを加速することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係る定電圧バッファ回路の構成の一例を示すブロック図である。
【図２】本発明の一実施形態に係る定電圧バッファ回路の別の構成の一例を示すブロック図である。
【図３】特許文献１に記載の定電圧バッファ回路の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について、図面を参照しながら説明する。以下の説明において参照する各図では、他の図と同等部分は同一符号によって示される。
（構成例１）
図１は、本実施形態に係る定電圧バッファ回路の構成の一例を示す図である。本実施形態に係る定電圧バッファ回路は、大きく分けて、差動増幅段１、出力段２、及び検出回路（加速回路）３から構成される。また、図１に示される定電圧バッファ回路は、出力段２がＰ型駆動であり、Ｎ側は定電流源のＡ級の出力段である。
［差動増幅段、出力段］
差動増幅段１は、差動対を形成するＮ型ＭＯＳトランジスタＭ１、Ｍ２と、定電流源Ｍ５と、負荷となるトランジスタであってミラー回路を構成するＰ型ＭＯＳトランジスタＭ３、Ｍ４とからなる。また、出力段は、定電流源Ｍ７と、Ｐ型ＭＯＳトランジスタＭ６とからなるＡ級の出力段である。
【００２３】
また、この差動増幅段１と出力段２とに加えて、位相補償用コンデンサＣＣが出力段の入力ノードと出力ノードとの間に設けられている。すなわち、２段構成の演算増幅回路によってボルテージフォロアが形成されている。そして、本実施形態の定電圧バッファ回路は、このボルテージフォロアに、検出回路（加速回路）３が付加されていることによって構成されている。なお、ボルテージフォロアの出力負荷として、演算増幅回路の出力ノードと接地との間にコンデンサＣＬが設けられている。また、ボルテージフォロアには一定電圧Ｖｒｅｆが入力される。
【００２４】
［検出回路（加速回路）］
検出回路（加速回路）３は、Ｎ型ＭＯＳトランジスタＭ８と、Ｐ型ＭＯＳトランジスタＭ９の電流をミラーするとともに電流を演算増幅回路の出力ノードに注入するＰ型ＭＯＳトランジスタＭ１０と、Ｐ型ＭＯＳトランジスタＭ１１と、ドレインとゲートがダイオード接続されたＮ型トランジスタＭ１２と、このトランジスタＭ１３を流れる電流をミラーするＮ型ＭＯＳトランジスタＭ１３とから構成される。
【００２５】
トランジスタＭ１０とともにミラー回路を構成するＰ型ＭＯＳトランジスタＭ９は、ドレインとゲートがダイオード接続されている。そして、このトランジスタＭ９のドレインは、Ｎ型ＭＯＳトランジスタＭ８のドレインに接続されており、トランジスタＭ８のゲートには一定電圧Ｖｒｅｆが印加される。
また、トランジスタＭ８のソースは、演算増幅回路の出力ノードに接続されるとともに、トランジスタＭ１１のソースに接続されている。トランジスタＭ１１のゲートには一定電圧Ｖｒｅｆが印加され、トランジスタＭ１１のドレインはトランジスタＭ１２のドレインと接続されている。すなわち、検出回路（加速回路）３は、トランジスタＭ２のゲート端子から演算増幅回路の出力ノードまでの接続ラインを挟んで対称的な構成となっている。
【００２６】
なお、トランジスタＭ８とトランジスタＭ１１は、他のトランジスタよりも閾値電圧の低いタイプのＭＯＳトランジスタであることが望ましい。なぜならば、これらのトランジスタは一定電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとの差を検出するための検出用トランジスタであるため、反応の良いトランジスタであるほうが好適だからである。
トランジスタＭ１２とトランジスタＭ１３はミラー回路を構成し、トランジスタＭ１２は、ドレインとゲートがダイオード接続されている。Ｎ型ＭＯＳトランジスタであるトランジスタＭ１３は、トランジスタＭ１２の電流をミラーするとともに、電流を演算増幅回路の出力ノードから引き込む。
【００２７】
ここで、ボルテージフォロアが一定電圧Ｖｒｅｆを出力している場合、トランジスタＭ８とトランジスタＭ１１のゲート−ソース間電位はともに０Ｖであるため、両者ともＯＦＦとなり、電流は流れない。そのため、トランジスタＭ８とトランジスタＭ１１の先に構成されているトランジスタＭ１２とＭ１３とからなるカレントミラー回路にも電流が流れない。その結果、検出回路（加速回路）３は出力ノードに電流を注入しないため、通常動作時には全く影響を与えない。
【００２８】
一方、スタートアップ時など、ボルテージフォロアが一定電圧Ｖｒｅｆよりも非常に高い電圧を出力している場合（Ｖｏｕｔ＞Ｖｒｅｆ）、トランジスタＭ１１のゲート−ソース間電位が広がり多くの電流が流れる。その結果、トランジスタＭ１２とＭ１３とからなるカレントミラー回路にも電流が多く流れるため、検出回路（加速回路）３は、トランジスタＭ１３を介して出力ノードから電流を多く引き込み、出力電位Ｖｏｕｔについて、一定電圧Ｖｒｅｆへの収束を加速させる。
【００２９】
逆に、ボルテージフォロアが一定電圧Ｖｒｅｆよりも非常に低い電圧を出力している場合（Ｖｏｕｔ＜Ｖｒｅｆ）、出力段２のトランジスタＭ６を介して電流が出力ノードに流入し、出力電位Ｖｏｕｔを上昇させる。また、この時、検出回路（加速回路）３では、トランジスタＭ８のゲート−ソース間電位が広がり多くの電流が流れる。その結果、トランジスタＭ９を流れる電流をミラーするトランジスタＭ１０を介して、出力ノードに多くの電流が流入し、出力電位Ｖｏｕｔについて、一定電圧Ｖｒｅｆへの収束を加速させることになる。
【００３０】
すなわち、上記の構成によれば、検出回路（加速回路）３は、トランジスタＭ８〜Ｍ１０で構成される回路によりソース駆動能力を発揮し、トランジスタＭ１１〜Ｍ１３で構成される回路によりシンク駆動能力を発揮する。図１に示される定電圧バッファ回路の出力段２はＰ型駆動であるため、本来は、ソース駆動能力（出力電位Ｖｏｕｔを増加させる能力）に優れるものの、シンク駆動能力（出力電位Ｖｏｕｔを減少させる能力）はさほど高くない。しかし、本実施形態の定電圧バッファ回路は、スタートアップ時などに、Ｖｏｕｔ＞Ｖｒｅｆであっても、トランジスタＭ１１〜Ｍ１３によりシンク駆動能力が発揮されるため、素早く出力電位Ｖｏｕｔを一定電圧Ｖｒｅｆと同等の電圧にさせることができる。
【００３１】
なお、上述したように、図１の構成例では、演算増幅回路の出力段２はＰ型駆動のタイプであり、ソース駆動能力は元々、優れているため、ソース駆動を加速するためのＭＯＳトランジスタＭ８、Ｍ９、Ｍ１０は必須の構成ではない。ただし、これらのトランジスタを備えることにより、Ｖｒｅｆ＞Ｖｏｕｔである場合にソース駆動を加速することができる。
【００３２】
（構成例２）
図２は、出力段にＮ型駆動の演算増幅回路を用いた定電圧バッファ回路の構成例である。すなわち、図２の定電圧バッファ回路は、差動増幅段１及び出力段２の構成部分が図１の定電圧バッファ回路と異なっており、検出回路３の構成については図１の定電圧バッファ回路と同様である。
図２の定電圧バッファ回路において、差動増幅段１では、Ｐ型ＭＯＳトランジスタＭ１´とＰ型ＭＯＳトランジスタＭ２´とが差動対を形成し、定電流源Ｍ５からの電流を受ける。トランジスタＭ１´のドレインからの電流はＮ型ＭＯＳトランジスタＭ３´のドレインに流入するように接続されている。また、Ｎ型ＭＯＳトランジスタＭ４´はドレインとゲートがダイオード接続されており、トランジスタＭ３´の電流をミラーする。なお、トランジスタＭ１´のゲートには、一定電圧Ｖｒｅｆが印加される。
【００３３】
また、出力段では、定電流源Ｍ７からの電流は、Ｎ型ＭＯＳトランジスタＭ６´のドレインに流入するように接続されている。また、図２に示される検出回路（加速回路）３の動作については、図１に示される定電圧バッファ回路の検出回路（加速回路）３と同様である。
すなわち、図２の定電圧バッファ回路においても、図１の定電圧バッファ回路と同様に、検出回路（加速回路）３は、トランジスタＭ８〜Ｍ１０で構成される回路によりソース駆動能力を発揮し、トランジスタＭ１１〜Ｍ１３で構成される回路によりシンク駆動能力を発揮する。図２に示される定電圧バッファ回路の出力段２はＮ型駆動であるため、本来は、シンク駆動能力（出力電位Ｖｏｕｔを減少させる能力）に優れるものの、ソース駆動能力（出力電位Ｖｏｕｔを増加させる能力）はさほど高くない。しかし、本実施形態の定電圧バッファ回路は、スタートアップ時などに、Ｖｏｕｔ＜Ｖｒｅｆであっても、トランジスタＭ８〜Ｍ１０によりソース駆動能力が発揮されるため、素早く出力電位Ｖｏｕｔを一定電圧Ｖｒｅｆと同等の電圧にさせることができる。
【００３４】
なお、上述したように、図２の構成例では、演算増幅回路の出力段２はＮ型駆動であることによりシンク駆動能力は優れているため、シンク駆動を加速するためのＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３は必須の構成ではない。ただし、これらのトランジスタを備えることにより、Ｖｏｕｔ＞Ｖｒｅｆである場合には、出力段２のトランジスタＭ６´により出力ノードから電流を引き込むとともに、検出回路（加速回路）３では、トランジスタＭ１１〜Ｍ１３のシンク駆動能力によって、出力電位Ｖｏｕｔについて、一定電圧Ｖｒｅｆへの収束を加速させることができる。
【００３５】
（まとめ）
上記説明したように、本実施形態に係る定電圧バッファ回路によれば、演算増幅回路の出力電圧が、駆動能力の高い側とは反対方向に大きくずれた場合においても、出力段の定電流源に制限されることなく、あらかじめ定められた所望の一定電圧へのセットリングを加速することが可能である。
以上、本発明の実施の形態について説明したが、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【００３６】
１ 差動増幅段
２ 出力段
３ 検出回路（加速回路）
１１ 差動増幅段
１２ 出力段
１３ 検出回路
ＣＣ 位相補償用コンデンサ
ＣＬ コンデンサ
Ｍ１、Ｍ２、Ｍ８、Ｍ１２、Ｍ１３ Ｎ型ＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ６、Ｍ９、Ｍ１０、Ｍ１１ Ｐ型ＭＯＳトランジスタ
Ｍ１´、Ｍ２´、 Ｐ型ＭＯＳトランジスタ
Ｍ３´、Ｍ４´、Ｍ６´ Ｎ型ＭＯＳトランジスタ
Ｍ５ 定電流源
Ｍ７ 定電流源
Ｍ５１、Ｍ５２、Ｍ５５、Ｍ５６、Ｍ５９、Ｍ６３、Ｍ６４ Ｎ型ＭＯＳトランジスタ
Ｍ５３、Ｍ５４、Ｍ５７、Ｍ６０、Ｍ６１、Ｍ６２ Ｐ型ＭＯＳトランジスタ
Ｍ５８ 定電流源
Ｖｒｅｆ 一定電圧（基準電圧）
Ｖｏｕｔ 出力電圧
【特許請求の範囲】
【請求項１】
基準電圧をバッファし、一定電圧の出力電圧を供給する定電圧バッファ回路であって、
前記出力電圧と前記基準電圧とを取得する差動増幅器と、
前記差動増幅器の出力信号に応じて制御されるＰ型駆動の出力手段と、
前記出力電圧が前記基準電圧よりも大きいことを検出する検出手段と、
前記検出手段において、前記出力電圧が前記基準電圧に対して大きいことが検出された場合には、出力ノードから電流を引き出すように電流を制御する電流制御手段と、
を有する定電圧バッファ回路。
【請求項２】
前記検出手段は、ゲートには前記基準電圧が印加され、ソースには前記出力電圧が印加されるＰチャネルＭＯＳトランジスタであることを特徴とする請求項１に記載の定電圧バッファ回路。
【請求項３】
基準電圧をバッファし、一定電圧の出力電圧を供給する定電圧バッファ回路であって、
前記出力電圧と前記基準電圧とを取得する差動増幅器と、
前記差動増幅器の出力信号に応じて制御されるＮ型駆動の出力手段と、
前記出力電圧が前記基準電圧よりも小さいことを検出する検出手段と、
前記検出手段において、前記出力電圧が前記基準電圧に対して小さいことが検出された場合には、出力ノードに電流を注入するように電流を制御する電流制御手段と、
を有する定電圧バッファ回路。
【請求項４】
前記検出手段は、ゲートには前記基準電圧が印加され、ソースには前記出力電圧が印加されるＮチャネルＭＯＳトランジスタであることを特徴とする請求項３に記載の定電圧バッファ回路。
【請求項５】
前記電流制御手段は、前記検出手段としてのＭＯＳトランジスタに流れる電流に応じて、前記出力ノードに対する電流を制御することを特徴とする請求項２又は４に記載の定電圧バッファ回路。
【請求項６】
前記電流制御手段は、前記検出手段としてのＭＯＳトランジスタに流れる電流をミラーし、その電流に応じて、前記出力ノードに対する電流を制御するためのミラー回路を含むことを特徴とする請求項２、４、及び５のいずれか一項に記載の定電圧バッファ回路。
【請求項７】
前記検出手段としてのＭＯＳトランジスタは、自回路に含まれる他のトランジスタよりも閾値電圧の低いＭＯＳトランジスタであることを特徴とする請求項２、４、５、及び６のいずれか一項に記載の定電圧バッファ回路。
【請求項１】
基準電圧をバッファし、一定電圧の出力電圧を供給する定電圧バッファ回路であって、
前記出力電圧と前記基準電圧とを取得する差動増幅器と、
前記差動増幅器の出力信号に応じて制御されるＰ型駆動の出力手段と、
前記出力電圧が前記基準電圧よりも大きいことを検出する検出手段と、
前記検出手段において、前記出力電圧が前記基準電圧に対して大きいことが検出された場合には、出力ノードから電流を引き出すように電流を制御する電流制御手段と、
を有する定電圧バッファ回路。
【請求項２】
前記検出手段は、ゲートには前記基準電圧が印加され、ソースには前記出力電圧が印加されるＰチャネルＭＯＳトランジスタであることを特徴とする請求項１に記載の定電圧バッファ回路。
【請求項３】
基準電圧をバッファし、一定電圧の出力電圧を供給する定電圧バッファ回路であって、
前記出力電圧と前記基準電圧とを取得する差動増幅器と、
前記差動増幅器の出力信号に応じて制御されるＮ型駆動の出力手段と、
前記出力電圧が前記基準電圧よりも小さいことを検出する検出手段と、
前記検出手段において、前記出力電圧が前記基準電圧に対して小さいことが検出された場合には、出力ノードに電流を注入するように電流を制御する電流制御手段と、
を有する定電圧バッファ回路。
【請求項４】
前記検出手段は、ゲートには前記基準電圧が印加され、ソースには前記出力電圧が印加されるＮチャネルＭＯＳトランジスタであることを特徴とする請求項３に記載の定電圧バッファ回路。
【請求項５】
前記電流制御手段は、前記検出手段としてのＭＯＳトランジスタに流れる電流に応じて、前記出力ノードに対する電流を制御することを特徴とする請求項２又は４に記載の定電圧バッファ回路。
【請求項６】
前記電流制御手段は、前記検出手段としてのＭＯＳトランジスタに流れる電流をミラーし、その電流に応じて、前記出力ノードに対する電流を制御するためのミラー回路を含むことを特徴とする請求項２、４、及び５のいずれか一項に記載の定電圧バッファ回路。
【請求項７】
前記検出手段としてのＭＯＳトランジスタは、自回路に含まれる他のトランジスタよりも閾値電圧の低いＭＯＳトランジスタであることを特徴とする請求項２、４、５、及び６のいずれか一項に記載の定電圧バッファ回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１３−６１７４９（Ｐ２０１３−６１７４９Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−１９８９５６（Ｐ２０１１−１９８９５６）
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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