広帯域電力増幅器
【課題】出力特性の平坦度が良好な広帯域増幅器を提供する。
【解決手段】第１中心周波数有する第１増幅ユニットと、第１増幅ユニットに並列に配置され、第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニットと、第１増幅ユニットの入力と第２増幅ユニットの入力に接続された電力分配器と、第１増幅ユニットの出力と第２増幅ユニットの出力に接続された電力合成器とを備える広帯域増幅器。
【解決手段】第１中心周波数有する第１増幅ユニットと、第１増幅ユニットに並列に配置され、第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニットと、第１増幅ユニットの入力と第２増幅ユニットの入力に接続された電力分配器と、第１増幅ユニットの出力と第２増幅ユニットの出力に接続された電力合成器とを備える広帯域増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、広帯域電力増幅器に関する。
【背景技術】
【０００２】
高い利得を得るために、トランジスタとその整合回路、バイアス回路から構成される増幅ユニットを一枚の半導体基板上に複数直列接続して形成する技術として、モノリシックマイクロ波集積回路（MMIC：Monolithic Microwave Integrated Circuit）がある（例えば特許文献１）。
【０００３】
また動作周波数を広帯域にするために２段増幅器のうち第１段増幅器の小信号利得周波数帯域特性の中心を低い周波数側に、第二段増幅器の小信号利得周波数帯域特性の中心を高い周波数側にシフトさせて設計したことで、２段増幅器としての小信号利得周波数帯域特性を広げることができる（例えば特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５，１１１，１５７号明細書
【特許文献２】米国特許第４，０２５，８７３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
広帯域を得るために、２段増幅器のうち第１段増幅ユニットの小信号利得周波数帯域特性の中心を低い周波数側に、第二段増幅ユニットの小信号利得周波数帯域特性の中心を高い周波数側にシフトさせて設計した２段増幅器においては、小信号利得は各段の周波数特性が重畳され、２段増幅器としては広帯域となる。しかしながら、飽和に近い大信号利得は第二段増幅ユニットの飽和特性が支配的となるため２段増幅器としては広帯域とならないという問題点がある。
【０００６】
さらに、第１段増幅ユニットと第二段増幅ユニットは、それぞれの整合がとれている周波数帯域が異なることから、そのまま結合したのでは、インピーダンス不整合により大きな信号反射が生じる。第１段増幅ユニットと第二段増幅ユニットとの間にアイソレータを入れることで、この信号反射を抑制することができるが、アイソレータはフェライトで形成するため、すべての回路構成要素を一枚の半導体基板上に形成するＭＭＩＣには適用できないという問題点がある。
【課題を解決するための手段】
【０００７】
一態様によれば、第１中心周波数有する第１増幅ユニットと、第１増幅ユニットに並列に配置され、第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニットと、第１増幅ユニットの入力と第２増幅ユニットの入力に接続された電力分配器と、第１増幅ユニットの出力と第２増幅ユニットの出力に接続された電力合成器とを備える広帯域増幅器が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る広帯域増幅器の模式的回路ブロック構成図。
【図２】比較例に係る広帯域増幅器の模式的回路ブロック構成図。
【図３】第１の実施の形態に係る広帯域増幅器の第１増幅セルの模式的回路ブロック構成図。
【図４】第１の実施の形態に係る広帯域増幅器の第２増幅セルの模式的回路ブロック構成図。
【図５】（ａ）第１の実施の形態に係る広帯域増幅器の第１増幅セルの入出力特性の模式図、（ｂ）第１の実施の形態に係る広帯域増幅器の第２増幅セルの入出力特性の模式図。
【図６】第１の実施の形態に係る広帯域増幅器の第１増幅セルおよび第２増幅セルの周波数特性の模式図。
【図７】（ａ）第１の実施の形態に係る広帯域増幅器の第１増幅セルと第１増幅ユニットの入出力特性の模式図、（ｂ）第１の実施の形態に係る広帯域増幅器の第２増幅セルと第２増幅ユニットの入出力特性の模式図。
【図８】（ａ）第１の実施の形態に係る広帯域増幅器において、入力電力Ｐｉｎが十分小さいときの第１増幅ユニット、第２増幅ユニットおよび広帯域増幅器の周波数特性の模式図、（ｂ）第１の実施の形態に係る広帯域増幅器において、入力電力Ｐｉｎが大きいときの第１増幅ユニット、第２増幅ユニットおよび広帯域増幅器の周波数特性の模式図、（ｃ）図８（ａ）および図８（ｂ）の各特性例をまとめて描いた図。
【図９】（ａ）比較例に係る広帯域増幅器の第１増幅セルと第１増幅ユニットの入出力特性の模式図、（ｂ）比較例に係る広帯域増幅器の第２増幅セルと第２増幅ユニットの入出力特性の模式図。
【図１０】（ａ）比較例に係る広帯域増幅器において、入力電力Ｐｉｎが十分小さいときの第１増幅ユニット、第２増幅ユニットおよび広帯域増幅器の周波数特性の模式図、（ｂ）第１の実施の形態に係る広帯域増幅器において、入力電力Ｐｉｎが大きいときの第１増幅ユニット、第２増幅ユニットおよび広帯域増幅器の周波数特性の模式図、（ｃ）図１０（ａ）および図１０（ｂ）の各特性例をまとめて描いた図。
【図１１】第１の実施の形態に係る広帯域増幅器に適用するウィルキンソン型電力分配／合成器の回路構成例。
【図１２】第１の実施の形態に係る広帯域増幅器に適用するブランチラインカプラ型電力分配／合成器の回路構成例。
【図１３】第１の実施の形態に係る広帯域増幅器に適用するラットレースカプラ型電力分配／合成器の回路構成例。
【図１４】第１の実施の形態に係る広帯域増幅器に適用するランゲカプラ型電力分配／合成器の回路構成例。
【図１５】第２の実施の形態に係る広帯域増幅器の模式的回路ブロック構成図。
【図１６】第３の実施の形態に係る広帯域増幅器の模式的回路ブロック構成図。
【図１７】（ａ）第４の実施の形態に係る広帯域増幅器に適用するＮ方向電力分配器のブロック構成図、（ｂ）第４の実施の形態に係る広帯域増幅器に適用するＮ方向電力合成器のブロック構成図。
【図１８】第４の実施の形態に係る広帯域増幅器の模式的回路ブロック構成図。
【図１９】第１〜第４の実施の形態に係る広帯域増幅器の各整合回路を構成するキャパシタに適用可能なＭＩＭキャパシタの構成を表す模式的断面構造図。
【図２０】第１〜第４の実施の形態に係る広帯域増幅器に適用可能なＦＥＴの構成を表す模式的平面パターン構成図。
【図２１】第１〜第４の実施の形態に係る広帯域増幅器に適用可能なＦＥＴの別の構成を表す模式的平面パターン構成図。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
[第１の実施の形態]
第１の実施の形態に係る広帯域増幅器１の模式的回路ブロック構成は、図１に示すように、第１中心周波数を有する第１増幅ユニット４と第１増幅ユニット４に並列に配置され、第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニット２と、第１増幅ユニット４の入力と第２増幅ユニット２の入力と接続された電力分配器（ＰＤ）６と、第１増幅ユニット４の出力と第２増幅ユニット２の出力と接続された電力合成器（ＰＣ）８とを備える。
【００１２】
第１増幅ユニット４は、トランジスタＱｄ１・Ｑｄ２・Ｑｄ３と、トランジスタＱｄ１の入力側に接続された第１入力整合回路（MN-IN Loffset）１６ｉ・トランジスタＱｄ１の出力側に接続された第１出力整合回路（MN-OUT Loffset）１６ｏと、第１出力整合回路（MN-OUT Loffset）１６ｏに接続された電力分配器（ＰＤ）６２と、電力分配器（ＰＤ）６２に接続され、トランジスタＱｄ２の入力側に接続された第１入力整合回路（MN-IN Loffset）１７ｉ・トランジスタＱｄ２の出力側に接続された第１出力整合回路（MN-OUT Loffset）１７ｏと、電力分配器（ＰＤ）６２に接続され、トランジスタＱｄ３の入力側に接続された第１入力整合回路（MN-IN Loffset）１７ｉ・トランジスタＱｄ３の出力側に接続された第１出力整合回路（MN-OUT Loffset）１７ｏと、２つの第１出力整合回路（MN-OUT Loffset）１９ｏの出力を合成する電力合成器（ＰＣ）８１とを備える。
【００１３】
トランジスタＱｄ１・Ｑｄ２・Ｑｄ３を総称して、Ｑｄで示す。トランジスタＱｄと、トランジスタＱｄの入力側に接続された第１入力整合回路（MN-IN Loffset）１６ｉ・１７ｉと、トランジスタＱｄの出力側に接続された第１出力整合回路（MN-OUT Loffset）１６ｏ・１７ｏとから、図３に示すように、第１増幅セルが構成される。
【００１４】
第１入力整合回路（MN-IN Loffset）１６ｉは、第１中心周波数において、トランジスタＱｄ１の入力インピーダンスを５０Ωに変換し、第１出力整合回路（MN-OUT Loffset）１６ｏは、第１中心周波数において、トランジスタＱｄ１の出力インピーダンスを５０Ωに変換する。同様に、第１入力整合回路（MN-IN Loffset）１７ｉは、第１中心周波数において、それぞれトランジスタＱｄ２・Ｑｄ３の入力インピーダンスを５０Ωに変換し、第１出力整合回路（MN-OUT Loffset）１７ｏは、第１中心周波数において、それぞれトランジスタＱｄ２・Ｑｄ３の出力インピーダンスを５０Ωに変換する。
【００１５】
第２増幅ユニット２は、トランジスタＱｕ１・Ｑｕ２・Ｑｕ３と、トランジスタＱｕ１の入力側に接続された第２入力整合回路（MN-IN Loffset）１８ｉ・トランジスタＱｕ１の出力側に接続された第２出力整合回路（MN-OUT Loffset）１８ｏと、第２出力整合回路（MN-OUT Loffset）１８ｏに接続された電力分配器（ＰＤ）６１と、電力分配器（ＰＤ）６１に接続され、トランジスタＱｕ２の入力側に接続された第２入力整合回路（MN-IN Loffset）１９ｉ・トランジスタＱｕ２の出力側に接続された第２出力整合回路（MN-OUT Loffset）１９ｏと、電力分配器（ＰＤ）６１に接続され、トランジスタＱｕ３の入力側に接続された第２入力整合回路（MN-IN Loffset）１９ｉ・トランジスタＱｕ３の出力側に接続された第２出力整合回路（MN-OUT Loffset）１９ｏと、２つの第２出力整合回路（MN-OUT Loffset）１９ｏの出力を合成する電力合成器（ＰＣ）８２とを備える。
【００１６】
トランジスタＱｕ１・Ｑｕ２・Ｑｕ３を総称して、Ｑｕで示す。トランジスタＱｕと、トランジスタＱｕの入力側に接続された第１入力整合回路（MN-IN Loffset）１８ｉ・１９ｉと、トランジスタＱｕの出力側に接続された第１出力整合回路（MN-OUT Loffset）１８ｏ・１９ｏとから、図４に示すように、第２増幅セルが構成される。
【００１７】
第２入力整合回路（MN-IN Loffset）１８ｉは、第１中心周波数よりも高い第２中心周波数において、トランジスタＱｕ１の入力インピーダンスを５０Ωに変換し、第２出力整合回路（MN-OUT Loffset）１８ｏは、第２中心周波数において、トランジスタＱｕ１の出力インピーダンスを５０Ωに変換する。同様に、第２入力整合回路（MN-IN Loffset）１９ｉは、第２中心周波数において、トランジスタＱｕ２・Ｑｕ３の入力インピーダンスを５０Ωに変換し、第２出力整合回路（MN-OUT Loffset）１９ｏは、第２中心周波数において、トランジスタＱｕ２・Ｑｕ３の出力インピーダンスを５０Ωに変換する。
【００１８】
電力分配器（ＰＤ）６１・６２には、図１１〜図１４を参照して後述するように、ウィルキンソン型電力分配器、ブランチラインカプラ型電力分配器、ラットレースカプラ型電力分配器ランゲカプラ型電力分配器のいずれかを適用することができる。
【００１９】
電力合成器（ＰＣ）８１・８２にも、図１１〜図１４を参照して後述するように、ウィルキンソン型電力合成器、ブランチラインカプラ型電力合成器、ラットレースカプラ型電力合成器ランゲカプラ型電力合成器のいずれかを適用することができる。
【００２０】
（比較例）
比較例に係る広帯域増幅器の模式的回路ブロック構成は、図２に示すように、第１中心周波数を有する第１増幅ユニット４ａと、第１増幅ユニット４ａに直列に配置され、第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニット２ａと、第１増幅ユニット４ａの出力と第２増幅ユニット２ａの入力との間に接続されたアイソレータ７１ａ・７２ａと、第１増幅ユニット４ａの入力に接続された電力分配器（ＰＤ）６ａと、第２増幅ユニット２ａの出力に接続された電力合成器（ＰＣ）８ａとを備える。
【００２１】
第１増幅ユニット４ａは、トランジスタＱｄ１・Ｑｄ２と、入力側に接続された第１入力整合回路（MN-IN Loffset）１６ａｉ・１６ａｉと、出力側に接続された第１出力整合回路（MN-OUT Loffset）１６ａｏ・１６ａｏとからなる、第１増幅セルの並列構成を備える。
【００２２】
第１入力整合回路（MN-IN Loffset）１６ａｉ・１６ａｉは第１中心周波数において、トランジスタＱｄ１・Ｑｄ２の入力インピーダンスを５０Ωに変換する。第１出力整合回路（MN-OUT Loffset）１６ａｏ・１６ａｏは、第１中心周波数において、トランジスタＱｄ１・Ｑｄ２の出力インピーダンスを５０Ωに変換する。
【００２３】
第２増幅ユニット２ａは、トランジスタＱｕ１・Ｑｕ２・Ｑｕ３・Ｑｕ４と、それぞれの入力側に接続された第２入力整合回路（MN-IN Hoffset）１８ａｉ・１８ａｉ・１８ａｉ・１８ａｉと、それぞれの出力側に接続された第２出力整合回路（MN-OUT Hoffset）１８ａｏ・１８ａｏ・１８ａｏ・１８ａｏとからなる、第２増幅セルの並列構成と、電力分配器（ＰＤ）６１ａと、電力合成器（ＰＣ）８１ａとを備える。ここで、第２入力整合回路（MN-IN Hoffset）１８ａｉは、第２中心周波数において、トランジスタＱｕ１・Ｑｕ２・Ｑｕ３・Ｑｕ４の入力インピーダンスを５０Ωに変換する。第２出力整合回路（MN-OUT Hoffset）１８ａｏは、第２中心周波数において、トランジスタＱｕ１・Ｑｕ２・Ｑｕ３・Ｑｕ４の出力インピーダンスを５０Ωに変換する。
【００２４】
第１出力整合回路（MN-OUT Loffset）１６ａｏは、第１中心周波数において、トランジスタＱｄ１・Ｑｄ２の出力インピーダンスを５０Ωに変換するが、第２入力整合回路（MN-IN Hoffset）１８ａｉは、第１中心周波数においては、トランジスタＱｕ１・Ｑｕ２・Ｑｕ３・Ｑｕ４の入力インピーダンスを５０Ωに変換しないため、インピーダンス不整合が生じる。イッピーダンス不整合による信号反射を抑制するために、第１増幅ユニット４ａの出力と第２増幅ユニット２ａの入力との間には、アイソレータ７１ａ、７２ａが接続されている。
【００２５】
しかしながら、アイソレータ７１ａ、７２ａはフェライトで形成するため、すべての回路構成要素を一枚の半導体基板上に形成するＭＭＩＣには適用できない。
【００２６】
（入出力特性および周波数特性）
第１の実施の形態に係る広帯域増幅器の第１増幅セル（図３）の入出力特性は、模式的に図５（ａ）に示すように表され、第２増幅セル（図４）の入出力特性は、模式的に図５（ｂ）に示すように表される。
【００２７】
第１増幅セルおよび第２増幅セルは、例えば、図５（ａ）および図５（ｂ）に示すように、入力電力Ｐｉｎが４２ｄＢｍ付近で、出力電力Ｐｏｕｔが飽和する特性をもつ。また、第１増幅セルは、、図５（ａ）に示すように、周波数ｆ２にその中心周波数をもつように、第１入力整合回路（MN-IN Loffset）１６ｉ・１７ｉと、第１出力整合回路（MN-OUT Loffset）１６ｏ・１７ｏが設計されている。
【００２８】
さらに、第２増幅セルは、図５（ｂ）に示すように、周波数ｆ３にその中心周波数をもつように、第２入力整合回路（MN-IN Hoffset）１８ｉ・１９ｉと、第２出力整合回路（MN-OUT Hoffset）１８ｏ・１９ｏが設計されている。
【００２９】
第１の実施の形態に係る広帯域増幅器の第１増幅セル（図３）および第２増幅セル（図４）の周波数特性は、模式的に図６に示すように表される。
【００３０】
第１増幅セルは、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に周波数ｆ２にその中心周波数をもつように第１入力整合回路（MN-IN Loffset）１６ｉ・１７ｉと、第１出力整合回路（MN-OUT Loffset）１６ｏ・１７ｏが設計されている。
【００３１】
第２増幅セルは、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に周波数ｆ３にその中心周波数をもつように、第２入力整合回路（MN-IN Hoffset）１８ｉ・１９ｉと、第２出力整合回路（MN-OUT Hoffset）１８ｏ・１９ｏが設計されている。
【００３２】
第１の実施の形態に係る広帯域増幅器の第１増幅セル（図３）と第１増幅ユニット４の入出力特性は、模式的に図７（ａ）に示すように表され、第２増幅セル（図４）と第２増幅ユニット２の入出力特性は、模式的に図７（ｂ）に示すように表される。
【００３３】
第１の実施の形態に係る広帯域増幅器は、増幅ユニット（４・２）内にゲート幅のことなる増幅セル（図３・図４）が直列接続されている。
【００３４】
第１増幅ユニット４内の第１増幅セル（図３）は、図７（ａ）に示すように、何れも周波数ｆ２にその中心周波数をもつように第１入力整合回路（MN-IN Loffset）１６ｉ・１７ｉと第１出力整合回路（MN-OUT Loffset）１６ｏ・１７ｏが設計されている。
【００３５】
第２増幅ユニット２内の第２増幅セル（図４）は、図７（ｂ）に示すように、何れも周波数ｆ３にその中心周波数をもつように第２入力整合回路（MN-IN Hoffset）１８ｉ・１９ｉと第２出力整合回路（MN-OUT Hoffset）１８ｏ・１９ｏが設計されている。
【００３６】
図７（ａ）および図７（ｂ）から明らかなように、利得が２倍となる３ｄＢｍ以上で、出力電力Ｐｏｕｔは、飽和特性が得られている。
【００３７】
第１の実施の形態に係る広帯域増幅器において、入力電力Ｐｉｎが十分小さいときの第１増幅ユニット４、第２増幅ユニット２および広帯域増幅器１の周波数特性は、模式的に図８（ａ）に示すように表される。また、第１の実施の形態に係る広帯域増幅器において、入力電力Ｐｉｎが大きいときの第１増幅ユニット４、第２増幅ユニット２および広帯域増幅器１の周波数特性は、模式的に図８（ｂ）に示すように表される。また、図８（ａ）および図８（ｂ）の各特性例をまとめると、図８（ｃ）に示すように表される。
【００３８】
第１増幅ユニット４は、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に周波数ｆ２にその中心周波数をもつように第１入力整合回路（MN-IN Loffset）１６ｉ・１７ｉと第１出力整合回路（MN-OUT Loffset）１６ｏ・１７ｏが設計されている。
【００３９】
第２増幅ユニット２は、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に周波数ｆ３にその中心周波数をもつように、第２入力整合回路（MN-IN Hoffset）１８ｉ・１９ｉと第２出力整合回路（MN-OUT Hoffset）１８ｏ・１９ｏが設計されている。
【００４０】
第１の実施の形態に係る広帯域増幅器１においては、第１増幅ユニット４の出力電力と第２増幅ユニット２の出力電力とが合成された出力電力Ｐｏｕｔ（ｄＢｍ）が得られるので、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に広帯域な出力特性を示す。
【００４１】
比較例に係る広帯域増幅器において、第１増幅セルと第１増幅ユニット４ａの入出力特性は、模式的に図９（ａ）に示すように表され、第２増幅セルと第２増幅ユニットの入出力特性は、模式的に図９（ｂ）に示すように表される。
【００４２】
比較例では、第１増幅ユニット４ａ内に、例えば、２つの第１増幅セルが並列接続され、第２増幅ユニット２ａ内に、例えば、４つの第２増幅セルが並列接続されている。第１増幅ユニット４ａ内の第１増幅セルは、何れも周波数ｆ２にその中心周波数をもつように、第１入力整合回路（MN-IN Loffset）１６ａｉと第１出力整合回路（MN-OUT Loffset）１６ａｏが設計されている。また、第２増幅ユニット２ａ内の第２増幅セルは、何れも周波数ｆ３にその中心周波数をもつように、第２入力整合回路（MN-IN Hoffset）１８ａｉと第２出力整合回路（MN-OUT Hoffset）１８ａｏが設計されている。
【００４３】
図９（ａ）から明らかなように、入力電力Ｐｉｎが、３ｄＢｍ以上で、出力電力Ｐｏｕｔは、飽和現象が生じている。飽和特性が得られるまでは、出力電力Ｐｏｕｔ／Ｐｉｎの傾きは一定であるため、利得は変わらない。一方、図９（ｂ）から明らかなように、入力電力Ｐｉｎが、６ｄＢｍ以上で、出力電力Ｐｏｕｔは、飽和現象が生じている。この場合も、飽和現象が生じるまでは、出力電力Ｐｏｕｔ／Ｐｉｎの傾きは一定であるため、利得は変わらない。
【００４４】
比較例に係る広帯域増幅器において、入力電力Ｐｉｎが十分小さいときの第１増幅ユニット４ａ、第２増幅ユニット２ａおよび広帯域増幅器の周波数特性は、模式的に図１０（ａ）に示すように表され、入力電力Ｐｉｎが大きいときの第１増幅ユニット４ａ、第２増幅ユニット２ａおよび広帯域増幅器の周波数特性は、模式的に図１０（ｂ）に示すように表される。また、図１０（ａ）および図１０（ｂ）の各特性例をまとめると、図１０（ｃ）に示すように表される。
【００４５】
第１増幅ユニット４ａは、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に周波数ｆ２にその中心周波数をもつように、第１入力整合回路（MN-IN Loffset）１６ａｉと第１出力整合回路（MN-OUT Loffset）１６ａｏが設計されている。第２増幅ユニット２ａは、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に周波数ｆ３にその中心周波数をもつように、第２入力整合回路（MN-IN Hoffset）１８ａｉと第２出力整合回路（MN-OUT Hoffset）１８ａｏが設計されている。
【００４６】
比較例に係る広帯域増幅器は、第１増幅ユニット４ａへの入力電力Ｐｉｎが、第１増幅ユニット４ａおよび第２増幅ユニット２ａにおいて、順次増幅されて、出力されるので、入力電力Ｐｉｎが小さいときは、広帯域な出力特性を示すが、入力電力Ｐｉｎが大きいときは、第２増幅ユニット２ａの出力飽和特性が支配的となるため、広帯域な出力特性が得られない。
【００４７】
（電力分配器・電力合成器）
―ウィルキンソン型電力分配器・電力合成器―
第１の実施の形態に係る広帯域増幅器１において、電力分配器（ＰＤ）６・６１・６２および電力合成器（ＰＣ）８・８１・８２に適用可能なウィルキンソン型電力分配器・電力合成器の回路構成例は、図１１に示すように表される。ポート１とポート２およびポート３間には、インピーダンス√２Ｚｏ、λ／４波長の伝送線路を形成し、ポート２とポート３間には、インピーダンス２Ｚｏの抵抗を接続している。ここで、Ｚｏは伝送線路の特性インピーダンス、λは動作周波数ｆに対応した波長を表す。
【００４８】
電力分配器（ＰＤ）６としては、例えば、ポート１を入力端子Ｐｉに接続し、ポート２を第１入力整合回路１６ｉの入力に接続し、ポート３を第２入力整合回路１８ｉの入力に接続して使用することができる。
【００４９】
電力分配器（ＰＤ）６２としては、例えば、ポート１を第１出力整合回路１６ｏの出力に接続し、ポート２・３を第１入力整合回路１７ｉ・１７ｉの入力に接続して使用することができる。
【００５０】
同様に、電力分配器（ＰＤ）６１としては、例えば、ポート１を第２出力整合回路１８ｏの出力に接続し、ポート２・３を第２入力整合回路１９ｉ・１９ｉの入力に接続して使用することができる。
【００５１】
電力合成器（ＰＣ）８１としては、例えば、ポート１を電力合成器（ＰＣ）８の入力に接続し、ポート２・３を第２出力整合回路１９ｏ・１９ｏの出力に接続して使用することができる。
【００５２】
電力合成器（ＰＣ）８２としては、例えば、ポート１を電力合成器（ＰＣ）８の入力に接続し、ポート２・３を第１出力整合回路１７ｏ・１７ｏの出力に接続して使用することができる。
【００５３】
電力合成器（ＰＣ）８としては、例えば、ポート１を出力端子Ｐｏに接続し、ポート２・３を電力合成器（ＰＣ）８１・８２の出力に接続して使用することができる。
【００５４】
―ブランチラインカプラ型電力分配器・電力合成器―
同様に、第１の実施の形態に係る広帯域増幅器１において、電力分配器（ＰＤ）６・６１・６２および電力合成器（ＰＣ）８・８１・８２に適用可能なブランチラインカプラ型電力分配器・電力合成器の回路構成例は、図１２に示すように表される。ポート１とポート２間およびポート３とポート４間には、インピーダンスＺｏ／√２、λ／４波長の伝送線路を形成し、ポート１とポート４間およびポート２とポート４間には、インピーダンスＺｏ、λ／４波長の伝送線路を形成している。
【００５５】
電力分配器（ＰＤ）６としては、例えば、ポート１を入力端子Ｐｉに接続し、ポート２を第１入力整合回路１６ｉの入力に接続し、ポート３を第２入力整合回路１８ｉの入力に接続して使用することができる。
【００５６】
電力分配器（ＰＤ）６２としては、例えば、ポート１を第１出力整合回路１６ｏの出力に接続し、ポート２・３を第１入力整合回路１７ｉ・１７ｉの入力に接続して使用することができる。
【００５７】
同様に、電力分配器（ＰＤ）６１としては、例えば、ポート１を第２出力整合回路１８ｏの出力に接続し、ポート２・３を第２入力整合回路１９ｉ・１９ｉの入力に接続して使用することができる。
【００５８】
電力合成器（ＰＣ）８１としては、例えば、ポート２を電力合成器（ＰＣ）８の入力に接続し、ポート１・４を第２出力整合回路１９ｏ・１９ｏの出力に接続して使用することができる。
【００５９】
電力合成器（ＰＣ）８２としては、例えば、ポート２を電力合成器（ＰＣ）８の入力に接続し、ポート１・４を第１出力整合回路１７ｏ・１７ｏの出力に接続して使用することができる。
【００６０】
電力合成器（ＰＣ）８としては、例えば、ポート２を出力端子Ｐｏに接続し、ポート１・４を電力合成器（ＰＣ）８１・８２の出力に接続して使用することができる。
【００６１】
―ラットレースカプラ型電力分配器・電力合成器―
同様に、第１の実施の形態に係る広帯域増幅器１において、電力分配器（ＰＤ）６・６１・６２および電力合成器（ＰＣ）８・８１・８２に適用可能なラットレースカプラ型電力分配器・電力合成器の回路構成例は、図１３に示すように表される。ポート１とポート２間は、インピーダンス√２Ｚｏ、３λ／４波長の伝送線路を形成し、ポート２とポート３間、ポート３とポート４間、およびポート４とポート１間には、インピーダンス√２Ｚｏ、λ／４波長の伝送線路を形成している。
【００６２】
電力分配器（ＰＤ）６としては、例えば、ポート１を入力端子Ｐｉに接続し、ポート２を第１入力整合回路１６ｉの入力に接続し、ポート３を第２入力整合回路１８ｉの入力に接続して使用することができる。
【００６３】
電力分配器（ＰＤ）６２としては、例えば、ポート１を第１出力整合回路１６ｏの出力に接続し、ポート２・３を第１入力整合回路１７ｉ・１７ｉの入力に接続して使用することができる。
【００６４】
同様に、電力分配器（ＰＤ）６１としては、例えば、ポート１を第２出力整合回路１８ｏの出力に接続し、ポート２・３を第２入力整合回路１９ｉ・１９ｉの入力に接続して使用することができる。
【００６５】
電力合成器（ＰＣ）８１としては、例えば、ポート２を電力合成器（ＰＣ）８の入力に接続し、ポート１・４を第２出力整合回路１９ｏ・１９ｏの出力に接続して使用することができる。
【００６６】
電力合成器（ＰＣ）８２としては、例えば、ポート２を電力合成器（ＰＣ）８の入力に接続し、ポート１・４を第１出力整合回路１７ｏ・１７ｏの出力に接続して使用することができる。
【００６７】
電力合成器（ＰＣ）８としては、例えば、ポート２を出力端子Ｐｏに接続し、ポート１・４を電力合成器（ＰＣ）８１・８２の出力に接続して使用することができる。
【００６８】
―ランゲカプラ型電力分配器・電力合成器―
同様に、第１の実施の形態に係る広帯域増幅器１において、電力分配器（ＰＤ）６・６１・６２および電力合成器（ＰＣ）８・８１・８２に適用可能なランゲカプラ型電力分配器・電力合成器の回路構成例は、図１４に示すように、例えば、複数のλ／８伝送線路をブリッジで互いに接続した構成を備える。
【００６９】
電力分配器（ＰＤ）６としては、例えば、ポート１を入力端子Ｐｉに接続し、ポート２を第１入力整合回路１６ｉの入力に接続し、ポート３を第２入力整合回路１８ｉの入力に接続して使用することができる。
【００７０】
電力分配器（ＰＤ）６２としては、例えば、ポート１を第１出力整合回路１６ｏの出力に接続し、ポート２・３を第１入力整合回路１７ｉ・１７ｉの入力に接続して使用することができる。
【００７１】
同様に、電力分配器（ＰＤ）６１としては、例えば、ポート１を第２出力整合回路１８ｏの出力に接続し、ポート２・３を第２入力整合回路１９ｉ・１９ｉの入力に接続して使用することができる。
【００７２】
電力合成器（ＰＣ）８１としては、例えば、ポート２を電力合成器（ＰＣ）８の入力に接続し、ポート１・４を第２出力整合回路１９ｏ・１９ｏの出力に接続して使用することができる。
【００７３】
電力合成器（ＰＣ）８２としては、例えば、ポート２を電力合成器（ＰＣ）８の入力に接続し、ポート１・４を第１出力整合回路１７ｏ・１７ｏの出力に接続して使用することができる。
【００７４】
電力合成器（ＰＣ）８としては、例えば、ポート２を出力端子Ｐｏに接続し、ポート１・４を電力合成器（ＰＣ）８１・８２の出力に接続して使用することができる。
【００７５】
第１の実施の形態に係る広帯域増幅器によれば、例えば、周波数を低域と高域に分け、高域増幅器と低域増幅器を電力分配器・電力合成器を介して並列接続することで、広帯域化を図ることができ、また出力特性の平坦度を良好にすることができる。
【００７６】
第１の実施の形態に係る広帯域増幅器によれば、アイソレータが不要となるため、ＭＭＩＣとして１チップ化形成可能である。
【００７７】
（第２の実施の形態）
第２の実施の形態に係る広帯域増幅器１は、図１５に示すように、第１中心周波数を有する第１増幅ユニット３1と、第１増幅ユニット３1に並列に配置され、第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニット３2と、第１増幅ユニット３1および第２増幅ユニット３2に並列に配置され、第１中心周波数よりも高く、第２中心周波数よりも低い第３中心周波数を有する第３増幅ユニット３3と、第１増幅ユニット３1の入力と、第２増幅ユニット３2の入力と、および第３増幅ユニット３3の入力に接続された電力分配器（ＰＤ）６と、第１増幅ユニット３1の出力と、第２増幅ユニット３2の出力と、および第３増幅ユニット３3の出力に接続された電力合成器（ＰＣ）８とを備える。ここで、第１中心周波数は、第１増幅ユニット３1において入出力間で、最大電力増幅を得るための周波数に等しく、第２中心周波数は、第２増幅ユニット３2において入出力間で、最大電力増幅を得るための周波数に等しく、第３中心周波数は、第３増幅ユニット３3において入出力間で、最大電力増幅を得るための周波数に等しい。
【００７８】
第１増幅ユニット３1は、トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１の入力側に接続された第１入力整合回路（MN-IN 1）２０ｉ１・トランジスタＱ１の出力側に接続された第１出力整合回路（MN-OUT 1）２０ｏ１と、第１出力整合回路（MN-IN 1）２０ｏ１に接続された電力分配器（ＰＤ）６１1と、電力分配器（ＰＤ）６１1に接続され、トランジスタＱ２の入力側に接続された第１入力整合回路（MN-IN 1）２１ｉ１・トランジスタＱ２の出力側に接続された第１出力整合回路（MN-OUT 1）２１ｏ１と、電力分配器（ＰＤ）６１1に接続され、トランジスタＱ３の入力側に接続された第１入力整合回路（MN-IN 1）２１ｉ１・トランジスタＱ２の出力側に接続された第１出力整合回路（MN-OUT 1）２１ｏ１と、２つの第１出力整合回路（MN-OUT 1）２１ｏ１の出力を合成する電力合成器（ＰＣ）８１1とを備える。
【００７９】
トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１・Ｑ２・Ｑ３の入力側に接続された第１入力整合回路（MN-IN 1）２０ｉ１・２１ｉ１と、トランジスタＱ１・Ｑ２・Ｑ３の出力側に接続された第１出力整合回路（MN-IN 1）２０ｏ１・２１ｏ１とから、第１増幅セルが構成される。
【００８０】
第１入力整合回路（MN-IN 1）２０ｉ１は、第１中心周波数において、トランジスタＱ１の入力インピーダンスを５０Ωに変換し、第１出力整合回路（MN-OUT 1）２０ｏ１は、第１中心周波数において、トランジスタＱ１の出力インピーダンスを５０Ωに変換する。同様に、第１入力整合回路（MN-IN 1）２１ｉ１は、第１中心周波数において、それぞれトランジスタＱ２・Ｑ３の入力インピーダンスを５０Ωに変換し、第１出力整合回路（MN-OUT 1）２１ｏ１は、第１中心周波数において、それぞれトランジスタＱ２・Ｑ３の出力インピーダンスを５０Ωに変換する。
【００８１】
第２増幅ユニット３2は、トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１の入力側に接続された第２入力整合回路（MN-IN 1）２０ｉ２・トランジスタＱ１の出力側に接続された第２出力整合回路（MN-OUT 1）２０ｏ２と、第２出力整合回路（MN-IN 1）２０ｏ２に接続された電力分配器（ＰＤ）６１2と、電力分配器（ＰＤ）６１2に接続され、トランジスタＱ２の入力側に接続された第２入力整合回路（MN-IN 1）２１ｉ２・トランジスタＱ２の出力側に接続された第２出力整合回路（MN-OUT 1）２１ｏ２と、電力分配器（ＰＤ）６１2に接続され、トランジスタＱ３の入力側に接続された第２入力整合回路（MN-IN 1）２１ｉ２・トランジスタＱ２の出力側に接続された第２出力整合回路（MN-OUT 1）２１ｏ２と、２つの第２出力整合回路（MN-OUT 1）２１ｏ２の出力を合成する電力合成器（ＰＣ）８１2とを備える。
【００８２】
トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１・Ｑ２・Ｑ３の入力側に接続された第２入力整合回路（MN-IN 1）２０ｉ２・２１ｉ２と、トランジスタＱ１・Ｑ２・Ｑ３の出力側に接続された第２出力整合回路（MN-IN 1）２０ｏ２・２１ｏ２とから、第２増幅セルが構成される。
【００８３】
第２入力整合回路（MN-IN 1）２１ｉ２は、第２中心周波数において、トランジスタＱ１の入力インピーダンスを５０Ωに変換し、第２出力整合回路（MN-OUT 1）２０ｏ２は、第２中心周波数において、トランジスタＱ１の出力インピーダンスを５０Ωに変換する。同様に、第２入力整合回路（MN-IN 1）２１ｉ２は、第２中心周波数において、それぞれトランジスタＱ２・Ｑ３の入力インピーダンスを５０Ωに変換し、第２出力整合回路（MN-OUT 1）２１ｏ２は、第２中心周波数において、それぞれトランジスタＱ２・Ｑ３の出力インピーダンスを５０Ωに変換する。
【００８４】
第３増幅ユニット３3についても同様に構成されるため、重複説明は省略する。
【００８５】
電力分配器（ＰＤ）６・６１1・６１2 ・６１3には、第１の実施の形態と同様に、ウィルキンソン型電力分配器、ブランチラインカプラ型電力分配器、ラットレースカプラ型電力分配器ランゲカプラ型電力分配器のいずれかを適用することができる。
【００８６】
電力合成器（ＰＣ）８・８１1・８１2 ・８１3にも、第１の実施の形態と同様に、ウィルキンソン型電力合成器、ブランチラインカプラ型電力合成器、ラットレースカプラ型電力合成器ランゲカプラ型電力合成器のいずれかを適用することができる。
【００８７】
第２の実施の形態に係る広帯域増幅器によれば、周波数を、例えば、３つの領域である、低域・中域・高域に分け、低域増幅器・中域増幅器・高域増幅器を電力分配器（ＰＤ）６・電力合成器（ＰＣ）８を介して並列接続することで、広帯域化を図ることができ、また出力特性の平坦度を良好にすることができる。
【００８８】
第２の実施の形態に係る広帯域増幅器によれば、アイソレータが不要となるため、ＭＭＩＣとして１チップ化形成可能である。
【００８９】
（第３の実施の形態）
第３の実施の形態に係る広帯域増幅器１は、図１６に示すように、第１中心周波数を有する第１増幅ユニット３1と、第１増幅ユニット３1に並列に配置され、第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニット３2と、第２増幅ユニット３2に並列に配置され、第２中心周波数よりも高い第３中心周波数を有する第３増幅ユニット３3と、第３増幅ユニット３3に並列に配置され、第３中心周波数よりも高い第４中心周波数を有する第４増幅ユニット３4と、第１増幅ユニット３1の入力と第２増幅ユニット３2の入力に接続された電力分配器（ＰＤ）６３と、第３増幅ユニット３3の入力と第４増幅ユニット３4の入力に接続された電力分配器（ＰＤ）６４と、第１増幅ユニット３1の出力と第２増幅ユニット３2の出力に接続された電力合成器（ＰＣ）８３と、第３増幅ユニット３3の出力と第４増幅ユニット３4の出力に接続された電力合成器（ＰＣ）８４とを備える。
【００９０】
第１増幅ユニット３1は、トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１の入力側に接続された第１入力整合回路（MN-IN 1）２０ｉ１・トランジスタＱ１の出力側に接続された第１出力整合回路（MN-OUT 1）２０ｏ１と、第１出力整合回路（MN-IN 1）２０ｏ１に接続された電力分配器（ＰＤ）６１1と、電力分配器（ＰＤ）６１1に接続され、トランジスタＱ２の入力側に接続された第１入力整合回路（MN-IN 1）２１ｉ１・トランジスタＱ２の出力側に接続された第１出力整合回路（MN-OUT 1）２１ｏ１と、電力分配器（ＰＤ）６１1に接続され、トランジスタＱ３の入力側に接続された第１入力整合回路（MN-IN 1）２１ｉ１・トランジスタＱ２の出力側に接続された第１出力整合回路（MN-OUT 1）２１ｏ１と、２つの第１出力整合回路（MN-OUT 1）２１ｏ１の出力を合成する電力合成器（ＰＣ）８１1とを備える。
【００９１】
トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１・Ｑ２・Ｑ３の入力側に接続された第１入力整合回路（MN-IN 1）２０ｉ１・２１ｉ１と、トランジスタＱ１・Ｑ２・Ｑ３の出力側に接続された第１出力整合回路（MN-IN 1）２０ｏ１・２１ｏ１とから、第１増幅セルが構成される。
【００９２】
第１入力整合回路（MN-IN 1）２０ｉ１は、第１中心周波数において、トランジスタＱ１の入力インピーダンスを５０Ωに変換し、第１出力整合回路（MN-OUT 1）２０ｏ１は、第１中心周波数において、トランジスタＱ１の出力インピーダンスを５０Ωに変換する。同様に、第１入力整合回路（MN-IN 1）２１ｉ１は、第１中心周波数において、それぞれトランジスタＱ２・Ｑ３の入力インピーダンスを５０Ωに変換し、第１出力整合回路（MN-OUT 1）２１ｏ１は、第１中心周波数において、それぞれトランジスタＱ２・Ｑ３の出力インピーダンスを５０Ωに変換する。
【００９３】
第２増幅ユニット３2は、トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１の入力側に接続された第２入力整合回路（MN-IN 1）２０ｉ２・トランジスタＱ１の出力側に接続された第２出力整合回路（MN-OUT 1）２０ｏ２と、第２出力整合回路（MN-IN 1）２０ｏ２に接続された電力分配器（ＰＤ）６１2と、電力分配器（ＰＤ）６１2に接続され、トランジスタＱ２の入力側に接続された第２入力整合回路（MN-IN 1）２１ｉ２・トランジスタＱ２の出力側に接続された第２出力整合回路（MN-OUT 1）２１ｏ２と、電力分配器（ＰＤ）６１2に接続され、トランジスタＱ３の入力側に接続された第２入力整合回路（MN-IN 1）２１ｉ２・トランジスタＱ２の出力側に接続された第２出力整合回路（MN-OUT 1）２１ｏ２と、２つの第２出力整合回路（MN-OUT 1）２１ｏ２の出力を合成する電力合成器（ＰＣ）８１2とを備える。
【００９４】
トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１・Ｑ２・Ｑ３の入力側に接続された第２入力整合回路（MN-IN 1）２０ｉ２・２１ｉ２と、トランジスタＱ１・Ｑ２・Ｑ３の出力側に接続された第２出力整合回路（MN-IN 1）２０ｏ２・２１ｏ２とから、第２増幅セルが構成される。
【００９５】
第２入力整合回路（MN-IN 1）２１ｉ２は、第２中心周波数において、トランジスタＱ１の入力インピーダンスを５０Ωに変換し、第２出力整合回路（MN-OUT 1）２０ｏ２は、第２中心周波数において、トランジスタＱ１の出力インピーダンスを５０Ωに変換する。同様に、第２入力整合回路（MN-IN 1）２１ｉ２は、第２中心周波数において、それぞれトランジスタＱ２・Ｑ３の入力インピーダンスを５０Ωに変換し、第２出力整合回路（MN-OUT 1）２１ｏ２は、第２中心周波数において、それぞれトランジスタＱ２・Ｑ３の出力インピーダンスを５０Ωに変換する。
【００９６】
第３増幅ユニット３3および第４増幅ユニット３4についても同様に構成されるため、重複説明は省略する。
【００９７】
電力分配器（ＰＤ）６・６３・６４・６１1 〜６１4には、第１の実施の形態と同様に、ウィルキンソン型電力分配器、ブランチラインカプラ型電力分配器、ラットレースカプラ型電力分配器ランゲカプラ型電力分配器のいずれかを適用することができる。
【００９８】
電力合成器（ＰＣ）８・８３・８４・８１1 〜８１4にも、第１の実施の形態と同様に、ウィルキンソン型電力合成器、ブランチラインカプラ型電力合成器、ラットレースカプラ型電力合成器ランゲカプラ型電力合成器のいずれかを適用することができる。
【００９９】
ここで、第１中心周波数は、第１増幅ユニット３1において入出力間で、最大電力増幅を得るための周波数に等しく、第２中心周波数は、第２増幅ユニット３2において入出力間で、最大電力増幅を得るための周波数に等しく、第３中心周波数は、第３増幅ユニット３3において入出力間で、最大電力増幅を得るための周波数に等しく、第４中心周波数、第４増幅ユニット３4において入出力間で、最大電力増幅を得るための周波数に等しい。
【０１００】
第３の実施の形態に係る広帯域増幅器によれば、例えば、周波数を４つの領域に分け、それぞれの帯域増幅器を電力分配器・電力合成器を介して並列接続することで、広帯域化を図ることができ、また出力特性の平坦度を良好にすることができる。
【０１０１】
第３の実施の形態に係る広帯域増幅器によれば、第２の実施の形態に係る広帯域増幅器に比べ、さらに広帯域化され、出力特性の平坦度を良好にすることができる。
【０１０２】
第３の実施の形態に係る広帯域増幅器によれば、アイソレータが不要となるため、ＭＭＩＣとして１チップ化形成可能である。
【０１０３】
（第４の実施の形態）
第４の実施の形態に係る広帯域増幅器１に適用するＮ方向電力分配器９０のブロック構成は、図１７（ａ）に示すように表され、Ｎ方向電力合成器９２のブロック構成は、図１７（ｂ）に示すように表される。
【０１０４】
例えば、Ｎ方向電力分配器９０の入力側を入力端子Ｐｉに接続すると、Ｎ方向電力分配器９０の出力側は、出力端子Ｐo1,Ｐo2, …，Ｐonからｎ個の出力を得ることができる。すなわち、Ｎ方向に電力を分配することができる。反対に、例えば、Ｎ方向電力合成器９２の入力側をｎ個の入力端子Ｐｉ1,Ｐｉ2, …，Ｐｉnに接続すると、Ｎ方向電力合成器９２の出力側は、ｎ個の入力端子Ｐｉ1,Ｐｉ2, …，Ｐｉnから１個の出力を得ることができる。すなわち、Ｎ方向からの電力を合成することができる。
【０１０５】
第４の実施の形態に係る広帯域増幅器１の模式的回路ブロック構成は、図２０に示すように、複数の増幅ユニット３1・３2・３3・…・３nと、複数の増幅ユニット３1・３2・３3・…・３nの入力に接続されたＮ方向電力分配器９０と、複数の増幅ユニット３1・３2・３3・…・３nの出力に接続されたＮ方向電力合成器９２とを備える。複数の増幅ユニット３1・３2・３3・…・３nは、それぞれ第１・第２・第３・…・第ｎ中心周波数を有する。ここで、各周波数の大小関係は、第１中心周波数＜第２中心周波数＜第３中心周波数＜…＜第ｎ中心周波数が成り立つ。
【０１０６】
ここで、第１・第２・第３・…・第ｎ中心周波数は、各々の増幅ユニット３1・３2・３3・…・３nにおいて入出力間で、最大電力増幅を得るための周波数に等しい。
【０１０７】
第４の実施の形態に係る広帯域増幅器によれば、複数の増幅ユニットをＮ方向電力分配器・Ｎ方向電力合成器を介して並列接続することで、簡単な構成で広帯域化を図ることができ、また出力特性の平坦度を良好にすることができる。
【０１０８】
また、第４の実施の形態に係る広帯域増幅器によれば、アイソレータが不要となるため、ＭＭＩＣとして１チップ化形成可能である。
【０１０９】
（ＭＩＭキャパシタ）
第１〜第４の実施の形態に係る広帯域増幅器１において、各整合回路を構成するキャパシタには、電極を櫛の歯状のインターディジタル構造に配置したインターディジタル型キャパシタ、或いは絶縁層を介して電極を積層構造に配置したＭＩＭ（Metal/Insulator/Metal）キャパシタなどを適用することができる。このようなＭＩＭキャパシタの構成は、例えば、図１９に示すように、基板１１０と、基板１１０上に配置された金属パターン１３４と、基板１１０および金属パターン１３４上に配置された絶縁層１３２と、絶縁層１３２上に配置された金属コンタクト層１１４と、金属コンタクト層１１４上に配置された金属層１１６とを備える。ＭＩＭキャパシタンス構造は、金属パターン１３４／絶縁層１３２／金属コンタクト層１１４／金属層１１６から形成されている。
【０１１０】
尚、第１〜第４の実施の形態に係る広帯域増幅器１において、各整合回路を構成するインダクタには、電極配線などを適用することができる。
【０１１１】
（半導体装置）
第１〜第４の実施の形態に係る広帯域増幅器１に適用可能なＦＥＴ１４０の模式的平面パターン構成は、図２０に示すように、基板１１０と、基板１１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、基板１１０の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、複数のソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄと、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５の下部に配置されたＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ５と、基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５に対してＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ５を介して接続された接地電極（図示省略）とを備える。
【０１１２】
図２０の例では、一方の端にゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５が配置され、他方の端にドレイン端子電極Ｄが配置されている。
【０１１３】
基板１１０の表面近傍において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の下部の基板１１０上に活性領域ＡＡが形成される。
【０１１４】
図２０の例では、活性領域ＡＡ近傍のソース端子電極Ｓ１，Ｓ２，…，Ｓ５において、基板１１０の裏面からビア（ＶＩＡ）ホールＳＣ１，ＳＣ２，…，ＳＣ５が形成されて、基板１１０の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板１１０を貫通するＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ５を介して、基板１１０上に設けた回路素子と基板１１０の裏面に形成した接地導体とが電気的に接続される。
【０１１５】
尚、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ４は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極Ｄも、ボンディングワイヤなどで周辺の半導体チップに接続される。
【０１１６】
また、基板１１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【０１１７】
なお、図２０の例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約２００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として２００μｍ×６本×４セル＝４．８ｍｍ程度である。ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のセル長Ｗ３は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、セル長Ｗ３は、約２５μｍ〜５０μｍである。
【０１１８】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ５の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【０１１９】
（ＦＥＴの別の構成）
第１〜第４の実施の形態に係る広帯域増幅器に適用可能な別のＦＥＴ１５０の模式的平面パターン構成は、図２１示すように、基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２３と、基板上に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇおよびソース端子電極Ｓと、基板上に配置され、ドレインフィンガー電極１２３の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したドレイン端子電極Ｄとを備える。
【０１２０】
以上説明した実施形態によれば、複数の増幅ユニットを電力分配器・電力合成器を介して並列接続することで、広帯域化を図ることができ、出力特性の平坦度を良好にすることができる。
【０１２１】
[その他の実施の形態]
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１２２】
なお、実施の形態に係る広帯域電力増幅器に適用するディスクリートトランジスタとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できる。
【０１２３】
また、実施の形態に係る広帯域電力増幅器に適用するディスクリートトランジスタの接続段数は、２段に限定されず、３段以上であっても良い。
【符号の説明】
【０１２４】
１…広帯域増幅器
２、３、４、３1〜３n…増幅ユニット
６、６ａ、６１、６１ａ、６２、６３、６４、６１1〜６１n…電力分配器（ＰＤ）
８、８ａ、８１、８１ａ、８２、８３、８４、８１1〜８１n…電力合成器（ＰＣ）
１６ｉ、１７ｉ、１８ｉ、１９ｉ、２０ｉ、２１ｉ…入力整合回路
１６ｏ、１７ｏ、１８ｏ、１９ｏ、２０ｏ、２１ｏ…出力整合回路
７１ａ、７２ａ…アイソレータ
９０…Ｎ方向電力分配器（ＰＤ）
９２…Ｎ方向電力合成器（ＰＣ）
１１０…基板
１１４…金属コンタクト層
１１６…金属層
１２０…ソースフィンガー電極
１２２、１２３…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１３２…絶縁層
１３４…金属パターン
１４０、１５０…半導体装置（ＦＥＴ）
Ｐｉ…入力端子
Ｐｏ…出力端子
Ｐｉｎ…入力電力
Ｐｏｕｔ…出力電力
Ｇ，Ｇ１、Ｇ２、Ｇ３、Ｇ４…ゲート端子電極
Ｓ，Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５…ソース端子電極
Ｄ…ドレイン端子電極
ＳＣ、ＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４、ＳＣ５…ＶＩＡホール
【技術分野】
【０００１】
本発明の実施形態は、広帯域電力増幅器に関する。
【背景技術】
【０００２】
高い利得を得るために、トランジスタとその整合回路、バイアス回路から構成される増幅ユニットを一枚の半導体基板上に複数直列接続して形成する技術として、モノリシックマイクロ波集積回路（MMIC：Monolithic Microwave Integrated Circuit）がある（例えば特許文献１）。
【０００３】
また動作周波数を広帯域にするために２段増幅器のうち第１段増幅器の小信号利得周波数帯域特性の中心を低い周波数側に、第二段増幅器の小信号利得周波数帯域特性の中心を高い周波数側にシフトさせて設計したことで、２段増幅器としての小信号利得周波数帯域特性を広げることができる（例えば特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５，１１１，１５７号明細書
【特許文献２】米国特許第４，０２５，８７３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
広帯域を得るために、２段増幅器のうち第１段増幅ユニットの小信号利得周波数帯域特性の中心を低い周波数側に、第二段増幅ユニットの小信号利得周波数帯域特性の中心を高い周波数側にシフトさせて設計した２段増幅器においては、小信号利得は各段の周波数特性が重畳され、２段増幅器としては広帯域となる。しかしながら、飽和に近い大信号利得は第二段増幅ユニットの飽和特性が支配的となるため２段増幅器としては広帯域とならないという問題点がある。
【０００６】
さらに、第１段増幅ユニットと第二段増幅ユニットは、それぞれの整合がとれている周波数帯域が異なることから、そのまま結合したのでは、インピーダンス不整合により大きな信号反射が生じる。第１段増幅ユニットと第二段増幅ユニットとの間にアイソレータを入れることで、この信号反射を抑制することができるが、アイソレータはフェライトで形成するため、すべての回路構成要素を一枚の半導体基板上に形成するＭＭＩＣには適用できないという問題点がある。
【課題を解決するための手段】
【０００７】
一態様によれば、第１中心周波数有する第１増幅ユニットと、第１増幅ユニットに並列に配置され、第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニットと、第１増幅ユニットの入力と第２増幅ユニットの入力に接続された電力分配器と、第１増幅ユニットの出力と第２増幅ユニットの出力に接続された電力合成器とを備える広帯域増幅器が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る広帯域増幅器の模式的回路ブロック構成図。
【図２】比較例に係る広帯域増幅器の模式的回路ブロック構成図。
【図３】第１の実施の形態に係る広帯域増幅器の第１増幅セルの模式的回路ブロック構成図。
【図４】第１の実施の形態に係る広帯域増幅器の第２増幅セルの模式的回路ブロック構成図。
【図５】（ａ）第１の実施の形態に係る広帯域増幅器の第１増幅セルの入出力特性の模式図、（ｂ）第１の実施の形態に係る広帯域増幅器の第２増幅セルの入出力特性の模式図。
【図６】第１の実施の形態に係る広帯域増幅器の第１増幅セルおよび第２増幅セルの周波数特性の模式図。
【図７】（ａ）第１の実施の形態に係る広帯域増幅器の第１増幅セルと第１増幅ユニットの入出力特性の模式図、（ｂ）第１の実施の形態に係る広帯域増幅器の第２増幅セルと第２増幅ユニットの入出力特性の模式図。
【図８】（ａ）第１の実施の形態に係る広帯域増幅器において、入力電力Ｐｉｎが十分小さいときの第１増幅ユニット、第２増幅ユニットおよび広帯域増幅器の周波数特性の模式図、（ｂ）第１の実施の形態に係る広帯域増幅器において、入力電力Ｐｉｎが大きいときの第１増幅ユニット、第２増幅ユニットおよび広帯域増幅器の周波数特性の模式図、（ｃ）図８（ａ）および図８（ｂ）の各特性例をまとめて描いた図。
【図９】（ａ）比較例に係る広帯域増幅器の第１増幅セルと第１増幅ユニットの入出力特性の模式図、（ｂ）比較例に係る広帯域増幅器の第２増幅セルと第２増幅ユニットの入出力特性の模式図。
【図１０】（ａ）比較例に係る広帯域増幅器において、入力電力Ｐｉｎが十分小さいときの第１増幅ユニット、第２増幅ユニットおよび広帯域増幅器の周波数特性の模式図、（ｂ）第１の実施の形態に係る広帯域増幅器において、入力電力Ｐｉｎが大きいときの第１増幅ユニット、第２増幅ユニットおよび広帯域増幅器の周波数特性の模式図、（ｃ）図１０（ａ）および図１０（ｂ）の各特性例をまとめて描いた図。
【図１１】第１の実施の形態に係る広帯域増幅器に適用するウィルキンソン型電力分配／合成器の回路構成例。
【図１２】第１の実施の形態に係る広帯域増幅器に適用するブランチラインカプラ型電力分配／合成器の回路構成例。
【図１３】第１の実施の形態に係る広帯域増幅器に適用するラットレースカプラ型電力分配／合成器の回路構成例。
【図１４】第１の実施の形態に係る広帯域増幅器に適用するランゲカプラ型電力分配／合成器の回路構成例。
【図１５】第２の実施の形態に係る広帯域増幅器の模式的回路ブロック構成図。
【図１６】第３の実施の形態に係る広帯域増幅器の模式的回路ブロック構成図。
【図１７】（ａ）第４の実施の形態に係る広帯域増幅器に適用するＮ方向電力分配器のブロック構成図、（ｂ）第４の実施の形態に係る広帯域増幅器に適用するＮ方向電力合成器のブロック構成図。
【図１８】第４の実施の形態に係る広帯域増幅器の模式的回路ブロック構成図。
【図１９】第１〜第４の実施の形態に係る広帯域増幅器の各整合回路を構成するキャパシタに適用可能なＭＩＭキャパシタの構成を表す模式的断面構造図。
【図２０】第１〜第４の実施の形態に係る広帯域増幅器に適用可能なＦＥＴの構成を表す模式的平面パターン構成図。
【図２１】第１〜第４の実施の形態に係る広帯域増幅器に適用可能なＦＥＴの別の構成を表す模式的平面パターン構成図。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
[第１の実施の形態]
第１の実施の形態に係る広帯域増幅器１の模式的回路ブロック構成は、図１に示すように、第１中心周波数を有する第１増幅ユニット４と第１増幅ユニット４に並列に配置され、第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニット２と、第１増幅ユニット４の入力と第２増幅ユニット２の入力と接続された電力分配器（ＰＤ）６と、第１増幅ユニット４の出力と第２増幅ユニット２の出力と接続された電力合成器（ＰＣ）８とを備える。
【００１２】
第１増幅ユニット４は、トランジスタＱｄ１・Ｑｄ２・Ｑｄ３と、トランジスタＱｄ１の入力側に接続された第１入力整合回路（MN-IN Loffset）１６ｉ・トランジスタＱｄ１の出力側に接続された第１出力整合回路（MN-OUT Loffset）１６ｏと、第１出力整合回路（MN-OUT Loffset）１６ｏに接続された電力分配器（ＰＤ）６２と、電力分配器（ＰＤ）６２に接続され、トランジスタＱｄ２の入力側に接続された第１入力整合回路（MN-IN Loffset）１７ｉ・トランジスタＱｄ２の出力側に接続された第１出力整合回路（MN-OUT Loffset）１７ｏと、電力分配器（ＰＤ）６２に接続され、トランジスタＱｄ３の入力側に接続された第１入力整合回路（MN-IN Loffset）１７ｉ・トランジスタＱｄ３の出力側に接続された第１出力整合回路（MN-OUT Loffset）１７ｏと、２つの第１出力整合回路（MN-OUT Loffset）１９ｏの出力を合成する電力合成器（ＰＣ）８１とを備える。
【００１３】
トランジスタＱｄ１・Ｑｄ２・Ｑｄ３を総称して、Ｑｄで示す。トランジスタＱｄと、トランジスタＱｄの入力側に接続された第１入力整合回路（MN-IN Loffset）１６ｉ・１７ｉと、トランジスタＱｄの出力側に接続された第１出力整合回路（MN-OUT Loffset）１６ｏ・１７ｏとから、図３に示すように、第１増幅セルが構成される。
【００１４】
第１入力整合回路（MN-IN Loffset）１６ｉは、第１中心周波数において、トランジスタＱｄ１の入力インピーダンスを５０Ωに変換し、第１出力整合回路（MN-OUT Loffset）１６ｏは、第１中心周波数において、トランジスタＱｄ１の出力インピーダンスを５０Ωに変換する。同様に、第１入力整合回路（MN-IN Loffset）１７ｉは、第１中心周波数において、それぞれトランジスタＱｄ２・Ｑｄ３の入力インピーダンスを５０Ωに変換し、第１出力整合回路（MN-OUT Loffset）１７ｏは、第１中心周波数において、それぞれトランジスタＱｄ２・Ｑｄ３の出力インピーダンスを５０Ωに変換する。
【００１５】
第２増幅ユニット２は、トランジスタＱｕ１・Ｑｕ２・Ｑｕ３と、トランジスタＱｕ１の入力側に接続された第２入力整合回路（MN-IN Loffset）１８ｉ・トランジスタＱｕ１の出力側に接続された第２出力整合回路（MN-OUT Loffset）１８ｏと、第２出力整合回路（MN-OUT Loffset）１８ｏに接続された電力分配器（ＰＤ）６１と、電力分配器（ＰＤ）６１に接続され、トランジスタＱｕ２の入力側に接続された第２入力整合回路（MN-IN Loffset）１９ｉ・トランジスタＱｕ２の出力側に接続された第２出力整合回路（MN-OUT Loffset）１９ｏと、電力分配器（ＰＤ）６１に接続され、トランジスタＱｕ３の入力側に接続された第２入力整合回路（MN-IN Loffset）１９ｉ・トランジスタＱｕ３の出力側に接続された第２出力整合回路（MN-OUT Loffset）１９ｏと、２つの第２出力整合回路（MN-OUT Loffset）１９ｏの出力を合成する電力合成器（ＰＣ）８２とを備える。
【００１６】
トランジスタＱｕ１・Ｑｕ２・Ｑｕ３を総称して、Ｑｕで示す。トランジスタＱｕと、トランジスタＱｕの入力側に接続された第１入力整合回路（MN-IN Loffset）１８ｉ・１９ｉと、トランジスタＱｕの出力側に接続された第１出力整合回路（MN-OUT Loffset）１８ｏ・１９ｏとから、図４に示すように、第２増幅セルが構成される。
【００１７】
第２入力整合回路（MN-IN Loffset）１８ｉは、第１中心周波数よりも高い第２中心周波数において、トランジスタＱｕ１の入力インピーダンスを５０Ωに変換し、第２出力整合回路（MN-OUT Loffset）１８ｏは、第２中心周波数において、トランジスタＱｕ１の出力インピーダンスを５０Ωに変換する。同様に、第２入力整合回路（MN-IN Loffset）１９ｉは、第２中心周波数において、トランジスタＱｕ２・Ｑｕ３の入力インピーダンスを５０Ωに変換し、第２出力整合回路（MN-OUT Loffset）１９ｏは、第２中心周波数において、トランジスタＱｕ２・Ｑｕ３の出力インピーダンスを５０Ωに変換する。
【００１８】
電力分配器（ＰＤ）６１・６２には、図１１〜図１４を参照して後述するように、ウィルキンソン型電力分配器、ブランチラインカプラ型電力分配器、ラットレースカプラ型電力分配器ランゲカプラ型電力分配器のいずれかを適用することができる。
【００１９】
電力合成器（ＰＣ）８１・８２にも、図１１〜図１４を参照して後述するように、ウィルキンソン型電力合成器、ブランチラインカプラ型電力合成器、ラットレースカプラ型電力合成器ランゲカプラ型電力合成器のいずれかを適用することができる。
【００２０】
（比較例）
比較例に係る広帯域増幅器の模式的回路ブロック構成は、図２に示すように、第１中心周波数を有する第１増幅ユニット４ａと、第１増幅ユニット４ａに直列に配置され、第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニット２ａと、第１増幅ユニット４ａの出力と第２増幅ユニット２ａの入力との間に接続されたアイソレータ７１ａ・７２ａと、第１増幅ユニット４ａの入力に接続された電力分配器（ＰＤ）６ａと、第２増幅ユニット２ａの出力に接続された電力合成器（ＰＣ）８ａとを備える。
【００２１】
第１増幅ユニット４ａは、トランジスタＱｄ１・Ｑｄ２と、入力側に接続された第１入力整合回路（MN-IN Loffset）１６ａｉ・１６ａｉと、出力側に接続された第１出力整合回路（MN-OUT Loffset）１６ａｏ・１６ａｏとからなる、第１増幅セルの並列構成を備える。
【００２２】
第１入力整合回路（MN-IN Loffset）１６ａｉ・１６ａｉは第１中心周波数において、トランジスタＱｄ１・Ｑｄ２の入力インピーダンスを５０Ωに変換する。第１出力整合回路（MN-OUT Loffset）１６ａｏ・１６ａｏは、第１中心周波数において、トランジスタＱｄ１・Ｑｄ２の出力インピーダンスを５０Ωに変換する。
【００２３】
第２増幅ユニット２ａは、トランジスタＱｕ１・Ｑｕ２・Ｑｕ３・Ｑｕ４と、それぞれの入力側に接続された第２入力整合回路（MN-IN Hoffset）１８ａｉ・１８ａｉ・１８ａｉ・１８ａｉと、それぞれの出力側に接続された第２出力整合回路（MN-OUT Hoffset）１８ａｏ・１８ａｏ・１８ａｏ・１８ａｏとからなる、第２増幅セルの並列構成と、電力分配器（ＰＤ）６１ａと、電力合成器（ＰＣ）８１ａとを備える。ここで、第２入力整合回路（MN-IN Hoffset）１８ａｉは、第２中心周波数において、トランジスタＱｕ１・Ｑｕ２・Ｑｕ３・Ｑｕ４の入力インピーダンスを５０Ωに変換する。第２出力整合回路（MN-OUT Hoffset）１８ａｏは、第２中心周波数において、トランジスタＱｕ１・Ｑｕ２・Ｑｕ３・Ｑｕ４の出力インピーダンスを５０Ωに変換する。
【００２４】
第１出力整合回路（MN-OUT Loffset）１６ａｏは、第１中心周波数において、トランジスタＱｄ１・Ｑｄ２の出力インピーダンスを５０Ωに変換するが、第２入力整合回路（MN-IN Hoffset）１８ａｉは、第１中心周波数においては、トランジスタＱｕ１・Ｑｕ２・Ｑｕ３・Ｑｕ４の入力インピーダンスを５０Ωに変換しないため、インピーダンス不整合が生じる。イッピーダンス不整合による信号反射を抑制するために、第１増幅ユニット４ａの出力と第２増幅ユニット２ａの入力との間には、アイソレータ７１ａ、７２ａが接続されている。
【００２５】
しかしながら、アイソレータ７１ａ、７２ａはフェライトで形成するため、すべての回路構成要素を一枚の半導体基板上に形成するＭＭＩＣには適用できない。
【００２６】
（入出力特性および周波数特性）
第１の実施の形態に係る広帯域増幅器の第１増幅セル（図３）の入出力特性は、模式的に図５（ａ）に示すように表され、第２増幅セル（図４）の入出力特性は、模式的に図５（ｂ）に示すように表される。
【００２７】
第１増幅セルおよび第２増幅セルは、例えば、図５（ａ）および図５（ｂ）に示すように、入力電力Ｐｉｎが４２ｄＢｍ付近で、出力電力Ｐｏｕｔが飽和する特性をもつ。また、第１増幅セルは、、図５（ａ）に示すように、周波数ｆ２にその中心周波数をもつように、第１入力整合回路（MN-IN Loffset）１６ｉ・１７ｉと、第１出力整合回路（MN-OUT Loffset）１６ｏ・１７ｏが設計されている。
【００２８】
さらに、第２増幅セルは、図５（ｂ）に示すように、周波数ｆ３にその中心周波数をもつように、第２入力整合回路（MN-IN Hoffset）１８ｉ・１９ｉと、第２出力整合回路（MN-OUT Hoffset）１８ｏ・１９ｏが設計されている。
【００２９】
第１の実施の形態に係る広帯域増幅器の第１増幅セル（図３）および第２増幅セル（図４）の周波数特性は、模式的に図６に示すように表される。
【００３０】
第１増幅セルは、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に周波数ｆ２にその中心周波数をもつように第１入力整合回路（MN-IN Loffset）１６ｉ・１７ｉと、第１出力整合回路（MN-OUT Loffset）１６ｏ・１７ｏが設計されている。
【００３１】
第２増幅セルは、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に周波数ｆ３にその中心周波数をもつように、第２入力整合回路（MN-IN Hoffset）１８ｉ・１９ｉと、第２出力整合回路（MN-OUT Hoffset）１８ｏ・１９ｏが設計されている。
【００３２】
第１の実施の形態に係る広帯域増幅器の第１増幅セル（図３）と第１増幅ユニット４の入出力特性は、模式的に図７（ａ）に示すように表され、第２増幅セル（図４）と第２増幅ユニット２の入出力特性は、模式的に図７（ｂ）に示すように表される。
【００３３】
第１の実施の形態に係る広帯域増幅器は、増幅ユニット（４・２）内にゲート幅のことなる増幅セル（図３・図４）が直列接続されている。
【００３４】
第１増幅ユニット４内の第１増幅セル（図３）は、図７（ａ）に示すように、何れも周波数ｆ２にその中心周波数をもつように第１入力整合回路（MN-IN Loffset）１６ｉ・１７ｉと第１出力整合回路（MN-OUT Loffset）１６ｏ・１７ｏが設計されている。
【００３５】
第２増幅ユニット２内の第２増幅セル（図４）は、図７（ｂ）に示すように、何れも周波数ｆ３にその中心周波数をもつように第２入力整合回路（MN-IN Hoffset）１８ｉ・１９ｉと第２出力整合回路（MN-OUT Hoffset）１８ｏ・１９ｏが設計されている。
【００３６】
図７（ａ）および図７（ｂ）から明らかなように、利得が２倍となる３ｄＢｍ以上で、出力電力Ｐｏｕｔは、飽和特性が得られている。
【００３７】
第１の実施の形態に係る広帯域増幅器において、入力電力Ｐｉｎが十分小さいときの第１増幅ユニット４、第２増幅ユニット２および広帯域増幅器１の周波数特性は、模式的に図８（ａ）に示すように表される。また、第１の実施の形態に係る広帯域増幅器において、入力電力Ｐｉｎが大きいときの第１増幅ユニット４、第２増幅ユニット２および広帯域増幅器１の周波数特性は、模式的に図８（ｂ）に示すように表される。また、図８（ａ）および図８（ｂ）の各特性例をまとめると、図８（ｃ）に示すように表される。
【００３８】
第１増幅ユニット４は、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に周波数ｆ２にその中心周波数をもつように第１入力整合回路（MN-IN Loffset）１６ｉ・１７ｉと第１出力整合回路（MN-OUT Loffset）１６ｏ・１７ｏが設計されている。
【００３９】
第２増幅ユニット２は、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に周波数ｆ３にその中心周波数をもつように、第２入力整合回路（MN-IN Hoffset）１８ｉ・１９ｉと第２出力整合回路（MN-OUT Hoffset）１８ｏ・１９ｏが設計されている。
【００４０】
第１の実施の形態に係る広帯域増幅器１においては、第１増幅ユニット４の出力電力と第２増幅ユニット２の出力電力とが合成された出力電力Ｐｏｕｔ（ｄＢｍ）が得られるので、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に広帯域な出力特性を示す。
【００４１】
比較例に係る広帯域増幅器において、第１増幅セルと第１増幅ユニット４ａの入出力特性は、模式的に図９（ａ）に示すように表され、第２増幅セルと第２増幅ユニットの入出力特性は、模式的に図９（ｂ）に示すように表される。
【００４２】
比較例では、第１増幅ユニット４ａ内に、例えば、２つの第１増幅セルが並列接続され、第２増幅ユニット２ａ内に、例えば、４つの第２増幅セルが並列接続されている。第１増幅ユニット４ａ内の第１増幅セルは、何れも周波数ｆ２にその中心周波数をもつように、第１入力整合回路（MN-IN Loffset）１６ａｉと第１出力整合回路（MN-OUT Loffset）１６ａｏが設計されている。また、第２増幅ユニット２ａ内の第２増幅セルは、何れも周波数ｆ３にその中心周波数をもつように、第２入力整合回路（MN-IN Hoffset）１８ａｉと第２出力整合回路（MN-OUT Hoffset）１８ａｏが設計されている。
【００４３】
図９（ａ）から明らかなように、入力電力Ｐｉｎが、３ｄＢｍ以上で、出力電力Ｐｏｕｔは、飽和現象が生じている。飽和特性が得られるまでは、出力電力Ｐｏｕｔ／Ｐｉｎの傾きは一定であるため、利得は変わらない。一方、図９（ｂ）から明らかなように、入力電力Ｐｉｎが、６ｄＢｍ以上で、出力電力Ｐｏｕｔは、飽和現象が生じている。この場合も、飽和現象が生じるまでは、出力電力Ｐｏｕｔ／Ｐｉｎの傾きは一定であるため、利得は変わらない。
【００４４】
比較例に係る広帯域増幅器において、入力電力Ｐｉｎが十分小さいときの第１増幅ユニット４ａ、第２増幅ユニット２ａおよび広帯域増幅器の周波数特性は、模式的に図１０（ａ）に示すように表され、入力電力Ｐｉｎが大きいときの第１増幅ユニット４ａ、第２増幅ユニット２ａおよび広帯域増幅器の周波数特性は、模式的に図１０（ｂ）に示すように表される。また、図１０（ａ）および図１０（ｂ）の各特性例をまとめると、図１０（ｃ）に示すように表される。
【００４５】
第１増幅ユニット４ａは、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に周波数ｆ２にその中心周波数をもつように、第１入力整合回路（MN-IN Loffset）１６ａｉと第１出力整合回路（MN-OUT Loffset）１６ａｏが設計されている。第２増幅ユニット２ａは、入力電力Ｐｉｎが小さいとき・入力電力Ｐｉｎが大きいとき、共に周波数ｆ３にその中心周波数をもつように、第２入力整合回路（MN-IN Hoffset）１８ａｉと第２出力整合回路（MN-OUT Hoffset）１８ａｏが設計されている。
【００４６】
比較例に係る広帯域増幅器は、第１増幅ユニット４ａへの入力電力Ｐｉｎが、第１増幅ユニット４ａおよび第２増幅ユニット２ａにおいて、順次増幅されて、出力されるので、入力電力Ｐｉｎが小さいときは、広帯域な出力特性を示すが、入力電力Ｐｉｎが大きいときは、第２増幅ユニット２ａの出力飽和特性が支配的となるため、広帯域な出力特性が得られない。
【００４７】
（電力分配器・電力合成器）
―ウィルキンソン型電力分配器・電力合成器―
第１の実施の形態に係る広帯域増幅器１において、電力分配器（ＰＤ）６・６１・６２および電力合成器（ＰＣ）８・８１・８２に適用可能なウィルキンソン型電力分配器・電力合成器の回路構成例は、図１１に示すように表される。ポート１とポート２およびポート３間には、インピーダンス√２Ｚｏ、λ／４波長の伝送線路を形成し、ポート２とポート３間には、インピーダンス２Ｚｏの抵抗を接続している。ここで、Ｚｏは伝送線路の特性インピーダンス、λは動作周波数ｆに対応した波長を表す。
【００４８】
電力分配器（ＰＤ）６としては、例えば、ポート１を入力端子Ｐｉに接続し、ポート２を第１入力整合回路１６ｉの入力に接続し、ポート３を第２入力整合回路１８ｉの入力に接続して使用することができる。
【００４９】
電力分配器（ＰＤ）６２としては、例えば、ポート１を第１出力整合回路１６ｏの出力に接続し、ポート２・３を第１入力整合回路１７ｉ・１７ｉの入力に接続して使用することができる。
【００５０】
同様に、電力分配器（ＰＤ）６１としては、例えば、ポート１を第２出力整合回路１８ｏの出力に接続し、ポート２・３を第２入力整合回路１９ｉ・１９ｉの入力に接続して使用することができる。
【００５１】
電力合成器（ＰＣ）８１としては、例えば、ポート１を電力合成器（ＰＣ）８の入力に接続し、ポート２・３を第２出力整合回路１９ｏ・１９ｏの出力に接続して使用することができる。
【００５２】
電力合成器（ＰＣ）８２としては、例えば、ポート１を電力合成器（ＰＣ）８の入力に接続し、ポート２・３を第１出力整合回路１７ｏ・１７ｏの出力に接続して使用することができる。
【００５３】
電力合成器（ＰＣ）８としては、例えば、ポート１を出力端子Ｐｏに接続し、ポート２・３を電力合成器（ＰＣ）８１・８２の出力に接続して使用することができる。
【００５４】
―ブランチラインカプラ型電力分配器・電力合成器―
同様に、第１の実施の形態に係る広帯域増幅器１において、電力分配器（ＰＤ）６・６１・６２および電力合成器（ＰＣ）８・８１・８２に適用可能なブランチラインカプラ型電力分配器・電力合成器の回路構成例は、図１２に示すように表される。ポート１とポート２間およびポート３とポート４間には、インピーダンスＺｏ／√２、λ／４波長の伝送線路を形成し、ポート１とポート４間およびポート２とポート４間には、インピーダンスＺｏ、λ／４波長の伝送線路を形成している。
【００５５】
電力分配器（ＰＤ）６としては、例えば、ポート１を入力端子Ｐｉに接続し、ポート２を第１入力整合回路１６ｉの入力に接続し、ポート３を第２入力整合回路１８ｉの入力に接続して使用することができる。
【００５６】
電力分配器（ＰＤ）６２としては、例えば、ポート１を第１出力整合回路１６ｏの出力に接続し、ポート２・３を第１入力整合回路１７ｉ・１７ｉの入力に接続して使用することができる。
【００５７】
同様に、電力分配器（ＰＤ）６１としては、例えば、ポート１を第２出力整合回路１８ｏの出力に接続し、ポート２・３を第２入力整合回路１９ｉ・１９ｉの入力に接続して使用することができる。
【００５８】
電力合成器（ＰＣ）８１としては、例えば、ポート２を電力合成器（ＰＣ）８の入力に接続し、ポート１・４を第２出力整合回路１９ｏ・１９ｏの出力に接続して使用することができる。
【００５９】
電力合成器（ＰＣ）８２としては、例えば、ポート２を電力合成器（ＰＣ）８の入力に接続し、ポート１・４を第１出力整合回路１７ｏ・１７ｏの出力に接続して使用することができる。
【００６０】
電力合成器（ＰＣ）８としては、例えば、ポート２を出力端子Ｐｏに接続し、ポート１・４を電力合成器（ＰＣ）８１・８２の出力に接続して使用することができる。
【００６１】
―ラットレースカプラ型電力分配器・電力合成器―
同様に、第１の実施の形態に係る広帯域増幅器１において、電力分配器（ＰＤ）６・６１・６２および電力合成器（ＰＣ）８・８１・８２に適用可能なラットレースカプラ型電力分配器・電力合成器の回路構成例は、図１３に示すように表される。ポート１とポート２間は、インピーダンス√２Ｚｏ、３λ／４波長の伝送線路を形成し、ポート２とポート３間、ポート３とポート４間、およびポート４とポート１間には、インピーダンス√２Ｚｏ、λ／４波長の伝送線路を形成している。
【００６２】
電力分配器（ＰＤ）６としては、例えば、ポート１を入力端子Ｐｉに接続し、ポート２を第１入力整合回路１６ｉの入力に接続し、ポート３を第２入力整合回路１８ｉの入力に接続して使用することができる。
【００６３】
電力分配器（ＰＤ）６２としては、例えば、ポート１を第１出力整合回路１６ｏの出力に接続し、ポート２・３を第１入力整合回路１７ｉ・１７ｉの入力に接続して使用することができる。
【００６４】
同様に、電力分配器（ＰＤ）６１としては、例えば、ポート１を第２出力整合回路１８ｏの出力に接続し、ポート２・３を第２入力整合回路１９ｉ・１９ｉの入力に接続して使用することができる。
【００６５】
電力合成器（ＰＣ）８１としては、例えば、ポート２を電力合成器（ＰＣ）８の入力に接続し、ポート１・４を第２出力整合回路１９ｏ・１９ｏの出力に接続して使用することができる。
【００６６】
電力合成器（ＰＣ）８２としては、例えば、ポート２を電力合成器（ＰＣ）８の入力に接続し、ポート１・４を第１出力整合回路１７ｏ・１７ｏの出力に接続して使用することができる。
【００６７】
電力合成器（ＰＣ）８としては、例えば、ポート２を出力端子Ｐｏに接続し、ポート１・４を電力合成器（ＰＣ）８１・８２の出力に接続して使用することができる。
【００６８】
―ランゲカプラ型電力分配器・電力合成器―
同様に、第１の実施の形態に係る広帯域増幅器１において、電力分配器（ＰＤ）６・６１・６２および電力合成器（ＰＣ）８・８１・８２に適用可能なランゲカプラ型電力分配器・電力合成器の回路構成例は、図１４に示すように、例えば、複数のλ／８伝送線路をブリッジで互いに接続した構成を備える。
【００６９】
電力分配器（ＰＤ）６としては、例えば、ポート１を入力端子Ｐｉに接続し、ポート２を第１入力整合回路１６ｉの入力に接続し、ポート３を第２入力整合回路１８ｉの入力に接続して使用することができる。
【００７０】
電力分配器（ＰＤ）６２としては、例えば、ポート１を第１出力整合回路１６ｏの出力に接続し、ポート２・３を第１入力整合回路１７ｉ・１７ｉの入力に接続して使用することができる。
【００７１】
同様に、電力分配器（ＰＤ）６１としては、例えば、ポート１を第２出力整合回路１８ｏの出力に接続し、ポート２・３を第２入力整合回路１９ｉ・１９ｉの入力に接続して使用することができる。
【００７２】
電力合成器（ＰＣ）８１としては、例えば、ポート２を電力合成器（ＰＣ）８の入力に接続し、ポート１・４を第２出力整合回路１９ｏ・１９ｏの出力に接続して使用することができる。
【００７３】
電力合成器（ＰＣ）８２としては、例えば、ポート２を電力合成器（ＰＣ）８の入力に接続し、ポート１・４を第１出力整合回路１７ｏ・１７ｏの出力に接続して使用することができる。
【００７４】
電力合成器（ＰＣ）８としては、例えば、ポート２を出力端子Ｐｏに接続し、ポート１・４を電力合成器（ＰＣ）８１・８２の出力に接続して使用することができる。
【００７５】
第１の実施の形態に係る広帯域増幅器によれば、例えば、周波数を低域と高域に分け、高域増幅器と低域増幅器を電力分配器・電力合成器を介して並列接続することで、広帯域化を図ることができ、また出力特性の平坦度を良好にすることができる。
【００７６】
第１の実施の形態に係る広帯域増幅器によれば、アイソレータが不要となるため、ＭＭＩＣとして１チップ化形成可能である。
【００７７】
（第２の実施の形態）
第２の実施の形態に係る広帯域増幅器１は、図１５に示すように、第１中心周波数を有する第１増幅ユニット３1と、第１増幅ユニット３1に並列に配置され、第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニット３2と、第１増幅ユニット３1および第２増幅ユニット３2に並列に配置され、第１中心周波数よりも高く、第２中心周波数よりも低い第３中心周波数を有する第３増幅ユニット３3と、第１増幅ユニット３1の入力と、第２増幅ユニット３2の入力と、および第３増幅ユニット３3の入力に接続された電力分配器（ＰＤ）６と、第１増幅ユニット３1の出力と、第２増幅ユニット３2の出力と、および第３増幅ユニット３3の出力に接続された電力合成器（ＰＣ）８とを備える。ここで、第１中心周波数は、第１増幅ユニット３1において入出力間で、最大電力増幅を得るための周波数に等しく、第２中心周波数は、第２増幅ユニット３2において入出力間で、最大電力増幅を得るための周波数に等しく、第３中心周波数は、第３増幅ユニット３3において入出力間で、最大電力増幅を得るための周波数に等しい。
【００７８】
第１増幅ユニット３1は、トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１の入力側に接続された第１入力整合回路（MN-IN 1）２０ｉ１・トランジスタＱ１の出力側に接続された第１出力整合回路（MN-OUT 1）２０ｏ１と、第１出力整合回路（MN-IN 1）２０ｏ１に接続された電力分配器（ＰＤ）６１1と、電力分配器（ＰＤ）６１1に接続され、トランジスタＱ２の入力側に接続された第１入力整合回路（MN-IN 1）２１ｉ１・トランジスタＱ２の出力側に接続された第１出力整合回路（MN-OUT 1）２１ｏ１と、電力分配器（ＰＤ）６１1に接続され、トランジスタＱ３の入力側に接続された第１入力整合回路（MN-IN 1）２１ｉ１・トランジスタＱ２の出力側に接続された第１出力整合回路（MN-OUT 1）２１ｏ１と、２つの第１出力整合回路（MN-OUT 1）２１ｏ１の出力を合成する電力合成器（ＰＣ）８１1とを備える。
【００７９】
トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１・Ｑ２・Ｑ３の入力側に接続された第１入力整合回路（MN-IN 1）２０ｉ１・２１ｉ１と、トランジスタＱ１・Ｑ２・Ｑ３の出力側に接続された第１出力整合回路（MN-IN 1）２０ｏ１・２１ｏ１とから、第１増幅セルが構成される。
【００８０】
第１入力整合回路（MN-IN 1）２０ｉ１は、第１中心周波数において、トランジスタＱ１の入力インピーダンスを５０Ωに変換し、第１出力整合回路（MN-OUT 1）２０ｏ１は、第１中心周波数において、トランジスタＱ１の出力インピーダンスを５０Ωに変換する。同様に、第１入力整合回路（MN-IN 1）２１ｉ１は、第１中心周波数において、それぞれトランジスタＱ２・Ｑ３の入力インピーダンスを５０Ωに変換し、第１出力整合回路（MN-OUT 1）２１ｏ１は、第１中心周波数において、それぞれトランジスタＱ２・Ｑ３の出力インピーダンスを５０Ωに変換する。
【００８１】
第２増幅ユニット３2は、トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１の入力側に接続された第２入力整合回路（MN-IN 1）２０ｉ２・トランジスタＱ１の出力側に接続された第２出力整合回路（MN-OUT 1）２０ｏ２と、第２出力整合回路（MN-IN 1）２０ｏ２に接続された電力分配器（ＰＤ）６１2と、電力分配器（ＰＤ）６１2に接続され、トランジスタＱ２の入力側に接続された第２入力整合回路（MN-IN 1）２１ｉ２・トランジスタＱ２の出力側に接続された第２出力整合回路（MN-OUT 1）２１ｏ２と、電力分配器（ＰＤ）６１2に接続され、トランジスタＱ３の入力側に接続された第２入力整合回路（MN-IN 1）２１ｉ２・トランジスタＱ２の出力側に接続された第２出力整合回路（MN-OUT 1）２１ｏ２と、２つの第２出力整合回路（MN-OUT 1）２１ｏ２の出力を合成する電力合成器（ＰＣ）８１2とを備える。
【００８２】
トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１・Ｑ２・Ｑ３の入力側に接続された第２入力整合回路（MN-IN 1）２０ｉ２・２１ｉ２と、トランジスタＱ１・Ｑ２・Ｑ３の出力側に接続された第２出力整合回路（MN-IN 1）２０ｏ２・２１ｏ２とから、第２増幅セルが構成される。
【００８３】
第２入力整合回路（MN-IN 1）２１ｉ２は、第２中心周波数において、トランジスタＱ１の入力インピーダンスを５０Ωに変換し、第２出力整合回路（MN-OUT 1）２０ｏ２は、第２中心周波数において、トランジスタＱ１の出力インピーダンスを５０Ωに変換する。同様に、第２入力整合回路（MN-IN 1）２１ｉ２は、第２中心周波数において、それぞれトランジスタＱ２・Ｑ３の入力インピーダンスを５０Ωに変換し、第２出力整合回路（MN-OUT 1）２１ｏ２は、第２中心周波数において、それぞれトランジスタＱ２・Ｑ３の出力インピーダンスを５０Ωに変換する。
【００８４】
第３増幅ユニット３3についても同様に構成されるため、重複説明は省略する。
【００８５】
電力分配器（ＰＤ）６・６１1・６１2 ・６１3には、第１の実施の形態と同様に、ウィルキンソン型電力分配器、ブランチラインカプラ型電力分配器、ラットレースカプラ型電力分配器ランゲカプラ型電力分配器のいずれかを適用することができる。
【００８６】
電力合成器（ＰＣ）８・８１1・８１2 ・８１3にも、第１の実施の形態と同様に、ウィルキンソン型電力合成器、ブランチラインカプラ型電力合成器、ラットレースカプラ型電力合成器ランゲカプラ型電力合成器のいずれかを適用することができる。
【００８７】
第２の実施の形態に係る広帯域増幅器によれば、周波数を、例えば、３つの領域である、低域・中域・高域に分け、低域増幅器・中域増幅器・高域増幅器を電力分配器（ＰＤ）６・電力合成器（ＰＣ）８を介して並列接続することで、広帯域化を図ることができ、また出力特性の平坦度を良好にすることができる。
【００８８】
第２の実施の形態に係る広帯域増幅器によれば、アイソレータが不要となるため、ＭＭＩＣとして１チップ化形成可能である。
【００８９】
（第３の実施の形態）
第３の実施の形態に係る広帯域増幅器１は、図１６に示すように、第１中心周波数を有する第１増幅ユニット３1と、第１増幅ユニット３1に並列に配置され、第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニット３2と、第２増幅ユニット３2に並列に配置され、第２中心周波数よりも高い第３中心周波数を有する第３増幅ユニット３3と、第３増幅ユニット３3に並列に配置され、第３中心周波数よりも高い第４中心周波数を有する第４増幅ユニット３4と、第１増幅ユニット３1の入力と第２増幅ユニット３2の入力に接続された電力分配器（ＰＤ）６３と、第３増幅ユニット３3の入力と第４増幅ユニット３4の入力に接続された電力分配器（ＰＤ）６４と、第１増幅ユニット３1の出力と第２増幅ユニット３2の出力に接続された電力合成器（ＰＣ）８３と、第３増幅ユニット３3の出力と第４増幅ユニット３4の出力に接続された電力合成器（ＰＣ）８４とを備える。
【００９０】
第１増幅ユニット３1は、トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１の入力側に接続された第１入力整合回路（MN-IN 1）２０ｉ１・トランジスタＱ１の出力側に接続された第１出力整合回路（MN-OUT 1）２０ｏ１と、第１出力整合回路（MN-IN 1）２０ｏ１に接続された電力分配器（ＰＤ）６１1と、電力分配器（ＰＤ）６１1に接続され、トランジスタＱ２の入力側に接続された第１入力整合回路（MN-IN 1）２１ｉ１・トランジスタＱ２の出力側に接続された第１出力整合回路（MN-OUT 1）２１ｏ１と、電力分配器（ＰＤ）６１1に接続され、トランジスタＱ３の入力側に接続された第１入力整合回路（MN-IN 1）２１ｉ１・トランジスタＱ２の出力側に接続された第１出力整合回路（MN-OUT 1）２１ｏ１と、２つの第１出力整合回路（MN-OUT 1）２１ｏ１の出力を合成する電力合成器（ＰＣ）８１1とを備える。
【００９１】
トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１・Ｑ２・Ｑ３の入力側に接続された第１入力整合回路（MN-IN 1）２０ｉ１・２１ｉ１と、トランジスタＱ１・Ｑ２・Ｑ３の出力側に接続された第１出力整合回路（MN-IN 1）２０ｏ１・２１ｏ１とから、第１増幅セルが構成される。
【００９２】
第１入力整合回路（MN-IN 1）２０ｉ１は、第１中心周波数において、トランジスタＱ１の入力インピーダンスを５０Ωに変換し、第１出力整合回路（MN-OUT 1）２０ｏ１は、第１中心周波数において、トランジスタＱ１の出力インピーダンスを５０Ωに変換する。同様に、第１入力整合回路（MN-IN 1）２１ｉ１は、第１中心周波数において、それぞれトランジスタＱ２・Ｑ３の入力インピーダンスを５０Ωに変換し、第１出力整合回路（MN-OUT 1）２１ｏ１は、第１中心周波数において、それぞれトランジスタＱ２・Ｑ３の出力インピーダンスを５０Ωに変換する。
【００９３】
第２増幅ユニット３2は、トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１の入力側に接続された第２入力整合回路（MN-IN 1）２０ｉ２・トランジスタＱ１の出力側に接続された第２出力整合回路（MN-OUT 1）２０ｏ２と、第２出力整合回路（MN-IN 1）２０ｏ２に接続された電力分配器（ＰＤ）６１2と、電力分配器（ＰＤ）６１2に接続され、トランジスタＱ２の入力側に接続された第２入力整合回路（MN-IN 1）２１ｉ２・トランジスタＱ２の出力側に接続された第２出力整合回路（MN-OUT 1）２１ｏ２と、電力分配器（ＰＤ）６１2に接続され、トランジスタＱ３の入力側に接続された第２入力整合回路（MN-IN 1）２１ｉ２・トランジスタＱ２の出力側に接続された第２出力整合回路（MN-OUT 1）２１ｏ２と、２つの第２出力整合回路（MN-OUT 1）２１ｏ２の出力を合成する電力合成器（ＰＣ）８１2とを備える。
【００９４】
トランジスタＱ１・Ｑ２・Ｑ３と、トランジスタＱ１・Ｑ２・Ｑ３の入力側に接続された第２入力整合回路（MN-IN 1）２０ｉ２・２１ｉ２と、トランジスタＱ１・Ｑ２・Ｑ３の出力側に接続された第２出力整合回路（MN-IN 1）２０ｏ２・２１ｏ２とから、第２増幅セルが構成される。
【００９５】
第２入力整合回路（MN-IN 1）２１ｉ２は、第２中心周波数において、トランジスタＱ１の入力インピーダンスを５０Ωに変換し、第２出力整合回路（MN-OUT 1）２０ｏ２は、第２中心周波数において、トランジスタＱ１の出力インピーダンスを５０Ωに変換する。同様に、第２入力整合回路（MN-IN 1）２１ｉ２は、第２中心周波数において、それぞれトランジスタＱ２・Ｑ３の入力インピーダンスを５０Ωに変換し、第２出力整合回路（MN-OUT 1）２１ｏ２は、第２中心周波数において、それぞれトランジスタＱ２・Ｑ３の出力インピーダンスを５０Ωに変換する。
【００９６】
第３増幅ユニット３3および第４増幅ユニット３4についても同様に構成されるため、重複説明は省略する。
【００９７】
電力分配器（ＰＤ）６・６３・６４・６１1 〜６１4には、第１の実施の形態と同様に、ウィルキンソン型電力分配器、ブランチラインカプラ型電力分配器、ラットレースカプラ型電力分配器ランゲカプラ型電力分配器のいずれかを適用することができる。
【００９８】
電力合成器（ＰＣ）８・８３・８４・８１1 〜８１4にも、第１の実施の形態と同様に、ウィルキンソン型電力合成器、ブランチラインカプラ型電力合成器、ラットレースカプラ型電力合成器ランゲカプラ型電力合成器のいずれかを適用することができる。
【００９９】
ここで、第１中心周波数は、第１増幅ユニット３1において入出力間で、最大電力増幅を得るための周波数に等しく、第２中心周波数は、第２増幅ユニット３2において入出力間で、最大電力増幅を得るための周波数に等しく、第３中心周波数は、第３増幅ユニット３3において入出力間で、最大電力増幅を得るための周波数に等しく、第４中心周波数、第４増幅ユニット３4において入出力間で、最大電力増幅を得るための周波数に等しい。
【０１００】
第３の実施の形態に係る広帯域増幅器によれば、例えば、周波数を４つの領域に分け、それぞれの帯域増幅器を電力分配器・電力合成器を介して並列接続することで、広帯域化を図ることができ、また出力特性の平坦度を良好にすることができる。
【０１０１】
第３の実施の形態に係る広帯域増幅器によれば、第２の実施の形態に係る広帯域増幅器に比べ、さらに広帯域化され、出力特性の平坦度を良好にすることができる。
【０１０２】
第３の実施の形態に係る広帯域増幅器によれば、アイソレータが不要となるため、ＭＭＩＣとして１チップ化形成可能である。
【０１０３】
（第４の実施の形態）
第４の実施の形態に係る広帯域増幅器１に適用するＮ方向電力分配器９０のブロック構成は、図１７（ａ）に示すように表され、Ｎ方向電力合成器９２のブロック構成は、図１７（ｂ）に示すように表される。
【０１０４】
例えば、Ｎ方向電力分配器９０の入力側を入力端子Ｐｉに接続すると、Ｎ方向電力分配器９０の出力側は、出力端子Ｐo1,Ｐo2, …，Ｐonからｎ個の出力を得ることができる。すなわち、Ｎ方向に電力を分配することができる。反対に、例えば、Ｎ方向電力合成器９２の入力側をｎ個の入力端子Ｐｉ1,Ｐｉ2, …，Ｐｉnに接続すると、Ｎ方向電力合成器９２の出力側は、ｎ個の入力端子Ｐｉ1,Ｐｉ2, …，Ｐｉnから１個の出力を得ることができる。すなわち、Ｎ方向からの電力を合成することができる。
【０１０５】
第４の実施の形態に係る広帯域増幅器１の模式的回路ブロック構成は、図２０に示すように、複数の増幅ユニット３1・３2・３3・…・３nと、複数の増幅ユニット３1・３2・３3・…・３nの入力に接続されたＮ方向電力分配器９０と、複数の増幅ユニット３1・３2・３3・…・３nの出力に接続されたＮ方向電力合成器９２とを備える。複数の増幅ユニット３1・３2・３3・…・３nは、それぞれ第１・第２・第３・…・第ｎ中心周波数を有する。ここで、各周波数の大小関係は、第１中心周波数＜第２中心周波数＜第３中心周波数＜…＜第ｎ中心周波数が成り立つ。
【０１０６】
ここで、第１・第２・第３・…・第ｎ中心周波数は、各々の増幅ユニット３1・３2・３3・…・３nにおいて入出力間で、最大電力増幅を得るための周波数に等しい。
【０１０７】
第４の実施の形態に係る広帯域増幅器によれば、複数の増幅ユニットをＮ方向電力分配器・Ｎ方向電力合成器を介して並列接続することで、簡単な構成で広帯域化を図ることができ、また出力特性の平坦度を良好にすることができる。
【０１０８】
また、第４の実施の形態に係る広帯域増幅器によれば、アイソレータが不要となるため、ＭＭＩＣとして１チップ化形成可能である。
【０１０９】
（ＭＩＭキャパシタ）
第１〜第４の実施の形態に係る広帯域増幅器１において、各整合回路を構成するキャパシタには、電極を櫛の歯状のインターディジタル構造に配置したインターディジタル型キャパシタ、或いは絶縁層を介して電極を積層構造に配置したＭＩＭ（Metal/Insulator/Metal）キャパシタなどを適用することができる。このようなＭＩＭキャパシタの構成は、例えば、図１９に示すように、基板１１０と、基板１１０上に配置された金属パターン１３４と、基板１１０および金属パターン１３４上に配置された絶縁層１３２と、絶縁層１３２上に配置された金属コンタクト層１１４と、金属コンタクト層１１４上に配置された金属層１１６とを備える。ＭＩＭキャパシタンス構造は、金属パターン１３４／絶縁層１３２／金属コンタクト層１１４／金属層１１６から形成されている。
【０１１０】
尚、第１〜第４の実施の形態に係る広帯域増幅器１において、各整合回路を構成するインダクタには、電極配線などを適用することができる。
【０１１１】
（半導体装置）
第１〜第４の実施の形態に係る広帯域増幅器１に適用可能なＦＥＴ１４０の模式的平面パターン構成は、図２０に示すように、基板１１０と、基板１１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、基板１１０の第１表面に配置され,ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、複数のソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄと、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５の下部に配置されたＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ５と、基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５に対してＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ５を介して接続された接地電極（図示省略）とを備える。
【０１１２】
図２０の例では、一方の端にゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５が配置され、他方の端にドレイン端子電極Ｄが配置されている。
【０１１３】
基板１１０の表面近傍において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の下部の基板１１０上に活性領域ＡＡが形成される。
【０１１４】
図２０の例では、活性領域ＡＡ近傍のソース端子電極Ｓ１，Ｓ２，…，Ｓ５において、基板１１０の裏面からビア（ＶＩＡ）ホールＳＣ１，ＳＣ２，…，ＳＣ５が形成されて、基板１１０の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板１１０を貫通するＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ５を介して、基板１１０上に設けた回路素子と基板１１０の裏面に形成した接地導体とが電気的に接続される。
【０１１５】
尚、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ４は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極Ｄも、ボンディングワイヤなどで周辺の半導体チップに接続される。
【０１１６】
また、基板１１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【０１１７】
なお、図２０の例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約２００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として２００μｍ×６本×４セル＝４．８ｍｍ程度である。ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のセル長Ｗ３は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、セル長Ｗ３は、約２５μｍ〜５０μｍである。
【０１１８】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ５の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【０１１９】
（ＦＥＴの別の構成）
第１〜第４の実施の形態に係る広帯域増幅器に適用可能な別のＦＥＴ１５０の模式的平面パターン構成は、図２１示すように、基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２３と、基板上に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇおよびソース端子電極Ｓと、基板上に配置され、ドレインフィンガー電極１２３の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したドレイン端子電極Ｄとを備える。
【０１２０】
以上説明した実施形態によれば、複数の増幅ユニットを電力分配器・電力合成器を介して並列接続することで、広帯域化を図ることができ、出力特性の平坦度を良好にすることができる。
【０１２１】
[その他の実施の形態]
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１２２】
なお、実施の形態に係る広帯域電力増幅器に適用するディスクリートトランジスタとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できる。
【０１２３】
また、実施の形態に係る広帯域電力増幅器に適用するディスクリートトランジスタの接続段数は、２段に限定されず、３段以上であっても良い。
【符号の説明】
【０１２４】
１…広帯域増幅器
２、３、４、３1〜３n…増幅ユニット
６、６ａ、６１、６１ａ、６２、６３、６４、６１1〜６１n…電力分配器（ＰＤ）
８、８ａ、８１、８１ａ、８２、８３、８４、８１1〜８１n…電力合成器（ＰＣ）
１６ｉ、１７ｉ、１８ｉ、１９ｉ、２０ｉ、２１ｉ…入力整合回路
１６ｏ、１７ｏ、１８ｏ、１９ｏ、２０ｏ、２１ｏ…出力整合回路
７１ａ、７２ａ…アイソレータ
９０…Ｎ方向電力分配器（ＰＤ）
９２…Ｎ方向電力合成器（ＰＣ）
１１０…基板
１１４…金属コンタクト層
１１６…金属層
１２０…ソースフィンガー電極
１２２、１２３…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１３２…絶縁層
１３４…金属パターン
１４０、１５０…半導体装置（ＦＥＴ）
Ｐｉ…入力端子
Ｐｏ…出力端子
Ｐｉｎ…入力電力
Ｐｏｕｔ…出力電力
Ｇ，Ｇ１、Ｇ２、Ｇ３、Ｇ４…ゲート端子電極
Ｓ，Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５…ソース端子電極
Ｄ…ドレイン端子電極
ＳＣ、ＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４、ＳＣ５…ＶＩＡホール
【特許請求の範囲】
【請求項１】
第１中心周波数を有する第１増幅ユニットと、
前記第１増幅ユニットに並列に配置され、前記第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニットと、
第１増幅ユニットの入力と第２増幅ユニットの入力に接続された第１電力分配器と、
第１増幅ユニットの出力と第２増幅ユニットの出力に接続された第１電力合成器と
を備えることを特徴とする広帯域増幅器。
【請求項２】
前記第１増幅ユニットは、並列接続された２つの第２増幅セルと、前記第２増幅セルの入力に直列接続された１つの第１増幅セルとを備え、
前記第１増幅セルは、第１トランジスタと、前記第１トランジスタの入力側に接続された第１入力整合回路と、前記第１トランジスタの出力側に接続された第１出力整合回路とを備え、
前記第２増幅ユニットは、並列接続された２つの第４増幅セルと、前記第４増幅セルの入力に直列接続された１つの第３増幅セルとを備え、
前記第３増幅セルは、第２トランジスタと、前記第２トランジスタの入力側に接続された第２入力整合回路と、前記第２トランジスタの出力側に接続された第２出力整合回路とを備え、
前記第１入力整合回路は、前記第１中心周波数において、前記第１トランジスタの入力インピーダンスを変換し、前記第１出力整合回路は、前記第１中心周波数において、前記第１トランジスタの出力インピーダンスを変換すると共に、前記第２入力整合回路は、前記第２中心周波数において、前記第２トランジスタの入力インピーダンスを変換し、前記第２出力整合回路は、前記第２中心周波数において、前記第２トランジスタの出力インピーダンスを変換することを特徴とする請求項１に記載の広帯域増幅器。
【請求項３】
前記第１電力分配器は、ウィルキンソン型電力分配成器、ブランチカプラ型電力分配器、ラットレースカプラ型電力分配器、ランゲカプラ型電力分配器のいずれかであり、前記第１電力合成器は、ウィルキンソン型電力合成器、ブランチカプラ型電力合成器、ラットレースカプラ型電力合成器、ランゲカプラ型電力合成器のいずれかであることを特徴とする請求項２に記載の広帯域増幅器。
【請求項４】
前記第２増幅ユニットに並列に配置され、前記第１中心周波数よりも高く、前記第２中心周波数よりも低い第３中心周波数を有する第３増幅ユニット
をさらに備え、前記第３増幅ユニットの入力は、前記第１電力分配器に接続され、前記第３増幅ユニットの出力は、前記第１電力合成器に接続されたことを特徴とする請求項１に記載の広帯域増幅器。
【請求項５】
前記第１増幅ユニットは、並列接続された２つの第２増幅セルと、前記第２増幅セルの入力に直列接続された１つの第１増幅セルとを備え、
前記第１増幅セルは、第１トランジスタと、前記第１トランジスタの入力側に接続された第１入力整合回路と、前記第１トランジスタの出力側に接続された第１出力整合回路とを備え、
前記第２増幅ユニットは、並列接続された２つの第４増幅セルと、前記第４増幅セルの入力に直列接続された１つの第３増幅セルとを備え、
前記第３増幅セルは、第２トランジスタと、前記第２トランジスタの入力側に接続された第２入力整合回路と、前記第２トランジスタの出力側に接続された第２出力整合回路とを備え、
前記第３増幅ユニットは、並列接続された２つの第６増幅セルと、前記第６増幅セルの入力に直列接続された１つの第５増幅セルとを備え、
前記第５増幅セルは、第３トランジスタと、前記第３トランジスタの入力側に接続された第３入力整合回路と、前記第３トランジスタの出力側に接続された第３出力整合回路とを備え、
前記第１入力整合回路は、前記第１中心周波数において、前記第１トランジスタの入力インピーダンスを変換し、前記第１出力整合回路は、前記第１中心周波数において、前記第１トランジスタの出力インピーダンスを変換し、前記第２入力整合回路は、前記第２中心周波数において、前記第２トランジスタの入力インピーダンスを変換し、前記第２出力整合回路は、前記第２中心周波数において、前記第２トランジスタの出力インピーダンスを変換し、前記第３入力整合回路は、前記第３中心周波数において、前記第３トランジスタの入力インピーダンスを変換し、前記第３出力整合回路は、前記第３中心周波数において、前記第３トランジスタの出力インピーダンスを変換することを特徴とする請求項４に記載の広帯域増幅器。
【請求項６】
前記第１電力分配器は、ウィルキンソン型電力分配器、ブランチカプラ型電力分配器、ラットレースカプラ型電力分配器、ランゲカプラ型電力分配器のいずれかであり、前記第１電力合成器は、ウィルキンソン型電力合成器、ブランチカプラ型電力合成器、ラットレースカプラ型電力合成器、ランゲカプラ型電力合成器のいずれかであることを特徴とする請求項４に記載の広帯域増幅器。
【請求項７】
前記第２増幅ユニットに並列に配置され、前記第２中心周波数よりも高い第３中心周波数を有する第３増幅ユニットと、
第３増幅ユニットに並列に配置され、前記第３中心周波数よりも高い第４中心周波数を有する第４増幅ユニットと、
前記第３増幅ユニットの入力と前記第４増幅ユニットの入力に接続された第２電力分配器と、
前記第３増幅ユニットの出力と前記第４増幅ユニットの出力に接続された第２電力合成器と
を備えることを特徴とする請求項１に記載の広帯域増幅器。
【請求項８】
前記第１電力分配器の入力と前記第２電力分配器の入力に接続された第３電力分配器と、
前記第１電力合成器の出力と前記第２電力合成器の出力に接続された第３電力合成器と
を備えることを特徴とする請求項７に記載の広帯域増幅器。
【請求項９】
前記第１増幅ユニットは、並列接続された２つの第２増幅セルと、前記第２増幅セルの入力に直列接続された１つの第１増幅セルとを備え、
前記第１増幅セルは、第１トランジスタと、前記第１トランジスタの入力側に接続された第１入力整合回路と、前記第１トランジスタの出力側に接続された第１出力整合回路とを備え、
前記第２増幅ユニットは、並列接続された２つの第４増幅セルと、前記第４増幅セルの入力に直列接続された１つの第３増幅セルとを備え、
前記第３増幅セルは、第２トランジスタと、前記第２トランジスタの入力側に接続された第２入力整合回路と、前記第２トランジスタの出力側に接続された第２出力整合回路とを備え、
前記第３増幅ユニットは、並列接続された２つの第６増幅セルと、前記第６増幅セルの入力に直列接続された１つの第５増幅セルとを備え、
前記第５増幅セルは、第３トランジスタと、前記第３トランジスタの入力側に接続された第３入力整合回路と、前記第３トランジスタの出力側に接続された第３出力整合回路とを備え、
前記第４増幅ユニットは、並列接続された２つの第８増幅セルと、前記第８増幅セルの入力に直列接続された１つの第７増幅セルとを備え、
前記第７増幅セルは、第４トランジスタと、前記第４トランジスタの入力側に接続された第４入力整合回路と、前記第４トランジスタの出力側に接続された第４出力整合回路とを備え、
前記第１入力整合回路は、前記第１中心周波数において、前記第１トランジスタの入力インピーダンスを変換し、前記第１出力整合回路は、前記第１中心周波数において、前記第１トランジスタの出力インピーダンスを変換し、前記第２入力整合回路は、前記第２中心周波数において、前記第２トランジスタの入力インピーダンスを変換し、前記第２出力整合回路は、前記第２中心周波数において、前記第２トランジスタの出力インピーダンスを変換し、前記第３入力整合回路は、前記第３中心周波数において、前記第３トランジスタの入力インピーダンスを変換し、前記第３出力整合回路は、前記第３中心周波数において、前記第３トランジスタの出力インピーダンスを変換し、前記第４入力整合回路は、前記第４中心周波数において、前記第４トランジスタの入力インピーダンスを変換し、前記第４出力整合回路は、前記第４中心周波数において、前記第４トランジスタの出力インピーダンスを変換することを特徴とする請求項７に記載の広帯域増幅器。
【請求項１０】
前記第１電力分配器と、前記第２電力分配器と、前記第３電力分配器は、ウィルキンソン型電力分配器、ブランチカプラ型電力分配器、ラットレースカプラ型電力分配器、ランゲカプラ型電力分配器のいずれかであり、前記第１電力合成器と、前記第２電力合成器と、前記第３電力合成器は、ウィルキンソン型電力合成器、ブランチカプラ型電力合成器、ラットレースカプラ型電力合成器、ランゲカプラ型電力合成器のいずれかであることを特徴とする請求項８に記載の広帯域増幅器。
【請求項１１】
複数の増幅ユニットと、
前記複数の増幅ユニットの入力に接続されたＮ方向電力分配器と、
前記複数の増幅ユニットの出力に接続されたＮ方向電力合成器と
を備え、前記複数の増幅ユニットは、それぞれ互いに異なる中心周波数を有することを特徴とする広帯域増幅器。
【請求項１２】
前記第１のトランジスタは、
基板と
前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項２、５および９の内、いずれか１項に記載の広帯域増幅器。
【請求項１３】
前記第１のトランジスタは、
基板と、
前記基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記基板上に配置され、前記ゲートフィンガー電極、前記ソースフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびソース端子電極と、
前記基板上に配置され、前記ドレインフィンガー電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したドレイン端子電極と
を備えることを特徴とする請求項２、５および９の内、いずれか１項に記載の広帯域増幅器。
【請求項１４】
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、および半絶縁性基板のいずれかであることを特徴とする請求項１２または１３に記載の広帯域増幅器。
【請求項１５】
前記第１入力整合回路および前記第１出力整合回路は、ＭＩＭキャパシタを備えることを特徴とする請求項２、５および９の内、いずれか１項に記載の広帯域増幅器。
【請求項１】
第１中心周波数を有する第１増幅ユニットと、
前記第１増幅ユニットに並列に配置され、前記第１中心周波数よりも高い第２中心周波数を有する第２増幅ユニットと、
第１増幅ユニットの入力と第２増幅ユニットの入力に接続された第１電力分配器と、
第１増幅ユニットの出力と第２増幅ユニットの出力に接続された第１電力合成器と
を備えることを特徴とする広帯域増幅器。
【請求項２】
前記第１増幅ユニットは、並列接続された２つの第２増幅セルと、前記第２増幅セルの入力に直列接続された１つの第１増幅セルとを備え、
前記第１増幅セルは、第１トランジスタと、前記第１トランジスタの入力側に接続された第１入力整合回路と、前記第１トランジスタの出力側に接続された第１出力整合回路とを備え、
前記第２増幅ユニットは、並列接続された２つの第４増幅セルと、前記第４増幅セルの入力に直列接続された１つの第３増幅セルとを備え、
前記第３増幅セルは、第２トランジスタと、前記第２トランジスタの入力側に接続された第２入力整合回路と、前記第２トランジスタの出力側に接続された第２出力整合回路とを備え、
前記第１入力整合回路は、前記第１中心周波数において、前記第１トランジスタの入力インピーダンスを変換し、前記第１出力整合回路は、前記第１中心周波数において、前記第１トランジスタの出力インピーダンスを変換すると共に、前記第２入力整合回路は、前記第２中心周波数において、前記第２トランジスタの入力インピーダンスを変換し、前記第２出力整合回路は、前記第２中心周波数において、前記第２トランジスタの出力インピーダンスを変換することを特徴とする請求項１に記載の広帯域増幅器。
【請求項３】
前記第１電力分配器は、ウィルキンソン型電力分配成器、ブランチカプラ型電力分配器、ラットレースカプラ型電力分配器、ランゲカプラ型電力分配器のいずれかであり、前記第１電力合成器は、ウィルキンソン型電力合成器、ブランチカプラ型電力合成器、ラットレースカプラ型電力合成器、ランゲカプラ型電力合成器のいずれかであることを特徴とする請求項２に記載の広帯域増幅器。
【請求項４】
前記第２増幅ユニットに並列に配置され、前記第１中心周波数よりも高く、前記第２中心周波数よりも低い第３中心周波数を有する第３増幅ユニット
をさらに備え、前記第３増幅ユニットの入力は、前記第１電力分配器に接続され、前記第３増幅ユニットの出力は、前記第１電力合成器に接続されたことを特徴とする請求項１に記載の広帯域増幅器。
【請求項５】
前記第１増幅ユニットは、並列接続された２つの第２増幅セルと、前記第２増幅セルの入力に直列接続された１つの第１増幅セルとを備え、
前記第１増幅セルは、第１トランジスタと、前記第１トランジスタの入力側に接続された第１入力整合回路と、前記第１トランジスタの出力側に接続された第１出力整合回路とを備え、
前記第２増幅ユニットは、並列接続された２つの第４増幅セルと、前記第４増幅セルの入力に直列接続された１つの第３増幅セルとを備え、
前記第３増幅セルは、第２トランジスタと、前記第２トランジスタの入力側に接続された第２入力整合回路と、前記第２トランジスタの出力側に接続された第２出力整合回路とを備え、
前記第３増幅ユニットは、並列接続された２つの第６増幅セルと、前記第６増幅セルの入力に直列接続された１つの第５増幅セルとを備え、
前記第５増幅セルは、第３トランジスタと、前記第３トランジスタの入力側に接続された第３入力整合回路と、前記第３トランジスタの出力側に接続された第３出力整合回路とを備え、
前記第１入力整合回路は、前記第１中心周波数において、前記第１トランジスタの入力インピーダンスを変換し、前記第１出力整合回路は、前記第１中心周波数において、前記第１トランジスタの出力インピーダンスを変換し、前記第２入力整合回路は、前記第２中心周波数において、前記第２トランジスタの入力インピーダンスを変換し、前記第２出力整合回路は、前記第２中心周波数において、前記第２トランジスタの出力インピーダンスを変換し、前記第３入力整合回路は、前記第３中心周波数において、前記第３トランジスタの入力インピーダンスを変換し、前記第３出力整合回路は、前記第３中心周波数において、前記第３トランジスタの出力インピーダンスを変換することを特徴とする請求項４に記載の広帯域増幅器。
【請求項６】
前記第１電力分配器は、ウィルキンソン型電力分配器、ブランチカプラ型電力分配器、ラットレースカプラ型電力分配器、ランゲカプラ型電力分配器のいずれかであり、前記第１電力合成器は、ウィルキンソン型電力合成器、ブランチカプラ型電力合成器、ラットレースカプラ型電力合成器、ランゲカプラ型電力合成器のいずれかであることを特徴とする請求項４に記載の広帯域増幅器。
【請求項７】
前記第２増幅ユニットに並列に配置され、前記第２中心周波数よりも高い第３中心周波数を有する第３増幅ユニットと、
第３増幅ユニットに並列に配置され、前記第３中心周波数よりも高い第４中心周波数を有する第４増幅ユニットと、
前記第３増幅ユニットの入力と前記第４増幅ユニットの入力に接続された第２電力分配器と、
前記第３増幅ユニットの出力と前記第４増幅ユニットの出力に接続された第２電力合成器と
を備えることを特徴とする請求項１に記載の広帯域増幅器。
【請求項８】
前記第１電力分配器の入力と前記第２電力分配器の入力に接続された第３電力分配器と、
前記第１電力合成器の出力と前記第２電力合成器の出力に接続された第３電力合成器と
を備えることを特徴とする請求項７に記載の広帯域増幅器。
【請求項９】
前記第１増幅ユニットは、並列接続された２つの第２増幅セルと、前記第２増幅セルの入力に直列接続された１つの第１増幅セルとを備え、
前記第１増幅セルは、第１トランジスタと、前記第１トランジスタの入力側に接続された第１入力整合回路と、前記第１トランジスタの出力側に接続された第１出力整合回路とを備え、
前記第２増幅ユニットは、並列接続された２つの第４増幅セルと、前記第４増幅セルの入力に直列接続された１つの第３増幅セルとを備え、
前記第３増幅セルは、第２トランジスタと、前記第２トランジスタの入力側に接続された第２入力整合回路と、前記第２トランジスタの出力側に接続された第２出力整合回路とを備え、
前記第３増幅ユニットは、並列接続された２つの第６増幅セルと、前記第６増幅セルの入力に直列接続された１つの第５増幅セルとを備え、
前記第５増幅セルは、第３トランジスタと、前記第３トランジスタの入力側に接続された第３入力整合回路と、前記第３トランジスタの出力側に接続された第３出力整合回路とを備え、
前記第４増幅ユニットは、並列接続された２つの第８増幅セルと、前記第８増幅セルの入力に直列接続された１つの第７増幅セルとを備え、
前記第７増幅セルは、第４トランジスタと、前記第４トランジスタの入力側に接続された第４入力整合回路と、前記第４トランジスタの出力側に接続された第４出力整合回路とを備え、
前記第１入力整合回路は、前記第１中心周波数において、前記第１トランジスタの入力インピーダンスを変換し、前記第１出力整合回路は、前記第１中心周波数において、前記第１トランジスタの出力インピーダンスを変換し、前記第２入力整合回路は、前記第２中心周波数において、前記第２トランジスタの入力インピーダンスを変換し、前記第２出力整合回路は、前記第２中心周波数において、前記第２トランジスタの出力インピーダンスを変換し、前記第３入力整合回路は、前記第３中心周波数において、前記第３トランジスタの入力インピーダンスを変換し、前記第３出力整合回路は、前記第３中心周波数において、前記第３トランジスタの出力インピーダンスを変換し、前記第４入力整合回路は、前記第４中心周波数において、前記第４トランジスタの入力インピーダンスを変換し、前記第４出力整合回路は、前記第４中心周波数において、前記第４トランジスタの出力インピーダンスを変換することを特徴とする請求項７に記載の広帯域増幅器。
【請求項１０】
前記第１電力分配器と、前記第２電力分配器と、前記第３電力分配器は、ウィルキンソン型電力分配器、ブランチカプラ型電力分配器、ラットレースカプラ型電力分配器、ランゲカプラ型電力分配器のいずれかであり、前記第１電力合成器と、前記第２電力合成器と、前記第３電力合成器は、ウィルキンソン型電力合成器、ブランチカプラ型電力合成器、ラットレースカプラ型電力合成器、ランゲカプラ型電力合成器のいずれかであることを特徴とする請求項８に記載の広帯域増幅器。
【請求項１１】
複数の増幅ユニットと、
前記複数の増幅ユニットの入力に接続されたＮ方向電力分配器と、
前記複数の増幅ユニットの出力に接続されたＮ方向電力合成器と
を備え、前記複数の増幅ユニットは、それぞれ互いに異なる中心周波数を有することを特徴とする広帯域増幅器。
【請求項１２】
前記第１のトランジスタは、
基板と
前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項２、５および９の内、いずれか１項に記載の広帯域増幅器。
【請求項１３】
前記第１のトランジスタは、
基板と、
前記基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記基板上に配置され、前記ゲートフィンガー電極、前記ソースフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびソース端子電極と、
前記基板上に配置され、前記ドレインフィンガー電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したドレイン端子電極と
を備えることを特徴とする請求項２、５および９の内、いずれか１項に記載の広帯域増幅器。
【請求項１４】
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、および半絶縁性基板のいずれかであることを特徴とする請求項１２または１３に記載の広帯域増幅器。
【請求項１５】
前記第１入力整合回路および前記第１出力整合回路は、ＭＩＭキャパシタを備えることを特徴とする請求項２、５および９の内、いずれか１項に記載の広帯域増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−４９９０９（Ｐ２０１２−４９９０９Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１９１２８４（Ｐ２０１０−１９１２８４）
【出願日】平成２２年８月２７日（２０１０．８．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月２７日（２０１０．８．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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