強誘電体記憶装置およびその製造方法
【課題】強誘電体記憶装置の微細化を達成する。
【解決手段】基板１０に形成されたトランジスタ部分５０と、第一の層間膜６０を介して上部に形成され、トランジスタ５０のチャネル長方向に電極１００間をむすぶ方向が沿うように配置された強誘電体キャパシタとを備え、前記強誘電体膜９０の形成時に犠牲膜による溝を利用することにより、キャパシタの電極１００間の距離をリソグラフィーによる加工寸法以下に微細化することが可能となる。
【解決手段】基板１０に形成されたトランジスタ部分５０と、第一の層間膜６０を介して上部に形成され、トランジスタ５０のチャネル長方向に電極１００間をむすぶ方向が沿うように配置された強誘電体キャパシタとを備え、前記強誘電体膜９０の形成時に犠牲膜による溝を利用することにより、キャパシタの電極１００間の距離をリソグラフィーによる加工寸法以下に微細化することが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体記憶装置は不揮発性で記憶内容の書き換えが可能であり、種々の用途に広く用いられている。さらに用途を広げるためには、メモリサイズの大容量化とともにセルサイズの微細化が必須となっている。
【０００３】
セルサイズの微細化を目的として、トランジスタのチャネル長方向と平行に沿うように強誘電体キャパシタの両電極を配置した、いわゆる縦型キャパシタ構造を施したものがある（例えば特許文献１参照。）。
【０００４】
キャパシタの電極をシリコン基板と平行に配置したような平面型キャパシタの場合、セルの微細化に伴いキャパシタサイズも小さくなる。しかし、セルが微細化されても、ビット線に寄与する規制容量はキャパシタの縮小率に見合うほど小さくならない。従って、セルが微細化されるほど強誘電体キャパシタに蓄えられる電荷量に対してビット線の寄生容量がアンバランスに大きくなってしまう。
【０００５】
本発明が対象にしている縦型のキャパシタでは、キャパシタ面積がキャパシタの高さできめられるため、セルが微細化されて素子の横方向のサイズが小さくなっても、ビット線の寄生容量にバランスした電極間容量を保つことができる。
【０００６】
一方、強誘電体を反転させるために必要な電界は強誘電体材料に応じて決まっている。そこで、キャパシタに蓄えられている分極方向を反転させるのに必要な電圧を下げるためには、縦型キャパシタの場合、その強誘電体膜厚を薄くする必要がある。従来の加工技術ではキャパシタの電極間の距離はリソグラフィー技術の性能によって制御されているため、リソグラフィーで微細化の限界が決まってしまい、さらなるキャパシタの電極間の微細化が困難であり、従ってキャパシタの分極反転のための電圧をさげるのも困難であった。
【特許文献１】特開２００２−２８９７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、微細化可能な強誘電体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の強誘電体記憶装置は、基板上に形成されたＭＩＳトランジスタと、前記ＭＩＳトランジスタの上方に層間絶縁膜を介して形成され、前記ＭＩＳトランジスタのチャネル長方向に電極間をむすぶ方向が沿うように配置された強誘電体キャパシタとを備え、前記強誘電体キャパシタの前記電極間の距離が前記ＭＩＳトランジスタのゲート幅よりも短いことを特徴とする。
【０００９】
また、本発明の一態様の強誘電体記憶装置の製造方法は、基板上にＭＩＳトランジスタを形成する工程と、前記ＭＩＳトランジスタ上に絶縁膜を形成する工程と、前記絶縁膜上に犠牲膜を形成する工程と、前記犠牲膜を加工する工程と、前記犠牲膜の側壁に強誘電体膜を形成する工程と、前記犠牲膜を除去する工程と、前記強誘電体膜の側壁に電極を形成する工程とを備えることを特徴とする。
【００１０】
また、本発明の一態様の強誘電体記憶装置の製造方法は、基板上にＭＩＳトランジスタを形成する工程と、前記ＭＩＳトランジスタ上に絶縁膜を形成する工程と、前記絶縁膜上に第一の犠牲膜を形成する工程と、前記第一の犠牲膜を加工する工程と、前記第一の犠牲膜の側壁に第二の犠牲膜を形成する工程と、前記第一および第二の犠牲膜の間の溝を第三の犠牲膜で埋め込む工程と、前記第二の犠牲膜を除去する工程と、前記第二の犠牲膜を除去した後に形成される溝部に強誘電体膜を形成する工程と、前記第一および第三の犠牲膜を除去する工程と、前記第一および第三の犠牲膜を除去した後に形成される溝部に電極を形成する工程とを備えることを特徴とする。
【００１１】
さらに、本発明の一態様の強誘電体記憶装置の製造方法は、基板上にＭＩＳトランジスタを形成する工程と、前記ＭＩＳトランジスタ上に絶縁膜を形成する工程と、前記絶縁膜上に第一の犠牲膜を形成する工程と、前記第一の犠牲膜を加工する工程と、前記第一の犠牲膜の側壁に第二の犠牲膜を形成する工程と、前記第一の犠牲膜を除去する工程と、前記第一の犠牲膜を除去した後に形成される溝部に電極を埋め込み形成する工程と、前記第二の犠牲膜を除去する工程と、前記第二の犠牲膜を除去した後に形成される溝部に強誘電体を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、微細化した強誘電体記憶装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下に本発明による実施例を説明する。
【実施例１】
【００１４】
図１は、本発明の実施例１に係る強誘電体記憶装置の構造を示すビット線に沿う方向の断面図である。
【００１５】
Ｓｉの基板１０上にたとえばシリコン酸化膜あるいはシリコン窒素酸化膜からなるゲート絶縁膜２０、たとえば不純物添加多結晶シリコンなどからなるゲート電極３０、拡散層４０からなるトランジスタ５０が備えられている。ゲート電極３０の周囲は第一の層間膜６０によって絶縁されている。
【００１６】
拡散層４０上にはチタンやタングステンなどの導電材料によって埋め込まれたプラグ７０があり、プラグ７０の上部はキャパシタの電極１００と電気的に接続されている。トランジスタ５０のチャネル長方向に向かいあう位置関係で電極１００が備えられている。電極１００の材料としては、たとえばＰｔ，ＲｕＯ２，ＩｒＯ２、Ｔｉ，ＴｉＮなどがある。
【００１７】
トランジスタ５０上には、第一の層間膜６０を介してたとえばＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘＯ３））からなる強誘電体膜９０が備えられている。強誘電体膜９０の材料は、ＰＺＴでなくとも、ＳＢＴ（ＳｒＢｉ２Ｔａ2Ｏ９）、あるいはＢＬＴ（（ＢｉＬａ）４Ｔｉ３Ｏ１２）およびこれらの材料にＳｒ，Ｂａ、Ｃａ，Ｌａ、Ｎｂ，Ｗ、Ｍｇ、Ｃｏ，Ｆｅ，Ｎｉ，Ｍｎなどの元素を添加した強誘電体材料などでもよい。電極１００と強誘電体膜９０は電気的に接続されている。
【００１８】
トランジスタ５０と、第一の層間膜６０を介した強誘電体膜９０および強誘電体膜９０の向かい合う二つの電極１００からなるキャパシタを１つのセルと定義する。
【００１９】
隣り合うセル間は、たとえばＳｉＯ２、ＢＰＳＧ、ＢＳＧ，ＰＳＧあるいはこれらのフッ素添加膜からなる第三の層間膜１１０によって絶縁されている。
【００２０】
複数のセルが直列に接続された構成となっている構造をチェーン構造とよぶ。セルはたとえば８個直列に接続することが可能であり、８個でなくとも１６個、３２個またはそれ以上でも、また8個以下でもよい。また、チェーンの一端の拡散層は、この１チェーンを選択するか否かを決定するブロック選択トランジスタ（図示せず）を介してビット線１３０と接続している。チェーンの反対端はプレート線が接続され、さらに各セルは紙面に垂直な方向にゲート電極３０を介してワード線に接続された構成になっている。
【００２１】
強誘電体記憶装置の製造方法を図２から図４のビット線に沿う方向の工程断面図を用いて説明する。
【００２２】
まず、基板１０の上に絶縁膜、電極膜を堆積する。ここでフォトリソグラフィーとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、電極膜を加工し、ゲート電極３０を形成する。
【００２３】
次に、例えばイオン注入法により、基板１０中に不純物を注入し拡散層４０を形成する。
【００２４】
次に、ゲート電極の側部および上部を周囲から絶縁するために、この上に第一の層間膜６０を堆積し、その上部をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化する。ここまでの工程でゲート絶縁膜２０、ゲート電極３０、拡散層４０からなるトランジスタ５０が形成される。
【００２５】
つぎに、拡散層４０の上部にプラグ７０を形成する工程に入る。プラグ７０の形成方法は、フォトリソグラフィーとＲＩＥを用い、プラグを形成する位置に相当する第一の層間膜６０を基板１０の表面までエッチングする。
【００２６】
その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法でタングステンなどの高融点金属を堆積してプラグ内に埋め込み、表面を平坦化する。ここで、プラグ内壁におけるタングステンの酸化防止のために、コンタクトメタルとしてＴｉおよびＴｉＮなどを堆積してもよい。また、プラグの上部にシリコン窒化膜などを堆積しておくと、後の工程で酸化雰囲気中における熱処理時にプラグの上部が酸化されるのを防ぐ効果があり好ましい。
【００２７】
次に、プラグ上部をＣＭＰにより平坦化したあとで、第二の層間膜８０ａを全面に堆積する。このときの第二の層間膜８０ａとしては、シリコン窒化膜をとシリコン酸化膜の積層を堆積する。シリコン窒化膜かシリコン酸化膜のいずれかの堆積膜でもよく、シリコン窒素酸化膜でもよい。シリコン窒化膜とシリコン酸化膜の積層の場合では、たとえば膜厚がそれぞれ約１５０ｎｍであれば、後の工程で酸化雰囲気中でアニールする際のトランジスタの酸化防止としての効果が期待できる。
【００２８】
また、第二の層間膜８０ａの一部として、さらにたとえば膜厚が約２０ｎｍの薄いアルミナ膜を堆積してもよい。このアルミナ層は、後でこの上に堆積する強誘電体膜を結晶化する際の結晶性を向上させる効果と、あとの工程で堆積する強誘電体膜と犠牲膜であるシリコン酸化膜との反応を防止する効果がある。薄いアルミナは、たとえばＡＬＣＶＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ ＣＶＤ）やスパッタ法を用いて堆積する方法などがある。
【００２９】
次に、平坦化した表面上に犠牲膜１４０を形成するための工程に入る。この犠牲膜１４０は後の工程で取り除かれ、残らない。この犠牲膜１４０は、たとえば約２００ｎｍの厚さのシリコン酸化膜を堆積する。
【００３０】
次に、このシリコン酸化膜をフォトリソグラフィーとＲＩＥによって加工し、図２（ａ）に示すように、溝１５０ａを形成する。ここで、この犠牲膜１４０をＲＩＥで加工する際には、下地にＲＩＥエッチングのストッパーとして機能するような膜があることが望ましい。本実施例の場合は、下地膜中にシリコン窒化膜があるので、これをエッチングのストッパー層として利用することができる。また、薄いアルミナ層などを下地に堆積しておき、これをエッチングのストッパー層として利用することもできる。また、この犠牲膜１４０を加工して形成する溝１５０ａは、隣り合う二つのプラグ７０間であるように位置あわせを行うことが好ましい。
【００３１】
次に図２（ｂ）に示すように、犠牲膜１４０および溝１５０ａ上の全面に強誘電体膜９０ａを堆積する。ここでの犠牲膜１４０の側壁に堆積した膜の水平方向の厚さが、将来の強誘電体キャパシタの誘電体の水平方向の膜厚となるので、キャパシタの容量および駆動する電圧によって必要な電界が得られるように強誘電体９０ａの堆積膜厚を決定する。このとき、犠牲膜１４０の側壁の被覆率を高めるために、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を使うとよい。犠牲膜１４０の側壁には均一な膜厚で強誘電体膜９０ａを堆積することが望ましいが、犠牲膜１４０の側壁の上部と下部で異なる膜厚となる堆積膜であってもよい。また、犠牲膜１４０の角部で厚くてもよい。
【００３２】
次に、ＲＩＥを用いて全面をエッチバックし、犠牲膜１４０の両側壁の強誘電体膜９０ａを第一の強誘電体膜９０ｂおよび第二の強誘電体膜９０ｃに分離し、溝１５０ｂを形成する（図３（ａ）参照）。このとき、第二の層間膜８０a上にアルミナ膜が堆積されている場合には、溝１５０ｂ部の下地アルミナ膜がＲＩＥのエッチングストッパーとして使えるので好ましい。
【００３３】
ここでフッ酸、フッ化アンモニウム、あるいは燐酸などを用いたウェットエッチング等の方法あるいはＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を用いて、犠牲膜１４０および犠牲膜１４０の下部の第二の層間膜を除去し、溝１５０ｃを形成する。このとき、強誘電体膜の部分は図３（ｂ）に示すように、第一の強誘電体膜９０ｂと第二の強誘電体膜９０ｃに完全に分離される。強誘電体９０ｂと９０ｃは隣り合う素子であり、犠牲膜１４０と接していた面が異なる点に特徴をもつが、以後共通して強誘電体膜９０とよぶ。また、強誘電体膜９０の下部の第二の層間膜８０は除去されずに残る。
【００３４】
ここで、熱処理により強誘電体膜９０の結晶化を行ってもよい。熱処理条件として、たとえば、酸素雰囲気中でアニール温度が約７００℃、約１時間である。
【００３５】
次に図４（ａ）に示すように、溝１５０ｃおよび強誘電体膜９０の全面にキャパシタ電極１００ａを堆積する。溝１５０ｃの底部で、電極１００ａとプラグ７０とは電気的に接続している。電極１００ａの成膜方法は、溝１５０ｃの側壁と溝底部に段差被覆性よく堆積できるＭＯＣＶＤ法などが望ましいが、他の手法を用いてもよい。溝の上端部と底部で電極１００ａの膜厚が不均一であってもよい。次にフォトリソグラフィーとＲＩＥにより、紙面前後方向に位置する同一ワード線上のセルの電極を分離する。
【００３６】
次に電極１００ａの間の溝１５０ｃに第三の層間膜１１０を堆積し、溝１５０ｃを完全に埋め込んだ後、平坦化のためのＣＭＰを行う。
【００３７】
続いて、図４（ｂ）に示されるように、強誘電体膜９０の上部の電極１００ａが除去され電極１００ａが二つに分離されるまでＣＭＰを行う。このとき第三の層間膜１１０の平坦化のためのＣＭＰ工程と強誘電体膜９０の上部の電極１００ａを取り除くＣＭＰ工程は連続しておこなってもよい。
【００３８】
次に、上部に第四の層間膜１２０を堆積しその表面をＣＭＰで平坦に加工し、さらにその上部に導電材料を堆積し表面を平坦化してビット線１３０を形成する（図１参照）。この後、チェーン端のブロック選択トランジスタ（図示せず）を介してビット線１３０に接続し、チェーンの反対端をプレート線に接続する工程を通して、チェーン型強誘電体記憶装置が完成する。
【００３９】
本実施例によれば、従来の強誘電体記憶装置とは異なり、強誘電体膜９０の膜の幅、すなわち向かい合う両電極間の距離をリソグラフィー技術を用いずに加工することが可能となり、リソグラフィーの加工限界によらず強誘電体膜９０の膜の幅、すなわち強誘電体キャパシタの容量を制御することが可能となる。これによって強誘電体キャパシタの微細化が可能になり、強誘電体キャパシタの電極間の距離がセルの最小加工寸法に制御することが可能となる。これにより、セルのトランジスタのゲート幅すなわち、ゲート電極３０の加工寸法よりも微細な電極間距離の加工が可能となる。強誘電体キャパシタの電極間を微細にすることにより、さらに強誘電体記憶装置の駆動電圧を低減化することが可能になる。また、強誘電体キャパシタの電極間の距離をきわめて容易に制御できることから、キャパシタ特性のばらつきを抑制することが可能となる。
【実施例２】
【００４０】
実施例１では犠牲膜１４０の側壁に強誘電体膜９０を形成したが、実施例２では第一の犠牲膜と第二の犠牲膜を用いて形成する溝に強誘電体膜を堆積する点で実施例１と異なる。
【００４１】
本発明の実施例２に係る強誘電体記憶装置の構造を示すビット線方向の断面は実施例１と同じ図１である。
【００４２】
基板１０上にゲート絶縁膜２０、ゲート電極３０、拡散層４０からなるトランジスタ５０が備えられている。ゲート電極３０の周囲は第一の層間膜６０によって絶縁されている。
【００４３】
拡散層４０上には導電材料によって埋め込まれたプラグ７０があり、プラグ７０の上部はキャパシタの電極１００と電気的に接続されている。トランジスタ５０のチャネル長方向に向かいあう位置関係で電極１００が備えられている。
【００４４】
トランジスタ５０上には、第一の層間膜６０を介してたとえばＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘＯ３））からなる強誘電体膜９０が備えられている。電極１００と強誘電体膜９０は電気的に接続されている。
【００４５】
トランジスタ５０と、第一の層間膜６０を介した強誘電体膜９０および強誘電体膜９０の向かい合う二つの電極１００からなるキャパシタを１つのセルと定義する。隣り合うセル間は、第三の層間膜１１０によって絶縁されている。
【００４６】
複数のセルが直列に接続されたチェーン構造を備え、チェーンの一端の拡散層はこの１チェーンを選択するか否かえを決定するブロック選択トランジスタ（図示せず）を介してビット線１３０と接続している。チェーンの反対端はプレート線が接続され、さらに各セルは紙面に垂直な方向にゲート電極３０を介してワード線に接続された構成になっている。
【００４７】
本実施例の製造方法を図５から図９のビット線に沿う方向の工程断面図を用いて説明する。
【００４８】
まず、基板１０の上に絶縁膜、電極膜を堆積する。ここでフォトリソグラフィーとＲＩＥにより、電極膜を加工し、ゲート電極３０を形成する。
【００４９】
次に、イオン注入法により、基板１０中に不純物を注入し拡散層４０を形成する。
【００５０】
次に、ゲート電極の側部および上部を周囲から絶縁するために、この上に第一の層間膜６０を堆積し、その上部をＣＭＰにより平坦化する。
【００５１】
つぎに、拡散層４０の上部の第一の層間膜６０にプラグ７０を形成し、ＣＶＤ法などで導電材料を堆積してプラグ内に埋め込み、表面を平坦化する。
【００５２】
次に、プラグ上部をＣＭＰにより平坦化したあとで、第二の層間膜８０を全面に堆積する。また、第二の層間膜８０上に薄いアルミナ膜を全面に堆積してもよい。
【００５３】
次に、平坦化した表面上に第一の犠牲膜１４０ａを形成する。この第一の犠牲膜１４０ａは後の工程で取り除かれ、残らない。この第一の犠牲膜１４０ａは、たとえば約２００ｎｍの厚さのシリコン酸化膜を堆積し、このシリコン酸化膜をフォトリソグラフィーとＲＩＥによって加工し、図５（ａ）に示すように、溝１５０ａを形成する。ここで、この第一の犠牲膜１４０ａをＲＩＥで加工する際には、下地にＲＩＥエッチングのストッパーとして機能するような膜があることが望ましい。本実施例の場合は、下地膜中にシリコン窒化膜があるので、これをエッチングのストッパー層として利用することができる。また、薄いアルミナ層などを下地に堆積しておき、これをエッチングのストッパー層として利用することもできる。また、この犠牲膜１４０を加工して形成する溝１５０ａは、隣り合う二つのプラグ７０間であるように位置あわせを行うことが好ましい。ここまでは実施例１と同様の工程である。
【００５４】
次に図５（ｂ）に示すように、第一の犠牲膜１４０ａおよび溝１５０ａ上の全面にたとえばシリコン窒化膜からなる第二の犠牲膜１６０ａを堆積する。このとき、犠牲膜１４０の側壁の被覆率を高めるために、ＭＯＣＶＤ法などを使うとよい。第一の犠牲膜１４０ａの側壁には均一な膜厚で第二の犠牲膜１６０ａを堆積することが望ましいが、第一の犠牲膜１４０ａの側壁に堆積した第二の犠牲膜１６０ａの上部と下部で膜厚が異なる堆積膜であってもよい。また、第一の犠牲膜１４０ａの角部で厚くてもよい。このとき、第一の犠牲膜１４０の側壁に堆積した第二の犠牲膜１６０ａの水平方向の膜厚が将来形成される強誘電体膜の水平方向の膜厚に相当する。
【００５５】
次に、図６（ａ）に示すように、ＲＩＥを用いて全面をエッチバックし、第一の犠牲膜１４０ａの両側壁の第二の犠牲膜１６０ａを分離し、溝１５０ｂを形成する。このとき、第二の層間膜８０a上にアルミナ膜が堆積されている場合には、溝１５０ｂ部の下地アルミナ膜がＲＩＥのエッチングストッパーとして使えるので好ましい。
【００５６】
次に図６（ｂ）に示すように、加工された第一の犠牲膜１４０、第二の犠牲膜１６０上にたとえばシリコン酸化膜からなる第三の犠牲膜１７０ａを全面に堆積し、溝１５０ｂを完全に埋め込む。このとき、溝１５０ｂの上部に完全に埋め込まれないボイドや凹んだ形状の窪み１７０ｂが形成される場合があるが、図６（ｂ）に示すように、第三の犠牲膜１７０ａの厚さが十分にあり、窪み１７０ｂの底部が第一の犠牲膜１４０ａおよび第二の犠牲膜１６０ａの高さに達していなければ第三の犠牲膜１７０が次のＣＭＰの工程で平坦化されるので問題にならない。
【００５７】
次にＣＭＰにより、第三の犠牲膜１７０ａを第一の犠牲膜１４０および第二の犠牲膜１６０と同じ高さまで削り、平坦化する（図７（ａ）参照）。
【００５８】
ここで第二の犠牲膜１６０を除去するためのウェットエッチングあるいはＣＤＥを行う。第二の犠牲膜１６０にシリコン窒化膜を用いた場合には、例えば高温の燐酸などをエッチングに使うことができる。これにより、図７（ｂ）に示すように、第一の犠牲膜１４０と第三の犠牲膜１７０が交互に残り、その間には溝１５０ｃが形成される。
【００５９】
次に、図８（ａ）に示すように溝１５０ｃを完全に埋めるように、強誘電体膜９０ｄを堆積する。強誘電体膜９０ｄの堆積方法としては、たとえばＭＯＣＶＤ法を用いることができる。また、強誘電体膜を形成する前に、第一の犠牲膜１４０と第三の犠牲膜１７０の表面に薄いアルミナなどの材料を堆積させておくと、強誘電体膜の堆積中に強誘電体膜と犠牲膜との反応を抑制する効果が期待できる。また、薄いアルミナを下地にした場合には、強誘電体膜を結晶化する際の結晶化を良くする効果も期待できる。
【００６０】
次に、図８（ｂ）に示すように、ＣＭＰによって強誘電体膜９０ｄの一部を除去し、第一の犠牲膜１４０および第二の犠牲膜１７０と同じ高さまで強誘電体９０を加工する。
【００６１】
ここで、熱処理により強誘電体膜９０の結晶化を行ってもよい。熱処理条件として、たとえば、酸素雰囲気中でアニール温度が約７００℃、約１時間である。
【００６２】
次に、第一の犠牲膜１４０および第三の犠牲膜１７０をエッチングにより除去する。さらに、第一の犠牲膜１４０および第三の犠牲膜１７０の下部の第二の層間膜８０ａも除去する。これにより、図９（ａ）に示すように、強誘電体膜９０が独立した形状となる。
【００６３】
この後の工程は実施例１の図４と同様であり、図９（ｂ）に示すように、溝１５０ｄおよび強誘電体膜９０全面にキャパシタの電極１００ａを堆積する。溝１５０ｄの底部で、電極１００ａとプラグ７０とは電気的に接続している。電極１００ａの成膜方法は、溝１５０ｃの側壁と溝底部に段差被覆性よく堆積できるＭＯＣＶＤ法などが望ましいが、他の手法によってもよい。溝の上端部と底部で膜厚が不均一であってもよい。
【００６４】
次にフォトリソグラフィーとＲＩＥにより、紙面前後方向に位置する同一ワード線上のセルの電極を分離する。
【００６５】
次に電極１００ａの間の溝１５０ｄに第三の層間膜１１０を堆積し、溝１５０ｄを完全に埋め込んだ後、図９（ｃ）に示されるように、強誘電体膜９０の上部の電極１００ａが除去され電極１００が二つに分離されるまでＣＭＰを行う。このとき第三の層間膜１１０の平坦化のためのＣＭＰ工程と強誘電体膜９０の上部の電極１００ａを取り除くＣＭＰ工程は連続しておこなってもよい。
【００６６】
次に、上部に第四の層間膜１２０を堆積しその表面をＣＭＰで平坦に加工し、さらにその上部に導電材料を堆積し表面を平坦化してビット線１３０を形成する（図１参照）。この後、チェーン端のブロック選択トランジスタ（図示せず）を介してビット線１３０に接続し、チェーンの反対端をプレート線に接続する工程を通して、チェーン型強誘電体記憶装置が完成する。
【００６７】
本実施例によれば、実施例１の効果に加えて、さらに以下のような効果が期待される。すなわち、実施例１では犠牲膜１４０の側壁を利用して強誘電体膜を堆積しているため、片側のみが犠牲膜１４０と接して形成されることになる。犠牲膜１４０と接している面と接していない面では強誘電体膜の結晶成長性が異なる可能性が高く、これにより強誘電体キャパシタの電気的特性が、電圧を印加する極性によって非対称となる可能性が高い。これに比較して実施例２の方法では、第二の犠牲膜１４０および第三の犠牲膜１７０を用いることにより、強誘電体膜９０の左右の面がほぼ同じ条件下で結晶成長させることが可能となり、上記のような電気的特性の極性が発生する可能性が低くなる。
【実施例３】
【００６８】
実施例１および実施例２では、犠牲膜を用いて形成した溝に強誘電体膜を堆積し、その後で電極を形成したが、実施例３では犠牲膜を用いて形成した溝に先に電極を堆積し、後から強誘電体膜を堆積する点で異なっている。
【００６９】
本発明の実施例３に係る強誘電体記憶装置の構造を示すビット線に沿う方向の断面図を図１０に示す。
【００７０】
基板１０上にゲート絶縁膜２０、ゲート電極３０、拡散層４０からなるトランジスタ５０が備えられている。ゲート電極３０の周囲は第一の層間膜６０によって絶縁されている。拡散層４０上にはプラグ７０があり、プラグ７０の上部はキャパシタの電極１００と電気的に接続されている。トランジスタ５０のチャネル長方向に向かいあう位置関係で電極１００が備えられている。
【００７１】
トランジスタ５０上には、第一の層間膜６０を介して強誘電体膜９０が備えられている。電極１００と強誘電体膜９０は電気的に接続されている。隣り合うセル間は、電極によって完全に埋め込まれ、セル間に層間膜を用いていない点で実施例１および実施例２と異なっている。
【００７２】
複数のセルが直列に接続されたチェーン構造を備え、チェーンの一端の拡散層はこの１チェーンを選択するか否かえを決定するブロック選択トランジスタ（図示せず）を介してビット線１３０と接続している。チェーンの反対端はプレート線が接続され、さらに各セルは紙面に垂直な方向にゲート電極３０を介してワード線に接続された構成になっている。
【００７３】
本実施例の製造方法を図１１から図１３のビット線に沿う方向の工程断面図を用いて説明する。
【００７４】
まず、基板１０の上に絶縁膜、電極膜を堆積する。ここでフォトリソグラフィーとＲＩＥにより、電極膜を加工し、ゲート電極３０を形成する。
【００７５】
次に、イオン注入法により、基板１０中に不純物を注入し拡散層４０を形成する。
【００７６】
次に、ゲート電極の側部および上部を周囲から絶縁するために、この上に第一の層間膜６０を堆積し、その上部をＣＭＰにより平坦化する。
【００７７】
次に、拡散層４０の上部の第一の層間膜６０にプラグ７０を形成し、ＣＶＤ法などで導電材料を堆積してプラグ内に埋め込み、表面を平坦化する。
【００７８】
次に、プラグ上部をＣＭＰにより平坦化したあとで、第二の層間膜８０を全面に堆積する。また、第二の層間膜８０上に薄いアルミナ膜を全面に堆積してもよい。
【００７９】
次に、平坦化した表面上に第一の犠牲膜１４０ａを堆積し、ＲＩＥにより加工する。さらに第一の犠牲膜１４０ａおよび溝１５０ａ上全面に第二の犠牲膜１６０ａを堆積し、ＣＭＰを行う（図１１（ａ）参照）。このとき、第一の犠牲膜１４０の側壁に堆積した第二の犠牲膜１６０ａの膜厚が将来形成される強誘電体膜の膜厚に相当する。
【００８０】
ここで、図１１（ｂ）に示すように、ＣＤＥやウェットエッチングを用いて第一の犠牲膜１４０を除去し、さらに、第一の犠牲膜１４０の下部にある第二の層間膜８０も除去し、溝１５０ｂを形成する。ここまでは実施例２と同様である。
【００８１】
次に、図１２（ａ）に示すようにこの溝１５０ｂを完全に埋め込むように、電極１００ｂを堆積し、ＣＭＰにより表面を平坦化する。この電極１００ｂの堆積方法としては、たとえばＭＯＣＶＤ法が用いられる。また、電極１００ｂの材料として、たとえばＰｔ，Ｉｒ，ＳＲＯ（ＳｒＲｕＯ３）やＬＳＣＯ（（Ｌａ Ｓｒ）ＣｏＯ３）またはＬａＮｉＯ３などを用いることができる。この後の工程で堆積する強誘電体膜とこれらの電極材料が反応しにくいことが好ましい。溝１５０ｂの底部で、電極１００ｂとプラグ７０とは電気的に接続している。
【００８２】
次に、第二の犠牲膜１６０をＣＤＥまたはウェットエッチング法を用いて除去し、溝１５０ｅを形成する。このとき、第二の犠牲膜１６０の下部にあたる溝１９０の底部分にある第二の層間膜８０は除去せずに残しておく(図１２（ｂ）参照)。
【００８３】
ここで、溝１５０ｅを完全に埋め込むように強誘電体膜９０ｅを堆積する（図１３（ａ）参照）。強誘電体膜１８０の堆積方法としては、たとえばＭＯＣＶＤ法を用いることができる。そして、ＣＭＰにより強誘電体膜９０ｅの表面を電極１００ｂと同じ高さまで削る。
【００８４】
ここで、熱処理により強誘電体膜９０の結晶化を行ってもよい。熱処理条件として、たとえば、酸素雰囲気中でアニール温度が約７００℃、約１時間である。
【００８５】
次にフォトリソグラフィーとＲＩＥにより、紙面前後方向に位置する同一ワード線上のセルの電極を分離する。
【００８６】
次に、上部に第四の層間膜１２０を堆積しその表面をＣＭＰで平坦に加工し、さらにその上部に導電材料を堆積し表面を平坦化してビット線１３０を形成する（図１０参照）。この後、チェーン端のブロック選択トランジスタ（図示せず）を介してビット線１３０に接続し、チェーンの反対端をプレート線に接続する工程を通して、チェーン型強誘電体記憶装置が完成する。
【００８７】
本実施例によれば、実施例１および実施例２の効果に加えて、さらに以下のような効果が期待される。すなわち、実施例１および実施例２では、先に強誘電体膜９０を犠牲膜からなる溝中に埋め込んでいるため、強誘電体膜の堆積時に犠牲膜表面と強誘電体膜との反応が起こらないように注意する必要がある。たとえば、犠牲膜表面に強誘電体膜との反応を抑制するために薄いアルミナ膜を堆積するなどの方法をとることができる。しかし、実施例３では強誘電体膜を埋め込む溝はたとえばＰｔ、Ｉｒ，Ｒｕ，Ｌａなどを含む各種金属材料を用いることが可能であり、これらの電極材料と強誘電体膜は直接堆積しても反応が起きにくいので、上記のような注意を払う必要がない。
【００８８】
なお、実施例３の電極１００ｂを埋め込む工程で、電極材料による溝１５０ｂの埋め込みが不完全な場合には、溝１５０ｂの中央部に溝形状の“す”が形成され、強誘電体膜を堆積する工程でこの“す”にも強誘電体膜が入り込む可能性があり、この場合図１３（ｂ）に示すような形状になるが、電極１００ｂの一部に強誘電体膜が入ることによる悪影響はないので、このような構造であってもよい。また、このような“す”の形状を避けるために電極材料１００ｂを厚く堆積する方法もあるが、工程のスループットなどから考えて現実的でない場合には、電極の中央部に隙間形状の“す”をのこし、ここにＰＺＴなどの強誘電体膜を埋め込むことも可能である。
【実施例４】
【００８９】
実施例４は実施例３のプラグ形成の工程を第二の層間膜堆積の工程後に入れ替えた場合である。
【００９０】
本発明の実施例４に係る強誘電体記憶装置の構造を示すビット線に沿う方向の断面図を図１４に示す。
【００９１】
基板１０上にゲート絶縁膜２０、ゲート電極３０、拡散層４０からなるトランジスタ５０が備えられている。ゲート電極３０の周囲は第一の層間膜６０ｂによって絶縁されている。拡散層４０上にはプラグ７０ｂがあり、プラグ７０ｂの上部はキャパシタの電極１００と電気的に接続されている。トランジスタ５０のチャネル長方向に向かいあう位置関係で電極１００が備えられている。
【００９２】
トランジスタ５０上には、第一の層間膜６０を介して強誘電体膜９０が備えられている。電極１００と強誘電体膜９０は電気的に接続されている。第二の層間膜がプラグ７０ｂの部分のみ除去され加工されている点で実施例３と異なっている。
【００９３】
複数のセルが直列に接続されたチェーン構造を備え、チェーンの一端の拡散層はこの１チェーンを選択するか否かえを決定するブロック選択トランジスタ（図示せず）を介してビット線１３０と接続している。チェーンの反対端はプレート線が接続され、さらに各セルは紙面に垂直な方向にゲート電極３０を介してワード線に接続された構成になっている。
【００９４】
本実施例の製造方法を図１５から図１７のビット線に沿う方向の工程断面図を用いて説明する。
【００９５】
まず、基板１０の上に絶縁膜、電極膜を堆積する。ここでフォトリソグラフィーとＲＩＥにより、電極膜を加工し、ゲート電極３０を形成する。次に、イオン注入法により、基板１０中に不純物を注入し拡散層４０を形成する。次に、ゲート電極の側部および上部を周囲から絶縁するために、この上に第一の層間膜６０を堆積し、その上部をＣＭＰにより平坦化する。ここまでは実施例３と同様である。
【００９６】
ここで、第二の層間膜６０を全面に堆積する。また、第二の層間膜６０上に薄いアルミナ膜を全面に堆積してもよい。次に、第二の層間膜６０をフォトリソグラフィーおよびＲＩＥによってプラグ部分を加工し、ＣＶＤ法などで導電材料を堆積してプラグ内に埋め込み、表面を平坦化してプラグ７０ｂを形成する。このように、プラグ７０ｂ部分以外の第二の層間膜を残すことによって第二の層間膜上に強誘電体膜９０を形成するときに強誘電体膜９０の結晶方位の制御性が良くなる効果がある。
【００９７】
次に、平坦化した表面上に第一の犠牲膜１４０ａを堆積し、ＲＩＥにより加工する。さらに第一の犠牲膜１４０ａおよび溝１５０ａ上全面に第二の犠牲膜１６０ａを堆積する（図１５（ａ）参照）。このとき、第一の犠牲膜１４０の側壁に堆積した第二の犠牲膜１６０ａの膜厚が将来形成される強誘電体膜の膜厚に相当する。
【００９８】
ここで、図１５（ｂ）に示すように、ＣＤＥやウェットエッチングを用いて第一の犠牲膜１４０を除去する。このとき、実施例４ではあらかじめ第一の犠牲膜の下には第二の層間膜８０は取り除かれている。これ以降の工程は実施例３と同様である。
【００９９】
まず、図１６（ａ）に示すようにこの溝１５０ｂを完全に埋め込むように、電極１００ｄを堆積し、ＣＭＰにより表面を平坦化する。この電極１００ｄの堆積方法としては、たとえばＭＯＣＶＤ法が用いられる。また、電極１００ｄの材料として、たとえばＩｒやＰｔを用いる。溝１５０ｂの底部で、電極１００ｄとプラグ７０と電気的に接続している。
【０１００】
次に、第二の犠牲膜１６０をＣＤＥまたはウェットエッチング法を用いて除去し、溝１５０ｆを形成する。
【０１０１】
ここで、溝１５０ｆを完全に埋め込むように強誘電体膜９０ｆを堆積する。強誘電体膜９０ｆの堆積方法としては、たとえばＭＯＣＶＤ法を用いることができる。そして、ＣＭＰにより強誘電体膜９０ｆの表面を電極１００ｄと同じ高さまで削る（図１７（ａ）参照）。
【０１０２】
ここで、熱処理により強誘電体膜９０の結晶化を行ってもよい。熱処理条件として、たとえば、酸素雰囲気中でアニール温度が約７００℃、約１時間である。
【０１０３】
次にフォトリソグラフィーとＲＩＥにより、紙面前後方向に位置する同一ワード線上のセルの電極を分離する。
【０１０４】
次に、上部に第四の層間膜１２０を堆積しその表面をＣＭＰで平坦に加工し、さらにその上部に導電材料を堆積し表面を平坦化してビット線１３０を形成する（図１４（ａ）参照）。この後、チェーン端のブロック選択トランジスタ（図示せず）を介してビット線１３０に接続し、チェーンの反対端をプレート線に接続する工程を通して、チェーン型強誘電体記憶装置が完成する。
【０１０５】
本実施例によれば、実施例１から実施例３の効果に加えて、さらに以下のような効果が期待される。すなわち、プラグ７０ｂ部分以外の第二の層間膜を残すことによって強誘電体膜９０の結晶方位の制御性が良くなる効果がある。
【０１０６】
なお、実施例４の電極１００ｂを埋め込む工程でも実施例３と同様に、溝１５０ｂの中央部に溝形状の“す”が形成され、この“す”にも強誘電体膜が入り込んだ図１７（ｂ）のような形状になる可能性があるが、問題はない。
【０１０７】
なお、本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例えば、電極の材料はＲｕなどの金属材料でもよく、ＩｒＯ２、ＲｕＯ２などの導電性のある酸化物で形成してもよい。各実施例では、チェーン型強誘電体記憶装置について説明したが、本発明はチェーン型ではないコンベンショナルな強誘電体記憶装置にも適用できる。また、チェーン型、コンベンショナル型いずれの場合にも、１トランジスタ／１キャパシタ（１Ｔ１Ｃ）構造、２トランジスタ／２キャパシタ（２Ｔ２Ｃ）構造（ＩＳＳＣＣ １９９８ ｐ１３０等に記載されている方式）および１トランジスタ／２キャパシタ（１Ｔ２Ｃ）構造を備える強誘電体記憶装置にも適用できる。また、各種立体スタック構造にも適用できる。本発明の用紙を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１０８】
【図１】実施例１に係る誘電体記憶装置の構造を示す断面図。
【図２】実施例１に係る誘電体記憶装置の製造工程を示す断面図。
【図３】実施例１に係る誘電体記憶装置の製造工程を示す断面図。
【図４】実施例１に係る誘電体記憶装置の製造工程を示す断面図。
【図５】実施例２に係る誘電体記憶装置の製造工程を示す断面図。
【図６】実施例２に係る誘電体記憶装置の製造工程を示す断面図。
【図７】実施例２に係る誘電体記憶装置の製造工程を示す断面図。
【図８】実施例２に係る誘電体記憶装置の製造工程を示す断面図。
【図９】実施例２に係る誘電体記憶装置の製造工程を示す断面図。
【図１０】実施例３に係る誘電体記憶装置の構造を示す断面図。
【図１１】実施例３に係る誘電体記憶装置の製造工程を示す断面図。
【図１２】実施例３に係る誘電体記憶装置の製造工程を示す断面図。
【図１３】実施例３に係る誘電体記憶装置の製造工程を示す断面図。
【図１４】実施例４に係る誘電体記憶装置の構造を示す断面図。
【図１５】実施例４に係る誘電体記憶装置の製造工程を示す断面図。
【図１６】実施例４に係る誘電体記憶装置の製造工程を示す断面図。
【図１７】実施例４に係る誘電体記憶装置の製造工程を示す断面図。
【符号の説明】
【０１０９】
１０ 基板
２０ ゲート絶縁膜
３０ ゲート電極
４０ 拡散層
５０ トランジスタ
６０ ６０ｂ 第一の層間膜
７０、７０ｂ プラグ
８０、８０ａ第二の層間膜
９０、９０ａ、９０ｄ〜９０ｇ 強誘電体膜
９０ｂ 第一の強誘電体膜
９０ｃ 第二の強誘電体膜
１００、１００ａ、１００ｂ、１００ｄ 電極
１１０ 第三の層間膜
１２０ 第四の層間膜
１３０ ビット線
１４０ 犠牲膜
１５０ａ〜１５０ｆ 溝
１６０ａ〜１６０ｃ 第二の犠牲膜
１７０ 第三の犠牲膜
１７０ｂ 窪み
【技術分野】
【０００１】
本発明は強誘電体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体記憶装置は不揮発性で記憶内容の書き換えが可能であり、種々の用途に広く用いられている。さらに用途を広げるためには、メモリサイズの大容量化とともにセルサイズの微細化が必須となっている。
【０００３】
セルサイズの微細化を目的として、トランジスタのチャネル長方向と平行に沿うように強誘電体キャパシタの両電極を配置した、いわゆる縦型キャパシタ構造を施したものがある（例えば特許文献１参照。）。
【０００４】
キャパシタの電極をシリコン基板と平行に配置したような平面型キャパシタの場合、セルの微細化に伴いキャパシタサイズも小さくなる。しかし、セルが微細化されても、ビット線に寄与する規制容量はキャパシタの縮小率に見合うほど小さくならない。従って、セルが微細化されるほど強誘電体キャパシタに蓄えられる電荷量に対してビット線の寄生容量がアンバランスに大きくなってしまう。
【０００５】
本発明が対象にしている縦型のキャパシタでは、キャパシタ面積がキャパシタの高さできめられるため、セルが微細化されて素子の横方向のサイズが小さくなっても、ビット線の寄生容量にバランスした電極間容量を保つことができる。
【０００６】
一方、強誘電体を反転させるために必要な電界は強誘電体材料に応じて決まっている。そこで、キャパシタに蓄えられている分極方向を反転させるのに必要な電圧を下げるためには、縦型キャパシタの場合、その強誘電体膜厚を薄くする必要がある。従来の加工技術ではキャパシタの電極間の距離はリソグラフィー技術の性能によって制御されているため、リソグラフィーで微細化の限界が決まってしまい、さらなるキャパシタの電極間の微細化が困難であり、従ってキャパシタの分極反転のための電圧をさげるのも困難であった。
【特許文献１】特開２００２−２８９７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、微細化可能な強誘電体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の強誘電体記憶装置は、基板上に形成されたＭＩＳトランジスタと、前記ＭＩＳトランジスタの上方に層間絶縁膜を介して形成され、前記ＭＩＳトランジスタのチャネル長方向に電極間をむすぶ方向が沿うように配置された強誘電体キャパシタとを備え、前記強誘電体キャパシタの前記電極間の距離が前記ＭＩＳトランジスタのゲート幅よりも短いことを特徴とする。
【０００９】
また、本発明の一態様の強誘電体記憶装置の製造方法は、基板上にＭＩＳトランジスタを形成する工程と、前記ＭＩＳトランジスタ上に絶縁膜を形成する工程と、前記絶縁膜上に犠牲膜を形成する工程と、前記犠牲膜を加工する工程と、前記犠牲膜の側壁に強誘電体膜を形成する工程と、前記犠牲膜を除去する工程と、前記強誘電体膜の側壁に電極を形成する工程とを備えることを特徴とする。
【００１０】
また、本発明の一態様の強誘電体記憶装置の製造方法は、基板上にＭＩＳトランジスタを形成する工程と、前記ＭＩＳトランジスタ上に絶縁膜を形成する工程と、前記絶縁膜上に第一の犠牲膜を形成する工程と、前記第一の犠牲膜を加工する工程と、前記第一の犠牲膜の側壁に第二の犠牲膜を形成する工程と、前記第一および第二の犠牲膜の間の溝を第三の犠牲膜で埋め込む工程と、前記第二の犠牲膜を除去する工程と、前記第二の犠牲膜を除去した後に形成される溝部に強誘電体膜を形成する工程と、前記第一および第三の犠牲膜を除去する工程と、前記第一および第三の犠牲膜を除去した後に形成される溝部に電極を形成する工程とを備えることを特徴とする。
【００１１】
さらに、本発明の一態様の強誘電体記憶装置の製造方法は、基板上にＭＩＳトランジスタを形成する工程と、前記ＭＩＳトランジスタ上に絶縁膜を形成する工程と、前記絶縁膜上に第一の犠牲膜を形成する工程と、前記第一の犠牲膜を加工する工程と、前記第一の犠牲膜の側壁に第二の犠牲膜を形成する工程と、前記第一の犠牲膜を除去する工程と、前記第一の犠牲膜を除去した後に形成される溝部に電極を埋め込み形成する工程と、前記第二の犠牲膜を除去する工程と、前記第二の犠牲膜を除去した後に形成される溝部に強誘電体を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、微細化した強誘電体記憶装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下に本発明による実施例を説明する。
【実施例１】
【００１４】
図１は、本発明の実施例１に係る強誘電体記憶装置の構造を示すビット線に沿う方向の断面図である。
【００１５】
Ｓｉの基板１０上にたとえばシリコン酸化膜あるいはシリコン窒素酸化膜からなるゲート絶縁膜２０、たとえば不純物添加多結晶シリコンなどからなるゲート電極３０、拡散層４０からなるトランジスタ５０が備えられている。ゲート電極３０の周囲は第一の層間膜６０によって絶縁されている。
【００１６】
拡散層４０上にはチタンやタングステンなどの導電材料によって埋め込まれたプラグ７０があり、プラグ７０の上部はキャパシタの電極１００と電気的に接続されている。トランジスタ５０のチャネル長方向に向かいあう位置関係で電極１００が備えられている。電極１００の材料としては、たとえばＰｔ，ＲｕＯ２，ＩｒＯ２、Ｔｉ，ＴｉＮなどがある。
【００１７】
トランジスタ５０上には、第一の層間膜６０を介してたとえばＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘＯ３））からなる強誘電体膜９０が備えられている。強誘電体膜９０の材料は、ＰＺＴでなくとも、ＳＢＴ（ＳｒＢｉ２Ｔａ2Ｏ９）、あるいはＢＬＴ（（ＢｉＬａ）４Ｔｉ３Ｏ１２）およびこれらの材料にＳｒ，Ｂａ、Ｃａ，Ｌａ、Ｎｂ，Ｗ、Ｍｇ、Ｃｏ，Ｆｅ，Ｎｉ，Ｍｎなどの元素を添加した強誘電体材料などでもよい。電極１００と強誘電体膜９０は電気的に接続されている。
【００１８】
トランジスタ５０と、第一の層間膜６０を介した強誘電体膜９０および強誘電体膜９０の向かい合う二つの電極１００からなるキャパシタを１つのセルと定義する。
【００１９】
隣り合うセル間は、たとえばＳｉＯ２、ＢＰＳＧ、ＢＳＧ，ＰＳＧあるいはこれらのフッ素添加膜からなる第三の層間膜１１０によって絶縁されている。
【００２０】
複数のセルが直列に接続された構成となっている構造をチェーン構造とよぶ。セルはたとえば８個直列に接続することが可能であり、８個でなくとも１６個、３２個またはそれ以上でも、また8個以下でもよい。また、チェーンの一端の拡散層は、この１チェーンを選択するか否かを決定するブロック選択トランジスタ（図示せず）を介してビット線１３０と接続している。チェーンの反対端はプレート線が接続され、さらに各セルは紙面に垂直な方向にゲート電極３０を介してワード線に接続された構成になっている。
【００２１】
強誘電体記憶装置の製造方法を図２から図４のビット線に沿う方向の工程断面図を用いて説明する。
【００２２】
まず、基板１０の上に絶縁膜、電極膜を堆積する。ここでフォトリソグラフィーとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、電極膜を加工し、ゲート電極３０を形成する。
【００２３】
次に、例えばイオン注入法により、基板１０中に不純物を注入し拡散層４０を形成する。
【００２４】
次に、ゲート電極の側部および上部を周囲から絶縁するために、この上に第一の層間膜６０を堆積し、その上部をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化する。ここまでの工程でゲート絶縁膜２０、ゲート電極３０、拡散層４０からなるトランジスタ５０が形成される。
【００２５】
つぎに、拡散層４０の上部にプラグ７０を形成する工程に入る。プラグ７０の形成方法は、フォトリソグラフィーとＲＩＥを用い、プラグを形成する位置に相当する第一の層間膜６０を基板１０の表面までエッチングする。
【００２６】
その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法でタングステンなどの高融点金属を堆積してプラグ内に埋め込み、表面を平坦化する。ここで、プラグ内壁におけるタングステンの酸化防止のために、コンタクトメタルとしてＴｉおよびＴｉＮなどを堆積してもよい。また、プラグの上部にシリコン窒化膜などを堆積しておくと、後の工程で酸化雰囲気中における熱処理時にプラグの上部が酸化されるのを防ぐ効果があり好ましい。
【００２７】
次に、プラグ上部をＣＭＰにより平坦化したあとで、第二の層間膜８０ａを全面に堆積する。このときの第二の層間膜８０ａとしては、シリコン窒化膜をとシリコン酸化膜の積層を堆積する。シリコン窒化膜かシリコン酸化膜のいずれかの堆積膜でもよく、シリコン窒素酸化膜でもよい。シリコン窒化膜とシリコン酸化膜の積層の場合では、たとえば膜厚がそれぞれ約１５０ｎｍであれば、後の工程で酸化雰囲気中でアニールする際のトランジスタの酸化防止としての効果が期待できる。
【００２８】
また、第二の層間膜８０ａの一部として、さらにたとえば膜厚が約２０ｎｍの薄いアルミナ膜を堆積してもよい。このアルミナ層は、後でこの上に堆積する強誘電体膜を結晶化する際の結晶性を向上させる効果と、あとの工程で堆積する強誘電体膜と犠牲膜であるシリコン酸化膜との反応を防止する効果がある。薄いアルミナは、たとえばＡＬＣＶＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ ＣＶＤ）やスパッタ法を用いて堆積する方法などがある。
【００２９】
次に、平坦化した表面上に犠牲膜１４０を形成するための工程に入る。この犠牲膜１４０は後の工程で取り除かれ、残らない。この犠牲膜１４０は、たとえば約２００ｎｍの厚さのシリコン酸化膜を堆積する。
【００３０】
次に、このシリコン酸化膜をフォトリソグラフィーとＲＩＥによって加工し、図２（ａ）に示すように、溝１５０ａを形成する。ここで、この犠牲膜１４０をＲＩＥで加工する際には、下地にＲＩＥエッチングのストッパーとして機能するような膜があることが望ましい。本実施例の場合は、下地膜中にシリコン窒化膜があるので、これをエッチングのストッパー層として利用することができる。また、薄いアルミナ層などを下地に堆積しておき、これをエッチングのストッパー層として利用することもできる。また、この犠牲膜１４０を加工して形成する溝１５０ａは、隣り合う二つのプラグ７０間であるように位置あわせを行うことが好ましい。
【００３１】
次に図２（ｂ）に示すように、犠牲膜１４０および溝１５０ａ上の全面に強誘電体膜９０ａを堆積する。ここでの犠牲膜１４０の側壁に堆積した膜の水平方向の厚さが、将来の強誘電体キャパシタの誘電体の水平方向の膜厚となるので、キャパシタの容量および駆動する電圧によって必要な電界が得られるように強誘電体９０ａの堆積膜厚を決定する。このとき、犠牲膜１４０の側壁の被覆率を高めるために、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を使うとよい。犠牲膜１４０の側壁には均一な膜厚で強誘電体膜９０ａを堆積することが望ましいが、犠牲膜１４０の側壁の上部と下部で異なる膜厚となる堆積膜であってもよい。また、犠牲膜１４０の角部で厚くてもよい。
【００３２】
次に、ＲＩＥを用いて全面をエッチバックし、犠牲膜１４０の両側壁の強誘電体膜９０ａを第一の強誘電体膜９０ｂおよび第二の強誘電体膜９０ｃに分離し、溝１５０ｂを形成する（図３（ａ）参照）。このとき、第二の層間膜８０a上にアルミナ膜が堆積されている場合には、溝１５０ｂ部の下地アルミナ膜がＲＩＥのエッチングストッパーとして使えるので好ましい。
【００３３】
ここでフッ酸、フッ化アンモニウム、あるいは燐酸などを用いたウェットエッチング等の方法あるいはＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を用いて、犠牲膜１４０および犠牲膜１４０の下部の第二の層間膜を除去し、溝１５０ｃを形成する。このとき、強誘電体膜の部分は図３（ｂ）に示すように、第一の強誘電体膜９０ｂと第二の強誘電体膜９０ｃに完全に分離される。強誘電体９０ｂと９０ｃは隣り合う素子であり、犠牲膜１４０と接していた面が異なる点に特徴をもつが、以後共通して強誘電体膜９０とよぶ。また、強誘電体膜９０の下部の第二の層間膜８０は除去されずに残る。
【００３４】
ここで、熱処理により強誘電体膜９０の結晶化を行ってもよい。熱処理条件として、たとえば、酸素雰囲気中でアニール温度が約７００℃、約１時間である。
【００３５】
次に図４（ａ）に示すように、溝１５０ｃおよび強誘電体膜９０の全面にキャパシタ電極１００ａを堆積する。溝１５０ｃの底部で、電極１００ａとプラグ７０とは電気的に接続している。電極１００ａの成膜方法は、溝１５０ｃの側壁と溝底部に段差被覆性よく堆積できるＭＯＣＶＤ法などが望ましいが、他の手法を用いてもよい。溝の上端部と底部で電極１００ａの膜厚が不均一であってもよい。次にフォトリソグラフィーとＲＩＥにより、紙面前後方向に位置する同一ワード線上のセルの電極を分離する。
【００３６】
次に電極１００ａの間の溝１５０ｃに第三の層間膜１１０を堆積し、溝１５０ｃを完全に埋め込んだ後、平坦化のためのＣＭＰを行う。
【００３７】
続いて、図４（ｂ）に示されるように、強誘電体膜９０の上部の電極１００ａが除去され電極１００ａが二つに分離されるまでＣＭＰを行う。このとき第三の層間膜１１０の平坦化のためのＣＭＰ工程と強誘電体膜９０の上部の電極１００ａを取り除くＣＭＰ工程は連続しておこなってもよい。
【００３８】
次に、上部に第四の層間膜１２０を堆積しその表面をＣＭＰで平坦に加工し、さらにその上部に導電材料を堆積し表面を平坦化してビット線１３０を形成する（図１参照）。この後、チェーン端のブロック選択トランジスタ（図示せず）を介してビット線１３０に接続し、チェーンの反対端をプレート線に接続する工程を通して、チェーン型強誘電体記憶装置が完成する。
【００３９】
本実施例によれば、従来の強誘電体記憶装置とは異なり、強誘電体膜９０の膜の幅、すなわち向かい合う両電極間の距離をリソグラフィー技術を用いずに加工することが可能となり、リソグラフィーの加工限界によらず強誘電体膜９０の膜の幅、すなわち強誘電体キャパシタの容量を制御することが可能となる。これによって強誘電体キャパシタの微細化が可能になり、強誘電体キャパシタの電極間の距離がセルの最小加工寸法に制御することが可能となる。これにより、セルのトランジスタのゲート幅すなわち、ゲート電極３０の加工寸法よりも微細な電極間距離の加工が可能となる。強誘電体キャパシタの電極間を微細にすることにより、さらに強誘電体記憶装置の駆動電圧を低減化することが可能になる。また、強誘電体キャパシタの電極間の距離をきわめて容易に制御できることから、キャパシタ特性のばらつきを抑制することが可能となる。
【実施例２】
【００４０】
実施例１では犠牲膜１４０の側壁に強誘電体膜９０を形成したが、実施例２では第一の犠牲膜と第二の犠牲膜を用いて形成する溝に強誘電体膜を堆積する点で実施例１と異なる。
【００４１】
本発明の実施例２に係る強誘電体記憶装置の構造を示すビット線方向の断面は実施例１と同じ図１である。
【００４２】
基板１０上にゲート絶縁膜２０、ゲート電極３０、拡散層４０からなるトランジスタ５０が備えられている。ゲート電極３０の周囲は第一の層間膜６０によって絶縁されている。
【００４３】
拡散層４０上には導電材料によって埋め込まれたプラグ７０があり、プラグ７０の上部はキャパシタの電極１００と電気的に接続されている。トランジスタ５０のチャネル長方向に向かいあう位置関係で電極１００が備えられている。
【００４４】
トランジスタ５０上には、第一の層間膜６０を介してたとえばＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘＯ３））からなる強誘電体膜９０が備えられている。電極１００と強誘電体膜９０は電気的に接続されている。
【００４５】
トランジスタ５０と、第一の層間膜６０を介した強誘電体膜９０および強誘電体膜９０の向かい合う二つの電極１００からなるキャパシタを１つのセルと定義する。隣り合うセル間は、第三の層間膜１１０によって絶縁されている。
【００４６】
複数のセルが直列に接続されたチェーン構造を備え、チェーンの一端の拡散層はこの１チェーンを選択するか否かえを決定するブロック選択トランジスタ（図示せず）を介してビット線１３０と接続している。チェーンの反対端はプレート線が接続され、さらに各セルは紙面に垂直な方向にゲート電極３０を介してワード線に接続された構成になっている。
【００４７】
本実施例の製造方法を図５から図９のビット線に沿う方向の工程断面図を用いて説明する。
【００４８】
まず、基板１０の上に絶縁膜、電極膜を堆積する。ここでフォトリソグラフィーとＲＩＥにより、電極膜を加工し、ゲート電極３０を形成する。
【００４９】
次に、イオン注入法により、基板１０中に不純物を注入し拡散層４０を形成する。
【００５０】
次に、ゲート電極の側部および上部を周囲から絶縁するために、この上に第一の層間膜６０を堆積し、その上部をＣＭＰにより平坦化する。
【００５１】
つぎに、拡散層４０の上部の第一の層間膜６０にプラグ７０を形成し、ＣＶＤ法などで導電材料を堆積してプラグ内に埋め込み、表面を平坦化する。
【００５２】
次に、プラグ上部をＣＭＰにより平坦化したあとで、第二の層間膜８０を全面に堆積する。また、第二の層間膜８０上に薄いアルミナ膜を全面に堆積してもよい。
【００５３】
次に、平坦化した表面上に第一の犠牲膜１４０ａを形成する。この第一の犠牲膜１４０ａは後の工程で取り除かれ、残らない。この第一の犠牲膜１４０ａは、たとえば約２００ｎｍの厚さのシリコン酸化膜を堆積し、このシリコン酸化膜をフォトリソグラフィーとＲＩＥによって加工し、図５（ａ）に示すように、溝１５０ａを形成する。ここで、この第一の犠牲膜１４０ａをＲＩＥで加工する際には、下地にＲＩＥエッチングのストッパーとして機能するような膜があることが望ましい。本実施例の場合は、下地膜中にシリコン窒化膜があるので、これをエッチングのストッパー層として利用することができる。また、薄いアルミナ層などを下地に堆積しておき、これをエッチングのストッパー層として利用することもできる。また、この犠牲膜１４０を加工して形成する溝１５０ａは、隣り合う二つのプラグ７０間であるように位置あわせを行うことが好ましい。ここまでは実施例１と同様の工程である。
【００５４】
次に図５（ｂ）に示すように、第一の犠牲膜１４０ａおよび溝１５０ａ上の全面にたとえばシリコン窒化膜からなる第二の犠牲膜１６０ａを堆積する。このとき、犠牲膜１４０の側壁の被覆率を高めるために、ＭＯＣＶＤ法などを使うとよい。第一の犠牲膜１４０ａの側壁には均一な膜厚で第二の犠牲膜１６０ａを堆積することが望ましいが、第一の犠牲膜１４０ａの側壁に堆積した第二の犠牲膜１６０ａの上部と下部で膜厚が異なる堆積膜であってもよい。また、第一の犠牲膜１４０ａの角部で厚くてもよい。このとき、第一の犠牲膜１４０の側壁に堆積した第二の犠牲膜１６０ａの水平方向の膜厚が将来形成される強誘電体膜の水平方向の膜厚に相当する。
【００５５】
次に、図６（ａ）に示すように、ＲＩＥを用いて全面をエッチバックし、第一の犠牲膜１４０ａの両側壁の第二の犠牲膜１６０ａを分離し、溝１５０ｂを形成する。このとき、第二の層間膜８０a上にアルミナ膜が堆積されている場合には、溝１５０ｂ部の下地アルミナ膜がＲＩＥのエッチングストッパーとして使えるので好ましい。
【００５６】
次に図６（ｂ）に示すように、加工された第一の犠牲膜１４０、第二の犠牲膜１６０上にたとえばシリコン酸化膜からなる第三の犠牲膜１７０ａを全面に堆積し、溝１５０ｂを完全に埋め込む。このとき、溝１５０ｂの上部に完全に埋め込まれないボイドや凹んだ形状の窪み１７０ｂが形成される場合があるが、図６（ｂ）に示すように、第三の犠牲膜１７０ａの厚さが十分にあり、窪み１７０ｂの底部が第一の犠牲膜１４０ａおよび第二の犠牲膜１６０ａの高さに達していなければ第三の犠牲膜１７０が次のＣＭＰの工程で平坦化されるので問題にならない。
【００５７】
次にＣＭＰにより、第三の犠牲膜１７０ａを第一の犠牲膜１４０および第二の犠牲膜１６０と同じ高さまで削り、平坦化する（図７（ａ）参照）。
【００５８】
ここで第二の犠牲膜１６０を除去するためのウェットエッチングあるいはＣＤＥを行う。第二の犠牲膜１６０にシリコン窒化膜を用いた場合には、例えば高温の燐酸などをエッチングに使うことができる。これにより、図７（ｂ）に示すように、第一の犠牲膜１４０と第三の犠牲膜１７０が交互に残り、その間には溝１５０ｃが形成される。
【００５９】
次に、図８（ａ）に示すように溝１５０ｃを完全に埋めるように、強誘電体膜９０ｄを堆積する。強誘電体膜９０ｄの堆積方法としては、たとえばＭＯＣＶＤ法を用いることができる。また、強誘電体膜を形成する前に、第一の犠牲膜１４０と第三の犠牲膜１７０の表面に薄いアルミナなどの材料を堆積させておくと、強誘電体膜の堆積中に強誘電体膜と犠牲膜との反応を抑制する効果が期待できる。また、薄いアルミナを下地にした場合には、強誘電体膜を結晶化する際の結晶化を良くする効果も期待できる。
【００６０】
次に、図８（ｂ）に示すように、ＣＭＰによって強誘電体膜９０ｄの一部を除去し、第一の犠牲膜１４０および第二の犠牲膜１７０と同じ高さまで強誘電体９０を加工する。
【００６１】
ここで、熱処理により強誘電体膜９０の結晶化を行ってもよい。熱処理条件として、たとえば、酸素雰囲気中でアニール温度が約７００℃、約１時間である。
【００６２】
次に、第一の犠牲膜１４０および第三の犠牲膜１７０をエッチングにより除去する。さらに、第一の犠牲膜１４０および第三の犠牲膜１７０の下部の第二の層間膜８０ａも除去する。これにより、図９（ａ）に示すように、強誘電体膜９０が独立した形状となる。
【００６３】
この後の工程は実施例１の図４と同様であり、図９（ｂ）に示すように、溝１５０ｄおよび強誘電体膜９０全面にキャパシタの電極１００ａを堆積する。溝１５０ｄの底部で、電極１００ａとプラグ７０とは電気的に接続している。電極１００ａの成膜方法は、溝１５０ｃの側壁と溝底部に段差被覆性よく堆積できるＭＯＣＶＤ法などが望ましいが、他の手法によってもよい。溝の上端部と底部で膜厚が不均一であってもよい。
【００６４】
次にフォトリソグラフィーとＲＩＥにより、紙面前後方向に位置する同一ワード線上のセルの電極を分離する。
【００６５】
次に電極１００ａの間の溝１５０ｄに第三の層間膜１１０を堆積し、溝１５０ｄを完全に埋め込んだ後、図９（ｃ）に示されるように、強誘電体膜９０の上部の電極１００ａが除去され電極１００が二つに分離されるまでＣＭＰを行う。このとき第三の層間膜１１０の平坦化のためのＣＭＰ工程と強誘電体膜９０の上部の電極１００ａを取り除くＣＭＰ工程は連続しておこなってもよい。
【００６６】
次に、上部に第四の層間膜１２０を堆積しその表面をＣＭＰで平坦に加工し、さらにその上部に導電材料を堆積し表面を平坦化してビット線１３０を形成する（図１参照）。この後、チェーン端のブロック選択トランジスタ（図示せず）を介してビット線１３０に接続し、チェーンの反対端をプレート線に接続する工程を通して、チェーン型強誘電体記憶装置が完成する。
【００６７】
本実施例によれば、実施例１の効果に加えて、さらに以下のような効果が期待される。すなわち、実施例１では犠牲膜１４０の側壁を利用して強誘電体膜を堆積しているため、片側のみが犠牲膜１４０と接して形成されることになる。犠牲膜１４０と接している面と接していない面では強誘電体膜の結晶成長性が異なる可能性が高く、これにより強誘電体キャパシタの電気的特性が、電圧を印加する極性によって非対称となる可能性が高い。これに比較して実施例２の方法では、第二の犠牲膜１４０および第三の犠牲膜１７０を用いることにより、強誘電体膜９０の左右の面がほぼ同じ条件下で結晶成長させることが可能となり、上記のような電気的特性の極性が発生する可能性が低くなる。
【実施例３】
【００６８】
実施例１および実施例２では、犠牲膜を用いて形成した溝に強誘電体膜を堆積し、その後で電極を形成したが、実施例３では犠牲膜を用いて形成した溝に先に電極を堆積し、後から強誘電体膜を堆積する点で異なっている。
【００６９】
本発明の実施例３に係る強誘電体記憶装置の構造を示すビット線に沿う方向の断面図を図１０に示す。
【００７０】
基板１０上にゲート絶縁膜２０、ゲート電極３０、拡散層４０からなるトランジスタ５０が備えられている。ゲート電極３０の周囲は第一の層間膜６０によって絶縁されている。拡散層４０上にはプラグ７０があり、プラグ７０の上部はキャパシタの電極１００と電気的に接続されている。トランジスタ５０のチャネル長方向に向かいあう位置関係で電極１００が備えられている。
【００７１】
トランジスタ５０上には、第一の層間膜６０を介して強誘電体膜９０が備えられている。電極１００と強誘電体膜９０は電気的に接続されている。隣り合うセル間は、電極によって完全に埋め込まれ、セル間に層間膜を用いていない点で実施例１および実施例２と異なっている。
【００７２】
複数のセルが直列に接続されたチェーン構造を備え、チェーンの一端の拡散層はこの１チェーンを選択するか否かえを決定するブロック選択トランジスタ（図示せず）を介してビット線１３０と接続している。チェーンの反対端はプレート線が接続され、さらに各セルは紙面に垂直な方向にゲート電極３０を介してワード線に接続された構成になっている。
【００７３】
本実施例の製造方法を図１１から図１３のビット線に沿う方向の工程断面図を用いて説明する。
【００７４】
まず、基板１０の上に絶縁膜、電極膜を堆積する。ここでフォトリソグラフィーとＲＩＥにより、電極膜を加工し、ゲート電極３０を形成する。
【００７５】
次に、イオン注入法により、基板１０中に不純物を注入し拡散層４０を形成する。
【００７６】
次に、ゲート電極の側部および上部を周囲から絶縁するために、この上に第一の層間膜６０を堆積し、その上部をＣＭＰにより平坦化する。
【００７７】
次に、拡散層４０の上部の第一の層間膜６０にプラグ７０を形成し、ＣＶＤ法などで導電材料を堆積してプラグ内に埋め込み、表面を平坦化する。
【００７８】
次に、プラグ上部をＣＭＰにより平坦化したあとで、第二の層間膜８０を全面に堆積する。また、第二の層間膜８０上に薄いアルミナ膜を全面に堆積してもよい。
【００７９】
次に、平坦化した表面上に第一の犠牲膜１４０ａを堆積し、ＲＩＥにより加工する。さらに第一の犠牲膜１４０ａおよび溝１５０ａ上全面に第二の犠牲膜１６０ａを堆積し、ＣＭＰを行う（図１１（ａ）参照）。このとき、第一の犠牲膜１４０の側壁に堆積した第二の犠牲膜１６０ａの膜厚が将来形成される強誘電体膜の膜厚に相当する。
【００８０】
ここで、図１１（ｂ）に示すように、ＣＤＥやウェットエッチングを用いて第一の犠牲膜１４０を除去し、さらに、第一の犠牲膜１４０の下部にある第二の層間膜８０も除去し、溝１５０ｂを形成する。ここまでは実施例２と同様である。
【００８１】
次に、図１２（ａ）に示すようにこの溝１５０ｂを完全に埋め込むように、電極１００ｂを堆積し、ＣＭＰにより表面を平坦化する。この電極１００ｂの堆積方法としては、たとえばＭＯＣＶＤ法が用いられる。また、電極１００ｂの材料として、たとえばＰｔ，Ｉｒ，ＳＲＯ（ＳｒＲｕＯ３）やＬＳＣＯ（（Ｌａ Ｓｒ）ＣｏＯ３）またはＬａＮｉＯ３などを用いることができる。この後の工程で堆積する強誘電体膜とこれらの電極材料が反応しにくいことが好ましい。溝１５０ｂの底部で、電極１００ｂとプラグ７０とは電気的に接続している。
【００８２】
次に、第二の犠牲膜１６０をＣＤＥまたはウェットエッチング法を用いて除去し、溝１５０ｅを形成する。このとき、第二の犠牲膜１６０の下部にあたる溝１９０の底部分にある第二の層間膜８０は除去せずに残しておく(図１２（ｂ）参照)。
【００８３】
ここで、溝１５０ｅを完全に埋め込むように強誘電体膜９０ｅを堆積する（図１３（ａ）参照）。強誘電体膜１８０の堆積方法としては、たとえばＭＯＣＶＤ法を用いることができる。そして、ＣＭＰにより強誘電体膜９０ｅの表面を電極１００ｂと同じ高さまで削る。
【００８４】
ここで、熱処理により強誘電体膜９０の結晶化を行ってもよい。熱処理条件として、たとえば、酸素雰囲気中でアニール温度が約７００℃、約１時間である。
【００８５】
次にフォトリソグラフィーとＲＩＥにより、紙面前後方向に位置する同一ワード線上のセルの電極を分離する。
【００８６】
次に、上部に第四の層間膜１２０を堆積しその表面をＣＭＰで平坦に加工し、さらにその上部に導電材料を堆積し表面を平坦化してビット線１３０を形成する（図１０参照）。この後、チェーン端のブロック選択トランジスタ（図示せず）を介してビット線１３０に接続し、チェーンの反対端をプレート線に接続する工程を通して、チェーン型強誘電体記憶装置が完成する。
【００８７】
本実施例によれば、実施例１および実施例２の効果に加えて、さらに以下のような効果が期待される。すなわち、実施例１および実施例２では、先に強誘電体膜９０を犠牲膜からなる溝中に埋め込んでいるため、強誘電体膜の堆積時に犠牲膜表面と強誘電体膜との反応が起こらないように注意する必要がある。たとえば、犠牲膜表面に強誘電体膜との反応を抑制するために薄いアルミナ膜を堆積するなどの方法をとることができる。しかし、実施例３では強誘電体膜を埋め込む溝はたとえばＰｔ、Ｉｒ，Ｒｕ，Ｌａなどを含む各種金属材料を用いることが可能であり、これらの電極材料と強誘電体膜は直接堆積しても反応が起きにくいので、上記のような注意を払う必要がない。
【００８８】
なお、実施例３の電極１００ｂを埋め込む工程で、電極材料による溝１５０ｂの埋め込みが不完全な場合には、溝１５０ｂの中央部に溝形状の“す”が形成され、強誘電体膜を堆積する工程でこの“す”にも強誘電体膜が入り込む可能性があり、この場合図１３（ｂ）に示すような形状になるが、電極１００ｂの一部に強誘電体膜が入ることによる悪影響はないので、このような構造であってもよい。また、このような“す”の形状を避けるために電極材料１００ｂを厚く堆積する方法もあるが、工程のスループットなどから考えて現実的でない場合には、電極の中央部に隙間形状の“す”をのこし、ここにＰＺＴなどの強誘電体膜を埋め込むことも可能である。
【実施例４】
【００８９】
実施例４は実施例３のプラグ形成の工程を第二の層間膜堆積の工程後に入れ替えた場合である。
【００９０】
本発明の実施例４に係る強誘電体記憶装置の構造を示すビット線に沿う方向の断面図を図１４に示す。
【００９１】
基板１０上にゲート絶縁膜２０、ゲート電極３０、拡散層４０からなるトランジスタ５０が備えられている。ゲート電極３０の周囲は第一の層間膜６０ｂによって絶縁されている。拡散層４０上にはプラグ７０ｂがあり、プラグ７０ｂの上部はキャパシタの電極１００と電気的に接続されている。トランジスタ５０のチャネル長方向に向かいあう位置関係で電極１００が備えられている。
【００９２】
トランジスタ５０上には、第一の層間膜６０を介して強誘電体膜９０が備えられている。電極１００と強誘電体膜９０は電気的に接続されている。第二の層間膜がプラグ７０ｂの部分のみ除去され加工されている点で実施例３と異なっている。
【００９３】
複数のセルが直列に接続されたチェーン構造を備え、チェーンの一端の拡散層はこの１チェーンを選択するか否かえを決定するブロック選択トランジスタ（図示せず）を介してビット線１３０と接続している。チェーンの反対端はプレート線が接続され、さらに各セルは紙面に垂直な方向にゲート電極３０を介してワード線に接続された構成になっている。
【００９４】
本実施例の製造方法を図１５から図１７のビット線に沿う方向の工程断面図を用いて説明する。
【００９５】
まず、基板１０の上に絶縁膜、電極膜を堆積する。ここでフォトリソグラフィーとＲＩＥにより、電極膜を加工し、ゲート電極３０を形成する。次に、イオン注入法により、基板１０中に不純物を注入し拡散層４０を形成する。次に、ゲート電極の側部および上部を周囲から絶縁するために、この上に第一の層間膜６０を堆積し、その上部をＣＭＰにより平坦化する。ここまでは実施例３と同様である。
【００９６】
ここで、第二の層間膜６０を全面に堆積する。また、第二の層間膜６０上に薄いアルミナ膜を全面に堆積してもよい。次に、第二の層間膜６０をフォトリソグラフィーおよびＲＩＥによってプラグ部分を加工し、ＣＶＤ法などで導電材料を堆積してプラグ内に埋め込み、表面を平坦化してプラグ７０ｂを形成する。このように、プラグ７０ｂ部分以外の第二の層間膜を残すことによって第二の層間膜上に強誘電体膜９０を形成するときに強誘電体膜９０の結晶方位の制御性が良くなる効果がある。
【００９７】
次に、平坦化した表面上に第一の犠牲膜１４０ａを堆積し、ＲＩＥにより加工する。さらに第一の犠牲膜１４０ａおよび溝１５０ａ上全面に第二の犠牲膜１６０ａを堆積する（図１５（ａ）参照）。このとき、第一の犠牲膜１４０の側壁に堆積した第二の犠牲膜１６０ａの膜厚が将来形成される強誘電体膜の膜厚に相当する。
【００９８】
ここで、図１５（ｂ）に示すように、ＣＤＥやウェットエッチングを用いて第一の犠牲膜１４０を除去する。このとき、実施例４ではあらかじめ第一の犠牲膜の下には第二の層間膜８０は取り除かれている。これ以降の工程は実施例３と同様である。
【００９９】
まず、図１６（ａ）に示すようにこの溝１５０ｂを完全に埋め込むように、電極１００ｄを堆積し、ＣＭＰにより表面を平坦化する。この電極１００ｄの堆積方法としては、たとえばＭＯＣＶＤ法が用いられる。また、電極１００ｄの材料として、たとえばＩｒやＰｔを用いる。溝１５０ｂの底部で、電極１００ｄとプラグ７０と電気的に接続している。
【０１００】
次に、第二の犠牲膜１６０をＣＤＥまたはウェットエッチング法を用いて除去し、溝１５０ｆを形成する。
【０１０１】
ここで、溝１５０ｆを完全に埋め込むように強誘電体膜９０ｆを堆積する。強誘電体膜９０ｆの堆積方法としては、たとえばＭＯＣＶＤ法を用いることができる。そして、ＣＭＰにより強誘電体膜９０ｆの表面を電極１００ｄと同じ高さまで削る（図１７（ａ）参照）。
【０１０２】
ここで、熱処理により強誘電体膜９０の結晶化を行ってもよい。熱処理条件として、たとえば、酸素雰囲気中でアニール温度が約７００℃、約１時間である。
【０１０３】
次にフォトリソグラフィーとＲＩＥにより、紙面前後方向に位置する同一ワード線上のセルの電極を分離する。
【０１０４】
次に、上部に第四の層間膜１２０を堆積しその表面をＣＭＰで平坦に加工し、さらにその上部に導電材料を堆積し表面を平坦化してビット線１３０を形成する（図１４（ａ）参照）。この後、チェーン端のブロック選択トランジスタ（図示せず）を介してビット線１３０に接続し、チェーンの反対端をプレート線に接続する工程を通して、チェーン型強誘電体記憶装置が完成する。
【０１０５】
本実施例によれば、実施例１から実施例３の効果に加えて、さらに以下のような効果が期待される。すなわち、プラグ７０ｂ部分以外の第二の層間膜を残すことによって強誘電体膜９０の結晶方位の制御性が良くなる効果がある。
【０１０６】
なお、実施例４の電極１００ｂを埋め込む工程でも実施例３と同様に、溝１５０ｂの中央部に溝形状の“す”が形成され、この“す”にも強誘電体膜が入り込んだ図１７（ｂ）のような形状になる可能性があるが、問題はない。
【０１０７】
なお、本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例えば、電極の材料はＲｕなどの金属材料でもよく、ＩｒＯ２、ＲｕＯ２などの導電性のある酸化物で形成してもよい。各実施例では、チェーン型強誘電体記憶装置について説明したが、本発明はチェーン型ではないコンベンショナルな強誘電体記憶装置にも適用できる。また、チェーン型、コンベンショナル型いずれの場合にも、１トランジスタ／１キャパシタ（１Ｔ１Ｃ）構造、２トランジスタ／２キャパシタ（２Ｔ２Ｃ）構造（ＩＳＳＣＣ １９９８ ｐ１３０等に記載されている方式）および１トランジスタ／２キャパシタ（１Ｔ２Ｃ）構造を備える強誘電体記憶装置にも適用できる。また、各種立体スタック構造にも適用できる。本発明の用紙を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１０８】
【図１】実施例１に係る誘電体記憶装置の構造を示す断面図。
【図２】実施例１に係る誘電体記憶装置の製造工程を示す断面図。
【図３】実施例１に係る誘電体記憶装置の製造工程を示す断面図。
【図４】実施例１に係る誘電体記憶装置の製造工程を示す断面図。
【図５】実施例２に係る誘電体記憶装置の製造工程を示す断面図。
【図６】実施例２に係る誘電体記憶装置の製造工程を示す断面図。
【図７】実施例２に係る誘電体記憶装置の製造工程を示す断面図。
【図８】実施例２に係る誘電体記憶装置の製造工程を示す断面図。
【図９】実施例２に係る誘電体記憶装置の製造工程を示す断面図。
【図１０】実施例３に係る誘電体記憶装置の構造を示す断面図。
【図１１】実施例３に係る誘電体記憶装置の製造工程を示す断面図。
【図１２】実施例３に係る誘電体記憶装置の製造工程を示す断面図。
【図１３】実施例３に係る誘電体記憶装置の製造工程を示す断面図。
【図１４】実施例４に係る誘電体記憶装置の構造を示す断面図。
【図１５】実施例４に係る誘電体記憶装置の製造工程を示す断面図。
【図１６】実施例４に係る誘電体記憶装置の製造工程を示す断面図。
【図１７】実施例４に係る誘電体記憶装置の製造工程を示す断面図。
【符号の説明】
【０１０９】
１０ 基板
２０ ゲート絶縁膜
３０ ゲート電極
４０ 拡散層
５０ トランジスタ
６０ ６０ｂ 第一の層間膜
７０、７０ｂ プラグ
８０、８０ａ第二の層間膜
９０、９０ａ、９０ｄ〜９０ｇ 強誘電体膜
９０ｂ 第一の強誘電体膜
９０ｃ 第二の強誘電体膜
１００、１００ａ、１００ｂ、１００ｄ 電極
１１０ 第三の層間膜
１２０ 第四の層間膜
１３０ ビット線
１４０ 犠牲膜
１５０ａ〜１５０ｆ 溝
１６０ａ〜１６０ｃ 第二の犠牲膜
１７０ 第三の犠牲膜
１７０ｂ 窪み
【特許請求の範囲】
【請求項１】
基板上に形成されたＭＩＳトランジスタと、
前記ＭＩＳトランジスタの上方に層間絶縁膜を介して形成され、前記ＭＩＳトランジスタのチャネル長方向に電極間をむすぶ方向が沿うように配置された強誘電体キャパシタとを備え、
前記強誘電体キャパシタの前記電極間の距離が前記ＭＩＳトランジスタのゲート幅よりも短いことを特徴とする強誘電体記憶装置。
【請求項２】
前記強誘電体キャパシタの前記電極がＰｔ、Ｉｒ、Ｒｕ、Ｌａのうちの少なくとも一つを含むことを特徴とする請求項１記載の強誘電体記憶装置。
【請求項３】
基板上にＭＩＳトランジスタを形成する工程と、
前記ＭＩＳトランジスタ上に絶縁膜を形成する工程と、
前記絶縁膜上に犠牲膜を形成する工程と、
前記犠牲膜を加工する工程と、
前記犠牲膜の側壁に強誘電体膜を形成する工程と、
前記犠牲膜を除去する工程と、
前記強誘電体膜の側壁に電極を形成する工程と
を備えることを特徴とする強誘電体記憶装置の製造方法。
【請求項４】
基板上にＭＩＳトランジスタを形成する工程と、
前記ＭＩＳトランジスタ上に絶縁膜を形成する工程と、
前記絶縁膜上に第一の犠牲膜を形成する工程と、
前記第一の犠牲膜を加工する工程と、
前記第一の犠牲膜の側壁に第二の犠牲膜を形成する工程と、
前記第一および第二の犠牲膜の間の溝を第三の犠牲膜で埋め込む工程と、
前記第二の犠牲膜を除去する工程と、
前記第二の犠牲膜を除去した後に形成される溝部に強誘電体膜を形成する工程と、
前記第一および第三の犠牲膜を除去する工程と、
前記第一および第三の犠牲膜を除去した後に形成される溝部に電極を形成する工程とを備えることを特徴とする強誘電体記憶装置の製造方法。
【請求項５】
基板上にＭＩＳトランジスタを形成する工程と、
前記ＭＩＳトランジスタ上に絶縁膜を形成する工程と、
前記絶縁膜上に第一の犠牲膜を形成する工程と、
前記第一の犠牲膜を加工する工程と、
前記第一の犠牲膜の側壁に第二の犠牲膜を形成する工程と、
前記第一の犠牲膜を除去する工程と、
前記第一の犠牲膜を除去した後に形成される溝部に電極を埋め込み形成する工程と、
前記第二の犠牲膜を除去する工程と、
前記第二の犠牲膜を除去した後に形成される溝部に強誘電体を形成する工程とを備えることを特徴とする強誘電体記憶装置の製造方法。
【請求項１】
基板上に形成されたＭＩＳトランジスタと、
前記ＭＩＳトランジスタの上方に層間絶縁膜を介して形成され、前記ＭＩＳトランジスタのチャネル長方向に電極間をむすぶ方向が沿うように配置された強誘電体キャパシタとを備え、
前記強誘電体キャパシタの前記電極間の距離が前記ＭＩＳトランジスタのゲート幅よりも短いことを特徴とする強誘電体記憶装置。
【請求項２】
前記強誘電体キャパシタの前記電極がＰｔ、Ｉｒ、Ｒｕ、Ｌａのうちの少なくとも一つを含むことを特徴とする請求項１記載の強誘電体記憶装置。
【請求項３】
基板上にＭＩＳトランジスタを形成する工程と、
前記ＭＩＳトランジスタ上に絶縁膜を形成する工程と、
前記絶縁膜上に犠牲膜を形成する工程と、
前記犠牲膜を加工する工程と、
前記犠牲膜の側壁に強誘電体膜を形成する工程と、
前記犠牲膜を除去する工程と、
前記強誘電体膜の側壁に電極を形成する工程と
を備えることを特徴とする強誘電体記憶装置の製造方法。
【請求項４】
基板上にＭＩＳトランジスタを形成する工程と、
前記ＭＩＳトランジスタ上に絶縁膜を形成する工程と、
前記絶縁膜上に第一の犠牲膜を形成する工程と、
前記第一の犠牲膜を加工する工程と、
前記第一の犠牲膜の側壁に第二の犠牲膜を形成する工程と、
前記第一および第二の犠牲膜の間の溝を第三の犠牲膜で埋め込む工程と、
前記第二の犠牲膜を除去する工程と、
前記第二の犠牲膜を除去した後に形成される溝部に強誘電体膜を形成する工程と、
前記第一および第三の犠牲膜を除去する工程と、
前記第一および第三の犠牲膜を除去した後に形成される溝部に電極を形成する工程とを備えることを特徴とする強誘電体記憶装置の製造方法。
【請求項５】
基板上にＭＩＳトランジスタを形成する工程と、
前記ＭＩＳトランジスタ上に絶縁膜を形成する工程と、
前記絶縁膜上に第一の犠牲膜を形成する工程と、
前記第一の犠牲膜を加工する工程と、
前記第一の犠牲膜の側壁に第二の犠牲膜を形成する工程と、
前記第一の犠牲膜を除去する工程と、
前記第一の犠牲膜を除去した後に形成される溝部に電極を埋め込み形成する工程と、
前記第二の犠牲膜を除去する工程と、
前記第二の犠牲膜を除去した後に形成される溝部に強誘電体を形成する工程とを備えることを特徴とする強誘電体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００６−３５２００５（Ｐ２００６−３５２００５Ａ）
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【出願番号】特願２００５−１７９１７２（Ｐ２００５−１７９１７２）
【出願日】平成１７年６月２０日（２００５．６．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【出願日】平成１７年６月２０日（２００５．６．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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