情報処理装置
【課題】大きな電源装置を必要とすることなく、これにより低コスト化及び低消費電力化を図り得る。
【解決手段】情報信号を記憶するメモリ部と、このメモリ部に対する信号処理を実行する信号処理部と、起動時にメモリ部及び信号処理部に対し電源を供給する電源供給部とを有する複数のストレージ部と、これら複数のストレージ部それぞれの信号処理を統括的に制御する制御部と、複数のストレージ部それぞれの起動時からの電源供給タイミングをストレージ部毎に異ならせる電源供給制御手段とを備えた情報処理装置を提供できる。
【解決手段】情報信号を記憶するメモリ部と、このメモリ部に対する信号処理を実行する信号処理部と、起動時にメモリ部及び信号処理部に対し電源を供給する電源供給部とを有する複数のストレージ部と、これら複数のストレージ部それぞれの信号処理を統括的に制御する制御部と、複数のストレージ部それぞれの起動時からの電源供給タイミングをストレージ部毎に異ならせる電源供給制御手段とを備えた情報処理装置を提供できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、例えばＮＡＮＤフラッシュメモリを用いた情報処理装置に関する。
【背景技術】
【０００２】
周知のように、放送局にあっては、放送番組の送出素材を予め格納しておき、自動番組送出制御装置（ＡＰＣ）からの指示に従って該当する素材を再生するビデオサーバが使用されている。このビデオサーバには、複数のＮＡＮＤフラッシュメモリが使用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１１６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源投入時、ＮＡＮＤフラッシュメモリは自己イニシャライズ時に通常時より数倍から１０倍の電流(数十mA)が短時間に流れる。ストレージメモリでは多数のＮＡＮＤフラッシュメモリを搭載するので、１００個を超えるものでは数Ａ（アンペア）が短時間で流れ、大きな突入電流となる。このストレージメモリを多数実装する装置では電源部の負荷が大きくなる。
【０００５】
本発明の目的は、大きな電源装置を必要とすることなく、これにより低コスト化及び低消費電力化を図り得る情報処理装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態によれば、情報信号を記憶するメモリ部と、このメモリ部に対する信号処理を実行する信号処理部と、起動時にメモリ部及び信号処理部に対し電源を供給する電源供給部とを有する複数のストレージ部と、これら複数のストレージ部それぞれの信号処理を統括的に制御する制御部と、複数のストレージ部それぞれの起動時からの電源供給タイミングをストレージ部毎に異ならせる電源供給制御手段とを備えた情報処理装置を提供できる。
【図面の簡単な説明】
【０００７】
【図１】本第１の実施形態とする情報処理装置の構成を示すブロック図である。
【図２】上記図１に示した起動順序発生部の具体的構成を示すブロック図である。
【図３】以前の情報処理装置の構成を示すブロック図である。
【図４】同第１の実施形態における複数のストレージ部への電源供給タイミングを説明するために示す図である。
【図５】本第２の実施形態とする情報処理装置の構成を示すブロック図である。
【図６】上記図５に示した電源イネーブル部の具体的構成を示すブロック図である。
【図７】同第２の実施形態における複数のストレージ部への電源供給タイミングを説明するために示す図である。
【図８】本第３の実施形態とする情報処理装置の構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。
【０００９】
（第１の実施形態）
図１は、本第１の実施形態とする情報処理装置の構成を示すブロック図である。ここでは、情報処理装置をビデオサーバとして使用でき、また他のコンピュータ装置としても使用できる。
【００１０】
図１において、情報処理装置は、ｎ個のストレージ部１１−１〜１１−ｎを備え、これらストレージ部１１−１〜１１−ｎを電源装置２に並列に接続している。ストレージ部１１−１〜１１−ｎは、メモリ部１１１−１〜１１１−ｎと、コントローラ１１２−１〜１１２−ｎと、電源部１１３−１〜１１３−ｎとを備えている。
【００１１】
メモリ部１１１−１〜１１１−ｎは、データやファイルといった情報信号を格納するものである。コントローラ１１２−１〜１１２−ｎは、例えば３．３［ｖ］、２．５［ｖ］、１．２［ｖ］のうちのいずれか１つのモードでメモリ部１１１−１〜１１１−ｎに対する信号処理を実行させるものである。この信号処理としては、メモリ部１１１−１〜１１１−ｎへの情報信号の書き込みや読み出し等も含まれる。
【００１２】
電源部１１３−１〜１１３−ｎは、電源装置２から送られてくる電流ｘ［Ａ］に基づいてメモリ部１１１−１〜１１１−ｎ及びコントローラ１１２−１〜１１２−ｎに対し電源を投入するものである。
【００１３】
また、ストレージ部１１−１〜１１−ｎには、メモリコントローラ３が接続される。メモリコントローラ３は、ホストコントローラ３１と、起動順序発生部３２とを備えている。ホストコントローラ３１は、コントローラ１１２−１〜１１２−ｎによる信号処理を統括的に制御する。
【００１４】
起動順序発生部３２は、図２に示すように、カウンタ３２１及びデコーダ３２２を使用して、ストレージ部１１−１〜１１−ｎそれぞれの起動時からの電源供給タイミングをストレージ部毎に異ならせる。
【００１５】
次に、上記構成における運用について説明する。
従来は、図３に示すように、装置の電源投入時、ストレージ部１−１〜１−ｎの電源投入が同時であるため、各ストレージ部１−１〜１−ｎの自己イニシャライズによる電流をｘとするとｘ＊ｎ［Ａ］となり、電源部の負荷が大きくなる。
【００１６】
そこで、本第１の実施形態では、メモリコントローラ３に設けられる起動順序発生部３２により、ストレージ部１１−１〜１１−ｎそれぞれの起動時からの電源供給タイミングをストレージ部毎に異ならせるようにした。
【００１７】
電源装置２をＯＮすると、起動順序発生部３２が図４に示すタイミングでＬ１〜Ｌｎの信号を発生させ、それぞれ対応したストレージ部１１−１〜１１−ｎに伝わる。ストレージ部１１−１はＬ１信号の信号レベルがＬ→Ｈに上がると自己イニシャライズを開始し、自己イニシャライズ期間ｔａより長いｔ秒後にＬ２信号の信号レベルがＬ→Ｈに上がり、ストレージ部１１−２の自己イニシャライズが開始される。以降同様にＬｎまで繰り返される。
【００１８】
このとき、カウンタ３２１は、ｔａまでカウントし、カウンタ値がｔａになった時点でデコーダ３２２によりＬ１信号を生成してストレージ部１１−１に出力する。そして、デコーダ３２２がＬｎ信号を出力すると、Ｌｎ信号はストレージ１１−ｎに供給されるとともに、ＯＲ回路３２３に供給される。すると、ＯＲ回路３２３は、カウンタ３２１を停止させた状態を保持する。
【００１９】
上記のように、ストレージ部１１−１が自己イニシャライズ中に以降のストレージ部１１−２〜１１−ｎが自己イニシャライズされないことにより、ｔａ秒間はストレージ部１１−１に自己イニシャライズ用の電流X[A]しか流れず、以降も同様に、各ストレージ部１１−２〜１１−ｎが順々にX[A]ずつ流れるので、これを超えることはない。
【００２０】
以上のように上記第１の実施形態では、電源投入時に、メモリコントローラ３に設けられる起動順序発生部３２により、複数のストレージ部１１−１〜１１−ｎに対する電源投入を順番に行うようにしているので、自己イニシャライズによる電流はｘ［Ａ］で済むことになる。このため、電源装置２の負荷を低減でき、大きな電源装置を必要としないので、低コスト化と低消費電力化が図れる。
【００２１】
（第２の実施形態）
第２の実施形態では、ストレージ部がカード実装のとき、バックプレーンのスロット番号に対応したスロットＩＤを電源イネーブル部に入力し、電源イネーブル部ではスロットＩＤをカウンタのロード値とすると、スロットＩＤがユニークであるため、カウンタの終了タイミングがそれぞれ異なることを利用する。
【００２２】
図５は、本第２の実施形態とする情報処理装置の構成を示すブロック図である。なお、図５において、上記図１と同一部分には同一符号を付して詳細な説明を省略する。
【００２３】
電源装置２には、ｎ個のストレージ部５１−１〜５１−ｎを並列に接続している。ストレージ部５１−１〜５１−ｎは、メモリ部５１１−１〜５１１−ｎと、コントローラ５１２−１〜５１２−ｎと、電源部５１３−１〜５１３−ｎと、電源イネーブル部５１４−１〜５１４−ｎとを備えている。また、ｎ個のストレージ部５１−１〜５１−ｎは、メモリコントローラ６のホストコントローラ６１によりｎ個のストレージ部５１−１〜５１−ｎの信号処理を統括的に制御する。
【００２４】
電源イネーブル部５１４−１〜５１４−ｎは、図６に示すように、カウンタ７１とイネーブル信号発生部７２とにより構成される。カウンタ７１は、ストレージ部５１−１に割り当てられるスロットＩＤ８１−１をロード値としてカウントする。イネーブル信号発生部７２は、このロード値に基づいて電源部５１３−１を制御する。
【００２５】
次に、上記構成における動作について説明する。
電源イネーブル部５１４−１〜５１４−ｎは、図７に示すように、上記カウンタ７１の終了タイミングをイネーブル信号Ｅ１〜Ｅｎとして、ストレージ部５１−１〜５１−ｎ内の電源部５１３−１〜５１３−ｎに出力する。この信号を受信すると電源部５１３−１〜５１３−ｎが動作する。
【００２６】
このように、すべてのストレージ部５１−１〜５１−ｎの自己イニシャライズ期間が同時になることはなく、順々に自己イニシャライズできるので、電流地はX［A］を越えることはない。
【００２７】
なお、電源イネーブル部５１４−１〜５１４−ｎには独立した電源を持たせ、電源装置２がＯＮしたときに起動するようにしておく。
【００２８】
以上のように上記第２の実施形態では、各ストレージ部５１−１〜５１−ｎに割り当てられるスロットＩＤ８１−１〜８１−ｎを利用して、複数のストレージ部５１−１〜５１−ｎに対する電源供給タイミングを異ならせることができるので、メモリコントローラ６の処理負荷が軽減される。
【００２９】
（第３の実施形態）
図８は、本第３の実施形態とする情報処理装置の構成を示すブロック図である。なお、図８において、上記図１と同一部分には同一符号を付して詳細な説明を省略する。
【００３０】
電源装置２には、ｎ個のストレージ部９１−１〜９１−ｎを並列に接続している。ストレージ部９１−１〜９１−ｎは、メモリ部９１１−１〜９１１−ｎと、コントローラ９１２−１〜９１２−ｎと、第１の電源部９１３−１〜９１３−ｎと、第２の電源部９１４−１〜９１４−ｎと、ＣＰＵ９１５−１〜９１５−ｎとを備えている。
【００３１】
第１の電源部９１３−１〜９１３−ｎは、電源装置２から送られてくる電流ｘ［Ａ］に基づいてコントローラ９１２−１〜９１２−ｎ及びＣＰＵ９１５−１〜９１５−ｎに対し電源を投入するものである。第２の電源部９１４−１〜９１４−ｎは、電源装置２から送られてくる電流ｘ［Ａ］に基づいてメモリ部９１１−１〜９１１−ｎに対し電源を投入するものである。
【００３２】
また、第２の電源部９１４−１〜９１４−ｎは、起動順序発生部３２により電源供給タイミングが制御される。
【００３３】
次に、上記構成における動作について説明する。
電源装置２をＯＮすると、起動順序発生部３２がＬ１〜Ｌｎの信号を発生させ、それぞれ対応したストレージ部９１−１〜９１−ｎに伝わる。ストレージ部９１−１はＬ１信号の信号レベルがＬ→Ｈに上がると自己イニシャライズを開始し、自己イニシャライズ期間ｔａより長いｔ秒後にＬ２信号の信号レベルがＬ→Ｈに上がり、ストレージ部９１−２の自己イニシャライズが開始される。以降同様にＬｎまで繰り返される。
【００３４】
このとき、カウンタ３２１は、ｔａまでカウントし、カウンタ値がｔａになった時点でデコーダ３２２によりＬ１信号を生成してストレージ部９１−１に出力する。そして、デコーダ３２２がＬｎ信号を出力すると、Ｌｎ信号はストレージ９１−ｎに供給されるとともに、ＯＲ回路３２３に供給される。すると、ＯＲ回路３２３は、カウンタ３２１を停止させた状態を保持する。
【００３５】
以上のように上記第３の実施形態では、メモリコントローラ３の起動順序発生部３２により、ストレージ部９１−１〜９１−ｎのメモリ部９１１−１〜９１１−ｎのみ電源の供給制御を行うようにしているので、コントローラ９１２−１〜９１２−ｎ及びＣＰＵ９１５−１〜０１５−ｎに対しては第１の電源供給部９１３−１〜９１３−ｎにより電源を供給したままにしておくことにより、装置全体の起動立ち上げを短くできる。
【００３６】
（その他の実施形態）
上記第２の実施形態において、上記第３の実施形態の構成としてもよい。
【００３７】
その他、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００３８】
２…電源装置、３…メモリコントローラ、１１−１〜１１−ｎ…ストレージ部、３１…ホストコントローラ、３２…起動順序発生部、１１１−１〜１１１−ｎ…メモリ部、１１２−１〜１１２−ｎ…コントローラ、１１３−１〜１１３−ｎ…電源部。
【技術分野】
【０００１】
本発明の実施形態は、例えばＮＡＮＤフラッシュメモリを用いた情報処理装置に関する。
【背景技術】
【０００２】
周知のように、放送局にあっては、放送番組の送出素材を予め格納しておき、自動番組送出制御装置（ＡＰＣ）からの指示に従って該当する素材を再生するビデオサーバが使用されている。このビデオサーバには、複数のＮＡＮＤフラッシュメモリが使用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１１６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源投入時、ＮＡＮＤフラッシュメモリは自己イニシャライズ時に通常時より数倍から１０倍の電流(数十mA)が短時間に流れる。ストレージメモリでは多数のＮＡＮＤフラッシュメモリを搭載するので、１００個を超えるものでは数Ａ（アンペア）が短時間で流れ、大きな突入電流となる。このストレージメモリを多数実装する装置では電源部の負荷が大きくなる。
【０００５】
本発明の目的は、大きな電源装置を必要とすることなく、これにより低コスト化及び低消費電力化を図り得る情報処理装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態によれば、情報信号を記憶するメモリ部と、このメモリ部に対する信号処理を実行する信号処理部と、起動時にメモリ部及び信号処理部に対し電源を供給する電源供給部とを有する複数のストレージ部と、これら複数のストレージ部それぞれの信号処理を統括的に制御する制御部と、複数のストレージ部それぞれの起動時からの電源供給タイミングをストレージ部毎に異ならせる電源供給制御手段とを備えた情報処理装置を提供できる。
【図面の簡単な説明】
【０００７】
【図１】本第１の実施形態とする情報処理装置の構成を示すブロック図である。
【図２】上記図１に示した起動順序発生部の具体的構成を示すブロック図である。
【図３】以前の情報処理装置の構成を示すブロック図である。
【図４】同第１の実施形態における複数のストレージ部への電源供給タイミングを説明するために示す図である。
【図５】本第２の実施形態とする情報処理装置の構成を示すブロック図である。
【図６】上記図５に示した電源イネーブル部の具体的構成を示すブロック図である。
【図７】同第２の実施形態における複数のストレージ部への電源供給タイミングを説明するために示す図である。
【図８】本第３の実施形態とする情報処理装置の構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。
【０００９】
（第１の実施形態）
図１は、本第１の実施形態とする情報処理装置の構成を示すブロック図である。ここでは、情報処理装置をビデオサーバとして使用でき、また他のコンピュータ装置としても使用できる。
【００１０】
図１において、情報処理装置は、ｎ個のストレージ部１１−１〜１１−ｎを備え、これらストレージ部１１−１〜１１−ｎを電源装置２に並列に接続している。ストレージ部１１−１〜１１−ｎは、メモリ部１１１−１〜１１１−ｎと、コントローラ１１２−１〜１１２−ｎと、電源部１１３−１〜１１３−ｎとを備えている。
【００１１】
メモリ部１１１−１〜１１１−ｎは、データやファイルといった情報信号を格納するものである。コントローラ１１２−１〜１１２−ｎは、例えば３．３［ｖ］、２．５［ｖ］、１．２［ｖ］のうちのいずれか１つのモードでメモリ部１１１−１〜１１１−ｎに対する信号処理を実行させるものである。この信号処理としては、メモリ部１１１−１〜１１１−ｎへの情報信号の書き込みや読み出し等も含まれる。
【００１２】
電源部１１３−１〜１１３−ｎは、電源装置２から送られてくる電流ｘ［Ａ］に基づいてメモリ部１１１−１〜１１１−ｎ及びコントローラ１１２−１〜１１２−ｎに対し電源を投入するものである。
【００１３】
また、ストレージ部１１−１〜１１−ｎには、メモリコントローラ３が接続される。メモリコントローラ３は、ホストコントローラ３１と、起動順序発生部３２とを備えている。ホストコントローラ３１は、コントローラ１１２−１〜１１２−ｎによる信号処理を統括的に制御する。
【００１４】
起動順序発生部３２は、図２に示すように、カウンタ３２１及びデコーダ３２２を使用して、ストレージ部１１−１〜１１−ｎそれぞれの起動時からの電源供給タイミングをストレージ部毎に異ならせる。
【００１５】
次に、上記構成における運用について説明する。
従来は、図３に示すように、装置の電源投入時、ストレージ部１−１〜１−ｎの電源投入が同時であるため、各ストレージ部１−１〜１−ｎの自己イニシャライズによる電流をｘとするとｘ＊ｎ［Ａ］となり、電源部の負荷が大きくなる。
【００１６】
そこで、本第１の実施形態では、メモリコントローラ３に設けられる起動順序発生部３２により、ストレージ部１１−１〜１１−ｎそれぞれの起動時からの電源供給タイミングをストレージ部毎に異ならせるようにした。
【００１７】
電源装置２をＯＮすると、起動順序発生部３２が図４に示すタイミングでＬ１〜Ｌｎの信号を発生させ、それぞれ対応したストレージ部１１−１〜１１−ｎに伝わる。ストレージ部１１−１はＬ１信号の信号レベルがＬ→Ｈに上がると自己イニシャライズを開始し、自己イニシャライズ期間ｔａより長いｔ秒後にＬ２信号の信号レベルがＬ→Ｈに上がり、ストレージ部１１−２の自己イニシャライズが開始される。以降同様にＬｎまで繰り返される。
【００１８】
このとき、カウンタ３２１は、ｔａまでカウントし、カウンタ値がｔａになった時点でデコーダ３２２によりＬ１信号を生成してストレージ部１１−１に出力する。そして、デコーダ３２２がＬｎ信号を出力すると、Ｌｎ信号はストレージ１１−ｎに供給されるとともに、ＯＲ回路３２３に供給される。すると、ＯＲ回路３２３は、カウンタ３２１を停止させた状態を保持する。
【００１９】
上記のように、ストレージ部１１−１が自己イニシャライズ中に以降のストレージ部１１−２〜１１−ｎが自己イニシャライズされないことにより、ｔａ秒間はストレージ部１１−１に自己イニシャライズ用の電流X[A]しか流れず、以降も同様に、各ストレージ部１１−２〜１１−ｎが順々にX[A]ずつ流れるので、これを超えることはない。
【００２０】
以上のように上記第１の実施形態では、電源投入時に、メモリコントローラ３に設けられる起動順序発生部３２により、複数のストレージ部１１−１〜１１−ｎに対する電源投入を順番に行うようにしているので、自己イニシャライズによる電流はｘ［Ａ］で済むことになる。このため、電源装置２の負荷を低減でき、大きな電源装置を必要としないので、低コスト化と低消費電力化が図れる。
【００２１】
（第２の実施形態）
第２の実施形態では、ストレージ部がカード実装のとき、バックプレーンのスロット番号に対応したスロットＩＤを電源イネーブル部に入力し、電源イネーブル部ではスロットＩＤをカウンタのロード値とすると、スロットＩＤがユニークであるため、カウンタの終了タイミングがそれぞれ異なることを利用する。
【００２２】
図５は、本第２の実施形態とする情報処理装置の構成を示すブロック図である。なお、図５において、上記図１と同一部分には同一符号を付して詳細な説明を省略する。
【００２３】
電源装置２には、ｎ個のストレージ部５１−１〜５１−ｎを並列に接続している。ストレージ部５１−１〜５１−ｎは、メモリ部５１１−１〜５１１−ｎと、コントローラ５１２−１〜５１２−ｎと、電源部５１３−１〜５１３−ｎと、電源イネーブル部５１４−１〜５１４−ｎとを備えている。また、ｎ個のストレージ部５１−１〜５１−ｎは、メモリコントローラ６のホストコントローラ６１によりｎ個のストレージ部５１−１〜５１−ｎの信号処理を統括的に制御する。
【００２４】
電源イネーブル部５１４−１〜５１４−ｎは、図６に示すように、カウンタ７１とイネーブル信号発生部７２とにより構成される。カウンタ７１は、ストレージ部５１−１に割り当てられるスロットＩＤ８１−１をロード値としてカウントする。イネーブル信号発生部７２は、このロード値に基づいて電源部５１３−１を制御する。
【００２５】
次に、上記構成における動作について説明する。
電源イネーブル部５１４−１〜５１４−ｎは、図７に示すように、上記カウンタ７１の終了タイミングをイネーブル信号Ｅ１〜Ｅｎとして、ストレージ部５１−１〜５１−ｎ内の電源部５１３−１〜５１３−ｎに出力する。この信号を受信すると電源部５１３−１〜５１３−ｎが動作する。
【００２６】
このように、すべてのストレージ部５１−１〜５１−ｎの自己イニシャライズ期間が同時になることはなく、順々に自己イニシャライズできるので、電流地はX［A］を越えることはない。
【００２７】
なお、電源イネーブル部５１４−１〜５１４−ｎには独立した電源を持たせ、電源装置２がＯＮしたときに起動するようにしておく。
【００２８】
以上のように上記第２の実施形態では、各ストレージ部５１−１〜５１−ｎに割り当てられるスロットＩＤ８１−１〜８１−ｎを利用して、複数のストレージ部５１−１〜５１−ｎに対する電源供給タイミングを異ならせることができるので、メモリコントローラ６の処理負荷が軽減される。
【００２９】
（第３の実施形態）
図８は、本第３の実施形態とする情報処理装置の構成を示すブロック図である。なお、図８において、上記図１と同一部分には同一符号を付して詳細な説明を省略する。
【００３０】
電源装置２には、ｎ個のストレージ部９１−１〜９１−ｎを並列に接続している。ストレージ部９１−１〜９１−ｎは、メモリ部９１１−１〜９１１−ｎと、コントローラ９１２−１〜９１２−ｎと、第１の電源部９１３−１〜９１３−ｎと、第２の電源部９１４−１〜９１４−ｎと、ＣＰＵ９１５−１〜９１５−ｎとを備えている。
【００３１】
第１の電源部９１３−１〜９１３−ｎは、電源装置２から送られてくる電流ｘ［Ａ］に基づいてコントローラ９１２−１〜９１２−ｎ及びＣＰＵ９１５−１〜９１５−ｎに対し電源を投入するものである。第２の電源部９１４−１〜９１４−ｎは、電源装置２から送られてくる電流ｘ［Ａ］に基づいてメモリ部９１１−１〜９１１−ｎに対し電源を投入するものである。
【００３２】
また、第２の電源部９１４−１〜９１４−ｎは、起動順序発生部３２により電源供給タイミングが制御される。
【００３３】
次に、上記構成における動作について説明する。
電源装置２をＯＮすると、起動順序発生部３２がＬ１〜Ｌｎの信号を発生させ、それぞれ対応したストレージ部９１−１〜９１−ｎに伝わる。ストレージ部９１−１はＬ１信号の信号レベルがＬ→Ｈに上がると自己イニシャライズを開始し、自己イニシャライズ期間ｔａより長いｔ秒後にＬ２信号の信号レベルがＬ→Ｈに上がり、ストレージ部９１−２の自己イニシャライズが開始される。以降同様にＬｎまで繰り返される。
【００３４】
このとき、カウンタ３２１は、ｔａまでカウントし、カウンタ値がｔａになった時点でデコーダ３２２によりＬ１信号を生成してストレージ部９１−１に出力する。そして、デコーダ３２２がＬｎ信号を出力すると、Ｌｎ信号はストレージ９１−ｎに供給されるとともに、ＯＲ回路３２３に供給される。すると、ＯＲ回路３２３は、カウンタ３２１を停止させた状態を保持する。
【００３５】
以上のように上記第３の実施形態では、メモリコントローラ３の起動順序発生部３２により、ストレージ部９１−１〜９１−ｎのメモリ部９１１−１〜９１１−ｎのみ電源の供給制御を行うようにしているので、コントローラ９１２−１〜９１２−ｎ及びＣＰＵ９１５−１〜０１５−ｎに対しては第１の電源供給部９１３−１〜９１３−ｎにより電源を供給したままにしておくことにより、装置全体の起動立ち上げを短くできる。
【００３６】
（その他の実施形態）
上記第２の実施形態において、上記第３の実施形態の構成としてもよい。
【００３７】
その他、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００３８】
２…電源装置、３…メモリコントローラ、１１−１〜１１−ｎ…ストレージ部、３１…ホストコントローラ、３２…起動順序発生部、１１１−１〜１１１−ｎ…メモリ部、１１２−１〜１１２−ｎ…コントローラ、１１３−１〜１１３−ｎ…電源部。
【特許請求の範囲】
【請求項１】
情報信号を記憶するメモリ部と、このメモリ部に対し信号処理を実行する信号処理部と、起動時に前記メモリ部及び前記信号処理部に対し電源を供給する電源供給部とを有する複数のストレージ部と、
これら複数のストレージ部それぞれの信号処理を統括的に制御する制御部と、
前記複数のストレージ部それぞれの起動時からの電源供給タイミングを前記ストレージ部毎に異ならせる電源供給制御手段とを具備することを特徴とする情報処理装置。
【請求項２】
前記電源供給制御手段は、前記制御部に設けられ、前記複数のストレージ部のうち第１のストレージ部の電源供給部を制御して前記メモリ部及び前記信号処理部に対し電源を供給させた後、前記第２のストレージ部の電源供給部を制御して前記メモリ部及び前記信号処理部に対し電源を供給させることを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記電源供給制御手段は、前記複数のストレージ部それぞれに設けられるカウンタから成り、前記複数のストレージ部それぞれに割り当てられ互いに異なるスロットＩＤをカウンタのロード値とし、このロード値に基づいて前記電源供給部を制御することを特徴とする請求項１記載の情報処理装置。
【請求項４】
情報信号を記憶するメモリ部と、このメモリ部に対する信号処理を実行する信号処理部と、起動時に前記メモリ部に対し電源を供給する第１の電源供給部と、前記信号処理部に対し電源を供給する第２の電源供給部とを有する複数のストレージ部と、
これら複数のストレージ部それぞれの信号処理を統括的に制御する制御部と、
前記複数のストレージ部それぞれの前記第１の電源供給部による電源供給タイミングを前記ストレージ部毎に異ならせる電源供給制御手段とを具備することを特徴とする情報処理装置。
【請求項５】
前記電源供給制御手段は、前記制御部に設けられ、前記複数のストレージ部のうち第１のストレージ部の第１の電源供給部を制御して前記メモリ部に対し電源を供給させた後、前記第２のストレージ部の第１の電源供給部を制御して前記メモリ部に対し電源を供給させることを特徴とする請求項４記載の情報処理装置。
【請求項６】
前記電源供給制御手段は、前記複数のストレージ部それぞれに設けられるカウンタから成り、前記複数のストレージ部それぞれに割り当てられ互いに異なるスロットＩＤをカウンタのロード値とし、このロード値に基づいて前記第１の電源供給部を制御することを特徴とする請求項４記載の情報処理装置。
【請求項１】
情報信号を記憶するメモリ部と、このメモリ部に対し信号処理を実行する信号処理部と、起動時に前記メモリ部及び前記信号処理部に対し電源を供給する電源供給部とを有する複数のストレージ部と、
これら複数のストレージ部それぞれの信号処理を統括的に制御する制御部と、
前記複数のストレージ部それぞれの起動時からの電源供給タイミングを前記ストレージ部毎に異ならせる電源供給制御手段とを具備することを特徴とする情報処理装置。
【請求項２】
前記電源供給制御手段は、前記制御部に設けられ、前記複数のストレージ部のうち第１のストレージ部の電源供給部を制御して前記メモリ部及び前記信号処理部に対し電源を供給させた後、前記第２のストレージ部の電源供給部を制御して前記メモリ部及び前記信号処理部に対し電源を供給させることを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記電源供給制御手段は、前記複数のストレージ部それぞれに設けられるカウンタから成り、前記複数のストレージ部それぞれに割り当てられ互いに異なるスロットＩＤをカウンタのロード値とし、このロード値に基づいて前記電源供給部を制御することを特徴とする請求項１記載の情報処理装置。
【請求項４】
情報信号を記憶するメモリ部と、このメモリ部に対する信号処理を実行する信号処理部と、起動時に前記メモリ部に対し電源を供給する第１の電源供給部と、前記信号処理部に対し電源を供給する第２の電源供給部とを有する複数のストレージ部と、
これら複数のストレージ部それぞれの信号処理を統括的に制御する制御部と、
前記複数のストレージ部それぞれの前記第１の電源供給部による電源供給タイミングを前記ストレージ部毎に異ならせる電源供給制御手段とを具備することを特徴とする情報処理装置。
【請求項５】
前記電源供給制御手段は、前記制御部に設けられ、前記複数のストレージ部のうち第１のストレージ部の第１の電源供給部を制御して前記メモリ部に対し電源を供給させた後、前記第２のストレージ部の第１の電源供給部を制御して前記メモリ部に対し電源を供給させることを特徴とする請求項４記載の情報処理装置。
【請求項６】
前記電源供給制御手段は、前記複数のストレージ部それぞれに設けられるカウンタから成り、前記複数のストレージ部それぞれに割り当てられ互いに異なるスロットＩＤをカウンタのロード値とし、このロード値に基づいて前記第１の電源供給部を制御することを特徴とする請求項４記載の情報処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−６４０５６（Ｐ２０１２−６４０５６Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０８６０５（Ｐ２０１０−２０８６０５）
【出願日】平成２２年９月１６日（２０１０．９．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１６日（２０１０．９．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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