演算増幅器
【目的】位相変動を抑制させて安定した動作が可能な演算増幅器を提供することを目的とする。
【構成】第１及び第２入力信号各々に対応した電流を送出する入力段に対して電流を供給する第１トランジスタ、及び、入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段に対して電流を供給する第２トランジスタに、夫々バイアス電圧を供給するにあたり、第１トランジスタにバイアス電圧を供給する為の配線と、第２トランジスタにバイアス電圧を供給する為の配線とを互いに電気的に絶縁する。
【構成】第１及び第２入力信号各々に対応した電流を送出する入力段に対して電流を供給する第１トランジスタ、及び、入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段に対して電流を供給する第２トランジスタに、夫々バイアス電圧を供給するにあたり、第１トランジスタにバイアス電圧を供給する為の配線と、第２トランジスタにバイアス電圧を供給する為の配線とを互いに電気的に絶縁する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に関し、特に入力段及び出力段が共に差動型となる完全差動型の演算増幅器に関する。
【背景技術】
【０００２】
完全差動型の演算増幅器は、電源電圧の変動や外来ノイズの影響を受けにくいことから、微少信号を扱う増幅回路に使用されている。
【０００３】
このような完全差動型の演算増幅器として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造で構築したものが知られている（例えば、特許文献１の図１の単一段増幅器セクション参照）。
【０００４】
かかる完全差動型演算増幅器は、非反転入力端子（１０）及び反転入力端子（１２）を介して非反転入力信号及び反転入力信号を受け付ける入力段と、増幅後の非反転出力信号及び反転出力信号を夫々非反転出力端子（１４）及び反転出力端子（１５）を介して出力する出力段と、を含む。入力段は、非反転入力信号及び反転入力信号を夫々個別にゲート入力する入力トランジスタと、かかる入力トランジスタに電流を供給する電流供給源としてのトランジスタ（２４、２６）とからなる。一方、出力段は、入力トランジスタから供給された電位に応じて、非反転入力信号及び反転入力信号の差分を増幅したものとして、非反転出力信号とこの非反転出力信号の極性が反転した反転出力信号とを夫れ出力する出力トランジスタ（３２、３４、３６、３８）を備える。更に、出力段は、かかる出力トランジスタに電流を供給する電流供給源としてのトランジスタ（２０、２２、２８、３０）を含むものである。この際、入力トランジスタに対する電流供給源としてのトランジスタ（２６）、及び出力トランジスタに対する電流供給源としてのトランジスタ（２２、３０）各々のゲート同士は共通のゲートラインにて接続されている。この際、かかるゲートラインを介してトランジスタ（２６）及び（２２、３０）各々のゲートにバイアス電圧（７２ａ）を印加することにより、入力トランジスタ及び出力トランジスタ各々に供給されるべき電流を制御しているのである。
【０００５】
しかしながら、このような構成からなる完全差動型演算増幅器では、上記非反転出力信号及び反転出力信号同士による同一位相成分が、上記トランジスタ（２２）及び（３０）各々のゲート・ドレイン間の寄生容量を介して上記ゲートラインに漏れ込む虞が生じる。よって、その影響が上記入力トランジスタを介して非反転出力信号及び反転出力信号にフィードバックされ、位相変動が生じてしまうという問題が生じた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０７−０８６８５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、位相変動を抑制させて安定した動作が可能な演算増幅器を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明による演算増幅器は、第１入力信号及び第２入力信号の差分を増幅する演算増幅器であって、前記第１及び第２入力信号各々に対応した電流を送出する入力段と、前記入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段と、第１バイアス供給ラインを介してゲート端子に供給されたバイアス電圧に応じた電流を前記入力段に供給する第１トランジスタと、第２バイアス供給ラインを介してゲート端子に供給されたバイアス電圧に応じた電流を前記出力段に供給する第２トランジスタと、を備え、前記第１バイアス供給ライン及び前記第２バイアス供給ラインが互いに電気的に絶縁されている。
【発明の効果】
【０００９】
本発明によれば、演算増幅器の出力信号の一部が、この演算増幅器の出力段に電流を供給する為のトランジスタ、及び入力段に電流を供給する為のトランジスタを夫々介して、入力段側に流れ込んでしまうことを阻止できるので、演算増幅器における入出力動作点の安定化を図ることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明による演算増幅器の回路構成を示す図である。
【図２】電流源としてのトランジスタＱ５、Ｑ９及びＱ１１各々の半導体チップ上でのレイアウトの一例を示す図である。
【発明を実施するための形態】
【００１１】
第１及び第２入力信号各々に対応した電流を送出する入力段に対して電流を供給する第１トランジスタ、及び、入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段に対して電流を供給する第２トランジスタに、夫々バイアス電圧を供給するにあたり、第１トランジスタにバイアス電圧を供給する為の配線と、第２トランジスタにバイアス電圧を供給する為の配線とを互いに電気的に絶縁する。
【実施例】
【００１２】
図１は、本発明による完全差動型演算増幅器の回路構成を示す図である。
【００１３】
図１に示すように、この完全差動型演算増幅器は、第１バイアス電圧生成部１、第２バイアス電圧生成部２、差動増幅部３及びコモンモードフィードバック部４からなる。
【００１４】
第１バイアス電圧生成部１は、そのソース端Ｓに直流の電源電圧ＶＤＤが印加されており、且つそのドレイン端Ｄに電流源Ｂ１が接続されているｐチャネル型のトランジスタＱ１からなる。トランジスタＱ１のゲート端はドレイン端Ｄと共にバイアス電圧を供給する為のバイアス供給ラインＧＬ１に接続されている。かかる構成により、第１バイアス電圧生成部１は、トランジスタＱ１のドレイン端Ｄに生じた電圧を第１バイアス電圧とし、これをバイアス供給ラインＧＬ１を介して差動増幅部３に供給する。
【００１５】
第２バイアス電圧生成部２は、そのソース端Ｓに直流の電源電圧ＶＤＤが印加されており、且つそのドレイン端Ｄに電流源Ｂ２が接続されているｐチャネル型のトランジスタＱ２からなる。トランジスタＱ２のゲート端はドレイン端Ｄと共にバイアス電圧を供給する為のバイアス供給ラインＧＬ２に接続されている。尚、バイアス供給ラインＧＬ２は、上記バイアス供給ラインＧＬ１とは電気的に絶縁（insulation）した状態で形成されている。かかる構成により、第２バイアス電圧生成部２は、トランジスタＱ２のドレイン端Ｄに生じた電圧を第２バイアス電圧とし、これをバイアス供給ラインＧＬ２を介して差動増幅部３に供給する。
【００１６】
差動増幅部３は、ｐチャネル型のトランジスタＱ３〜Ｑ５、Ｑ９及びＱ１１、ｎチャネル型のトランジスタＱ６〜Ｑ８及びＱ１０、コンデンサＣ１及びＣ２、抵抗Ｒ１及びＲ２からなる。非反転入力を受け付ける入力トランジスタとしてのトランジスタＱ３のゲート端には非反転入力信号ＶIN+が供給されており、そのソース端ＳにはトランジスタＱ４のソース端Ｓ、及びトランジスタＱ３に対する電流供給源であるトランジスタＱ５のドレイン端Ｄが夫々接続されている。又、トランジスタＱ３のドレイン端ＤにはトランジスタＱ６のドレイン端Ｄが接続されている。反転入力を受け付ける入力トランジスタとしてのトランジスタＱ４のゲート端には、上記非反転入力信号ＶIN+の極性を反転させた反転入力信号ＶIN-が供給されており、そのドレイン端ＤにはトランジスタＱ７のドレイン端Ｄが接続されている。トランジスタＱ５のゲート端は上記バイアス供給ラインＧＬ２に接続されており、そのソース端Ｓには直流の電源電圧ＶＤＤが印加されている。トランジスタＱ６及びＱ７のゲート端は互いに接続されており、夫々のソース端Ｓは共に接地電位ＶSSに設定されている。トランジスタＱ６のドレイン端Ｄには更に、非反転出力を担う出力トランジスタとしてのトランジスタＱ８のゲート端が接続されている。トランジスタＱ８のソース端Ｓは接地電位ＶSSに設定されており、そのドレイン端Ｄ及びゲート端間には、コンデンサＣ１及び抵抗Ｒ１からなる直列回路が接続されている。トランジスタＱ８のドレイン端Ｄには更に、このトランジスタＱ８に対する電流供給源であるトランジスタＱ９のドレイン端Ｄが接続されており、その接続点から、非反転出力信号ＶOUT+が出力される。トランジスタＱ９のゲート端は上記バイアス供給ラインＧＬ１に接続されており、そのソース端Ｓには直流の電源電圧ＶＤＤが印加されている。トランジスタＱ７のドレイン端Ｄには更に、反転出力を担う出力トランジスタとしてのトランジスタＱ１０のゲート端が接続されている。トランジスタＱ１０のソース端Ｓは接地電位ＶSSに設定されており、そのドレイン端Ｄ及びゲート端間には、抵抗Ｒ２及びコンデンサＣ２からなる直列回路が接続されている。トランジスタＱ１０のドレイン端Ｄには更に、このトランジスタＱ１０に対する電流供給源としてのトランジスタＱ１１のドレイン端Ｄが接続されており、その接続点から反転出力信号ＶOUT-が出力される。トランジスタＱ１１のゲート端は上記バイアス供給ラインＧＬ１に接続されており、そのソース端Ｓには直流の電源電圧ＶＤＤが印加されている。
【００１７】
ここで、入力トランジスタ（Ｑ３、Ｑ４）は、夫々のゲート端に非反転入力信号ＶIN+及び反転入力信号ＶIN-が供給されると、これらＶIN+及びＶIN-各々の信号レベルに応じた電位を出力トランジスタ（Ｑ８、Ｑ１０）のゲート端に供給する。すると、かかる電位に対応した電流が出力トランジスタ（Ｑ８、Ｑ１０）のドレイン・ソース間に流れ、その電流に対応した電位レベルを有する非反転出力信号ＶOUT+及び反転出力信号ＶOUT-が出力される。すなわち、かかる動作により、差動増幅部３は、互いに極性が反転している非反転入力信号ＶIN+及び反転入力信号ＶIN-の差分を増幅したものとして、非反転出力信号ＶOUT+及び反転出力信号ＶOUT-を夫々出力するのである。
【００１８】
コモンモードフィードバック部４は、平均電位生成回路ＡＶ及び差動アンプＣＭＡから構成される。平均電位生成回路ＡＶは、差動増幅部３から出力された非反転出力信号ＶOUT+及び反転出力信号ＶOUT-同士による平均電位、つまり、（ＶOUT+＋ＶOUT-）／２を算出し、その平均電位を表す中間電位信号を差動アンプＣＭＡに供給する。差動アンプＣＭＡは、かかる中間電位信号と所定の基準中間電位ＶＣＭとの差分を表す中間電位補正信号ＣＭＦＢを、上記差動増幅部３のトランジスタＱ６及びＱ７のゲート端に供給する。
【００１９】
すなわち、コモンモードフィードバック部４は、差動増幅部３から出力された非反転出力信号ＶOUT+及び反転出力信号ＶOUT-同士による中間電位に生じている、基準中間電位ＶＣＭに対する誤差分を求め、その誤差値を表す中間電位補正信号ＣＭＦＢを差動増幅部３に供給するのである。この際、かかる中間電位補正信号ＣＭＦＢが差動増幅部３のトランジスタＱ６及びＱ７のゲート端に供給されると、中間電位補正信号ＣＭＦＢにて示されるレベル（誤差値）に応じた電流がトランジスタＱ６及びＱ７各々のドレイン・ソース間に流れ、その電流値の分だけ、図１に示す如き接続点Ａ−及びＡ＋の電位が変化する。すると、出力トランジスタ（Ｑ８、Ｑ１０）のゲート電位が変化し、その変化に追従して非反転出力信号ＶOUT+及び反転出力信号ＶOUT-各々の電位が変化する。かかる一連の動作により、非反転出力信号ＶOUT+及び反転出力信号ＶOUT-同士による中間電位が基準中間電位ＶＣＭと一致するように、非反転出力信号ＶOUT+及び反転出力信号ＶOUT-各々の電位が調整される。よって、完全差動型演算増幅器において、入出力の動作点が安定化するようになる。すなわち、コモンモードフィードバック部４を介した負帰還ループによって、完全差動型演算増幅器における入出力動作点の安定化を図るのである。
【００２０】
更に、図１に示す完全差動型演算増幅器では、入力トランジスタ（Ｑ３、Ｑ４）の電流源であるトランジスタＱ５にバイアス電圧を印加する為の配線（ＧＬ２）と、出力トランジスタ（Ｑ８、Ｑ１０）の電流源であるトランジスタＱ９及びＱ１１にバイアス電圧を印加する為の配線（ＧＬ１）とが、互いに絶縁（insulation）した状態で構築されている。
【００２１】
図２は、これらトランジスタＱ５、Ｑ９及びＱ１１のみを抜粋して、半導体チップ上でのＱ５、Ｑ９及びＱ１１各々のレイアウトの一例を示す図である。
【００２２】
図２に示すように、トランジスタＱ５、Ｑ９及びＱ１１各々は、ｐチャンネルＭＯＳトランジスタのソースＳ及びドレイン端Ｄを担うｐ型拡散領域ＰＢと、ｐ型拡散領域ＰＢ上に形成されておりゲートＧを担うポリシリコンＰＬとから構成される。この際、トランジスタＱ９及びＱ１１各々のポリシリコンＰＬには、コンタクトＭＣ１を介して、例えばアルミ等の金属配線材料からなるバイアス供給ラインＧＬ１が接続されている。又、トランジスタＱ５のポリシリコンＰＬには、コンタクトＭＣ２を介して、例えばアルミ等の金属配線材料からなるバイアス供給ラインＧＬ２が接続されている。すなわち、出力トランジスタ（Ｑ８、Ｑ１０）の電流源となるトランジスタＱ９及びＱ１１には配線（ＧＬ１）を介してバイアス電圧が供給されている一方、入力トランジスタ（Ｑ３、Ｑ４）の電流源となるトランジスタＱ５には、この配線（ＧＬ１）とは電気的に絶縁されている配線（ＧＬ２）を介して、バイアス電圧が供給されているのである。
【００２３】
かかる構成によれば、非反転出力信号ＶOUT+及び反転出力信号ＶOUT-同士による同一位相成分がトランジスタＱ９及びＱ１１各々のゲートＧ及びドレイン端Ｄ間の寄生容量を介してバイアス供給ラインＧＬ１に漏れ込むことはあっても、バイアス供給ラインＧＬ２側には漏れ込まない。よって、上記の如き非反転出力信号ＶOUT+及び反転出力信号ＶOUT-同士による同一位相成分が、トランジスタＱ５、入力トランジスタ（Ｑ３、Ｑ４）及び出力トランジスタ（Ｑ８、Ｑ１０）なるループに流れ込むことによって生じる位相変動が阻止される。これにより、コモンモードフィードバック部４による負帰還ループの動作が安定するので、完全差動型演算増幅器における入出力動作点の安定化を図ることが可能となる。
【００２４】
尚、上記実施例においては、図１に示す如き第１バイアス電圧生成部１及び第２バイアス電圧生成部２を備えた完全差動型演算増幅器に本願発明を適用した場合の構成について説明したが、かかる構成に限定されない。例えば、図１に示すような第１バイアス電圧生成部１及び第２バイアス電圧生成部２を備えておらず、バイアス用の固定電圧が外部供給されるような構成の完全差動型演算増幅器に対しても同様に適用可能である。要するに、入力トランジスタの電流源となるトランジスタのゲートに接続するバイアス電圧供給用の配線（ＧＬ１）と、出力トランジスタの電流源となるトランジスタのゲートに接続するバイアス電圧供給用の配線（ＧＬ２）とを、図２に示す如く個別に設けるレイアウトを採用していれば良いのである。
【符号の説明】
【００２５】
３ 差動増幅部
４ コモンモードフィードバック部
ＧＬ１ バイアス供給ライン
ＧＬ２ バイアス供給ライン
【技術分野】
【０００１】
本発明は、演算増幅器に関し、特に入力段及び出力段が共に差動型となる完全差動型の演算増幅器に関する。
【背景技術】
【０００２】
完全差動型の演算増幅器は、電源電圧の変動や外来ノイズの影響を受けにくいことから、微少信号を扱う増幅回路に使用されている。
【０００３】
このような完全差動型の演算増幅器として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造で構築したものが知られている（例えば、特許文献１の図１の単一段増幅器セクション参照）。
【０００４】
かかる完全差動型演算増幅器は、非反転入力端子（１０）及び反転入力端子（１２）を介して非反転入力信号及び反転入力信号を受け付ける入力段と、増幅後の非反転出力信号及び反転出力信号を夫々非反転出力端子（１４）及び反転出力端子（１５）を介して出力する出力段と、を含む。入力段は、非反転入力信号及び反転入力信号を夫々個別にゲート入力する入力トランジスタと、かかる入力トランジスタに電流を供給する電流供給源としてのトランジスタ（２４、２６）とからなる。一方、出力段は、入力トランジスタから供給された電位に応じて、非反転入力信号及び反転入力信号の差分を増幅したものとして、非反転出力信号とこの非反転出力信号の極性が反転した反転出力信号とを夫れ出力する出力トランジスタ（３２、３４、３６、３８）を備える。更に、出力段は、かかる出力トランジスタに電流を供給する電流供給源としてのトランジスタ（２０、２２、２８、３０）を含むものである。この際、入力トランジスタに対する電流供給源としてのトランジスタ（２６）、及び出力トランジスタに対する電流供給源としてのトランジスタ（２２、３０）各々のゲート同士は共通のゲートラインにて接続されている。この際、かかるゲートラインを介してトランジスタ（２６）及び（２２、３０）各々のゲートにバイアス電圧（７２ａ）を印加することにより、入力トランジスタ及び出力トランジスタ各々に供給されるべき電流を制御しているのである。
【０００５】
しかしながら、このような構成からなる完全差動型演算増幅器では、上記非反転出力信号及び反転出力信号同士による同一位相成分が、上記トランジスタ（２２）及び（３０）各々のゲート・ドレイン間の寄生容量を介して上記ゲートラインに漏れ込む虞が生じる。よって、その影響が上記入力トランジスタを介して非反転出力信号及び反転出力信号にフィードバックされ、位相変動が生じてしまうという問題が生じた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０７−０８６８５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、位相変動を抑制させて安定した動作が可能な演算増幅器を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明による演算増幅器は、第１入力信号及び第２入力信号の差分を増幅する演算増幅器であって、前記第１及び第２入力信号各々に対応した電流を送出する入力段と、前記入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段と、第１バイアス供給ラインを介してゲート端子に供給されたバイアス電圧に応じた電流を前記入力段に供給する第１トランジスタと、第２バイアス供給ラインを介してゲート端子に供給されたバイアス電圧に応じた電流を前記出力段に供給する第２トランジスタと、を備え、前記第１バイアス供給ライン及び前記第２バイアス供給ラインが互いに電気的に絶縁されている。
【発明の効果】
【０００９】
本発明によれば、演算増幅器の出力信号の一部が、この演算増幅器の出力段に電流を供給する為のトランジスタ、及び入力段に電流を供給する為のトランジスタを夫々介して、入力段側に流れ込んでしまうことを阻止できるので、演算増幅器における入出力動作点の安定化を図ることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明による演算増幅器の回路構成を示す図である。
【図２】電流源としてのトランジスタＱ５、Ｑ９及びＱ１１各々の半導体チップ上でのレイアウトの一例を示す図である。
【発明を実施するための形態】
【００１１】
第１及び第２入力信号各々に対応した電流を送出する入力段に対して電流を供給する第１トランジスタ、及び、入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段に対して電流を供給する第２トランジスタに、夫々バイアス電圧を供給するにあたり、第１トランジスタにバイアス電圧を供給する為の配線と、第２トランジスタにバイアス電圧を供給する為の配線とを互いに電気的に絶縁する。
【実施例】
【００１２】
図１は、本発明による完全差動型演算増幅器の回路構成を示す図である。
【００１３】
図１に示すように、この完全差動型演算増幅器は、第１バイアス電圧生成部１、第２バイアス電圧生成部２、差動増幅部３及びコモンモードフィードバック部４からなる。
【００１４】
第１バイアス電圧生成部１は、そのソース端Ｓに直流の電源電圧ＶＤＤが印加されており、且つそのドレイン端Ｄに電流源Ｂ１が接続されているｐチャネル型のトランジスタＱ１からなる。トランジスタＱ１のゲート端はドレイン端Ｄと共にバイアス電圧を供給する為のバイアス供給ラインＧＬ１に接続されている。かかる構成により、第１バイアス電圧生成部１は、トランジスタＱ１のドレイン端Ｄに生じた電圧を第１バイアス電圧とし、これをバイアス供給ラインＧＬ１を介して差動増幅部３に供給する。
【００１５】
第２バイアス電圧生成部２は、そのソース端Ｓに直流の電源電圧ＶＤＤが印加されており、且つそのドレイン端Ｄに電流源Ｂ２が接続されているｐチャネル型のトランジスタＱ２からなる。トランジスタＱ２のゲート端はドレイン端Ｄと共にバイアス電圧を供給する為のバイアス供給ラインＧＬ２に接続されている。尚、バイアス供給ラインＧＬ２は、上記バイアス供給ラインＧＬ１とは電気的に絶縁（insulation）した状態で形成されている。かかる構成により、第２バイアス電圧生成部２は、トランジスタＱ２のドレイン端Ｄに生じた電圧を第２バイアス電圧とし、これをバイアス供給ラインＧＬ２を介して差動増幅部３に供給する。
【００１６】
差動増幅部３は、ｐチャネル型のトランジスタＱ３〜Ｑ５、Ｑ９及びＱ１１、ｎチャネル型のトランジスタＱ６〜Ｑ８及びＱ１０、コンデンサＣ１及びＣ２、抵抗Ｒ１及びＲ２からなる。非反転入力を受け付ける入力トランジスタとしてのトランジスタＱ３のゲート端には非反転入力信号ＶIN+が供給されており、そのソース端ＳにはトランジスタＱ４のソース端Ｓ、及びトランジスタＱ３に対する電流供給源であるトランジスタＱ５のドレイン端Ｄが夫々接続されている。又、トランジスタＱ３のドレイン端ＤにはトランジスタＱ６のドレイン端Ｄが接続されている。反転入力を受け付ける入力トランジスタとしてのトランジスタＱ４のゲート端には、上記非反転入力信号ＶIN+の極性を反転させた反転入力信号ＶIN-が供給されており、そのドレイン端ＤにはトランジスタＱ７のドレイン端Ｄが接続されている。トランジスタＱ５のゲート端は上記バイアス供給ラインＧＬ２に接続されており、そのソース端Ｓには直流の電源電圧ＶＤＤが印加されている。トランジスタＱ６及びＱ７のゲート端は互いに接続されており、夫々のソース端Ｓは共に接地電位ＶSSに設定されている。トランジスタＱ６のドレイン端Ｄには更に、非反転出力を担う出力トランジスタとしてのトランジスタＱ８のゲート端が接続されている。トランジスタＱ８のソース端Ｓは接地電位ＶSSに設定されており、そのドレイン端Ｄ及びゲート端間には、コンデンサＣ１及び抵抗Ｒ１からなる直列回路が接続されている。トランジスタＱ８のドレイン端Ｄには更に、このトランジスタＱ８に対する電流供給源であるトランジスタＱ９のドレイン端Ｄが接続されており、その接続点から、非反転出力信号ＶOUT+が出力される。トランジスタＱ９のゲート端は上記バイアス供給ラインＧＬ１に接続されており、そのソース端Ｓには直流の電源電圧ＶＤＤが印加されている。トランジスタＱ７のドレイン端Ｄには更に、反転出力を担う出力トランジスタとしてのトランジスタＱ１０のゲート端が接続されている。トランジスタＱ１０のソース端Ｓは接地電位ＶSSに設定されており、そのドレイン端Ｄ及びゲート端間には、抵抗Ｒ２及びコンデンサＣ２からなる直列回路が接続されている。トランジスタＱ１０のドレイン端Ｄには更に、このトランジスタＱ１０に対する電流供給源としてのトランジスタＱ１１のドレイン端Ｄが接続されており、その接続点から反転出力信号ＶOUT-が出力される。トランジスタＱ１１のゲート端は上記バイアス供給ラインＧＬ１に接続されており、そのソース端Ｓには直流の電源電圧ＶＤＤが印加されている。
【００１７】
ここで、入力トランジスタ（Ｑ３、Ｑ４）は、夫々のゲート端に非反転入力信号ＶIN+及び反転入力信号ＶIN-が供給されると、これらＶIN+及びＶIN-各々の信号レベルに応じた電位を出力トランジスタ（Ｑ８、Ｑ１０）のゲート端に供給する。すると、かかる電位に対応した電流が出力トランジスタ（Ｑ８、Ｑ１０）のドレイン・ソース間に流れ、その電流に対応した電位レベルを有する非反転出力信号ＶOUT+及び反転出力信号ＶOUT-が出力される。すなわち、かかる動作により、差動増幅部３は、互いに極性が反転している非反転入力信号ＶIN+及び反転入力信号ＶIN-の差分を増幅したものとして、非反転出力信号ＶOUT+及び反転出力信号ＶOUT-を夫々出力するのである。
【００１８】
コモンモードフィードバック部４は、平均電位生成回路ＡＶ及び差動アンプＣＭＡから構成される。平均電位生成回路ＡＶは、差動増幅部３から出力された非反転出力信号ＶOUT+及び反転出力信号ＶOUT-同士による平均電位、つまり、（ＶOUT+＋ＶOUT-）／２を算出し、その平均電位を表す中間電位信号を差動アンプＣＭＡに供給する。差動アンプＣＭＡは、かかる中間電位信号と所定の基準中間電位ＶＣＭとの差分を表す中間電位補正信号ＣＭＦＢを、上記差動増幅部３のトランジスタＱ６及びＱ７のゲート端に供給する。
【００１９】
すなわち、コモンモードフィードバック部４は、差動増幅部３から出力された非反転出力信号ＶOUT+及び反転出力信号ＶOUT-同士による中間電位に生じている、基準中間電位ＶＣＭに対する誤差分を求め、その誤差値を表す中間電位補正信号ＣＭＦＢを差動増幅部３に供給するのである。この際、かかる中間電位補正信号ＣＭＦＢが差動増幅部３のトランジスタＱ６及びＱ７のゲート端に供給されると、中間電位補正信号ＣＭＦＢにて示されるレベル（誤差値）に応じた電流がトランジスタＱ６及びＱ７各々のドレイン・ソース間に流れ、その電流値の分だけ、図１に示す如き接続点Ａ−及びＡ＋の電位が変化する。すると、出力トランジスタ（Ｑ８、Ｑ１０）のゲート電位が変化し、その変化に追従して非反転出力信号ＶOUT+及び反転出力信号ＶOUT-各々の電位が変化する。かかる一連の動作により、非反転出力信号ＶOUT+及び反転出力信号ＶOUT-同士による中間電位が基準中間電位ＶＣＭと一致するように、非反転出力信号ＶOUT+及び反転出力信号ＶOUT-各々の電位が調整される。よって、完全差動型演算増幅器において、入出力の動作点が安定化するようになる。すなわち、コモンモードフィードバック部４を介した負帰還ループによって、完全差動型演算増幅器における入出力動作点の安定化を図るのである。
【００２０】
更に、図１に示す完全差動型演算増幅器では、入力トランジスタ（Ｑ３、Ｑ４）の電流源であるトランジスタＱ５にバイアス電圧を印加する為の配線（ＧＬ２）と、出力トランジスタ（Ｑ８、Ｑ１０）の電流源であるトランジスタＱ９及びＱ１１にバイアス電圧を印加する為の配線（ＧＬ１）とが、互いに絶縁（insulation）した状態で構築されている。
【００２１】
図２は、これらトランジスタＱ５、Ｑ９及びＱ１１のみを抜粋して、半導体チップ上でのＱ５、Ｑ９及びＱ１１各々のレイアウトの一例を示す図である。
【００２２】
図２に示すように、トランジスタＱ５、Ｑ９及びＱ１１各々は、ｐチャンネルＭＯＳトランジスタのソースＳ及びドレイン端Ｄを担うｐ型拡散領域ＰＢと、ｐ型拡散領域ＰＢ上に形成されておりゲートＧを担うポリシリコンＰＬとから構成される。この際、トランジスタＱ９及びＱ１１各々のポリシリコンＰＬには、コンタクトＭＣ１を介して、例えばアルミ等の金属配線材料からなるバイアス供給ラインＧＬ１が接続されている。又、トランジスタＱ５のポリシリコンＰＬには、コンタクトＭＣ２を介して、例えばアルミ等の金属配線材料からなるバイアス供給ラインＧＬ２が接続されている。すなわち、出力トランジスタ（Ｑ８、Ｑ１０）の電流源となるトランジスタＱ９及びＱ１１には配線（ＧＬ１）を介してバイアス電圧が供給されている一方、入力トランジスタ（Ｑ３、Ｑ４）の電流源となるトランジスタＱ５には、この配線（ＧＬ１）とは電気的に絶縁されている配線（ＧＬ２）を介して、バイアス電圧が供給されているのである。
【００２３】
かかる構成によれば、非反転出力信号ＶOUT+及び反転出力信号ＶOUT-同士による同一位相成分がトランジスタＱ９及びＱ１１各々のゲートＧ及びドレイン端Ｄ間の寄生容量を介してバイアス供給ラインＧＬ１に漏れ込むことはあっても、バイアス供給ラインＧＬ２側には漏れ込まない。よって、上記の如き非反転出力信号ＶOUT+及び反転出力信号ＶOUT-同士による同一位相成分が、トランジスタＱ５、入力トランジスタ（Ｑ３、Ｑ４）及び出力トランジスタ（Ｑ８、Ｑ１０）なるループに流れ込むことによって生じる位相変動が阻止される。これにより、コモンモードフィードバック部４による負帰還ループの動作が安定するので、完全差動型演算増幅器における入出力動作点の安定化を図ることが可能となる。
【００２４】
尚、上記実施例においては、図１に示す如き第１バイアス電圧生成部１及び第２バイアス電圧生成部２を備えた完全差動型演算増幅器に本願発明を適用した場合の構成について説明したが、かかる構成に限定されない。例えば、図１に示すような第１バイアス電圧生成部１及び第２バイアス電圧生成部２を備えておらず、バイアス用の固定電圧が外部供給されるような構成の完全差動型演算増幅器に対しても同様に適用可能である。要するに、入力トランジスタの電流源となるトランジスタのゲートに接続するバイアス電圧供給用の配線（ＧＬ１）と、出力トランジスタの電流源となるトランジスタのゲートに接続するバイアス電圧供給用の配線（ＧＬ２）とを、図２に示す如く個別に設けるレイアウトを採用していれば良いのである。
【符号の説明】
【００２５】
３ 差動増幅部
４ コモンモードフィードバック部
ＧＬ１ バイアス供給ライン
ＧＬ２ バイアス供給ライン
【特許請求の範囲】
【請求項１】
第１入力信号及び第２入力信号の差分を増幅する演算増幅器であって、
前記第１及び第２入力信号各々に対応した電流を送出する入力段と、
前記入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段と、
第１バイアス供給ラインを介してゲート端子に供給されたバイアス電圧に応じた電流を前記入力段に供給する第１トランジスタと、
第２バイアス供給ラインを介してゲート端子に供給されたバイアス電圧に応じた電流を前記出力段に供給する第２トランジスタと、を備え、
前記第１バイアス供給ライン及び前記第２バイアス供給ラインが互いに電気的に絶縁されていることを特徴とする演算増幅器。
【請求項２】
前記第１入力信号及び第２入力信号は互いに極性の反転した信号であり、前記出力段は前記出力信号として、前記第１入力信号の極性に対応した第１出力信号及び前記第２入力信号の極性に対応した第２出力信号を夫々出力することを特徴とする請求項１記載の演算増幅器。
【請求項３】
前記第１出力信号及び前記第２出力信号の中間電位と基準中間電位との差分に対応した中間電位補正信号を生成する回路と、
前記中間電位補正信号に応じて前記第１出力信号及び前記第２出力信号のレベルを調整する回路と、を更に備えたことを特徴とする請求項２記載の演算増幅器。
【請求項１】
第１入力信号及び第２入力信号の差分を増幅する演算増幅器であって、
前記第１及び第２入力信号各々に対応した電流を送出する入力段と、
前記入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段と、
第１バイアス供給ラインを介してゲート端子に供給されたバイアス電圧に応じた電流を前記入力段に供給する第１トランジスタと、
第２バイアス供給ラインを介してゲート端子に供給されたバイアス電圧に応じた電流を前記出力段に供給する第２トランジスタと、を備え、
前記第１バイアス供給ライン及び前記第２バイアス供給ラインが互いに電気的に絶縁されていることを特徴とする演算増幅器。
【請求項２】
前記第１入力信号及び第２入力信号は互いに極性の反転した信号であり、前記出力段は前記出力信号として、前記第１入力信号の極性に対応した第１出力信号及び前記第２入力信号の極性に対応した第２出力信号を夫々出力することを特徴とする請求項１記載の演算増幅器。
【請求項３】
前記第１出力信号及び前記第２出力信号の中間電位と基準中間電位との差分に対応した中間電位補正信号を生成する回路と、
前記中間電位補正信号に応じて前記第１出力信号及び前記第２出力信号のレベルを調整する回路と、を更に備えたことを特徴とする請求項２記載の演算増幅器。
【図１】
【図２】
【図２】
【公開番号】特開２０１０−１７１７１８（Ｐ２０１０−１７１７１８Ａ）
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願番号】特願２００９−１２２４２（Ｐ２００９−１２２４２）
【出願日】平成２１年１月２２日（２００９．１．２２）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願日】平成２１年１月２２日（２００９．１．２２）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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