発振器
【課題】後段にフィルタを挿入しなくても、低歪みの発振波形を得ることが可能な発振器を提供する。
【解決手段】発振器１００は、ＭＯＳＦＥＴである第１トランジスタＭ１および第２トランジスタＭ２を有するクロスカップルドインバータ１０を備える。この発振器１００は、発振動作中に、第１トランジスタＭ１、第２トランジスタＭ２それぞれのゲートソース間電圧Ｖｇｓ１、Ｖｇｓ２、ドレインソース間電圧Ｖｄｓ１、Ｖｄｓ２、ゲートソース間しきい値電圧Ｖｔｈ１、Ｖｔｈ２の間に、
Ｖｄｓ１≧Ｖｇｓ１−Ｖｔｈ１
Ｖｄｓ２≧Ｖｇｓ２−Ｖｔｈ２
なる関係が成り立つよう構成される。
【解決手段】発振器１００は、ＭＯＳＦＥＴである第１トランジスタＭ１および第２トランジスタＭ２を有するクロスカップルドインバータ１０を備える。この発振器１００は、発振動作中に、第１トランジスタＭ１、第２トランジスタＭ２それぞれのゲートソース間電圧Ｖｇｓ１、Ｖｇｓ２、ドレインソース間電圧Ｖｄｓ１、Ｖｄｓ２、ゲートソース間しきい値電圧Ｖｔｈ１、Ｖｔｈ２の間に、
Ｖｄｓ１≧Ｖｇｓ１−Ｖｔｈ１
Ｖｄｓ２≧Ｖｇｓ２−Ｖｔｈ２
なる関係が成り立つよう構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器に関する。
【背景技術】
【０００２】
家電機器や映像機器などの電子機器に搭載されるマイクロコンピュータ、スイッチング電源、モータドライバ、液晶ドライバ等の電子回路には、主として基準周波数を生成するための発振回路が設けられていることが多い。この発振回路として、例えば、水晶振動子やセラミック振動子を使った水晶／セラミック発振回路や、抵抗およびコンデンサを使ったＣＲ発振回路、インダクタおよびキャパシタをもちいたＬＣ発振回路が知られている。
【０００３】
図１は、クロスカップルドインバータを備える発振器の構成を示す回路図である。発振器１１００は、クロスカップルドインバータ１０１０、電流源１０１２、インダクタＬ１、Ｌ２、キャパシタＣ１、Ｃ２を備える。クロスカップルドインバータ１０１０は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタＭ１、第２トランジスタＭ２を含む。この発振器１１００は、第１トランジスタＭ１、第２トランジスタＭ２が相補的に交互にオン、オフすることにより、インダクタＬ１、Ｌ２のインダクタンス値およびキャパシタＣ１、Ｃ２の容量値に応じた周波数で発振する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３３６２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に発振器は、その発振波形（出力電圧）が電源電圧Ｖｄｄ〜接地電圧（Ｖｇｎｄ＝０Ｖ）の範囲をフルスイングするよう構成されていた。２つの出力端子ＯＵＴ１、ＯＵＴ２に発生する出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２、言い換えれば第１トランジスタＭ１、第２トランジスタＭ２のドレインソース間電圧Ｖｄｓ１、Ｖｄｓ２がフルスイングすると、波形歪みが生じていた。
【０００６】
従来では波形歪みを改善するために、発振器１１００の後段に出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２の高調波成分を除去するフィルタ（不図示）を設ける必要があった。すなわち、フィルタを構成するコイルおよびキャパシタが、回路面積の増大を招いていた。
【０００７】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、後段にフィルタを挿入しなくても、低歪みの発振波形を得ることが可能な発振器の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、発振器に関する。この発振器は、第１、第２出力端子と、電流源と、電流源と第１出力端子の間に設けられた第１インダクタと、電流源と第２出力端子の間に設けられた第２インダクタと、第１出力端子と固定電圧端子の間に設けられた第１キャパシタと、第２出力端子と固定電圧端子の間に設けられた第２キャパシタと、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１、第２トランジスタを含み、第１トランジスタのドレインが第１出力端子に、第２トランジスタのドレインが第２出力端子に接続されているクロスカップルドインバータと、第１トランジスタと第２トランジスタの共通に接続されたソースと固定電圧端子の間に設けられた制限抵抗と、を備える。
【０００９】
この態様によると、制限抵抗を設けることにより、第１トランジスタ、第２トランジスタのソース電位は、それを設けない場合に比べて高くなる。その結果、第１トランジスタ、第２トランジスタが非飽和領域と飽和領域を遷移せず、飽和領域を中心に動作することとなり、出力電圧の波形歪みを低減できる。
【００１０】
クロスカップルドインバータは、第１トランジスタのドレインと第１出力端子の間に設けられた第１抵抗と、第２トランジスタのドレインと第２出力端子の間に設けられた第２抵抗と、をさらに含んでもよい。
この態様によると、第１抵抗、第２抵抗によって、ドレインソース間の寄生容量の変動の影響を低減することができ、位相ノイズを改善することができる。
【００１１】
本発明の別の態様もまた、発振器である。この発振器は、ＭＯＳＦＥＴである第１、第２トランジスタを含むクロスカップルドインバータを備える。この発振器は、発振動作中に、第１、第２トランジスタそれぞれのゲートソース間電圧Ｖｇｓ１、Ｖｇｓ２、ドレインソース間電圧Ｖｄｓ１、Ｖｄｓ２、ゲートソース間しきい値電圧Ｖｔｈ１、Ｖｔｈ２の間に、
Ｖｄｓ１≧Ｖｇｓ１−Ｖｔｈ１
Ｖｄｓ２≧Ｖｇｓ２−Ｖｔｈ２
なる関係が成り立つよう構成される。
この態様によれば、第１トランジスタ、第２トランジスタが非飽和領域と飽和領域を遷移せず、飽和領域を中心に動作することとなり、出力電圧の波形歪みを低減できる。
【００１２】
本発明のさらに別の態様もまた、発振器である。この発振器は、ＭＯＳＦＥＴである第１、第２トランジスタを含むクロスカップルドインバータと、クロスカップルドインバータに電流を供給する電流源と、を備える。第１トランジスタは、発振動作中にそのゲートソース間電圧が最大値となるときに電流源からの電流よりも小さなドレイン電流が流れるように構成され、第２トランジスタは、発振動作中にそのゲートソース間電圧が最大値となるときに電流源からの電流よりも小さなドレイン電流が流れるように構成されている。
【００１３】
この態様によれば、第１トランジスタ、第２トランジスタを常時強反転領域で動作させることができ、その結果、非飽和領域と飽和領域を遷移せず、飽和領域を中心に動作することとなり、出力電圧の波形歪みを低減できる。
【００１４】
本発明のさらに別の態様もまた、発振器である。この発振器は、第１、第２出力端子と、その第１端子が第１出力端子に接続された第１インダクタと、その第１端子が第２出力端子に接続され、その第２端子が第１インダクタの第２端子に接続された第２インダクタと、第１、第２インダクタの共通に接続された第２端子と第１固定電圧端子の間に設けられた電流源と、第１出力端子と第２固定電圧端子の間に設けられた第１キャパシタと、第２出力端子と第２固定電圧端子の間に設けられた第２キャパシタと、そのゲートが第２出力端子に接続され、そのソースが第２固定電圧端子に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタと、そのゲートが第１出力端子に接続され、そのソースが第２固定電圧端子に接続されたＭＯＳＦＥＴである第２トランジスタと、第１トランジスタのドレインと第１出力端子の間に設けられた第１抵抗と、第２トランジスタのドレインと第２出力端子の間に設けられた第２抵抗と、を備える。
【００１５】
この態様によると、第１抵抗、第２抵抗によって、ドレインソース間の寄生容量の変動の影響を低減することができ、位相ノイズを改善することができる。
【００１６】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明のある態様によれば、波形歪みを抑制できる。
【図面の簡単な説明】
【００１８】
【図１】クロスカップルドインバータを備える発振器の構成を示す回路図である。
【図２】第１の実施の形態に係る発振器の構成を示す回路図である。
【図３】図３（ａ）は、図２の発振器の動作を示す波形図であり、図３（ｂ）は、図１の発振器の動作を示す波形図である。
【図４】第２の実施の形態に係る発振器の構成を示す回路図である。
【図５】第１トランジスタおよび第１抵抗を示す図である。
【図６】第１抵抗の抵抗値に対するコンダクタンスおよびキャパシタの関係を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２１】
（第１の実施の形態）
図２は、第１の実施の形態に係る発振器１００の構成を示す回路図である。発振器１００は、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１固定電圧端子（電源端子ＰＶＤＤ）、第２固定電圧端子（接地端子ＰＧＮＤ）を備える。電源端子ＰＶＤＤには電源電圧Ｖｄｄが供給され、接地端子ＰＧＮＤには接地電圧Ｖｇｎｄが供給されている。発振器１００は、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２から、相補的に変動する差動の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を出力する。
【００２２】
発振器１００は、クロスカップルドインバータ１０、電流源１２、第１インダクタＬ１、第２インダクタＬ２、第１キャパシタＣ１、第２キャパシタＣ２を備える。Ｌ１＝Ｌ２、Ｃ１＝Ｃ２が成り立つ。
【００２３】
電流源１２は、適切にバイアスされたトランジスタを含んでもよいし、抵抗を含んでもよい。
【００２４】
第１インダクタＬ１は、電流源１２と第１出力端子ＯＵＴ１の間に設けられる。第２インダクタＬ２は、電流源１２の第２出力端子ＯＵＴ２の間に設けられる。第１キャパシタＣ１は、第１出力端子ＯＵＴ１と接地端子ＰＧＮＤの間に設けられ、第２キャパシタＣ２は、第２出力端子ＯＵＴ２と接地端子ＰＧＮＤの間に設けられる。
【００２５】
クロスカップルドインバータ１０は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタＭ１、第２トランジスタＭ２を含む。第１トランジスタＭ１、第２トランジスタＭ２それぞれのドレインは、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２に接続されている。また第１トランジスタＭ１と第２トランジスタＭ２のソースは共通に接続され、一方のゲートは、他方のドレインとたすき掛けして接続されている。また第１トランジスタＭ１、第２トランジスタＭ２のバックゲートは接地端子ＰＧＮＤと接続される。
【００２６】
この発振器１００は、発振動作中に、第１トランジスタＭ１、第２トランジスタＭ２が飽和領域で動作するように構成される。飽和領域において、第１トランジスタＭ１、第２トランジスタＭ２のゲートソース間電圧Ｖｇｓ１、Ｖｇｓ２、ドレインソース間電圧Ｖｄｓ１、Ｖｄｓ２、ゲートソース間しきい値電圧Ｖｔｈ１、Ｖｔｈ２の間に、
Ｖｄｓ１≧Ｖｇｓ１−Ｖｔｈ１ …（１）
Ｖｄｓ２≧Ｖｇｓ２−Ｖｔｈ２ …（２）
なる関係が成り立つ。なお、第１トランジスタＭ１と第２トランジスタＭ２は近接して形成されるため、Ｖｔｈ１＝Ｖｔｈ２＝Ｖｔｈが成り立つ。
関係式（１）、（２）を満たすために、発振器１００は以下の手順にしたがって設計される。
【００２７】
（手順１） まず第１トランジスタＭ１、第２トランジスタＭ２が飽和領域で動作するためには、第１トランジスタＭ１、第２トランジスタＭ２がいずれも強反転領域で動作する必要がある。すなわち、
Ｖｇｓ１＞Ｖｔｈ１ …（３）
Ｖｇｓ２＞Ｖｔｈ２ …（４）
なる関係式が成り立てばよい。
【００２８】
発振動作中に、式（３）、（４）を満たすためには、第１トランジスタＭ１、第２トランジスタＭ２のドレイン電流ＩＭ１、ＩＭ２はゼロとならず、常に流れている必要がある。
ＩＭ１＞０
ＩＭ２＞０
【００２９】
第１トランジスタＭ１、第２トランジスタＭ２を強反転領域で動作させるためには、第１トランジスタＭ１、第２トランジスタＭ２それぞれの電流能力を、電流源１２から供給される電流Ｉｓよりも小さく設計すればよい。具体的には、第１トランジスタＭ１は発振動作中に、そのゲートソース間電圧Ｖｇｓ１が最大値となるときに、電流源１２からの電流Ｉｓよりも小さなドレイン電流ＩＭ１が流れるように構成される。これは第１トランジスタＭ１のトランジスタサイズ（ゲート幅／ゲート長：Ｗ／Ｌ）を調節することにより実現される。同様に第２トランジスタＭ２も、発振動作中にそのゲートソース間電圧Ｖｇｓ２が最大値となるときに電流源１２からの電流Ｉｓよりも小さなドレイン電流ＩＭ２が流れるように構成されている。
【００３０】
たとえば、電流Ｉｓ＝４ｍＡのとき、第１トランジスタＭ１、第２トランジスタＭ２に流れる電流ＩＭ１、ＩＭ２それぞれの最大値は３ｍＡとなるように設計される。言い換えれば、第１トランジスタＭ１および第２トランジスタＭ２には、最低１ｍＡの電流が流れる。
【００３１】
この手順１により、第１トランジスタＭ１、第２トランジスタＭ２が強反転状態で動作することが保証される。
【００３２】
（手順２） クロスカップルドインバータ１０においてＶｇｓ１＝Ｖｄｓ２、Ｖｇｓ２＝Ｖｄｓ１が成り立つ。これを式（１）、（２）に代入すると、
Ｖｄｓ１≧Ｖｄｓ２−Ｖｔｈ１ …（１ａ）
Ｖｄｓ２≧Ｖｄｓ１−Ｖｔｈ２ …（２ａ）
を得る。関係式（１ａ）、（２ａ）を変形すれば、
Ｖｔｈ１≧Ｖｄｓ２−Ｖｄｓ１ …（１ｂ）
Ｖｔｈ２≧Ｖｄｓ１−Ｖｄｓ２ …（２ｂ）
を得る。Ｖｄｓ２−Ｖｄｓ１、Ｖｄｓ１−Ｖｄｓ２は、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２の振幅に他ならない。すなわち、式（１）、（２）を満たすためには、出力電圧Ｖｏｕｔ１、Ｖｏｕｔの振幅がしきい値電圧Ｖｔｈ１、Ｖｔｈ２より小さければよい。
【００３３】
出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２の電圧範囲をＶｔｈ１、Ｖｔｈ２以下に制限するために有効な手段のひとつは、第１トランジスタＭ１と第２トランジスタＭ２の共通接続されたソースノードＮｓと接地端子ＰＧＮＤの間に、制限抵抗Ｒｓを設けることである。制限抵抗Ｒｓを設けることにより、ゲートソース間電圧Ｖｇｓ１、Ｖｇｓ２が、ドレイン電流ＩＭ１、ＩＭ２に与える影響を抑えることができ、発振マージンを犠牲にすることなく、出力電圧範囲を狭めることができる。
【００３４】
以上が発振器１００の構成である。続いてその動作を説明する。発振器１００の利点は、図１の発振器１１００の動作との対比によって明確となる。そこでまず、図１の発振器１１００の動作を説明する。
【００３５】
図３（ｂ）は、図１の発振器１１００の動作を示す波形図である。波形図には上から順に、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２、第１インダクタＬ１と第２インダクタＬ２の接続ノードＮＬの電位ＶＮＬ、第１トランジスタＭ１と第２トランジスタＭ２のドレイン電流ＩＭ１、ＩＭ２が示される。
【００３６】
図１の発振器１１００では、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２は、接地電圧０Ｖ〜電源電圧Ｖｄｄ付近の間をフルスイングする。つまり第１トランジスタＭ１および第２トランジスタＭ２のゲートソース間電圧Ｖｇｓ１（＝Ｖｏｕｔ２）、Ｖｇｓ２（＝Ｖｏｕｔ２）は、しきい値電圧Ｖｔｈより小さな弱反転領域となり、電流ＩＭ１、ＩＭ２が実質的にゼロまで低下することが確認される。
【００３７】
また出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が大振幅でスイングするため、飽和領域と非飽和領域を交互に遷移することになり、これが出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２の波形歪みとなって現れる。さらにノードＮＬの電位ＶＮＬに着目すると、２０ｍＶｐｐで変動している。
【００３８】
続いて図２の発振器１００の動作を説明する。図３（ａ）は、図２の発振器１００の動作を示す波形図である。
【００３９】
抵抗Ｒｓには常時、電流Ｉｓ（＝４ｍＡ）が流れる。Ｒｓ＝５０Ωとすると、ノードＮｓの電位（第１トランジスタＭ１、第２トランジスタＭ２のソース電位）ＶＮＳは、Ｉｓ×Ｒｓ＝０．２Ｖに保たれる。また出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２は、常にＶｔｈよりも高くなっており、
Ｖｇｓ１＝Ｖｏｕｔ２−ＶＮＳ＞Ｖｔｈ
Ｖｇｓ２＝Ｖｏｕｔ１−ＶＮＳ＞Ｖｔｈ
が成立しているため、強反転状態であることが確認できる。これにより、第１トランジスタＭ１、第２トランジスタＭ２のドレイン電流ＩＭ１、ＩＭ２はゼロにはならない。
【００４０】
また、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２の振幅（｜Ｖｄｓ１−Ｖｄｓ２｜）は、しきい値電圧Ｖｔｈより小さくなっており、関係式（１）、（２）が満たされるため、第１トランジスタＭ１、第２トランジスタＭ２が飽和領域で動作していることが確認される。
【００４１】
以上が発振器１００の動作である。この発振器１００によれば、第１トランジスタＭ１、第２トランジスタＭ２が飽和領域で動作するため、歪み成分の非常に小さな出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を生成することができる。このことは、ノードＮＬの電位ＶＮＬのリップルは１ｍＶｐｐと非常に小さいことからも確認することができる。
【００４２】
また図２の発振器１００によれば、従来の発振器１１００に比べて歪み成分の小さな出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を生成することができるため、後段のフィルタによって歪み成分を除去する必要がなく、フィルタを構成するための回路面積を削減することができる。
【００４３】
（第２の実施の形態）
図１の発振器１１００において、第１トランジスタＭ１および第２トランジスタＭ２は、それぞれのドレインソース間に寄生容量Ｃｄｓ１、Ｃｄｓ２を有する。この寄生容量Ｃｄｓは発振器１１００の発振周波数を決定するリアクタンス成分に影響を与えるため、発振周波数が設計値よりも低くなると問題がしばしば発生する。
【００４４】
また発振器１１００を微細プロセスを用いて構成する際に、最小ゲート長を用いて第１トランジスタＭ１、第２トランジスタＭ２を設計すると、短チャンネル効果の影響により、寄生容量Ｃｄｓ１、Ｃｄｓ２が変動し、位相ノイズが悪化するという問題がある。従来ではこの問題に対処するために、ゲート長を長くするという手法をとるのが一般的であったが、この対策はＭＯＳＦＥＴの寄生容量の増加を招き、発振周波数の低下を引き起こす。そのため、従来ＣＭＯＳプロセスで実現可能な発振周波数には制限があり、より高い周波数が必要な場合には、バイポーラトランジスタが用いられていた。
【００４５】
第２の実施の形態では、ＣＭＯＳプロセスを用いて、従来よりも高い周波数で発振可能な発振器２００について説明する。
【００４６】
図４は、第２の実施の形態に係る発振器２００の構成を示す回路図である。発振器２００は、図１の発振器１１００に加えて、第１抵抗Ｒ１および第２抵抗Ｒ２をさらに備える。第１抵抗Ｒ１は、第１トランジスタＭ１のドレインと第１出力端子ＯＵＴ１の間に設けられ、第２抵抗Ｒ２は、第２トランジスタＭ２のドレインと第２出力端子ＯＵＴ２の間に設けられる。
【００４７】
以上が発振器２００の構成である。図５は、第１トランジスタＭ１および第１抵抗Ｒ１を示す図である。
【００４８】
ＭＯＳＦＥＴのドレインソース間容量Ｃｄｓは、ゲートソース間容量Ｃｇｓおよびゲートドレイン間容量Ｃｇｄの合成容量で与えられる。
Ｃｄｓ＝Ｃｇｄ・Ｃｇｓ／（Ｃｇｄ＋Ｃｇｓ）
【００４９】
第１トランジスタＭ１のドレインと直列に設けられた第１抵抗Ｒ１は、第１トランジスタＭ１の寄生容量Ｃｄｓ１とともにローパスフィルタを形成する。言い換えれば第１抵抗Ｒ１は、出力端子ＯＵＴ１から第１トランジスタＭ１側を見たインピーダンス（リアクタンス成分）の変動を抑制するように作用する。
【００５０】
第１出力端子ＯＵＴ１から第１抵抗Ｒ１および第１トランジスタＭ１側を見たときの等価的なキャパシタ成分Ｃａｐは、式（５）で与えられる。
Ｃａｐ＝Ｃｄｓ／（１＋ｓＣｄｓ・Ｒ） …（５）
ｓ＝２πｆ
【００５１】
また第１出力端子ＯＵＴ１から第１抵抗Ｒ１および第１トランジスタＭ１側をみたときのコンダクタンスｇｄｓは、式（６）で与えられる。
ｇｄｓ＝Ｋ／２×Ｗ／Ｌ・λ（Ｖｇｓ−Ｖｔｈ）２・｛１−Ｒ（Ｖｇｓ−Ｖｔｈ）２｝ …（６）
λ：チャンネル長変調係数
Ｗ：ゲート幅
Ｌ：ゲート長
【００５２】
図６は、第１抵抗の抵抗値Ｒに対するコンダクタンスｇｄｓおよびキャパシタＣａｐの関係を示す図である。図６では発振周波数ｆ＝３ＧＨｚとした計算結果である。図６からも確認できるように、抵抗値Ｒを大きくするほど、キャパシタ成分Ｃａｐは小さくなる。すなわち、第１抵抗Ｒ１（Ｒ２）を設けることにより、出力端子ＯＵＴ１（ＯＵＴ２）から見たリアクタンス成分が減少するため、従来よりも発振周波数を高めることができる。
【００５３】
一方、発振器２００の発振条件は、ｇｄｓ＞０である。したがって、発振器２００を安定的に発振させるためには、
１＞Ｒ（Ｖｇｓ−Ｖｔｈ）２ …（７）
を満たす必要がある。図６では、Ｒ＜２００Ωの範囲において発振条件が満たされる。関係式（７）を満たす範囲において、第１抵抗Ｒ１、第２抵抗Ｒ２の抵抗値を大きくすることにより、発振周波数を高めることが可能である。
【００５４】
さらに第１抵抗Ｒ１、第２抵抗Ｒ２を設けることにより、寄生容量Ｃｄｓ１，Ｃｄｓ２の変動の影響が緩和されるため、周波数特性を維持したまま、位相ノイズを改善することができる。
【００５５】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００５６】
第１の実施の形態では、制限抵抗Ｒｓを設ける場合を説明したが、本発明はそれに限定されない。電源電圧Ｖｄｄを任意に調節可能な場合には、制限抵抗Ｒｓを設ける代わりに、制限抵抗Ｒｓの電圧降下に相当する量、電源電圧Ｖｄｄを低下させることにより、図２の発振器１００と等価的な回路を実現することができる。
【００５７】
第１の実施の形態と第２の実施の形態は組み合わせることが可能である。すなわち、図２の発振器１００において、第１抵抗Ｒ１および第２抵抗Ｒ２を追加することができる。この場合、第１、第２の実施の形態それぞれの効果を同時に得ることができる。
【００５８】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５９】
１００…発振器、１０…クロスカップルドインバータ、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、１２…電流源、ＯＵＴ１…第１出力端子、ＯＵＴ２…第２出力端子、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、Ｌ１…第１インダクタ、Ｌ２…第２インダクタ、Ｒｓ…制限抵抗、２００…発振器、Ｒ１…第１抵抗、Ｒ２…第２抵抗。
【技術分野】
【０００１】
本発明は、発振器に関する。
【背景技術】
【０００２】
家電機器や映像機器などの電子機器に搭載されるマイクロコンピュータ、スイッチング電源、モータドライバ、液晶ドライバ等の電子回路には、主として基準周波数を生成するための発振回路が設けられていることが多い。この発振回路として、例えば、水晶振動子やセラミック振動子を使った水晶／セラミック発振回路や、抵抗およびコンデンサを使ったＣＲ発振回路、インダクタおよびキャパシタをもちいたＬＣ発振回路が知られている。
【０００３】
図１は、クロスカップルドインバータを備える発振器の構成を示す回路図である。発振器１１００は、クロスカップルドインバータ１０１０、電流源１０１２、インダクタＬ１、Ｌ２、キャパシタＣ１、Ｃ２を備える。クロスカップルドインバータ１０１０は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタＭ１、第２トランジスタＭ２を含む。この発振器１１００は、第１トランジスタＭ１、第２トランジスタＭ２が相補的に交互にオン、オフすることにより、インダクタＬ１、Ｌ２のインダクタンス値およびキャパシタＣ１、Ｃ２の容量値に応じた周波数で発振する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３３６２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に発振器は、その発振波形（出力電圧）が電源電圧Ｖｄｄ〜接地電圧（Ｖｇｎｄ＝０Ｖ）の範囲をフルスイングするよう構成されていた。２つの出力端子ＯＵＴ１、ＯＵＴ２に発生する出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２、言い換えれば第１トランジスタＭ１、第２トランジスタＭ２のドレインソース間電圧Ｖｄｓ１、Ｖｄｓ２がフルスイングすると、波形歪みが生じていた。
【０００６】
従来では波形歪みを改善するために、発振器１１００の後段に出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２の高調波成分を除去するフィルタ（不図示）を設ける必要があった。すなわち、フィルタを構成するコイルおよびキャパシタが、回路面積の増大を招いていた。
【０００７】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、後段にフィルタを挿入しなくても、低歪みの発振波形を得ることが可能な発振器の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、発振器に関する。この発振器は、第１、第２出力端子と、電流源と、電流源と第１出力端子の間に設けられた第１インダクタと、電流源と第２出力端子の間に設けられた第２インダクタと、第１出力端子と固定電圧端子の間に設けられた第１キャパシタと、第２出力端子と固定電圧端子の間に設けられた第２キャパシタと、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１、第２トランジスタを含み、第１トランジスタのドレインが第１出力端子に、第２トランジスタのドレインが第２出力端子に接続されているクロスカップルドインバータと、第１トランジスタと第２トランジスタの共通に接続されたソースと固定電圧端子の間に設けられた制限抵抗と、を備える。
【０００９】
この態様によると、制限抵抗を設けることにより、第１トランジスタ、第２トランジスタのソース電位は、それを設けない場合に比べて高くなる。その結果、第１トランジスタ、第２トランジスタが非飽和領域と飽和領域を遷移せず、飽和領域を中心に動作することとなり、出力電圧の波形歪みを低減できる。
【００１０】
クロスカップルドインバータは、第１トランジスタのドレインと第１出力端子の間に設けられた第１抵抗と、第２トランジスタのドレインと第２出力端子の間に設けられた第２抵抗と、をさらに含んでもよい。
この態様によると、第１抵抗、第２抵抗によって、ドレインソース間の寄生容量の変動の影響を低減することができ、位相ノイズを改善することができる。
【００１１】
本発明の別の態様もまた、発振器である。この発振器は、ＭＯＳＦＥＴである第１、第２トランジスタを含むクロスカップルドインバータを備える。この発振器は、発振動作中に、第１、第２トランジスタそれぞれのゲートソース間電圧Ｖｇｓ１、Ｖｇｓ２、ドレインソース間電圧Ｖｄｓ１、Ｖｄｓ２、ゲートソース間しきい値電圧Ｖｔｈ１、Ｖｔｈ２の間に、
Ｖｄｓ１≧Ｖｇｓ１−Ｖｔｈ１
Ｖｄｓ２≧Ｖｇｓ２−Ｖｔｈ２
なる関係が成り立つよう構成される。
この態様によれば、第１トランジスタ、第２トランジスタが非飽和領域と飽和領域を遷移せず、飽和領域を中心に動作することとなり、出力電圧の波形歪みを低減できる。
【００１２】
本発明のさらに別の態様もまた、発振器である。この発振器は、ＭＯＳＦＥＴである第１、第２トランジスタを含むクロスカップルドインバータと、クロスカップルドインバータに電流を供給する電流源と、を備える。第１トランジスタは、発振動作中にそのゲートソース間電圧が最大値となるときに電流源からの電流よりも小さなドレイン電流が流れるように構成され、第２トランジスタは、発振動作中にそのゲートソース間電圧が最大値となるときに電流源からの電流よりも小さなドレイン電流が流れるように構成されている。
【００１３】
この態様によれば、第１トランジスタ、第２トランジスタを常時強反転領域で動作させることができ、その結果、非飽和領域と飽和領域を遷移せず、飽和領域を中心に動作することとなり、出力電圧の波形歪みを低減できる。
【００１４】
本発明のさらに別の態様もまた、発振器である。この発振器は、第１、第２出力端子と、その第１端子が第１出力端子に接続された第１インダクタと、その第１端子が第２出力端子に接続され、その第２端子が第１インダクタの第２端子に接続された第２インダクタと、第１、第２インダクタの共通に接続された第２端子と第１固定電圧端子の間に設けられた電流源と、第１出力端子と第２固定電圧端子の間に設けられた第１キャパシタと、第２出力端子と第２固定電圧端子の間に設けられた第２キャパシタと、そのゲートが第２出力端子に接続され、そのソースが第２固定電圧端子に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタと、そのゲートが第１出力端子に接続され、そのソースが第２固定電圧端子に接続されたＭＯＳＦＥＴである第２トランジスタと、第１トランジスタのドレインと第１出力端子の間に設けられた第１抵抗と、第２トランジスタのドレインと第２出力端子の間に設けられた第２抵抗と、を備える。
【００１５】
この態様によると、第１抵抗、第２抵抗によって、ドレインソース間の寄生容量の変動の影響を低減することができ、位相ノイズを改善することができる。
【００１６】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明のある態様によれば、波形歪みを抑制できる。
【図面の簡単な説明】
【００１８】
【図１】クロスカップルドインバータを備える発振器の構成を示す回路図である。
【図２】第１の実施の形態に係る発振器の構成を示す回路図である。
【図３】図３（ａ）は、図２の発振器の動作を示す波形図であり、図３（ｂ）は、図１の発振器の動作を示す波形図である。
【図４】第２の実施の形態に係る発振器の構成を示す回路図である。
【図５】第１トランジスタおよび第１抵抗を示す図である。
【図６】第１抵抗の抵抗値に対するコンダクタンスおよびキャパシタの関係を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２１】
（第１の実施の形態）
図２は、第１の実施の形態に係る発振器１００の構成を示す回路図である。発振器１００は、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１固定電圧端子（電源端子ＰＶＤＤ）、第２固定電圧端子（接地端子ＰＧＮＤ）を備える。電源端子ＰＶＤＤには電源電圧Ｖｄｄが供給され、接地端子ＰＧＮＤには接地電圧Ｖｇｎｄが供給されている。発振器１００は、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２から、相補的に変動する差動の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を出力する。
【００２２】
発振器１００は、クロスカップルドインバータ１０、電流源１２、第１インダクタＬ１、第２インダクタＬ２、第１キャパシタＣ１、第２キャパシタＣ２を備える。Ｌ１＝Ｌ２、Ｃ１＝Ｃ２が成り立つ。
【００２３】
電流源１２は、適切にバイアスされたトランジスタを含んでもよいし、抵抗を含んでもよい。
【００２４】
第１インダクタＬ１は、電流源１２と第１出力端子ＯＵＴ１の間に設けられる。第２インダクタＬ２は、電流源１２の第２出力端子ＯＵＴ２の間に設けられる。第１キャパシタＣ１は、第１出力端子ＯＵＴ１と接地端子ＰＧＮＤの間に設けられ、第２キャパシタＣ２は、第２出力端子ＯＵＴ２と接地端子ＰＧＮＤの間に設けられる。
【００２５】
クロスカップルドインバータ１０は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタＭ１、第２トランジスタＭ２を含む。第１トランジスタＭ１、第２トランジスタＭ２それぞれのドレインは、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２に接続されている。また第１トランジスタＭ１と第２トランジスタＭ２のソースは共通に接続され、一方のゲートは、他方のドレインとたすき掛けして接続されている。また第１トランジスタＭ１、第２トランジスタＭ２のバックゲートは接地端子ＰＧＮＤと接続される。
【００２６】
この発振器１００は、発振動作中に、第１トランジスタＭ１、第２トランジスタＭ２が飽和領域で動作するように構成される。飽和領域において、第１トランジスタＭ１、第２トランジスタＭ２のゲートソース間電圧Ｖｇｓ１、Ｖｇｓ２、ドレインソース間電圧Ｖｄｓ１、Ｖｄｓ２、ゲートソース間しきい値電圧Ｖｔｈ１、Ｖｔｈ２の間に、
Ｖｄｓ１≧Ｖｇｓ１−Ｖｔｈ１ …（１）
Ｖｄｓ２≧Ｖｇｓ２−Ｖｔｈ２ …（２）
なる関係が成り立つ。なお、第１トランジスタＭ１と第２トランジスタＭ２は近接して形成されるため、Ｖｔｈ１＝Ｖｔｈ２＝Ｖｔｈが成り立つ。
関係式（１）、（２）を満たすために、発振器１００は以下の手順にしたがって設計される。
【００２７】
（手順１） まず第１トランジスタＭ１、第２トランジスタＭ２が飽和領域で動作するためには、第１トランジスタＭ１、第２トランジスタＭ２がいずれも強反転領域で動作する必要がある。すなわち、
Ｖｇｓ１＞Ｖｔｈ１ …（３）
Ｖｇｓ２＞Ｖｔｈ２ …（４）
なる関係式が成り立てばよい。
【００２８】
発振動作中に、式（３）、（４）を満たすためには、第１トランジスタＭ１、第２トランジスタＭ２のドレイン電流ＩＭ１、ＩＭ２はゼロとならず、常に流れている必要がある。
ＩＭ１＞０
ＩＭ２＞０
【００２９】
第１トランジスタＭ１、第２トランジスタＭ２を強反転領域で動作させるためには、第１トランジスタＭ１、第２トランジスタＭ２それぞれの電流能力を、電流源１２から供給される電流Ｉｓよりも小さく設計すればよい。具体的には、第１トランジスタＭ１は発振動作中に、そのゲートソース間電圧Ｖｇｓ１が最大値となるときに、電流源１２からの電流Ｉｓよりも小さなドレイン電流ＩＭ１が流れるように構成される。これは第１トランジスタＭ１のトランジスタサイズ（ゲート幅／ゲート長：Ｗ／Ｌ）を調節することにより実現される。同様に第２トランジスタＭ２も、発振動作中にそのゲートソース間電圧Ｖｇｓ２が最大値となるときに電流源１２からの電流Ｉｓよりも小さなドレイン電流ＩＭ２が流れるように構成されている。
【００３０】
たとえば、電流Ｉｓ＝４ｍＡのとき、第１トランジスタＭ１、第２トランジスタＭ２に流れる電流ＩＭ１、ＩＭ２それぞれの最大値は３ｍＡとなるように設計される。言い換えれば、第１トランジスタＭ１および第２トランジスタＭ２には、最低１ｍＡの電流が流れる。
【００３１】
この手順１により、第１トランジスタＭ１、第２トランジスタＭ２が強反転状態で動作することが保証される。
【００３２】
（手順２） クロスカップルドインバータ１０においてＶｇｓ１＝Ｖｄｓ２、Ｖｇｓ２＝Ｖｄｓ１が成り立つ。これを式（１）、（２）に代入すると、
Ｖｄｓ１≧Ｖｄｓ２−Ｖｔｈ１ …（１ａ）
Ｖｄｓ２≧Ｖｄｓ１−Ｖｔｈ２ …（２ａ）
を得る。関係式（１ａ）、（２ａ）を変形すれば、
Ｖｔｈ１≧Ｖｄｓ２−Ｖｄｓ１ …（１ｂ）
Ｖｔｈ２≧Ｖｄｓ１−Ｖｄｓ２ …（２ｂ）
を得る。Ｖｄｓ２−Ｖｄｓ１、Ｖｄｓ１−Ｖｄｓ２は、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２の振幅に他ならない。すなわち、式（１）、（２）を満たすためには、出力電圧Ｖｏｕｔ１、Ｖｏｕｔの振幅がしきい値電圧Ｖｔｈ１、Ｖｔｈ２より小さければよい。
【００３３】
出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２の電圧範囲をＶｔｈ１、Ｖｔｈ２以下に制限するために有効な手段のひとつは、第１トランジスタＭ１と第２トランジスタＭ２の共通接続されたソースノードＮｓと接地端子ＰＧＮＤの間に、制限抵抗Ｒｓを設けることである。制限抵抗Ｒｓを設けることにより、ゲートソース間電圧Ｖｇｓ１、Ｖｇｓ２が、ドレイン電流ＩＭ１、ＩＭ２に与える影響を抑えることができ、発振マージンを犠牲にすることなく、出力電圧範囲を狭めることができる。
【００３４】
以上が発振器１００の構成である。続いてその動作を説明する。発振器１００の利点は、図１の発振器１１００の動作との対比によって明確となる。そこでまず、図１の発振器１１００の動作を説明する。
【００３５】
図３（ｂ）は、図１の発振器１１００の動作を示す波形図である。波形図には上から順に、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２、第１インダクタＬ１と第２インダクタＬ２の接続ノードＮＬの電位ＶＮＬ、第１トランジスタＭ１と第２トランジスタＭ２のドレイン電流ＩＭ１、ＩＭ２が示される。
【００３６】
図１の発振器１１００では、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２は、接地電圧０Ｖ〜電源電圧Ｖｄｄ付近の間をフルスイングする。つまり第１トランジスタＭ１および第２トランジスタＭ２のゲートソース間電圧Ｖｇｓ１（＝Ｖｏｕｔ２）、Ｖｇｓ２（＝Ｖｏｕｔ２）は、しきい値電圧Ｖｔｈより小さな弱反転領域となり、電流ＩＭ１、ＩＭ２が実質的にゼロまで低下することが確認される。
【００３７】
また出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が大振幅でスイングするため、飽和領域と非飽和領域を交互に遷移することになり、これが出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２の波形歪みとなって現れる。さらにノードＮＬの電位ＶＮＬに着目すると、２０ｍＶｐｐで変動している。
【００３８】
続いて図２の発振器１００の動作を説明する。図３（ａ）は、図２の発振器１００の動作を示す波形図である。
【００３９】
抵抗Ｒｓには常時、電流Ｉｓ（＝４ｍＡ）が流れる。Ｒｓ＝５０Ωとすると、ノードＮｓの電位（第１トランジスタＭ１、第２トランジスタＭ２のソース電位）ＶＮＳは、Ｉｓ×Ｒｓ＝０．２Ｖに保たれる。また出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２は、常にＶｔｈよりも高くなっており、
Ｖｇｓ１＝Ｖｏｕｔ２−ＶＮＳ＞Ｖｔｈ
Ｖｇｓ２＝Ｖｏｕｔ１−ＶＮＳ＞Ｖｔｈ
が成立しているため、強反転状態であることが確認できる。これにより、第１トランジスタＭ１、第２トランジスタＭ２のドレイン電流ＩＭ１、ＩＭ２はゼロにはならない。
【００４０】
また、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２の振幅（｜Ｖｄｓ１−Ｖｄｓ２｜）は、しきい値電圧Ｖｔｈより小さくなっており、関係式（１）、（２）が満たされるため、第１トランジスタＭ１、第２トランジスタＭ２が飽和領域で動作していることが確認される。
【００４１】
以上が発振器１００の動作である。この発振器１００によれば、第１トランジスタＭ１、第２トランジスタＭ２が飽和領域で動作するため、歪み成分の非常に小さな出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を生成することができる。このことは、ノードＮＬの電位ＶＮＬのリップルは１ｍＶｐｐと非常に小さいことからも確認することができる。
【００４２】
また図２の発振器１００によれば、従来の発振器１１００に比べて歪み成分の小さな出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を生成することができるため、後段のフィルタによって歪み成分を除去する必要がなく、フィルタを構成するための回路面積を削減することができる。
【００４３】
（第２の実施の形態）
図１の発振器１１００において、第１トランジスタＭ１および第２トランジスタＭ２は、それぞれのドレインソース間に寄生容量Ｃｄｓ１、Ｃｄｓ２を有する。この寄生容量Ｃｄｓは発振器１１００の発振周波数を決定するリアクタンス成分に影響を与えるため、発振周波数が設計値よりも低くなると問題がしばしば発生する。
【００４４】
また発振器１１００を微細プロセスを用いて構成する際に、最小ゲート長を用いて第１トランジスタＭ１、第２トランジスタＭ２を設計すると、短チャンネル効果の影響により、寄生容量Ｃｄｓ１、Ｃｄｓ２が変動し、位相ノイズが悪化するという問題がある。従来ではこの問題に対処するために、ゲート長を長くするという手法をとるのが一般的であったが、この対策はＭＯＳＦＥＴの寄生容量の増加を招き、発振周波数の低下を引き起こす。そのため、従来ＣＭＯＳプロセスで実現可能な発振周波数には制限があり、より高い周波数が必要な場合には、バイポーラトランジスタが用いられていた。
【００４５】
第２の実施の形態では、ＣＭＯＳプロセスを用いて、従来よりも高い周波数で発振可能な発振器２００について説明する。
【００４６】
図４は、第２の実施の形態に係る発振器２００の構成を示す回路図である。発振器２００は、図１の発振器１１００に加えて、第１抵抗Ｒ１および第２抵抗Ｒ２をさらに備える。第１抵抗Ｒ１は、第１トランジスタＭ１のドレインと第１出力端子ＯＵＴ１の間に設けられ、第２抵抗Ｒ２は、第２トランジスタＭ２のドレインと第２出力端子ＯＵＴ２の間に設けられる。
【００４７】
以上が発振器２００の構成である。図５は、第１トランジスタＭ１および第１抵抗Ｒ１を示す図である。
【００４８】
ＭＯＳＦＥＴのドレインソース間容量Ｃｄｓは、ゲートソース間容量Ｃｇｓおよびゲートドレイン間容量Ｃｇｄの合成容量で与えられる。
Ｃｄｓ＝Ｃｇｄ・Ｃｇｓ／（Ｃｇｄ＋Ｃｇｓ）
【００４９】
第１トランジスタＭ１のドレインと直列に設けられた第１抵抗Ｒ１は、第１トランジスタＭ１の寄生容量Ｃｄｓ１とともにローパスフィルタを形成する。言い換えれば第１抵抗Ｒ１は、出力端子ＯＵＴ１から第１トランジスタＭ１側を見たインピーダンス（リアクタンス成分）の変動を抑制するように作用する。
【００５０】
第１出力端子ＯＵＴ１から第１抵抗Ｒ１および第１トランジスタＭ１側を見たときの等価的なキャパシタ成分Ｃａｐは、式（５）で与えられる。
Ｃａｐ＝Ｃｄｓ／（１＋ｓＣｄｓ・Ｒ） …（５）
ｓ＝２πｆ
【００５１】
また第１出力端子ＯＵＴ１から第１抵抗Ｒ１および第１トランジスタＭ１側をみたときのコンダクタンスｇｄｓは、式（６）で与えられる。
ｇｄｓ＝Ｋ／２×Ｗ／Ｌ・λ（Ｖｇｓ−Ｖｔｈ）２・｛１−Ｒ（Ｖｇｓ−Ｖｔｈ）２｝ …（６）
λ：チャンネル長変調係数
Ｗ：ゲート幅
Ｌ：ゲート長
【００５２】
図６は、第１抵抗の抵抗値Ｒに対するコンダクタンスｇｄｓおよびキャパシタＣａｐの関係を示す図である。図６では発振周波数ｆ＝３ＧＨｚとした計算結果である。図６からも確認できるように、抵抗値Ｒを大きくするほど、キャパシタ成分Ｃａｐは小さくなる。すなわち、第１抵抗Ｒ１（Ｒ２）を設けることにより、出力端子ＯＵＴ１（ＯＵＴ２）から見たリアクタンス成分が減少するため、従来よりも発振周波数を高めることができる。
【００５３】
一方、発振器２００の発振条件は、ｇｄｓ＞０である。したがって、発振器２００を安定的に発振させるためには、
１＞Ｒ（Ｖｇｓ−Ｖｔｈ）２ …（７）
を満たす必要がある。図６では、Ｒ＜２００Ωの範囲において発振条件が満たされる。関係式（７）を満たす範囲において、第１抵抗Ｒ１、第２抵抗Ｒ２の抵抗値を大きくすることにより、発振周波数を高めることが可能である。
【００５４】
さらに第１抵抗Ｒ１、第２抵抗Ｒ２を設けることにより、寄生容量Ｃｄｓ１，Ｃｄｓ２の変動の影響が緩和されるため、周波数特性を維持したまま、位相ノイズを改善することができる。
【００５５】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００５６】
第１の実施の形態では、制限抵抗Ｒｓを設ける場合を説明したが、本発明はそれに限定されない。電源電圧Ｖｄｄを任意に調節可能な場合には、制限抵抗Ｒｓを設ける代わりに、制限抵抗Ｒｓの電圧降下に相当する量、電源電圧Ｖｄｄを低下させることにより、図２の発振器１００と等価的な回路を実現することができる。
【００５７】
第１の実施の形態と第２の実施の形態は組み合わせることが可能である。すなわち、図２の発振器１００において、第１抵抗Ｒ１および第２抵抗Ｒ２を追加することができる。この場合、第１、第２の実施の形態それぞれの効果を同時に得ることができる。
【００５８】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５９】
１００…発振器、１０…クロスカップルドインバータ、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、１２…電流源、ＯＵＴ１…第１出力端子、ＯＵＴ２…第２出力端子、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、Ｌ１…第１インダクタ、Ｌ２…第２インダクタ、Ｒｓ…制限抵抗、２００…発振器、Ｒ１…第１抵抗、Ｒ２…第２抵抗。
【特許請求の範囲】
【請求項１】
第１、第２出力端子と、
電流源と、
前記電流源と前記第１出力端子の間に設けられた第１インダクタと、
前記電流源と前記第２出力端子の間に設けられた第２インダクタと、
前記第１出力端子と固定電圧端子の間に設けられた第１キャパシタと、
前記第２出力端子と前記固定電圧端子の間に設けられた第２キャパシタと、
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１、第２トランジスタを含み、前記第１トランジスタのドレインが前記第１出力端子に、前記第２トランジスタのドレインが前記第２出力端子に接続されているクロスカップルドインバータと、
前記第１トランジスタと前記第２トランジスタの共通に接続されたソースと前記固定電圧端子の間に設けられた制限抵抗と、
を備えることを特徴とする発振器。
【請求項２】
前記クロスカップルドインバータは、
前記第１トランジスタのドレインと前記第１出力端子の間に設けられた第１抵抗と、
前記第２トランジスタのドレインと前記第２出力端子の間に設けられた第２抵抗と、
をさらに含むことを特徴とする請求項１に記載の発振器。
【請求項３】
ＭＯＳＦＥＴである第１、第２トランジスタを含むクロスカップルドインバータを備え、
発振動作中に、前記第１、第２トランジスタそれぞれのゲートソース間電圧Ｖｇｓ１、Ｖｇｓ２、ドレインソース間電圧Ｖｄｓ１、Ｖｄｓ２、ゲートソース間しきい値電圧Ｖｔｈ１、Ｖｔｈ２の間に、
Ｖｄｓ１≧Ｖｇｓ１−Ｖｔｈ１
Ｖｄｓ２≧Ｖｇｓ２−Ｖｔｈ２
なる関係が成り立つよう構成されることを特徴とする発振器。
【請求項４】
ＭＯＳＦＥＴである第１、第２トランジスタを含むクロスカップルドインバータと、
前記クロスカップルドインバータに電流を供給する電流源と、
を備え、
前記第１トランジスタは、発振動作中にそのゲートソース間電圧が最大値となるときに前記電流源からの電流よりも小さなドレイン電流が流れるように構成されており、
前記第２トランジスタは、発振動作中にそのゲートソース間電圧が最大値となるときに前記電流源からの電流よりも小さなドレイン電流が流れるように構成されていることを特徴とする発振器。
【請求項５】
第１、第２出力端子と、
その第１端子が前記第１出力端子に接続された第１インダクタと、
その第１端子が前記第２出力端子に接続され、その第２端子が前記第１インダクタの第２端子に接続された第２インダクタと、
前記第１、第２インダクタの共通に接続された前記第２端子と第１固定電圧端子の間に設けられた電流源と、
前記第１出力端子と第２固定電圧端子の間に設けられた第１キャパシタと、
前記第２出力端子と前記第２固定電圧端子の間に設けられた第２キャパシタと、
そのゲートが前記第２出力端子に接続され、そのソースが前記第２固定電圧端子に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタと、
そのゲートが前記第１出力端子に接続され、そのソースが前記第２固定電圧端子に接続されたＭＯＳＦＥＴである第２トランジスタと、
前記第１トランジスタのドレインと前記第１出力端子の間に設けられた第１抵抗と、
前記第２トランジスタのドレインと前記第２出力端子の間に設けられた第２抵抗と、
を備えることを特徴とする発振器。
【請求項１】
第１、第２出力端子と、
電流源と、
前記電流源と前記第１出力端子の間に設けられた第１インダクタと、
前記電流源と前記第２出力端子の間に設けられた第２インダクタと、
前記第１出力端子と固定電圧端子の間に設けられた第１キャパシタと、
前記第２出力端子と前記固定電圧端子の間に設けられた第２キャパシタと、
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１、第２トランジスタを含み、前記第１トランジスタのドレインが前記第１出力端子に、前記第２トランジスタのドレインが前記第２出力端子に接続されているクロスカップルドインバータと、
前記第１トランジスタと前記第２トランジスタの共通に接続されたソースと前記固定電圧端子の間に設けられた制限抵抗と、
を備えることを特徴とする発振器。
【請求項２】
前記クロスカップルドインバータは、
前記第１トランジスタのドレインと前記第１出力端子の間に設けられた第１抵抗と、
前記第２トランジスタのドレインと前記第２出力端子の間に設けられた第２抵抗と、
をさらに含むことを特徴とする請求項１に記載の発振器。
【請求項３】
ＭＯＳＦＥＴである第１、第２トランジスタを含むクロスカップルドインバータを備え、
発振動作中に、前記第１、第２トランジスタそれぞれのゲートソース間電圧Ｖｇｓ１、Ｖｇｓ２、ドレインソース間電圧Ｖｄｓ１、Ｖｄｓ２、ゲートソース間しきい値電圧Ｖｔｈ１、Ｖｔｈ２の間に、
Ｖｄｓ１≧Ｖｇｓ１−Ｖｔｈ１
Ｖｄｓ２≧Ｖｇｓ２−Ｖｔｈ２
なる関係が成り立つよう構成されることを特徴とする発振器。
【請求項４】
ＭＯＳＦＥＴである第１、第２トランジスタを含むクロスカップルドインバータと、
前記クロスカップルドインバータに電流を供給する電流源と、
を備え、
前記第１トランジスタは、発振動作中にそのゲートソース間電圧が最大値となるときに前記電流源からの電流よりも小さなドレイン電流が流れるように構成されており、
前記第２トランジスタは、発振動作中にそのゲートソース間電圧が最大値となるときに前記電流源からの電流よりも小さなドレイン電流が流れるように構成されていることを特徴とする発振器。
【請求項５】
第１、第２出力端子と、
その第１端子が前記第１出力端子に接続された第１インダクタと、
その第１端子が前記第２出力端子に接続され、その第２端子が前記第１インダクタの第２端子に接続された第２インダクタと、
前記第１、第２インダクタの共通に接続された前記第２端子と第１固定電圧端子の間に設けられた電流源と、
前記第１出力端子と第２固定電圧端子の間に設けられた第１キャパシタと、
前記第２出力端子と前記第２固定電圧端子の間に設けられた第２キャパシタと、
そのゲートが前記第２出力端子に接続され、そのソースが前記第２固定電圧端子に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタと、
そのゲートが前記第１出力端子に接続され、そのソースが前記第２固定電圧端子に接続されたＭＯＳＦＥＴである第２トランジスタと、
前記第１トランジスタのドレインと前記第１出力端子の間に設けられた第１抵抗と、
前記第２トランジスタのドレインと前記第２出力端子の間に設けられた第２抵抗と、
を備えることを特徴とする発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−２３９２８５（Ｐ２０１１−２３９２８５Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１０−１１０２９８（Ｐ２０１０−１１０２９８）
【出願日】平成２２年５月１２日（２０１０．５．１２）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願日】平成２２年５月１２日（２０１０．５．１２）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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