発振回路、集積回路装置及び電子機器
【課題】複数の周波数のうちから所望の周波数を選択してクロック信号を生成できる発振回路、集積回路装置及び電子機器を提供すること。
【解決手段】発振回路は、キャパシター１０の一端、第１の抵抗素子２０の一端及び第２の抵抗素子３０の一端がその入力に接続される第１の反転回路と、キャパシター１０の他端がその出力に接続される第ｎ（ｎは２以上の偶数）の反転回路とを有する第１〜第ｎの反転回路ＩＮＶ１〜ＩＮＶｎと、第ｎの反転回路ＩＮＶｎの出力が入力され、第１の抵抗素子２０の他端を駆動する第１の駆動用反転回路ＤＲ１と、第ｎの反転回路ＩＮＶｎの出力が入力され、第２の抵抗素子３０の他端を駆動する第２の駆動用反転回路ＤＲ２とを含む。
【解決手段】発振回路は、キャパシター１０の一端、第１の抵抗素子２０の一端及び第２の抵抗素子３０の一端がその入力に接続される第１の反転回路と、キャパシター１０の他端がその出力に接続される第ｎ（ｎは２以上の偶数）の反転回路とを有する第１〜第ｎの反転回路ＩＮＶ１〜ＩＮＶｎと、第ｎの反転回路ＩＮＶｎの出力が入力され、第１の抵抗素子２０の他端を駆動する第１の駆動用反転回路ＤＲ１と、第ｎの反転回路ＩＮＶｎの出力が入力され、第２の抵抗素子３０の他端を駆動する第２の駆動用反転回路ＤＲ２とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
クロック信号を生成するためのＣＲ発振回路を含む電子機器（携帯型情報端末等）において、複数のクロック周波数を切り換えて動作させるという課題がある。この課題に対して例えば特許文献１には最高周波数のクロック信号を分周して複数のクロック周波数を得る手法が開示されている。しかしこの手法では最高周波数の整数分の１の周波数に限定されてしまい、自由に周波数を選択することができないという課題がある。また、必要な周波数に対応する個数のＣＲ発振回路を設けるという手法もあるが、素子数及び端子数が多くなるという課題がある。
【特許文献１】特開平０９−２０１０４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の幾つかの態様によれば、複数の周波数のうちから所望の周波数を選択してクロック信号を生成できる発振回路、集積回路装置及び電子機器を提供できる。
【課題を解決するための手段】
【０００４】
本発明の一態様は、クロック信号を出力する発振回路であって、キャパシターの一端及び第１の抵抗素子の一端及び第２の抵抗素子の一端がその入力に接続される第１の反転回路と、前記キャパシターの他端がその出力に接続される第ｎ（ｎは２以上の偶数）の反転回路とを有する第１〜第ｎの反転回路と、前記第ｎの反転回路の出力が入力され、前記第１の抵抗素子の他端を駆動する第１の駆動用反転回路と、前記第ｎの反転回路の出力が入力され、前記第２の抵抗素子の他端を駆動する第２の駆動用反転回路とを含むことを特徴とする発振回路に関係する。
【０００５】
本発明の一態様によれば、設定された２つの周波数のうちどちらか一方を選択してクロック信号を出力することができる。さらに所望の周波数ごとに発振回路を設ける方式に比べて、素子数及び端子数を少なくすることができる。また最高周波数を分周して所望の周波数を得る方式に比べて、自由に周波数を設定でき、さらに消費電力を低減できる。
【０００６】
また本発明の一態様では、前記第１及び第２の駆動用反転回路がイネーブル状態又はディスイネーブル状態に設定されることで、可変の周波数の前記クロック信号を出力してもよい。
【０００７】
このようにすれば、制御回路からの制御信号により駆動用反転回路を制御して所望の周波数を選択することができる。
【０００８】
また本発明の一態様では、前記第１の抵抗素子の抵抗値が前記第２の抵抗素子の抵抗値より大きく設定され、前記クロック信号の周波数が第１の周波数に設定される場合には、前記第１の駆動用反転回路がイネーブル状態に設定され、前記クロック信号の周波数が前記第１の周波数より高い第２の周波数に設定される場合には、前記第２の駆動用反転回路がイネーブル状態に設定されてもよい。
【０００９】
このようにすれば、２つの抵抗素子の抵抗値をそれぞれ所望の周波数に対応する値に設定して、設定された２つの周波数のうちどちらか一方を選択してクロック信号を出力することができる。
【００１０】
また本発明の一態様では、前記クロック信号の周波数が前記第２の周波数より高い第３の周波数に設定される場合には、前記第１及び第２の駆動用反転回路が共にイネーブル状態に設定されてもよい。
【００１１】
このようにすれば、第３の抵抗素子を設けることなく、３つの周波数のうちいずれかの周波数を選択してクロック信号を出力することができる。
【００１２】
また本発明の一態様では、前記クロック信号の周波数が第１の周波数に設定される場合には、前記第１及び第２の駆動用反転回路のうちいずれか一方がイネーブル状態に設定され、前記クロック信号の周波数が前記第１の周波数より高い第３の周波数に設定される場合には、前記第１及び第２の駆動用反転回路が共にイネーブル状態に設定されてもよい。
【００１３】
このようにすれば、１つの周波数とさらに高い周波数の２つの周波数のうちどちらか一方の周波数を選択してクロック信号を出力することができる。
【００１４】
また本発明の一態様では、前記第１の駆動用反転回路の出力と前記第２の駆動用反転回路の出力のうち、いずれか一方の出力を選択して前記クロック信号を出力するためのセレクターを含んでもよい。
【００１５】
このようにすれば、制御信号でセレクターを制御することにより、設定された複数の周波数のうち所望の周波数を選択してクロック信号を出力することができる。
【００１６】
また本発明の一態様では、前記第１〜第ｎの反転回路のうちのいずれかの反転回路の出力に基づいて前記クロック信号を出力してもよい。
【００１７】
このようにすれば、セレクターを設けることなく、設定された複数の周波数のうち所望の周波数を選択してクロック信号を出力することができる。
【００１８】
本発明の他の態様は、上記いずれかに記載の発振回路と、前記キャパシターの一端、前記第１の抵抗素子の一端及び前記第２の抵抗素子の一端を接続するための第１の端子と、前記キャパシターの他端を接続するための第２の端子と、前記第１の抵抗素子の他端を接続するための第３の端子と、前記第２の抵抗素子の他端を接続するための第４の端子とを含むことを特徴とする集積回路装置に関係する。
【００１９】
本発明の他の態様によれば、複数の設定された周波数のうちから所望の周波数のクロック信号を選択して出力することができるから、条件に応じてクロック周波数を最適化することができる。
【００２０】
本発明の他の態様は、上記に記載の集積回路装置を含むことを特徴とする電子機器に関係する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２２】
１．発振回路の第１の構成例
図１に本実施形態の発振回路の第１の構成例を示す。本構成例はクロック信号ＣＬＫを出力する発振回路であって、第１、第２の反転回路ＩＮＶ１、ＩＮＶ２（広義には第１〜第ｎの反転回路ＩＮＶ１〜ＩＮＶｎ（ｎは２以上の偶数））と、第１、第２の駆動用反転回路ＤＲ１、ＤＲ２とを含む。本構成例の発振回路は、反転回路ＩＮＶ１、ＩＮＶ２（ＩＮＶ１〜ＩＮＶｎ）又は第１、第２の駆動用反転回路ＤＲ１、ＤＲ２のいずれかの出力に基づいてクロック信号ＣＬＫを出力することができる。さらに本構成例はセレクター４０と、制御信号反転用インバーターＳＩＶと、出力バッファー回路ＯＢＦとを含む。なお、本実施形態の発振回路は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００２３】
本構成例では、反転回路ＩＮＶ１、ＩＮＶ２（ＩＮＶ１〜ＩＮＶｎ）はインバーターで構成しているが、ＮＡＮＤ回路又はその他の論理回路（ロジック回路、論理ゲート等）で構成してもよい。
【００２４】
第１の反転回路ＩＮＶ１の入力には、キャパシター１０の一端及び第１の抵抗素子２０の一端及び第２の抵抗素子３０の一端が接続される。第２の反転回路ＩＮＶ２（広義には第ｎの反転回路ＩＮＶｎ）の出力には、キャパシター１０の他端が接続される。
【００２５】
第１の駆動用反転回路ＤＲ１は、第２の反転回路ＩＮＶ２（広義には第ｎの反転回路ＩＮＶｎ）の出力が入力され、第１の抵抗素子２０の他端を駆動する。第２の駆動用反転回路ＤＲ２は、第２の反転回路ＩＮＶ２（広義には第ｎの反転回路ＩＮＶｎ）の出力が入力され、第２の抵抗素子３０の他端を駆動する。
【００２６】
キャパシター１０及び第１、第２の抵抗素子２０、３０は、反転回路ＩＮＶ１、ＩＮＶ２（ＩＮＶ１〜ＩＮＶｎ）及び第１、第２の駆動用反転回路ＤＲ１、ＤＲ２を含む集積回路装置の内部に設けてもよいし、外部に設けてもよい。
【００２７】
本構成例では、制御回路からの制御信号ＳＥＬにより第１及び第２の駆動用反転回路ＤＲ１、ＤＲ２がイネーブル状態又はディスイネーブル状態に設定されることで、可変の周波数のクロック信号ＣＬＫを出力する。具体的には、第１の抵抗素子２０の抵抗値が第２の抵抗素子３０の抵抗値より大きく設定される。そしてクロック信号ＣＬＫの周波数が第１の周波数ｆ１に設定される場合には、第１の駆動用反転回路ＤＲ１がイネーブル状態に設定され、第１の周波数ｆ１より高い第２の周波数ｆ２に設定される場合には、第２の駆動用反転回路ＤＲ２がイネーブル状態に設定される。
【００２８】
より具体的には、クロック信号ＣＬＫの周波数が第１の周波数ｆ１に設定される場合には、制御信号ＳＥＬがＨレベル（高電位レベル）に設定される。このとき第１の駆動用反転回路ＤＲ１はイネーブル状態に設定され、第２の駆動用反転回路ＤＲ２はディスイネーブル状態に設定される。一方、第２の周波数ｆ２に設定される場合には制御信号ＳＥＬがＬレベル（低電位レベル）に設定される。このときＤＲ１はディスイネーブル状態に設定され、ＤＲ２はイネーブル状態に設定される。
【００２９】
セレクター４０は制御信号ＳＥＬに基づいて、第１の駆動用反転回路ＤＲ１の出力と第２の駆動用反転回路ＤＲ２の出力のうち、いずれか一方の出力を選択する。セレクター４０により選択された信号に基づいて、出力バッファー回路ＯＢＦはクロック信号ＣＬＫを出力する。
【００３０】
図１の発振回路は以下のように動作する。制御信号ＳＥＬがＨレベルに設定される場合、すなわち第１の駆動用反転回路ＤＲ１がイネーブル状態に設定される場合を説明する。第１の反転回路ＩＮＶ１の入力ノードＮ４がＬレベルとすると、第２の反転回路ＩＮＶ２の出力ノードＮ３はＬレベル、第１の駆動用反転回路ＤＲ１の出力ノードＮ１はＨレベルとなる。そうすると第１の抵抗素子２０を介してＮ１からＮ４へ電流が流れる。この電流はキャパシター１０を充電しながらＮ４の電位を上昇させて、Ｎ４の電位がＩＮＶ１の論理しきい値より高くなるとＩＮＶ１が反転する。ＩＮＶ１が反転するとＮ３はＨレベル、Ｎ１はＬレベルとなるから、Ｎ４からＮ１へ電流が流れてキャパシター１０を放電する。Ｎ４の電位が降下してＩＮＶ１の論理しきい値より低くなるとＩＮＶ１が反転して、Ｎ３がＬレベル、Ｎ１がＨレベルとなって再びキャパシター１０の充電が始まる。このようにして充電と放電を繰り返すことにより一定の周波数で発振する。なお、この場合には第２の駆動用反転回路ＤＲ２はディスイネーブル状態であるから、その出力ノードＮ２はハイインピーダンス（Ｈｉ−Ｚ）となり上記の動作に影響を及ぼさない。
【００３１】
キャパシター１０の充電又は放電に要する時間はほぼＲＣ時定数すなわち抵抗値と容量値の積で決まる。具体的には、例えば第１の抵抗素子２０の抵抗値をＲＡ１とし、キャパシター１０の容量値をＣＡとした場合に、ＣＬＫの第１の周波数ｆ１に対応する周期Ｔ１はほぼＴ１＝２×ＲＡ１×ＣＡで与えられる。また、第１の周波数ｆ１はＴ１の逆数すなわちｆ１＝１／Ｔ１で与えられる。
【００３２】
以上はＤＲ１がイネーブル状態に設定される場合について説明したが、ＤＲ２がイネーブル状態に設定される場合についても、上記と同様にして第２の周波数ｆ２が決まる。具体的には、第２の抵抗素子３０の抵抗値をＲＡ２とした場合に、ｆ２に対応する周期Ｔ２はほぼＴ２＝２×ＲＡ２×ＣＡで与えられ、ｆ２はｆ２＝１／Ｔ２で与えられる。したがって、ＲＡ１＞ＲＡ２の場合にはＴ１＞Ｔ２であり、ｆ１＜ｆ２である。
【００３３】
図２は発振回路の第１の構成例の信号波形の一例を示す。図２では第１の駆動用反転回路ＤＲ１がイネーブル状態に設定される場合のノードＮ１、Ｎ２、Ｎ４の各電圧Ｖ１、Ｖ２、Ｖ４及びクロック信号ＣＬＫの波形を示している。以下、図２を用いて本構成例の発振回路の動作を説明する。
【００３４】
初めにＶ４すなわちＩＮＶ１の入力電圧が図中Ａ１に示すようにＬレベルにあるとすると、Ｖ１すなわちＤＲ１の出力電圧はＢ１に示すようにＨレベルとなる。この状態では第１の抵抗素子２０を介してＮ１からＮ４へ電流が流れてキャパシター１０を充電するから、Ｖ４はＡ２に示すように徐々に電圧が上昇する。そしてＶ４がＩＮＶ１の論理しきい値に達すると、ＩＮＶ１が反転し、さらにＩＮＶ２も反転して、Ｎ３がＬレベルからＨレベルに遷移する。このためにＶ４はＡ３からＡ４に示すように急峻に上昇する。一方、このときＶ１はＢ２からＢ３に示すようにＨレベルからＬレベルに遷移する。この状態では第１の抵抗素子２０を介してＮ４からＮ１へ電流が流れてキャパシター１０を放電するから、Ｖ４はＡ５に示すように徐々に降下する。そしてＶ４がＩＮＶ１の論理しきい値に達すると、ＩＮＶ１が反転し、さらにＩＮＶ２も反転して、Ｎ３がＨレベルからＬレベルに遷移する。このためにＶ４はＡ６からＡ７に示すように急峻に降下する。そして再びキャパシター１０の充電が開始されて、Ａ１〜Ａ７が繰り返される。
【００３５】
図２のＶ４の波形から分かるように、周期Ｔは充電時間ｔｒと放電時間ｔｆの和で与えられる。充電時間ｔｒ及び放電時間ｔｆは共にほぼＲＣ時定数すなわち抵抗値と容量値の積で決まる。例えば第１の抵抗素子２０の抵抗値をＲＡ１とし、キャパシター１０の容量値をＣＡとした場合に、周期Ｔ１はほぼＴ１＝２×ＲＡ１×ＣＡで与えられる。なお、実際の発振回路では、使用されるトランジスターのゲートに含まれる寄生容量等も考慮して周期Ｔ１を求める必要がある。より詳細な回路シミュレーションによれば、例えばＲＡ１＝１２０ｋΩ、ＣＡ＝１０ｐＦの場合に、Ｔ１＝２．８３μｓである。
【００３６】
図３は駆動用反転回路ＤＲ１、ＤＲ２の構成例を示す。本構成例はＰ型トランジスターＴＰ１、ＴＰ２、Ｎ型トランジスターＴＮ１、ＴＮ２及びインバーターＩＶＡを含む。
【００３７】
制御信号ＳＥＬがＨレベル（高電位レベル）に設定される場合は、ＴＰ１とＴＮ２がオン状態となるから、ＴＰ２とＴＮ１は通常のインバーターとして動作する。この状態をイネーブル状態とすることができる。一方、制御信号ＳＥＬがＬレベル（低電位レベル）に設定される場合は、ＴＰ１とＴＮ２がオフ状態となるから、入力ＩＡのレベルに関係なく出力ＱＡはハイインピーダンス（Ｈｉ−Ｚ）となる。この状態をディスイネーブル状態とすることができる。
【００３８】
なお、本実施形態の駆動用反転回路は図３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３９】
以上説明したように図１に示す発振回路の第１の構成例によれば、第１、第２の抵抗素子２０、３０の抵抗値をそれぞれ所望の周波数に対応する値に設定して、制御信号ＳＥＬで制御することにより、設定された２つの周波数のうちどちらか一方を選択してクロック信号を出力することができる。さらに所望の周波数ごとに発振回路を設ける方式に比べて、素子数及び端子数を少なくすることができる。また最高周波数を分周して所望の周波数を得る方式に比べて、自由に周波数を設定できること、及び消費電力を低減できることの利点がある。
【００４０】
なお、本構成例では２個の抵抗素子と２個の駆動用反転回路を設けているが、３個以上の抵抗素子とそれに対応する個数の駆動用反転回路を設けてもよい。こうすれば３つ以上の周波数のうちから所望の周波数を選択してクロック信号を出力することができる。
【００４１】
２．発振回路の第２の構成例
図４に本実施形態の発振回路の第２の構成例を示す。本構成例は第１、第２の反転回路ＩＮＶ１、ＩＮＶ２（広義には第１〜第ｎの反転回路ＩＮＶ１〜ＩＮＶｎ（ｎは２以上の偶数））と、第１、第２の駆動用反転回路ＤＲ１、ＤＲ２と、出力バッファー回路ＯＢＦとを含む。
【００４２】
第１の反転回路ＩＮＶ１の入力には、キャパシター１０の一端及び第１の抵抗素子２０の一端及び第２の抵抗素子３０の一端が接続される。第２の反転回路ＩＮＶ２（広義には第ｎの反転回路ＩＮＶｎ）の出力には、キャパシター１０の他端が接続される。
【００４３】
第１の駆動用反転回路ＤＲ１は、第２の反転回路ＩＮＶ２（広義には第ｎの反転回路ＩＮＶｎ）の出力が入力され、第１の抵抗素子２０の他端を駆動する。第２の駆動用反転回路ＤＲ２は、第２の反転回路ＩＮＶ２（広義には第ｎの反転回路ＩＮＶｎ）の出力が入力され、第２の抵抗素子３０の他端を駆動する。ＤＲ１及びＤＲ２は、それぞれ制御信号ＳＥＬ１及びＳＥＬ２により、イネーブル状態又はディスイネーブル状態に設定される。なお、本実施形態の発振回路は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４４】
本構成例では、反転回路ＩＮＶ１、ＩＮＶ２（ＩＮＶ１〜ＩＮＶｎ）はインバーターで構成しているが、ＮＡＮＤ回路又はその他の論理回路（ロジック回路、論理ゲート等）で構成してもよい。
【００４５】
キャパシター１０及び第１、第２の抵抗素子２０、３０は、反転回路ＩＮＶ１、ＩＮＶ２（ＩＮＶ１〜ＩＮＶｎ）及び第１、第２の駆動用反転回路ＤＲ１、ＤＲ２を含む集積回路装置の内部に設けてもよいし、外部に設けてもよい。
【００４６】
図４では、第２の反転回路ＩＮＶ２の出力に基づいてクロック信号ＣＬＫが出力されるが、第１の反転回路ＩＮＶ１の出力に基づいてクロック信号ＣＬＫを出力してもよい。ｎ個の反転回路を含む場合では、第１〜第ｎの反転回路ＩＮＶ１〜ＩＮＶｎのうちのいずれかの反転回路の出力に基づいてクロック信号ＣＬＫを出力してもよい。
【００４７】
第２の構成例では、制御回路からの制御信号ＳＥＬ１、ＳＥＬ２により第１及び第２の駆動用反転回路ＤＲ１、ＤＲ２がイネーブル状態又はディスイネーブル状態に設定されることで、可変の周波数のクロック信号ＣＬＫを出力する。具体的には、第１の抵抗素子２０の抵抗値ＲＡ１が第２の抵抗素子３０の抵抗値ＲＡ２より大きく設定され、クロック信号ＣＬＫの周波数が第１の周波数ｆ１に設定される場合には、第１の駆動用反転回路ＤＲ１がイネーブル状態に設定される。また、第１の周波数ｆ１より高い第２の周波数ｆ２に設定される場合には、第２の駆動用反転回路ＤＲ２がイネーブル状態に設定される。さらにクロック信号ＣＬＫの周波数が第２の周波数ｆ２より高い第３の周波数ｆ３に設定される場合には、第１、第２の駆動用反転回路ＤＲ１、ＤＲ２が共にイネーブル状態に設定される。
【００４８】
より具体的には例えばクロック信号ＣＬＫの周波数がｆ１に設定される場合は、第１の制御信号ＳＥＬ１がＨレベルに設定され、第１の駆動用反転回路ＤＲ１がイネーブル状態に設定される。また、第２の制御信号ＳＥＬ２がＬレベルに設定され、第２の駆動用反転回路ＤＲ２がディスイネーブル状態に設定される。上述したように、このときのｆ１に対応する周期Ｔ１はほぼＴ１＝２×ＲＡ１×ＣＡで与えられる。
【００４９】
クロック信号ＣＬＫの周波数がｆ２に設定される場合は、ＳＥＬ１がＨレベルに設定され、ＤＲ１がイネーブル状態に設定される。また、ＳＥＬ２がＬレベルに設定され、ＤＲ２がディスイネーブル状態に設定される。上述したように、このときのｆ２に対応する周期Ｔ２はほぼＴ２＝２×ＲＡ２×ＣＡで与えられる。
【００５０】
さらにクロック信号ＣＬＫの周波数がｆ３に設定される場合は、ＳＥＬ１、ＳＥＬ２が共にＨレベルに設定され、ＤＲ１、ＤＲ２が共にイネーブル状態に設定される。この場合には第１、第２の抵抗素子２０、３０の両方を介してキャパシター１０が充電又は放電される。したがって第１、第２の抵抗素子２０、３０を並列接続した合成抵抗値をＲ１２とした場合に、ｆ３に対応する周期Ｔ３はほぼＴ３＝２×Ｒ１２×ＣＡで与えられる。ここで合成抵抗値Ｒ１２は、第１の抵抗素子２０の抵抗値をＲＡ１とし、第２の抵抗素子３０の抵抗値をＲＡ２とした場合に、Ｒ１２＝ＲＡ１×ＲＡ２／（ＲＡ１＋ＲＡ２）で与えられる。ＲＡ１＞ＲＡ２に設定された場合には、ＲＡ１＞ＲＡ２＞Ｒ１２となるから、Ｔ１＞Ｔ２＞Ｔ３となり、したがってｆ１＜ｆ２＜ｆ３となる。
【００５１】
さらに第２の構成例によれば、クロック信号ＣＬＫの周波数が第１の周波数ｆ１に設定される場合には、第１、第２の駆動用反転回路ＤＲ１、ＤＲ２のうちいずれか一方がイネーブル状態に設定される。また、ｆ１より高い第３の周波数ｆ３に設定される場合には、第１、第２の駆動用反転回路ＤＲ１、ＤＲ２が共にイネーブル状態に設定される。
【００５２】
具体的にはクロック信号ＣＬＫの周波数がｆ１に設定される場合は、ＳＥＬ１がＨレベルに設定され、ＳＥＬ２がＬレベルに設定されてもよいし、反対にＳＥＬ１がＬレベルに、ＳＥＬ２がＨレベルに設定されてもよい。この場合はＤＲ１、ＤＲ２のうちいずれか一方がイネーブル状態に設定される。一方、クロック信号ＣＬＫの周波数がｆ３に設定される場合は、ＳＥＬ１、ＳＥＬ２が共にＨレベルに設定され、ＤＲ１、ＤＲ２が共にイネーブル状態に設定される。上述したように、第１、第２の抵抗素子２０、３０を並列接続した合成抵抗値をＲ１２とした場合に、ｆ３に対応する周期Ｔ３はほぼＴ３＝２×Ｒ１２×ＣＡで与えられる。したがってＣＬＫの周波数をｆ１に設定する場合にＤＲ１、ＤＲ２のどちらをイネーブル状態に設定しても、Ｒ１２＜ＲＡ１、Ｒ１２＜ＲＡ２であるから、ｆ３＞ｆ１となる。
【００５３】
以上説明したように図４に示す発振回路の第２の構成例によれば、第１、第２の抵抗素子２０、３０の抵抗値を適当な値に設定して、２つの制御信号ＳＥＬ１、ＳＥＬ２で制御することにより、最大３つの周波数のうちいずれかの周波数を選択してクロック信号を出力することができる。さらに所望の周波数ごとに発振回路を設ける方式に比べて、素子数を少なくすることができる。また最高周波数を分周して所望の周波数を得る方式に比べて、自由に周波数を選択できること、及び消費電力を低減できることの利点がある。
【００５４】
なお、本構成例では２個の抵抗素子と２個の駆動用反転回路を設けているが、３個以上の抵抗素子、それに対応する個数の駆動用反転回路及びそれに対応する個数の制御信号を設けてもよい。こうすればさらに多数の周波数のうちから所望の周波数を選択することができる。
【００５５】
３．集積回路装置
図５に本実施形態の発振回路を含む集積回路装置の構成例を示す。図５の集積回路装置２００は本実施形態の発振回路１００と、キャパシター１０の一端、第１の抵抗素子２０の一端及び第２の抵抗素子３０の一端を接続するための第１の端子Ｐ１と、キャパシター１０の他端を接続するための第２の端子Ｐ２と、第１の抵抗素子２０の他端を接続するための第３の端子Ｐ３と、第２の抵抗素子３０の他端を接続するための第４の端子Ｐ４とを含む。なお、キャパシター１０及び第１、第２の抵抗素子２０、３０は、集積回路装置の内部に設けることもできる。
【００５６】
さらに本構成例の集積回路装置２００は、制御回路１１０、ＰＬＬ（Phase-Locked Loop）回路（広義にはクロック生成回路）１３０、ロジック回路１４０、アナログ回路１５０を含む。制御回路１１０はレジスター１２０を含む。
【００５７】
本構成例の集積回路装置２００では、制御回路１１０はレジスター１２０に記憶されたデータに基づいて制御信号ＳＥＬ１、ＳＥＬ２を発振回路１００に出力する。発振回路１００は制御信号ＳＥＬ１、ＳＥＬ２に従って、クロック信号ＣＬＫの周波数を第１〜第３の周波数ｆ１〜ｆ３のうちのいずれかの周波数に設定して出力する。ＰＬＬ回路１３０はクロック信号ＣＬＫに基づいてさらに所望のクロック信号を生成し、ロジック回路１４０及びアナログ回路１５０に供給する。
【００５８】
上述したように、本構成例の集積回路装置２００によれば、複数の設定された周波数のうちから所望の周波数のクロック信号を選択して生成することができるから、条件に応じてクロック周波数を最適化することができる。さらに所望の周波数ごとに発振回路を設ける方式に比べて、素子数及び端子数を少なくすることができる。また最高周波数を分周して所望の周波数を得る方式に比べて、自由に周波数を選択できること、及び消費電力を低減できることの利点がある。
【００５９】
４．電子機器
図６に本実施形態の集積回路装置を含む電子機器（携帯型情報端末）の一例を示す。なお、本実施形態の電子機器は携帯型情報端末には限定されず、携帯電話機、ＰＤＡなどであってもよい。
【００６０】
図６に示す電子機器は、本実施形態の発振回路を含む送受信回路（広義には集積回路装置）２００、ＣＰＵ（Central Processing Unit）２１０、表示部２２０、操作入力部２３０、メモリー部２４０、アンテナ２５０を含む。送受信回路２００はアンテナ２５０で受信した信号を復調してＣＰＵ２１０に出力し、またＣＰＵ２１０からのデータを変調してアンテナ２５０から送信する。ＣＰＵ２１０は操作入力部２３０からの操作情報に基づいて、送受信回路２００及びメモリー部２４０とデータをやりとりし、必要なデータ処理を行う。表示部２２０はＣＰＵ２１０からのデータを表示する。
【００６１】
なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【００６２】
【図１】発振回路の第１の構成例。
【図２】信号波形の一例。
【図３】駆動用反転回路の構成例。
【図４】発振回路の第２の構成例。
【図５】集積回路装置の構成例。
【図６】電子機器の一例。
【符号の説明】
【００６３】
ＩＮＶ１、ＩＮＶ２ 第１、第２の反転回路、
ＤＲ１、ＤＲ２ 第１、第２の駆動用反転回路、ＳＩＶ 制御信号反転用インバーター、
ＯＢＦ 出力バッファー回路、ＳＥＬ 制御信号、ＣＬＫ クロック信号、
１０ キャパシター、２０ 第１の抵抗素子、３０ 第２の抵抗素子、
４０ セレクター、１００ 発振回路、１１０ 制御回路、１２０ レジスター、
１３０ ＰＬＬ回路、１４０ ロジック回路、１５０ アナログ回路、
２００ 集積回路装置、２１０ ＣＰＵ、２２０ 表示部、２３０ 操作入力部、
２４０ メモリー部、２５０ アンテナ
【技術分野】
【０００１】
本発明は、発振回路、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
クロック信号を生成するためのＣＲ発振回路を含む電子機器（携帯型情報端末等）において、複数のクロック周波数を切り換えて動作させるという課題がある。この課題に対して例えば特許文献１には最高周波数のクロック信号を分周して複数のクロック周波数を得る手法が開示されている。しかしこの手法では最高周波数の整数分の１の周波数に限定されてしまい、自由に周波数を選択することができないという課題がある。また、必要な周波数に対応する個数のＣＲ発振回路を設けるという手法もあるが、素子数及び端子数が多くなるという課題がある。
【特許文献１】特開平０９−２０１０４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の幾つかの態様によれば、複数の周波数のうちから所望の周波数を選択してクロック信号を生成できる発振回路、集積回路装置及び電子機器を提供できる。
【課題を解決するための手段】
【０００４】
本発明の一態様は、クロック信号を出力する発振回路であって、キャパシターの一端及び第１の抵抗素子の一端及び第２の抵抗素子の一端がその入力に接続される第１の反転回路と、前記キャパシターの他端がその出力に接続される第ｎ（ｎは２以上の偶数）の反転回路とを有する第１〜第ｎの反転回路と、前記第ｎの反転回路の出力が入力され、前記第１の抵抗素子の他端を駆動する第１の駆動用反転回路と、前記第ｎの反転回路の出力が入力され、前記第２の抵抗素子の他端を駆動する第２の駆動用反転回路とを含むことを特徴とする発振回路に関係する。
【０００５】
本発明の一態様によれば、設定された２つの周波数のうちどちらか一方を選択してクロック信号を出力することができる。さらに所望の周波数ごとに発振回路を設ける方式に比べて、素子数及び端子数を少なくすることができる。また最高周波数を分周して所望の周波数を得る方式に比べて、自由に周波数を設定でき、さらに消費電力を低減できる。
【０００６】
また本発明の一態様では、前記第１及び第２の駆動用反転回路がイネーブル状態又はディスイネーブル状態に設定されることで、可変の周波数の前記クロック信号を出力してもよい。
【０００７】
このようにすれば、制御回路からの制御信号により駆動用反転回路を制御して所望の周波数を選択することができる。
【０００８】
また本発明の一態様では、前記第１の抵抗素子の抵抗値が前記第２の抵抗素子の抵抗値より大きく設定され、前記クロック信号の周波数が第１の周波数に設定される場合には、前記第１の駆動用反転回路がイネーブル状態に設定され、前記クロック信号の周波数が前記第１の周波数より高い第２の周波数に設定される場合には、前記第２の駆動用反転回路がイネーブル状態に設定されてもよい。
【０００９】
このようにすれば、２つの抵抗素子の抵抗値をそれぞれ所望の周波数に対応する値に設定して、設定された２つの周波数のうちどちらか一方を選択してクロック信号を出力することができる。
【００１０】
また本発明の一態様では、前記クロック信号の周波数が前記第２の周波数より高い第３の周波数に設定される場合には、前記第１及び第２の駆動用反転回路が共にイネーブル状態に設定されてもよい。
【００１１】
このようにすれば、第３の抵抗素子を設けることなく、３つの周波数のうちいずれかの周波数を選択してクロック信号を出力することができる。
【００１２】
また本発明の一態様では、前記クロック信号の周波数が第１の周波数に設定される場合には、前記第１及び第２の駆動用反転回路のうちいずれか一方がイネーブル状態に設定され、前記クロック信号の周波数が前記第１の周波数より高い第３の周波数に設定される場合には、前記第１及び第２の駆動用反転回路が共にイネーブル状態に設定されてもよい。
【００１３】
このようにすれば、１つの周波数とさらに高い周波数の２つの周波数のうちどちらか一方の周波数を選択してクロック信号を出力することができる。
【００１４】
また本発明の一態様では、前記第１の駆動用反転回路の出力と前記第２の駆動用反転回路の出力のうち、いずれか一方の出力を選択して前記クロック信号を出力するためのセレクターを含んでもよい。
【００１５】
このようにすれば、制御信号でセレクターを制御することにより、設定された複数の周波数のうち所望の周波数を選択してクロック信号を出力することができる。
【００１６】
また本発明の一態様では、前記第１〜第ｎの反転回路のうちのいずれかの反転回路の出力に基づいて前記クロック信号を出力してもよい。
【００１７】
このようにすれば、セレクターを設けることなく、設定された複数の周波数のうち所望の周波数を選択してクロック信号を出力することができる。
【００１８】
本発明の他の態様は、上記いずれかに記載の発振回路と、前記キャパシターの一端、前記第１の抵抗素子の一端及び前記第２の抵抗素子の一端を接続するための第１の端子と、前記キャパシターの他端を接続するための第２の端子と、前記第１の抵抗素子の他端を接続するための第３の端子と、前記第２の抵抗素子の他端を接続するための第４の端子とを含むことを特徴とする集積回路装置に関係する。
【００１９】
本発明の他の態様によれば、複数の設定された周波数のうちから所望の周波数のクロック信号を選択して出力することができるから、条件に応じてクロック周波数を最適化することができる。
【００２０】
本発明の他の態様は、上記に記載の集積回路装置を含むことを特徴とする電子機器に関係する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２２】
１．発振回路の第１の構成例
図１に本実施形態の発振回路の第１の構成例を示す。本構成例はクロック信号ＣＬＫを出力する発振回路であって、第１、第２の反転回路ＩＮＶ１、ＩＮＶ２（広義には第１〜第ｎの反転回路ＩＮＶ１〜ＩＮＶｎ（ｎは２以上の偶数））と、第１、第２の駆動用反転回路ＤＲ１、ＤＲ２とを含む。本構成例の発振回路は、反転回路ＩＮＶ１、ＩＮＶ２（ＩＮＶ１〜ＩＮＶｎ）又は第１、第２の駆動用反転回路ＤＲ１、ＤＲ２のいずれかの出力に基づいてクロック信号ＣＬＫを出力することができる。さらに本構成例はセレクター４０と、制御信号反転用インバーターＳＩＶと、出力バッファー回路ＯＢＦとを含む。なお、本実施形態の発振回路は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００２３】
本構成例では、反転回路ＩＮＶ１、ＩＮＶ２（ＩＮＶ１〜ＩＮＶｎ）はインバーターで構成しているが、ＮＡＮＤ回路又はその他の論理回路（ロジック回路、論理ゲート等）で構成してもよい。
【００２４】
第１の反転回路ＩＮＶ１の入力には、キャパシター１０の一端及び第１の抵抗素子２０の一端及び第２の抵抗素子３０の一端が接続される。第２の反転回路ＩＮＶ２（広義には第ｎの反転回路ＩＮＶｎ）の出力には、キャパシター１０の他端が接続される。
【００２５】
第１の駆動用反転回路ＤＲ１は、第２の反転回路ＩＮＶ２（広義には第ｎの反転回路ＩＮＶｎ）の出力が入力され、第１の抵抗素子２０の他端を駆動する。第２の駆動用反転回路ＤＲ２は、第２の反転回路ＩＮＶ２（広義には第ｎの反転回路ＩＮＶｎ）の出力が入力され、第２の抵抗素子３０の他端を駆動する。
【００２６】
キャパシター１０及び第１、第２の抵抗素子２０、３０は、反転回路ＩＮＶ１、ＩＮＶ２（ＩＮＶ１〜ＩＮＶｎ）及び第１、第２の駆動用反転回路ＤＲ１、ＤＲ２を含む集積回路装置の内部に設けてもよいし、外部に設けてもよい。
【００２７】
本構成例では、制御回路からの制御信号ＳＥＬにより第１及び第２の駆動用反転回路ＤＲ１、ＤＲ２がイネーブル状態又はディスイネーブル状態に設定されることで、可変の周波数のクロック信号ＣＬＫを出力する。具体的には、第１の抵抗素子２０の抵抗値が第２の抵抗素子３０の抵抗値より大きく設定される。そしてクロック信号ＣＬＫの周波数が第１の周波数ｆ１に設定される場合には、第１の駆動用反転回路ＤＲ１がイネーブル状態に設定され、第１の周波数ｆ１より高い第２の周波数ｆ２に設定される場合には、第２の駆動用反転回路ＤＲ２がイネーブル状態に設定される。
【００２８】
より具体的には、クロック信号ＣＬＫの周波数が第１の周波数ｆ１に設定される場合には、制御信号ＳＥＬがＨレベル（高電位レベル）に設定される。このとき第１の駆動用反転回路ＤＲ１はイネーブル状態に設定され、第２の駆動用反転回路ＤＲ２はディスイネーブル状態に設定される。一方、第２の周波数ｆ２に設定される場合には制御信号ＳＥＬがＬレベル（低電位レベル）に設定される。このときＤＲ１はディスイネーブル状態に設定され、ＤＲ２はイネーブル状態に設定される。
【００２９】
セレクター４０は制御信号ＳＥＬに基づいて、第１の駆動用反転回路ＤＲ１の出力と第２の駆動用反転回路ＤＲ２の出力のうち、いずれか一方の出力を選択する。セレクター４０により選択された信号に基づいて、出力バッファー回路ＯＢＦはクロック信号ＣＬＫを出力する。
【００３０】
図１の発振回路は以下のように動作する。制御信号ＳＥＬがＨレベルに設定される場合、すなわち第１の駆動用反転回路ＤＲ１がイネーブル状態に設定される場合を説明する。第１の反転回路ＩＮＶ１の入力ノードＮ４がＬレベルとすると、第２の反転回路ＩＮＶ２の出力ノードＮ３はＬレベル、第１の駆動用反転回路ＤＲ１の出力ノードＮ１はＨレベルとなる。そうすると第１の抵抗素子２０を介してＮ１からＮ４へ電流が流れる。この電流はキャパシター１０を充電しながらＮ４の電位を上昇させて、Ｎ４の電位がＩＮＶ１の論理しきい値より高くなるとＩＮＶ１が反転する。ＩＮＶ１が反転するとＮ３はＨレベル、Ｎ１はＬレベルとなるから、Ｎ４からＮ１へ電流が流れてキャパシター１０を放電する。Ｎ４の電位が降下してＩＮＶ１の論理しきい値より低くなるとＩＮＶ１が反転して、Ｎ３がＬレベル、Ｎ１がＨレベルとなって再びキャパシター１０の充電が始まる。このようにして充電と放電を繰り返すことにより一定の周波数で発振する。なお、この場合には第２の駆動用反転回路ＤＲ２はディスイネーブル状態であるから、その出力ノードＮ２はハイインピーダンス（Ｈｉ−Ｚ）となり上記の動作に影響を及ぼさない。
【００３１】
キャパシター１０の充電又は放電に要する時間はほぼＲＣ時定数すなわち抵抗値と容量値の積で決まる。具体的には、例えば第１の抵抗素子２０の抵抗値をＲＡ１とし、キャパシター１０の容量値をＣＡとした場合に、ＣＬＫの第１の周波数ｆ１に対応する周期Ｔ１はほぼＴ１＝２×ＲＡ１×ＣＡで与えられる。また、第１の周波数ｆ１はＴ１の逆数すなわちｆ１＝１／Ｔ１で与えられる。
【００３２】
以上はＤＲ１がイネーブル状態に設定される場合について説明したが、ＤＲ２がイネーブル状態に設定される場合についても、上記と同様にして第２の周波数ｆ２が決まる。具体的には、第２の抵抗素子３０の抵抗値をＲＡ２とした場合に、ｆ２に対応する周期Ｔ２はほぼＴ２＝２×ＲＡ２×ＣＡで与えられ、ｆ２はｆ２＝１／Ｔ２で与えられる。したがって、ＲＡ１＞ＲＡ２の場合にはＴ１＞Ｔ２であり、ｆ１＜ｆ２である。
【００３３】
図２は発振回路の第１の構成例の信号波形の一例を示す。図２では第１の駆動用反転回路ＤＲ１がイネーブル状態に設定される場合のノードＮ１、Ｎ２、Ｎ４の各電圧Ｖ１、Ｖ２、Ｖ４及びクロック信号ＣＬＫの波形を示している。以下、図２を用いて本構成例の発振回路の動作を説明する。
【００３４】
初めにＶ４すなわちＩＮＶ１の入力電圧が図中Ａ１に示すようにＬレベルにあるとすると、Ｖ１すなわちＤＲ１の出力電圧はＢ１に示すようにＨレベルとなる。この状態では第１の抵抗素子２０を介してＮ１からＮ４へ電流が流れてキャパシター１０を充電するから、Ｖ４はＡ２に示すように徐々に電圧が上昇する。そしてＶ４がＩＮＶ１の論理しきい値に達すると、ＩＮＶ１が反転し、さらにＩＮＶ２も反転して、Ｎ３がＬレベルからＨレベルに遷移する。このためにＶ４はＡ３からＡ４に示すように急峻に上昇する。一方、このときＶ１はＢ２からＢ３に示すようにＨレベルからＬレベルに遷移する。この状態では第１の抵抗素子２０を介してＮ４からＮ１へ電流が流れてキャパシター１０を放電するから、Ｖ４はＡ５に示すように徐々に降下する。そしてＶ４がＩＮＶ１の論理しきい値に達すると、ＩＮＶ１が反転し、さらにＩＮＶ２も反転して、Ｎ３がＨレベルからＬレベルに遷移する。このためにＶ４はＡ６からＡ７に示すように急峻に降下する。そして再びキャパシター１０の充電が開始されて、Ａ１〜Ａ７が繰り返される。
【００３５】
図２のＶ４の波形から分かるように、周期Ｔは充電時間ｔｒと放電時間ｔｆの和で与えられる。充電時間ｔｒ及び放電時間ｔｆは共にほぼＲＣ時定数すなわち抵抗値と容量値の積で決まる。例えば第１の抵抗素子２０の抵抗値をＲＡ１とし、キャパシター１０の容量値をＣＡとした場合に、周期Ｔ１はほぼＴ１＝２×ＲＡ１×ＣＡで与えられる。なお、実際の発振回路では、使用されるトランジスターのゲートに含まれる寄生容量等も考慮して周期Ｔ１を求める必要がある。より詳細な回路シミュレーションによれば、例えばＲＡ１＝１２０ｋΩ、ＣＡ＝１０ｐＦの場合に、Ｔ１＝２．８３μｓである。
【００３６】
図３は駆動用反転回路ＤＲ１、ＤＲ２の構成例を示す。本構成例はＰ型トランジスターＴＰ１、ＴＰ２、Ｎ型トランジスターＴＮ１、ＴＮ２及びインバーターＩＶＡを含む。
【００３７】
制御信号ＳＥＬがＨレベル（高電位レベル）に設定される場合は、ＴＰ１とＴＮ２がオン状態となるから、ＴＰ２とＴＮ１は通常のインバーターとして動作する。この状態をイネーブル状態とすることができる。一方、制御信号ＳＥＬがＬレベル（低電位レベル）に設定される場合は、ＴＰ１とＴＮ２がオフ状態となるから、入力ＩＡのレベルに関係なく出力ＱＡはハイインピーダンス（Ｈｉ−Ｚ）となる。この状態をディスイネーブル状態とすることができる。
【００３８】
なお、本実施形態の駆動用反転回路は図３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３９】
以上説明したように図１に示す発振回路の第１の構成例によれば、第１、第２の抵抗素子２０、３０の抵抗値をそれぞれ所望の周波数に対応する値に設定して、制御信号ＳＥＬで制御することにより、設定された２つの周波数のうちどちらか一方を選択してクロック信号を出力することができる。さらに所望の周波数ごとに発振回路を設ける方式に比べて、素子数及び端子数を少なくすることができる。また最高周波数を分周して所望の周波数を得る方式に比べて、自由に周波数を設定できること、及び消費電力を低減できることの利点がある。
【００４０】
なお、本構成例では２個の抵抗素子と２個の駆動用反転回路を設けているが、３個以上の抵抗素子とそれに対応する個数の駆動用反転回路を設けてもよい。こうすれば３つ以上の周波数のうちから所望の周波数を選択してクロック信号を出力することができる。
【００４１】
２．発振回路の第２の構成例
図４に本実施形態の発振回路の第２の構成例を示す。本構成例は第１、第２の反転回路ＩＮＶ１、ＩＮＶ２（広義には第１〜第ｎの反転回路ＩＮＶ１〜ＩＮＶｎ（ｎは２以上の偶数））と、第１、第２の駆動用反転回路ＤＲ１、ＤＲ２と、出力バッファー回路ＯＢＦとを含む。
【００４２】
第１の反転回路ＩＮＶ１の入力には、キャパシター１０の一端及び第１の抵抗素子２０の一端及び第２の抵抗素子３０の一端が接続される。第２の反転回路ＩＮＶ２（広義には第ｎの反転回路ＩＮＶｎ）の出力には、キャパシター１０の他端が接続される。
【００４３】
第１の駆動用反転回路ＤＲ１は、第２の反転回路ＩＮＶ２（広義には第ｎの反転回路ＩＮＶｎ）の出力が入力され、第１の抵抗素子２０の他端を駆動する。第２の駆動用反転回路ＤＲ２は、第２の反転回路ＩＮＶ２（広義には第ｎの反転回路ＩＮＶｎ）の出力が入力され、第２の抵抗素子３０の他端を駆動する。ＤＲ１及びＤＲ２は、それぞれ制御信号ＳＥＬ１及びＳＥＬ２により、イネーブル状態又はディスイネーブル状態に設定される。なお、本実施形態の発振回路は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４４】
本構成例では、反転回路ＩＮＶ１、ＩＮＶ２（ＩＮＶ１〜ＩＮＶｎ）はインバーターで構成しているが、ＮＡＮＤ回路又はその他の論理回路（ロジック回路、論理ゲート等）で構成してもよい。
【００４５】
キャパシター１０及び第１、第２の抵抗素子２０、３０は、反転回路ＩＮＶ１、ＩＮＶ２（ＩＮＶ１〜ＩＮＶｎ）及び第１、第２の駆動用反転回路ＤＲ１、ＤＲ２を含む集積回路装置の内部に設けてもよいし、外部に設けてもよい。
【００４６】
図４では、第２の反転回路ＩＮＶ２の出力に基づいてクロック信号ＣＬＫが出力されるが、第１の反転回路ＩＮＶ１の出力に基づいてクロック信号ＣＬＫを出力してもよい。ｎ個の反転回路を含む場合では、第１〜第ｎの反転回路ＩＮＶ１〜ＩＮＶｎのうちのいずれかの反転回路の出力に基づいてクロック信号ＣＬＫを出力してもよい。
【００４７】
第２の構成例では、制御回路からの制御信号ＳＥＬ１、ＳＥＬ２により第１及び第２の駆動用反転回路ＤＲ１、ＤＲ２がイネーブル状態又はディスイネーブル状態に設定されることで、可変の周波数のクロック信号ＣＬＫを出力する。具体的には、第１の抵抗素子２０の抵抗値ＲＡ１が第２の抵抗素子３０の抵抗値ＲＡ２より大きく設定され、クロック信号ＣＬＫの周波数が第１の周波数ｆ１に設定される場合には、第１の駆動用反転回路ＤＲ１がイネーブル状態に設定される。また、第１の周波数ｆ１より高い第２の周波数ｆ２に設定される場合には、第２の駆動用反転回路ＤＲ２がイネーブル状態に設定される。さらにクロック信号ＣＬＫの周波数が第２の周波数ｆ２より高い第３の周波数ｆ３に設定される場合には、第１、第２の駆動用反転回路ＤＲ１、ＤＲ２が共にイネーブル状態に設定される。
【００４８】
より具体的には例えばクロック信号ＣＬＫの周波数がｆ１に設定される場合は、第１の制御信号ＳＥＬ１がＨレベルに設定され、第１の駆動用反転回路ＤＲ１がイネーブル状態に設定される。また、第２の制御信号ＳＥＬ２がＬレベルに設定され、第２の駆動用反転回路ＤＲ２がディスイネーブル状態に設定される。上述したように、このときのｆ１に対応する周期Ｔ１はほぼＴ１＝２×ＲＡ１×ＣＡで与えられる。
【００４９】
クロック信号ＣＬＫの周波数がｆ２に設定される場合は、ＳＥＬ１がＨレベルに設定され、ＤＲ１がイネーブル状態に設定される。また、ＳＥＬ２がＬレベルに設定され、ＤＲ２がディスイネーブル状態に設定される。上述したように、このときのｆ２に対応する周期Ｔ２はほぼＴ２＝２×ＲＡ２×ＣＡで与えられる。
【００５０】
さらにクロック信号ＣＬＫの周波数がｆ３に設定される場合は、ＳＥＬ１、ＳＥＬ２が共にＨレベルに設定され、ＤＲ１、ＤＲ２が共にイネーブル状態に設定される。この場合には第１、第２の抵抗素子２０、３０の両方を介してキャパシター１０が充電又は放電される。したがって第１、第２の抵抗素子２０、３０を並列接続した合成抵抗値をＲ１２とした場合に、ｆ３に対応する周期Ｔ３はほぼＴ３＝２×Ｒ１２×ＣＡで与えられる。ここで合成抵抗値Ｒ１２は、第１の抵抗素子２０の抵抗値をＲＡ１とし、第２の抵抗素子３０の抵抗値をＲＡ２とした場合に、Ｒ１２＝ＲＡ１×ＲＡ２／（ＲＡ１＋ＲＡ２）で与えられる。ＲＡ１＞ＲＡ２に設定された場合には、ＲＡ１＞ＲＡ２＞Ｒ１２となるから、Ｔ１＞Ｔ２＞Ｔ３となり、したがってｆ１＜ｆ２＜ｆ３となる。
【００５１】
さらに第２の構成例によれば、クロック信号ＣＬＫの周波数が第１の周波数ｆ１に設定される場合には、第１、第２の駆動用反転回路ＤＲ１、ＤＲ２のうちいずれか一方がイネーブル状態に設定される。また、ｆ１より高い第３の周波数ｆ３に設定される場合には、第１、第２の駆動用反転回路ＤＲ１、ＤＲ２が共にイネーブル状態に設定される。
【００５２】
具体的にはクロック信号ＣＬＫの周波数がｆ１に設定される場合は、ＳＥＬ１がＨレベルに設定され、ＳＥＬ２がＬレベルに設定されてもよいし、反対にＳＥＬ１がＬレベルに、ＳＥＬ２がＨレベルに設定されてもよい。この場合はＤＲ１、ＤＲ２のうちいずれか一方がイネーブル状態に設定される。一方、クロック信号ＣＬＫの周波数がｆ３に設定される場合は、ＳＥＬ１、ＳＥＬ２が共にＨレベルに設定され、ＤＲ１、ＤＲ２が共にイネーブル状態に設定される。上述したように、第１、第２の抵抗素子２０、３０を並列接続した合成抵抗値をＲ１２とした場合に、ｆ３に対応する周期Ｔ３はほぼＴ３＝２×Ｒ１２×ＣＡで与えられる。したがってＣＬＫの周波数をｆ１に設定する場合にＤＲ１、ＤＲ２のどちらをイネーブル状態に設定しても、Ｒ１２＜ＲＡ１、Ｒ１２＜ＲＡ２であるから、ｆ３＞ｆ１となる。
【００５３】
以上説明したように図４に示す発振回路の第２の構成例によれば、第１、第２の抵抗素子２０、３０の抵抗値を適当な値に設定して、２つの制御信号ＳＥＬ１、ＳＥＬ２で制御することにより、最大３つの周波数のうちいずれかの周波数を選択してクロック信号を出力することができる。さらに所望の周波数ごとに発振回路を設ける方式に比べて、素子数を少なくすることができる。また最高周波数を分周して所望の周波数を得る方式に比べて、自由に周波数を選択できること、及び消費電力を低減できることの利点がある。
【００５４】
なお、本構成例では２個の抵抗素子と２個の駆動用反転回路を設けているが、３個以上の抵抗素子、それに対応する個数の駆動用反転回路及びそれに対応する個数の制御信号を設けてもよい。こうすればさらに多数の周波数のうちから所望の周波数を選択することができる。
【００５５】
３．集積回路装置
図５に本実施形態の発振回路を含む集積回路装置の構成例を示す。図５の集積回路装置２００は本実施形態の発振回路１００と、キャパシター１０の一端、第１の抵抗素子２０の一端及び第２の抵抗素子３０の一端を接続するための第１の端子Ｐ１と、キャパシター１０の他端を接続するための第２の端子Ｐ２と、第１の抵抗素子２０の他端を接続するための第３の端子Ｐ３と、第２の抵抗素子３０の他端を接続するための第４の端子Ｐ４とを含む。なお、キャパシター１０及び第１、第２の抵抗素子２０、３０は、集積回路装置の内部に設けることもできる。
【００５６】
さらに本構成例の集積回路装置２００は、制御回路１１０、ＰＬＬ（Phase-Locked Loop）回路（広義にはクロック生成回路）１３０、ロジック回路１４０、アナログ回路１５０を含む。制御回路１１０はレジスター１２０を含む。
【００５７】
本構成例の集積回路装置２００では、制御回路１１０はレジスター１２０に記憶されたデータに基づいて制御信号ＳＥＬ１、ＳＥＬ２を発振回路１００に出力する。発振回路１００は制御信号ＳＥＬ１、ＳＥＬ２に従って、クロック信号ＣＬＫの周波数を第１〜第３の周波数ｆ１〜ｆ３のうちのいずれかの周波数に設定して出力する。ＰＬＬ回路１３０はクロック信号ＣＬＫに基づいてさらに所望のクロック信号を生成し、ロジック回路１４０及びアナログ回路１５０に供給する。
【００５８】
上述したように、本構成例の集積回路装置２００によれば、複数の設定された周波数のうちから所望の周波数のクロック信号を選択して生成することができるから、条件に応じてクロック周波数を最適化することができる。さらに所望の周波数ごとに発振回路を設ける方式に比べて、素子数及び端子数を少なくすることができる。また最高周波数を分周して所望の周波数を得る方式に比べて、自由に周波数を選択できること、及び消費電力を低減できることの利点がある。
【００５９】
４．電子機器
図６に本実施形態の集積回路装置を含む電子機器（携帯型情報端末）の一例を示す。なお、本実施形態の電子機器は携帯型情報端末には限定されず、携帯電話機、ＰＤＡなどであってもよい。
【００６０】
図６に示す電子機器は、本実施形態の発振回路を含む送受信回路（広義には集積回路装置）２００、ＣＰＵ（Central Processing Unit）２１０、表示部２２０、操作入力部２３０、メモリー部２４０、アンテナ２５０を含む。送受信回路２００はアンテナ２５０で受信した信号を復調してＣＰＵ２１０に出力し、またＣＰＵ２１０からのデータを変調してアンテナ２５０から送信する。ＣＰＵ２１０は操作入力部２３０からの操作情報に基づいて、送受信回路２００及びメモリー部２４０とデータをやりとりし、必要なデータ処理を行う。表示部２２０はＣＰＵ２１０からのデータを表示する。
【００６１】
なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【００６２】
【図１】発振回路の第１の構成例。
【図２】信号波形の一例。
【図３】駆動用反転回路の構成例。
【図４】発振回路の第２の構成例。
【図５】集積回路装置の構成例。
【図６】電子機器の一例。
【符号の説明】
【００６３】
ＩＮＶ１、ＩＮＶ２ 第１、第２の反転回路、
ＤＲ１、ＤＲ２ 第１、第２の駆動用反転回路、ＳＩＶ 制御信号反転用インバーター、
ＯＢＦ 出力バッファー回路、ＳＥＬ 制御信号、ＣＬＫ クロック信号、
１０ キャパシター、２０ 第１の抵抗素子、３０ 第２の抵抗素子、
４０ セレクター、１００ 発振回路、１１０ 制御回路、１２０ レジスター、
１３０ ＰＬＬ回路、１４０ ロジック回路、１５０ アナログ回路、
２００ 集積回路装置、２１０ ＣＰＵ、２２０ 表示部、２３０ 操作入力部、
２４０ メモリー部、２５０ アンテナ
【特許請求の範囲】
【請求項１】
クロック信号を出力する発振回路であって、
キャパシターの一端及び第１の抵抗素子の一端及び第２の抵抗素子の一端がその入力に接続される第１の反転回路と、前記キャパシターの他端がその出力に接続される第ｎ（ｎは２以上の偶数）の反転回路とを有する第１〜第ｎの反転回路と、
前記第ｎの反転回路の出力が入力され、前記第１の抵抗素子の他端を駆動する第１の駆動用反転回路と、
前記第ｎの反転回路の出力が入力され、前記第２の抵抗素子の他端を駆動する第２の駆動用反転回路とを含むことを特徴とする発振回路。
【請求項２】
請求項１において、
前記第１及び第２の駆動用反転回路がイネーブル状態又はディスイネーブル状態に設定されることで、可変の周波数の前記クロック信号を出力することを特徴とする発振回路。
【請求項３】
請求項２において、
前記第１の抵抗素子の抵抗値が前記第２の抵抗素子の抵抗値より大きく設定され、
前記クロック信号の周波数が第１の周波数に設定される場合には、前記第１の駆動用反転回路がイネーブル状態に設定され、
前記クロック信号の周波数が前記第１の周波数より高い第２の周波数に設定される場合には、前記第２の駆動用反転回路がイネーブル状態に設定されることを特徴とする発振回路。
【請求項４】
請求項３において、
前記クロック信号の周波数が前記第２の周波数より高い第３の周波数に設定される場合には、前記第１及び第２の駆動用反転回路が共にイネーブル状態に設定されることを特徴とする発振回路。
【請求項５】
請求項２において、
前記クロック信号の周波数が第１の周波数に設定される場合には、前記第１及び第２の駆動用反転回路のうちいずれか一方がイネーブル状態に設定され、
前記クロック信号の周波数が前記第１の周波数より高い第３の周波数に設定される場合には、前記第１及び第２の駆動用反転回路が共にイネーブル状態に設定されることを特徴とする発振回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１の駆動用反転回路の出力と前記第２の駆動用反転回路の出力のうち、いずれか一方の出力を選択して前記クロック信号を出力するためのセレクターを含むことを特徴とする発振回路。
【請求項７】
請求項１乃至５のいずれかにおいて、
前記第１〜第ｎの反転回路のうちのいずれかの反転回路の出力に基づいて前記クロック信号を出力することを特徴とする発振回路。
【請求項８】
請求項１乃至７のいずれかに記載の発振回路と、
前記キャパシターの一端、前記第１の抵抗素子の一端及び前記第２の抵抗素子の一端を接続するための第１の端子と、
前記キャパシターの他端を接続するための第２の端子と、
前記第１の抵抗素子の他端を接続するための第３の端子と、
前記第２の抵抗素子の他端を接続するための第４の端子とを含むことを特徴とする集積回路装置。
【請求項９】
請求項８に記載の集積回路装置を含むことを特徴とする電子機器。
【請求項１】
クロック信号を出力する発振回路であって、
キャパシターの一端及び第１の抵抗素子の一端及び第２の抵抗素子の一端がその入力に接続される第１の反転回路と、前記キャパシターの他端がその出力に接続される第ｎ（ｎは２以上の偶数）の反転回路とを有する第１〜第ｎの反転回路と、
前記第ｎの反転回路の出力が入力され、前記第１の抵抗素子の他端を駆動する第１の駆動用反転回路と、
前記第ｎの反転回路の出力が入力され、前記第２の抵抗素子の他端を駆動する第２の駆動用反転回路とを含むことを特徴とする発振回路。
【請求項２】
請求項１において、
前記第１及び第２の駆動用反転回路がイネーブル状態又はディスイネーブル状態に設定されることで、可変の周波数の前記クロック信号を出力することを特徴とする発振回路。
【請求項３】
請求項２において、
前記第１の抵抗素子の抵抗値が前記第２の抵抗素子の抵抗値より大きく設定され、
前記クロック信号の周波数が第１の周波数に設定される場合には、前記第１の駆動用反転回路がイネーブル状態に設定され、
前記クロック信号の周波数が前記第１の周波数より高い第２の周波数に設定される場合には、前記第２の駆動用反転回路がイネーブル状態に設定されることを特徴とする発振回路。
【請求項４】
請求項３において、
前記クロック信号の周波数が前記第２の周波数より高い第３の周波数に設定される場合には、前記第１及び第２の駆動用反転回路が共にイネーブル状態に設定されることを特徴とする発振回路。
【請求項５】
請求項２において、
前記クロック信号の周波数が第１の周波数に設定される場合には、前記第１及び第２の駆動用反転回路のうちいずれか一方がイネーブル状態に設定され、
前記クロック信号の周波数が前記第１の周波数より高い第３の周波数に設定される場合には、前記第１及び第２の駆動用反転回路が共にイネーブル状態に設定されることを特徴とする発振回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１の駆動用反転回路の出力と前記第２の駆動用反転回路の出力のうち、いずれか一方の出力を選択して前記クロック信号を出力するためのセレクターを含むことを特徴とする発振回路。
【請求項７】
請求項１乃至５のいずれかにおいて、
前記第１〜第ｎの反転回路のうちのいずれかの反転回路の出力に基づいて前記クロック信号を出力することを特徴とする発振回路。
【請求項８】
請求項１乃至７のいずれかに記載の発振回路と、
前記キャパシターの一端、前記第１の抵抗素子の一端及び前記第２の抵抗素子の一端を接続するための第１の端子と、
前記キャパシターの他端を接続するための第２の端子と、
前記第１の抵抗素子の他端を接続するための第３の端子と、
前記第２の抵抗素子の他端を接続するための第４の端子とを含むことを特徴とする集積回路装置。
【請求項９】
請求項８に記載の集積回路装置を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−１５４４４９（Ｐ２０１０−１５４４４９Ａ）
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願番号】特願２００８−３３２８８５（Ｐ２００８−３３２８８５）
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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