立ち上がり時間検出器および放電継続回路を有する静電放電保護回路
本発明の方法および素子は静電放電（ＥＳＤ）保護回路を含む。この回路は、入力信号のスルーレートを検出することができ、かつ入力信号のスルーレートがしきい値よりも大きいかどうかを判定することができる立ち上がり時間依存活性化回路を含む。ＥＳＤ事象の場合、立ち上がり時間依存活性化回路はトリガ信号を発生する。加えて、立ち上がり時間依存活性化回路は、ＥＳＤ消散回路にさらに結合されるＥＳＤ消散継続時間制御回路に結合される。この配置は、トリガ信号によってＥＳＤ消散継続時間制御回路が活性化され、ＥＳＤ消散継続時間制御回路は応答して活性化信号を生成し、活性化信号は、ＥＳＤ消散回路を活性化し、ＥＳＤ消散回路が活性状態のままであり続ける時間の長さを制御することを可能にする。ＥＳＤ消散回路は、ＥＳＤエネルギーを被保護内部回路外へ経路変更するシャントを含む。ＥＳＤ消散継続時間制御回路は、被保護回路を損傷することなくＥＳＤエネルギーを放電するのに十分な期間にわたってエネルギーの分流を保つようにさらに構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路に関し、より具体的には、静電放電によって生じるもの等の、高スルーレート、過電圧および／または過剰電流条件によって生じる損傷から集積回路部品を保護する回路に関する。
【背景技術】
【０００２】
以下の記載および例は背景技術としてのみ示される。
集積回路は、静電放電（ＥＳＤ：electrostatic discharge ）事象の間に発生されるもの等の過剰電荷の印加から損傷を受けやすい。例えば、集積回路（ＩＣ）は、集積回路（ウェハレベル）の製造、パッケージング後の集積回路の取り扱いおよび／または組み立て後のプリント回路板の取り扱いの間に静電荷に曝される恐れがある。場合によっては、集積回路が、プラズマエッチング技法または荷電粒子を生成する他の製造プロセスの使用から生じる電荷に曝される恐れがある。別の場合では、回路パッケージ上の露出したピンに人がうっかり触れると、あるいは導電性の表面を横切るパッケージの動きが原因でパッケージが静電的に帯電すると、パッケージングされた集積回路が静電荷に曝される恐れがある。
【０００３】
ＥＳＤ事象の間に集積回路（ＩＣ）に伝達される電気パルスは、集積回路の敏感な部品に重大な損傷を与えうる。例えば、集積回路の１つ以上のピンと別の導電物との間で短期間に、通例、数十〜数百ナノ秒間に、過剰な量の電荷が伝達されると、集積回路上のトランジスタおよび他の電気素子が損傷を受ける恐れがある。伝達される電荷（静電放電と呼ばれる）は、回路上の絶縁膜（ゲート酸化膜等）を破壊したり、あるいは回路内の電熱的な破損（コンタクトスパイク、シリコン溶融および金属相互接続部溶融等）を生じさせるのに十分なエネルギーを消散させたりするのに足りるほど大きい電圧を発生させうる。
【０００４】
それゆえ、ＥＳＤ事象から電界効果トランジスタ（ＦＥＴ）素子および他の敏感な回路を保護する問題に特に注意を払って集積回路を保護する方法を開発しようと試みている者たちもいる。場合によっては、ＥＳＤ事象の間に発生されるエネルギーを敏感な回路外へ経路変更するために入出力（Ｉ／Ｏ）パッドとＩＣの内部回路との間にＥＳＤ保護素子が接続される。ＥＳＤ事象の間の損傷を防ぐために保護素子が電源パッドに接続されるかまたは電源バス同士の間に接続される場合もある。現在までのところ、これらの素子は、既存のかつ絶えず発展しているＥＳＤ問題を完全に解決できてはいない。既存の素子は最初の正常な電源投入条件に敏感すぎて、正常な電源投入電圧を誤って接地に経路変更し、ＩＣ内に不要かつ望ましくない電圧スパイクを発生してしまうことがある。このような「誤検知（False Positive）」は非常に望ましくないものであり、内部回路の正常な機能を妨げる。「誤検知」および他の正常な電源条件に対するこの過敏性を是正しようとして、正常な電源投入をＥＳＤ事象と区別するのに足りるほどの敏感性をもつ保護回路を構成しようと試みている者たちもいる。この種の周知の回路は、ＥＳＤ事象を十分放電させるのに足りるほど長くは活性状態に留まらないことが多い。それゆえ、未放電の残留ＥＳＤエネルギーは被保護回路に過負荷をかけ、それを損傷する能力が十分にある。
【０００５】
１つの従来技術のアプローチでは、ＥＳＤ保護素子が、「スナップバック素子」、すなわち大抵の半導体集積回路に固有のバイポーラ接合トランジスタ（ＢＪＴ）およびサイリスタを含む寄生バイポーラ素子に依存する素子を用いる。これらのバイポーラ素子は、相補型金属酸化物半導体（ＣＭＯＳ）ベースの集積回路等の、電界効果トランジスタ（ＦＥＴ）を用いる技術において通常、寄生素子と見なされる素子を含みうる。ＥＳＤ事象の間、バイポーラ素子は導電状態に入ってＥＳＤ放電を安全に消散させることができる。このようなスナップバック素子はＥＳＤ保護素子内でしばしば用いられるが、それらは不利な点がないわけではない。例えば、シリコンで製作された実際のスナップバック素子の挙動を予測／制御することは難しい。なぜならば、それらの寄生ＢＪＴの挙動を正確にシミュレートすることができず（スナップバック素子は、大部分モデル化されていない領域（スナップバック領域）で動作するという事実ゆえ）、それらのパラメータは実際の実装例において制御することが困難であるからである。予測可能性のこの欠如は、低いＥＳＤ保護性能または過剰設計された回路網あるいはその両方をもたらしうる。結果的に、このようなＥＳＤ保護方式は、比較的、大量のシリコン面積を費やしうるし、チップを用いるのに必要な、チップのスタンバイ電流量に影響を及ぼしうる。
【０００６】
これらの問題を解決しようとする他の試みでは、ＥＳＤ保護を実装するために能動シャントネットワーク（そのほか、「能動スイッチネットワーク」または「線路ベースのネットワーク」と称される）が用いられる。このようなネットワーク内では、ＥＳＤ電圧は能動スイッチネットワークを通じて導かれる。このような回路は、集積回路の通常動作とＥＳＤ事象とを区別するように意図されている。都合のよいことに、このような能動ネットワークを従来の回路シミュレータを用いてシミュレートすることができ、その結果、ＥＳＤ放電からの保護がより予測可能になり、同じＥＳＤ性能のために保護が要する面積を比較的、より小さくできる。しかし、能動ネットワーク回路はいくつかの深刻な限界を欠点として有し、全ての場合において適切なＥＳＤ保護を提供することができなくなることがありうる。スナップバック素子と同様に、能動ネットワーク回路の挙動も、プロセスばらつきを制御することが難しい。回路部品の多くにあるプロセスばらつきが、それぞれのＥＳＤ活性化条件を大幅により高いかまたはより低いレベルに変えることによって、トリガ回路の動作に影響を与える場合がある。場合によっては、ＥＳＤ保護回路の動作パラメータに影響を及ぼすプロセスばらつきのせいで、能動ネットワーク回路は本当のＥＳＤ事象から内部回路を保護することに失敗する可能性がある。このような失敗は、損傷を与える可能性のある静電荷が集積回路の内部回路に供給されるのを許してしまう場合がある。通例、これらのネットワークの敏感性を、実験データを用いて調整することができる。例えば、特定の能動ネットワーク回路設計のＥＳＤ事象敏感性は、それぞれの集積回路が製作された後にテストされればよい。能動ネットワーク回路がＥＳＤ事象を完全に放電させることができなければ、通例、ＥＳＤ保護回路のプロセスパラメータは、所望のＥＳＤ性能を得るために改められる。適当な変更がなされれば、集積回路は再びテープアウトされればよく、回路が製作されれば、ＥＳＤ保護は研究室で再検証されればよい。その後、このプロセスは、ＥＳＤ事象を検出するのに十分な敏感性が能動ネットワーク回路に提供される（すなわち、集積回路に提供されるＥＳＤ保護が或るＥＳＤ要件を満たす）まで試行錯誤によって継続すればよい。残念ながら、このようなプロセスは時間がかかるしコストもかさむ。加えて、このようなプロセスの結果できるＥＳＤ回路を、他のチップ（例えば、異なるサイズおよび／またはＥＳＤ要件を有する）のために再利用することができない。従って、新しい回路ごとに、個別調整された回路が設計されテストされなければならない。
【０００７】
他の周知の解決策として、メーカーおよび設計要求によって異なる単一のＲＣ時定数を有する単純な回路が挙げられる。従来技術では、短いＲＣ時定数を有するＥＳＤ回路が用いられる。このような回路はＥＳＤ事象に敏感であるが、それらはＥＳＤ事象を十分に放電させることができないという欠点を持っているため、所望のレベルのＥＳＤ保護を提供しない。より長いＲＣ時定数を用いるＥＳＤ保護回路は、向上した放電能力を特徴とするが、通常動作およびシステムのノイズを実際のＥＳＤ事象と効果的に区別することができないという欠点を有し、そのために、それらの有用性を著しく制限する。
加えて、プログラム可能なＥＳＤ保護回路も発明されている。しかし、これらの回路は大規模で複雑であり、コストを著しく増大させうるほどのプログラミング時間を必要とする。
従って、改良されたＥＳＤ保護回路が必要である。
【発明の概要】
【０００８】
本発明の原理によると、ＥＳＤ保護素子および手法が開示される。
静電放電（ＥＳＤ）保護回路の一実施形態は、第１のＲＣ時定数に関連づけられる第１のＲＣ回路を含む。この回路は第１の電圧線路に接続され、第１の線路上の静電放電に応答して第１のＲＣベースのトリガ信号を生成する。ＥＳＤ回路は、活性化されるとＥＳＤエネルギーを被保護回路外へ分流するように構成されるシャントも有する。この実施形態は、第２のＲＣベースの活性化信号を生成するために第２のＲＣ回路も含む。第２の回路は第１のＲＣ回路およびシャント回路に結合され、回路が継続時間制御回路として機能するように構成される。従って、第１のＲＣ回路から受信されたトリガ信号に応答して活性化信号を生成する。活性化信号はシャント回路を活性化し、第２のＲＣ回路の第２のＲＣ時定数に関連づけられる延長された期間にわたりシャントを活性状態に保つ。第２のＲＣ時定数は第１のＲＣ時定数よりも大幅に長い。関連実施形態によっては、追加のラッチ回路を備えることなく所望の性能を達成することができるものがある。
【０００９】
別の実施形態では、静電放電（ＥＳＤ）保護回路が、入力ピンにおいて供給される入力信号のスルーレートを検出して入力信号のスルーレートが第１のしきい値よりも大きいかどうかを判定することができる立ち上がり時間依存活性化回路を含む。入力信号がＥＳＤ事象である場合、立ち上がり時間依存活性化回路はトリガ信号を発生する。立ち上がり時間依存活性化回路は、ＥＳＤ消散回路にも結合されるＥＳＤ消散継続時間制御回路に結合され、ＥＳＤ消散継続時間制御回路がトリガ信号に応答して活性化されることを可能にする。ＥＳＤ消散継続時間制御回路は、ＥＳＤ消散回路を活性化する活性化信号であって、ＥＳＤ消散回路が活性状態であり続ける時間の長さを制御して、入力信号の十分な放電を可能にするのに足りるほど長くＥＳＤ消散回路を活性状態のままにさせる活性化信号を生成する。ＥＳＤ消散回路は、ＥＳＤ消散継続時間制御回路に結合され、活性化信号に応答してＥＳＤ消散回路内のシャントを活性化し、それによりＥＳＤ事象に関連づけられるエネルギーを被保護内部回路外へ分流する。ＥＳＤ消散継続時間制御回路は、活性化信号に応答して、十分な量のエネルギーが内部回路外へ分流されるまでＥＳＤ事象に関連づけられるエネルギーの分流を保つようにさらに構成され、それにより内部回路をＥＳＤ事象から保護する。
【００１０】
他の実施形態は、検出器回路およびトリガ回路を備える立ち上がり時間依存活性化回路を有する素子を含む。このような検出器回路は入力ピンに結合され、入力信号のスルーレートを検出してそれが第１のしきい値よりも大きいスルーレートを有するかどうかを判定するように構成される。このような信号の場合、検出器はこれをＥＳＤ事象として扱い、作動信号を発生する。トリガ回路は検出器回路に結合され、トリガ信号を発生することによって作動信号に応答し、トリガ信号はＥＳＤ消散継続時間制御回路によって受信され、するとＥＳＤ消散継続時間制御回路は、事象を放電させるべくＥＳＤ消散回路を活性化し維持する。
【００１１】
素子の他の実施形態は、立ち上がり時間依存活性化回路が、高スルーレート入力信号の場合のトリガ信号の発生を可能にする小さいＲＣ時定数を有するように構成される。さらに、ＥＳＤ消散継続時間制御回路が、立ち上がり時間依存活性化回路のＲＣ時定数によって決まるものを超えて消散期間を延ばすように構成される。従って、実施形態によっては、ＥＳＤ消散継続時間制御回路のＲＣ時定数は立ち上がり時間依存活性化回路のものよりも大きい。実施形態によっては、トリガ信号は、５０ｍＶ／ｎｓ（ミリボルト毎ナノ秒）を超えるスルーレートを有する入力信号に応答するように構成される。別の実施形態では、ＥＳＤ消散継続時間制御回路は、入力信号が放電されて内部回路内への通常動作の電源投入入力の約１．５倍の電圧レベルになるまでＥＳＤ消散回路を活性モードに保つ。同様に、素子の実施形態は、ＥＳＤ消散継続時間制御回路内にラッチ回路をさらに用いることができる。
【００１２】
別の実施形態では、ＥＳＤ保護回路は、電源ピン、ＥＳＤ保護回路および内部回路を有する基板を含む集積回路パッケージ内に組み込まれる。電源ピンは素子の内部回路に結合され、かつ入力ピンに印加された入力信号がＥＳＤ事象を含む場合にＥＳＤ保護回路が活性化されるようにＥＳＤ保護回路に結合される。
【００１３】
別の実施形態では、ＩＣ素子が、内部回路に結合される入力ピンと、入力ピンにおいて印加される過剰電圧スパイクから内部回路を保護するべく配置される静電放電（ＥＳＤ）回路とを含む。このようなＥＳＤ回路はトリガ回路およびシャント回路を含む。トリガは小さいＲＣ時定数を有する。トリガは、入力信号がスルーレートのためのしきい値を超えるとシャントを活性化するように構成される。シャント回路は、トリガによって活性化されると、入力信号を内部回路外へ経路変更する。ＥＳＤ回路は、トリガ回路のＲＣ時定数によって規定されるものを超えてシャントを活性化状態に保ち、それにより、ＥＳＤ事象が内部回路を損傷することがない程度までシャント回路がＥＳＤ事象を放電させることを可能にするように構成されるシャント継続時間回路をさらに含む。
【００１４】
別の実施形態では、シャント継続時間回路は、ノイズの多い環境および被保護回路の通常動作に固有の他の電圧変動においてＥＳＤ保護回路の安定性を高めるラッチ回路を含む。一実施形態は、トリガが、電源入力ピンにおいて静電放電事象が起きたときはシャントを活性化するが、入力信号が意図された入力信号であるときはシャントを活性化しないように構成させることができる。ＩＣ素子の実施形態は、入力信号からの電圧が内部回路の正常な動作電圧の約１．５倍未満になるまでシャント継続時間回路がシャントを活性化状態に保つように構成させることができる。
【００１５】
本発明の方法の一実施形態では、静電放電保護が、入力ピンにおいて入力信号を受信することと、入力信号がしきい値を超えるスルーレートを有するかどうかを判定することによって提供される。しきい値を超えるスルーレートを有する入力信号が静電放電（ＥＳＤ）事象として確定される。ＥＳＤ事象に応答してトリガ信号が発生され、トリガ信号に応答してシャントが活性化される。活性化されたシャントは入力信号を内部回路外へ経路変更する。ＥＳＤ事象が放電されるまでシャントを活性化状態に保つ。
【００１６】
別の実施形態では、入力信号がＥＳＤ事象を含むかどうかを判定して確定する方法は、入力信号が第１のＲＣ時定数に関連づけられるしきい値スルーレートを超えるかどうかを判定することを含む。このようなＥＳＤ事象に応答して、トリガ信号が発生され、同様に、ＥＳＤ事象が放電されるまで第２のＲＣ時定数に従ってシャントが活性化状態に保たれる。前述した実施形態は、第１のＲＣ時定数が、素子のための標準的な電源投入スルーレートよりも大きいスルーレートを有する入力信号に応答するように構成させることができる。適当なスルーレートの例は、約５０ｍＶ／ｎｓよりも大きいスルーレートである。当然、これは単なる１つの例であり、より大きいしきい値スルーレートを用いることもできる。このような実施形態では、ＥＳＤ事象から残っている電圧が内部回路の通常動作電圧の約１．５倍未満となるまで活性化状態にシャントを保つことができる。
【００１７】
本発明のこれらの態様および他の態様が、本願明細書において後述される以下の発明を実施するための形態においてさらに詳細に記載される。
以下の発明を実施するための形態は、添付の図面と併せることでより容易に理解されるはずである。
図面において、同様の参照符号は同様の構造要素を示すことを理解するべきである。同様に、図面における図は必ずしも原寸に比例してはいないことも理解するべきである。
【図面の簡単な説明】
【００１８】
【図１】本発明の原理によるＥＳＤ保護回路の機能部品を示す機能ブロック図である。
【図２（ａ）】本発明の原理によるＥＳＤ保護回路のより詳細な概略図である。
【図２（ｂ）】ラッチ回路を含むＥＳＤ保護回路の実施形態の詳細な概略図である。
【図３（ａ）】ＥＳＤ事象条件下における回路挙動を含む、本発明の原理に従って構成された１つのＥＳＤ保護回路の例の回路挙動のグラフを示す図である。
【図３（ｂ）】ＥＳＤ事象条件下における回路挙動を含む、本発明の原理に従って構成された１つのＥＳＤ保護回路の例の回路挙動のグラフを示す図である。
【図３（ｃ）】標準的な電源投入条件下における回路挙動を含む、本発明の原理に従って構成された１つのＥＳＤ保護回路の例の回路挙動のグラフを示す図である。
【図４】本発明の原理による、半導体パッケージ上に形成されるＥＳＤ保護回路を示す図である。
【図５】本願明細書において記載されているＥＳＤ保護回路の１つの実施形態についての動作モードを示すフローチャートである。
【発明を実施するための形態】
【００１９】
本発明が、いくつかの実施形態およびその特定の特徴に関して具体的に示され記載されている。本願明細書において後述される実施形態は、限定的ではなく、例示的なものとして見なされるべきである。本発明の趣旨および範囲から逸脱することなく形態および細部における種々の変更および変形がなされてよいことは当業者には容易に理解されるはずである。
【００２０】
以下の詳細な説明はＥＳＤ保護素子およびその利用方法の種々の実施形態を記載する。特に、本発明の実施形態は、非常に高いスルーレートを有するＥＳＤ事象に迅速に応答し、かつ延長された期間にわたり回路保護を保ち、非常に高い電圧が被保護回路外へ十分に経路変更されることを可能にするように構成される。
【００２１】
ＥＳＤ事象の耐性は保護対象の正確な回路に大きく依存するが、「過剰電圧」、「ＥＳＤエネルギー」、「ＥＳＤ電荷」、「ＥＳＤ電圧」という用語は全てあまねく「ＥＳＤ事象」を記述する。このようなＥＳＤ事象は、ＥＳＤ保護を必要とする敏感な回路に損傷を与えるのに足りるほどの大きさの短いパルス状の電圧として大まかに記述される。
【００２２】
図１は、本発明の１つの実施形態のブロック図を示す。本発明の素子の一実施形態は、入力ピン１１に動作可能に結合される内部回路１６を含む。内部回路１６は、ＥＳＤ損傷を防ぐために静電放電事象（「ＥＳＤ事象」）から保護されるべき回路を含む。ピン１１は接合パッドまたは他の導電性構造物等の導電性接触子である。例えば、ピンを正電源（ＶDD）２９または他の外部入力との接続のために構成することができる。ＥＳＤ保護回路１０は、ピン１１と内部回路１６との間に動作可能に結合される。
【００２３】
ここで示されるＥＳＤ保護回路１０（１２、１３、１５、および任意に１４）は、ピン１１から入力信号１７を受信するように構成される立ち上がり時間依存活性化回路１２を含む。活性化回路１２は非ＥＳＤ事象と実際のＥＳＤ事象とを区別するように構成される。ＥＳＤ事象を含む入力信号１７の場合、活性化回路１２はＥＳＤ事象に応答してトリガ信号１８を生成する。トリガ信号１８を、内部回路１６を損傷することなくＥＳＤ事象が放電されることを可能にする延長された期間にわたって（一般的には５００ｎｓ以上）関連するＥＳＤ消散回路１５を活性状態に保つように構成させることができるＥＳＤ消散継続時間制御回路１３に送信することができる。本件出願人は、ＥＳＤ消散継続時間制御回路１３が、通常の動作条件下で発生されるノイズ条件に直面する回路１０の安定性を向上させることができる任意のラッチ回路１４が補われることができることを指摘する。このようなラッチ回路１４は構成によっては有利となりうるが、本発明を実施するために必ずしも必要とされるものではない。活性化されると、ＥＳＤ消散継続時間制御回路１３は、ＥＳＤ消散回路１５によって受信される活性化信号１９を発生し維持する。それに応答して、ＥＳＤ消散回路１５はＥＳＤ事象のエネルギーを内部回路１６外へ分流する。通例、ＥＳＤ事象は負電源ＶSSまたは接地に放電される。この図に示された実施形態は限定ではなく例示的なものであり、他の構成が可能である。
【００２４】
通常の単純なＥＳＤ保護回路は、シャントに結合される立ち上がり時間依存活性化回路（またはトリガ回路）のみを含む。このような従来技術回路が短いＲＣ時定数を有する場合、それらはＥＳＤ事象に非常に敏感であり、一般に、「誤検知」（すなわち、非ＥＳＤ事象が起きたときにトリガしてしまうこと）によって煩わされることはないのであるが、短い時定数のせいで、それらはＥＳＤエネルギーを放電させるのに足りるほど長くシャント回路を開いておくことができない。他のより長いＲＣ時定数の回路では、非ＥＳＤノイズ事象および正常な回路動作に固有の単純な電圧スパイクに過度に敏感になってしまうことが分かっている。これらの問題ゆえに、改良されたＥＳＤ回路が必要である。
【００２５】
設計要求は、ＥＳＤ事象に対してさらに強い耐性を有するＥＳＤ保護回路を要求することである。この要求は、ＥＳＤ電圧レベルが高くなるほど解決が難しくなる。これは、非常に大きなＥＳＤ事象の場合には著しく解決が難しい。例えば、１つのこのような事象はＥＳＤ事象の人体モデル（ＨＢＭ）に相当しうる。ＨＢＭ ＥＳＤ事象を記述する１つの例では、１００ｐＦのキャパシタ上の５，０００ボルト（ｖ）が１，５００オームの抵抗器を通じて放電されるのに伴い、ＥＳＤ電流は３．３３アンペア（Ａ）に達しうる。このような電流および電圧は、内部回路の電界効果トランジスタ（および他の回路要素）に深刻な損傷を与えるのにおそらく十分である。これほど高い電圧は既存のＥＳＤ保護技術には非常に厄介である。発明者は、とりわけ、ＥＳＤ事象に選択的に応答し、かつＥＳＤ事象が、内部回路を損傷することなく害を及ぼさずに放電されることを可能にする延長された消散期間を有するＥＳＤ保護回路の実施形態を提案する。例えば、本発明の実施形態は、少なくとも５００ｎｓ間、シャントを活性状態に保つように構成させることができる。
【００２６】
１つの特定の実装例において、図２（ａ）は、本発明の原理に従って構成されるＥＳＤ回路の１つの特定の実施形態の、選択された詳細を示す。
まず、ＥＳＤ保護回路は立ち上がり時間依存活性化回路１２（点線で示される）を含む。この回路は、非常に短いＲＣ時定数を備えるように構成される。１つの実装例では、時定数を４０ナノ秒（ｎｓ）以下に構成することができる。それゆえ、回路１２は、実際のＥＳＤ事象と通常の回路動作による電圧変動との間の良好な選択力をもってＥＳＤ事象に迅速に応答することができる。特に、この回路は通常のランプアップ電圧とＥＳＤ事象とを区別することができる。
【００２７】
１つの実施形態では、立ち上がり時間依存活性化回路１２は、スルーレート検出器２１として配置されるＲＣ回路を備えるように構成される。検出器２１は入力ピン１１（およびＶDD線路）とトリガ回路２２とに結合される。実施形態によっては、スルーレート検出器２１は、関連キャパシタＣ1 （または他の容量性回路要素）と直列に配置される抵抗器Ｒ1 （または他の抵抗要素）を少なくとも１つ、ただし通例は複数含む。入力ピンにおける入力信号のスルーレートを検出するように配置される検出器回路、入力信号のスルーレートが第１のしきい値よりも大きいとき、検出器は入力信号をＥＳＤ事象として特定する。１つの例では、検出されるスルーレートはシステムのための通常の電源ランプアップの場合のスルーレートよりも大きい。１つのシステム例では、５０ミリボルト毎ナノ秒（ｍＶ／ｎｓ）以上の特に有用なしきい値である。他の実施形態は、例えばランプアップスルーレートに応じて異なるしきい値を適用することができる。かくして、ノード２５における電圧は作動信号としてトリガ回路２２（一般にインバータ回路、例えばＩ1 を含む）に入力される。
【００２８】
ピン１１において起きる事象の種類に応じて、インバータ回路Ｉ1 の出力１８は変化することができる。ただし、Ｒ1 Ｃ1 は非常に短い時定数を有することに留意するべきである。従って、「高」信号１８は、ピン１１における電圧に密接に追従しかつ非常に短い継続時間のものである。この短い「高」信号１８はＴ1 をオンに切り替え、Ｔ1 は消散継続時間回路１３の動作を開始し、２１の短いＲＣ定数のゆえにその直後に信号１８は降下する。本発明の実施形態によっては、インバータＩ1 はＶDD電圧の２５〜５０％のレンジ内の切り替わり電圧を有する。従って、３Ｖのシステムの場合、適当な切り替わり電圧は約１〜１．５Ｖのレンジ内にある。同様に、５Ｖのシステムの場合、切り替わりのしきい値のためのレンジは約１．５〜２．５Ｖである。
【００２９】
ＥＳＤ保護回路１０の次の段階に消散継続時間制御回路１３がある。継続時間制御回路１３は、立ち上がり時間依存活性化回路１２のインバータＩ1 に結合されるトランジスタ回路Ｔ1 （例えば、ＩＧＦＥＴ、ＭＯＳＦＥＴ等）を含む。トランジスタＴ1 は、並列に配置される１組の容量性要素Ｃ2 および抵抗要素Ｒ2 に動作可能に結合される。さらに、インバータＩ2 にも結合される。インバータＩ2 の出力は、消散回路１５に直接入力されるかまたは消散回路１５に次に結合される任意のラッチに入力されるかのいずれかの様式で入力される。
【００３０】
さらに詳細には、ノード２７は、並列のキャパシタＣ2 および抵抗器Ｒ2 と、第２のインバータＩ2 との間に配置される。このインバータＩ2 の動作は活性化信号１９を選択的に発生し、信号１９は、場合によって、延長された期間（例えば、５００ｎｓ以上）にわたって持続することができる。この延長された期間は１３のより長い時定数のゆえである。結果として、インバータＩ2 の出力２８（および最も単純な場合には１９）は、シャントトランジスタＴd を、延長された期間（例えば、ＥＳＤエネルギーを放電させるのに十分な期間）にわたってオンにすることができる。ＥＳＤ消散継続時間制御回路１３のＲＣ時定数τ2 は立ち上がり時間依存活性化回路１２のＲＣ時定数τ1 よりもはるかに大きいことを指摘するべきである。これは、活性化信号１９が、消散回路１５が開放状態を維持する期間を延ばす、はるかに長い継続時間を有することを可能にする。これは、消散回路１５がＥＳＤエネルギーを被保護内部回路１６外へ分流または経路変更することを可能にするより長い消散期間を生み出す。典型的な例では、τ2 はτ1 よりも通例、約１２倍大きく、内部回路１６のＥＳＤ保護のニーズおよび遭遇する可能性があると予想されるＥＳＤ事象の性質によってはもっと長くなりうる。１つの典型的な例では、τ1 は約４０ｎｓ以下であり、τ2 は約５００ｎｓ以上である（約５００ｎｓ〜２マイクロ秒（μｓ）の範囲内が典型的である）。従って、１２、１５、２０より大きい、またはさらに大きいτ2 ／τ1 比を有するＥＳＤ保護回路は、本発明の原理による効用がある。
【００３１】
１つのこのような回路の動作モードの例のより詳細な説明が、図３（ａ）、図３（ｂ）および図２（ａ）を参照しながら示される。
図３（ａ）は、図に示された回路の選択された場所における電圧を、時間の関数として描くグラフである。この図では、電圧はＥＳＤ事象に関連づけられる。例えば、図に示されている放電は人体モデル（ＨＢＭ）の放電である。本発明の実施形態は、この種のＥＳＤ事象を放電するのに非常によく適している。縦軸３０１はボルト（Ｖ）単位で区切られ、横軸３０２はナノ秒（ｎｓ）単位で時間（ｔ）を表している。ピン１１におけるＥＳＤ事象は時間変動電圧曲線３１１として示されている。例えば、これは、パッケージの外部で印加される８，０００ボルト（８ｋＶ）の（または他の）ＥＳＤ事象でありうる。ただし、本発明のＥＳＤ回路はいかなるＥＳＤ事象に対しても同様に反応する。１１のピンにおける初期電圧スパイクおよび最大電圧３１１が示されている。加えて、ノード２５における電圧が示されている。図に示されているＥＳＤ事象は約４０ｎｓ足らずで最大電圧（この例では、約４．５Ｖ）に達する。これは、本発明のいくつかの実施形態のために設けられた５０ｍＶ／ｎｓのしきい値を十分に超える。このような事象は、より遅いかまたはより速い立ち上がり時間ならびにより低い最大電圧を有し、なお極めて破壊力があるものでありうる。しかし、発明者は、５０ｍＶ／ｎｓのしきい値は、広範なＥＳＤ事象に対処するのに十分であると理解している。
【００３２】
同様に示されているように、曲線３１２は、ピン電圧３１１に密接に追従する、ノード２５における電圧を描いている。同様に示されているように、ここでの電圧はピン１１のものより若干遅れるが、ＥＳＤ事象に応答して同様に急速に上昇する。ノード２５における電圧はインバータＩ1 への入力の役割を果たす。インバータＩ1 は、ノード２５における電圧が所定のしきい値電圧値を過ぎると２５における信号を「逆転させる」ように設定される。ここで、この例では、インバータＩ1 は約１．５Ｖの入力電圧（曲線３１２）において反転するように設定されている。従って、ノード２５における電圧が１．５Ｖに達すると（曲線３１２を参照）、インバータＩ1 の出力１８は切り替わって「低」になる（曲線３１３を参照）。その結果、ピン１１の電圧は、回路１６の破壊を防ぐのに足りるほど低い約４．５Ｖにおいてピークに達する。これらのしきい値を任意の所望のレベルに設定することができるが、前に示されたように、これは、保護対象の内部回路１６のニーズによって大部分決定される。ポイントは、回路１０がＥＳＤエネルギーを被保護回路１６外へ分流することを可能にする電圧においてインバータＩ1 が反転することである。
【００３３】
要点をまとめると、ピン電圧１１（曲線３１１）、ノード２５の電圧（曲線３１２）、およびインバータＩ1 の出力（曲線３１３による）が示されている。このように、ＥＳＤ事象の間、インバータＩ1 の出力１８（曲線３１３）は、１１（曲線３１１）におけるＥＳＤ事象とともに急上昇し、さらに、時刻３２３における極めて速い降下によって特徴付けられる。時刻において、インバータＩ1 は、インバータＩ1 の状態を反転させる１．５Ｖの入力２５に応答して「低」になる。このように、ＥＳＤ事象が始まると出力１８は「高」になる。これは、３２３において出力１８が「低」に切り替わり、Ｔ1 を閉じて「オフ」にする前に、トランジスタＴ1 を少しの間、「オン」にする。Ｔ1 が「オン」になると、曲線３１４によって示されるように、ノード２７は「低」になる。２７における電圧が「低」になると、それは、継続時間制御回路１３の長いＲＣ時定数τ2 のゆえに、延長された期間にわたって（Ｔ1 への入力が「低」に戻った後も）「低」に留まる。例えば、ＥＳＤ事象の間、電圧２７は最初上昇するが（曲線３１４）、インバータＩ2 （例えば、約１．５Ｖにおいて反転するように設定されている）を反転させるのに足りるほど高くはならず、次に、Ｔ1 がオンにされると（例えば、曲線３１４、時刻３２３において）「低」になる。２７における電圧は、延長された期間（例えば、１μｓまたは通例５００ｎｓより大きい他の所定の期間）にわたって「低」に留まる。加えて、ピン１１におけるＥＳＤエネルギーが大幅に消散されると（曲線３１１）、次に、それがＥＳＤ事象後の期間の間に（ここでは、例えば、３２４におけるように約１μｓ後）漸減するに従い、ノード２７における電圧はピン１１における電圧（曲線３１１）をトレースする。ノード２７は、消散回路１５のシャントトランジスタＴd を駆動するインバータＩ2 への入力として機能する。インバータＩ2 は任意の所望のレベルを「低」とするように設定させることができるが、この図に示された例では、「低」は１．５Ｖ未満としている（曲線３１４を参照）。ノード２７（曲線３１４）が「低」に降下し、延長された期間にわたって「低」に留まるので、インバータＩ2 への入力は、延長された期間にわたって「低」に留まる。その結果、インバータＩ2 の出力２８は「高」となり、継続時間制御回路１３の長いＲＣ時定数τ2 のゆえに、延長された期間にわたって高に維持される。
【００３４】
インバータＩ2 の延長された「高」出力２８が、図３（ｂ）を参照して示される。曲線３１５は、出力２８がピン１１における電圧（曲線３１１）に追従することを示している。この「高」は次に消散回路１５のシャントトランジスタＴd に入力される。トランジスタＴd は、ＥＳＤエネルギーを消散させるのに足りるだけ長くオンのままであり続けるように構成される。回路をより長い期間用に設定することができるが、一般に、有効な消散をわずか５００ｎｓほどで達成することができる。これは継続時間制御回路１３のＲ2 Ｃ2 の時定数τ2 によって事実上決定される。典型的な例では、トランジスタＴd のための「オン」電圧を、用途に応じて、トランジスタＴd が約０．４〜０．６Ｖの範囲内の電圧を受けると「オン」になるように設定することができる。ただし、これは重要なことではない。
【００３５】
これを非ＥＳＤ電圧事象の場合の回路挙動と対比させる。１つのこのような例において、電源オン時における標準的なランプアップ電圧が、図３（ｃ）および図２（ａ）を参照しながら説明される。
図３（ｃ）は、正常な電源ランプアップの間の電圧を描くグラフである。グラフは電圧を時間の関数として描いている。この図では、電圧を標準的な事象に関連づける。例えば、図に示されたランプアップは約１００〜１０５ｎｓで５Ｖまで達するものである。これはピン１１における５０ｍＶ／ｎｓ未満の立ち上がり時間を与える。従って、ランプアップ電圧のスルーレートは、スルーレート検出器２１の動作のために設定されたしきい値（例えば、５０ｍＶ／ｎｓ）未満である。検出器２１のためのスルーレートしきい値を任意の所望のレベルに設定することができることを指摘しておくことは重要である。一般に所与の回路の通常のランプアップ電圧のスルーレートに合わせられる。それゆえ、本発明の実施形態はスルーレートに非常に敏感であり、所望のレベルに設定されるスルーレートしきい値を持つように設定させることができる。
【００３６】
図３（ｃ）に戻ると、縦軸３３１はボルト（Ｖ）単位で区切られ、横軸３３２はナノ秒（ｎｓ）単位で時間（ｔ）を表している。ピン１１における電圧は電圧曲線３４１によって反映されている。加えて、ノード２５における電圧が示されている（曲線３４２）。ノード２５における電圧（３４２）は、若干の遅れをもってピン１１の電圧（３４１）をトレースする。従って、１１および２５における電圧は比較的制御された速度で「高」になり、「高」に留まる。これは、電圧が非常に迅速に「高」になるが、その後、急速に降下するＥＳＤ事象の間のピン１１と対照的である。かくして、２１のスルーレート依存性は、回路１２が、非ＥＳＤ事象の場合はトリガせず、ＥＳＤ事象に選択的に応答することを可能にする。従って、ＥＳＤ事象の間とは異なり、ランプアップの間、ピン１１およびノード２５は最大電圧（この回路では５Ｖ）に達し、その後「高」に留まる。ノード２５からのこの電圧（曲線３４２）がＩ1 への入力となる。それゆえ、曲線３４３によって示されるように、Ｉ1 の出力は短い立ち上がり期間の後、「低」にされる。２１のスルーレートしきい値はＥＳＤと図に示されたランプアップ電圧曲線との間の区別を可能にするように設定される。それゆえ、曲線３４３において示されているように、インバータＩ1 の出力１８はわずかに上昇し（約５００μＶ未満）、その後降下する。いずれにせよ、電圧（曲線３４３）はトランジスタＴ1 をオンにするには不十分である。Ｔ1 が「オフ」に留まるので、ノード２７における電圧はピン１１における電圧に追従し、曲線３４４を特徴付ける。それゆえ、ノード２７における電圧はピン１１の曲線３４１に非常によく似たものになる。ノード２７はインバータＩ2 への入力として機能し、インバータＩ2 は、ラッチ１４が省かれる場合には、消散回路１５のシャントトランジスタＴd に直接入力される出力２８を提供する。それゆえ、ランプアップの間、インバータＩ2 への入力（曲線３４４）は「高」まで上昇し、「高」に留まる。結果として、インバータＩ2 は、比較的「低」に留まる出力２８を生成する。これは曲線３４５によって示される。曲線３４５はわずかに上昇して（インバータＩ2 を「高」に反転させない５００μＶ未満）、その後降下し、それにより継続的に「低」において動作する。いずれの条件でも、この出力２８はトランジスタＴd をオンにしない。その結果、２８における「低」はトランジスタＴd をオフに保持し、それゆえ、ピン１１における電圧は、低線路２４に分流されることなく、内部回路１６への入力となる。
【００３７】
発明者は追加の実施形態を数例記載する。例えば、インバータＩ1 、Ｉ2 およびそれらの関連する回路を保護するために内部保護回路を用いることができる。１つのアプローチでは、立ち上がり時間依存活性化回路１２は、ノード２５における電圧が高すぎる場合にインバータＩ1 を過負荷から保護するために用いることができる任意の保護回路Ｐ1 を含むことができる。ノード２５における電圧が保護回路Ｐ1 についての降伏電圧を超えると、電圧はＶSS線２４に分流される。１つの例では、保護回路Ｐ1 は、保護回路Ｐ1 が７Ｖ以上の範囲内の降伏電圧を有するように構成されたトランジスタを１つ以上含む。１つの例では、保護回路Ｐ1 は、８Ｖの降伏電圧を有するＣＭＯＳトランジスタを含む。
【００３８】
追加的に、継続時間制御回路１３は、ノード２７における電圧が高すぎる場合にインバータＩ2 を過負荷から保護するために用いることができる別の任意の保護回路Ｐ2 を含むことができる。ノード２７における電圧が保護回路Ｐ2 についての降伏電圧を超えると、電圧はＶSS線２４に分流される。このような保護回路Ｐ2 は、保護回路Ｐ2 が７Ｖ以上の範囲内の降伏電圧を有するように構成されたトランジスタを１つ以上含むことができる。
【００３９】
同様に、発明者は、任意のラッチ回路１４を用いて消散継続時間回路１３を強化することができることを指摘する。本発明のいくつかの実施形態はラッチ１４を必要としないが、このようなラッチを用いて非常に有用な実装例を提供することができる。本件出願人は、図２（ａ）に示されている前述した実施形態を、ラッチ１４を用いて強化することができることを指摘する。図２（ｂ）では、任意のラッチ１４の一実施形態が、回路内に組み込まれた様態で示されている。簡単に説明すると、ラッチ１４は、通常の動作条件下で安定性を保つために含まれる。ラッチはラッチ出力１９を「低」に保つように構成され、それにより通常動作の間シャントトランジスタＴd をオフに保持する。これは、「ノイズの多い」動作環境において非常に有用である。１つの場合の例では、通常動作の間、内部回路はときどき電力線Ｖddから電力を取り入れる。これは、ＥＳＤのような事象によく似たものとなりうる、Ｖddにおける電圧の一瞬の降下を生じさせうる。ラッチは、高い切り替わりしきい値を有するインバータ４２を用いることによって安定性を提供することができる。例えば、切り替わりしきい値はＶddの６０〜８０％とすることができる。この例では、３Ｖのシステムの場合、切り替わりしきい値は例えば２．０〜２．２Ｖとすることができる。これは、インバータＩ2 の状態に変化を生じさせてそれを一瞬だけ「高」にさせる可能性がある電圧変化（例えば、小さな電圧変動または短い期間にわたるもの）がインバータ４２を反転させることはないということを意味する。従って、それは、十分な電圧変化事象がそれを変化させるように作用するまでは、その状態（一般に「高」）を保つ。しかし、「本当の」ＥＳＤ事象の場合には、Ｉ2 から大きな電圧が出力される２８（図３（ｂ）の曲線３１５を参照）。この出力は、かなり高い切り替わりしきい値（例えば、２．０〜２．５ボルトの範囲内）を有するように設定されたラッチインバータ４２を反転させるのに十分である。それゆえ、インバータ４２は、本物のＥＳＤ事象の場合は切り替わることになるが、通常動作の間の電源オン線路２９内における過渡的な変動の場合は切り替わらない。
【００４０】
典型的な一実施形態では、ＥＳＤ保護回路は、消散回路１５が、内部回路１６を損傷することなくＥＳＤ事象を放電させるのに十分な時間にわたってＥＳＤエネルギーを分流するべく機能し続けるように作動させる。例えば、ＥＳＤ事象を内部回路１６の正常な動作電圧の約１．５倍の安全マージン電圧まで放電させるようにＥＳＤ保護回路を構成することができる。例えば、３Ｖの正常動作電圧を有する内部回路の場合、ＥＳＤ保護回路１０はＥＳＤ電圧を約４．５Ｖまで放電させるように機能する。５Ｖの正常動作電圧を有する内部回路の場合には、ＥＳＤ保護回路１０はＥＳＤ電圧を約７．５Ｖまで放電させるように機能する。当然、これらは厳格な限定ではなく、むしろいくつかの実施形態の性能パラメータの大まかな目安である。それゆえ、状況に応じて、異なる放電レベルおよび放電の速度がＥＳＤ保護回路に要求されることになる。一般に、ＥＳＤ保護回路１０はＥＳＤエネルギーを約５００ｎｓで消散させるように構成される。ただし、エネルギーをわずか２００ｎｓほどで消散させるようにこのような素子１０を構成することができる。しかし、ほとんどの場合、ＥＳＤ保護回路は、回路１０の要素の正確な構成に応じて約５００ｎｓ〜２μｓ（またはさらに長い）の時間の範囲内でＥＳＤエネルギーを安全なレベルまで分流するように構成される。
【００４１】
本件出願人は、ＥＳＤ保護回路１０の回路要素のための代表値をいくつか提供する。例えば、立ち上がり時間依存活性化回路のためのＲＣ時定数は通常、τ1 ＝Ｒ1 Ｃ1 が４０ナノ秒未満となるように構成される。加えて、ＥＳＤ保護回路１０は、τ2 ＝Ｒ2 Ｃ2 が約６００ナノ秒より大きくなるように構成される。このような実装例では、比τ2 ／τ1 は約１５よりも大きくなる。当然、提示されている図は多くのありうる実装例のうちの１つに関連しているにすぎない。別の一般的な実装例では、τ1 は５０〜１００ｎｓの範囲内とし、τ2 ＝Ｒ2 Ｃ2 は約８００〜１，２００ナノ秒の範囲内とすることができる。より長いτ2 はより長い消散時間を可能にする。一方、より短いτ1 は、正常な動作条件下における過度の誤トリガのない、実際のＥＳＤ事象に対するより大きな敏感性を可能にする。
【００４２】
図４は、本発明のＥＳＤ保護回路を組み込んだ半導体素子パッケージの図を示す。パッケージ３０は基板３１を含み、その上に、当業者に周知の半導体処理およびプロセス技法を用いて回路要素が形成され接続されている。回路要素は、ＥＳＤ保護回路１０および内部回路に結合される入力ピン１１を含むことができる。一般に、ピン１１は、ＥＳＤエネルギーの一部を吸収するべく配置される大容量キャパシタを用いて強化され、エネルギーの一部はその後、さらに延長された期間を通して回路１６に送られる。ピン１１に通例、印加されるのはこの電圧である。素子３０は通例、成型キャップ３２または他の封入構造物内に封入されている。
【００４３】
前述した例は、本発明の原理によって構成されるサンプル素子の実施形態を数例提供しているが、それらは本発明の範囲を限定するものとして解釈されては決してならない。なぜならば、このような値および構成を本発明の原理によって多数構成することができるからである。
【００４４】
図５は、被保護回路にＥＳＤ保護を提供する方法の一実施形態を記述する。方法は以下の一連の工程を含む。ＥＳＤ保護回路とＥＳＤ事象から保護されるべき内部回路とに結合された回路入力部（例えば、入力ピン）において入力信号が受信される（工程４０１）。このような入力信号は多数の信号源に由来するものでありうる。それは標準的な入力信号または内部回路を損傷する能力があるＥＳＤ事象でありうる。入力信号がＥＳＤ事象であるのかまたは何らかの他の事象であるのかについて判定がなされる（工程４０３）。一般に、所定のしきい値を超えるスルーレートを有する入力信号がＥＳＤ事象として特定される。１つの例では、有用なスルーレートしきい値は約５０〜２００ｍＶ（ミリボルト）毎ナノ秒の範囲内のものである。一般に、しきい値は、当該システムのための標準的なランプアップスルーレートを超えるスルーレートに設定される。入力信号がＥＳＤ事象として特定されると（工程４０５）、トリガ信号が発生される（工程４０７）。本発明のいくつかの実施形態の立ち上がり時間依存活性化回路によって発生することができる。このようなトリガ信号は、立ち上がり時間依存活性化回路に関連づけられる短時間ＲＣ時定数に関連して迅速に消散する短い信号とすることができる。それゆえ、トリガ信号はパルスのオン・オフを非常に速く行い、それにより誤トリガを回避する。トリガ信号に応答して、制御回路が活性化される。制御回路はシャント回路を活性化する。かくして、ＥＳＤ事象によって発生されたエネルギーは被保護回路外へ経路変更され、回路への損傷を防ぐ（工程４０９）。経路変更は接地または負電力線へとなされることができる。通例、この経路変更を、本発明のいくつかの実施形態のＥＳＤ消散回路１５によって達成することができる。加えて、経路変更は、ＥＳＤ事象を被保護回路外へ経路設定するものである限り、適当である。この回路１５を、ＥＳＤ消散継続時間制御回路の実施形態によって活性化することができる。加えて、経路変更は、回路への損傷を防ぐべくＥＳＤ事象から十分なエネルギーが放電されるまで、延長された期間にわたって保たれる（工程４１１）。例えば、シャント回路が活性化されると、制御回路はシャントを制御回路のＲＣ時定数に関連づけられる延長された期間にわたって作動状態に保つ。制御回路のＲＣ時定数はトリガ回路のＲＣ時定数よりもはるかに長いので、シャントは、トリガ回路のみの場合よりも格段に長く作動状態のままであり続ける。この延長された期間は、内部回路を損傷から保護するために十分なエネルギーがシャント回路を通じて放電されることを可能にする。
【００４５】
このような本発明のＥＳＤ保護回路のさらなる利点は、従来技術の「スナップバック」ＥＳＤ保護素子よりもプロセスばらつきに対する許容性があることである。それゆえ、その挙動はより予測性が高く、かつ素子はより製造性が高い。加えて、本発明の素子はより小さい。同様に、本発明の素子は、いわゆる「能動シャントネットワーク」（「能動スイッチネットワーク」または「線路ベースのネットワーク」とも称される）と比べても、いくつかの利点がある。スナップバック素子と同様に、このような回路におけるプロセスばらつきは、被保護回路を損傷する過剰電流または過電圧を生じさせうる予測不可能な応答を生じさせうる。同様に、このＥＳＤ保護回路は、ほとんどの従来技術の保護回路に要求される広範かつ時間のかかるテスト検証手続きを必要としない。同様に、本発明の回路はプログラム可能なＥＳＤ保護回路に対して格段に単純である。これらの理由および他の理由のために、本願明細書において記載されている発明は最新の技術に対して多くの利点を有する。
【００４６】
従って、記載されている発明は、短ＲＣ時定数回路に固有の問題（すなわち、不十分な消散時間）、および同様に、長ＲＣ時定数回路に固有の問題（すなわち、正常な動作条件下における回路の誤トリガ）を克服する。それは極めて単純な回路を用いてこの課題を達成し、その選択された実施形態は、向上したＥＳＤ性能を提供するためにラッチさえ必要としない。
【００４７】
本発明が、いくつかの好ましい実施形態およびその特定の特徴に関して具体的に示され記載されている。ただし、前述した実施形態は、本発明の原理を記載するように意図されたものであって、その範囲を限定するように意図されたものではないことに留意するべきである。従って、当業者には容易に理解されるように、添付の特許請求の範囲において説明されているとおりの本発明の趣旨および範囲から逸脱することなく、形態および細部における種々の変更および変形がなされてよい。他の実施形態および図に示された実施形態に対する変形が当業者には明らかであり、また添付の特許請求の範囲において定義されているとおりの本発明の趣旨および範囲から逸脱することなくなされてよい。例えば、立ち上がり時間依存活性化回路およびＥＳＤ消散継続時間制御回路はＥＳＤ保護素子に関して開示されている。しかし、これらの回路を、しきい値検出と、活性化回路のＲＣ時定数によって可能になるものを超えて及ぶように維持される活性化信号とを必要とする、実質的に任意の回路で用いることができる。さらに、添付の特許請求の範囲における単数形の要素への言及は、明記されない限り、「１つおよび１つだけ」を意味するように意図されるのではなく、むしろ「１つ以上」を意味するように意図される。さらに、本願明細書において例示的に開示されている実施形態を、本願明細書において具体的に開示されていない要素を備えなくても実施することができる。
【技術分野】
【０００１】
本発明は集積回路に関し、より具体的には、静電放電によって生じるもの等の、高スルーレート、過電圧および／または過剰電流条件によって生じる損傷から集積回路部品を保護する回路に関する。
【背景技術】
【０００２】
以下の記載および例は背景技術としてのみ示される。
集積回路は、静電放電（ＥＳＤ：electrostatic discharge ）事象の間に発生されるもの等の過剰電荷の印加から損傷を受けやすい。例えば、集積回路（ＩＣ）は、集積回路（ウェハレベル）の製造、パッケージング後の集積回路の取り扱いおよび／または組み立て後のプリント回路板の取り扱いの間に静電荷に曝される恐れがある。場合によっては、集積回路が、プラズマエッチング技法または荷電粒子を生成する他の製造プロセスの使用から生じる電荷に曝される恐れがある。別の場合では、回路パッケージ上の露出したピンに人がうっかり触れると、あるいは導電性の表面を横切るパッケージの動きが原因でパッケージが静電的に帯電すると、パッケージングされた集積回路が静電荷に曝される恐れがある。
【０００３】
ＥＳＤ事象の間に集積回路（ＩＣ）に伝達される電気パルスは、集積回路の敏感な部品に重大な損傷を与えうる。例えば、集積回路の１つ以上のピンと別の導電物との間で短期間に、通例、数十〜数百ナノ秒間に、過剰な量の電荷が伝達されると、集積回路上のトランジスタおよび他の電気素子が損傷を受ける恐れがある。伝達される電荷（静電放電と呼ばれる）は、回路上の絶縁膜（ゲート酸化膜等）を破壊したり、あるいは回路内の電熱的な破損（コンタクトスパイク、シリコン溶融および金属相互接続部溶融等）を生じさせるのに十分なエネルギーを消散させたりするのに足りるほど大きい電圧を発生させうる。
【０００４】
それゆえ、ＥＳＤ事象から電界効果トランジスタ（ＦＥＴ）素子および他の敏感な回路を保護する問題に特に注意を払って集積回路を保護する方法を開発しようと試みている者たちもいる。場合によっては、ＥＳＤ事象の間に発生されるエネルギーを敏感な回路外へ経路変更するために入出力（Ｉ／Ｏ）パッドとＩＣの内部回路との間にＥＳＤ保護素子が接続される。ＥＳＤ事象の間の損傷を防ぐために保護素子が電源パッドに接続されるかまたは電源バス同士の間に接続される場合もある。現在までのところ、これらの素子は、既存のかつ絶えず発展しているＥＳＤ問題を完全に解決できてはいない。既存の素子は最初の正常な電源投入条件に敏感すぎて、正常な電源投入電圧を誤って接地に経路変更し、ＩＣ内に不要かつ望ましくない電圧スパイクを発生してしまうことがある。このような「誤検知（False Positive）」は非常に望ましくないものであり、内部回路の正常な機能を妨げる。「誤検知」および他の正常な電源条件に対するこの過敏性を是正しようとして、正常な電源投入をＥＳＤ事象と区別するのに足りるほどの敏感性をもつ保護回路を構成しようと試みている者たちもいる。この種の周知の回路は、ＥＳＤ事象を十分放電させるのに足りるほど長くは活性状態に留まらないことが多い。それゆえ、未放電の残留ＥＳＤエネルギーは被保護回路に過負荷をかけ、それを損傷する能力が十分にある。
【０００５】
１つの従来技術のアプローチでは、ＥＳＤ保護素子が、「スナップバック素子」、すなわち大抵の半導体集積回路に固有のバイポーラ接合トランジスタ（ＢＪＴ）およびサイリスタを含む寄生バイポーラ素子に依存する素子を用いる。これらのバイポーラ素子は、相補型金属酸化物半導体（ＣＭＯＳ）ベースの集積回路等の、電界効果トランジスタ（ＦＥＴ）を用いる技術において通常、寄生素子と見なされる素子を含みうる。ＥＳＤ事象の間、バイポーラ素子は導電状態に入ってＥＳＤ放電を安全に消散させることができる。このようなスナップバック素子はＥＳＤ保護素子内でしばしば用いられるが、それらは不利な点がないわけではない。例えば、シリコンで製作された実際のスナップバック素子の挙動を予測／制御することは難しい。なぜならば、それらの寄生ＢＪＴの挙動を正確にシミュレートすることができず（スナップバック素子は、大部分モデル化されていない領域（スナップバック領域）で動作するという事実ゆえ）、それらのパラメータは実際の実装例において制御することが困難であるからである。予測可能性のこの欠如は、低いＥＳＤ保護性能または過剰設計された回路網あるいはその両方をもたらしうる。結果的に、このようなＥＳＤ保護方式は、比較的、大量のシリコン面積を費やしうるし、チップを用いるのに必要な、チップのスタンバイ電流量に影響を及ぼしうる。
【０００６】
これらの問題を解決しようとする他の試みでは、ＥＳＤ保護を実装するために能動シャントネットワーク（そのほか、「能動スイッチネットワーク」または「線路ベースのネットワーク」と称される）が用いられる。このようなネットワーク内では、ＥＳＤ電圧は能動スイッチネットワークを通じて導かれる。このような回路は、集積回路の通常動作とＥＳＤ事象とを区別するように意図されている。都合のよいことに、このような能動ネットワークを従来の回路シミュレータを用いてシミュレートすることができ、その結果、ＥＳＤ放電からの保護がより予測可能になり、同じＥＳＤ性能のために保護が要する面積を比較的、より小さくできる。しかし、能動ネットワーク回路はいくつかの深刻な限界を欠点として有し、全ての場合において適切なＥＳＤ保護を提供することができなくなることがありうる。スナップバック素子と同様に、能動ネットワーク回路の挙動も、プロセスばらつきを制御することが難しい。回路部品の多くにあるプロセスばらつきが、それぞれのＥＳＤ活性化条件を大幅により高いかまたはより低いレベルに変えることによって、トリガ回路の動作に影響を与える場合がある。場合によっては、ＥＳＤ保護回路の動作パラメータに影響を及ぼすプロセスばらつきのせいで、能動ネットワーク回路は本当のＥＳＤ事象から内部回路を保護することに失敗する可能性がある。このような失敗は、損傷を与える可能性のある静電荷が集積回路の内部回路に供給されるのを許してしまう場合がある。通例、これらのネットワークの敏感性を、実験データを用いて調整することができる。例えば、特定の能動ネットワーク回路設計のＥＳＤ事象敏感性は、それぞれの集積回路が製作された後にテストされればよい。能動ネットワーク回路がＥＳＤ事象を完全に放電させることができなければ、通例、ＥＳＤ保護回路のプロセスパラメータは、所望のＥＳＤ性能を得るために改められる。適当な変更がなされれば、集積回路は再びテープアウトされればよく、回路が製作されれば、ＥＳＤ保護は研究室で再検証されればよい。その後、このプロセスは、ＥＳＤ事象を検出するのに十分な敏感性が能動ネットワーク回路に提供される（すなわち、集積回路に提供されるＥＳＤ保護が或るＥＳＤ要件を満たす）まで試行錯誤によって継続すればよい。残念ながら、このようなプロセスは時間がかかるしコストもかさむ。加えて、このようなプロセスの結果できるＥＳＤ回路を、他のチップ（例えば、異なるサイズおよび／またはＥＳＤ要件を有する）のために再利用することができない。従って、新しい回路ごとに、個別調整された回路が設計されテストされなければならない。
【０００７】
他の周知の解決策として、メーカーおよび設計要求によって異なる単一のＲＣ時定数を有する単純な回路が挙げられる。従来技術では、短いＲＣ時定数を有するＥＳＤ回路が用いられる。このような回路はＥＳＤ事象に敏感であるが、それらはＥＳＤ事象を十分に放電させることができないという欠点を持っているため、所望のレベルのＥＳＤ保護を提供しない。より長いＲＣ時定数を用いるＥＳＤ保護回路は、向上した放電能力を特徴とするが、通常動作およびシステムのノイズを実際のＥＳＤ事象と効果的に区別することができないという欠点を有し、そのために、それらの有用性を著しく制限する。
加えて、プログラム可能なＥＳＤ保護回路も発明されている。しかし、これらの回路は大規模で複雑であり、コストを著しく増大させうるほどのプログラミング時間を必要とする。
従って、改良されたＥＳＤ保護回路が必要である。
【発明の概要】
【０００８】
本発明の原理によると、ＥＳＤ保護素子および手法が開示される。
静電放電（ＥＳＤ）保護回路の一実施形態は、第１のＲＣ時定数に関連づけられる第１のＲＣ回路を含む。この回路は第１の電圧線路に接続され、第１の線路上の静電放電に応答して第１のＲＣベースのトリガ信号を生成する。ＥＳＤ回路は、活性化されるとＥＳＤエネルギーを被保護回路外へ分流するように構成されるシャントも有する。この実施形態は、第２のＲＣベースの活性化信号を生成するために第２のＲＣ回路も含む。第２の回路は第１のＲＣ回路およびシャント回路に結合され、回路が継続時間制御回路として機能するように構成される。従って、第１のＲＣ回路から受信されたトリガ信号に応答して活性化信号を生成する。活性化信号はシャント回路を活性化し、第２のＲＣ回路の第２のＲＣ時定数に関連づけられる延長された期間にわたりシャントを活性状態に保つ。第２のＲＣ時定数は第１のＲＣ時定数よりも大幅に長い。関連実施形態によっては、追加のラッチ回路を備えることなく所望の性能を達成することができるものがある。
【０００９】
別の実施形態では、静電放電（ＥＳＤ）保護回路が、入力ピンにおいて供給される入力信号のスルーレートを検出して入力信号のスルーレートが第１のしきい値よりも大きいかどうかを判定することができる立ち上がり時間依存活性化回路を含む。入力信号がＥＳＤ事象である場合、立ち上がり時間依存活性化回路はトリガ信号を発生する。立ち上がり時間依存活性化回路は、ＥＳＤ消散回路にも結合されるＥＳＤ消散継続時間制御回路に結合され、ＥＳＤ消散継続時間制御回路がトリガ信号に応答して活性化されることを可能にする。ＥＳＤ消散継続時間制御回路は、ＥＳＤ消散回路を活性化する活性化信号であって、ＥＳＤ消散回路が活性状態であり続ける時間の長さを制御して、入力信号の十分な放電を可能にするのに足りるほど長くＥＳＤ消散回路を活性状態のままにさせる活性化信号を生成する。ＥＳＤ消散回路は、ＥＳＤ消散継続時間制御回路に結合され、活性化信号に応答してＥＳＤ消散回路内のシャントを活性化し、それによりＥＳＤ事象に関連づけられるエネルギーを被保護内部回路外へ分流する。ＥＳＤ消散継続時間制御回路は、活性化信号に応答して、十分な量のエネルギーが内部回路外へ分流されるまでＥＳＤ事象に関連づけられるエネルギーの分流を保つようにさらに構成され、それにより内部回路をＥＳＤ事象から保護する。
【００１０】
他の実施形態は、検出器回路およびトリガ回路を備える立ち上がり時間依存活性化回路を有する素子を含む。このような検出器回路は入力ピンに結合され、入力信号のスルーレートを検出してそれが第１のしきい値よりも大きいスルーレートを有するかどうかを判定するように構成される。このような信号の場合、検出器はこれをＥＳＤ事象として扱い、作動信号を発生する。トリガ回路は検出器回路に結合され、トリガ信号を発生することによって作動信号に応答し、トリガ信号はＥＳＤ消散継続時間制御回路によって受信され、するとＥＳＤ消散継続時間制御回路は、事象を放電させるべくＥＳＤ消散回路を活性化し維持する。
【００１１】
素子の他の実施形態は、立ち上がり時間依存活性化回路が、高スルーレート入力信号の場合のトリガ信号の発生を可能にする小さいＲＣ時定数を有するように構成される。さらに、ＥＳＤ消散継続時間制御回路が、立ち上がり時間依存活性化回路のＲＣ時定数によって決まるものを超えて消散期間を延ばすように構成される。従って、実施形態によっては、ＥＳＤ消散継続時間制御回路のＲＣ時定数は立ち上がり時間依存活性化回路のものよりも大きい。実施形態によっては、トリガ信号は、５０ｍＶ／ｎｓ（ミリボルト毎ナノ秒）を超えるスルーレートを有する入力信号に応答するように構成される。別の実施形態では、ＥＳＤ消散継続時間制御回路は、入力信号が放電されて内部回路内への通常動作の電源投入入力の約１．５倍の電圧レベルになるまでＥＳＤ消散回路を活性モードに保つ。同様に、素子の実施形態は、ＥＳＤ消散継続時間制御回路内にラッチ回路をさらに用いることができる。
【００１２】
別の実施形態では、ＥＳＤ保護回路は、電源ピン、ＥＳＤ保護回路および内部回路を有する基板を含む集積回路パッケージ内に組み込まれる。電源ピンは素子の内部回路に結合され、かつ入力ピンに印加された入力信号がＥＳＤ事象を含む場合にＥＳＤ保護回路が活性化されるようにＥＳＤ保護回路に結合される。
【００１３】
別の実施形態では、ＩＣ素子が、内部回路に結合される入力ピンと、入力ピンにおいて印加される過剰電圧スパイクから内部回路を保護するべく配置される静電放電（ＥＳＤ）回路とを含む。このようなＥＳＤ回路はトリガ回路およびシャント回路を含む。トリガは小さいＲＣ時定数を有する。トリガは、入力信号がスルーレートのためのしきい値を超えるとシャントを活性化するように構成される。シャント回路は、トリガによって活性化されると、入力信号を内部回路外へ経路変更する。ＥＳＤ回路は、トリガ回路のＲＣ時定数によって規定されるものを超えてシャントを活性化状態に保ち、それにより、ＥＳＤ事象が内部回路を損傷することがない程度までシャント回路がＥＳＤ事象を放電させることを可能にするように構成されるシャント継続時間回路をさらに含む。
【００１４】
別の実施形態では、シャント継続時間回路は、ノイズの多い環境および被保護回路の通常動作に固有の他の電圧変動においてＥＳＤ保護回路の安定性を高めるラッチ回路を含む。一実施形態は、トリガが、電源入力ピンにおいて静電放電事象が起きたときはシャントを活性化するが、入力信号が意図された入力信号であるときはシャントを活性化しないように構成させることができる。ＩＣ素子の実施形態は、入力信号からの電圧が内部回路の正常な動作電圧の約１．５倍未満になるまでシャント継続時間回路がシャントを活性化状態に保つように構成させることができる。
【００１５】
本発明の方法の一実施形態では、静電放電保護が、入力ピンにおいて入力信号を受信することと、入力信号がしきい値を超えるスルーレートを有するかどうかを判定することによって提供される。しきい値を超えるスルーレートを有する入力信号が静電放電（ＥＳＤ）事象として確定される。ＥＳＤ事象に応答してトリガ信号が発生され、トリガ信号に応答してシャントが活性化される。活性化されたシャントは入力信号を内部回路外へ経路変更する。ＥＳＤ事象が放電されるまでシャントを活性化状態に保つ。
【００１６】
別の実施形態では、入力信号がＥＳＤ事象を含むかどうかを判定して確定する方法は、入力信号が第１のＲＣ時定数に関連づけられるしきい値スルーレートを超えるかどうかを判定することを含む。このようなＥＳＤ事象に応答して、トリガ信号が発生され、同様に、ＥＳＤ事象が放電されるまで第２のＲＣ時定数に従ってシャントが活性化状態に保たれる。前述した実施形態は、第１のＲＣ時定数が、素子のための標準的な電源投入スルーレートよりも大きいスルーレートを有する入力信号に応答するように構成させることができる。適当なスルーレートの例は、約５０ｍＶ／ｎｓよりも大きいスルーレートである。当然、これは単なる１つの例であり、より大きいしきい値スルーレートを用いることもできる。このような実施形態では、ＥＳＤ事象から残っている電圧が内部回路の通常動作電圧の約１．５倍未満となるまで活性化状態にシャントを保つことができる。
【００１７】
本発明のこれらの態様および他の態様が、本願明細書において後述される以下の発明を実施するための形態においてさらに詳細に記載される。
以下の発明を実施するための形態は、添付の図面と併せることでより容易に理解されるはずである。
図面において、同様の参照符号は同様の構造要素を示すことを理解するべきである。同様に、図面における図は必ずしも原寸に比例してはいないことも理解するべきである。
【図面の簡単な説明】
【００１８】
【図１】本発明の原理によるＥＳＤ保護回路の機能部品を示す機能ブロック図である。
【図２（ａ）】本発明の原理によるＥＳＤ保護回路のより詳細な概略図である。
【図２（ｂ）】ラッチ回路を含むＥＳＤ保護回路の実施形態の詳細な概略図である。
【図３（ａ）】ＥＳＤ事象条件下における回路挙動を含む、本発明の原理に従って構成された１つのＥＳＤ保護回路の例の回路挙動のグラフを示す図である。
【図３（ｂ）】ＥＳＤ事象条件下における回路挙動を含む、本発明の原理に従って構成された１つのＥＳＤ保護回路の例の回路挙動のグラフを示す図である。
【図３（ｃ）】標準的な電源投入条件下における回路挙動を含む、本発明の原理に従って構成された１つのＥＳＤ保護回路の例の回路挙動のグラフを示す図である。
【図４】本発明の原理による、半導体パッケージ上に形成されるＥＳＤ保護回路を示す図である。
【図５】本願明細書において記載されているＥＳＤ保護回路の１つの実施形態についての動作モードを示すフローチャートである。
【発明を実施するための形態】
【００１９】
本発明が、いくつかの実施形態およびその特定の特徴に関して具体的に示され記載されている。本願明細書において後述される実施形態は、限定的ではなく、例示的なものとして見なされるべきである。本発明の趣旨および範囲から逸脱することなく形態および細部における種々の変更および変形がなされてよいことは当業者には容易に理解されるはずである。
【００２０】
以下の詳細な説明はＥＳＤ保護素子およびその利用方法の種々の実施形態を記載する。特に、本発明の実施形態は、非常に高いスルーレートを有するＥＳＤ事象に迅速に応答し、かつ延長された期間にわたり回路保護を保ち、非常に高い電圧が被保護回路外へ十分に経路変更されることを可能にするように構成される。
【００２１】
ＥＳＤ事象の耐性は保護対象の正確な回路に大きく依存するが、「過剰電圧」、「ＥＳＤエネルギー」、「ＥＳＤ電荷」、「ＥＳＤ電圧」という用語は全てあまねく「ＥＳＤ事象」を記述する。このようなＥＳＤ事象は、ＥＳＤ保護を必要とする敏感な回路に損傷を与えるのに足りるほどの大きさの短いパルス状の電圧として大まかに記述される。
【００２２】
図１は、本発明の１つの実施形態のブロック図を示す。本発明の素子の一実施形態は、入力ピン１１に動作可能に結合される内部回路１６を含む。内部回路１６は、ＥＳＤ損傷を防ぐために静電放電事象（「ＥＳＤ事象」）から保護されるべき回路を含む。ピン１１は接合パッドまたは他の導電性構造物等の導電性接触子である。例えば、ピンを正電源（ＶDD）２９または他の外部入力との接続のために構成することができる。ＥＳＤ保護回路１０は、ピン１１と内部回路１６との間に動作可能に結合される。
【００２３】
ここで示されるＥＳＤ保護回路１０（１２、１３、１５、および任意に１４）は、ピン１１から入力信号１７を受信するように構成される立ち上がり時間依存活性化回路１２を含む。活性化回路１２は非ＥＳＤ事象と実際のＥＳＤ事象とを区別するように構成される。ＥＳＤ事象を含む入力信号１７の場合、活性化回路１２はＥＳＤ事象に応答してトリガ信号１８を生成する。トリガ信号１８を、内部回路１６を損傷することなくＥＳＤ事象が放電されることを可能にする延長された期間にわたって（一般的には５００ｎｓ以上）関連するＥＳＤ消散回路１５を活性状態に保つように構成させることができるＥＳＤ消散継続時間制御回路１３に送信することができる。本件出願人は、ＥＳＤ消散継続時間制御回路１３が、通常の動作条件下で発生されるノイズ条件に直面する回路１０の安定性を向上させることができる任意のラッチ回路１４が補われることができることを指摘する。このようなラッチ回路１４は構成によっては有利となりうるが、本発明を実施するために必ずしも必要とされるものではない。活性化されると、ＥＳＤ消散継続時間制御回路１３は、ＥＳＤ消散回路１５によって受信される活性化信号１９を発生し維持する。それに応答して、ＥＳＤ消散回路１５はＥＳＤ事象のエネルギーを内部回路１６外へ分流する。通例、ＥＳＤ事象は負電源ＶSSまたは接地に放電される。この図に示された実施形態は限定ではなく例示的なものであり、他の構成が可能である。
【００２４】
通常の単純なＥＳＤ保護回路は、シャントに結合される立ち上がり時間依存活性化回路（またはトリガ回路）のみを含む。このような従来技術回路が短いＲＣ時定数を有する場合、それらはＥＳＤ事象に非常に敏感であり、一般に、「誤検知」（すなわち、非ＥＳＤ事象が起きたときにトリガしてしまうこと）によって煩わされることはないのであるが、短い時定数のせいで、それらはＥＳＤエネルギーを放電させるのに足りるほど長くシャント回路を開いておくことができない。他のより長いＲＣ時定数の回路では、非ＥＳＤノイズ事象および正常な回路動作に固有の単純な電圧スパイクに過度に敏感になってしまうことが分かっている。これらの問題ゆえに、改良されたＥＳＤ回路が必要である。
【００２５】
設計要求は、ＥＳＤ事象に対してさらに強い耐性を有するＥＳＤ保護回路を要求することである。この要求は、ＥＳＤ電圧レベルが高くなるほど解決が難しくなる。これは、非常に大きなＥＳＤ事象の場合には著しく解決が難しい。例えば、１つのこのような事象はＥＳＤ事象の人体モデル（ＨＢＭ）に相当しうる。ＨＢＭ ＥＳＤ事象を記述する１つの例では、１００ｐＦのキャパシタ上の５，０００ボルト（ｖ）が１，５００オームの抵抗器を通じて放電されるのに伴い、ＥＳＤ電流は３．３３アンペア（Ａ）に達しうる。このような電流および電圧は、内部回路の電界効果トランジスタ（および他の回路要素）に深刻な損傷を与えるのにおそらく十分である。これほど高い電圧は既存のＥＳＤ保護技術には非常に厄介である。発明者は、とりわけ、ＥＳＤ事象に選択的に応答し、かつＥＳＤ事象が、内部回路を損傷することなく害を及ぼさずに放電されることを可能にする延長された消散期間を有するＥＳＤ保護回路の実施形態を提案する。例えば、本発明の実施形態は、少なくとも５００ｎｓ間、シャントを活性状態に保つように構成させることができる。
【００２６】
１つの特定の実装例において、図２（ａ）は、本発明の原理に従って構成されるＥＳＤ回路の１つの特定の実施形態の、選択された詳細を示す。
まず、ＥＳＤ保護回路は立ち上がり時間依存活性化回路１２（点線で示される）を含む。この回路は、非常に短いＲＣ時定数を備えるように構成される。１つの実装例では、時定数を４０ナノ秒（ｎｓ）以下に構成することができる。それゆえ、回路１２は、実際のＥＳＤ事象と通常の回路動作による電圧変動との間の良好な選択力をもってＥＳＤ事象に迅速に応答することができる。特に、この回路は通常のランプアップ電圧とＥＳＤ事象とを区別することができる。
【００２７】
１つの実施形態では、立ち上がり時間依存活性化回路１２は、スルーレート検出器２１として配置されるＲＣ回路を備えるように構成される。検出器２１は入力ピン１１（およびＶDD線路）とトリガ回路２２とに結合される。実施形態によっては、スルーレート検出器２１は、関連キャパシタＣ1 （または他の容量性回路要素）と直列に配置される抵抗器Ｒ1 （または他の抵抗要素）を少なくとも１つ、ただし通例は複数含む。入力ピンにおける入力信号のスルーレートを検出するように配置される検出器回路、入力信号のスルーレートが第１のしきい値よりも大きいとき、検出器は入力信号をＥＳＤ事象として特定する。１つの例では、検出されるスルーレートはシステムのための通常の電源ランプアップの場合のスルーレートよりも大きい。１つのシステム例では、５０ミリボルト毎ナノ秒（ｍＶ／ｎｓ）以上の特に有用なしきい値である。他の実施形態は、例えばランプアップスルーレートに応じて異なるしきい値を適用することができる。かくして、ノード２５における電圧は作動信号としてトリガ回路２２（一般にインバータ回路、例えばＩ1 を含む）に入力される。
【００２８】
ピン１１において起きる事象の種類に応じて、インバータ回路Ｉ1 の出力１８は変化することができる。ただし、Ｒ1 Ｃ1 は非常に短い時定数を有することに留意するべきである。従って、「高」信号１８は、ピン１１における電圧に密接に追従しかつ非常に短い継続時間のものである。この短い「高」信号１８はＴ1 をオンに切り替え、Ｔ1 は消散継続時間回路１３の動作を開始し、２１の短いＲＣ定数のゆえにその直後に信号１８は降下する。本発明の実施形態によっては、インバータＩ1 はＶDD電圧の２５〜５０％のレンジ内の切り替わり電圧を有する。従って、３Ｖのシステムの場合、適当な切り替わり電圧は約１〜１．５Ｖのレンジ内にある。同様に、５Ｖのシステムの場合、切り替わりのしきい値のためのレンジは約１．５〜２．５Ｖである。
【００２９】
ＥＳＤ保護回路１０の次の段階に消散継続時間制御回路１３がある。継続時間制御回路１３は、立ち上がり時間依存活性化回路１２のインバータＩ1 に結合されるトランジスタ回路Ｔ1 （例えば、ＩＧＦＥＴ、ＭＯＳＦＥＴ等）を含む。トランジスタＴ1 は、並列に配置される１組の容量性要素Ｃ2 および抵抗要素Ｒ2 に動作可能に結合される。さらに、インバータＩ2 にも結合される。インバータＩ2 の出力は、消散回路１５に直接入力されるかまたは消散回路１５に次に結合される任意のラッチに入力されるかのいずれかの様式で入力される。
【００３０】
さらに詳細には、ノード２７は、並列のキャパシタＣ2 および抵抗器Ｒ2 と、第２のインバータＩ2 との間に配置される。このインバータＩ2 の動作は活性化信号１９を選択的に発生し、信号１９は、場合によって、延長された期間（例えば、５００ｎｓ以上）にわたって持続することができる。この延長された期間は１３のより長い時定数のゆえである。結果として、インバータＩ2 の出力２８（および最も単純な場合には１９）は、シャントトランジスタＴd を、延長された期間（例えば、ＥＳＤエネルギーを放電させるのに十分な期間）にわたってオンにすることができる。ＥＳＤ消散継続時間制御回路１３のＲＣ時定数τ2 は立ち上がり時間依存活性化回路１２のＲＣ時定数τ1 よりもはるかに大きいことを指摘するべきである。これは、活性化信号１９が、消散回路１５が開放状態を維持する期間を延ばす、はるかに長い継続時間を有することを可能にする。これは、消散回路１５がＥＳＤエネルギーを被保護内部回路１６外へ分流または経路変更することを可能にするより長い消散期間を生み出す。典型的な例では、τ2 はτ1 よりも通例、約１２倍大きく、内部回路１６のＥＳＤ保護のニーズおよび遭遇する可能性があると予想されるＥＳＤ事象の性質によってはもっと長くなりうる。１つの典型的な例では、τ1 は約４０ｎｓ以下であり、τ2 は約５００ｎｓ以上である（約５００ｎｓ〜２マイクロ秒（μｓ）の範囲内が典型的である）。従って、１２、１５、２０より大きい、またはさらに大きいτ2 ／τ1 比を有するＥＳＤ保護回路は、本発明の原理による効用がある。
【００３１】
１つのこのような回路の動作モードの例のより詳細な説明が、図３（ａ）、図３（ｂ）および図２（ａ）を参照しながら示される。
図３（ａ）は、図に示された回路の選択された場所における電圧を、時間の関数として描くグラフである。この図では、電圧はＥＳＤ事象に関連づけられる。例えば、図に示されている放電は人体モデル（ＨＢＭ）の放電である。本発明の実施形態は、この種のＥＳＤ事象を放電するのに非常によく適している。縦軸３０１はボルト（Ｖ）単位で区切られ、横軸３０２はナノ秒（ｎｓ）単位で時間（ｔ）を表している。ピン１１におけるＥＳＤ事象は時間変動電圧曲線３１１として示されている。例えば、これは、パッケージの外部で印加される８，０００ボルト（８ｋＶ）の（または他の）ＥＳＤ事象でありうる。ただし、本発明のＥＳＤ回路はいかなるＥＳＤ事象に対しても同様に反応する。１１のピンにおける初期電圧スパイクおよび最大電圧３１１が示されている。加えて、ノード２５における電圧が示されている。図に示されているＥＳＤ事象は約４０ｎｓ足らずで最大電圧（この例では、約４．５Ｖ）に達する。これは、本発明のいくつかの実施形態のために設けられた５０ｍＶ／ｎｓのしきい値を十分に超える。このような事象は、より遅いかまたはより速い立ち上がり時間ならびにより低い最大電圧を有し、なお極めて破壊力があるものでありうる。しかし、発明者は、５０ｍＶ／ｎｓのしきい値は、広範なＥＳＤ事象に対処するのに十分であると理解している。
【００３２】
同様に示されているように、曲線３１２は、ピン電圧３１１に密接に追従する、ノード２５における電圧を描いている。同様に示されているように、ここでの電圧はピン１１のものより若干遅れるが、ＥＳＤ事象に応答して同様に急速に上昇する。ノード２５における電圧はインバータＩ1 への入力の役割を果たす。インバータＩ1 は、ノード２５における電圧が所定のしきい値電圧値を過ぎると２５における信号を「逆転させる」ように設定される。ここで、この例では、インバータＩ1 は約１．５Ｖの入力電圧（曲線３１２）において反転するように設定されている。従って、ノード２５における電圧が１．５Ｖに達すると（曲線３１２を参照）、インバータＩ1 の出力１８は切り替わって「低」になる（曲線３１３を参照）。その結果、ピン１１の電圧は、回路１６の破壊を防ぐのに足りるほど低い約４．５Ｖにおいてピークに達する。これらのしきい値を任意の所望のレベルに設定することができるが、前に示されたように、これは、保護対象の内部回路１６のニーズによって大部分決定される。ポイントは、回路１０がＥＳＤエネルギーを被保護回路１６外へ分流することを可能にする電圧においてインバータＩ1 が反転することである。
【００３３】
要点をまとめると、ピン電圧１１（曲線３１１）、ノード２５の電圧（曲線３１２）、およびインバータＩ1 の出力（曲線３１３による）が示されている。このように、ＥＳＤ事象の間、インバータＩ1 の出力１８（曲線３１３）は、１１（曲線３１１）におけるＥＳＤ事象とともに急上昇し、さらに、時刻３２３における極めて速い降下によって特徴付けられる。時刻において、インバータＩ1 は、インバータＩ1 の状態を反転させる１．５Ｖの入力２５に応答して「低」になる。このように、ＥＳＤ事象が始まると出力１８は「高」になる。これは、３２３において出力１８が「低」に切り替わり、Ｔ1 を閉じて「オフ」にする前に、トランジスタＴ1 を少しの間、「オン」にする。Ｔ1 が「オン」になると、曲線３１４によって示されるように、ノード２７は「低」になる。２７における電圧が「低」になると、それは、継続時間制御回路１３の長いＲＣ時定数τ2 のゆえに、延長された期間にわたって（Ｔ1 への入力が「低」に戻った後も）「低」に留まる。例えば、ＥＳＤ事象の間、電圧２７は最初上昇するが（曲線３１４）、インバータＩ2 （例えば、約１．５Ｖにおいて反転するように設定されている）を反転させるのに足りるほど高くはならず、次に、Ｔ1 がオンにされると（例えば、曲線３１４、時刻３２３において）「低」になる。２７における電圧は、延長された期間（例えば、１μｓまたは通例５００ｎｓより大きい他の所定の期間）にわたって「低」に留まる。加えて、ピン１１におけるＥＳＤエネルギーが大幅に消散されると（曲線３１１）、次に、それがＥＳＤ事象後の期間の間に（ここでは、例えば、３２４におけるように約１μｓ後）漸減するに従い、ノード２７における電圧はピン１１における電圧（曲線３１１）をトレースする。ノード２７は、消散回路１５のシャントトランジスタＴd を駆動するインバータＩ2 への入力として機能する。インバータＩ2 は任意の所望のレベルを「低」とするように設定させることができるが、この図に示された例では、「低」は１．５Ｖ未満としている（曲線３１４を参照）。ノード２７（曲線３１４）が「低」に降下し、延長された期間にわたって「低」に留まるので、インバータＩ2 への入力は、延長された期間にわたって「低」に留まる。その結果、インバータＩ2 の出力２８は「高」となり、継続時間制御回路１３の長いＲＣ時定数τ2 のゆえに、延長された期間にわたって高に維持される。
【００３４】
インバータＩ2 の延長された「高」出力２８が、図３（ｂ）を参照して示される。曲線３１５は、出力２８がピン１１における電圧（曲線３１１）に追従することを示している。この「高」は次に消散回路１５のシャントトランジスタＴd に入力される。トランジスタＴd は、ＥＳＤエネルギーを消散させるのに足りるだけ長くオンのままであり続けるように構成される。回路をより長い期間用に設定することができるが、一般に、有効な消散をわずか５００ｎｓほどで達成することができる。これは継続時間制御回路１３のＲ2 Ｃ2 の時定数τ2 によって事実上決定される。典型的な例では、トランジスタＴd のための「オン」電圧を、用途に応じて、トランジスタＴd が約０．４〜０．６Ｖの範囲内の電圧を受けると「オン」になるように設定することができる。ただし、これは重要なことではない。
【００３５】
これを非ＥＳＤ電圧事象の場合の回路挙動と対比させる。１つのこのような例において、電源オン時における標準的なランプアップ電圧が、図３（ｃ）および図２（ａ）を参照しながら説明される。
図３（ｃ）は、正常な電源ランプアップの間の電圧を描くグラフである。グラフは電圧を時間の関数として描いている。この図では、電圧を標準的な事象に関連づける。例えば、図に示されたランプアップは約１００〜１０５ｎｓで５Ｖまで達するものである。これはピン１１における５０ｍＶ／ｎｓ未満の立ち上がり時間を与える。従って、ランプアップ電圧のスルーレートは、スルーレート検出器２１の動作のために設定されたしきい値（例えば、５０ｍＶ／ｎｓ）未満である。検出器２１のためのスルーレートしきい値を任意の所望のレベルに設定することができることを指摘しておくことは重要である。一般に所与の回路の通常のランプアップ電圧のスルーレートに合わせられる。それゆえ、本発明の実施形態はスルーレートに非常に敏感であり、所望のレベルに設定されるスルーレートしきい値を持つように設定させることができる。
【００３６】
図３（ｃ）に戻ると、縦軸３３１はボルト（Ｖ）単位で区切られ、横軸３３２はナノ秒（ｎｓ）単位で時間（ｔ）を表している。ピン１１における電圧は電圧曲線３４１によって反映されている。加えて、ノード２５における電圧が示されている（曲線３４２）。ノード２５における電圧（３４２）は、若干の遅れをもってピン１１の電圧（３４１）をトレースする。従って、１１および２５における電圧は比較的制御された速度で「高」になり、「高」に留まる。これは、電圧が非常に迅速に「高」になるが、その後、急速に降下するＥＳＤ事象の間のピン１１と対照的である。かくして、２１のスルーレート依存性は、回路１２が、非ＥＳＤ事象の場合はトリガせず、ＥＳＤ事象に選択的に応答することを可能にする。従って、ＥＳＤ事象の間とは異なり、ランプアップの間、ピン１１およびノード２５は最大電圧（この回路では５Ｖ）に達し、その後「高」に留まる。ノード２５からのこの電圧（曲線３４２）がＩ1 への入力となる。それゆえ、曲線３４３によって示されるように、Ｉ1 の出力は短い立ち上がり期間の後、「低」にされる。２１のスルーレートしきい値はＥＳＤと図に示されたランプアップ電圧曲線との間の区別を可能にするように設定される。それゆえ、曲線３４３において示されているように、インバータＩ1 の出力１８はわずかに上昇し（約５００μＶ未満）、その後降下する。いずれにせよ、電圧（曲線３４３）はトランジスタＴ1 をオンにするには不十分である。Ｔ1 が「オフ」に留まるので、ノード２７における電圧はピン１１における電圧に追従し、曲線３４４を特徴付ける。それゆえ、ノード２７における電圧はピン１１の曲線３４１に非常によく似たものになる。ノード２７はインバータＩ2 への入力として機能し、インバータＩ2 は、ラッチ１４が省かれる場合には、消散回路１５のシャントトランジスタＴd に直接入力される出力２８を提供する。それゆえ、ランプアップの間、インバータＩ2 への入力（曲線３４４）は「高」まで上昇し、「高」に留まる。結果として、インバータＩ2 は、比較的「低」に留まる出力２８を生成する。これは曲線３４５によって示される。曲線３４５はわずかに上昇して（インバータＩ2 を「高」に反転させない５００μＶ未満）、その後降下し、それにより継続的に「低」において動作する。いずれの条件でも、この出力２８はトランジスタＴd をオンにしない。その結果、２８における「低」はトランジスタＴd をオフに保持し、それゆえ、ピン１１における電圧は、低線路２４に分流されることなく、内部回路１６への入力となる。
【００３７】
発明者は追加の実施形態を数例記載する。例えば、インバータＩ1 、Ｉ2 およびそれらの関連する回路を保護するために内部保護回路を用いることができる。１つのアプローチでは、立ち上がり時間依存活性化回路１２は、ノード２５における電圧が高すぎる場合にインバータＩ1 を過負荷から保護するために用いることができる任意の保護回路Ｐ1 を含むことができる。ノード２５における電圧が保護回路Ｐ1 についての降伏電圧を超えると、電圧はＶSS線２４に分流される。１つの例では、保護回路Ｐ1 は、保護回路Ｐ1 が７Ｖ以上の範囲内の降伏電圧を有するように構成されたトランジスタを１つ以上含む。１つの例では、保護回路Ｐ1 は、８Ｖの降伏電圧を有するＣＭＯＳトランジスタを含む。
【００３８】
追加的に、継続時間制御回路１３は、ノード２７における電圧が高すぎる場合にインバータＩ2 を過負荷から保護するために用いることができる別の任意の保護回路Ｐ2 を含むことができる。ノード２７における電圧が保護回路Ｐ2 についての降伏電圧を超えると、電圧はＶSS線２４に分流される。このような保護回路Ｐ2 は、保護回路Ｐ2 が７Ｖ以上の範囲内の降伏電圧を有するように構成されたトランジスタを１つ以上含むことができる。
【００３９】
同様に、発明者は、任意のラッチ回路１４を用いて消散継続時間回路１３を強化することができることを指摘する。本発明のいくつかの実施形態はラッチ１４を必要としないが、このようなラッチを用いて非常に有用な実装例を提供することができる。本件出願人は、図２（ａ）に示されている前述した実施形態を、ラッチ１４を用いて強化することができることを指摘する。図２（ｂ）では、任意のラッチ１４の一実施形態が、回路内に組み込まれた様態で示されている。簡単に説明すると、ラッチ１４は、通常の動作条件下で安定性を保つために含まれる。ラッチはラッチ出力１９を「低」に保つように構成され、それにより通常動作の間シャントトランジスタＴd をオフに保持する。これは、「ノイズの多い」動作環境において非常に有用である。１つの場合の例では、通常動作の間、内部回路はときどき電力線Ｖddから電力を取り入れる。これは、ＥＳＤのような事象によく似たものとなりうる、Ｖddにおける電圧の一瞬の降下を生じさせうる。ラッチは、高い切り替わりしきい値を有するインバータ４２を用いることによって安定性を提供することができる。例えば、切り替わりしきい値はＶddの６０〜８０％とすることができる。この例では、３Ｖのシステムの場合、切り替わりしきい値は例えば２．０〜２．２Ｖとすることができる。これは、インバータＩ2 の状態に変化を生じさせてそれを一瞬だけ「高」にさせる可能性がある電圧変化（例えば、小さな電圧変動または短い期間にわたるもの）がインバータ４２を反転させることはないということを意味する。従って、それは、十分な電圧変化事象がそれを変化させるように作用するまでは、その状態（一般に「高」）を保つ。しかし、「本当の」ＥＳＤ事象の場合には、Ｉ2 から大きな電圧が出力される２８（図３（ｂ）の曲線３１５を参照）。この出力は、かなり高い切り替わりしきい値（例えば、２．０〜２．５ボルトの範囲内）を有するように設定されたラッチインバータ４２を反転させるのに十分である。それゆえ、インバータ４２は、本物のＥＳＤ事象の場合は切り替わることになるが、通常動作の間の電源オン線路２９内における過渡的な変動の場合は切り替わらない。
【００４０】
典型的な一実施形態では、ＥＳＤ保護回路は、消散回路１５が、内部回路１６を損傷することなくＥＳＤ事象を放電させるのに十分な時間にわたってＥＳＤエネルギーを分流するべく機能し続けるように作動させる。例えば、ＥＳＤ事象を内部回路１６の正常な動作電圧の約１．５倍の安全マージン電圧まで放電させるようにＥＳＤ保護回路を構成することができる。例えば、３Ｖの正常動作電圧を有する内部回路の場合、ＥＳＤ保護回路１０はＥＳＤ電圧を約４．５Ｖまで放電させるように機能する。５Ｖの正常動作電圧を有する内部回路の場合には、ＥＳＤ保護回路１０はＥＳＤ電圧を約７．５Ｖまで放電させるように機能する。当然、これらは厳格な限定ではなく、むしろいくつかの実施形態の性能パラメータの大まかな目安である。それゆえ、状況に応じて、異なる放電レベルおよび放電の速度がＥＳＤ保護回路に要求されることになる。一般に、ＥＳＤ保護回路１０はＥＳＤエネルギーを約５００ｎｓで消散させるように構成される。ただし、エネルギーをわずか２００ｎｓほどで消散させるようにこのような素子１０を構成することができる。しかし、ほとんどの場合、ＥＳＤ保護回路は、回路１０の要素の正確な構成に応じて約５００ｎｓ〜２μｓ（またはさらに長い）の時間の範囲内でＥＳＤエネルギーを安全なレベルまで分流するように構成される。
【００４１】
本件出願人は、ＥＳＤ保護回路１０の回路要素のための代表値をいくつか提供する。例えば、立ち上がり時間依存活性化回路のためのＲＣ時定数は通常、τ1 ＝Ｒ1 Ｃ1 が４０ナノ秒未満となるように構成される。加えて、ＥＳＤ保護回路１０は、τ2 ＝Ｒ2 Ｃ2 が約６００ナノ秒より大きくなるように構成される。このような実装例では、比τ2 ／τ1 は約１５よりも大きくなる。当然、提示されている図は多くのありうる実装例のうちの１つに関連しているにすぎない。別の一般的な実装例では、τ1 は５０〜１００ｎｓの範囲内とし、τ2 ＝Ｒ2 Ｃ2 は約８００〜１，２００ナノ秒の範囲内とすることができる。より長いτ2 はより長い消散時間を可能にする。一方、より短いτ1 は、正常な動作条件下における過度の誤トリガのない、実際のＥＳＤ事象に対するより大きな敏感性を可能にする。
【００４２】
図４は、本発明のＥＳＤ保護回路を組み込んだ半導体素子パッケージの図を示す。パッケージ３０は基板３１を含み、その上に、当業者に周知の半導体処理およびプロセス技法を用いて回路要素が形成され接続されている。回路要素は、ＥＳＤ保護回路１０および内部回路に結合される入力ピン１１を含むことができる。一般に、ピン１１は、ＥＳＤエネルギーの一部を吸収するべく配置される大容量キャパシタを用いて強化され、エネルギーの一部はその後、さらに延長された期間を通して回路１６に送られる。ピン１１に通例、印加されるのはこの電圧である。素子３０は通例、成型キャップ３２または他の封入構造物内に封入されている。
【００４３】
前述した例は、本発明の原理によって構成されるサンプル素子の実施形態を数例提供しているが、それらは本発明の範囲を限定するものとして解釈されては決してならない。なぜならば、このような値および構成を本発明の原理によって多数構成することができるからである。
【００４４】
図５は、被保護回路にＥＳＤ保護を提供する方法の一実施形態を記述する。方法は以下の一連の工程を含む。ＥＳＤ保護回路とＥＳＤ事象から保護されるべき内部回路とに結合された回路入力部（例えば、入力ピン）において入力信号が受信される（工程４０１）。このような入力信号は多数の信号源に由来するものでありうる。それは標準的な入力信号または内部回路を損傷する能力があるＥＳＤ事象でありうる。入力信号がＥＳＤ事象であるのかまたは何らかの他の事象であるのかについて判定がなされる（工程４０３）。一般に、所定のしきい値を超えるスルーレートを有する入力信号がＥＳＤ事象として特定される。１つの例では、有用なスルーレートしきい値は約５０〜２００ｍＶ（ミリボルト）毎ナノ秒の範囲内のものである。一般に、しきい値は、当該システムのための標準的なランプアップスルーレートを超えるスルーレートに設定される。入力信号がＥＳＤ事象として特定されると（工程４０５）、トリガ信号が発生される（工程４０７）。本発明のいくつかの実施形態の立ち上がり時間依存活性化回路によって発生することができる。このようなトリガ信号は、立ち上がり時間依存活性化回路に関連づけられる短時間ＲＣ時定数に関連して迅速に消散する短い信号とすることができる。それゆえ、トリガ信号はパルスのオン・オフを非常に速く行い、それにより誤トリガを回避する。トリガ信号に応答して、制御回路が活性化される。制御回路はシャント回路を活性化する。かくして、ＥＳＤ事象によって発生されたエネルギーは被保護回路外へ経路変更され、回路への損傷を防ぐ（工程４０９）。経路変更は接地または負電力線へとなされることができる。通例、この経路変更を、本発明のいくつかの実施形態のＥＳＤ消散回路１５によって達成することができる。加えて、経路変更は、ＥＳＤ事象を被保護回路外へ経路設定するものである限り、適当である。この回路１５を、ＥＳＤ消散継続時間制御回路の実施形態によって活性化することができる。加えて、経路変更は、回路への損傷を防ぐべくＥＳＤ事象から十分なエネルギーが放電されるまで、延長された期間にわたって保たれる（工程４１１）。例えば、シャント回路が活性化されると、制御回路はシャントを制御回路のＲＣ時定数に関連づけられる延長された期間にわたって作動状態に保つ。制御回路のＲＣ時定数はトリガ回路のＲＣ時定数よりもはるかに長いので、シャントは、トリガ回路のみの場合よりも格段に長く作動状態のままであり続ける。この延長された期間は、内部回路を損傷から保護するために十分なエネルギーがシャント回路を通じて放電されることを可能にする。
【００４５】
このような本発明のＥＳＤ保護回路のさらなる利点は、従来技術の「スナップバック」ＥＳＤ保護素子よりもプロセスばらつきに対する許容性があることである。それゆえ、その挙動はより予測性が高く、かつ素子はより製造性が高い。加えて、本発明の素子はより小さい。同様に、本発明の素子は、いわゆる「能動シャントネットワーク」（「能動スイッチネットワーク」または「線路ベースのネットワーク」とも称される）と比べても、いくつかの利点がある。スナップバック素子と同様に、このような回路におけるプロセスばらつきは、被保護回路を損傷する過剰電流または過電圧を生じさせうる予測不可能な応答を生じさせうる。同様に、このＥＳＤ保護回路は、ほとんどの従来技術の保護回路に要求される広範かつ時間のかかるテスト検証手続きを必要としない。同様に、本発明の回路はプログラム可能なＥＳＤ保護回路に対して格段に単純である。これらの理由および他の理由のために、本願明細書において記載されている発明は最新の技術に対して多くの利点を有する。
【００４６】
従って、記載されている発明は、短ＲＣ時定数回路に固有の問題（すなわち、不十分な消散時間）、および同様に、長ＲＣ時定数回路に固有の問題（すなわち、正常な動作条件下における回路の誤トリガ）を克服する。それは極めて単純な回路を用いてこの課題を達成し、その選択された実施形態は、向上したＥＳＤ性能を提供するためにラッチさえ必要としない。
【００４７】
本発明が、いくつかの好ましい実施形態およびその特定の特徴に関して具体的に示され記載されている。ただし、前述した実施形態は、本発明の原理を記載するように意図されたものであって、その範囲を限定するように意図されたものではないことに留意するべきである。従って、当業者には容易に理解されるように、添付の特許請求の範囲において説明されているとおりの本発明の趣旨および範囲から逸脱することなく、形態および細部における種々の変更および変形がなされてよい。他の実施形態および図に示された実施形態に対する変形が当業者には明らかであり、また添付の特許請求の範囲において定義されているとおりの本発明の趣旨および範囲から逸脱することなくなされてよい。例えば、立ち上がり時間依存活性化回路およびＥＳＤ消散継続時間制御回路はＥＳＤ保護素子に関して開示されている。しかし、これらの回路を、しきい値検出と、活性化回路のＲＣ時定数によって可能になるものを超えて及ぶように維持される活性化信号とを必要とする、実質的に任意の回路で用いることができる。さらに、添付の特許請求の範囲における単数形の要素への言及は、明記されない限り、「１つおよび１つだけ」を意味するように意図されるのではなく、むしろ「１つ以上」を意味するように意図される。さらに、本願明細書において例示的に開示されている実施形態を、本願明細書において具体的に開示されていない要素を備えなくても実施することができる。
【特許請求の範囲】
【請求項１】
少なくとも１つの入力ピンを有する内部回路を、前記入力ピンにおける静電放電（ＥＳＤ）事象に関連するエネルギーを消散させることによって保護する静電放電（ＥＳＤ）保護回路であって、
前記入力ピンにおいて供給される入力信号のスルーレートを検出する立ち上がり時間依存活性化回路であって、前記立ち上がり時間依存活性化回路が前記入力信号のスルーレートが第１のしきい値よりも大きいと判定すると、前記入力信号は前記ＥＳＤ事象であるとされ、かつ前記立ち上がり時間依存活性化回路に関連づけられる第１のＲＣ時定数にしたがって短い期間のトリガ信号を生成し、前記第１のしきい値未満のスルーレートを有する入力信号の場合にはトリガ信号を生成しない、立ち上がり時間依存活性化回路と、
前記立ち上がり時間依存活性化回路およびＥＳＤ消散回路に結合される消散継続時間制御回路であって、前記消散継続時間制御回路は前記立ち上がり時間依存活性化回路から受信した前記トリガ信号に応答して活性化され、前記ＥＳＤ消散回路を活性化するための活性化信号を生成し、前記活性化信号は第１のＲＣ時定数よりも長い前記消散継続時間制御回路に関連づけられる第２のＲＣ時定数にしたがって、前記ＥＳＤ消散回路を活性状態で維持させておく時間の長さを制御し、前記ＥＳＤ消散回路が前記入力信号を十分に放電可能となるよう十分長く活性状態を維持する、消散継続時間制御回路と、
前記消散継続時間制御回路に結合される前記ＥＳＤ消散回路であって、前記ＥＳＤ消散回路は、前記消散継続時間制御回路から受信した前記活性化信号に応答して、前記ＥＳＤ消散回路内のシャントを活性化し、それにより前記ＥＳＤ事象に関連づけられるエネルギーを前記内部回路外へ分流し、前記ＥＳＤ消散回路は前記活性化信号にさらに応答して、前記ＥＳＤ事象に関連づけられるエネルギーの分流を、前記ＥＳＤ事象に関連づけられる十分な量のエネルギーが前記内部回路外へ分流されるまでの期間維持し、それにより前記内部回路を前記ＥＳＤ事象から保護する、ＥＳＤ消散回路と、
を備えるＥＳＤ保護回路。
【請求項２】
請求項１記載のＥＳＤ保護回路において、
前記ＥＳＤ保護回路は、ラッチ回路を備えずに構成されるＥＳＤ保護回路。
【請求項３】
請求項１記載のＥＳＤ保護回路において、
前記立ち上がり時間依存活性化回路の第１のＲＣ時定数は、５０ナノ秒未満であり、
前記消散継続時間制御回路の第２のＲＣ時定数は、前記第１のＲＣ時定数よりも大きいＥＳＤ保護回路。
【請求項４】
請求項３記載のＥＳＤ保護回路において、
前記立ち上がり時間依存活性化回路の第１のＲＣ時定数は、４０ナノ秒未満であり、
前記消散継続時間制御回路の第２のＲＣ時定数は、４００ナノ秒よりも大きいＥＳＤ保護回路。
【請求項５】
請求項３記載のＥＳＤ保護回路において、
前記入力信号のスルーレートが、５０ミリボルト毎ナノ秒に設定された第１のしきい値を超えると、前記立ち上がり時間依存活性化回路は、前記トリガ信号を発生するＥＳＤ保護回路。
【請求項６】
請求項１記載のＥＳＤ保護回路において、
前記消散継続時間制御回路は、前記入力信号が前記内部回路の通常の動作電圧の約１．５倍の電圧レベルに放電されるまで前記ＥＳＤ消散回路を活性モードに保つように構成されるＥＳＤ保護回路。
【請求項７】
請求項１記載のＥＳＤ保護回路において、
前記消散継続時間制御回路は、通常の動作条件が原因でこうむるノイズを受けた際に、前記ＥＳＤ保護回路の安定性を保つためにラッチ回路をさらに備えるＥＳＤ保護回路。
【請求項８】
請求項１記載のＥＳＤ保護回路において、
前記ＥＳＤ保護回路は、集積回路パッケージ内に組み込まれ、
前記集積回路パッケージは、
基板と、
前記基板上に全て配置される、電源ピン、前記ＥＳＤ保護回路および前記内部回路と、を備え、
前記電源ピンは、素子の前記内部回路に動作可能に結合され、かつ前記入力ピンに印加された入力信号が前記ＥＳＤ事象を含む場合に、前記ＥＳＤ保護回路が活性化されるように、前記電源ピンは前記ＥＳＤ保護回路に結合されるＥＳＤ保護回路。
【請求項９】
請求項８記載のＥＳＤ保護回路において、
前記電源ピンは、初期のＥＳＤ事象を吸収し、かつＥＳＤエネルギーを前記ＥＳＤ保護回路内にゆっくりと消散させるキャパシタにさらに結合されるＥＳＤ保護回路。
【請求項１０】
ＩＣ素子であって、
入力ピンと、
前記入力ピンに結合される内部回路と、
前記入力ピンおよび前記内部回路に動作可能に結合され、過剰な電圧スパイクから前記内部回路を保護するように配置される静電放電（ＥＳＤ）保護回路であって、
前記ピンにおける入力信号がスルーレートの第１のしきい値を超えると、トリガがシャントを活性化することを可能にする小さい第１のＲＣ時定数を有するトリガ回路と、
前記入力信号がスルーレートの第１のしきい値を超えると前記トリガによって活性化されるシャントであって、前記活性化されたシャントは前記入力信号を前記内部回路外へ経路変更する、シャントと、
より大きい第２のＲＣ時定数を有するシャント継続時間回路であって、前記トリガ回路の第１のＲＣ時定数によって規定されるものを超えて前記シャントを活性化状態に保ち、それによりＥＳＤ事象が前記内部回路を損傷することがない程度まで前記ＥＳＤ事象を放電させるのに十分な期間にわたって前記シャント継続時間回路が前記シャントを活性状態に保つことを可能にするように構成される、シャント継続時間回路と、を備えるＥＳＤ保護回路と、
を備えるＩＣ素子。
【請求項１１】
請求項１０記載のＩＣ素子において、
前記シャント継続時間回路は、通常の動作条件のノイズを受けた際に、前記ＥＳＤ保護回路の安定性を高めるように構成されるラッチ回路を含むＩＣ素子。
【請求項１２】
請求項１０記載のＩＣ素子において、
前記トリガは、前記入力ピンにおいてＥＳＤ事象が起きたときは前記シャントを活性化するように構成されるが、前記入力信号が意図された入力信号であるときは前記シャントを活性化しないＩＣ素子。
【請求項１３】
請求項１２記載のＩＣ素子において、
前記意図された入力信号は、電源投入時の電圧による突入電流であるＩＣ素子。
【請求項１４】
請求項１０記載のＩＣ素子において、
前記シャント継続時間回路は、前記入力信号からの電圧が前記内部回路の正常な動作電圧の約１．５倍のレベルに低下するまで前記シャントを活性化状態に保つＩＣ素子。
【請求項１５】
入力ピンに結合される内部回路を備える電気回路素子のための静電放電（ＥＳＤ）保護を提供する方法であって、
前記入力ピンにおいて入力信号を受信する工程と、
前記入力信号がＥＳＤ事象を定義するしきい値を超えるスルーレートを有するかどうかを判定する工程と、
前記しきい値を超えるスルーレートを有する入力信号の場合には、
前記ＥＳＤ事象に応答してトリガ信号を発生する工程と、
前記トリガ信号に応答してシャントを活性化し、前記活性化されたシャントが前記入力信号を前記内部回路外へ経路変更する工程と、
前記ＥＳＤ事象が放電されるまで前記シャントを活性化状態に維持する工程と、
前記しきい値を超えるスルーレートを有していない入力信号の場合には、
前記シャントが入力信号を前記内部回路外へ経路変更しないように、前記シャントを非活性状態に維持する工程と、
を含む方法。
【請求項１６】
請求項１５記載の方法において、
前記入力信号が前記しきい値を超えるスルーレートを有するかどうかを判定する工程は、前記ＥＳＤ事象を特定するべく選定された第１のＲＣ時定数にしたがってなされ、
前記ＥＳＤ事象に応答してトリガ信号を発生する工程は、第１のＲＣ時定数にしたがってなされ、
前記ＥＳＤ事象が放電されるまで前記シャントを活性化状態に維持する工程は、前記ＥＳＤ事象が十分に消散されるまで分流が継続することを可能にするように第２のＲＣ時定数にしたがってなされる方法。
【請求項１７】
請求項１６記載の方法において、
前記第１のＲＣ時定数は、前記電気回路素子のための標準的な電源投入スルーレートよりも大きいスルーレートを有する前記入力信号に応答する方法。
【請求項１８】
請求項１６記載の方法において、
前記第１のＲＣ時定数は、５０ミリボルト毎ナノ秒よりも大きいスルーレートを有する前記入力信号に応答する方法。
【請求項１９】
請求項１５記載の方法において、
前記シャントを活性化状態に保つ工程は、残留電圧が前記内部回路の通常の動作電圧の約１．５倍未満となるレベルにＥＳＤエネルギーが消散されるまで前記シャントを活性化状態に保つことを含む方法。
【請求項２０】
請求項１６記載の方法において、
前記第１のＲＣ時定数は４０ナノ秒未満であり、前記第２のＲＣ時定数は５００ナノ秒よりも大きい方法。
【請求項１】
少なくとも１つの入力ピンを有する内部回路を、前記入力ピンにおける静電放電（ＥＳＤ）事象に関連するエネルギーを消散させることによって保護する静電放電（ＥＳＤ）保護回路であって、
前記入力ピンにおいて供給される入力信号のスルーレートを検出する立ち上がり時間依存活性化回路であって、前記立ち上がり時間依存活性化回路が前記入力信号のスルーレートが第１のしきい値よりも大きいと判定すると、前記入力信号は前記ＥＳＤ事象であるとされ、かつ前記立ち上がり時間依存活性化回路に関連づけられる第１のＲＣ時定数にしたがって短い期間のトリガ信号を生成し、前記第１のしきい値未満のスルーレートを有する入力信号の場合にはトリガ信号を生成しない、立ち上がり時間依存活性化回路と、
前記立ち上がり時間依存活性化回路およびＥＳＤ消散回路に結合される消散継続時間制御回路であって、前記消散継続時間制御回路は前記立ち上がり時間依存活性化回路から受信した前記トリガ信号に応答して活性化され、前記ＥＳＤ消散回路を活性化するための活性化信号を生成し、前記活性化信号は第１のＲＣ時定数よりも長い前記消散継続時間制御回路に関連づけられる第２のＲＣ時定数にしたがって、前記ＥＳＤ消散回路を活性状態で維持させておく時間の長さを制御し、前記ＥＳＤ消散回路が前記入力信号を十分に放電可能となるよう十分長く活性状態を維持する、消散継続時間制御回路と、
前記消散継続時間制御回路に結合される前記ＥＳＤ消散回路であって、前記ＥＳＤ消散回路は、前記消散継続時間制御回路から受信した前記活性化信号に応答して、前記ＥＳＤ消散回路内のシャントを活性化し、それにより前記ＥＳＤ事象に関連づけられるエネルギーを前記内部回路外へ分流し、前記ＥＳＤ消散回路は前記活性化信号にさらに応答して、前記ＥＳＤ事象に関連づけられるエネルギーの分流を、前記ＥＳＤ事象に関連づけられる十分な量のエネルギーが前記内部回路外へ分流されるまでの期間維持し、それにより前記内部回路を前記ＥＳＤ事象から保護する、ＥＳＤ消散回路と、
を備えるＥＳＤ保護回路。
【請求項２】
請求項１記載のＥＳＤ保護回路において、
前記ＥＳＤ保護回路は、ラッチ回路を備えずに構成されるＥＳＤ保護回路。
【請求項３】
請求項１記載のＥＳＤ保護回路において、
前記立ち上がり時間依存活性化回路の第１のＲＣ時定数は、５０ナノ秒未満であり、
前記消散継続時間制御回路の第２のＲＣ時定数は、前記第１のＲＣ時定数よりも大きいＥＳＤ保護回路。
【請求項４】
請求項３記載のＥＳＤ保護回路において、
前記立ち上がり時間依存活性化回路の第１のＲＣ時定数は、４０ナノ秒未満であり、
前記消散継続時間制御回路の第２のＲＣ時定数は、４００ナノ秒よりも大きいＥＳＤ保護回路。
【請求項５】
請求項３記載のＥＳＤ保護回路において、
前記入力信号のスルーレートが、５０ミリボルト毎ナノ秒に設定された第１のしきい値を超えると、前記立ち上がり時間依存活性化回路は、前記トリガ信号を発生するＥＳＤ保護回路。
【請求項６】
請求項１記載のＥＳＤ保護回路において、
前記消散継続時間制御回路は、前記入力信号が前記内部回路の通常の動作電圧の約１．５倍の電圧レベルに放電されるまで前記ＥＳＤ消散回路を活性モードに保つように構成されるＥＳＤ保護回路。
【請求項７】
請求項１記載のＥＳＤ保護回路において、
前記消散継続時間制御回路は、通常の動作条件が原因でこうむるノイズを受けた際に、前記ＥＳＤ保護回路の安定性を保つためにラッチ回路をさらに備えるＥＳＤ保護回路。
【請求項８】
請求項１記載のＥＳＤ保護回路において、
前記ＥＳＤ保護回路は、集積回路パッケージ内に組み込まれ、
前記集積回路パッケージは、
基板と、
前記基板上に全て配置される、電源ピン、前記ＥＳＤ保護回路および前記内部回路と、を備え、
前記電源ピンは、素子の前記内部回路に動作可能に結合され、かつ前記入力ピンに印加された入力信号が前記ＥＳＤ事象を含む場合に、前記ＥＳＤ保護回路が活性化されるように、前記電源ピンは前記ＥＳＤ保護回路に結合されるＥＳＤ保護回路。
【請求項９】
請求項８記載のＥＳＤ保護回路において、
前記電源ピンは、初期のＥＳＤ事象を吸収し、かつＥＳＤエネルギーを前記ＥＳＤ保護回路内にゆっくりと消散させるキャパシタにさらに結合されるＥＳＤ保護回路。
【請求項１０】
ＩＣ素子であって、
入力ピンと、
前記入力ピンに結合される内部回路と、
前記入力ピンおよび前記内部回路に動作可能に結合され、過剰な電圧スパイクから前記内部回路を保護するように配置される静電放電（ＥＳＤ）保護回路であって、
前記ピンにおける入力信号がスルーレートの第１のしきい値を超えると、トリガがシャントを活性化することを可能にする小さい第１のＲＣ時定数を有するトリガ回路と、
前記入力信号がスルーレートの第１のしきい値を超えると前記トリガによって活性化されるシャントであって、前記活性化されたシャントは前記入力信号を前記内部回路外へ経路変更する、シャントと、
より大きい第２のＲＣ時定数を有するシャント継続時間回路であって、前記トリガ回路の第１のＲＣ時定数によって規定されるものを超えて前記シャントを活性化状態に保ち、それによりＥＳＤ事象が前記内部回路を損傷することがない程度まで前記ＥＳＤ事象を放電させるのに十分な期間にわたって前記シャント継続時間回路が前記シャントを活性状態に保つことを可能にするように構成される、シャント継続時間回路と、を備えるＥＳＤ保護回路と、
を備えるＩＣ素子。
【請求項１１】
請求項１０記載のＩＣ素子において、
前記シャント継続時間回路は、通常の動作条件のノイズを受けた際に、前記ＥＳＤ保護回路の安定性を高めるように構成されるラッチ回路を含むＩＣ素子。
【請求項１２】
請求項１０記載のＩＣ素子において、
前記トリガは、前記入力ピンにおいてＥＳＤ事象が起きたときは前記シャントを活性化するように構成されるが、前記入力信号が意図された入力信号であるときは前記シャントを活性化しないＩＣ素子。
【請求項１３】
請求項１２記載のＩＣ素子において、
前記意図された入力信号は、電源投入時の電圧による突入電流であるＩＣ素子。
【請求項１４】
請求項１０記載のＩＣ素子において、
前記シャント継続時間回路は、前記入力信号からの電圧が前記内部回路の正常な動作電圧の約１．５倍のレベルに低下するまで前記シャントを活性化状態に保つＩＣ素子。
【請求項１５】
入力ピンに結合される内部回路を備える電気回路素子のための静電放電（ＥＳＤ）保護を提供する方法であって、
前記入力ピンにおいて入力信号を受信する工程と、
前記入力信号がＥＳＤ事象を定義するしきい値を超えるスルーレートを有するかどうかを判定する工程と、
前記しきい値を超えるスルーレートを有する入力信号の場合には、
前記ＥＳＤ事象に応答してトリガ信号を発生する工程と、
前記トリガ信号に応答してシャントを活性化し、前記活性化されたシャントが前記入力信号を前記内部回路外へ経路変更する工程と、
前記ＥＳＤ事象が放電されるまで前記シャントを活性化状態に維持する工程と、
前記しきい値を超えるスルーレートを有していない入力信号の場合には、
前記シャントが入力信号を前記内部回路外へ経路変更しないように、前記シャントを非活性状態に維持する工程と、
を含む方法。
【請求項１６】
請求項１５記載の方法において、
前記入力信号が前記しきい値を超えるスルーレートを有するかどうかを判定する工程は、前記ＥＳＤ事象を特定するべく選定された第１のＲＣ時定数にしたがってなされ、
前記ＥＳＤ事象に応答してトリガ信号を発生する工程は、第１のＲＣ時定数にしたがってなされ、
前記ＥＳＤ事象が放電されるまで前記シャントを活性化状態に維持する工程は、前記ＥＳＤ事象が十分に消散されるまで分流が継続することを可能にするように第２のＲＣ時定数にしたがってなされる方法。
【請求項１７】
請求項１６記載の方法において、
前記第１のＲＣ時定数は、前記電気回路素子のための標準的な電源投入スルーレートよりも大きいスルーレートを有する前記入力信号に応答する方法。
【請求項１８】
請求項１６記載の方法において、
前記第１のＲＣ時定数は、５０ミリボルト毎ナノ秒よりも大きいスルーレートを有する前記入力信号に応答する方法。
【請求項１９】
請求項１５記載の方法において、
前記シャントを活性化状態に保つ工程は、残留電圧が前記内部回路の通常の動作電圧の約１．５倍未満となるレベルにＥＳＤエネルギーが消散されるまで前記シャントを活性化状態に保つことを含む方法。
【請求項２０】
請求項１６記載の方法において、
前記第１のＲＣ時定数は４０ナノ秒未満であり、前記第２のＲＣ時定数は５００ナノ秒よりも大きい方法。
【図１】
【図２（ａ）】
【図２（ｂ）】
【図３（ａ）】
【図３（ｂ）】
【図３（ｃ）】
【図４】
【図５】
【図２（ａ）】
【図２（ｂ）】
【図３（ａ）】
【図３（ｂ）】
【図３（ｃ）】
【図４】
【図５】
【公表番号】特表２０１２−５１３１２１（Ｐ２０１２−５１３１２１Ａ）
【公表日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１１−５４２２５３（Ｐ２０１１−５４２２５３）
【出願日】平成２１年１２月９日（２００９．１２．９）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６７３９０
【国際公開番号】ＷＯ２０１０／０８０３１９
【国際公開日】平成２２年７月１５日（２０１０．７．１５）
【出願人】（５０６１９７９０１）サンディスク コーポレイション (175)
【Ｆターム（参考）】
【公表日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２１年１２月９日（２００９．１２．９）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６７３９０
【国際公開番号】ＷＯ２０１０／０８０３１９
【国際公開日】平成２２年７月１５日（２０１０．７．１５）
【出願人】（５０６１９７９０１）サンディスク コーポレイション (175)
【Ｆターム（参考）】
[ Back to top ]