薄膜トランジスタ
【課題】本発明は、優れた動作速度および安定性を有し、低温プロセスでの製造が可能な薄膜トランジスタを提供することを主目的とする。
【解決手段】本発明は、基板と、上記基板上に配置された酸化物半導体層と、上記酸化物半導体層表面にチャネル領域となる間隔を空けて形成された二つの低抵抗層と、上記酸化物半導体層上の一部に形成され、シランカップリング剤を有する界面層と、上記界面層を介して上記二つの低抵抗層とそれぞれ接続するように配置されたソース電極およびドレイン電極と、上記界面層を覆うように形成され、樹脂を含有するゲート絶縁層と、上記チャネル領域を含むように上記ゲート絶縁層上に形成されたゲート電極と、を有することを特徴とする薄膜トランジスタを提供することにより上記課題を解決するものである。
【解決手段】本発明は、基板と、上記基板上に配置された酸化物半導体層と、上記酸化物半導体層表面にチャネル領域となる間隔を空けて形成された二つの低抵抗層と、上記酸化物半導体層上の一部に形成され、シランカップリング剤を有する界面層と、上記界面層を介して上記二つの低抵抗層とそれぞれ接続するように配置されたソース電極およびドレイン電極と、上記界面層を覆うように形成され、樹脂を含有するゲート絶縁層と、上記チャネル領域を含むように上記ゲート絶縁層上に形成されたゲート電極と、を有することを特徴とする薄膜トランジスタを提供することにより上記課題を解決するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気特性に優れた薄膜トランジスタに関するものである。
【背景技術】
【０００２】
近年、我々が身近に使用している薄型テレビ、携帯電話、電子ペーパーなどには、液晶ディスプレイや有機ＥＬディスプレイ、そして電気泳動型ディスプレイなどのアクティブマトリクス駆動型ディスプレイが用いられている。このアクティブマトリクス駆動に欠かせない素子が、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）である。ＴＦＴは、例えば、ゲート電極、ゲート絶縁層、ソース／ドレイン電極、酸化物半導体層により構成され、その構成や製造方法に関する技術が注目されている。
【０００３】
一般的なＴＦＴとしては、例えば、基板上に酸化物半導体層が形成され、上記酸化物半導体層を覆うようにゲート絶縁層が形成され、上記酸化物半導体層の上方に上記ゲート絶縁層を介してゲート電極が配置され、さらに、上記ゲート絶縁層上において、ゲート電極を介してそれぞれが対向するようにソース電極およびドレイン電極が配置された構造（トップゲートトップコンタクト型）が挙げられる。
【０００４】
このようなＴＦＴには、寄生抵抗の発生に伴いＴＦＴ駆動電流が減少し、ＴＦＴの速度性能が低下してしまうといった課題があった。なお、寄生抵抗とは、ＴＦＴの駆動電流が流れる経路（チャネル領域）の抵抗のうち、ゲート電極直下に形成されるチャネル領域以外の抵抗である。
寄生抵抗を抑え、電流律速を抑制する方法として、酸化物半導体層に低抵抗層を形成することが知られている。上記低抵抗層の形成方法としては、酸化物半導体層の一部をプラズマ処理して導体化する方法が知られている。プラズマ処理することにより、酸化物半導体層に酸素欠損を生じさせることができるので、酸化物半導体層の半導体特性を導電体特性に変化させることができる。
【０００５】
また、上記酸化物半導体層を覆うように形成されるゲート絶縁層には、電子デバイスの駆動用トランジスタとして、一般的にＳｉＯ２等が用いられてきた。ＳｉＯ２を用いたゲート絶縁層を成膜する方法としては、塗布法や蒸着法が知られているが、反応残基が残らないためには５００℃以上の熱を必要とし、高い熱を加えることにより優れた特性が得られる。
【０００６】
しかしながら、ＴＦＴを上述したような高温プロセスで製造するにあたっては、いくつかの課題があった。
まずは、酸化物半導体層に形成された低抵抗層は、熱によるダメージを受けやすく、２００℃以上の熱を加えることにより、低抵抗層の抵抗値が上昇し、導電体特性が失われてしまうといった課題である。
次に、ＴＦＴに用いられる基板材料についての課題である。現在、ＴＦＴを大面積の液晶パネル等に適用する場合、低コスト化の観点から、高品質な石英基板や単結晶シリコン基板等に代えて、プラスチック基板やガラス基板が用いられるようになってきた。しかし、プラスチック基板等は耐熱性が低いため、製造に高温プロセスを要するＴＦＴへの適用は困難であった。
【０００７】
上記課題を解決する方法として、ゲート絶縁層の材料として樹脂を用いることにより、２００℃以下と比較的低い低温プロセスでＴＦＴが製造でき、これにより、酸化物半導体層表面に形成された低抵抗層の導電体特性を維持することが可能となった。また、プラスチック基板等の耐熱性が低い基板をＴＦＴに適用することも可能となった。
【０００８】
しかしながら、トップゲートトップコンタクト型構造をなし、酸化物半導体層を有するＴＦＴに対して、樹脂を含有するゲート絶縁層を用いると、上記酸化物半導体層と上記ゲート絶縁層との界面における密着性が低下し、これにより閾値電圧がマイナスとなり、ＴＦＴのスイッチング制御が困難になるといった課題があった。
【０００９】
ところで現在、ゲート絶縁層および酸化物半導体層の間に中間層を設けたＴＦＴが知られている（特許文献１、２参照）。しかしながら、どれも低抵抗層を必須構成としているものではなく、さらにトップゲートトップコンタクト型構造をなすＴＦＴに用いられるものではない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２５８２２３号公報
【特許文献２】特開２００７−１５８１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は上記問題点に鑑みてなされたものであり、低温プロセスでの製造が可能であり、電流律速を抑制することができ、さらにスイッチング制御が可能な優れた安定性を有する薄膜トランジスタを提供することを主目的とする。
【課題を解決するための手段】
【００１２】
本発明者は上記課題を解決するために鋭意検討を重ねた結果、酸化物半導体層と樹脂を含有するゲート絶縁層との間にシランカップリング剤を有する界面層を設けることにより、スイッチング制御が可能な優れた安定性を兼ね備える薄膜トランジスタが得られることを見出し、本発明を完成させるに至った。
【００１３】
すなわち、本発明は、基板と、上記基板上に配置された酸化物半導体層と、上記酸化物半導体層表面にチャネル領域となる間隔を空けて形成された二つの低抵抗層と、上記酸化物半導体層上の一部に形成され、シランカップリング剤を有する界面層と、上記界面層を介して上記二つの低抵抗層とそれぞれ接続するように配置されたソース電極およびドレイン電極と、上記界面層を覆うように形成され、樹脂を含有するゲート絶縁層と、上記チャネル領域を含むように上記ゲート絶縁層上に形成されたゲート電極と、を有することを特徴とする薄膜トランジスタを提供する。
【００１４】
本発明によれば、シランカップリング剤を有する界面層を酸化物半導体層とゲート絶縁層との間に設けており、上記シランカップリング剤は、酸化物半導体層の表面にある水酸基およびゲート絶縁層に含まれる樹脂とそれぞれ親和性を有する官能基を有する。このように、上記シランカップリング剤は、有機材料と吸着もしくは反応する官能基および無機材料と吸着もしくは反応する官能基を有する有機ケイ素化合物であるため、上記酸化物半導体層と上記ゲート絶縁層の両者と結合することで両層の密着性を向上させることができ、これによりスイッチング制御が可能な優れた安定性を有するＴＦＴとすることが可能となる。
また、ゲート絶縁層として樹脂を用いることにより、低温プロセスでの製造が可能となる。これにより、酸化物半導体層表面にプラズマ処理によって形成された低抵抗層が、熱によるダメージを受けることなく、上記低抵抗層が有する導電体特性を維持することが可能となるため、ソース電極またはドレイン電極からチャネル領域における寄生抵抗を抑え、電流律速を抑制することが可能なＴＦＴとすることができる。
さらに、低温プロセスでＴＦＴを製造できることにより、基板として、プラスチック等の耐熱性が低い高分子材料を用いることができるため、曲面への適用等、種々のアプリケーションへの適用可能性を広げることができる。
【発明の効果】
【００１５】
本発明においては、酸化物半導体層とゲート絶縁層との間に界面層を設けることにより、樹脂を含有するゲート絶縁層を用いた場合においても、スイッチング制御が可能な優れた安定性を有する薄膜トランジスタとすることが可能であるという効果を奏する。また、これにより低温プロセスでの製造が可能であり、電流律速を抑制できる薄膜トランジスタとすることが可能であるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】本発明の薄膜トランジスタの一例を示す概略断面図である。
【図２】本発明の薄膜トランジスタの他の例を示す概略断面図である。
【図３】本発明の薄膜トランジスタの製造工程の一例を示す工程図である。
【図４】本発明の薄膜トランジスタの製造工程の他の例を示す工程図である。
【図５】実施例および比較例の薄膜トランジスタの閾値電圧を示すグラフである。
【発明を実施するための形態】
【００１７】
以下、本発明の薄膜トランジスタについて説明する。
本発明の薄膜トランジスタ（以下、薄膜トランジスタをＴＦＴと称する場合がある。）は、基板と、上記基板表面に配置された酸化物半導体層と、上記酸化物半導体層表面にチャネル領域となる間隔を空けて形成された低抵抗層と、上記低抵抗層を有する上記酸化物半導体層表面に形成され、シランカップリング剤を有する界面層と、上記界面層を介して上記低抵抗層とそれぞれ接続するように配置されたソース電極およびドレイン電極と、上記界面層を覆うように形成され、樹脂を含有するゲート絶縁層と、上記チャネル領域を含むように上記ゲート絶縁層上に形成されたゲート電極と、を有することを特徴とするものである。
【００１８】
本発明のＴＦＴについて図面を参照しながら説明する。
図１は、本発明のＴＦＴの一例を示す概略断面図であり、図２は本発明のＴＦＴの他の例を示す概略断面図である。
【００１９】
図１に示すように、本発明のＴＦＴ１００は、基板１上に酸化物半導体層２が配置され、上記酸化物半導体層２の表面にチャネル領域Ｃとなる間隔を空けて二つの低抵抗層３が形成されている。上記二つの低抵抗層３は、上記酸化物半導体層２表面においてソース電極６Ｓとドレイン電極６Ｄとにそれぞれ対応して形成されるものである。また、上記酸化物半導体層２表面に形成される上記低抵抗層３の形成位置により、上記チャネル領域Ｃは画定される。図１のＴＦＴ１００におけるチャネル領域Ｃは、上記酸化物半導体層２表面に形成され、上記ソース電極６Ｓに対応して形成された上記低抵抗層３ａの内側端部から上記ドレイン電極６Ｄに対応して形成された上記低抵抗層３ｂの内側端部までの領域である。
このような上記低抵抗層３を有する上記酸化物半導体層２上には、シランカップリング剤を有する界面層４が形成され、上記界面層４を覆うようにゲート絶縁層５が形成されている。このとき、上記ゲート絶縁層５にはコンタクトホール９があけられており、上記コンタクトホール９中の導電材を介して上記低抵抗層３と上記ソース電極６Ｓおよび上記ドレイン電極６Ｄとが上記界面層４を介して接触するように配置されている。また、上記ゲート絶縁層５上において、上記チャネル領域Ｃに相当する領域にはゲート電極７が配置されている。
【００２０】
このように、図１のＴＦＴ１００は、ソース電極６Ｓとドレイン電極６Ｄおよびゲート電極７が、基板１上に形成された酸化物半導体層２よりも基板１とは逆側に配置されている。このような構造をトップゲートトップコンタクト型構造と呼び、また、トップゲートトップコンタクト型構造の中でも、図１に示すＴＦＴ１００のように、ソース電極６Ｓとドレイン電極６Ｄとゲート電極７とが同一平面上に配置されている構造をコプレーナ型構造と呼ぶ。
【００２１】
図２に示す他の例であるＴＦＴ１００は、基板１表面に酸化物半導体層２が形成され、上記酸化物半導体層２の表面にチャネル領域Ｃとなる間隔を空けて二つの低抵抗層３が形成されている。上記二つの低抵抗層３は、上記酸化物半導体層２表面においてソース電極６Ｓとドレイン電極６Ｄとにそれぞれ対応して形成されるものである。また、上記酸化物半導体層２表面に形成される上記低抵抗層３の形成位置により、上記チャネル領域Ｃは画定される。図２のＴＦＴ１００におけるチャネル領域Ｃは、上記酸化物半導体層２表面に形成され、上記ソース電極６Ｓに対応して形成される上記低抵抗層３ａの内側端部から上記ドレイン電極６Ｄに対応して形成される上記低抵抗層３ｂの内側端部までの領域である。
このような上記低抵抗層３を有する上記酸化物半導体層２表面には、シランカップリング剤を有する界面層４が形成されており、上記基板１表面に形成された上記酸化物半導体層２および上記界面層４を覆うようにソース電極６Ｓおよびドレイン電極６Ｄが配置されている。上記ソース電極６Ｓは、上記酸化物半導体層２表面において、ソース電極６Ｓに対応して形成される上記低抵抗層３ａの内側端部から、上記酸化物半導体層２の上記ソース電極６Ｓ側の側面までを覆っている。また、上記ドレイン電極６Ｄは、上記酸化物半導体層２表面において、ドレイン電極６Ｄに対応して形成される上記低抵抗層３ｂの内側端部から、上記酸化物半導体層２の上記ドレイン電極６Ｄ側の側面までを覆っている。
さらに、基板１表面に形成された上記酸化物半導体層２および上記ソース電極６Ｓ、上記ドレイン電極６Ｄを覆うように、ゲート絶縁層５が形成されおり、上記ゲート絶縁層５上において、上記チャネル領域Ｃに相当する領域にゲート電極７が形成されている。
【００２２】
このように、図２のＴＦＴ１００は、ソース電極６Ｓとドレイン電極６Ｄおよびゲート電極７が、酸化物半導体層２の基板１側とは逆側に配置されている。このような構造をトップゲートトップコンタクト型構造と呼ぶ。
【００２３】
従来、トップゲートトップコンタクト型構造をなすＴＦＴに対して、例えば、ボトムゲート型構造やボトムコンタクト型構造をなすＴＦＴでは、寄生容量が増大してしまうといった課題がある。寄生容量とは、ＴＦＴの駆動電流が流れる経路（チャネル領域）と近傍の導電体との間に付加される容量であり、ここでは、ゲート電極とソース電極またはドレイン電極との間の容量を指す。このような寄生容量が増大すると、この容量を充電するために時間を要するため、ＴＦＴの速度性能が低下してしまう。
本発明のＴＦＴ構造としては、トップゲートトップコンタクト型構造であるため、上述した寄生容量の増大は防げるが、寄生抵抗が発生し、それに伴いＴＦＴ駆動電流が減少してＴＦＴの性能が低下してしまう。寄生抵抗の発生を抑えるため、本発明においては、図１、図２に示すように酸化物半導体層２表面に低抵抗層３が設けられているが、上記低抵抗層３が有する導電体特性を維持するためには、本発明のＴＦＴ１００を低温プロセスで製造する必要があり、本発明に用いられるゲート絶縁層５は樹脂を含有するものを用いる必要がある。
しかしながら、本発明のようなトップゲートトップコンタクト型構造をなし、酸化物半導体層を有するＴＦＴに対して、樹脂を含有するゲート絶縁層を用いると、上記酸化物半導体層と上記ゲート絶縁層との界面における密着性が低下し、これにより閾値電圧がマイナスとなり、ＴＦＴのスイッチング制御が困難となってしまう。
【００２４】
そこで、本発明においては、上記酸化物半導体層上にシランカップリング剤を有する界面層を設けることにより、上記酸化物半導体層と樹脂を含有する上記ゲート絶縁層との密着性が向上し、スイッチング制御が可能な優れた安定性を有するＴＦＴとすることが可能となった。
また、ゲート絶縁層として、樹脂を含有することにより、低温プロセスでの製造が可能となり、これにより、酸化物半導体層表面にプラズマ処理によって形成された低抵抗層が、熱によるダメージを受けることなく、上記低抵抗層が有する導電体特性を維持することが可能となるため、ソース電極またはドレイン電極からチャネル領域における寄生抵抗を抑え、電流律速を抑制することが可能なＴＦＴとすることができる。
さらに、低温プロセスでＴＦＴを製造できることにより、基板として、プラスチック等の耐熱性が低い高分子材料を用いることができるため、曲面への適用等、種々のアプリケーションへの適用可能性を広げることができる。
【００２５】
以下、本発明のＴＦＴにおける各構成について説明する。
【００２６】
１．界面層
本発明に用いられる界面層は、低抵抗層を有する酸化物半導体層上の一部に形成され、シランカップリング剤を有するものである。
なお、「酸化物半導体層の一部に形成され、」とは、上記酸化物半導体層上において、少なくともチャネル領域に相当する領域に界面層が形成されていることを指す。また、ここでの「酸化物半導体層上」とは、酸化物半導体層上において、上記酸化物半導体層と界面層とが接触して配置された状態を指す。
【００２７】
図１、図２に示すように、本発明に用いられる界面層４は、基板１上に形成され、低抵抗層３を有する酸化物半導体層２と、上記酸化物半導体層２を覆うように形成されたゲート絶縁層５との間に形成されるものである。
【００２８】
上記界面層を酸化物半導体層とゲート絶縁層との間に設けており、上記界面層に含まれる上記シランカップリング剤は、酸化物半導体層の表面にある水酸基およびゲート絶縁層に含まれる樹脂とそれぞれ親和性を有する官能基を有する。このように、上記シランカップリング剤は、有機材料と吸着もしくは反応する官能基および無機材料と吸着もしくは反応する官能基を有するため、上記酸化物半導体層と上記ゲート絶縁層との両者と結合することで両層の密着性を向上させることができ、これによりスイッチング制御が可能な優れた安定性を有するＴＦＴとすることが可能となる。
【００２９】
上記シランカップリング剤とは、Ｒｎ−Ｓｉ−Ｘ（４−ｎ）（ｎ＝１、２、３）の化学式で表される。ここで、Ｒは、アルキル基などの比較的不活性な極性の低い官能基を含むものである。また、Ｘはハロゲン、アルコキシ基又はアセトキシ基など、基質表面の水酸基あるいは吸着水との反応により結合可能な官能基からなるものである。
【００３０】
本発明に用いられるシランカップリング剤としては、ゲート絶縁層に含まれる樹脂との吸着もしくは反応によって十分な密着性を得られるものであれば特に限定されるものではないが、上記シランカップリング剤が酸化物半導体層の表面にある水酸基と吸着もしくは反応した際、極性を打ち消し合うことによって分子全体が無極性となるものであることが好ましく、例えば、アルキル系シランカップリング剤、またはフルオロアルキル系シランカップリング剤等が挙げられる。シランカップリング剤が、酸化物半導体層の表面にある水酸基と吸着もしくは反応することによって無極性になると、界面層中の電荷の移動が安定してＴＦＴの電気特性が向上するからである。
【００３１】
上記アルキル系シランカップリング剤としては、Ｒｎ−Ｓｉ−Ｘ（４−ｎ）（ｎ＝１、２、３）のＲがアルキル基を有する官能基であれば特に限定されるものではなく、直鎖状のものであってもよく、あるいは分岐鎖状のものであってもよい。具体的なＲとしては、メチル、エチル、プロピル、ｉｓｏ−プロピル、ブチル、ｉｓｏ−ブチル、ｓｅｃ−ブチル、ペンチル、ｉｓｏ−ペンチル、ｓｅｃ−ペンチル、ヘキシル、ヘプチル、オクチル、２−エチルヘキシル、ノニル、デシル、イソデシル、ドデシル、テトラデシル、ヘキサデシル、オクタデシル等を挙げることができ、中でもＣＨ３、ＣＨ２等の官能基を有するものが好ましい。
【００３２】
また、上記アルキル系シランカップリング剤におけるＲｎ−Ｓｉ−Ｘ（４−ｎ）（ｎ＝１、２、３）のＸ（４−ｎ）としては、酸化物半導体層の表面にある水酸基と吸着もしくは反応する官能基であれば特に限定されるものではなく、例えば、（ＮＨ）Ｓｉ（ＣＨ３）３、（ＯＣＨ２ＣＨ３）３、（ＯＣＨ３）３、Ｃｌ３、（ＣＨ３）（ＯＣＨ３）２、（ＣＨ３）Ｃｌ２、（ＣＨ３）２（ＯＣＨ２ＣＨ３）、（ＣＨ３）２（ＯＣＨ３）、（ＣＨ３）２Ｃｌ等が挙げることができ、中でもＮＨ２、ＮＨ等の官能基を有するものが好ましい。
【００３３】
本発明におけるアルキル系シランカップリング剤としては、ＣＨ３(ＣＨ２)ｎＳｉ（ＯＣＨ２ＣＨ３）３、ＣＨ３（ＣＨ２）ｎＳｉ（ＯＣＨ３）３、ＣＨ３（ＣＨ２）ｎＳｉＣｌ３、（ＣＨ３）３Ｓｉ（ＮＨ）Ｓｉ（ＣＨ３）３が好ましく、特に（ＣＨ３）３Ｓｉ（ＮＨ）Ｓｉ（ＣＨ３）３（以下、（ＣＨ３）３Ｓｉ（ＮＨ）Ｓｉ（ＣＨ３）３をＨｍＤＳと称する場合がある。）が好ましい。
【００３４】
また、上記フルオロアルキル系シランカップリング剤としては、Ｒｎ−Ｓｉ−Ｘ（４−ｎ）（ｎ＝１、２、３）のＲにフルオロアルキル基を有するものであれば特に限定されるものではなく、直鎖状であってもよく、あるいは分岐鎖状であってもよい。フルオロアルキル系シランカップリング剤のＲとしては、（ＣＦ３）（ＣＦ２）ｘ（ＣＨ２）ｙ（ｘ：０以上１０以下の整数、ｙ：０以上４以下の整数）で表される構造を持ち、複数個のＲがＳｉに結合している場合には、Ｒはすべて同じでも良いし、異なっていてもよい。具体的なＲとしては、（ＣＦ３）（ＣＨ２）２、（ＣＦ３）（ＣＦ２）（ＣＨ２）２、（ＣＦ３）（ＣＦ２）２（ＣＨ２）２、（ＣＦ３）（ＣＦ２）３（ＣＨ２）２等を挙げることができ、中でもＣＦ２、ＣＦ３等のフッ素含有基を有するものが好ましい。
【００３５】
また、Ｒｎ−Ｓｉ−Ｘ（４−ｎ）（ｎ＝１、２、３）のＸとしては、上記アルキル系シランカップリング剤と同様とすることができる。
【００３６】
本発明におけるフルオロアルキル系シランカップリング剤としては、ＣＦ３（ＣＨ２）２Ｓｉ（ＯＣＨ３）３、ＣＦ３（ＣＨ２）２Ｓｉ（ＣＨ３）２Ｃｌ、ＣＦ３（ＣＨ２）２Ｓｉ（ＣＨ３）Ｃｌ２、ＣＦ３（ＣＨ２）２Ｓｉ（ＣＨ３）２Ｃｌが好ましい。
【００３７】
本発明に用いられるシランカップリング剤としては、上述したアルキル系シランカップリング剤およびフルオロアルキル系シランカップリング剤の中でも、上記シランカップリング剤を用いた処理よって表面の接触角が、比較的緩やかに変化するものであり、表面処理をコントロールしやすいものであることが好ましく、具体的には、（ＣＨ３）３Ｓｉ（ＮＨ）Ｓｉ（ＣＨ３）３（ヘキサメチルジシラザン（ＨｍＤＳ））が好ましい。
【００３８】
本発明に用いられる界面層としては、上述したシランカップリング剤を１種類含むものであってもよく、あるいは２種類以上含むものであってもよい。
【００３９】
本発明に用いられる界面層の厚みとしては、所望の効果を得られるものであれば特に限定されるものではなく、ＴＦＴの設計等に応じて適宜調整される。本発明においては、例えば、０．１ｎｍ〜１０ｎｍの範囲内であることが好ましく、中でも０．１ｎｍ〜５ｎｍの範囲内であることが好ましい。界面層の厚みが上記範囲内であることにより、上記界面層を介して接続されるソース電極およびドレイン電極と、酸化物半導体層表面に形成された低抵抗層との間で十分な電流を流すことが可能となるからである。
【００４０】
また、このような界面層の形成方法としては、酸化物半導体層とゲート絶縁層との間に形成できる方法であれば特に限定されるものではなく、例えば、上記シランカップリング剤を噴霧または蒸気状態で酸化物半導体層の表面にある水酸基と吸着もしくは反応させる方法、酸化物半導体層が形成された基板上に液体状のシランカップリング剤を直接塗布して酸化物半導体層の表面にある水酸基と吸着もしくは反応させる方法が挙げられる。
【００４１】
２．ゲート絶縁層
本発明に用いられるゲート絶縁層は、界面層を覆うように形成され、樹脂を含有するものである。
【００４２】
本発明に用いられるゲート絶縁層５は、図１に示すように、基板１上に形成され、低抵抗層３を有する酸化物半導体層２および上記酸化物半導体層２上に形成された界面層４を覆うように形成されるものである。
また、ゲート絶縁層５は図２に示すように、基板１上に形成され、低抵抗層３を有する酸化物半導体層２と、上記酸化物半導体層２上に形成された界面層４と、上記酸化物半導体層２を覆うように形成されたソース電極６Ｓおよびドレイン電極６Ｄとを覆うように形成されるものである。
【００４３】
従来、ＴＦＴの製造は高温プロセスで行われていたが、高温での製造においてはいくつかの課題があった。
まずは、酸化物半導体層に形成された低抵抗層は、熱によるダメージを受けやすく、２００℃以上の熱を加えることにより、低抵抗層の抵抗値が上昇し、導電体特性が失われてしまうといった課題である。
次に、ＴＦＴに用いられる基板材料についての課題である。現在、ＴＦＴを大面積の液晶パネル等に適用する場合、低コスト化の観点から、高品質な石英基板等に代えて、プラスチック基板やガラス基板が用いられるようになってきた。しかし、プラスチック基板等は耐熱性が低いため、製造に高温プロセスを要するＴＦＴへの適用は困難であった。
【００４４】
このような課題を解決する方法として、樹脂をゲート絶縁層の材料として用いることが知られており、これにより、高温プロセスを必要としない塗布法等を用いてゲート絶縁層を形成することが可能となる。なお、ここでの樹脂とは、有機物からなる樹脂を指す。
【００４５】
上述したように、樹脂を有するゲート絶縁層を用いることにより、低温での成膜が可能となる。これにより、酸化物半導体層に形成された低抵抗層が有する導電体特性を維持でき、安定的な薄膜トランジスタとすることが可能である。さらにフレキシブルなポリマーフィルム等を基板として用いることができるため、曲面への適用等、種々のアプリケーションへの適用可能性を広げることができる。
【００４６】
上記ゲート絶縁層の材料としては、絶縁性が高く、誘電率が高く、ゲート絶縁層として適している有機物からなる樹脂であれば特に限定されるものではなく、例えば、パターニングしやすい光硬化型樹脂であることが好ましい。具体的には、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等を挙げることができ、中でも、アクリル系樹脂、フッ素系樹脂、カルド系樹脂が好ましく、特にアクリル系樹脂が好ましい。
【００４７】
このようなゲート絶縁層の厚みとしては特に限定されるものではないが、通常、１００ｎｍ〜１０μｍ程度である。
【００４８】
なお、上記ゲート絶縁層の形成方法としては、有機物からなる樹脂を含有するゲート絶縁層を形成でき、高温プロセスを必要としないものであれば特に限定されるものではなく、例えば、スピンコート法、ダイコート法、ディップコート法、バーコート法、グラビア印刷法、スクリーン印刷法等の塗布法を挙げることができる。
【００４９】
３．酸化物半導体層
本発明に用いられる酸化物半導体層は、基板上に形成され、基板とは反対側の面にチャネル領域となる間隔をあけて形成された低抵抗層を有するものである。
【００５０】
本発明に用いられる酸化物半導体層２は、図１、図２に示すＴＦＴ１００おいて、基板１上に形成され、ソース電極６Ｓおよびドレイン電極６Ｄにそれぞれ対応して形成される低抵抗層３を有するものである。
また、上記酸化物半導体層２表面に形成され、ソース電極６Ｓに対応して形成される低抵抗層３ａの内側端部からドレイン電極６Ｄに対応して形成される低抵抗層３ｂの内側端部までの間がチャネル領域Ｃとなる。すなわち、酸化物半導体層２表面に形成される低抵抗層３の位置よりチャネル領域Ｃは画定される。
【００５１】
上記チャネル領域は、本発明のＴＦＴがオン状態になると（すなわち、後述するゲート電極にゲート電圧が印加されると）電流が流れる。これにより、ＴＦＴは駆動し、この時に上記チャネル領域に流れる電流をオン電流という。
【００５２】
上述したチャネル領域の大きさとしては、ＴＦＴに所望の電気特性を付与することができる大きさであれば特に限定されるものではないが、通常、チャネル領域の長さ方向に１００μｍ〜１０ｍｍの範囲内であることが好ましい。
【００５３】
本発明に用いられる酸化物半導体層の材料としては、酸化物材料からなるものであれば特に限定されるものではないが、例えば、酸化亜鉛（ＺｎＯ）、酸化チタン（ＴｉＯ）、酸化マグネシウム亜鉛（ＭｇｘＺｎ１−ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１−ｘＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化ガリウム（Ｇａ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化マグネシウム（ＭｇＯ）、酸化タングステン（ＷＯ）、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＧａＺｎＭｇＯ系、ＩｎＡｌＺｎＯ系、ＩｎＦｅＺｎＯ系、ＩｎＧａＯ系、ＺｎＧａＯ系、ＩｎＺｎＯ系を挙げることができる。中でも、ＩｎＧａＺｎＯ系が好ましい。電界効果移動度が大きいＴＦＴとすることができ、優れた電気特性を付与することができるからである。
【００５４】
このような酸化物半導体層の厚みとしては、特に限定されるものではないが、例えば、１０ｎｍ〜１５０ｎｍの範囲内であることが好ましく、特に２０ｎｍ〜１００ｎｍの範囲内であることが好ましい。
【００５５】
４．低抵抗層
本発明に用いられる低抵抗層は、酸化物半導体層表面にチャネル領域となる間隔を空けて形成されるものである。
【００５６】
本発明に用いられる低抵抗層３は、図１、図２に示すように、上述した酸化物半導体層２表面に形成されるものである。上記低抵抗層３は、ゲート電極７の直下方以外の範囲（ＬＳ、ＬＤ）に形成され、かつソース電極６Ｓおよびドレイン電極６Ｄにそれぞれ対応して上記酸化物半導体層２表面に形成されることが好ましい。また、上記低抵抗層３が形成される位置によって、酸化物半導体層２におけるチャネル領域Ｃが画定される。
【００５７】
従来、ＴＦＴには、寄生抵抗の発生に伴いＴＦＴ駆動電流が減少し、ＴＦＴの速度性能が低下してしまうといった課題があった。寄生抵抗とは、ＴＦＴの駆動電流（オン電流）が流れる経路（チャネル領域）の抵抗のうち、ゲート電極直下に形成されるチャネル領域以外の抵抗である。
本発明のＴＦＴの場合、図１、図２に示すように、酸化物半導体層２においてＴＦＴの駆動電流（オン電流）が流れる経路とは、ＬＳの外側端部からチャネル領域Ｃを経てＬＤの外側端部までの経路を指し、このうち、ゲート電極７直下に形成されるチャネル領域Ｃ以外の領域であるＬＳおよびＬＤで生じる抵抗が寄生抵抗である。
上記低抵抗層３は、このような寄生抵抗を抑え、電流律速を抑制する特性を有する。
【００５８】
本発明に用いられる低抵抗層は、ＴＦＴを構成する酸化物半導体層の形成時にその酸化物半導体層と同一材料で同時に形成した後、さらにプラズマ処理したものである。すなわち、本発明においては、酸化物半導体層の一部を低抵抗層とするので、その一部にプラズマ処理を施して導体化する。プラズマ処理は、酸化物半導体層の一部に酸素欠損を生じさせることができるので、酸化物半導体層が有する当初の半導体特性を導電体特性に変化させることができ、低抵抗層とすることができる。
【００５９】
本発明における低抵抗層は、水素（Ｈ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、フッ素（Ｆ）、キセノン（Ｘｅ）、酸素（Ｏ）の元素群のうち少なくとも１種の濃度が高い領域を含むことにより低抵抗化される。
【００６０】
このような低抵抗層の形成範囲としては、上述した寄生抵抗を抑え、電流律速を抑制する特性を得ることができる範囲であれば特に限定されるものではなく、図１および図２に示すように、ソース電極６Ｓに対応し、ゲート電極７直下のチャネル領域Ｃ以外の領域であるＬＳと、ドレイン電極６Ｄに対応し、ゲート電極７直下のチャネル領域Ｃ以外の領域であるＬＤとに形成されていることが好ましい。
また、上述したように、チャネル領域Ｃの大きさとしては、通常、チャネル領域の長さ方向に１００μｍ〜１０ｍｍの範囲内が好ましいため、上記範囲内でチャネル領域Ｃを画定するように、低抵抗層３が形成されていることが好ましい。
【００６１】
上記低抵抗層を形成する際の導体化手段としてのプラズマ処理条件は、酸化物半導体層の組成や特性に応じて適宜調整されるものであり、特に限定されるものではないが、例えば、ＩＧＺＯ系酸化物半導体層を形成した場合におけるプラズマ条件としては、例えば、アルゴンガスまたはＣＦ４ガスまたはＣＨＦ３ガス等のＣを含むフッ素系ガスを用い、５ｍＷ／ｍｍ２程度のＲＦ出力で５０ｓｅｃ〜３００ｓｅｃの範囲内であることが好ましい。なお、所望の効果が得られるガスであれば、アルゴン系ガスやＣを含むフッ素系ガス以外であってもよく、必要に応じて適宜選択されるものである。
このようにして、酸化物半導体層が有する当初の半導体特性を、キャリア密度が１×１０１６〜１×１０１８程度の導電体特性に変化させ、上記導電体特性を有する低抵抗層を形成することができる。
【００６２】
５．基板
本発明に用いられる基板は、本発明のＴＦＴを構成する各部材を支持するものである。
【００６３】
本発明に用いられる基板１は、図１および図２に示すようにＴＦＴ１００を構成する低抵抗層３を有する酸化物半導体層２、シランカップリング剤を有する界面層４、ゲート絶縁層５、ソース電極６Ｓおよびドレイン電極６Ｄ、ゲート電極７の各部材を支持するものである。
【００６４】
本発明に用いられる基板としては、ＴＦＴを支持できるものであれば特に限定されるものではない。例えば、ガラス基板やプラスチック基板を挙げることができる。
上記プラスチック基板としては、例えば、ポリエーテルサルホン、ポリエチレンナフタレート、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、または熱可塑性ポリイミド等からなる有機基材およびそれらの複合基材を挙げることができる。
【００６５】
また、上記基板はリジットであってもよいし、フレキシブルなフィルム状のものであってもよいが、フレキシブルなプラスチック基板であることが好ましい。本発明のＴＦＴをフレキシブルなものとすることができるため曲面への適用等、種々のアプリケーションへの適用可能性が広がるからである。
なお、ここでの「フレキシブル」とは、JIS R 1601のファインセラミックスの曲げ試験方法で、５ＫＮの力をかけたときに曲がることを指す。
【００６６】
このような上記基板の厚みとしては特に限定されるものではなく、用途等に応じて適宜選択されるものであるが、例えば、５μｍ〜３００μｍ程度であることが好ましい。
【００６７】
６．ゲート電極
本発明に用いられるゲート電極は、チャネル領域を含むようにゲート絶縁層上に形成されるものである。
【００６８】
本発明に用いられるゲート電極７は、図１に示すように、上記基板１表面に配置され、表面に低抵抗層３を有する酸化物半導体層２と、上記酸化物半導体層２を覆うように形成された界面層４と、を覆うように形成されたゲート絶縁層５上において、チャネル領域Ｃに相当する領域に形成されるものである。
また、ゲート電極７は、図２においても基板１表面に形成された酸化物半導体層２と、上記酸化物半導体層２表面に形成された界面層４と、上記酸化物半導体層２を覆うように配置されたソース電極６Ｓおよびドレイン電極６Ｄとを覆うように形成されたゲート絶縁層５上において、チャネル領域Ｃに相当する領域に形成されるものである。
【００６９】
上記ゲート電極の材料としては、所望の導電性を備えるものであれば特に限定されるものではなく、一般的にＴＦＴに用いられる導電性材料を用いることができる。このような材料の例としては、Ｔａ、Ｔｉ、Ａｌ、Ｚｒ、Ｃｒ、Ｎｂ、Ｈｆ、Ｍｏ、Ａｕ、Ａｇ、Ｐｔ、Ｍｏ−Ｔａ合金、Ｗ−Ｍｏ合金、ＩＴＯ、ＩＺＯ等の無機材料、およびＰＥＤＯＴ／ＰＳＳ等の導電性を有する有機材料を挙げることができる。
【００７０】
また、本発明に用いられるゲート電極の厚みとしては、特に限定されるものではないが、通常、５０ｎｍ〜３μｍ程度である。
【００７１】
なお、上記ゲート電極の形成方法としては、一般的なものと同様とすることができる。
【００７２】
７．ソース電極およびドレイン電極
本発明に用いられるソース電極およびドレイン電極は、界面層を介して酸化物半導体層表面に形成された二つの低抵抗層とそれぞれ接続するように配置されるものである。
【００７３】
本発明に用いられるソース電極およびドレイン電極が配置される位置としては、低抵抗層が形成される位置やチャネル領域の大きさ等に応じて適宜調整されるものであり、酸化物半導体層に形成される低抵抗層と、上記ソース電極および上記ドレイン電極とが、界面層を介して接続するように配置されるものであれば特に限定されない。
図１のＴＦＴ１００におけるソース電極６Ｓおよびドレイン電極６Ｄは、ゲート絶縁層５に形成されたコンタクトホール９を介して酸化物半導体層２の表面に形成された低抵抗層３（３ａおよび３ｂ）と接続するように配置され、図２に示すＴＦＴ１００では、界面層４の表面に形成され、上記界面層４を介して酸化物半導体層２の表面に形成された低抵抗層３（３ａおよび３ｂ）と接続するように配置されている。
なお、図１に示すＴＦＴ１００でのソース電極６Ｓは、ゲート絶縁層５の表面に配置された電極部６１Ｓおよびコンタクトホール９内に配置された導電部６２Ｓから構成されるものを指し、ドレイン電極６Ｄも同様に、ゲート絶縁層５の表面に配置された電極部６１Ｄおよびコンタクトホール９内に配置された導電部６２Ｄから構成されるものを指す。一方、図２に示すＴＦＴ１００におけるソース電極６Ｓは、電極部６１Ｓのみから構成されるものを指し、ドレイン電極６Ｄは電極部６１Ｄのみから構成されるものを指す。
【００７４】
上記ソース電極における導電部およびドレイン電極における導電部が形成される位置としては、酸化物半導体層に形成される低抵抗層の形成位置や、それに伴ってゲート絶縁層に形成されるコンタクトホールの位置によって適宜調整されるものであり、ソース電極およびドレイン電極における導電部と上記低抵抗層とが、界面層を介して接続するように形成されていれば特に限定されるものではない。
ソース電極６Ｓにおける導電部６２Ｓと界面層４を介して接続する低抵抗層３ａとの具体的な位置関係としては、図１に示すように、ソース電極６Ｓにおける導電部６２Ｓの下底面の内側端部および外側端部が、何れも上記低抵抗層３ａが形成された領域内にあることが好ましい。また、ドレイン電極６Ｄにおける導電部６２Ｄと界面層４を介して接続する低抵抗層３ｂとの具体的な位置関係としては、ソース電極６Ｄにおける導電部６２Ｄの下底面の内側端部および外側端部が、何れも上記低抵抗層３ｂが形成された領域内にあることが好ましい。ソース電極およびドレイン電極の各導電部が、低抵抗層が形成された領域内にない場合、寄生抵抗が増大してしまうおそれがあるからである。
【００７５】
このようなソース電極およびドレイン電極とゲート電極との位置関係としては、上記ゲート電極を挟むようにソース電極およびドレイン電極が対向して配置され、所望の効果が得られるものであったら特に限定されない。
図１に示すような構造をなすＴＦＴ１００においては、ゲート絶縁層５の表面に配置されたゲート電極７を挟むようにソース電極６Ｓおよびドレイン電極６Ｄが配置され、かつゲート電極７とソース電極６Ｓにおける電極部６２Ｓおよびドレイン電極６Ｄにおける電極部６２Ｄとが接続されないように同一面上に配置される。
また、図２に示すような構造をなすＴＦＴ１００においては、ゲート絶縁層５の表面の平面視上ソース電極６Ｓおよびドレイン電極６Ｄが、ゲート電極７に重ならないように配置されることが好ましい。
【００７６】
上述したように、ソース電極およびドレイン電極は、酸化物半導体層表面に形成された低抵抗層に接続するように配置されることにより、ソース電極からドレイン電極までのチャネル領域における寄生抵抗を抑え、電流律速を抑制することが可能なＴＦＴとすることができる。
以下、ソース電極およびドレイン電極について、電極部と導電部とに分けて詳しく説明する。
【００７７】
（１）電極部
ソース電極およびドレイン電極を構成する電極部（６１Ｓ、６１Ｄ）とは、図１に示すＴＦＴ１００では、ゲート絶縁層５の表面に形成されるものであり、図２に示すＴＦＴ１００では、界面層４の表面に、上記界面層を介して低抵抗層３を接続するように形成されるものである。
【００７８】
このようなソース電極およびドレイン電極における電極部の材料としては、所望の導電性を備えるものであれば特に限定されるものではなく、一般的にＴＦＴに用いられる導電性材料を用いることができる。このような材料の例としては、Ｔａ、Ｔｉ、Ａｌ、Ｚｒ、Ｃｒ、Ｎｂ、Ｈｆ、Ｍｏ、Ａｕ、Ａｇ、Ｐｔ、Ｍｏ−Ｔａ合金、Ｗ−Ｍｏ合金、ＩＴＯ、ＩＺＯ等の無機材料、およびＰＥＤＯＴ／ＰＳＳ等の導電性を有する有機材料を挙げることができる。
【００７９】
また、ソース電極およびドレイン電極における電極部の厚みとしては特に限定されるものではないが、通常、０．１μｍ〜１０μｍ程度である。なお、電極部の厚みとは、図１および図２に示す厚みＷを指す。
【００８０】
なお、ソース電極およびドレイン電極における電極部の形成方法としては、一般的なものと同様とすることができる。
【００８１】
（２）導電部
ソース電極およびドレイン電極を構成する導電部（６２Ｓ、６２Ｄ）とは、図１に示すＴＦＴ１００では、ゲート絶縁層５に形成されたコンタクトホール９内に形成され、界面層４を介して酸化物半導体層２に形成された低抵抗層３と接続されるものである。
【００８２】
このようなソース電極およびドレイン電極における導電部の材料は、導電性ペーストであることが好ましい。上記導電材料が導電性ペーストであることにより、インクジェット法等を用いてコンタクトホール内に上記導電部を容易に配置することが可能となるからである。
【００８３】
上記導電性ペーストとしては、上記コンタクトホール内に配置可能で、ソース電極およびドレイン電極を接続することができるものであれば、特に限定されるものではなく、具体的には、導電性高分子化合物や、樹脂材料に導電性を有する無機材料を分散させたもの等を用いることができる。
上記導電性ペーストが導電性高分子化合物である場合、上記導電性高分子化合物としては、具体的には、ポリチオフェン、ポリパラフェニレン、ポリアニリン、ポリパラフェニレンビニル等を用いることができる。
また、上記導電性ペーストが、樹脂材料に導電性を有する無機材料を分散させたものである場合は、上記導電性を有する無機材料としては、カーボン、Ａｇ、Ｃｕ、Ａｌ等を挙げることができ、本発明においては、導電率の点でＡｇ、Ｃｕ等を用いることがより好ましい。
また、上記樹脂材料としては、具体的には、アクリル樹脂、エポキシ樹脂、ウレタン樹脂等を用いることができる。
【００８４】
本発明における上記導電部の配置方法および厚みとしては、上記導電材料を配置することにより、上記ソース電極およびドレイン電極の断線を防止することができるものであれば特に限定されるものではない。
【００８５】
８．コンタクトホール
本発明におけるコンタクトホールは、コプレーナ型構造をなすＴＦＴを形成する際に、ゲート絶縁層に形成されるものであり、上記コンタクトホール内にはソース電極およびドレイン電極における導電部が形成される。
【００８６】
上記コンタクトホールの平面視上の形状としては、上記ＴＦＴのソース電極およびドレイン電極を接続させることが可能な面積を確保することができる形状であれば特に限定されるものではなく、例えば、円形状、楕円形状、多角形状等を挙げることができる。
【００８７】
本発明に用いられるコンタクトホールの大きさとしては、上記ソース電極およびドレイン電極を接続することが可能な大きさであれば特に限定されず、本発明のＴＦＴの大きさに合わせて適宜選択されるものである。
【００８８】
上記コンタクトホールの形成位置としては、図１に示すように、酸化物半導体層２に形成される低抵抗層３の位置や、それに伴って調整されるソース電極６Ｓの導電部６２Ｓおよびドレイン電極６Ｄの導電部６２Ｄの位置により適宜調整されるものである。
【００８９】
９．その他の構成
本発明のＴＦＴには、上述した構成の他にも他の構成を用いることができ、必要に応じて適宜決定されるものである。例えば、保護膜等が挙げられる。
以下、保護膜について説明する。
【００９０】
本発明に用いられる保護膜は、上記ソース電極およびドレイン電極表面にＴＦＴ全体を覆うように形成され、本発明のＴＦＴを保護するために設けられるものである。例えば、酸化物半導体層が空気中に含有される水分等に曝露されることを防止することができる。保護膜が形成されていることにより、ＴＦＴ特性の経時劣化を低減することができるのである。
【００９１】
このような保護膜の材料としては特に限定されるものではないが、例えば、酸化ケイ素、窒化ケイ素等の絶縁性無機材料、および、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等の絶縁性有機材料が用いられる。
【００９２】
保護膜の厚みおよび形成方法としては特に限定されるものではなく、一般的なものと同様とすることができる。
【００９３】
１０．用途
本発明のＴＦＴの用途としては、例えば、有機エレクトロルミネッセンス表示装置、電子ペーパー、反射型液晶表示装置、ＲＦＩＤなどの回路、およびセンサーなどに用いることができる。中でも、有機エレクトロルミネッセンス表示装置および電子ペーパーが好適である。
【００９４】
１１．ＴＦＴの製造方法
本発明のＴＦＴの製造方法としては、本発明のＴＦＴを製造でき、ＴＦＴを構成する各部材が所望の効果を得られる方法であれば特に限定されるものではない。
【００９５】
図３は、図１に示すＴＦＴの製造工程を示す工程図であり、図４は、図２に示すＴＦＴの製造工程を示す工程図である。
以下、本発明のＴＦＴの製造方法について、各工程に分けて説明する。
【００９６】
（１）酸化物半導体層形成工程
本工程は、図３（ａ）および図４（ａ）に示すように、基板１の上に酸化物半導体層２を形成する工程である。
【００９７】
酸化物半導体層を形成する方法としては、本発明のＴＦＴを構成する酸化物半導体層を形成できる方法であれば特に限定されるものではないが、酸化物半導体膜を形成した後、パターニングして不要部分を除去する方法を挙げることができる。具体的には、スパッタリング法により酸化物半導体膜の成膜した後、フォトリソグラフィ法を用いてパターニングする方法が好ましい。本発明のＴＦＴは、低温プロセスでの製造が求められているからである。
【００９８】
（２）低抵抗層形成工程
本工程は、図３（ｂ）、（ｃ）および図４（ｂ）、（ｃ）に示すように、上述した酸化物半導体層２表面に低抵抗層３を形成する工程である。
【００９９】
本発明の低抵抗層３は、図３（ｂ）および図４（ｂ）に示すように、ソース電極およびドレイン電極にそれぞれ対応して形成されるものであり、酸化物半導体層２表面にパターン状に形成されるものである。また、ソース電極に対応して形成される低抵抗層３ａおよびドレイン電極に対応して形成される低抵抗層３ｂによって、酸化物半導体層２におけるチャネル領域が画定される。
このように、低抵抗層３をパターン状に形成するために、酸化物半導体層２表面をレジスト８でマスキングをし、マスキングされていない酸化物半導体層２表面を導体化することによって低抵抗化する。低抵抗層の形成は、アルゴンガスまたはＣＦ４ガスまたはＣＨＦ３ガス等のＣを含むフッ素系ガスを含むプラズマ条件下で行う。なお、低抵抗層形成おける詳しい条件等については、「４．低抵抗層」の項で説明したものと同様とすることができるのでここでの記載は省略する。
【０１００】
低抵抗層を形成した後は、酸化物半導体層からレジストを剥離する。
【０１０１】
（３）界面層形成工程
本工程は、図３（ｄ）および図４（ｄ）に示すように、低抵抗層３が形成された酸化物半導体層２上にシランカップリング剤を有する界面層４を形成する工程である。
【０１０２】
シランカップリング剤を有する界面層を酸化物半導体層上に形成する方法としては、シランカップリング剤を噴霧または蒸気状態で酸化物半導体層の表面にある水酸基と吸着もしくは反応させる方法、酸化物半導体層が形成された基板をステンレスバット等に入れた液体状のシランカップリング剤に浸して酸化物半導体層の表面にある水酸基と吸着もしくは反応させる方法を挙げることができる。
【０１０３】
（４）ゲート絶縁層、ソース電極およびドレイン電極形成工程
本工程は、図３（ｅ）、（ｆ）および図４（ｅ）、（ｆ）に示すように、ゲート絶縁層５、ソース電極６Ｓおよびドレイン電極６Ｄを形成する工程である。
なお本工程は、図１に示すＴＦＴ１００の製造工程（図３参照）および図２に示すＴＦＴ１００の製造工程（図４）の二つの態様に分けることができる。以下、各態様に分けて説明する。
【０１０４】
（ａ）第１態様
本態様は図１に示すＴＦＴ１００の製造工程（図３参照）において、ゲート絶縁層５、ソース電極６Ｓおよびドレイン電極６Ｄを形成する工程である。図３（ｅ）、（ｆ）に示すように、酸化物半導体層２表面に界面層４を形成した後、酸化物半導体層２および界面層４を覆うように樹脂を含有するゲート絶縁層５を形成し、次いで、ゲート絶縁層５にあけられたコンタクトホール９中の導電材を介して、酸化物半導体層２表面の低抵抗層３と接続するようにソース電極６Ｓおよびドレイン電極６Ｄが配置される。
【０１０５】
本態様のゲート絶縁層は樹脂を有するため、低温プロセスでの製造が求められる。
低温プロセスでのゲート絶縁層の形成方法としては、塗布法、ＤＣスパッタリング法、パルスプラズマＣＶＤ法等を挙げることができる。
塗布法としては、スピンコート法、ディップコート法、ダイコート法等を挙げることができる。また、ＤＣスパッタリング法によるゲート絶縁層の形成方法は、ターゲット（原料）に電子やイオンが衝突し、はじき飛ばされたターゲットの粒子が付着することによりゲート絶縁層を形成する方法である。パルスプラズマＣＶＤ法によるゲート絶縁層の形成方法は、装置のフィラメントから放出される熱電子によってガス成分をプラズマ化してゲート絶縁層を形成する方法である。
【０１０６】
このような方法を用いてゲート絶縁層が形成された後、図３（ｅ）に示すように、フォトリソグラフィ法を用いて選択的にエッチングし、コンタクトホール９を形成する。
【０１０７】
次いで、コンタクトホールの形成により露出した界面層を介して、酸化物半導体層における低抵抗層と接続するようにソース電極およびドレイン電極を形成する。
具体的には、ゲート絶縁層に形成されたコンタクトホール内に導電材が配置され、ソース電極およびドレイン電極における導電部が形成される。
【０１０８】
ソース電極およびドレイン電極の形成方法としては、電極材料の種類に応じた成膜方法およびパターニング方法が用いられる。ソース電極およびドレイン電極が金属材料や導電性材料である場合には、成膜方法としてスパッタリング法や各種ＣＶＤ法等が適用でき、パターニング方法としてフォトリソグラフィ法が適用できるが、本発明においては低温プロセスでの製造が求められるため、低温での成膜が可能なスパッタリング法やプラズマＣＶＤ法を用いることが好ましい。
また、ソース電極およびドレイン電極が導電性高分子である場合には、成膜方法として真空蒸着法やパターン印刷法等を適用でき、パターニング方法としてはフォトリソグラフィ法が適用できる。
【０１０９】
（ｂ）第２態様
本態様は図２に示すＴＦＴ１００の製造工程（図４参照）において、ゲート絶縁層５、ソース電極６Ｓおよびドレイン電極６Ｄを形成する工程である。図４（ｅ）、（ｆ）に示すように、酸化物半導体層２表面に界面層４を形成した後、酸化物半導体層２および界面層４を覆うようにソース電極６Ｓおよびドレイン電極６Ｄが配置される。ソース電極６Ｓおよびドレイン電極６Ｄが形成された後、表面に界面層４が形成された酸化物半導体層２およびソース電極６Ｓ、ドレイン電極６Ｄを覆うようにゲート絶縁層５が形成される。
【０１１０】
ゲート絶縁層、ソース電極およびドレイン電極の詳しい形成方法としては、第１態様と同様とすることができるので、ここでの記載は省略する。
【０１１１】
（５）ゲート電極形成工程
本工程は、図３（ｆ）および図４（ｇ）に示すように、ゲート絶縁層５の表面にゲート電極７を形成する工程である。なお、ゲート電極７は、ゲート絶縁層５表面の平面視上チャネル領域に相当する領域に形成される。
【０１１２】
ゲート電極の形成方法としては、電極材料の種類に応じた成膜方法およびパターニング方法が用いられる。ゲート電極が金属材料や導電性材料である場合には、成膜方法としてスパッタリング法や各種ＣＶＤ法等が適用でき、パターニング方法としてフォトリソグラフィ法が適用できるが、本発明においては低温プロセスでの製造が求められるため、低温での成膜が可能なスパッタリング法やプラズマＣＶＤ法を用いることが好ましい。
また、ゲート電極が導電性高分子である場合には、成膜方法として真空蒸着法やパターン印刷法等を適用でき、パターニング方法としてはフォトリソグラフィ法が適用できる。
【０１１３】
（６）その他の工程
本発明のＴＦＴの製造方法におけるその他の工程としては、必要に応じて適宜追加できるものであり、例えば、保護膜を形成する工程を挙げることができる。
【０１１４】
保護膜形成工程は、本発明のＴＦＴを形成した後に、ＴＦＴ全体を覆うように保護膜を形成する工程である。
【０１１５】
このような保護膜の形成方法としては、本発明のＴＦＴが所望の効果を得られるものであれば特に限定されるものではなく、例えば、スパッタリング法、化学気相成長法（ＣＶＤ法）等を挙げることができる。
【０１１６】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【実施例】
【０１１７】
以下、実施例を挙げて本発明を具体的に説明する。
【０１１８】
［実施例］
図３は実施例における製造工程の一例を示した工程図である。図３を用いて各工程についてそれぞれ説明する。
【０１１９】
厚さ０．７ｍｍのガラス基板１上に、厚さ２５ｎｍの酸化物半導体層（酸化インジウムガリウム亜鉛）２をスパッタリング法（ターゲット組成：Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、圧力０．４Ｐａ、Ｏ２流量９．８ｓｃｃｍ、ＲＦ５００Ｗ）で成膜し、その後、フォトリソグラフィ法によりパターニングして酸化物半導体層（酸化インジウムガリウム亜鉛）２をアイランド化した（図３（ａ）参照）。パターニングは、酸性混合溶液を用いたウエットエッチングで行った。
【０１２０】
次に、全面に感光性レジスト材料を塗布した後に露光、現像して、酸化物半導体層２において低抵抗層３を形成する領域に相当する箇所を開口部とするレジスト８を設けた。次いで、酸化物半導体層２の表面にレジスト８を設けた後、露出した領域を導体化し、低抵抗層３を形成した（図３（ｂ）参照）。
このときの導体化処理は、３．０Ｐａ、Ａｒ：５０ｍＬ／ｍｉｎ、ＲＦ３００Ｗ、１８０ｓｅｃの条件でプラズマ照射を行った。この導体化処理により、酸化物半導体層中の酸素欠損が生じ、その結果、半導体特性から導体特性に変化させることができる。
【０１２１】
その後、レジスト８をアルカリ溶剤または有機溶剤（ここではアルカリ溶剤）で除去した（図３（ｃ）参照）。
【０１２２】
次いで、常温常圧のデシケータ内にシャーレを置き、シャーレ内に１，１，１，３，３，３−ヘキサメチルジシラザン（ＨｍＤＳ）を入れて放置し、気化させることで、デシケータ内にＨｍＤＳを充満させた。その後、酸化物半導体層２が形成された基板を１００℃で加熱し、ＨｍＤＳが充満したデシケータ内に投入した。投入して１〜１０分後に基板をデシケータから取り出した。これにより、酸化物半導体層２（酸化インジウムガリウム亜鉛）の表面にある水酸基に１，１，１，３，３，３−ヘキサメチルジシラザン（ＨｍＤＳ）を吸着もしくは反応させて界面層４を形成した（図３（ｄ）参照）。
【０１２３】
次いで、塗布法により厚み１０００ｎｍの樹脂（新日鐵化学社Ｖ２５９ＰＡ）を有するゲート絶縁層５を形成した。その後、全面に感光性レジスト材料を塗布した後に露光、現像してゲート絶縁層５にコンタクトホール９を形成する部位を開口部とするようにマスキングをし、そこにＣＦ４とＯ２ガスを用いたドライエッチングによりエッチングを行って、ゲート絶縁層５にコンタクトホール９を形成した（図３（ｅ）参照）。
【０１２４】
コンタクトホール９を形成した基板全面にスパッタリング法（圧力０．５Ｐａ、Ａｒ流量１０．８ｓｃｃｍ、ＤＣ９００Ｗ）を用いてＴｉを成膜した。Ｔｉ膜に感光性レジスト材料を塗布した後に露光、現像、エッチングを施し、ソース電極、ドレイン電極、ゲート電極を同時に形成した。その後、有機溶剤でパターン上に残った感光性レジストを除去した（図３（ｆ）参照）。
【０１２５】
［比較例］
界面層を除いたこと以外は、実施例と同様にしてＴＦＴを作製した。
【０１２６】
［評価結果］
実施例で得られたＴＦＴ１００は、界面層４により酸化物半導体層２と樹脂を有するゲート絶縁層５の両者が結合し、密着性が向上する。これにより、図５（ａ）、（ｂ）に示すように、比較例により得られたＴＦＴと比べて、スイッチング制御が可能な優れた安定性を有するＴＦＴとすることができた。
【符号の説明】
【０１２７】
１ … 基板
２ … 酸化物半導体層
３、３ａ、３ｂ … 低抵抗層
４ … 界面層
５ … ゲート絶縁層
６Ｓ … ソース電極
６Ｄ … ドレイン電極
６１Ｓ、６１Ｄ … 電極部
６２Ｓ、６２Ｄ … 導電部
７ … ゲート電極
８ … レジスト
９ … コンタクトホール
１００ … 薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
Ｃ … チャネル領域
Ｗ … 電極部の厚み
ＬＳ … ソース電極の外側端部からゲート電極の外側端部までの領域
ＬＤ … ドレイン電極の外側端部からゲート電極の外側端部までの領域
【技術分野】
【０００１】
本発明は、電気特性に優れた薄膜トランジスタに関するものである。
【背景技術】
【０００２】
近年、我々が身近に使用している薄型テレビ、携帯電話、電子ペーパーなどには、液晶ディスプレイや有機ＥＬディスプレイ、そして電気泳動型ディスプレイなどのアクティブマトリクス駆動型ディスプレイが用いられている。このアクティブマトリクス駆動に欠かせない素子が、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）である。ＴＦＴは、例えば、ゲート電極、ゲート絶縁層、ソース／ドレイン電極、酸化物半導体層により構成され、その構成や製造方法に関する技術が注目されている。
【０００３】
一般的なＴＦＴとしては、例えば、基板上に酸化物半導体層が形成され、上記酸化物半導体層を覆うようにゲート絶縁層が形成され、上記酸化物半導体層の上方に上記ゲート絶縁層を介してゲート電極が配置され、さらに、上記ゲート絶縁層上において、ゲート電極を介してそれぞれが対向するようにソース電極およびドレイン電極が配置された構造（トップゲートトップコンタクト型）が挙げられる。
【０００４】
このようなＴＦＴには、寄生抵抗の発生に伴いＴＦＴ駆動電流が減少し、ＴＦＴの速度性能が低下してしまうといった課題があった。なお、寄生抵抗とは、ＴＦＴの駆動電流が流れる経路（チャネル領域）の抵抗のうち、ゲート電極直下に形成されるチャネル領域以外の抵抗である。
寄生抵抗を抑え、電流律速を抑制する方法として、酸化物半導体層に低抵抗層を形成することが知られている。上記低抵抗層の形成方法としては、酸化物半導体層の一部をプラズマ処理して導体化する方法が知られている。プラズマ処理することにより、酸化物半導体層に酸素欠損を生じさせることができるので、酸化物半導体層の半導体特性を導電体特性に変化させることができる。
【０００５】
また、上記酸化物半導体層を覆うように形成されるゲート絶縁層には、電子デバイスの駆動用トランジスタとして、一般的にＳｉＯ２等が用いられてきた。ＳｉＯ２を用いたゲート絶縁層を成膜する方法としては、塗布法や蒸着法が知られているが、反応残基が残らないためには５００℃以上の熱を必要とし、高い熱を加えることにより優れた特性が得られる。
【０００６】
しかしながら、ＴＦＴを上述したような高温プロセスで製造するにあたっては、いくつかの課題があった。
まずは、酸化物半導体層に形成された低抵抗層は、熱によるダメージを受けやすく、２００℃以上の熱を加えることにより、低抵抗層の抵抗値が上昇し、導電体特性が失われてしまうといった課題である。
次に、ＴＦＴに用いられる基板材料についての課題である。現在、ＴＦＴを大面積の液晶パネル等に適用する場合、低コスト化の観点から、高品質な石英基板や単結晶シリコン基板等に代えて、プラスチック基板やガラス基板が用いられるようになってきた。しかし、プラスチック基板等は耐熱性が低いため、製造に高温プロセスを要するＴＦＴへの適用は困難であった。
【０００７】
上記課題を解決する方法として、ゲート絶縁層の材料として樹脂を用いることにより、２００℃以下と比較的低い低温プロセスでＴＦＴが製造でき、これにより、酸化物半導体層表面に形成された低抵抗層の導電体特性を維持することが可能となった。また、プラスチック基板等の耐熱性が低い基板をＴＦＴに適用することも可能となった。
【０００８】
しかしながら、トップゲートトップコンタクト型構造をなし、酸化物半導体層を有するＴＦＴに対して、樹脂を含有するゲート絶縁層を用いると、上記酸化物半導体層と上記ゲート絶縁層との界面における密着性が低下し、これにより閾値電圧がマイナスとなり、ＴＦＴのスイッチング制御が困難になるといった課題があった。
【０００９】
ところで現在、ゲート絶縁層および酸化物半導体層の間に中間層を設けたＴＦＴが知られている（特許文献１、２参照）。しかしながら、どれも低抵抗層を必須構成としているものではなく、さらにトップゲートトップコンタクト型構造をなすＴＦＴに用いられるものではない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２５８２２３号公報
【特許文献２】特開２００７−１５８１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は上記問題点に鑑みてなされたものであり、低温プロセスでの製造が可能であり、電流律速を抑制することができ、さらにスイッチング制御が可能な優れた安定性を有する薄膜トランジスタを提供することを主目的とする。
【課題を解決するための手段】
【００１２】
本発明者は上記課題を解決するために鋭意検討を重ねた結果、酸化物半導体層と樹脂を含有するゲート絶縁層との間にシランカップリング剤を有する界面層を設けることにより、スイッチング制御が可能な優れた安定性を兼ね備える薄膜トランジスタが得られることを見出し、本発明を完成させるに至った。
【００１３】
すなわち、本発明は、基板と、上記基板上に配置された酸化物半導体層と、上記酸化物半導体層表面にチャネル領域となる間隔を空けて形成された二つの低抵抗層と、上記酸化物半導体層上の一部に形成され、シランカップリング剤を有する界面層と、上記界面層を介して上記二つの低抵抗層とそれぞれ接続するように配置されたソース電極およびドレイン電極と、上記界面層を覆うように形成され、樹脂を含有するゲート絶縁層と、上記チャネル領域を含むように上記ゲート絶縁層上に形成されたゲート電極と、を有することを特徴とする薄膜トランジスタを提供する。
【００１４】
本発明によれば、シランカップリング剤を有する界面層を酸化物半導体層とゲート絶縁層との間に設けており、上記シランカップリング剤は、酸化物半導体層の表面にある水酸基およびゲート絶縁層に含まれる樹脂とそれぞれ親和性を有する官能基を有する。このように、上記シランカップリング剤は、有機材料と吸着もしくは反応する官能基および無機材料と吸着もしくは反応する官能基を有する有機ケイ素化合物であるため、上記酸化物半導体層と上記ゲート絶縁層の両者と結合することで両層の密着性を向上させることができ、これによりスイッチング制御が可能な優れた安定性を有するＴＦＴとすることが可能となる。
また、ゲート絶縁層として樹脂を用いることにより、低温プロセスでの製造が可能となる。これにより、酸化物半導体層表面にプラズマ処理によって形成された低抵抗層が、熱によるダメージを受けることなく、上記低抵抗層が有する導電体特性を維持することが可能となるため、ソース電極またはドレイン電極からチャネル領域における寄生抵抗を抑え、電流律速を抑制することが可能なＴＦＴとすることができる。
さらに、低温プロセスでＴＦＴを製造できることにより、基板として、プラスチック等の耐熱性が低い高分子材料を用いることができるため、曲面への適用等、種々のアプリケーションへの適用可能性を広げることができる。
【発明の効果】
【００１５】
本発明においては、酸化物半導体層とゲート絶縁層との間に界面層を設けることにより、樹脂を含有するゲート絶縁層を用いた場合においても、スイッチング制御が可能な優れた安定性を有する薄膜トランジスタとすることが可能であるという効果を奏する。また、これにより低温プロセスでの製造が可能であり、電流律速を抑制できる薄膜トランジスタとすることが可能であるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】本発明の薄膜トランジスタの一例を示す概略断面図である。
【図２】本発明の薄膜トランジスタの他の例を示す概略断面図である。
【図３】本発明の薄膜トランジスタの製造工程の一例を示す工程図である。
【図４】本発明の薄膜トランジスタの製造工程の他の例を示す工程図である。
【図５】実施例および比較例の薄膜トランジスタの閾値電圧を示すグラフである。
【発明を実施するための形態】
【００１７】
以下、本発明の薄膜トランジスタについて説明する。
本発明の薄膜トランジスタ（以下、薄膜トランジスタをＴＦＴと称する場合がある。）は、基板と、上記基板表面に配置された酸化物半導体層と、上記酸化物半導体層表面にチャネル領域となる間隔を空けて形成された低抵抗層と、上記低抵抗層を有する上記酸化物半導体層表面に形成され、シランカップリング剤を有する界面層と、上記界面層を介して上記低抵抗層とそれぞれ接続するように配置されたソース電極およびドレイン電極と、上記界面層を覆うように形成され、樹脂を含有するゲート絶縁層と、上記チャネル領域を含むように上記ゲート絶縁層上に形成されたゲート電極と、を有することを特徴とするものである。
【００１８】
本発明のＴＦＴについて図面を参照しながら説明する。
図１は、本発明のＴＦＴの一例を示す概略断面図であり、図２は本発明のＴＦＴの他の例を示す概略断面図である。
【００１９】
図１に示すように、本発明のＴＦＴ１００は、基板１上に酸化物半導体層２が配置され、上記酸化物半導体層２の表面にチャネル領域Ｃとなる間隔を空けて二つの低抵抗層３が形成されている。上記二つの低抵抗層３は、上記酸化物半導体層２表面においてソース電極６Ｓとドレイン電極６Ｄとにそれぞれ対応して形成されるものである。また、上記酸化物半導体層２表面に形成される上記低抵抗層３の形成位置により、上記チャネル領域Ｃは画定される。図１のＴＦＴ１００におけるチャネル領域Ｃは、上記酸化物半導体層２表面に形成され、上記ソース電極６Ｓに対応して形成された上記低抵抗層３ａの内側端部から上記ドレイン電極６Ｄに対応して形成された上記低抵抗層３ｂの内側端部までの領域である。
このような上記低抵抗層３を有する上記酸化物半導体層２上には、シランカップリング剤を有する界面層４が形成され、上記界面層４を覆うようにゲート絶縁層５が形成されている。このとき、上記ゲート絶縁層５にはコンタクトホール９があけられており、上記コンタクトホール９中の導電材を介して上記低抵抗層３と上記ソース電極６Ｓおよび上記ドレイン電極６Ｄとが上記界面層４を介して接触するように配置されている。また、上記ゲート絶縁層５上において、上記チャネル領域Ｃに相当する領域にはゲート電極７が配置されている。
【００２０】
このように、図１のＴＦＴ１００は、ソース電極６Ｓとドレイン電極６Ｄおよびゲート電極７が、基板１上に形成された酸化物半導体層２よりも基板１とは逆側に配置されている。このような構造をトップゲートトップコンタクト型構造と呼び、また、トップゲートトップコンタクト型構造の中でも、図１に示すＴＦＴ１００のように、ソース電極６Ｓとドレイン電極６Ｄとゲート電極７とが同一平面上に配置されている構造をコプレーナ型構造と呼ぶ。
【００２１】
図２に示す他の例であるＴＦＴ１００は、基板１表面に酸化物半導体層２が形成され、上記酸化物半導体層２の表面にチャネル領域Ｃとなる間隔を空けて二つの低抵抗層３が形成されている。上記二つの低抵抗層３は、上記酸化物半導体層２表面においてソース電極６Ｓとドレイン電極６Ｄとにそれぞれ対応して形成されるものである。また、上記酸化物半導体層２表面に形成される上記低抵抗層３の形成位置により、上記チャネル領域Ｃは画定される。図２のＴＦＴ１００におけるチャネル領域Ｃは、上記酸化物半導体層２表面に形成され、上記ソース電極６Ｓに対応して形成される上記低抵抗層３ａの内側端部から上記ドレイン電極６Ｄに対応して形成される上記低抵抗層３ｂの内側端部までの領域である。
このような上記低抵抗層３を有する上記酸化物半導体層２表面には、シランカップリング剤を有する界面層４が形成されており、上記基板１表面に形成された上記酸化物半導体層２および上記界面層４を覆うようにソース電極６Ｓおよびドレイン電極６Ｄが配置されている。上記ソース電極６Ｓは、上記酸化物半導体層２表面において、ソース電極６Ｓに対応して形成される上記低抵抗層３ａの内側端部から、上記酸化物半導体層２の上記ソース電極６Ｓ側の側面までを覆っている。また、上記ドレイン電極６Ｄは、上記酸化物半導体層２表面において、ドレイン電極６Ｄに対応して形成される上記低抵抗層３ｂの内側端部から、上記酸化物半導体層２の上記ドレイン電極６Ｄ側の側面までを覆っている。
さらに、基板１表面に形成された上記酸化物半導体層２および上記ソース電極６Ｓ、上記ドレイン電極６Ｄを覆うように、ゲート絶縁層５が形成されおり、上記ゲート絶縁層５上において、上記チャネル領域Ｃに相当する領域にゲート電極７が形成されている。
【００２２】
このように、図２のＴＦＴ１００は、ソース電極６Ｓとドレイン電極６Ｄおよびゲート電極７が、酸化物半導体層２の基板１側とは逆側に配置されている。このような構造をトップゲートトップコンタクト型構造と呼ぶ。
【００２３】
従来、トップゲートトップコンタクト型構造をなすＴＦＴに対して、例えば、ボトムゲート型構造やボトムコンタクト型構造をなすＴＦＴでは、寄生容量が増大してしまうといった課題がある。寄生容量とは、ＴＦＴの駆動電流が流れる経路（チャネル領域）と近傍の導電体との間に付加される容量であり、ここでは、ゲート電極とソース電極またはドレイン電極との間の容量を指す。このような寄生容量が増大すると、この容量を充電するために時間を要するため、ＴＦＴの速度性能が低下してしまう。
本発明のＴＦＴ構造としては、トップゲートトップコンタクト型構造であるため、上述した寄生容量の増大は防げるが、寄生抵抗が発生し、それに伴いＴＦＴ駆動電流が減少してＴＦＴの性能が低下してしまう。寄生抵抗の発生を抑えるため、本発明においては、図１、図２に示すように酸化物半導体層２表面に低抵抗層３が設けられているが、上記低抵抗層３が有する導電体特性を維持するためには、本発明のＴＦＴ１００を低温プロセスで製造する必要があり、本発明に用いられるゲート絶縁層５は樹脂を含有するものを用いる必要がある。
しかしながら、本発明のようなトップゲートトップコンタクト型構造をなし、酸化物半導体層を有するＴＦＴに対して、樹脂を含有するゲート絶縁層を用いると、上記酸化物半導体層と上記ゲート絶縁層との界面における密着性が低下し、これにより閾値電圧がマイナスとなり、ＴＦＴのスイッチング制御が困難となってしまう。
【００２４】
そこで、本発明においては、上記酸化物半導体層上にシランカップリング剤を有する界面層を設けることにより、上記酸化物半導体層と樹脂を含有する上記ゲート絶縁層との密着性が向上し、スイッチング制御が可能な優れた安定性を有するＴＦＴとすることが可能となった。
また、ゲート絶縁層として、樹脂を含有することにより、低温プロセスでの製造が可能となり、これにより、酸化物半導体層表面にプラズマ処理によって形成された低抵抗層が、熱によるダメージを受けることなく、上記低抵抗層が有する導電体特性を維持することが可能となるため、ソース電極またはドレイン電極からチャネル領域における寄生抵抗を抑え、電流律速を抑制することが可能なＴＦＴとすることができる。
さらに、低温プロセスでＴＦＴを製造できることにより、基板として、プラスチック等の耐熱性が低い高分子材料を用いることができるため、曲面への適用等、種々のアプリケーションへの適用可能性を広げることができる。
【００２５】
以下、本発明のＴＦＴにおける各構成について説明する。
【００２６】
１．界面層
本発明に用いられる界面層は、低抵抗層を有する酸化物半導体層上の一部に形成され、シランカップリング剤を有するものである。
なお、「酸化物半導体層の一部に形成され、」とは、上記酸化物半導体層上において、少なくともチャネル領域に相当する領域に界面層が形成されていることを指す。また、ここでの「酸化物半導体層上」とは、酸化物半導体層上において、上記酸化物半導体層と界面層とが接触して配置された状態を指す。
【００２７】
図１、図２に示すように、本発明に用いられる界面層４は、基板１上に形成され、低抵抗層３を有する酸化物半導体層２と、上記酸化物半導体層２を覆うように形成されたゲート絶縁層５との間に形成されるものである。
【００２８】
上記界面層を酸化物半導体層とゲート絶縁層との間に設けており、上記界面層に含まれる上記シランカップリング剤は、酸化物半導体層の表面にある水酸基およびゲート絶縁層に含まれる樹脂とそれぞれ親和性を有する官能基を有する。このように、上記シランカップリング剤は、有機材料と吸着もしくは反応する官能基および無機材料と吸着もしくは反応する官能基を有するため、上記酸化物半導体層と上記ゲート絶縁層との両者と結合することで両層の密着性を向上させることができ、これによりスイッチング制御が可能な優れた安定性を有するＴＦＴとすることが可能となる。
【００２９】
上記シランカップリング剤とは、Ｒｎ−Ｓｉ−Ｘ（４−ｎ）（ｎ＝１、２、３）の化学式で表される。ここで、Ｒは、アルキル基などの比較的不活性な極性の低い官能基を含むものである。また、Ｘはハロゲン、アルコキシ基又はアセトキシ基など、基質表面の水酸基あるいは吸着水との反応により結合可能な官能基からなるものである。
【００３０】
本発明に用いられるシランカップリング剤としては、ゲート絶縁層に含まれる樹脂との吸着もしくは反応によって十分な密着性を得られるものであれば特に限定されるものではないが、上記シランカップリング剤が酸化物半導体層の表面にある水酸基と吸着もしくは反応した際、極性を打ち消し合うことによって分子全体が無極性となるものであることが好ましく、例えば、アルキル系シランカップリング剤、またはフルオロアルキル系シランカップリング剤等が挙げられる。シランカップリング剤が、酸化物半導体層の表面にある水酸基と吸着もしくは反応することによって無極性になると、界面層中の電荷の移動が安定してＴＦＴの電気特性が向上するからである。
【００３１】
上記アルキル系シランカップリング剤としては、Ｒｎ−Ｓｉ−Ｘ（４−ｎ）（ｎ＝１、２、３）のＲがアルキル基を有する官能基であれば特に限定されるものではなく、直鎖状のものであってもよく、あるいは分岐鎖状のものであってもよい。具体的なＲとしては、メチル、エチル、プロピル、ｉｓｏ−プロピル、ブチル、ｉｓｏ−ブチル、ｓｅｃ−ブチル、ペンチル、ｉｓｏ−ペンチル、ｓｅｃ−ペンチル、ヘキシル、ヘプチル、オクチル、２−エチルヘキシル、ノニル、デシル、イソデシル、ドデシル、テトラデシル、ヘキサデシル、オクタデシル等を挙げることができ、中でもＣＨ３、ＣＨ２等の官能基を有するものが好ましい。
【００３２】
また、上記アルキル系シランカップリング剤におけるＲｎ−Ｓｉ−Ｘ（４−ｎ）（ｎ＝１、２、３）のＸ（４−ｎ）としては、酸化物半導体層の表面にある水酸基と吸着もしくは反応する官能基であれば特に限定されるものではなく、例えば、（ＮＨ）Ｓｉ（ＣＨ３）３、（ＯＣＨ２ＣＨ３）３、（ＯＣＨ３）３、Ｃｌ３、（ＣＨ３）（ＯＣＨ３）２、（ＣＨ３）Ｃｌ２、（ＣＨ３）２（ＯＣＨ２ＣＨ３）、（ＣＨ３）２（ＯＣＨ３）、（ＣＨ３）２Ｃｌ等が挙げることができ、中でもＮＨ２、ＮＨ等の官能基を有するものが好ましい。
【００３３】
本発明におけるアルキル系シランカップリング剤としては、ＣＨ３(ＣＨ２)ｎＳｉ（ＯＣＨ２ＣＨ３）３、ＣＨ３（ＣＨ２）ｎＳｉ（ＯＣＨ３）３、ＣＨ３（ＣＨ２）ｎＳｉＣｌ３、（ＣＨ３）３Ｓｉ（ＮＨ）Ｓｉ（ＣＨ３）３が好ましく、特に（ＣＨ３）３Ｓｉ（ＮＨ）Ｓｉ（ＣＨ３）３（以下、（ＣＨ３）３Ｓｉ（ＮＨ）Ｓｉ（ＣＨ３）３をＨｍＤＳと称する場合がある。）が好ましい。
【００３４】
また、上記フルオロアルキル系シランカップリング剤としては、Ｒｎ−Ｓｉ−Ｘ（４−ｎ）（ｎ＝１、２、３）のＲにフルオロアルキル基を有するものであれば特に限定されるものではなく、直鎖状であってもよく、あるいは分岐鎖状であってもよい。フルオロアルキル系シランカップリング剤のＲとしては、（ＣＦ３）（ＣＦ２）ｘ（ＣＨ２）ｙ（ｘ：０以上１０以下の整数、ｙ：０以上４以下の整数）で表される構造を持ち、複数個のＲがＳｉに結合している場合には、Ｒはすべて同じでも良いし、異なっていてもよい。具体的なＲとしては、（ＣＦ３）（ＣＨ２）２、（ＣＦ３）（ＣＦ２）（ＣＨ２）２、（ＣＦ３）（ＣＦ２）２（ＣＨ２）２、（ＣＦ３）（ＣＦ２）３（ＣＨ２）２等を挙げることができ、中でもＣＦ２、ＣＦ３等のフッ素含有基を有するものが好ましい。
【００３５】
また、Ｒｎ−Ｓｉ−Ｘ（４−ｎ）（ｎ＝１、２、３）のＸとしては、上記アルキル系シランカップリング剤と同様とすることができる。
【００３６】
本発明におけるフルオロアルキル系シランカップリング剤としては、ＣＦ３（ＣＨ２）２Ｓｉ（ＯＣＨ３）３、ＣＦ３（ＣＨ２）２Ｓｉ（ＣＨ３）２Ｃｌ、ＣＦ３（ＣＨ２）２Ｓｉ（ＣＨ３）Ｃｌ２、ＣＦ３（ＣＨ２）２Ｓｉ（ＣＨ３）２Ｃｌが好ましい。
【００３７】
本発明に用いられるシランカップリング剤としては、上述したアルキル系シランカップリング剤およびフルオロアルキル系シランカップリング剤の中でも、上記シランカップリング剤を用いた処理よって表面の接触角が、比較的緩やかに変化するものであり、表面処理をコントロールしやすいものであることが好ましく、具体的には、（ＣＨ３）３Ｓｉ（ＮＨ）Ｓｉ（ＣＨ３）３（ヘキサメチルジシラザン（ＨｍＤＳ））が好ましい。
【００３８】
本発明に用いられる界面層としては、上述したシランカップリング剤を１種類含むものであってもよく、あるいは２種類以上含むものであってもよい。
【００３９】
本発明に用いられる界面層の厚みとしては、所望の効果を得られるものであれば特に限定されるものではなく、ＴＦＴの設計等に応じて適宜調整される。本発明においては、例えば、０．１ｎｍ〜１０ｎｍの範囲内であることが好ましく、中でも０．１ｎｍ〜５ｎｍの範囲内であることが好ましい。界面層の厚みが上記範囲内であることにより、上記界面層を介して接続されるソース電極およびドレイン電極と、酸化物半導体層表面に形成された低抵抗層との間で十分な電流を流すことが可能となるからである。
【００４０】
また、このような界面層の形成方法としては、酸化物半導体層とゲート絶縁層との間に形成できる方法であれば特に限定されるものではなく、例えば、上記シランカップリング剤を噴霧または蒸気状態で酸化物半導体層の表面にある水酸基と吸着もしくは反応させる方法、酸化物半導体層が形成された基板上に液体状のシランカップリング剤を直接塗布して酸化物半導体層の表面にある水酸基と吸着もしくは反応させる方法が挙げられる。
【００４１】
２．ゲート絶縁層
本発明に用いられるゲート絶縁層は、界面層を覆うように形成され、樹脂を含有するものである。
【００４２】
本発明に用いられるゲート絶縁層５は、図１に示すように、基板１上に形成され、低抵抗層３を有する酸化物半導体層２および上記酸化物半導体層２上に形成された界面層４を覆うように形成されるものである。
また、ゲート絶縁層５は図２に示すように、基板１上に形成され、低抵抗層３を有する酸化物半導体層２と、上記酸化物半導体層２上に形成された界面層４と、上記酸化物半導体層２を覆うように形成されたソース電極６Ｓおよびドレイン電極６Ｄとを覆うように形成されるものである。
【００４３】
従来、ＴＦＴの製造は高温プロセスで行われていたが、高温での製造においてはいくつかの課題があった。
まずは、酸化物半導体層に形成された低抵抗層は、熱によるダメージを受けやすく、２００℃以上の熱を加えることにより、低抵抗層の抵抗値が上昇し、導電体特性が失われてしまうといった課題である。
次に、ＴＦＴに用いられる基板材料についての課題である。現在、ＴＦＴを大面積の液晶パネル等に適用する場合、低コスト化の観点から、高品質な石英基板等に代えて、プラスチック基板やガラス基板が用いられるようになってきた。しかし、プラスチック基板等は耐熱性が低いため、製造に高温プロセスを要するＴＦＴへの適用は困難であった。
【００４４】
このような課題を解決する方法として、樹脂をゲート絶縁層の材料として用いることが知られており、これにより、高温プロセスを必要としない塗布法等を用いてゲート絶縁層を形成することが可能となる。なお、ここでの樹脂とは、有機物からなる樹脂を指す。
【００４５】
上述したように、樹脂を有するゲート絶縁層を用いることにより、低温での成膜が可能となる。これにより、酸化物半導体層に形成された低抵抗層が有する導電体特性を維持でき、安定的な薄膜トランジスタとすることが可能である。さらにフレキシブルなポリマーフィルム等を基板として用いることができるため、曲面への適用等、種々のアプリケーションへの適用可能性を広げることができる。
【００４６】
上記ゲート絶縁層の材料としては、絶縁性が高く、誘電率が高く、ゲート絶縁層として適している有機物からなる樹脂であれば特に限定されるものではなく、例えば、パターニングしやすい光硬化型樹脂であることが好ましい。具体的には、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等を挙げることができ、中でも、アクリル系樹脂、フッ素系樹脂、カルド系樹脂が好ましく、特にアクリル系樹脂が好ましい。
【００４７】
このようなゲート絶縁層の厚みとしては特に限定されるものではないが、通常、１００ｎｍ〜１０μｍ程度である。
【００４８】
なお、上記ゲート絶縁層の形成方法としては、有機物からなる樹脂を含有するゲート絶縁層を形成でき、高温プロセスを必要としないものであれば特に限定されるものではなく、例えば、スピンコート法、ダイコート法、ディップコート法、バーコート法、グラビア印刷法、スクリーン印刷法等の塗布法を挙げることができる。
【００４９】
３．酸化物半導体層
本発明に用いられる酸化物半導体層は、基板上に形成され、基板とは反対側の面にチャネル領域となる間隔をあけて形成された低抵抗層を有するものである。
【００５０】
本発明に用いられる酸化物半導体層２は、図１、図２に示すＴＦＴ１００おいて、基板１上に形成され、ソース電極６Ｓおよびドレイン電極６Ｄにそれぞれ対応して形成される低抵抗層３を有するものである。
また、上記酸化物半導体層２表面に形成され、ソース電極６Ｓに対応して形成される低抵抗層３ａの内側端部からドレイン電極６Ｄに対応して形成される低抵抗層３ｂの内側端部までの間がチャネル領域Ｃとなる。すなわち、酸化物半導体層２表面に形成される低抵抗層３の位置よりチャネル領域Ｃは画定される。
【００５１】
上記チャネル領域は、本発明のＴＦＴがオン状態になると（すなわち、後述するゲート電極にゲート電圧が印加されると）電流が流れる。これにより、ＴＦＴは駆動し、この時に上記チャネル領域に流れる電流をオン電流という。
【００５２】
上述したチャネル領域の大きさとしては、ＴＦＴに所望の電気特性を付与することができる大きさであれば特に限定されるものではないが、通常、チャネル領域の長さ方向に１００μｍ〜１０ｍｍの範囲内であることが好ましい。
【００５３】
本発明に用いられる酸化物半導体層の材料としては、酸化物材料からなるものであれば特に限定されるものではないが、例えば、酸化亜鉛（ＺｎＯ）、酸化チタン（ＴｉＯ）、酸化マグネシウム亜鉛（ＭｇｘＺｎ１−ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１−ｘＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化ガリウム（Ｇａ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化マグネシウム（ＭｇＯ）、酸化タングステン（ＷＯ）、ＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＧａＺｎＭｇＯ系、ＩｎＡｌＺｎＯ系、ＩｎＦｅＺｎＯ系、ＩｎＧａＯ系、ＺｎＧａＯ系、ＩｎＺｎＯ系を挙げることができる。中でも、ＩｎＧａＺｎＯ系が好ましい。電界効果移動度が大きいＴＦＴとすることができ、優れた電気特性を付与することができるからである。
【００５４】
このような酸化物半導体層の厚みとしては、特に限定されるものではないが、例えば、１０ｎｍ〜１５０ｎｍの範囲内であることが好ましく、特に２０ｎｍ〜１００ｎｍの範囲内であることが好ましい。
【００５５】
４．低抵抗層
本発明に用いられる低抵抗層は、酸化物半導体層表面にチャネル領域となる間隔を空けて形成されるものである。
【００５６】
本発明に用いられる低抵抗層３は、図１、図２に示すように、上述した酸化物半導体層２表面に形成されるものである。上記低抵抗層３は、ゲート電極７の直下方以外の範囲（ＬＳ、ＬＤ）に形成され、かつソース電極６Ｓおよびドレイン電極６Ｄにそれぞれ対応して上記酸化物半導体層２表面に形成されることが好ましい。また、上記低抵抗層３が形成される位置によって、酸化物半導体層２におけるチャネル領域Ｃが画定される。
【００５７】
従来、ＴＦＴには、寄生抵抗の発生に伴いＴＦＴ駆動電流が減少し、ＴＦＴの速度性能が低下してしまうといった課題があった。寄生抵抗とは、ＴＦＴの駆動電流（オン電流）が流れる経路（チャネル領域）の抵抗のうち、ゲート電極直下に形成されるチャネル領域以外の抵抗である。
本発明のＴＦＴの場合、図１、図２に示すように、酸化物半導体層２においてＴＦＴの駆動電流（オン電流）が流れる経路とは、ＬＳの外側端部からチャネル領域Ｃを経てＬＤの外側端部までの経路を指し、このうち、ゲート電極７直下に形成されるチャネル領域Ｃ以外の領域であるＬＳおよびＬＤで生じる抵抗が寄生抵抗である。
上記低抵抗層３は、このような寄生抵抗を抑え、電流律速を抑制する特性を有する。
【００５８】
本発明に用いられる低抵抗層は、ＴＦＴを構成する酸化物半導体層の形成時にその酸化物半導体層と同一材料で同時に形成した後、さらにプラズマ処理したものである。すなわち、本発明においては、酸化物半導体層の一部を低抵抗層とするので、その一部にプラズマ処理を施して導体化する。プラズマ処理は、酸化物半導体層の一部に酸素欠損を生じさせることができるので、酸化物半導体層が有する当初の半導体特性を導電体特性に変化させることができ、低抵抗層とすることができる。
【００５９】
本発明における低抵抗層は、水素（Ｈ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、フッ素（Ｆ）、キセノン（Ｘｅ）、酸素（Ｏ）の元素群のうち少なくとも１種の濃度が高い領域を含むことにより低抵抗化される。
【００６０】
このような低抵抗層の形成範囲としては、上述した寄生抵抗を抑え、電流律速を抑制する特性を得ることができる範囲であれば特に限定されるものではなく、図１および図２に示すように、ソース電極６Ｓに対応し、ゲート電極７直下のチャネル領域Ｃ以外の領域であるＬＳと、ドレイン電極６Ｄに対応し、ゲート電極７直下のチャネル領域Ｃ以外の領域であるＬＤとに形成されていることが好ましい。
また、上述したように、チャネル領域Ｃの大きさとしては、通常、チャネル領域の長さ方向に１００μｍ〜１０ｍｍの範囲内が好ましいため、上記範囲内でチャネル領域Ｃを画定するように、低抵抗層３が形成されていることが好ましい。
【００６１】
上記低抵抗層を形成する際の導体化手段としてのプラズマ処理条件は、酸化物半導体層の組成や特性に応じて適宜調整されるものであり、特に限定されるものではないが、例えば、ＩＧＺＯ系酸化物半導体層を形成した場合におけるプラズマ条件としては、例えば、アルゴンガスまたはＣＦ４ガスまたはＣＨＦ３ガス等のＣを含むフッ素系ガスを用い、５ｍＷ／ｍｍ２程度のＲＦ出力で５０ｓｅｃ〜３００ｓｅｃの範囲内であることが好ましい。なお、所望の効果が得られるガスであれば、アルゴン系ガスやＣを含むフッ素系ガス以外であってもよく、必要に応じて適宜選択されるものである。
このようにして、酸化物半導体層が有する当初の半導体特性を、キャリア密度が１×１０１６〜１×１０１８程度の導電体特性に変化させ、上記導電体特性を有する低抵抗層を形成することができる。
【００６２】
５．基板
本発明に用いられる基板は、本発明のＴＦＴを構成する各部材を支持するものである。
【００６３】
本発明に用いられる基板１は、図１および図２に示すようにＴＦＴ１００を構成する低抵抗層３を有する酸化物半導体層２、シランカップリング剤を有する界面層４、ゲート絶縁層５、ソース電極６Ｓおよびドレイン電極６Ｄ、ゲート電極７の各部材を支持するものである。
【００６４】
本発明に用いられる基板としては、ＴＦＴを支持できるものであれば特に限定されるものではない。例えば、ガラス基板やプラスチック基板を挙げることができる。
上記プラスチック基板としては、例えば、ポリエーテルサルホン、ポリエチレンナフタレート、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、または熱可塑性ポリイミド等からなる有機基材およびそれらの複合基材を挙げることができる。
【００６５】
また、上記基板はリジットであってもよいし、フレキシブルなフィルム状のものであってもよいが、フレキシブルなプラスチック基板であることが好ましい。本発明のＴＦＴをフレキシブルなものとすることができるため曲面への適用等、種々のアプリケーションへの適用可能性が広がるからである。
なお、ここでの「フレキシブル」とは、JIS R 1601のファインセラミックスの曲げ試験方法で、５ＫＮの力をかけたときに曲がることを指す。
【００６６】
このような上記基板の厚みとしては特に限定されるものではなく、用途等に応じて適宜選択されるものであるが、例えば、５μｍ〜３００μｍ程度であることが好ましい。
【００６７】
６．ゲート電極
本発明に用いられるゲート電極は、チャネル領域を含むようにゲート絶縁層上に形成されるものである。
【００６８】
本発明に用いられるゲート電極７は、図１に示すように、上記基板１表面に配置され、表面に低抵抗層３を有する酸化物半導体層２と、上記酸化物半導体層２を覆うように形成された界面層４と、を覆うように形成されたゲート絶縁層５上において、チャネル領域Ｃに相当する領域に形成されるものである。
また、ゲート電極７は、図２においても基板１表面に形成された酸化物半導体層２と、上記酸化物半導体層２表面に形成された界面層４と、上記酸化物半導体層２を覆うように配置されたソース電極６Ｓおよびドレイン電極６Ｄとを覆うように形成されたゲート絶縁層５上において、チャネル領域Ｃに相当する領域に形成されるものである。
【００６９】
上記ゲート電極の材料としては、所望の導電性を備えるものであれば特に限定されるものではなく、一般的にＴＦＴに用いられる導電性材料を用いることができる。このような材料の例としては、Ｔａ、Ｔｉ、Ａｌ、Ｚｒ、Ｃｒ、Ｎｂ、Ｈｆ、Ｍｏ、Ａｕ、Ａｇ、Ｐｔ、Ｍｏ−Ｔａ合金、Ｗ−Ｍｏ合金、ＩＴＯ、ＩＺＯ等の無機材料、およびＰＥＤＯＴ／ＰＳＳ等の導電性を有する有機材料を挙げることができる。
【００７０】
また、本発明に用いられるゲート電極の厚みとしては、特に限定されるものではないが、通常、５０ｎｍ〜３μｍ程度である。
【００７１】
なお、上記ゲート電極の形成方法としては、一般的なものと同様とすることができる。
【００７２】
７．ソース電極およびドレイン電極
本発明に用いられるソース電極およびドレイン電極は、界面層を介して酸化物半導体層表面に形成された二つの低抵抗層とそれぞれ接続するように配置されるものである。
【００７３】
本発明に用いられるソース電極およびドレイン電極が配置される位置としては、低抵抗層が形成される位置やチャネル領域の大きさ等に応じて適宜調整されるものであり、酸化物半導体層に形成される低抵抗層と、上記ソース電極および上記ドレイン電極とが、界面層を介して接続するように配置されるものであれば特に限定されない。
図１のＴＦＴ１００におけるソース電極６Ｓおよびドレイン電極６Ｄは、ゲート絶縁層５に形成されたコンタクトホール９を介して酸化物半導体層２の表面に形成された低抵抗層３（３ａおよび３ｂ）と接続するように配置され、図２に示すＴＦＴ１００では、界面層４の表面に形成され、上記界面層４を介して酸化物半導体層２の表面に形成された低抵抗層３（３ａおよび３ｂ）と接続するように配置されている。
なお、図１に示すＴＦＴ１００でのソース電極６Ｓは、ゲート絶縁層５の表面に配置された電極部６１Ｓおよびコンタクトホール９内に配置された導電部６２Ｓから構成されるものを指し、ドレイン電極６Ｄも同様に、ゲート絶縁層５の表面に配置された電極部６１Ｄおよびコンタクトホール９内に配置された導電部６２Ｄから構成されるものを指す。一方、図２に示すＴＦＴ１００におけるソース電極６Ｓは、電極部６１Ｓのみから構成されるものを指し、ドレイン電極６Ｄは電極部６１Ｄのみから構成されるものを指す。
【００７４】
上記ソース電極における導電部およびドレイン電極における導電部が形成される位置としては、酸化物半導体層に形成される低抵抗層の形成位置や、それに伴ってゲート絶縁層に形成されるコンタクトホールの位置によって適宜調整されるものであり、ソース電極およびドレイン電極における導電部と上記低抵抗層とが、界面層を介して接続するように形成されていれば特に限定されるものではない。
ソース電極６Ｓにおける導電部６２Ｓと界面層４を介して接続する低抵抗層３ａとの具体的な位置関係としては、図１に示すように、ソース電極６Ｓにおける導電部６２Ｓの下底面の内側端部および外側端部が、何れも上記低抵抗層３ａが形成された領域内にあることが好ましい。また、ドレイン電極６Ｄにおける導電部６２Ｄと界面層４を介して接続する低抵抗層３ｂとの具体的な位置関係としては、ソース電極６Ｄにおける導電部６２Ｄの下底面の内側端部および外側端部が、何れも上記低抵抗層３ｂが形成された領域内にあることが好ましい。ソース電極およびドレイン電極の各導電部が、低抵抗層が形成された領域内にない場合、寄生抵抗が増大してしまうおそれがあるからである。
【００７５】
このようなソース電極およびドレイン電極とゲート電極との位置関係としては、上記ゲート電極を挟むようにソース電極およびドレイン電極が対向して配置され、所望の効果が得られるものであったら特に限定されない。
図１に示すような構造をなすＴＦＴ１００においては、ゲート絶縁層５の表面に配置されたゲート電極７を挟むようにソース電極６Ｓおよびドレイン電極６Ｄが配置され、かつゲート電極７とソース電極６Ｓにおける電極部６２Ｓおよびドレイン電極６Ｄにおける電極部６２Ｄとが接続されないように同一面上に配置される。
また、図２に示すような構造をなすＴＦＴ１００においては、ゲート絶縁層５の表面の平面視上ソース電極６Ｓおよびドレイン電極６Ｄが、ゲート電極７に重ならないように配置されることが好ましい。
【００７６】
上述したように、ソース電極およびドレイン電極は、酸化物半導体層表面に形成された低抵抗層に接続するように配置されることにより、ソース電極からドレイン電極までのチャネル領域における寄生抵抗を抑え、電流律速を抑制することが可能なＴＦＴとすることができる。
以下、ソース電極およびドレイン電極について、電極部と導電部とに分けて詳しく説明する。
【００７７】
（１）電極部
ソース電極およびドレイン電極を構成する電極部（６１Ｓ、６１Ｄ）とは、図１に示すＴＦＴ１００では、ゲート絶縁層５の表面に形成されるものであり、図２に示すＴＦＴ１００では、界面層４の表面に、上記界面層を介して低抵抗層３を接続するように形成されるものである。
【００７８】
このようなソース電極およびドレイン電極における電極部の材料としては、所望の導電性を備えるものであれば特に限定されるものではなく、一般的にＴＦＴに用いられる導電性材料を用いることができる。このような材料の例としては、Ｔａ、Ｔｉ、Ａｌ、Ｚｒ、Ｃｒ、Ｎｂ、Ｈｆ、Ｍｏ、Ａｕ、Ａｇ、Ｐｔ、Ｍｏ−Ｔａ合金、Ｗ−Ｍｏ合金、ＩＴＯ、ＩＺＯ等の無機材料、およびＰＥＤＯＴ／ＰＳＳ等の導電性を有する有機材料を挙げることができる。
【００７９】
また、ソース電極およびドレイン電極における電極部の厚みとしては特に限定されるものではないが、通常、０．１μｍ〜１０μｍ程度である。なお、電極部の厚みとは、図１および図２に示す厚みＷを指す。
【００８０】
なお、ソース電極およびドレイン電極における電極部の形成方法としては、一般的なものと同様とすることができる。
【００８１】
（２）導電部
ソース電極およびドレイン電極を構成する導電部（６２Ｓ、６２Ｄ）とは、図１に示すＴＦＴ１００では、ゲート絶縁層５に形成されたコンタクトホール９内に形成され、界面層４を介して酸化物半導体層２に形成された低抵抗層３と接続されるものである。
【００８２】
このようなソース電極およびドレイン電極における導電部の材料は、導電性ペーストであることが好ましい。上記導電材料が導電性ペーストであることにより、インクジェット法等を用いてコンタクトホール内に上記導電部を容易に配置することが可能となるからである。
【００８３】
上記導電性ペーストとしては、上記コンタクトホール内に配置可能で、ソース電極およびドレイン電極を接続することができるものであれば、特に限定されるものではなく、具体的には、導電性高分子化合物や、樹脂材料に導電性を有する無機材料を分散させたもの等を用いることができる。
上記導電性ペーストが導電性高分子化合物である場合、上記導電性高分子化合物としては、具体的には、ポリチオフェン、ポリパラフェニレン、ポリアニリン、ポリパラフェニレンビニル等を用いることができる。
また、上記導電性ペーストが、樹脂材料に導電性を有する無機材料を分散させたものである場合は、上記導電性を有する無機材料としては、カーボン、Ａｇ、Ｃｕ、Ａｌ等を挙げることができ、本発明においては、導電率の点でＡｇ、Ｃｕ等を用いることがより好ましい。
また、上記樹脂材料としては、具体的には、アクリル樹脂、エポキシ樹脂、ウレタン樹脂等を用いることができる。
【００８４】
本発明における上記導電部の配置方法および厚みとしては、上記導電材料を配置することにより、上記ソース電極およびドレイン電極の断線を防止することができるものであれば特に限定されるものではない。
【００８５】
８．コンタクトホール
本発明におけるコンタクトホールは、コプレーナ型構造をなすＴＦＴを形成する際に、ゲート絶縁層に形成されるものであり、上記コンタクトホール内にはソース電極およびドレイン電極における導電部が形成される。
【００８６】
上記コンタクトホールの平面視上の形状としては、上記ＴＦＴのソース電極およびドレイン電極を接続させることが可能な面積を確保することができる形状であれば特に限定されるものではなく、例えば、円形状、楕円形状、多角形状等を挙げることができる。
【００８７】
本発明に用いられるコンタクトホールの大きさとしては、上記ソース電極およびドレイン電極を接続することが可能な大きさであれば特に限定されず、本発明のＴＦＴの大きさに合わせて適宜選択されるものである。
【００８８】
上記コンタクトホールの形成位置としては、図１に示すように、酸化物半導体層２に形成される低抵抗層３の位置や、それに伴って調整されるソース電極６Ｓの導電部６２Ｓおよびドレイン電極６Ｄの導電部６２Ｄの位置により適宜調整されるものである。
【００８９】
９．その他の構成
本発明のＴＦＴには、上述した構成の他にも他の構成を用いることができ、必要に応じて適宜決定されるものである。例えば、保護膜等が挙げられる。
以下、保護膜について説明する。
【００９０】
本発明に用いられる保護膜は、上記ソース電極およびドレイン電極表面にＴＦＴ全体を覆うように形成され、本発明のＴＦＴを保護するために設けられるものである。例えば、酸化物半導体層が空気中に含有される水分等に曝露されることを防止することができる。保護膜が形成されていることにより、ＴＦＴ特性の経時劣化を低減することができるのである。
【００９１】
このような保護膜の材料としては特に限定されるものではないが、例えば、酸化ケイ素、窒化ケイ素等の絶縁性無機材料、および、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等の絶縁性有機材料が用いられる。
【００９２】
保護膜の厚みおよび形成方法としては特に限定されるものではなく、一般的なものと同様とすることができる。
【００９３】
１０．用途
本発明のＴＦＴの用途としては、例えば、有機エレクトロルミネッセンス表示装置、電子ペーパー、反射型液晶表示装置、ＲＦＩＤなどの回路、およびセンサーなどに用いることができる。中でも、有機エレクトロルミネッセンス表示装置および電子ペーパーが好適である。
【００９４】
１１．ＴＦＴの製造方法
本発明のＴＦＴの製造方法としては、本発明のＴＦＴを製造でき、ＴＦＴを構成する各部材が所望の効果を得られる方法であれば特に限定されるものではない。
【００９５】
図３は、図１に示すＴＦＴの製造工程を示す工程図であり、図４は、図２に示すＴＦＴの製造工程を示す工程図である。
以下、本発明のＴＦＴの製造方法について、各工程に分けて説明する。
【００９６】
（１）酸化物半導体層形成工程
本工程は、図３（ａ）および図４（ａ）に示すように、基板１の上に酸化物半導体層２を形成する工程である。
【００９７】
酸化物半導体層を形成する方法としては、本発明のＴＦＴを構成する酸化物半導体層を形成できる方法であれば特に限定されるものではないが、酸化物半導体膜を形成した後、パターニングして不要部分を除去する方法を挙げることができる。具体的には、スパッタリング法により酸化物半導体膜の成膜した後、フォトリソグラフィ法を用いてパターニングする方法が好ましい。本発明のＴＦＴは、低温プロセスでの製造が求められているからである。
【００９８】
（２）低抵抗層形成工程
本工程は、図３（ｂ）、（ｃ）および図４（ｂ）、（ｃ）に示すように、上述した酸化物半導体層２表面に低抵抗層３を形成する工程である。
【００９９】
本発明の低抵抗層３は、図３（ｂ）および図４（ｂ）に示すように、ソース電極およびドレイン電極にそれぞれ対応して形成されるものであり、酸化物半導体層２表面にパターン状に形成されるものである。また、ソース電極に対応して形成される低抵抗層３ａおよびドレイン電極に対応して形成される低抵抗層３ｂによって、酸化物半導体層２におけるチャネル領域が画定される。
このように、低抵抗層３をパターン状に形成するために、酸化物半導体層２表面をレジスト８でマスキングをし、マスキングされていない酸化物半導体層２表面を導体化することによって低抵抗化する。低抵抗層の形成は、アルゴンガスまたはＣＦ４ガスまたはＣＨＦ３ガス等のＣを含むフッ素系ガスを含むプラズマ条件下で行う。なお、低抵抗層形成おける詳しい条件等については、「４．低抵抗層」の項で説明したものと同様とすることができるのでここでの記載は省略する。
【０１００】
低抵抗層を形成した後は、酸化物半導体層からレジストを剥離する。
【０１０１】
（３）界面層形成工程
本工程は、図３（ｄ）および図４（ｄ）に示すように、低抵抗層３が形成された酸化物半導体層２上にシランカップリング剤を有する界面層４を形成する工程である。
【０１０２】
シランカップリング剤を有する界面層を酸化物半導体層上に形成する方法としては、シランカップリング剤を噴霧または蒸気状態で酸化物半導体層の表面にある水酸基と吸着もしくは反応させる方法、酸化物半導体層が形成された基板をステンレスバット等に入れた液体状のシランカップリング剤に浸して酸化物半導体層の表面にある水酸基と吸着もしくは反応させる方法を挙げることができる。
【０１０３】
（４）ゲート絶縁層、ソース電極およびドレイン電極形成工程
本工程は、図３（ｅ）、（ｆ）および図４（ｅ）、（ｆ）に示すように、ゲート絶縁層５、ソース電極６Ｓおよびドレイン電極６Ｄを形成する工程である。
なお本工程は、図１に示すＴＦＴ１００の製造工程（図３参照）および図２に示すＴＦＴ１００の製造工程（図４）の二つの態様に分けることができる。以下、各態様に分けて説明する。
【０１０４】
（ａ）第１態様
本態様は図１に示すＴＦＴ１００の製造工程（図３参照）において、ゲート絶縁層５、ソース電極６Ｓおよびドレイン電極６Ｄを形成する工程である。図３（ｅ）、（ｆ）に示すように、酸化物半導体層２表面に界面層４を形成した後、酸化物半導体層２および界面層４を覆うように樹脂を含有するゲート絶縁層５を形成し、次いで、ゲート絶縁層５にあけられたコンタクトホール９中の導電材を介して、酸化物半導体層２表面の低抵抗層３と接続するようにソース電極６Ｓおよびドレイン電極６Ｄが配置される。
【０１０５】
本態様のゲート絶縁層は樹脂を有するため、低温プロセスでの製造が求められる。
低温プロセスでのゲート絶縁層の形成方法としては、塗布法、ＤＣスパッタリング法、パルスプラズマＣＶＤ法等を挙げることができる。
塗布法としては、スピンコート法、ディップコート法、ダイコート法等を挙げることができる。また、ＤＣスパッタリング法によるゲート絶縁層の形成方法は、ターゲット（原料）に電子やイオンが衝突し、はじき飛ばされたターゲットの粒子が付着することによりゲート絶縁層を形成する方法である。パルスプラズマＣＶＤ法によるゲート絶縁層の形成方法は、装置のフィラメントから放出される熱電子によってガス成分をプラズマ化してゲート絶縁層を形成する方法である。
【０１０６】
このような方法を用いてゲート絶縁層が形成された後、図３（ｅ）に示すように、フォトリソグラフィ法を用いて選択的にエッチングし、コンタクトホール９を形成する。
【０１０７】
次いで、コンタクトホールの形成により露出した界面層を介して、酸化物半導体層における低抵抗層と接続するようにソース電極およびドレイン電極を形成する。
具体的には、ゲート絶縁層に形成されたコンタクトホール内に導電材が配置され、ソース電極およびドレイン電極における導電部が形成される。
【０１０８】
ソース電極およびドレイン電極の形成方法としては、電極材料の種類に応じた成膜方法およびパターニング方法が用いられる。ソース電極およびドレイン電極が金属材料や導電性材料である場合には、成膜方法としてスパッタリング法や各種ＣＶＤ法等が適用でき、パターニング方法としてフォトリソグラフィ法が適用できるが、本発明においては低温プロセスでの製造が求められるため、低温での成膜が可能なスパッタリング法やプラズマＣＶＤ法を用いることが好ましい。
また、ソース電極およびドレイン電極が導電性高分子である場合には、成膜方法として真空蒸着法やパターン印刷法等を適用でき、パターニング方法としてはフォトリソグラフィ法が適用できる。
【０１０９】
（ｂ）第２態様
本態様は図２に示すＴＦＴ１００の製造工程（図４参照）において、ゲート絶縁層５、ソース電極６Ｓおよびドレイン電極６Ｄを形成する工程である。図４（ｅ）、（ｆ）に示すように、酸化物半導体層２表面に界面層４を形成した後、酸化物半導体層２および界面層４を覆うようにソース電極６Ｓおよびドレイン電極６Ｄが配置される。ソース電極６Ｓおよびドレイン電極６Ｄが形成された後、表面に界面層４が形成された酸化物半導体層２およびソース電極６Ｓ、ドレイン電極６Ｄを覆うようにゲート絶縁層５が形成される。
【０１１０】
ゲート絶縁層、ソース電極およびドレイン電極の詳しい形成方法としては、第１態様と同様とすることができるので、ここでの記載は省略する。
【０１１１】
（５）ゲート電極形成工程
本工程は、図３（ｆ）および図４（ｇ）に示すように、ゲート絶縁層５の表面にゲート電極７を形成する工程である。なお、ゲート電極７は、ゲート絶縁層５表面の平面視上チャネル領域に相当する領域に形成される。
【０１１２】
ゲート電極の形成方法としては、電極材料の種類に応じた成膜方法およびパターニング方法が用いられる。ゲート電極が金属材料や導電性材料である場合には、成膜方法としてスパッタリング法や各種ＣＶＤ法等が適用でき、パターニング方法としてフォトリソグラフィ法が適用できるが、本発明においては低温プロセスでの製造が求められるため、低温での成膜が可能なスパッタリング法やプラズマＣＶＤ法を用いることが好ましい。
また、ゲート電極が導電性高分子である場合には、成膜方法として真空蒸着法やパターン印刷法等を適用でき、パターニング方法としてはフォトリソグラフィ法が適用できる。
【０１１３】
（６）その他の工程
本発明のＴＦＴの製造方法におけるその他の工程としては、必要に応じて適宜追加できるものであり、例えば、保護膜を形成する工程を挙げることができる。
【０１１４】
保護膜形成工程は、本発明のＴＦＴを形成した後に、ＴＦＴ全体を覆うように保護膜を形成する工程である。
【０１１５】
このような保護膜の形成方法としては、本発明のＴＦＴが所望の効果を得られるものであれば特に限定されるものではなく、例えば、スパッタリング法、化学気相成長法（ＣＶＤ法）等を挙げることができる。
【０１１６】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【実施例】
【０１１７】
以下、実施例を挙げて本発明を具体的に説明する。
【０１１８】
［実施例］
図３は実施例における製造工程の一例を示した工程図である。図３を用いて各工程についてそれぞれ説明する。
【０１１９】
厚さ０．７ｍｍのガラス基板１上に、厚さ２５ｎｍの酸化物半導体層（酸化インジウムガリウム亜鉛）２をスパッタリング法（ターゲット組成：Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、圧力０．４Ｐａ、Ｏ２流量９．８ｓｃｃｍ、ＲＦ５００Ｗ）で成膜し、その後、フォトリソグラフィ法によりパターニングして酸化物半導体層（酸化インジウムガリウム亜鉛）２をアイランド化した（図３（ａ）参照）。パターニングは、酸性混合溶液を用いたウエットエッチングで行った。
【０１２０】
次に、全面に感光性レジスト材料を塗布した後に露光、現像して、酸化物半導体層２において低抵抗層３を形成する領域に相当する箇所を開口部とするレジスト８を設けた。次いで、酸化物半導体層２の表面にレジスト８を設けた後、露出した領域を導体化し、低抵抗層３を形成した（図３（ｂ）参照）。
このときの導体化処理は、３．０Ｐａ、Ａｒ：５０ｍＬ／ｍｉｎ、ＲＦ３００Ｗ、１８０ｓｅｃの条件でプラズマ照射を行った。この導体化処理により、酸化物半導体層中の酸素欠損が生じ、その結果、半導体特性から導体特性に変化させることができる。
【０１２１】
その後、レジスト８をアルカリ溶剤または有機溶剤（ここではアルカリ溶剤）で除去した（図３（ｃ）参照）。
【０１２２】
次いで、常温常圧のデシケータ内にシャーレを置き、シャーレ内に１，１，１，３，３，３−ヘキサメチルジシラザン（ＨｍＤＳ）を入れて放置し、気化させることで、デシケータ内にＨｍＤＳを充満させた。その後、酸化物半導体層２が形成された基板を１００℃で加熱し、ＨｍＤＳが充満したデシケータ内に投入した。投入して１〜１０分後に基板をデシケータから取り出した。これにより、酸化物半導体層２（酸化インジウムガリウム亜鉛）の表面にある水酸基に１，１，１，３，３，３−ヘキサメチルジシラザン（ＨｍＤＳ）を吸着もしくは反応させて界面層４を形成した（図３（ｄ）参照）。
【０１２３】
次いで、塗布法により厚み１０００ｎｍの樹脂（新日鐵化学社Ｖ２５９ＰＡ）を有するゲート絶縁層５を形成した。その後、全面に感光性レジスト材料を塗布した後に露光、現像してゲート絶縁層５にコンタクトホール９を形成する部位を開口部とするようにマスキングをし、そこにＣＦ４とＯ２ガスを用いたドライエッチングによりエッチングを行って、ゲート絶縁層５にコンタクトホール９を形成した（図３（ｅ）参照）。
【０１２４】
コンタクトホール９を形成した基板全面にスパッタリング法（圧力０．５Ｐａ、Ａｒ流量１０．８ｓｃｃｍ、ＤＣ９００Ｗ）を用いてＴｉを成膜した。Ｔｉ膜に感光性レジスト材料を塗布した後に露光、現像、エッチングを施し、ソース電極、ドレイン電極、ゲート電極を同時に形成した。その後、有機溶剤でパターン上に残った感光性レジストを除去した（図３（ｆ）参照）。
【０１２５】
［比較例］
界面層を除いたこと以外は、実施例と同様にしてＴＦＴを作製した。
【０１２６】
［評価結果］
実施例で得られたＴＦＴ１００は、界面層４により酸化物半導体層２と樹脂を有するゲート絶縁層５の両者が結合し、密着性が向上する。これにより、図５（ａ）、（ｂ）に示すように、比較例により得られたＴＦＴと比べて、スイッチング制御が可能な優れた安定性を有するＴＦＴとすることができた。
【符号の説明】
【０１２７】
１ … 基板
２ … 酸化物半導体層
３、３ａ、３ｂ … 低抵抗層
４ … 界面層
５ … ゲート絶縁層
６Ｓ … ソース電極
６Ｄ … ドレイン電極
６１Ｓ、６１Ｄ … 電極部
６２Ｓ、６２Ｄ … 導電部
７ … ゲート電極
８ … レジスト
９ … コンタクトホール
１００ … 薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
Ｃ … チャネル領域
Ｗ … 電極部の厚み
ＬＳ … ソース電極の外側端部からゲート電極の外側端部までの領域
ＬＤ … ドレイン電極の外側端部からゲート電極の外側端部までの領域
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置された酸化物半導体層と、
前記酸化物半導体層表面にチャネル領域となる間隔を空けて形成された二つの低抵抗層と、
前記酸化物半導体層上の一部に形成され、シランカップリング剤を有する界面層と、
前記界面層を介して前記二つの低抵抗層とそれぞれ接続するように配置されたソース電極およびドレイン電極と、
前記界面層を覆うように形成され、樹脂を含有するゲート絶縁層と、
前記チャネル領域を含むように前記ゲート絶縁層上に形成されたゲート電極と、
を有することを特徴とする薄膜トランジスタ。
【請求項１】
基板と、
前記基板上に配置された酸化物半導体層と、
前記酸化物半導体層表面にチャネル領域となる間隔を空けて形成された二つの低抵抗層と、
前記酸化物半導体層上の一部に形成され、シランカップリング剤を有する界面層と、
前記界面層を介して前記二つの低抵抗層とそれぞれ接続するように配置されたソース電極およびドレイン電極と、
前記界面層を覆うように形成され、樹脂を含有するゲート絶縁層と、
前記チャネル領域を含むように前記ゲート絶縁層上に形成されたゲート電極と、
を有することを特徴とする薄膜トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−４８６７（Ｐ２０１３−４８６７Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３６４９４（Ｐ２０１１−１３６４９４）
【出願日】平成２３年６月２０日（２０１１．６．２０）
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月２０日（２０１１．６．２０）
【出願人】（０００００２８９７）大日本印刷株式会社 (14,506)
【Ｆターム（参考）】
[ Back to top ]