貴金属膜の成膜装置及び貴金属膜の成膜方法
【課題】基板に形成されたホールの内部にスパッタリングにより成膜した貴金属膜の厚みを、ホールの両サイドで対称なものとすることができ、したがって、貴金属膜に断線等の不具合が生じる虞がなく、信頼性をより向上させることができる貴金属膜の成膜装置及び貴金属膜の成膜方法を提供する。
【解決手段】本発明の貴金属膜の成膜装置は、基板２３に形成されたホールの内部に貴金属膜をスパッタリングにより成膜する装置であり、ターゲット２４と、このターゲット２４に対向配置されるステージ２２と、ターゲット２４にスパッタリング電力Ｐｔ（Ｗ）を印加する電源２６とを備え、ターゲットの直径Ｔと、ターゲット２４とステージ２２上の基板２３との距離Ｌとの比Ｌ／Ｔを、０．５以上かつ１．５以下の範囲で変更可能とした。
【解決手段】本発明の貴金属膜の成膜装置は、基板２３に形成されたホールの内部に貴金属膜をスパッタリングにより成膜する装置であり、ターゲット２４と、このターゲット２４に対向配置されるステージ２２と、ターゲット２４にスパッタリング電力Ｐｔ（Ｗ）を印加する電源２６とを備え、ターゲットの直径Ｔと、ターゲット２４とステージ２２上の基板２３との距離Ｌとの比Ｌ／Ｔを、０．５以上かつ１．５以下の範囲で変更可能とした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貴金属膜の成膜装置及び貴金属膜の成膜方法に関し、更に詳しくは、ＦｅＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性抵抗変化型記憶素子等の不揮発性半導体記憶素子に好適に用いられ、内部に空隙やクラック等の欠陥が無くかつ緻密な貴金属膜を成膜することが可能な貴金属膜の成膜装置及び貴金属膜の成膜方法に関するものである。
【背景技術】
【０００２】
近年、携帯用電話機や携帯用情報端末等の携帯用機器においては、画像データ等の多量の情報を取り扱うニーズが高まっており、これらの携帯用機器に搭載される記憶素子についても、高速、低消費電力、大容量かつ小型の不揮発性半導体記憶素子（不揮発性メモリ）への要求が高まっている。中でも、カルコゲン化合物の結晶状態により抵抗値が変化する不揮発性抵抗変化型記憶素子（不揮発性抵抗変化型メモリ）は、高集積化かつ不揮発動作可能な記憶素子として注目を集めている（例えば、特許文献１等参照）。この不揮発性抵抗変化型記憶素子は、記録層となるカルコゲナイド膜を２つの電極で挟持した単純な構造で、室温にても記録状態を安定に維持することができるので、１０年を越える記憶保持も十分可能な優れた記憶素子である。
【０００３】
図８は、従来のＦｅＲＡＭの電極構造の一例を示す断面図であり、この図では、電極構造を分かり易くするために、この電極の上部構造である強誘電体層及び上部電極を省略してある。図において、１はシリコンウエハ等の基板、２は基板１の表面に形成されたホール、３は基板１の表面及びホール２の側面及び底面に形成された酸化膜からなる絶縁膜、４は絶縁膜３上にスパッタリングにより成膜された貴金属膜からなる電極である。この貴金属膜は、信頼性の点からＰｔが主に用いられている。
この電極４を形成する場合、通常のスパッタリング装置を用いて成膜すると、ホール３内の側壁及び底部に均一な厚みの電極４を成膜することが難しく、しかも、電極の厚みがホール２の内部より開口付近の方が厚くなってしまう、いわゆるオーバーハングが生じるという問題点があり、そこで、この問題点を解消する成膜方法として、ロングスロースパッタリング（ＬＴＳ）装置（以下、ＬＴＳ装置と略記）による成膜方法が用いられている。
【０００４】
図９は、従来のＬＴＳ装置を示す断面図であり、図において、１１は真空チャンバ（図示略）内に設けられた略円筒状のシールド部材、１２はシールド部材１１の下方に設けられた静電チャック付きウエハステージ、１３はウエハステージ１２に静電チャックにより固定されたシリコンウエハ等の基板、１４はシールド部材１１の上部かつウエハステージ１２上の基板１３に対向して配置されたターゲット、１５はターゲット１４の上方に設けられターゲット１４を磁力により固定するためのマグネット、１６はターゲット１４にスパッタリング電力Ｐｔ（Ｗ）を印加する電源、１７は基板１３上に形成されたプラズマ、１８はスパッタ粒子である。
このＬＴＳ装置は、アスペクト比が０．５〜４程度のホールに対しても厚みが均一な貴金属膜を成膜することができる。
【特許文献１】特開２００４−３４８９０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、従来のＬＴＳ装置により成膜された電極では、ホールの中心部においては、ターゲットのセンタ部分からはもちろんのこと、ターゲットの両サイド（ターゲットエッジ）からもスパッタ粒子がホール内に斜めに入射するために対称的に成膜されるが、ホールの両端部においては、そのホールの直上（ターゲットエッジ）からの入射が主となり、さらにターゲットセンタ、反対側のターゲットエッジからの斜め入射により成膜され、したがって、ホール内に成膜される電極の厚みがホールの両サイドで互いに異なった非対称なものとなるという問題点があった。
このように、電極の厚みが非対称となった場合には、後工程で熱処理により結晶化した場合、電極が断線する虞があり、電極、すなわち記憶素子の信頼性を低下させる虞があった。
【０００６】
本発明は、上記の課題を解決するためになされたものであって、基板に形成されたホールの内部にスパッタリングにより成膜した貴金属膜の厚みを、ホールの両サイドで対称なものとすることができ、したがって、貴金属膜に断線等の不具合が生じる虞がなく、信頼性をより向上させることができる貴金属膜の成膜装置及び貴金属膜の成膜方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明者等は、基板に形成されたホール内に貴金属膜をスパッタリングにより成膜する方法について鋭意検討を行った結果、貴金属膜と同一組成のターゲットの直径をＴ、このターゲットと基板との間の距離をＬとした場合に、距離Ｌとターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下とすれば、ホール内に成膜した貴金属膜の厚みを、ホールの両サイドで対称なものとすることができ、よって、貴金属膜に断線等の不具合が生じる虞もなくなり、信頼性をより向上させることが可能であることを見出し、本発明を完成するに至った。
【０００８】
すなわち、本発明の貴金属膜の成膜装置は、基板に形成されたホールの内部に絶縁膜を介して貴金属膜をスパッタリングにより成膜する装置であって、真空チャンバ内に配置されるターゲットと、この真空チャンバ内かつ前記ターゲットに対向して配置される基板固定用のステージと、前記ターゲットにスパッタリング電力Ｐｔ（Ｗ）を印加する電源とを備え、前記ターゲットの直径をＴ、このターゲットと前記ステージ上の基板との間の距離をＬとした場合に、前記距離Ｌと前記ターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下の範囲で変更可能としたことを特徴とする。
【０００９】
この貴金属膜の成膜装置は、前記ステージにバイアス電力を印加する電源を設けてなることを特徴とする。
【００１０】
本発明の貴金属膜の成膜方法は、基板に形成されたホールの内部に絶縁膜を介して貴金属膜をスパッタリングにより成膜する方法であって、
前記貴金属膜と同一組成のターゲットの直径をＴ、このターゲットと前記基板との間の距離をＬとした場合に、前記距離Ｌと前記ターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下としたことを特徴とする。
【００１１】
前記基板にバイアス電力を印加し、前記ターゲットにスパッタリング電力を印加することが好ましい。
前記基板の表面積をＳｓ（ｃｍ２）、そのバイアス電力をＰｓ（Ｗ）、前記ターゲットの表面積をＳｔ（ｃｍ２）、そのスパッタリング電力をＰｔ（Ｗ）としたとき、前記基板のパワー密度Ｄｓの前記ターゲットのパワー密度Ｄｔに対する比Ｄｓ／Ｄｔは、下記の式（１）
０≦Ｄｓ／Ｄｔ＝（Ｐｓ×Ｓｔ）／（Ｐｔ×Ｓｓ）≦０．３ …（１）
を満たすことが好ましい。
【００１２】
前記基板のパワー密度Ｄｓ及び前記ターゲットのパワー密度Ｄｔを最適化することにより、前記ホール内に前記貴金属膜を密に充填することが好ましい。
前記貴金属膜は、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ａｇの群から選択される１種または２種以上を含有してなることが好ましい。
前記貴金属膜は、不揮発性半導体記憶素子の導電膜であることが好ましい。
【発明の効果】
【００１３】
本発明の貴金属膜の成膜装置によれば、ターゲットの直径をＴ、このターゲットとステージ上の基板との間の距離をＬとした場合に、この距離Ｌとターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下の範囲で変更可能としたので、ホールの両端部においても、このホール内に成膜される貴金属膜の厚みをホールの両サイドにて対称となるように成膜することができる。したがって、この貴金属膜を熱処理して結晶化した場合においても、亀裂、破断等が生じる虞が無く、しかも信頼性が向上した貴金属膜を成膜することができる。
【００１４】
本発明の貴金属膜の成膜方法によれば、貴金属膜と同一組成のターゲットの直径をＴ、このターゲットと前記基板との間の距離をＬとした場合に、この距離Ｌとターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下としたので、ホールの両端部においても、このホール内に成膜される貴金属膜の厚みをホールの両サイドにて対称なものとすることができる。したがって、この貴金属膜を熱処理して結晶化した場合においても、貴金属膜に亀裂、破断等が生じる虞が無く、この貴金属膜の信頼性を向上させることができる。
さらに、この貴金属膜をＦｅＲＡＭ等の不揮発性抵抗変化型記憶素子等の不揮発性半導体記憶素子に適用すれば、この記憶素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の貴金属膜の成膜装置及び貴金属膜の成膜方法を実施するための最良の形態について説明する。
なお、この形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。
【００１６】
「第１の実施形態」
図１は、本発明の第１の実施形態の貴金属膜の成膜装置であるロングスロースパッタリング（ＬＴＳ）装置を示す概略断面図であり、基板に形成されたホールの内部に絶縁膜を介して貴金属膜をスパッタリングにより成膜する装置である。
【００１７】
図において、２１は真空チャンバ（図示略）内に設けられ２つの筒状部材２１ａ、２１ｂにより構成された略円筒状のシールド部材、２２はシールド部材２１の下方に設けられた静電チャック付きステージ、２３はステージ２２に静電チャックにより固定された基板、２４はシールド部材２１の上部かつステージ２２上の基板２３に対向して配置されたターゲット、２５はターゲット２４の上方に設けられターゲット２４を磁力により固定するためのマグネット、２６はターゲット２４にスパッタリング電力Ｐｔ（Ｗ）を印加する電源、２７は基板２３上に形成されたプラズマ、２８はターゲット２４から叩き出された貴金属イオン、２９はアルゴン等の中性粒子である。
【００１８】
このターゲット２４と基板２３との間の距離をＬ（ｍ）、このターゲット２４の直径をＴ（ｍ）とすると、この距離Ｌとターゲット２４の直径Ｔとの比Ｌ／Ｔは、０．５以上かつ１．５以下、好ましくは０．７以上かつ１．３以下の範囲で変更可能とされている。
【００１９】
このターゲット２４としては、成膜する貴金属膜と同一組成の材料からなるターゲット材が好適であり、例えば、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ａｇの群から選択される１種または２種以上を含有してなるターゲット材が好適に用いられる。より具体的には、Ｐｔ及び不可避不純物からなるＰｔターゲット、Ｐｔ−Ｒｈ合金からなるＰｔ−Ｒｈターゲット、Ｐｔ−Ｒｕ合金からなるＰｔ−Ｒｕターゲット、Ａｇ−Ｐｄ合金からなるＡｇ−Ｐｄターゲット等が挙げられる。
【００２０】
基板２３としては、貴金属膜を成膜するためのホールを有するものであればよく、例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory：不揮発性抵抗変化型記憶素子）を作製する際に用いられるシリコンウエハが挙げられる。
図２は、ＦｅＲＡＭ用のシリコンウエハを示す断面図であり、このシリコンウエハ３１の表面３１ａには、ホール３２が複数本互いに平行に形成され、これら表面３１ａ上及びホール３２、３２の内面には、酸化処理により生成された酸化ケイ素からなる絶縁膜３３が形成されている。このホール３２の形状としては、例えば、幅（Ｗ）が０．０５〜１μｍ、深さ（Ｄ）が０．０５〜４μｍである。
【００２１】
次に、上記のＬＴＳ装置を用いて、図２に示すシリコンウエハ３１のホール３２内に貴金属膜を成膜する。
この成膜に際しては、電源２６を用いてターゲット２４にスパッタリング電力Ｐｔ（Ｗ）を印加して基板２３上にプラズマを生じさせ、ターゲット２４から叩き出された貴金属イオン２８を基板２３上に堆積させる。
【００２２】
このスパッタリングの際に、距離Ｌとターゲット２４の直径Ｔとの比Ｌ／Ｔ、及びスパッタリング電力Ｐｔ（Ｗ）を最適化することにより、図３に示すように、ターゲット２４から叩き出される貴金属イオン２８の入射方向の成膜圧力を高め、この貴金属イオン２８をホール３２内で散乱させ、ホール３２内の絶縁膜３３上に貴金属膜３４を成膜する。
貴金属イオン２８は、ホール３２内で散乱する間に、その進行方向がランダムとなり、貴金属イオン２８個々の進行方向が全体で均らされたものとなり、その結果、ホール３２内の貴金属膜３４の膜厚がホール３２の両サイドで互いに略一致したものとなり、貴金属膜３４の対称性が向上する。
以上により、図４に示すように、シリコンウエハ３１のホール３２の絶縁膜３３上に対称性に優れた貴金属膜３４を成膜することができる。
【００２３】
次に、本実施形態の貴金属膜のスパッタリング方法について、本発明者等が行った実験結果について説明する。
図５は、シリコンウエハのホールの絶縁膜上にＰｔ膜を成膜したときの、ターゲットとシリコンウエハとの間の距離Ｌ（ｍ）とターゲットの直径Ｔ（ｍ）との比Ｌ／Ｔと、被覆率（ｔＢ／ｔｉ）及びスパッタリングレートとの関係を示す図である。ここで、被覆率（ｔＢ／ｔｉ）とは、ホールの絶縁膜上にＰｔ膜を成膜したとき、ホールの底面に成膜されたＰｔ膜の膜厚（ｔＢ）と、ホール外の絶縁膜上に成膜されたＰｔ膜の膜厚（ｔｉ）との比である。
ここでは、Ｐｔターゲットの直径を３００ｍｍ、電源２６のＤＣ電力を１．０ｋＷ、シリコンウエハの温度を３００℃とした。
【００２４】
図５によれば、Ｐｔ膜の面内均一性を確保するために被覆率（ｔＢ／ｔｉ）を０．５７以上とした場合、Ｌ／Ｔは０．５以上となる。また、Ｐｔ膜の生産性を考慮してスパッタリングレートを１．０とした場合、Ｌ／Ｔは１．４以下となる。したがって、被覆率（ｔＢ／ｔｉ）及びスパッタリングレートの双方を満足するＬ／Ｔの範囲は、０．５以上かつ１．４以下、好ましくは０．６以上かつ１．２以下となる。
【００２５】
以上説明したように、本実施形態のＬＴＳ装置によれば、ターゲット２４とシリコンウエハ３１との間の距離をＬ（ｍ）、このターゲット２４の直径をＴ（ｍ）としたとき、この距離Ｌとターゲット２４の直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下の範囲で変更可能としたので、スパッタリングレートを最適条件に維持したまま、シリコンウエハ３１のホール３２の絶縁膜３３上に対称性に優れた貴金属膜３４を成膜することができる。
【００２６】
本実施形態の貴金属膜の成膜方法によれば、貴金属膜３４と同一組成のターゲットの直径をＴ、このターゲットとシリコンウエハ３１との間の距離をＬとした場合に、この距離Ｌとターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下としたので、ホール３２の両端部においても、このホール３２内に成膜される貴金属膜３４の厚みをホール３２の両サイドにて対称なものとすることができる。したがって、この貴金属膜３４を熱処理して結晶化した場合においても、貴金属膜３４に亀裂、破断等が生じる虞が無く、この貴金属膜３４の信頼性を向上させることができる。
さらに、この貴金属膜３４をＦｅＲＡＭ等の不揮発性抵抗変化型記憶素子等の不揮発性半導体記憶素子に適用すれば、この記憶素子の信頼性を向上させることができる。
【００２７】
「第２の実施形態」
図６は、本発明の第２の実施形態の貴金属膜の成膜装置であるバイアス−ロングスロースパッタリング（Ｂ−ＬＴＳ）装置を示す概略断面図であり、本実施形態のＢ−ＬＴＳ装置が第１の実施形態のＬＴＳ装置と異なる点は、ステージ２２に高周波のバイアス電力を印加する電源４１を設けた点であり、その他の構成要素については第１の実施形態のＬＴＳ装置と全く同様であるから説明を省略する。
【００２８】
次に、上記のＢ−ＬＴＳ装置を用いて、図２に示すシリコンウエハ３１のホール３２内に貴金属膜を成膜する。
この成膜に際しては、対称性に優れた緻密な貴金属膜を成膜するために、電源４１を用いて基板２３にバイアス電力Ｐｓ（Ｗ）を印加するとともに、電源２６を用いてターゲット２４にスパッタリング電力Ｐｔ（Ｗ）を印加して基板２３上にプラズマを生じさせ、ターゲット２４から叩き出された貴金属イオン２８を基板２３上に堆積させる。
【００２９】
これらバイアス電力Ｐｓ（Ｗ）及びスパッタリング電力Ｐｔ（Ｗ）を最適化するためには、基板２３の表面積をＳｓ（ｃｍ２）、そのバイアス電力をＰｓ（Ｗ）、ターゲット２４の表面積をＳｔ（ｃｍ２）、そのスパッタリング電力をＰｔ（Ｗ）としたとき、基板２３のパワー密度Ｄｓのターゲット２４のパワー密度Ｄｔに対する比Ｄｓ／Ｄｔは、下記の式（１）
０≦Ｄｓ／Ｄｔ＝（Ｐｓ×Ｓｔ）／（Ｐｔ×Ｓｓ）≦０．３ …（１）
を満たす必要がある。
【００３０】
これらバイアス電力Ｐｓ（Ｗ）及びスパッタリング電力Ｐｔ（Ｗ）を最適化することにより、スパッタの際に貴金属イオンをホール内に引き込んで、このホール内の底部を再スパッタする。これにより、成膜過程の貴金属膜のカバレッジが向上することとなる。
以上により、対称性が優れ緻密性にも優れた貴金属膜を成膜することができる。
【００３１】
次に、本実施形態の貴金属膜のスパッタリング方法について、本発明者等が行った実験結果について説明する。
図７は、シリコンウエハのホールの絶縁膜上にＰｔ膜を成膜したときの、シリコンウエハのパワー密度Ｄｓのターゲットのパワー密度Ｄｔに対する比Ｄｓ／Ｄｔと、被覆率（ｔＢ／ｔｉ）との関係を示す図である。
ここでは、Ｐｔターゲットの直径を３００ｍｍ、電源２６のＤＣ電力を１．０ｋＷ、電源４１の高周波電力を０．１ｋＷ、シリコンウエハの温度を３００℃とした。
【００３２】
図７によれば、Ｐｔ膜の面内均一性を確保するために被覆率（ｔＢ／ｔｉ）を０．７以上とした場合、（Ｐｓ×Ｓｔ）／（Ｐｔ×Ｓｓ）は０．３以下となる。したがって、基板２３のパワー密度Ｄｓのターゲット２４のパワー密度Ｄｔに対する比Ｄｓ／Ｄｔは、上記の式（１）を満たすことが分かる。
【００３３】
本実施形態のＢ−ＬＴＳ装置においても、第１の実施形態のＬＴＳ装置と同様の効果を奏することができる。
特に、ステージ２２にバイアス電力を印加する電源４１を設けたので、成膜過程の貴金属膜のカバレッジを向上させることができ、対称性がさらに優れた緻密な貴金属膜を成膜することができる。
【００３４】
本実施形態の貴金属膜の成膜方法によれば、基板２３の表面積をＳｓ（ｃｍ２）、そのバイアス電力をＰｓ（Ｗ）、ターゲット２４の表面積をＳｔ（ｃｍ２）、そのスパッタリング電力をＰｔ（Ｗ）としたとき、基板２３のパワー密度Ｄｓのターゲット２４のパワー密度Ｄｔに対する比Ｄｓ／Ｄｔが、下記の式（１）
０≦Ｄｓ／Ｄｔ＝（Ｐｓ×Ｓｔ）／（Ｐｔ×Ｓｓ）≦０．３ …（１）
を満たすとしたので、成膜過程の貴金属膜のカバレッジを向上させることができ、対称性に優れた緻密な貴金属膜を成膜することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態のＬＴＳ装置を示す概略断面図である。
【図２】ＦｅＲＡＭ用のシリコンウエハを示す断面図である。
【図３】本発明の第１の実施形態の貴金属膜の成膜過程を示す断面図である。
【図４】本発明の第１の実施形態の貴金属膜の成膜過程を示す断面図である。
【図５】比Ｌ／Ｔと、被覆率（ｔＢ／ｔｉ）及びスパッタリングレートとの関係を示す図である。
【図６】本発明の第２の実施形態のＢ−ＬＴＳ装置を示す概略断面図である。
【図７】比（Ｐｓ×Ｓｔ）／（Ｐｔ×Ｓｓ）と、被覆率（ｔＢ／ｔｉ）との関係を示す図である。
【図８】従来のＦｅＲＡＭの電極構造の一例を示す断面図である。
【図９】従来のＬＴＳ装置を示す断面図である。
【符号の説明】
【００３６】
２１ シールド部材
２１ａ、２１ｂ 筒状部材
２２ ステージ
２３ 基板
２４ ターゲット
２５ マグネット
２６ 電源
２７ プラズマ
２８ 貴金属イオン
２９ 中性粒子
３１ シリコンウエハ
３１ａ 表面
３２ ホール
３３ 絶縁膜
４１ 電源
【技術分野】
【０００１】
本発明は、貴金属膜の成膜装置及び貴金属膜の成膜方法に関し、更に詳しくは、ＦｅＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性抵抗変化型記憶素子等の不揮発性半導体記憶素子に好適に用いられ、内部に空隙やクラック等の欠陥が無くかつ緻密な貴金属膜を成膜することが可能な貴金属膜の成膜装置及び貴金属膜の成膜方法に関するものである。
【背景技術】
【０００２】
近年、携帯用電話機や携帯用情報端末等の携帯用機器においては、画像データ等の多量の情報を取り扱うニーズが高まっており、これらの携帯用機器に搭載される記憶素子についても、高速、低消費電力、大容量かつ小型の不揮発性半導体記憶素子（不揮発性メモリ）への要求が高まっている。中でも、カルコゲン化合物の結晶状態により抵抗値が変化する不揮発性抵抗変化型記憶素子（不揮発性抵抗変化型メモリ）は、高集積化かつ不揮発動作可能な記憶素子として注目を集めている（例えば、特許文献１等参照）。この不揮発性抵抗変化型記憶素子は、記録層となるカルコゲナイド膜を２つの電極で挟持した単純な構造で、室温にても記録状態を安定に維持することができるので、１０年を越える記憶保持も十分可能な優れた記憶素子である。
【０００３】
図８は、従来のＦｅＲＡＭの電極構造の一例を示す断面図であり、この図では、電極構造を分かり易くするために、この電極の上部構造である強誘電体層及び上部電極を省略してある。図において、１はシリコンウエハ等の基板、２は基板１の表面に形成されたホール、３は基板１の表面及びホール２の側面及び底面に形成された酸化膜からなる絶縁膜、４は絶縁膜３上にスパッタリングにより成膜された貴金属膜からなる電極である。この貴金属膜は、信頼性の点からＰｔが主に用いられている。
この電極４を形成する場合、通常のスパッタリング装置を用いて成膜すると、ホール３内の側壁及び底部に均一な厚みの電極４を成膜することが難しく、しかも、電極の厚みがホール２の内部より開口付近の方が厚くなってしまう、いわゆるオーバーハングが生じるという問題点があり、そこで、この問題点を解消する成膜方法として、ロングスロースパッタリング（ＬＴＳ）装置（以下、ＬＴＳ装置と略記）による成膜方法が用いられている。
【０００４】
図９は、従来のＬＴＳ装置を示す断面図であり、図において、１１は真空チャンバ（図示略）内に設けられた略円筒状のシールド部材、１２はシールド部材１１の下方に設けられた静電チャック付きウエハステージ、１３はウエハステージ１２に静電チャックにより固定されたシリコンウエハ等の基板、１４はシールド部材１１の上部かつウエハステージ１２上の基板１３に対向して配置されたターゲット、１５はターゲット１４の上方に設けられターゲット１４を磁力により固定するためのマグネット、１６はターゲット１４にスパッタリング電力Ｐｔ（Ｗ）を印加する電源、１７は基板１３上に形成されたプラズマ、１８はスパッタ粒子である。
このＬＴＳ装置は、アスペクト比が０．５〜４程度のホールに対しても厚みが均一な貴金属膜を成膜することができる。
【特許文献１】特開２００４−３４８９０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、従来のＬＴＳ装置により成膜された電極では、ホールの中心部においては、ターゲットのセンタ部分からはもちろんのこと、ターゲットの両サイド（ターゲットエッジ）からもスパッタ粒子がホール内に斜めに入射するために対称的に成膜されるが、ホールの両端部においては、そのホールの直上（ターゲットエッジ）からの入射が主となり、さらにターゲットセンタ、反対側のターゲットエッジからの斜め入射により成膜され、したがって、ホール内に成膜される電極の厚みがホールの両サイドで互いに異なった非対称なものとなるという問題点があった。
このように、電極の厚みが非対称となった場合には、後工程で熱処理により結晶化した場合、電極が断線する虞があり、電極、すなわち記憶素子の信頼性を低下させる虞があった。
【０００６】
本発明は、上記の課題を解決するためになされたものであって、基板に形成されたホールの内部にスパッタリングにより成膜した貴金属膜の厚みを、ホールの両サイドで対称なものとすることができ、したがって、貴金属膜に断線等の不具合が生じる虞がなく、信頼性をより向上させることができる貴金属膜の成膜装置及び貴金属膜の成膜方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明者等は、基板に形成されたホール内に貴金属膜をスパッタリングにより成膜する方法について鋭意検討を行った結果、貴金属膜と同一組成のターゲットの直径をＴ、このターゲットと基板との間の距離をＬとした場合に、距離Ｌとターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下とすれば、ホール内に成膜した貴金属膜の厚みを、ホールの両サイドで対称なものとすることができ、よって、貴金属膜に断線等の不具合が生じる虞もなくなり、信頼性をより向上させることが可能であることを見出し、本発明を完成するに至った。
【０００８】
すなわち、本発明の貴金属膜の成膜装置は、基板に形成されたホールの内部に絶縁膜を介して貴金属膜をスパッタリングにより成膜する装置であって、真空チャンバ内に配置されるターゲットと、この真空チャンバ内かつ前記ターゲットに対向して配置される基板固定用のステージと、前記ターゲットにスパッタリング電力Ｐｔ（Ｗ）を印加する電源とを備え、前記ターゲットの直径をＴ、このターゲットと前記ステージ上の基板との間の距離をＬとした場合に、前記距離Ｌと前記ターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下の範囲で変更可能としたことを特徴とする。
【０００９】
この貴金属膜の成膜装置は、前記ステージにバイアス電力を印加する電源を設けてなることを特徴とする。
【００１０】
本発明の貴金属膜の成膜方法は、基板に形成されたホールの内部に絶縁膜を介して貴金属膜をスパッタリングにより成膜する方法であって、
前記貴金属膜と同一組成のターゲットの直径をＴ、このターゲットと前記基板との間の距離をＬとした場合に、前記距離Ｌと前記ターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下としたことを特徴とする。
【００１１】
前記基板にバイアス電力を印加し、前記ターゲットにスパッタリング電力を印加することが好ましい。
前記基板の表面積をＳｓ（ｃｍ２）、そのバイアス電力をＰｓ（Ｗ）、前記ターゲットの表面積をＳｔ（ｃｍ２）、そのスパッタリング電力をＰｔ（Ｗ）としたとき、前記基板のパワー密度Ｄｓの前記ターゲットのパワー密度Ｄｔに対する比Ｄｓ／Ｄｔは、下記の式（１）
０≦Ｄｓ／Ｄｔ＝（Ｐｓ×Ｓｔ）／（Ｐｔ×Ｓｓ）≦０．３ …（１）
を満たすことが好ましい。
【００１２】
前記基板のパワー密度Ｄｓ及び前記ターゲットのパワー密度Ｄｔを最適化することにより、前記ホール内に前記貴金属膜を密に充填することが好ましい。
前記貴金属膜は、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ａｇの群から選択される１種または２種以上を含有してなることが好ましい。
前記貴金属膜は、不揮発性半導体記憶素子の導電膜であることが好ましい。
【発明の効果】
【００１３】
本発明の貴金属膜の成膜装置によれば、ターゲットの直径をＴ、このターゲットとステージ上の基板との間の距離をＬとした場合に、この距離Ｌとターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下の範囲で変更可能としたので、ホールの両端部においても、このホール内に成膜される貴金属膜の厚みをホールの両サイドにて対称となるように成膜することができる。したがって、この貴金属膜を熱処理して結晶化した場合においても、亀裂、破断等が生じる虞が無く、しかも信頼性が向上した貴金属膜を成膜することができる。
【００１４】
本発明の貴金属膜の成膜方法によれば、貴金属膜と同一組成のターゲットの直径をＴ、このターゲットと前記基板との間の距離をＬとした場合に、この距離Ｌとターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下としたので、ホールの両端部においても、このホール内に成膜される貴金属膜の厚みをホールの両サイドにて対称なものとすることができる。したがって、この貴金属膜を熱処理して結晶化した場合においても、貴金属膜に亀裂、破断等が生じる虞が無く、この貴金属膜の信頼性を向上させることができる。
さらに、この貴金属膜をＦｅＲＡＭ等の不揮発性抵抗変化型記憶素子等の不揮発性半導体記憶素子に適用すれば、この記憶素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の貴金属膜の成膜装置及び貴金属膜の成膜方法を実施するための最良の形態について説明する。
なお、この形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。
【００１６】
「第１の実施形態」
図１は、本発明の第１の実施形態の貴金属膜の成膜装置であるロングスロースパッタリング（ＬＴＳ）装置を示す概略断面図であり、基板に形成されたホールの内部に絶縁膜を介して貴金属膜をスパッタリングにより成膜する装置である。
【００１７】
図において、２１は真空チャンバ（図示略）内に設けられ２つの筒状部材２１ａ、２１ｂにより構成された略円筒状のシールド部材、２２はシールド部材２１の下方に設けられた静電チャック付きステージ、２３はステージ２２に静電チャックにより固定された基板、２４はシールド部材２１の上部かつステージ２２上の基板２３に対向して配置されたターゲット、２５はターゲット２４の上方に設けられターゲット２４を磁力により固定するためのマグネット、２６はターゲット２４にスパッタリング電力Ｐｔ（Ｗ）を印加する電源、２７は基板２３上に形成されたプラズマ、２８はターゲット２４から叩き出された貴金属イオン、２９はアルゴン等の中性粒子である。
【００１８】
このターゲット２４と基板２３との間の距離をＬ（ｍ）、このターゲット２４の直径をＴ（ｍ）とすると、この距離Ｌとターゲット２４の直径Ｔとの比Ｌ／Ｔは、０．５以上かつ１．５以下、好ましくは０．７以上かつ１．３以下の範囲で変更可能とされている。
【００１９】
このターゲット２４としては、成膜する貴金属膜と同一組成の材料からなるターゲット材が好適であり、例えば、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ａｇの群から選択される１種または２種以上を含有してなるターゲット材が好適に用いられる。より具体的には、Ｐｔ及び不可避不純物からなるＰｔターゲット、Ｐｔ−Ｒｈ合金からなるＰｔ−Ｒｈターゲット、Ｐｔ−Ｒｕ合金からなるＰｔ−Ｒｕターゲット、Ａｇ−Ｐｄ合金からなるＡｇ−Ｐｄターゲット等が挙げられる。
【００２０】
基板２３としては、貴金属膜を成膜するためのホールを有するものであればよく、例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory：不揮発性抵抗変化型記憶素子）を作製する際に用いられるシリコンウエハが挙げられる。
図２は、ＦｅＲＡＭ用のシリコンウエハを示す断面図であり、このシリコンウエハ３１の表面３１ａには、ホール３２が複数本互いに平行に形成され、これら表面３１ａ上及びホール３２、３２の内面には、酸化処理により生成された酸化ケイ素からなる絶縁膜３３が形成されている。このホール３２の形状としては、例えば、幅（Ｗ）が０．０５〜１μｍ、深さ（Ｄ）が０．０５〜４μｍである。
【００２１】
次に、上記のＬＴＳ装置を用いて、図２に示すシリコンウエハ３１のホール３２内に貴金属膜を成膜する。
この成膜に際しては、電源２６を用いてターゲット２４にスパッタリング電力Ｐｔ（Ｗ）を印加して基板２３上にプラズマを生じさせ、ターゲット２４から叩き出された貴金属イオン２８を基板２３上に堆積させる。
【００２２】
このスパッタリングの際に、距離Ｌとターゲット２４の直径Ｔとの比Ｌ／Ｔ、及びスパッタリング電力Ｐｔ（Ｗ）を最適化することにより、図３に示すように、ターゲット２４から叩き出される貴金属イオン２８の入射方向の成膜圧力を高め、この貴金属イオン２８をホール３２内で散乱させ、ホール３２内の絶縁膜３３上に貴金属膜３４を成膜する。
貴金属イオン２８は、ホール３２内で散乱する間に、その進行方向がランダムとなり、貴金属イオン２８個々の進行方向が全体で均らされたものとなり、その結果、ホール３２内の貴金属膜３４の膜厚がホール３２の両サイドで互いに略一致したものとなり、貴金属膜３４の対称性が向上する。
以上により、図４に示すように、シリコンウエハ３１のホール３２の絶縁膜３３上に対称性に優れた貴金属膜３４を成膜することができる。
【００２３】
次に、本実施形態の貴金属膜のスパッタリング方法について、本発明者等が行った実験結果について説明する。
図５は、シリコンウエハのホールの絶縁膜上にＰｔ膜を成膜したときの、ターゲットとシリコンウエハとの間の距離Ｌ（ｍ）とターゲットの直径Ｔ（ｍ）との比Ｌ／Ｔと、被覆率（ｔＢ／ｔｉ）及びスパッタリングレートとの関係を示す図である。ここで、被覆率（ｔＢ／ｔｉ）とは、ホールの絶縁膜上にＰｔ膜を成膜したとき、ホールの底面に成膜されたＰｔ膜の膜厚（ｔＢ）と、ホール外の絶縁膜上に成膜されたＰｔ膜の膜厚（ｔｉ）との比である。
ここでは、Ｐｔターゲットの直径を３００ｍｍ、電源２６のＤＣ電力を１．０ｋＷ、シリコンウエハの温度を３００℃とした。
【００２４】
図５によれば、Ｐｔ膜の面内均一性を確保するために被覆率（ｔＢ／ｔｉ）を０．５７以上とした場合、Ｌ／Ｔは０．５以上となる。また、Ｐｔ膜の生産性を考慮してスパッタリングレートを１．０とした場合、Ｌ／Ｔは１．４以下となる。したがって、被覆率（ｔＢ／ｔｉ）及びスパッタリングレートの双方を満足するＬ／Ｔの範囲は、０．５以上かつ１．４以下、好ましくは０．６以上かつ１．２以下となる。
【００２５】
以上説明したように、本実施形態のＬＴＳ装置によれば、ターゲット２４とシリコンウエハ３１との間の距離をＬ（ｍ）、このターゲット２４の直径をＴ（ｍ）としたとき、この距離Ｌとターゲット２４の直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下の範囲で変更可能としたので、スパッタリングレートを最適条件に維持したまま、シリコンウエハ３１のホール３２の絶縁膜３３上に対称性に優れた貴金属膜３４を成膜することができる。
【００２６】
本実施形態の貴金属膜の成膜方法によれば、貴金属膜３４と同一組成のターゲットの直径をＴ、このターゲットとシリコンウエハ３１との間の距離をＬとした場合に、この距離Ｌとターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下としたので、ホール３２の両端部においても、このホール３２内に成膜される貴金属膜３４の厚みをホール３２の両サイドにて対称なものとすることができる。したがって、この貴金属膜３４を熱処理して結晶化した場合においても、貴金属膜３４に亀裂、破断等が生じる虞が無く、この貴金属膜３４の信頼性を向上させることができる。
さらに、この貴金属膜３４をＦｅＲＡＭ等の不揮発性抵抗変化型記憶素子等の不揮発性半導体記憶素子に適用すれば、この記憶素子の信頼性を向上させることができる。
【００２７】
「第２の実施形態」
図６は、本発明の第２の実施形態の貴金属膜の成膜装置であるバイアス−ロングスロースパッタリング（Ｂ−ＬＴＳ）装置を示す概略断面図であり、本実施形態のＢ−ＬＴＳ装置が第１の実施形態のＬＴＳ装置と異なる点は、ステージ２２に高周波のバイアス電力を印加する電源４１を設けた点であり、その他の構成要素については第１の実施形態のＬＴＳ装置と全く同様であるから説明を省略する。
【００２８】
次に、上記のＢ−ＬＴＳ装置を用いて、図２に示すシリコンウエハ３１のホール３２内に貴金属膜を成膜する。
この成膜に際しては、対称性に優れた緻密な貴金属膜を成膜するために、電源４１を用いて基板２３にバイアス電力Ｐｓ（Ｗ）を印加するとともに、電源２６を用いてターゲット２４にスパッタリング電力Ｐｔ（Ｗ）を印加して基板２３上にプラズマを生じさせ、ターゲット２４から叩き出された貴金属イオン２８を基板２３上に堆積させる。
【００２９】
これらバイアス電力Ｐｓ（Ｗ）及びスパッタリング電力Ｐｔ（Ｗ）を最適化するためには、基板２３の表面積をＳｓ（ｃｍ２）、そのバイアス電力をＰｓ（Ｗ）、ターゲット２４の表面積をＳｔ（ｃｍ２）、そのスパッタリング電力をＰｔ（Ｗ）としたとき、基板２３のパワー密度Ｄｓのターゲット２４のパワー密度Ｄｔに対する比Ｄｓ／Ｄｔは、下記の式（１）
０≦Ｄｓ／Ｄｔ＝（Ｐｓ×Ｓｔ）／（Ｐｔ×Ｓｓ）≦０．３ …（１）
を満たす必要がある。
【００３０】
これらバイアス電力Ｐｓ（Ｗ）及びスパッタリング電力Ｐｔ（Ｗ）を最適化することにより、スパッタの際に貴金属イオンをホール内に引き込んで、このホール内の底部を再スパッタする。これにより、成膜過程の貴金属膜のカバレッジが向上することとなる。
以上により、対称性が優れ緻密性にも優れた貴金属膜を成膜することができる。
【００３１】
次に、本実施形態の貴金属膜のスパッタリング方法について、本発明者等が行った実験結果について説明する。
図７は、シリコンウエハのホールの絶縁膜上にＰｔ膜を成膜したときの、シリコンウエハのパワー密度Ｄｓのターゲットのパワー密度Ｄｔに対する比Ｄｓ／Ｄｔと、被覆率（ｔＢ／ｔｉ）との関係を示す図である。
ここでは、Ｐｔターゲットの直径を３００ｍｍ、電源２６のＤＣ電力を１．０ｋＷ、電源４１の高周波電力を０．１ｋＷ、シリコンウエハの温度を３００℃とした。
【００３２】
図７によれば、Ｐｔ膜の面内均一性を確保するために被覆率（ｔＢ／ｔｉ）を０．７以上とした場合、（Ｐｓ×Ｓｔ）／（Ｐｔ×Ｓｓ）は０．３以下となる。したがって、基板２３のパワー密度Ｄｓのターゲット２４のパワー密度Ｄｔに対する比Ｄｓ／Ｄｔは、上記の式（１）を満たすことが分かる。
【００３３】
本実施形態のＢ−ＬＴＳ装置においても、第１の実施形態のＬＴＳ装置と同様の効果を奏することができる。
特に、ステージ２２にバイアス電力を印加する電源４１を設けたので、成膜過程の貴金属膜のカバレッジを向上させることができ、対称性がさらに優れた緻密な貴金属膜を成膜することができる。
【００３４】
本実施形態の貴金属膜の成膜方法によれば、基板２３の表面積をＳｓ（ｃｍ２）、そのバイアス電力をＰｓ（Ｗ）、ターゲット２４の表面積をＳｔ（ｃｍ２）、そのスパッタリング電力をＰｔ（Ｗ）としたとき、基板２３のパワー密度Ｄｓのターゲット２４のパワー密度Ｄｔに対する比Ｄｓ／Ｄｔが、下記の式（１）
０≦Ｄｓ／Ｄｔ＝（Ｐｓ×Ｓｔ）／（Ｐｔ×Ｓｓ）≦０．３ …（１）
を満たすとしたので、成膜過程の貴金属膜のカバレッジを向上させることができ、対称性に優れた緻密な貴金属膜を成膜することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態のＬＴＳ装置を示す概略断面図である。
【図２】ＦｅＲＡＭ用のシリコンウエハを示す断面図である。
【図３】本発明の第１の実施形態の貴金属膜の成膜過程を示す断面図である。
【図４】本発明の第１の実施形態の貴金属膜の成膜過程を示す断面図である。
【図５】比Ｌ／Ｔと、被覆率（ｔＢ／ｔｉ）及びスパッタリングレートとの関係を示す図である。
【図６】本発明の第２の実施形態のＢ−ＬＴＳ装置を示す概略断面図である。
【図７】比（Ｐｓ×Ｓｔ）／（Ｐｔ×Ｓｓ）と、被覆率（ｔＢ／ｔｉ）との関係を示す図である。
【図８】従来のＦｅＲＡＭの電極構造の一例を示す断面図である。
【図９】従来のＬＴＳ装置を示す断面図である。
【符号の説明】
【００３６】
２１ シールド部材
２１ａ、２１ｂ 筒状部材
２２ ステージ
２３ 基板
２４ ターゲット
２５ マグネット
２６ 電源
２７ プラズマ
２８ 貴金属イオン
２９ 中性粒子
３１ シリコンウエハ
３１ａ 表面
３２ ホール
３３ 絶縁膜
４１ 電源
【特許請求の範囲】
【請求項１】
基板に形成されたホールの内部に絶縁膜を介して貴金属膜をスパッタリングにより成膜する装置であって、
真空チャンバ内に配置されるターゲットと、この真空チャンバ内かつ前記ターゲットに対向して配置される基板固定用のステージと、前記ターゲットにスパッタリング電力Ｐｔ（Ｗ）を印加する電源とを備え、
前記ターゲットの直径をＴ、このターゲットと前記ステージ上の基板との間の距離をＬとした場合に、前記距離Ｌと前記ターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下の範囲で変更可能としたことを特徴とする貴金属膜の成膜装置。
【請求項２】
前記ステージにバイアス電力を印加する電源を設けてなることを特徴とする請求項１記載の貴金属膜の成膜装置。
【請求項３】
基板に形成されたホールの内部に絶縁膜を介して貴金属膜をスパッタリングにより成膜する方法であって、
前記貴金属膜と同一組成のターゲットの直径をＴ、このターゲットと前記基板との間の距離をＬとした場合に、前記距離Ｌと前記ターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下としたことを特徴とする貴金属膜の成膜方法。
【請求項４】
前記基板にバイアス電力を印加し、前記ターゲットにスパッタリング電力を印加することを特徴とする請求項３記載の貴金属膜の成膜方法。
【請求項５】
前記基板の表面積をＳｓ（ｃｍ２）、そのバイアス電力をＰｓ（Ｗ）、前記ターゲットの表面積をＳｔ（ｃｍ２）、そのスパッタリング電力をＰｔ（Ｗ）としたとき、前記基板のパワー密度Ｄｓの前記ターゲットのパワー密度Ｄｔに対する比Ｄｓ／Ｄｔは、下記の式（１）
０≦Ｄｓ／Ｄｔ＝（Ｐｓ×Ｓｔ）／（Ｐｔ×Ｓｓ）≦０．３ …（１）
を満たすことを特徴とする請求項４記載の貴金属膜の成膜方法。
【請求項６】
前記基板のパワー密度Ｄｓ及び前記ターゲットのパワー密度Ｄｔを最適化することにより、前記ホール内に前記貴金属膜を密に充填することを特徴とする請求項５記載の貴金属膜の成膜方法。
【請求項７】
前記貴金属膜は、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ａｇの群から選択される１種または２種以上を含有してなることを特徴とする請求項３ないし６のいずれか１項記載の貴金属膜の成膜方法。
【請求項８】
前記貴金属膜は、不揮発性半導体記憶素子の導電膜であることを特徴とする請求項３ないし７のいずれか１項記載の貴金属膜の成膜方法。
【請求項１】
基板に形成されたホールの内部に絶縁膜を介して貴金属膜をスパッタリングにより成膜する装置であって、
真空チャンバ内に配置されるターゲットと、この真空チャンバ内かつ前記ターゲットに対向して配置される基板固定用のステージと、前記ターゲットにスパッタリング電力Ｐｔ（Ｗ）を印加する電源とを備え、
前記ターゲットの直径をＴ、このターゲットと前記ステージ上の基板との間の距離をＬとした場合に、前記距離Ｌと前記ターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下の範囲で変更可能としたことを特徴とする貴金属膜の成膜装置。
【請求項２】
前記ステージにバイアス電力を印加する電源を設けてなることを特徴とする請求項１記載の貴金属膜の成膜装置。
【請求項３】
基板に形成されたホールの内部に絶縁膜を介して貴金属膜をスパッタリングにより成膜する方法であって、
前記貴金属膜と同一組成のターゲットの直径をＴ、このターゲットと前記基板との間の距離をＬとした場合に、前記距離Ｌと前記ターゲットの直径Ｔとの比Ｌ／Ｔを、０．５以上かつ１．５以下としたことを特徴とする貴金属膜の成膜方法。
【請求項４】
前記基板にバイアス電力を印加し、前記ターゲットにスパッタリング電力を印加することを特徴とする請求項３記載の貴金属膜の成膜方法。
【請求項５】
前記基板の表面積をＳｓ（ｃｍ２）、そのバイアス電力をＰｓ（Ｗ）、前記ターゲットの表面積をＳｔ（ｃｍ２）、そのスパッタリング電力をＰｔ（Ｗ）としたとき、前記基板のパワー密度Ｄｓの前記ターゲットのパワー密度Ｄｔに対する比Ｄｓ／Ｄｔは、下記の式（１）
０≦Ｄｓ／Ｄｔ＝（Ｐｓ×Ｓｔ）／（Ｐｔ×Ｓｓ）≦０．３ …（１）
を満たすことを特徴とする請求項４記載の貴金属膜の成膜方法。
【請求項６】
前記基板のパワー密度Ｄｓ及び前記ターゲットのパワー密度Ｄｔを最適化することにより、前記ホール内に前記貴金属膜を密に充填することを特徴とする請求項５記載の貴金属膜の成膜方法。
【請求項７】
前記貴金属膜は、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ａｇの群から選択される１種または２種以上を含有してなることを特徴とする請求項３ないし６のいずれか１項記載の貴金属膜の成膜方法。
【請求項８】
前記貴金属膜は、不揮発性半導体記憶素子の導電膜であることを特徴とする請求項３ないし７のいずれか１項記載の貴金属膜の成膜方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−２４９６７０（Ｐ２００９−２４９６７０Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−９７４５６（Ｐ２００８−９７４５６）
【出願日】平成２０年４月３日（２００８．４．３）
【出願人】（０００２３１４６４）株式会社アルバック (1,740)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月３日（２００８．４．３）
【出願人】（０００２３１４６４）株式会社アルバック (1,740)
【Ｆターム（参考）】
[ Back to top ]