電力用半導体装置
【課題】オン電圧および損失の低減を可能にする電力用半導体装置を提供する。
【解決手段】ｐベース層２の表面からｎ−層１の第１の主面に対して垂直方向で、ｎ−層１内に達する位置まで形成され、その後ｎ−層１の第１の主面に対して水平方向で、片側に所定の長さ延出した底部３ｄを有したＬ字形のトレンチゲート２１を備え、さらに所定の隣合うＬ字形のトレンチゲート２１の底部２１ｄの延出方向が対向するようにして、それぞれの底部２１ｄの間隔が、ｎ−層１の第１の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしたことを特徴とする。
【解決手段】ｐベース層２の表面からｎ−層１の第１の主面に対して垂直方向で、ｎ−層１内に達する位置まで形成され、その後ｎ−層１の第１の主面に対して水平方向で、片側に所定の長さ延出した底部３ｄを有したＬ字形のトレンチゲート２１を備え、さらに所定の隣合うＬ字形のトレンチゲート２１の底部２１ｄの延出方向が対向するようにして、それぞれの底部２１ｄの間隔が、ｎ−層１の第１の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしたことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置に関し、特にＭＯＳゲート構造を有する電力用半導体装置に関するものである。
【背景技術】
【０００２】
近年、インバータなどの電力の変換や制御に用いられる電力用半導体装置として、高速化、高耐圧化が可能なＩＧＢＴ（Insulated Gate Bipolar Transistor）が利用されている。そしてこのＩＧＢＴの中でも、近年では、プレーナ型のＩＧＢＴに代わり電子の供給能力の高いトレンチゲート型のＩＧＢＴが多く利用されている。
【０００３】
このようなトレンチゲート型のＩＧＢＴとしては、例えば、非特許文献１にトレンチゲート型ＩＧＢＴ（ＴＩＧＢＴ：Trench-gate Insulated Gate Bipolar Transistor）の代表的な構造が示されている。
【０００４】
このトレンチゲート型ＩＧＢＴの概略断面図を図７３に示す。図７３に示すように、トレンチゲート型ＩＧＢＴは、ｐ＋基板１０１の第１の主面（図中における上側の面）上にｎ＋バッファ層１０２が設けられ、ｎ＋バッファ層１０２上にｎ−層１０３が設けられ、ｎ−層１０３上にｐベース層１０４が設けられ、ｐベース層１０４の表面内にはｎ＋エミッタ領域１０５が設けられている。
【０００５】
そして、ｎ＋エミッタ層１０５に隣接するとともに、ｐベース層１０４を貫通して、ｎ−層１０３内に達する位置まで、トレンチ１０６ａと、トレンチ１０６ａの内面に設けられたゲート絶縁膜１０６ｂと、ゲート絶縁膜１０６ｂの内部を埋めるように設けられたゲート電極１０６ｃからなるトレンチゲート１０６が設けられている。
【０００６】
さらに、ｎ＋エミッタ層１０５の大部分とトレンチゲート１０６を覆うように層間絶縁膜１０７が設けられ、またｎ＋エミッタ層１０５の層間絶縁膜１０７に覆われていない部分、層間絶縁膜１０７およびｐベース層１０４を覆うようエミッタ電極１０８が設けられている。またｐ＋基板１０１の第２の主面（図中における下側の面）上にはコレクタ電極１０９が設けられている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】トランジスタ技術ＳＰＥＣＩＡＬ Ｎｏ．８５ ＣＱ出版株式会社 ２００４年１月１日発行 ｐ４５（図３−１１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、電力用半導体装置であるＩＧＢＴは、プレーナ型ＩＧＢＴからトレンチゲート型ＩＧＢＴへの移行により、その主要な特性であるオン電圧および損失を低減させて、その性能を向上させているのであるが、昨今の自動車、電車および産業装置などの性能向上に伴い、これらに利用されるＩＧＢＴに対しては、オン電圧および損失の更なる改善（低オン電圧化、低損失化）が要求されている。
【０００９】
この発明は、上記のような課題を解消するためになされたもので、電力用半導体装置であるＩＧＢＴの主要な特性であるオン電圧および損失の低減を可能にするために、電子の供給能力を、従来に比して高めることを可能にしたＩＧＢＴ構造の電力用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の一態様に係る電力用半導体装置は、第１の主面と第２の主面とを有する第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の前記第１の主面から内部に、その底部が達するように設けられ、かつ所定の隣合う前記底部の間隔が、前記底部以外の間隔より狭くなるように設けられた、トレンチと、このトレンチの内面に設けられたトレンチ絶縁膜と、このトレンチ絶縁膜の内部を埋めるように設けられたトレンチ電極を有するエミッタトレンチと、前記エミッタトレンチに隣接して前記第１導電型の第１の半導体層の表面内に選択的に設けられた第２導電型の第１の半導体領域と、前記エミッタトレンチに隣接して前記第２導電型の第１の半導体領域の表面内に選択的に設けられた第１導電型の第２の半導体領域と、前記第１導電型の第１の半導体層、前記第２導電型の第１の半導体領域および一部の前記第１導電型の第２の半導体領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第１の主面上に設けられ、かつ前記第１導電型の第２の半導体領域および前記トレンチ電極と電気的に接続された第１の主電極と、前記第２の主面上に設けられた第２導電型の第２の半導体層と、前記第２導電型の第２の半導体層上に形成された第２の主電極とを備え、前記エミッタトレンチは、前記第１導電型の第２の半導体領域の表面から前記第１の主面に対して垂直方向に前記第１導電型の第１の半導体層内まで形成され、その下部に前記第１の主面に対して平行方向で、片側に所定の長さ延出した底部を備えたＬ字形のエミッタトレンチであり、所定の隣合う前記Ｌ字形のエミッタトレンチの前記底部の延出方向が対向するように設けられており、前記第２導電型の第１の半導体領域と前記第１導電型の第２の半導体領域は、前記Ｌ字形のエミッタトレンチの前記底部が延出している側のみに設けられている。
【発明の効果】
【００１１】
この発明によれば、所定の隣合うエミッタトレンチの第１導電型の第１の半導体層内に位置する底部の間隔が、底部以外の部分の間隔より狭くなるようにして電力用半導体装置を構成したので、隣合うエミッタトレンチの底部の間およびその近傍に正孔が蓄積され、この蓄積された正孔により電子の供給量が増加して、インピーダンスが低下することにより、電力用半導体装置のオン電圧と損失が低減される効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴを示す概略断面図である。
【図２】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図６】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図７】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図８】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図９】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１０】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１１】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１２】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１３】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１４】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１５】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１６】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１７】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１８】この発明の実施の形態１に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの他の構成を示す概略断面図である。
【図１９】この発明の実施の形態１に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの他の構成を示す概略断面斜視図である。
【図２０】この発明の実施の形態２に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴを示す概略断面図である。
【図２１】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２２】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２３】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２４】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２５】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２６】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２７】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２８】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２９】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３０】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３１】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３２】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３３】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３４】この発明の実施の形態３に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴを示す概略断面図である。
【図３５】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３６】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３７】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３８】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３９】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４０】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４１】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４２】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４３】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４４】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４５】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４６】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４７】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４８】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４９】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５０】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５１】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５２】この発明の実施の形態４に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴを示す概略断面図である。
【図５３】この発明の実施の形態５に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴを示す概略断面図である。
【図５４】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５５】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５６】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５７】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５８】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５９】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図６０】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図６１】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図６２】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図６３】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図６４】この発明の実施の形態６に係る電力用半導体装置であるプレーナ型ＩＧＢＴを示す概略断面図である。
【図６５】この発明の実施の形態６に係るプレーナ型ＩＧＢＴの製造方法を示す説明図である。
【図６６】この発明の実施の形態６に係るプレーナ型ＩＧＢＴの製造方法を示す説明図である。
【図６７】この発明の実施の形態６に係るプレーナ型ＩＧＢＴの製造方法を示す説明図である。
【図６８】この発明の実施の形態６に係るプレーナ型ＩＧＢＴの製造方法を示す説明図である。
【図６９】この発明の実施の形態６に係るプレーナ型ＩＧＢＴの製造方法を示す説明図である。
【図７０】この発明の実施の形態７に係る電力用半導体装置であるプレーナ型ＩＧＢＴを示す概略断面図である。
【図７１】この発明の実施の形態８に係る電力用半導体装置であるプレーナ型ＩＧＢＴを示す概略断面図である。
【図７２】この発明の実施の形態９に係る電力用半導体装置であるプレーナ型ＩＧＢＴを示す概略断面図である。
【図７３】従来の電力用半導体装置であるトレンチゲート型ＩＧＢＴを示す概略断面図である。
【発明を実施するための形態】
【００１３】
上述したような電力用半導体装置であるＩＧＢＴの主要な特性であるオン電圧および損失を低減させるために実施した、この発明に係るＩＧＢＴ構造において共通する特徴は、隣合うトレンチゲートの間隔を、トレンチゲートの底部において狭くした点にある。以下、この詳細について説明する。
【００１４】
実施の形態１
この発明の実施の形態１について、図面に基づいて説明する。図１は、この発明の実施の形態１に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの概略断面図である。図１において、第１導電型の第１の半導体層であるｎ−層１の第１の主面（図中における上側の面）上には、第２導電型の第２の半導体層であるｐベース層２が設けられている。
【００１５】
そしてｐベース層２の表面からｎ−層１にかけて、トレンチ３ａと、このトレンチ３ａの内面に設けられた酸化膜からなるゲート絶縁膜３ｂと、さらにこのゲート絶縁膜３ｂの内部を埋めるように設けられたゲート電極３ｃとからなるＬ字形のトレンチゲート３が設けられている。このＬ字形のトレンチゲート３は、ｐベース層２の表面からｎ−層１の第１の主面に対して垂直方向で、ｎ−層１内に達する位置まで設けられ、その下部にｎ−層１の第１の主面に対して水平方向で、片側に所定の長さ延出した底部３ｄを有している。またＬ字形のトレンチゲート３の底部３ｄは、この底部３ｄの延出側にある隣のＬ字形のトレンチゲート３の底部３ｄと、その延出方向が対向するように設けられている。これにより所定の隣合うＬ字形のトレンチゲート３の底部３ｄの間隔（図中Ａで示す。）は、ｎ−層１の第１の主面に対して垂直方向に形成されている部分の間隔（図中Ｂで示す。）より狭くなる。
【００１６】
また、ｐベース層２の表面内には、Ｌ字形のトレンチゲート３の底部３ｄが延出している側に、Ｌ字形のトレンチゲート３に隣接して、第１導電型の第１の半導体領域であるｎ＋エミッタ領域４が選択的に設けられている。さらに、ｎ＋エミッタ領域４の大部分とＬ字形のトレンチゲート３を覆うように層間絶縁膜５が設けられ、またｎ＋エミッタ領域４の層間絶縁膜５に覆われていない部分、層間絶縁膜５およびｐベース層２を覆うように、第１の主電極であるエミッタ電極６が設けられている。
【００１７】
一方、ｎ−層１の第２の主面（図中における下側の面）上には、第２導電型の第３の半導体層であるｐ＋コレクタ層７が設けられ、さらにｐ＋コレクタ層７上には、第２の主電極であるコレクタ電極８が設けられている。
【００１８】
次に、図１に示したトレンチゲート型ＩＧＢＴの製造方法を、図２〜図１７を参照して説明する。
【００１９】
まず、図２に示すように、第１導電型の第１の半導体層となるシリコン基板からなる第１のｎ−層１ａの一方の面（図中における上方の面）に、素子分離のためのガードリング形成を施したのち、図３に示すように、深さが１０００ｎｍ程度の第１のトレンチ１１を選択的に形成する。この第１のトレンチ１１は、ドライエッチングにより形成される。そしてこの第１のトレンチ１１は、Ｌ字形のトレンチゲート３の底部３ｄを形成するもので、トレンチ３ａの一部である。
【００２０】
次に、図４に示すように、第１のトレンチ１１の内面および第１のｎ−層１ａの一方の面上に、厚さが１００ｎｍ程度の酸化膜からなる第１の絶縁膜１２を形成する。この第１の絶縁膜１２は、熱酸化あるいはＣＶＤ（Chemical Vapor Deposition）により形成される。
【００２１】
次に、図５に示すように、第１のｎ−層１ａの一方の面上に形成された第１の絶縁膜１２を除去する。第１の絶縁膜１２の除去は、ドライエッチングまたは平坦化ＣＭＰ（Chemical Mechanical Polishing）を用いて行われる。
【００２２】
次に、図６に示すように、第１の絶縁膜１２の内部および第１のｎ−層１ａの一方の面上に、ポリシリコンなどの導電体からなる第１の導電体１３を形成する。この第１の導電体１３は、ＣＶＤにより形成される。
【００２３】
次に、図７に示すように、第１のｎ−層１ａの一方の面上に形成された第１の導電体１３を除去する。第１の導電体１３の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００２４】
次に、図８に示すように、第１のｎ−層１ａの一方の面上と、この一方の面側にある第１の絶縁膜１２上および第１の導電体１３上に、厚さが１００ｎｍ程度の酸化膜からなる第２の絶縁膜１４を形成する。この第２の絶縁膜１４は、熱酸化あるいはＣＶＤにより形成される。
【００２５】
次に、図９に示すように、第１のｎ−層１ａの一方の面上にある第２の絶縁膜１４を除去する。第２の絶縁膜１４の除去は、ドライエッチングを用いて行われる。なお第１のトレンチ１１、第１の導電体１３、第１の絶縁膜１２および第２の絶縁膜１４により、Ｌ字形のトレンチゲート３の底部３ｄを構成する。
【００２６】
次に、図１０に示すように、第１のｎ−層１ａの一方の面上と第２の絶縁膜１４上に、厚さが５０００ｎｍ程度の第１導電型の第１の半導体層となる第２のｎ−層１ｂを形成する。この第２のｎ−層１ｂは、ＣＶＤにより形成されるアモルファスシリコン層またはエピタキシャル成長により形成されるエピタキシャル層である。なお、アモルファスシリコン層の場合、熱処理により単結晶化を行う。そして同じ不純物濃度を有する第１のｎ−層１ａと第２のｎ−層１ｂにより第１導電型の第１の半導体層であるｎ−層１を構成する。以下では、ｎ−層１として説明する。
【００２７】
次に、図１１に示すように、ｎ−層１の表面から、ｎ−層１の一方の面に対して垂直方向に、第２の絶縁膜１４に達する位置まで第２のトレンチ１５を形成する。この第２のトレンチ１５は、所定の隣合う一対の第１のトレンチ１１の外側面と、これに対応する一対の第２のトレンチ１５の外側面が、略一致するようにして形成される。この第２のトレンチ１５は、ドライエッチングにより形成される。
【００２８】
次に、図１２に示すように、第２のトレンチ１５の内面およびｎ−層１の上に、厚さが１００ｎｍ程度の酸化膜からなる第３の絶縁膜１６を形成する。この第３の絶縁膜１６は、熱酸化あるいはＣＶＤにより形成される。
【００２９】
次に、図１３に示すように、第２のトレンチ１５の底面に位置する第２の絶縁膜１４，第３の絶縁膜１６とｎ−層１上の第３の絶縁膜１６を除去する。この第２の絶縁膜１４，第３の絶縁膜１６の除去は、ドライエッチングを用いて行われる。
【００３０】
次に、図１４に示すように、第２の絶縁膜１４，第３の絶縁膜１６の内部およびｎ−層１の上に、ポリシリコンなどの導電体からなる第２の導電体１７を形成する。この第２の導電体１７は、ＣＶＤにより形成される。
【００３１】
次に、図１５に示すように、ｎ−層１の一方の面上に形成された第２の導電体１７を除去する。この第２の導電体１７の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００３２】
ここで図１に示すＬ字形のトレンチゲート３から判るように、トレンチ３ａは、第１のトレンチ１１および第２のトレンチ１５から、ゲート絶縁膜３ｂは、第１の絶縁膜１２，第２の絶縁膜１４および第３の絶縁膜１６から、ゲート電極３ｃは、第１の導電体１３および第２の導電体１７から構成されている。以下では、図１に示すＬ字形のトレンチゲート３、トレンチ３ａ、ゲート絶縁膜３ｂおよびゲート電極３ｃとして説明する。
【００３３】
次に、図１６に示すように、ｎ−層１の一方の面の表面内に、第２導電型の第２の半導体層となるｐベース層２が形成される。このｐベース層２は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００３４】
次に、図１７に示すように、Ｌ字形のトレンチゲート３の底部３ｄが延設されている側のｐベース層２の表面内に、Ｌ字形のトレンチゲート３に隣接して、第１導電型の第１の半導体領域となるｎ＋エミッタ領域４が選択的に形成される。このｎ＋エミッタ領域４は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００３５】
そして、ｎ＋エミッタ領域４、Ｌ字形のトレンチゲート３およびｐベース層２の上に、被覆性と平坦性の良好なシリケートガラス（ＢＰＳＧ）からなる層間絶縁膜５をＣＶＤにより形成した後、ｎ＋エミッタ領域４の一部とｐベース層２が露出するように、層間絶縁膜５がドライエッチングを用いて除去される。
【００３６】
さらに、ｐベース層２およびｎ＋エミッタ領域４の層間絶縁膜５に覆われてない部分、ならびに層間絶縁膜５を覆うように、例えばアルミニウムなどの導電体からなる第１の主電極としてのエミッタ電極６が形成される。これによりｎ＋エミッタ領域４とエミッタ電極６は電気的に接続される。なおエミッタ電極６は、スパッタリングにより形成される。
【００３７】
一方、図１に示すように、ｎ−層１の他方の面（図中における下側の面）の表面内には、第２導電型の第３の半導体層となるｐ＋コレクタ層７が形成される。このｐ＋コレクタ層７は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００３８】
そして、ｐ＋コレクタ層７上には、例えばアルミニウムなどの導電体からなる第２の主電極としてのコレクタ電極８が形成される。このコレクタ電極８は、スパッタリングにより形成される。
【００３９】
以上により、図１に示す実施の形態１におけるトレンチゲート型ＩＧＢＴが完成する。なお、図示はしていないが、この実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。
【００４０】
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図１に示すトレンチゲート型ＩＧＢＴが完成すればよいのであって、例えば、ｐベース層２はｎ−層１の表面にイオン注入などにより形成する工程を示したが、第２のｎ−層１ｂの形成中に第２導電型の不純物を含むように切替えてｐベース層２を形成してもよい。またｐベース層２およびｎ＋エミッタ領域４はＬ字形のトレンチゲート３を形成した後に形成する工程を示したが、ｐベース層２およびｎ＋エミッタ領域４を形成した後にＬ字形のトレンチゲート３を形成してもよい。またｎ型の基板である第１のｎ−層１ａを基礎にしたが、ｐ＋コレクタ層７をｐ型の基板とし、このｐ型の基板を基礎にしてもよい。この場合ｐ型の基板からなるｐ＋コレクタ層７上にｎ−層１が形成される。
【００４１】
次に、この実施の形態１に係るトレンチゲート型ＩＧＢＴの動作について説明する。
【００４２】
エミッタ電極６とコレクタ電極８の間に所定のコレクタ電圧を設定し、エミッタ電極６とゲート電極３ｃの間にオン状態となる所定のゲート電圧を印加すると、ｐベース層２におけるチャネル領域がｎ型に反転しチャネルが形成される。
【００４３】
このチャネルを通じてエミッタ電極６から電子がｎ−層１に注入される。そして、この注入された電子により、ｐ＋コレクタ層７とｎ−層１との間が順バイアスされ、ｐ＋コレクタ層７から正孔が注入される。その結果、ｎ−層１のインピーダンスが低下し、ＩＧＢＴの電流容量が向上し、オン状態となる。
【００４４】
さらに、この実施の形態１においては、ｎ−層１の第１の主面に対して水平方向で、片側に所定の長さ延出した底部３ｄを有したＬ字形のトレンチゲート３を用い、加えて所定の隣合うＬ字形のトレンチゲート３の底部３ｄの延出方向が対向するようにして、それぞれの底部３ｄの間隔が、ｎ−層１の第１の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしているので、ｐ＋コレクタ層７から注入された正孔の移動が制限され、この所定の隣合うＬ字形のトレンチゲート３の底部３ｄの間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極６からｎ−層１に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低減が可能になる。加えて底部３ｄが従来のトレンチゲートの底部に比して平坦になるため、底部３ｄにおける電界強度が緩和される。そのためコレクタ−エミッタ間耐電圧性能が向上する効果も有する。
【００４５】
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極６とゲート電極３ｃの間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、ｎ型に反転したチャネル領域がｐ型に戻り、エミッタ電極６からの電子の注入が止まる。この電子の注入の停止により、ｐ＋コレクタ層７からの正孔の注入も停止する。その後、ｎ−層１に溜まっていた電子と正孔は、それぞれコレクタ電極８およびエミッタ電極６に抜けていくか、あるいは、互いに再結合して消滅する。
【００４６】
なお、この実施の形態１によれば、ｎ−層１の第２の主面上にｐ＋コレクタ層７を形成したものを示したが、図１８に示すように、ｎ−層１とｐ＋コレクタ層７の間に、ｐ＋コレクタ層７からｎ−層１への正孔の注入量を制御するための第１導電型の第４の半導体層であるｎ＋バッファ層１８を形成してもよい。このｎ＋バッファ層１８は、イオン注入およびアニ−ルにより形成される。
【００４７】
また、この実施の形態１によれば、第１導電型の第１の半導体層を、第１のｎ−層１ａと第２のｎ−層１ｂにより形成したものを示したが、第２のｎ−層１ｂの不純物濃度を変えてｎ層として、第１導電型の第１の半導体層を形成してもよい。
【００４８】
また、この実施の形態１によれば、Ｌ字形のトレンチゲート３の底部３ｄが延出している側のｐベース層２の表面内に、Ｌ字形のトレンチゲート３に隣接してｎ＋エミッタ領域４を形成したものを示したが、Ｌ字形のトレンチゲート３に隣接して両側に設けてもよい。
【００４９】
また、この実施の形態１によれば、ｎ＋エミッタ領域４の大部分とＬ字形のトレンチゲート３を覆うように層間絶縁膜５を設けたものを示したが、例えば図１９の断面斜視図に示すように、ｎ＋エミッタ領域４およびＬ字形のトレンチゲート３を覆うように層間絶縁膜５を設けて、所定の隣合うｎ＋エミッタ領域４の間を、ｐベース層２の表面内に選択的に設けられた第１導電型の第２の半導体領域であるｎ＋エミッタ接続領域１９により接続して、ｎ＋エミッタ接続領域１９がエミッタ電極６と電気的に接続されるようにしてもよい。
【００５０】
実施の形態２
この発明の実施の形態２について、図面に基づいて説明する。図２０は、この発明の実施の形態２に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの概略断面図である。図２０において、実施の形態１で示した図１と相違する点は、Ｌ字形のトレンチゲートの構成が異なる点である。実施の形態１では、底部３ｄも含めて、Ｌ字形のトレンチゲート３を、トレンチ３ａと、このトレンチ３ａの内面に設けられたゲート絶縁膜３ｂと、さらにこのゲート絶縁膜３ｂの内部を埋めるように設けられたゲート電極３ｃにより構成していた。これに対し、実施の形態２に係るＬ字形のトレンチゲート２１は、底部を酸化物などの絶縁体からなる底部２１ｄとし、ｎ−層１の第１の主面に対して垂直方向に形成される部分は、実施の形態１と同様に、トレンチ２１ａと、このトレンチ２１ａの内面に設けられた酸化膜からなるゲート絶縁膜２１ｂと、さらにこのゲート絶縁膜２１ｂの内部を埋めるように設けられたゲート電極２１ｃにより構成されている。また実施の形態１と同様に、Ｌ字形のトレンチゲート２１の底部２１ｄは、この底部２１ｄの延出側にある隣のＬ字形のトレンチゲート２１の底部２１ｄと、その延出方向が対向するように設けられている。これにより所定の隣合うＬ字形のトレンチゲート２１の底部２１ｄの間隔（図中Ａで示す。）は、ｎ−層１の第１の主面に対して垂直方向に形成されている部分の間隔（図中Ｂで示す。）より狭くなる。なお、図２０において、実施の形態１の図１に示したものと同一または相当するものについては、同じ符号を付して、説明は省略する。
【００５１】
次に、図２０に示したトレンチゲート型ＩＧＢＴの製造方法を、図２１〜図３３を参照して説明する。なお図２１〜図３３において、実施の形態１に係る図２〜図１７に示したものと同一または相当するものについては、同じ符号を付して説明する。
【００５２】
まず、図２１に示すように、第１導電型の第１の半導体層となるシリコン基板からなる第１のｎ−層１ａの一方の面（図中における上方の面）に、素子分離のためのガードリング形成を施したのち、図２２に示すように、深さが１０００ｎｍ程度の第１のトレンチ１１を選択的に形成する。この第１のトレンチ１１は、ドライエッチングにより形成される。
【００５３】
次に、図２３に示すように、第１のトレンチ１１の内部および第１のｎ−層１ａの一方の面上に、酸化膜からなる第１の絶縁膜２２を形成する。この第１の絶縁膜２２は、ＣＶＤにより形成される。
【００５４】
次に、図２４に示すように、第１のｎ−層１ａの一方の面上に形成された第１の絶縁膜２２を除去する。これによりＬ字形のトレンチゲート２１の底部２１ｄが形成される。なお第１の絶縁膜２２の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００５５】
次に、図２５に示すように、第１のｎ−層１ａの一方の面上と底部２１ｄ上に、厚さが５０００ｎｍ程度の第１導電型の第１の半導体層となる第２のｎ−層１ｂを形成する。この第２のｎ−層１ｂは、ＣＶＤにより形成されるアモルファスシリコン層またはエピタキシャル成長により形成されるエピタキシャル層である。なお、アモルファスシリコン層の場合、熱処理により単結晶化を行う。そして同じ不純物濃度を有する第１のｎ−層１ａと第２のｎ−層１ｂにより、第１導電型の第１の半導体層であるｎ−層１を構成する。以下では、ｎ−層１として説明する。
【００５６】
次に、図２６に示すように、ｎ−層１の表面から、ｎ−層１の一方の面に対して垂直方向に、第１の絶縁膜２２に達する位置まで第２のトレンチ２３を形成する。この第２のトレンチ２３は、所定の隣合う一対の第１のトレンチ１１の外側面と、これに対応する一対の第２のトレンチ２３の外側面が、略一致するようにして形成される。この第２のトレンチ２３は、ドライエッチングにより形成される。
【００５７】
次に、図２７に示すように、第２のトレンチ２３の内面およびｎ−層１の上に、厚さが１００ｎｍ程度の酸化膜からなる第２の絶縁膜２４を形成する。この第２の絶縁膜２４は、熱酸化あるいはＣＶＤにより形成される。
【００５８】
次に、図２８に示すように、第２の絶縁膜２４の表面上に、ポリシリコンなどの導電体である第１の導電体２５を形成する。この第１の導電体２５は、ＣＶＤにより形成される。
【００５９】
次に、図２９に示すように、ｎ−層１上の第２の絶縁膜２４が露出するまで第１の導電体２５を除去する。この第１の導電体２５の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００６０】
さらに図３０に示すように、ｎ−層１が露出するまで、第２の絶縁膜２４および第１の導電体２５を除去する。この第２の絶縁膜２４および第１の導電体２５の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。なお、図２０に示すＬ字形のトレンチゲート２１から判るように、トレンチ２１ａは第２のトレンチ２３から、ゲート絶縁膜２１ｂは第２の絶縁膜２４から、ゲート電極２１ｃは第１の導電体２５から、さらに底部２１ｄは第１の絶縁膜２２から、Ｌ字形のトレンチゲート２１は構成されている。以下では、Ｌ字形のトレンチゲート２１、トレンチ２１ａ、ゲート絶縁膜２１ｂ、ゲート電極２１ｃおよび底部２１ｄとして説明する。
【００６１】
次に、図３１に示すように、ｎ−層１の一方の面の表面内に、第２導電型の第２の半導体層となるｐベース層２が形成される。このｐベース層３は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００６２】
次に、図３２に示すように、Ｌ字形のトレンチゲート２１の底部２１ｄが延出している側のｐベース層２の表面内に、Ｌ字形のトレンチゲート２１に隣接して、第１導電型の第１の半導体領域となるｎ＋エミッタ領域４が形成される。このｎ＋エミッタ領域４は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００６３】
次に、図３３に示すように、ｎ＋エミッタ領域４、Ｌ字形のトレンチゲート２１およびｐベース層３の表面上に、被覆性と平坦性の良好なシリケートガラス（ＢＰＳＧ）からなる層間絶縁膜５をＣＶＤにより形成した後、ｎ＋エミッタ領域４の一部とｐベース層２が露出するように、層間絶縁膜５がドライエッチングを用いて除去される。
【００６４】
また、ｐベース層２、ｎ＋エミッタ領域４の層間絶縁膜に覆われてない部分および層間絶縁膜５を覆うように、例えばアルミニウムなどの導電体からなる第１の主電極としてのエミッタ電極６が形成される。これによりｎ＋エミッタ領域４とエミッタ電極６は電気的に接続される。なおエミッタ電極６は、スパッタリングにより形成される。
【００６５】
一方、ｎ−層１の他方の面（図中における下側の面）に表面内には、第２導電型の第３の半導体層となるｐ＋コレクタ層７が形成される。このｐ＋コレクタ層７は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００６６】
そして、ｐ＋コレクタ層７上には、例えばアルミニウムなどの導電体からなる第２の主電極としてのコレクタ電極８が形成される。このコレクタ電極８は、スパッタリングにより形成される。
【００６７】
以上により、図２０に示す実施の形態２におけるトレンチゲート型ＩＧＢＴが完成する。なお、図示はしていないが、実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。
【００６８】
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図２０に示すトレンチゲート型ＩＧＢＴが完成すればよいのであって、例えば、ｐベース層２はｎ−層１の表面にイオン注入などにより形成する工程を示したが、第２のｎ−層１ｂの形成中に第２導電型の不純物を含むように切替えてｐベース層２を形成してもよい。またｐベース層２およびｎ＋エミッタ領域４はＬ字形のトレンチゲート２１を形成した後に形成する工程を示したが、ｐベース層２およびｎ＋エミッタ領域４を形成した後にＬ字形のトレンチゲート２１を形成してもよい。またｎ型の基板である第１のｎ−層１ａを基礎にしたが、ｐ＋コレクタ層７をｐ型の基板とし、このｐ型の基板を基礎にしてもよい。この場合、ｐ型の基板からなるｐ＋コレクタ層７上にｎ−層１が形成される。
【００６９】
次に、実施の形態２に係るトレンチゲート型ＩＧＢＴの動作について説明する。
【００７０】
エミッタ電極６とコレクタ電極８の間に所定のコレクタ電圧を設定し、エミッタ電極６とゲート電極２１ｃの間にオン状態となる所定のゲート電圧を印加すると、ｐベース層２におけるチャネル領域がｎ型に反転しチャネルが形成される。
【００７１】
このチャネルを通じてエミッタ電極６から電子がｎ−層１に注入される。そして、この注入された電子により、ｐ＋コレクタ層７とｎ−層１との間が順バイアスされ、ｐ＋コレクタ層７から正孔が注入される。その結果、ｎ−層１のインピーダンスが大きく下がり、ＩＧＢＴの電流容量が向上し、オン状態となる。
【００７２】
さらに、この実施の形態２においては、ｎ−層１の第１の主面に対して水平方向で片側に延出した底部２１ｄを有したＬ字形のトレンチゲート２１を用い、加えて所定の隣合うＬ字形のトレンチゲート２１の底部２１ｄの延出方向が対向するようにして、それぞれの底部２１ｄの間隔が、ｎ−層１の第１の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしているので、ｐ＋コレクタ層７から注入された正孔の移動が制限され、この所定の隣合うＬ字形のトレンチゲート２１の底部２１ｄの間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極６からｎ−層１に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低減が可能になる。加えてＬ字形のトレンチゲート２１の底部２１ｄを酸化膜である第１の絶縁膜２２のみで構成したので、実施の形態１に比して、製造工程が簡略化される効果も有する。
【００７３】
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極６とゲート電極２１ｃの間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、ｎ型に反転したチャネル領域がｐ型に戻り、エミッタ電極６からの電子の注入が止まる。この電子の注入の停止により、ｐ＋コレクタ層７からの正孔の注入も停止する。その後、ｎ−層１に溜まっていた電子と正孔は、それぞれコレクタ電極８およびエミッタ電極６に抜けていくか、あるいは、互いに再結合して消滅する。
【００７４】
なお、この実施の形態２においても、実施の形態１と同様に、ｎ−層１とｐ＋コレクタ層７の間に、第１導電型の第４の半導体層であるｎ＋バッファ層１８を形成してもよい。また、第１導電型の第１の半導体層を構成する第２のｎ−層１ｂの不純物濃度を変えてｎ層として、第１導電型の第１の半導体層を構成してもよい。さらにｎ＋エミッタ領域４をＬ字形のトレンチゲート４に隣接して両側に設けてもよく、この実施の形態２と同様にオン電圧と損失の低減が得られる。
【００７５】
また、この実施の形態２においても実施の形態１の図１９に示したのと同様に、ｎ＋エミッタ領域４およびＬ字形のトレンチゲート２１を覆うように層間絶縁膜５を設けて、所定の隣合うｎ＋エミッタ領域４の間を、ｐベース層２の表面内に選択的に設けたｎ＋エミッタ接続領域１９により接続し、このｎ＋エミッタ接続領域１９がエミッタ電極６と電気的に接続するようにしてもよい。
【００７６】
実施の形態３
この発明の実施の形態３について、図面に基づいて説明する。図３４は、この発明の実施の形態３に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの概略断面図である。図３４において、実施の形態１と相違する点は、トレンチ３１ａと、このトレンチ３１ａの内面に設けられた酸化膜からなるゲート絶縁膜３１ｂと、さらにこのゲート絶縁膜３１ｂの内部を埋めるように設けられたゲート電極３１ｃとからなるＴ字形のトレンチゲート３１を設けた点である。このＴ字形のトレンチゲート３１は、ｐベース層２の表面からｎ−層１の第１の主面に対して垂直方向で、ｎ−層１内に達する位置まで設けられ、その下部にｎ−層１の第１の主面に対して水平方向で、両側に所定の長さ延出した底部３１ｄを有している。またＴ字型のトレンチゲート３１の底部３１ｄは、この底部３１ｄの延出側にあるＴ字型のトレンチゲート３１の底部３１ｄと、その延出方向が対向するように設けられている。これにより、所定の隣合うＴ字形のトレンチゲート３１の底部３１ｄの間隔（図中Ａで示す。）は、ｎ−層１の第１の主面に対して垂直方向に形成さている部分の間隔（図中Ｂで示す。）より狭くなる。また、この実施の形態３において、ｎ＋エミッタ領域４は、ｐベース層２の表面内に、Ｔ字形のトレンチゲート３１の両側に隣接して設けられている。なお図３４において、実施の形態１の図１に示したものと同一のものには、同じ符号を付し、説明は省略する。
【００７７】
次に、図３４に示したトレンチゲート型ＩＧＢＴの製造方法を、図３５〜図５１を参照して説明する。なお図３５〜図５１において、実施の形態１に係る図２〜図１７に示したものと同一または相当するもについては、同一の符号を付して説明する。
【００７８】
まず、図３５に示すように、第１導電型の第１の半導体層となるシリコン基板からなる第１のｎ−層１ａの一方の面（図中における上方の面）に、素子分離のためのガードリング形成を施したのち、図３６に示すように、深さが１０００ｎｍ程度の第１のトレンチ１１を選択的に形成する。この第１のトレンチ１１は、ドライエッチングにより行われる。この第１のトレンチ１１は、Ｔ字形のトレンチゲート３１の底部３１ｄを形成するもので、トレンチ３１ａの一部である。
【００７９】
次に、図３７に示すように、第１のトレンチ１１の内面および第１のｎ−層１ａの一方の面上に、厚さが１００ｎｍ程度の酸化膜からなる第１の絶縁膜１２を形成する。この第１の絶縁膜１２は、熱酸化あるいはＣＶＤにより形成される。
【００８０】
次に、図３８に示すように、第１のｎ−層１ａの一方の面上に形成された第１の絶縁膜１２を除去する。この第１の絶縁膜１２の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００８１】
次に、図３９に示すように、第１の絶縁膜１２の内部および第１のｎ−層１の一方の面上に、ポリシリコンなどの導電体からなる第１の導電体１３を形成する。この第１の導電体１３は、ＣＶＤにより形成される。
【００８２】
次に、図４０に示すように、第１のｎ−層１ａの一方の面上に形成された第１の導電体１３を除去する。この第１の導電体１３の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００８３】
次に、図４１に示すように、第１のｎ−層１ａの一方の面上と、この一方の面側にある第１の絶縁膜１２上および第１の導電体１２上に、厚さが１００ｎｍ程度の酸化膜からなる第２の絶縁膜１４を形成する。この第２の絶縁膜１４は、熱酸化あるいはＣＶＤにより形成される。
【００８４】
次に、図４２に示すように、第１のｎ−層１ａの一方の面上にある第２の絶縁膜１４を除去する。この第２の絶縁膜１４の除去は、ドライエッチングを用いて行われる。なお第１のトレンチ１１、第１の導電体１３、第１の絶縁膜１２および第２の絶縁膜１４により、Ｔ字形のトレンチゲート３１の底部３１ｄを構成する。
【００８５】
次に、図４３に示すように、第１のｎ−層１の一方の面上と第２の絶縁膜１４上に、厚さが５０００ｎｍ程度の第１導電型の第１の半導体層となる第２のｎ−層１ｂを形成する。この第２のｎ−層１ｂは、ＣＶＤにより形成されるアモルファスシリコン層またはエピタキシャル成長により形成されるエピタキシャル層である。なお、アモルファスシリコン層の場合、熱処理により単結晶化を行う。そして同じ不純物濃度を有する第１のｎ−層１ａと第２のｎ−層１ｂにより第１導電型の第１の半導体層であるｎ−層１を構成する。以下では、ｎ−層１として説明する。
【００８６】
次に、図４４に示すように、ｎ−層１の表面から、ｎ−層１の一方の面に対して垂直方向で、第２の絶縁膜１４の間の位置、通常は略中央の位置に、第２の絶縁膜１４に達する位置まで第２のトレンチ１５を形成する。この第２のトレンチ１５は、ドライエッチングにより形成される。
【００８７】
次に、図４５に示すように、第２のトレンチ１５の内面およびｎ−層１の上に、厚さが１００ｎｍ程度の酸化膜からなる第３の絶縁膜１６を形成する。この第３の絶縁膜１６は、熱酸化あるいはＣＶＤにより形成される。
【００８８】
次に、図４６に示すように、第２のトレンチ１５の底面に位置する第２の絶縁膜１４および第３の絶縁膜１６とｎ−層１上の第３の絶縁膜１６を除去する。この第２の絶縁膜１４および第３の絶縁膜１６の除去は、ドライエッチングを用いて行われる。
【００８９】
次に、図４７に示すように、第２の絶縁膜１４、第３の絶縁膜１６の内部およびｎ−層１上に、ポリシリコンなどの導電体である第２の導電体１７を形成する。この第２の導電体１７は、ＣＶＤにより形成される。
【００９０】
次に、図４８に示すように、ｎ−層１が露出するまで第２の導電体１７を除去する。この第２の導電体１７の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００９１】
ここで図３４に示すＴ字形のトレンチゲート３１から判るように、トレンチ３１ａは、第１のトレンチ１１および第２のトレンチ１５から、ゲート絶縁膜３１ｂは、第１の絶縁膜１２，第２の絶縁膜１４および第３の絶縁膜１６から、ゲート電極３１ｃは、第１の導電体１３および第２の導電体１７から構成されている。以下では、図３３に示すＴ字形のトレンチゲート３１、トレンチ３１ａ、ゲート絶縁膜３１ｂおよびゲート電極３１ｃとして説明する。
【００９２】
次に、図４９に示すように、ｎ−層１の一方の面の表面内に、第２導電型の第２の半導体層となるｐベース層２が形成される。このｐベース層２は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００９３】
次に、図５０に示すように、ｐベース層２の表面内に、Ｔ字形のトレンチゲート３１の両側に隣接して、第１導電型の第１の半導体領域となるｎ＋エミッタ領域４が形成される。このｎ＋エミッタ領域４は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００９４】
次に、図５１に示すように、ｎ＋エミッタ領域４、Ｔ字形のトレンチゲート３１およびｐベース層２の上に、被覆性と平坦性の良好なシリケートガラス（ＢＰＳＧ）からなる層間絶縁膜５をＣＶＤにより形成した後、ｎ＋エミッタ領域４の一部とｐベース層３が露出するように、層間絶縁膜５がドライエッチングを用いて除去される。
【００９５】
そして、ｐベース層２およびｎ＋エミッタ領域４の層間絶縁膜５に覆われてない部分、ならびに層間絶縁膜５を覆うように、例えばアルミニウムなどの導電体からなる第１の主電極としてのエミッタ電極６が形成される。これによりｎ＋エミッタ領域４とエミッタ電極６は電気的に接続される。なおエミッタ電極６は、スパッタリングにより形成される。
【００９６】
一方、図３４に示すように、ｎ−層１の他方の面（図中における下側の面）の表面内には、第２導電型の第３の半導体層となるｐ＋コレクタ層７が形成される。このｐ＋コレクタ層７は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００９７】
そして、ｐ＋コレクタ層７上には、例えばアルミニウムなどの導電体からなる第２の主電極としてのコレクタ電極８が形成される。このコレクタ電極８は、スパッタリングにより形成される。
【００９８】
以上により、図３４に示す実施の形態３におけるトレンチゲート型ＩＧＢＴが完成する。なお、図示はしていないが、この実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。
【００９９】
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図３４に示すトレンチゲート型ＩＧＢＴが完成すればよいのであって、例えば、ｐベース層２はｎ−層１の表面にイオン注入などにより形成する工程を示したが、第２のｎ−層１ｂの形成中に第２導電型の不純物を含むように切替えてｐベース層２を形成してもよい。またｐベース層２およびｎ＋エミッタ領域４はＴ字形のトレンチゲート３１を形成した後に形成する工程を示したが、ｐベース層２およびｎ＋エミッタ領域４を形成した後にＴ字形のトレンチゲート３１を形成してもよい。またｎ型の基板である第１のｎ−層１ａを基礎にしたが、ｐ＋コレクタ層７をｐ型の基板とし、このｐ型の基板を基礎にしてもよい。この場合ｐ型の基板からなるｐ＋コレクタ層７上にｎ−層１が形成される。
【０１００】
次に、この実施の形態３に係るトレンチゲート型ＩＧＢＴの動作について説明する。
【０１０１】
エミッタ電極６とコレクタ電極８の間に所定のコレクタ電圧を設定し、エミッタ電極６とゲート電極３１ｃの間にオン状態となる所定のゲート電圧を印加すると、ｐベース層２におけるチャネル領域がｎ型に反転しチャネルが形成される。
【０１０２】
このチャネルを通じてエミッタ電極６から電子がｎ−層１に注入される。そして、この注入された電子により、ｐ＋コレクタ層７とｎ−層１との間が順バイアスされ、ｐ＋コレクタ層７から正孔が注入される。その結果、ｎ−層１のインピーダンスが低下し、ＩＧＢＴの電流容量が向上し、オン状態となる。
【０１０３】
さらに、この実施の形態３においては、ｎ−層１の第１の主面に対して水平方向で、両側に所定の長さ延出した底部３１ｄを有したＴ字形のトレンチゲート３１を用い、加えて所定の隣合うＴ字形のトレンチゲート３１の底部３１ｄの延出方向が対向するようにして、それぞれの底部３１ｄの間隔が、ｎ−層１の第１の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしているので、ｐ＋コレクタ層７から注入された正孔の移動が制限され、この所定の隣合うＴ字形のトレンチゲート３１の底部３１ｄの間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極６からｎ−層１に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低減が可能になる。加えて底部３１ｄが従来のトレンチゲートの底部に比して平坦になるため、底部３１ｄにおける電界強度が緩和される。そのためコレクタ−エミッタ間耐電圧性能が向上する効果も有する。
【０１０４】
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極６とゲート電極３１ｃの間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、ｎ型に反転したチャネル領域がｐ型に戻り、エミッタ電極６からの電子の注入が止まる。この電子の注入の停止により、ｐ＋コレクタ層７からの正孔の注入も停止する。その後、ｎ−層１に溜まっていた電子と正孔は、それぞれコレクタ電極８およびエミッタ電極６に抜けていくか、あるいは、互いに再結合して消滅する。
【０１０５】
なお、この実施の形態３によれば、ｎ−層１の第２の主面内にｐ＋コレクタ層７を形成したものを示したが、実施の形態１の図１８に示したのと同様に、ｎ−層１とｐ＋コレクタ層７の間に第１導電型の第４の半導体層であるｎ＋バッファ層１８を形成してもよい。
【０１０６】
また、この実施の形態３によれば、第１導電型の第１の半導体層を、第１のｎ−層１ａと第２のｎ−層１ｂにより形成したものを示したが、実施の形態１で示したのと同様に、第２のｎ−層１ｂの不純物濃度を変えてｎ層として、第１導電型の第１の半導体層を形成してもよい。
【０１０７】
また、この実施の形態３においても実施の形態１の図１９に示したのと同様に、ｎ＋エミッタ領域４およびＴ字形のトレンチゲート３１を覆うように層間絶縁膜５を設けて、所定の隣合うｎ＋エミッタ領域４の間を、ｐベース層２の表面内に選択的に設けたｎ＋エミッタ接続領域１９により接続し、このｎ＋エミッタ接続領域１９がエミッタ電極６と電気的に接続するようにしてもよい。
【０１０８】
実施の形態４
実施の形態３においては、底部３１ｄも含めて、Ｔ字形のトレンチゲート３１を、トレンチ３１ａと、このトレンチ３１ａの内面に設けられたゲート絶縁膜３１ｂと、さらにこのゲート絶縁膜３１ｂの内部を埋めるように設けられたゲート電極３１ｃにより構成していたが、この底部３１ｄを、図５２に示すように実施の形態２における酸化物などの絶縁体からなる底部４１ｄとし、ｎ−層１の第１の主面に対して垂直方向に形成される部分を、実施の形態３と同様に、トレンチ４１ａと、このトレンチ４１ａの内面に設けられた酸化膜からなるゲート絶縁膜４１ｂと、さらにこのゲート絶縁膜４１ｂの内部を埋めるように設けられたゲート電極４１ｃとして構成してもよい。
【０１０９】
この実施の形態４に係るトレンチゲート型ＩＧＢＴの動作については、実施の形態３で示した動作と同等であり、従来に比してオン電圧と損失の低減が可能になるとともに、Ｔ字形のトレンチゲート４１の底部４１ｄを絶縁体のみで形成しているので、実施の形態３に比して、製造工程が簡略化される効果も有する。なお、この実施の形態４に係るトレンチゲート型ＩＧＢＴの製造方法については、実施の形態２に示した製造方法を利用することができる。
【０１１０】
また、この実施の形態４においても実施の形態１の図１９に示したのと同様に、ｎ＋エミッタ領域４およびＴ字形のトレンチゲート４１を覆うように層間絶縁膜５を設けて、所定の隣合うｎ＋エミッタ領域４の間を、ｐベース層２の表面内に選択的に設けたｎ＋エミッタ接続領域１９により接続し、このｎ＋エミッタ接続領域１９がエミッタ電極６と電気的に接続するようにしてもよい。
【０１１１】
実施の形態５
この発明の実施の形態５について、図面に基づいて説明する。図５３は、この発明の実施の形態５に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの概略断面図である。図５３において、第１導電型の第１の半導体層であるｎ−層１の第１の主面（図中における上側の面）上には、第２導電型の第２の半導体層であるｐベース層２が設けられている。
【０１１２】
そしてｐベース層２の表面からｎ−層１にかけて、トレンチ５１ａと、このトレンチ５１ａの内面に設けられた酸化膜からなるゲート絶縁膜５１ｂと、さらにこのゲート絶縁膜５１ｂの内部を埋めるように設けられたゲート電極５１ｃとからなるトレンチゲート５１が、ｎ−層１の第１の主面に対して所定の傾斜（図中に、傾斜角度θ１，θ２で示す。通常θ１＝θ２であり、θ１，θ２＜９０°）を有して設けられている。またトレンチゲート５１が傾斜している側にある隣のトレンチゲート５１と、その傾斜方向が対向するように設けられている。これにより、所定の隣合うトレンチゲート５１のｎ−層１に位置する底部の間隔（図中Ａで示す。）は、底部以外の部分の間隔（図中に一例としてＢで示す。）より狭くなる。
【０１１３】
また、ｐベース層２の表面内には、トレンチゲート５１の傾斜側に、トレンチゲート５１に隣接して、第１導電型の第１の半導体領域であるｎ＋エミッタ領域４が選択的に設けられている。さらに、ｎ＋エミッタ領域４の大部分とトレンチゲート５１を覆うように層間絶縁膜５が設けられ、またｎ＋エミッタ領域４の層間絶縁膜５に覆われていない部分、層間絶縁膜５およびｐベース層２を覆うように、第１の主電極であるエミッタ電極６が設けられている。
【０１１４】
一方、ｎ−層１の第２の主面（図中における下側の面）上には、第２導電型の第３の半導体層であるｐ＋コレクタ層７が設けられ、さらにｐ＋コレクタ層７上には、第２の主電極であるコレクタ電極８が設けられている。なお図５３において、実施の形態１の図１に示したものと同一または相当するものについては、同一の符号を付している。
【０１１５】
次に、図５３に示したトレンチゲート型ＩＧＢＴの製造方法を、図５４〜図６３を参照して説明する。なお、図５４〜図６３において、実施の形態１に係る図２〜図１７に示したものと同一または相当するものについては、同じ符号を付して説明する。
【０１１６】
まず、図５４に示すように、第１導電型の半導体層となるシリコン基板からなるｎ−層１の一方の面（図中における上方の面）に、素子分離のためのガードリング形成を施したのち、図５５に示すように、一方の面の表面内に、第２導電型の第２の半導体層となるｐベース層２を形成する。このｐベース層２は、イオン注入およびアニ−ルにより形成される。
【０１１７】
次に、図５６に示すように、ｐベース層２の表面内に、第１導電型の第１の半導体領域となるｎ＋エミッタ領域４が選択的に形成される。このｎ＋エミッタ領域４は、イオン注入およびアニ−ルにより形成される。
【０１１８】
次に、図５７および図５８に示すように、ｐベース層２の表面から、ｎ−層１の一方の面対して所定の傾斜を有し、かつｎ＋エミッタ層４が、その傾斜する側に隣接するようにして、ｎ−層１内に達する位置までトレンチ５１ａが形成される。また所定の隣合うトレンチ５１ａの傾斜方向が対向するように形成される。なおトレンチ５１ａは、ドライエッチングにより形成される。この際、ドライエッチングは、ｎ−層１の一方の面に対して所定の傾斜角度を有して行われる。ここでは、シリコン基板であるｎ−層１は、所定の傾斜角度を有した状態で保持される。
【０１１９】
次に、図５９に示すように、トレンチ５１ａの内面、ｎ＋エミッタ領域４上およびｐベース層２上に、厚さが１００ｎｍ程度の酸化膜からなる第１の絶縁膜５２を形成する。この第１の絶縁膜５２は、熱酸化またはＣＶＤにより形成される。
【０１２０】
次に、図６０に示すように、ｎ＋エミッタ領域４上およびｐベース層２上の第１の絶縁膜５２を除去する。これによりトレンチ５１ａの内面のみに第１の絶縁膜５２が形成されることになり、これはゲート酸化膜５１ｂに相当する。以下では、ゲート酸化膜５１ｂとして説明する。なお、第１の絶縁膜５２の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【０１２１】
次に、図６１に示すように、ゲート絶縁膜５１ｂの内部、ｎ＋エミッタ領域４上およびｐベース層２上に、ポリシリコンなどの導電体である第１の導電体５３を形成する。この第１の導電体５３は、ＣＶＤにより形成される。
【０１２２】
次に、図６２に示すように、ｎ＋エミッタ層４上およびｐベース層２上の第１の導電体５３を除去する。これにより、ゲート絶縁膜５１ｂの内部のみに第１の導電体５３が形成されることになる。これはゲート電極５１ｃに相当する。以下では、ゲート電極５１ｃとして説明する。そしてトレンチ５１ａ、ゲート絶縁膜５１ｂおよびゲート電極５１ｃによりトレンチゲート５１を構成する。なお第１の導電体５３の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【０１２３】
そして、図６３に示すように、ｎ＋エミッタ領域４、トレンチゲート５１およびｐベース層２の上に、被覆性と平坦性の良好なシリケートガラス（ＢＰＳＧ）からなる層間絶縁膜５をＣＶＤにより形成した後、ｎ＋エミッタ領域４の一部とｐベース層２が露出するように、層間絶縁膜５がドライエッチングを用いて除去される。
【０１２４】
さらに、ｐベース層２、ｎ＋エミッタ領域４の層間絶縁膜５に覆われてない部分および層間絶縁膜５を覆うように、例えばアルミニウムなどの導電体からなる第１の主電極としてのエミッタ電極６が形成される。これによりｎ＋エミッタ領域４とエミッタ電極６は電気的に接続される。なおエミッタ電極６は、スパッタリングにより形成される。
【０１２５】
一方、図５３に示すように、ｎ−層１の他方の面（図中における下側の面）の表面内には、第２導電型の第３の半導体層となるｐ＋コレクタ層７が形成される。このｐ＋コレクタ層７は、イオン注入およびアニ−ルにより形成される。
【０１２６】
そして、ｐ＋コレクタ層７上には、例えばアルミニウムなどの導電体からなる第２の主電極としてのコレクタ電極８が形成される。このコレクタ電極８は、スパッタリングにより形成される。
【０１２７】
以上により、図５３に示す実施の形態５におけるトレンチゲート型ＩＧＢＴが完成する。なお、図示はしていないが、この実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。
【０１２８】
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図５３に示すトレンチゲート型ＩＧＢＴが完成すればよいのであって、例えば、ｐベース層２はｎ−層１の表面にイオン注入などにより形成する工程を示したが、ｎ−層１上にｐベース層２を形成してもよい。またｐベース層２およびｎ＋エミッタ領域４はトレンチゲート５１を形成する前に形成する工程を示したが、トレンチゲート５１を形成した後にｐベース層２およびｎ＋エミッタ領域４を形成してもよい。またｎ型の基板であるｎ−層１を基礎にしたが、ｐ＋コレクタ層７をｐ型の基板とし、このｐ型の基板を基礎にしてもよい。この場合ｐ型の基板からなるｐ＋コレクタ層７上にｎ−層１が形成される。
【０１２９】
次に、本実施の形態５に係るトレンチゲート型ＩＧＢＴの動作について説明する。
【０１３０】
エミッタ電極６とコレクタ電極８の間に所定のコレクタ電圧を設定し、エミッタ電極６とゲート電極５１ｃの間にオン状態となる所定のゲート電圧を印加すると、ｐベース層２におけるチャネル領域がｎ型に反転しチャネルが形成される。
【０１３１】
このチャネルを通じてエミッタ電極６から電子がｎ−層１に注入される。そして、この注入された電子により、ｐ＋コレクタ層７とｎ−層１との間が順バイアスされ、ｐ＋コレクタ層７から正孔が注入される。その結果、ｎ−層１のインピーダンスが低下し、ＩＧＢＴの電流容量が向上し、オン状態となる。
【０１３２】
さらに、この実施の形態５においては、ｎ−層１の第１の主面対して所定の傾斜を有したトレンチゲート５１を用い、加えて所定の隣合うトレンチゲート５１の傾斜方向が対向するようにして、ｎ−層１に位置するそれぞれのトレンチゲート５１の底部の間隔が、底部以外の部分の間隔より狭くなるようにしているので、ｐ＋コレクタ層７から注入された正孔の移動が制限され、この所定の隣合うトレンチゲート５１の底部の間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極６からｎ−層１に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低減が可能になる。
【０１３３】
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極６とゲート電極５１ｃの間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、ｎ型に反転したチャネル領域がｐ型に戻り、エミッタ電極６からの電子の注入が止まる。この電子の注入の停止により、ｐ＋コレクタ層７からの正孔の注入も停止する。その後、ｎ−層１に溜まっていた電子と正孔は、それぞれコレクタ電極８およびエミッタ電極６に抜けていくか、あるいは、互いに再結合して消滅する。
【０１３４】
なお、この実施の形態５によれば、ｎ−層１の第２の主面上にｐ＋コレクタ層７を形成したものを示したが、実施の形態１の図１８に示したように、ｎ−層１とｐ＋コレクタ層７の間に第１導電型の第４の半導体層であるｎ＋バッファ層１８を形成してもよい。このｎ＋バッファ層１８は、イオン注入およびアニ−ルにより形成される。
【０１３５】
また、この実施の形態５によれば、ｎ−層１の第１の主面上にｐベース層２を形成したものを示したが、実施の形態１でも示したように、ｎ−層１とｐベース層２の間に第１導電型のｎ層を形成し、ｎ−層１とこのｎ層により第１導電型の第１の半導体層を構成しててもよい。このｎ層の形成は、ｐベース層２を形成する前に、ｎ−層１の上に、ＣＶＤによりアモルファスシリコン層またはエピタキシャル層として形成される。なお、アモルファスシリコン層の場合、熱処理により単結晶化を行う。そしてｐベース層２は、このｎ層の表面内に、イオン注入およびアニ−ルにより形成される。
【０１３６】
さらに、この実施の形態５によれば、トレンチ溝５１ａが傾斜している側のｐベース層２の表面内に、トレンチゲート５１に隣接してｎ＋エミッタ領域４を形成したものを示したが、トレンチゲート５１に隣接して両側に設けてもよく、従来に比して、オン電圧と損失の低減が得られる。
【０１３７】
また、この実施の形態５においても実施の形態１の図１９に示したのと同様に、ｎ＋エミッタ領域４およびトレンチゲート５１を覆うように層間絶縁膜５を設けて、所定の隣合うｎ＋エミッタ領域４の間を、ｐベース層２の表面内に選択的に設けたｎ＋エミッタ接続領域１９により接続し、このｎ＋エミッタ接続領域１９がエミッタ電極６と電気的に接続するようにしてもよい。
【０１３８】
実施の形態１〜５では、トレンチゲート型ＩＧＢＴにおいてオン電圧と損失の低減を可能にするトレンチゲート構造について示したが、このトレンチゲート構造をプレーナ型ＩＧＢＴに応用することも可能であり、オン電圧と損失の低減が可能である。特に、耐圧を高めるために複数のチップを並列接続して使用される高耐圧モジュール（例えば２ｋＶ以上）などでは、一部のチップに電流が集中して流れにくくなることによって破壊を起こすことのないように、各チップの通電能力のばらつきを小さくすることが要求されるが、この点、トレンチ型ＩＧＢＴに比してプレーナ型ＩＧＢＴの方が構造上ばらつきを小さくすることができ、このような分野におけるプレーナ型ＩＧＢＴの利用も多いことから、この発明に係るトレンチゲート構造をプレーナ型ＩＧＢＴに応用することは非常に有用である。以下、プレーナ型ＩＧＢＴに、この発明に係るトレンチゲート構造を応用した場合について説明する。
【０１３９】
実施の形態６
この発明の実施の形態６について、図面に基づいて説明する。図６４は、この発明の実施の形態６に係る電力用半導体装置であるプレーナ型ＩＧＢＴの概略断面図である。図６４において、プレーナ型ＩＧＢＴは、第１導電型の第１の半導体層であるｎ−層６１の第１の主面（図中における上側の面）の表面内には、第２導電型の第１の半導体領域であるｐベース領域６２が選択的に設けられ、さらにｐベース領域６２の表面内には、第１導電型の第２の半導体領域であるｎ＋エミッタ領域６３が選択的に設けられている。
【０１４０】
そしてｎ＋エミッタ領域６３の表面からｎ−層６１にかけて、トレンチ６４ａと、このトレンチ６４ａの内面に設けられた酸化膜からなるトレンチ絶縁膜６４ｂと、さらにこのトレンチ絶縁膜６４ｂの内部を埋めるように設けられたトレンチ電極６４ｃとからなるＬ字形のエミッタトレンチ６４が設けられている。このＬ字形のエミッタトレンチ６４の構成は、実施の形態１で示したＬ字形のトレンチゲート３を構成するトレンチ３ａ、ゲート絶縁膜３ｂおよびゲート電極３ｃにそれぞれ対応するものである。このＬ字形のエミッタトレンチ６４は、ｎ＋エミッタ領域６３の表面から、ｎ＋エミッタ領域６３およびｐベース領域６２に隣接して、ｎ−層６１の第１の主面に対して垂直方向で、ｎ−層６１内に達する位置まで設けられ、その下部にｎ−層６１の第１の主面に対して水平方向で、片側に所定の長さ延出した底部６４ｄを有している。またＬ字形のエミッタトレンチ６４の底部６４ｄは、この底部６４ｄの延出側にある隣のＬ字形のエミッタトレンチ６４の底部６４ｄと、その延出方向が対向するように設けられている。これにより、所定の隣合うＬ字形のエミッタトレンチ６４の底部６４ｄの間隔（図中Ａで示す。）は、ｎ−層６１の第１の主面に対して垂直方向に形成されている部分の間隔（図中Ｂで示す。）より狭くなる。
【０１４１】
また、Ｌ字形のエミッタトレンチ６４の底部６４ｄが延出している側にあるｎ−層６１、ｐベース領域６２および一部のｎ＋エミッタ領域６３の上に、酸化膜からなるゲート絶縁膜６５が設けられ、このゲート絶縁膜６５上にゲート電極６６が設けられている。そしてゲート電極６６、ゲート絶縁膜６５および大部分のｎ＋エミッタ領域６３を覆うように層間絶縁膜６７が設けられている。この層間絶縁膜６７は、Ｌ字形のエミッタトレンチ６４の底部６４ｄが延出していない側にも同様に設けられるが、ここにはゲート電極６６およびゲート絶縁膜６５は設けられていない。
【０１４２】
さらに、ｎ＋エミッタ領域６３の層間絶縁膜６７が設けられていない部分、層間絶縁膜６７およびＬ字形のエミッタトレンチ６４を覆うように第１の主電極であるエミッタ電極６８が設けられている。
【０１４３】
一方、ｎ−層６１の第２の主面（図中における下側の面）上には、第２導電型の第２の半導体層であるｐ＋コレクタ層６９が設けられ、さらにｐ＋コレクタ層６９上には第２の主電極であるコレクタ電極７０が設けられている。
【０１４４】
次に、図６４に示したプレーナ型ＩＧＢＴの製造方法を、図６５〜図６９を参照して説明する。
【０１４５】
まず、図６５に示す構造は、実施の形態１の図１５に相当するものであり、実施の形態１の図２から図１５で示した製造方法を経て得られるものと同一であるため、この構造に至るまでの説明は省略し、以後の製造方法について説明する。
【０１４６】
まず、図６５に示すようなＬ字形のエミッタトレンチ６４（実施の形態１におけるＬ字形のトレンチゲート３に相当する。）を形成した後、図６６に示すように、第１導電型の第１の半導体層となるｎ−層６１の表面内に、Ｌ字形のエミッタトレンチ６４に隣接して第２導電型の第１の半導体領域となるｐベース領域６２が選択的に形成される。このｐベース領域６２は、イオン注入およびアニ−ルにより形成される。
【０１４７】
次に、図６７に示すように、ｐベース領域６２の表面内に、Ｌ字形のエミッタトレンチ６４に隣接して第１導電型の第２の半導体領域となるｎ＋エミッタ領域６３が選択的に形成される。このｎ＋エミッタ領域６３は、イオン注入およびアニ−ルにより形成される。
【０１４８】
次に、図６８に示すように、Ｌ字形のエミッタトレンチ６４の底部６４ｄが延出している側にあるｎ−層６１、ｐベース領域６２および一部のｎ＋エミッタ領域６３の上に酸化膜からなるゲート絶縁膜６５が形成される。このゲート絶縁膜６５は、まず全面に熱酸化またはＣＶＤを用いて酸化膜を形成したのち、不要部分をドライエッチングにより除去することにより形成される。
【０１４９】
そして、ゲート絶縁膜６５上には、ポリシリコンなどの導電体であるゲート電極６６が形成される。このゲート電極６６は、まず全面にＣＶＤを用いてポリシリコン膜を形成したのち、不要部分をドライエッチングにより除去することにより形成される。
【０１５０】
次に、図６９に示すように、Ｌ字形のエミッタトレンチ６４の底部６４ｄが延出している側は、ゲート電極６６、ゲート絶縁膜６５および大部分のｎ＋エミッタ領域６３を覆うように層間絶縁膜６７が形成され、Ｌ字形のエミッタトレンチ６４の底部６４ｄが延出していない側は、ｎ−層６１、ｐベース領域６２および大部分のｎ＋エミッタ領域６３を覆うように層間絶縁膜６７が形成される。この層間絶縁膜６７は、被覆性と平坦性の良好なシリケートガラス（ＢＰＳＧ）からなり、まず全面にＣＶＤを用いて形成されたのち、エッチングによりＬ字形のエミッタトレンチ６４とｎ＋エミッタ領域６３の一部が露出するように形成される。
【０１５１】
そして、Ｌ字形のエミッタトレンチ６４、ｎ＋エミッタ領域６３の露出部分および層間絶縁膜６７を覆うように、例えばアルミニウムなどの導電体からなる第１の主電極であるエミッタ電極６８が形成される。これによりｎ＋エミッタ領域６３、Ｌ字形のエミッタトレンチ６４のトレンチ電極６４ｃとエミッタ電極６８は電気的に接続される。なおエミッタ電極６８は、スパッタリングにより形成される。
【０１５２】
一方、図６４に示すように、ｎ−層６１の他方の面（図中における下側の面）の表面内には、第２導電型の第２の半導体層となるｐ＋コレクタ層６９が形成される。このｐ＋コレクタ層６９は、イオン注入およびアニ−ルなどの熱処理により形成される。
【０１５３】
そして、ｐ＋コレクタ層６９上には、例えばアルミニウムなどの導電体からなる第２の主電極であるコレクタ電極７０が形成される。このコレクタ電極７０は、スパッタリングにより形成される。
【０１５４】
以上により、図６４に示す実施の形態６におけるプレーナ型ＩＧＢＴが完成する。なお、図示はしていないが、この実施の形態６に係るプレーナ型ＩＧＢＴの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。
【０１５５】
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図６４に示すプレーナ型ＩＧＢＴが完成すればよいのであって、例えば、ｐベース領域６２およびｎ＋エミッタ領域６３はＬ字形のエミッタトレンチ６４を形成した後に形成する工程を示したが、ｐベース領域６２およびｎ＋エミッタ領域６３を形成した後にＬ字形のエミッタトレンチ６４を形成してもよい。またｎ型の基板であるｎ−層６１をベースにしたが、ｐ＋コレクタ層６９をｐ型の基板とし、このｐ型の基板をベースにしてもよい。この場合ｐ型の基板からなるｐ＋コレクタ層６９上にｎ−層６１が形成される。
【０１５６】
次に、この実施の形態６に係るプレーナ型ＩＧＢＴの動作について説明する。
【０１５７】
エミッタ電極６８とコレクタ電極７０の間に所定のコレクタ電圧を設定し、エミッタ電極６８とゲート電極６６の間にオン状態となる所定のゲート電圧を印加すると、ｐベース領域６２におけるチャネル領域がｎ型に反転しチャネルが形成される。また、この時、Ｌ字形のエミッタトレンチ６４のトレンチ電極６４ｃには、エミッタ電極６８と同じ大きさの電圧が印加される。これによって、トレンチとシリコンとの界面に生じるリーク電流が抑制されるので、従来のプレーナ型ＩＧＢＴに比べて、リーク電流に関して特性が劣るようなこともない。
【０１５８】
次に、このチャネルを通じてエミッタ電極６８から電子がｎ−層６１に注入される。そして、この注入された電子により、ｐ＋コレクタ層６９とｎ−層６１との間が順バイアスされ、ｐ＋コレクタ層６９から正孔が注入される。その結果、ｎ−層６１のインピーダンスが低下し、ＩＧＢＴの電流容量が向上し、オン状態となる。
【０１５９】
さらに、この実施の形態６においては、実施の形態１と同様に、ｎ−層６１の第１の主面に対して水平方向で、片側に所定の長さ延出した底部６４ｄを有したＬ字形のエミッタトレンチ６４を用い、加えて所定の隣合うＬ字形のエミッタトレンチ６４の底部６４ｄの延出方向が対向するようにして、それぞれの底部６４ｄの間隔が、ｎ−層６１の第１の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしているので、ｐ＋コレクタ層６９から注入された正孔の移動が制限され、所定の隣合うＬ字形のエミッタトレンチ６４の底部６４ｄの間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極６８からｎ−層６１に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低下が可能になる。
【０１６０】
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極６８とゲート電極６６の間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、ｎ型に反転したチャネル領域がｐ型に戻り、エミッタ電極６８からの電子の注入が止まる。この電子の注入の停止により、ｐ＋コレクタ層６９からの正孔の注入も停止する。その後、ｎ−層６１に溜まっていた電子と正孔は、それぞれコレクタ電極７０およびエミッタ電極６８に抜けていくか、あるいは、互いに再結合して消滅する。
【０１６１】
なお、この実施の形態６によれば、ｎ−層６１の第２の主面上にｐ＋コレクタ層６９を形成したものを示したが、実施の形態１の図１８に示すように、ｎ−層６１とｐ＋コレクタ層６９の間に第１導電型の第３の半導体層となるｎ＋バッファ層を形成してもよい。このｎ＋バッファ層は、イオン注入およびアニ−ルにより形成される。
【０１６２】
また、この実施の形態６によれば、ｐベース領域６２およびｎ＋エミッタ領域６３は、Ｌ字形のエミッタトレンチ６４の両側に隣接して形成されたものを示したが、特に両側に形成する必要は無く、少なくともＬ字形のエミッタトレンチ６４の底部６４ｄが延出している側に形成されていればよい。
【０１６３】
また、この実施の形態６によれば、Ｌ字形のエミッタトレンチ６４の底部６４ｄが延出している側にゲート酸化膜６５およびゲート電極６６を形成したものを示したが、加えてＬ字形のトレンチゲート４の底部４ｄが延出していない側に形成しておいてもよい。
【０１６４】
実施の形態７
実施の形態６によれば、実施の形態１で示したＬ字形のトレンチゲート３の構成に相当するＬ字形のエミッタトレンチ６４をプレーナ型ＩＧＢＴに適用したものを示したが、図７０に示すように、Ｌ字形のエミッタトレンチ６４を、実施の形態２で示したＬ字形のトレンチゲート２１に相当するＬ字形のエミッタトレンチ７１としてもよい。この場合、Ｌ字形のエミッタトレンチ７１を構成するトレンチ７１ａ、トレンチ絶縁膜７１ｂ、トレンチ電極７１ｃおよび底部７１ｄは、実施の形態２で示したＬ字形のトレンチゲート２１を構成するトレンチ２１ａ、ゲート絶縁膜２１ｂ、ゲート電極２１ｃおよび底部２１ｄにそれぞれ対応するものである。この実施の形態７によれば、実施の形態６と同等の動作および効果が得られ、また実施の形態６に比して製造工程が簡略化される効果も得られる。製造方法については、実施の形態２および実施の形態６で示した製造方法を組合わせることにより得ることができる。なお実施の形態７の図６９で示した符号のうち、実施の形態６の図６３で示したものと同一または相当するものについては、同じ符号を付している。
【０１６５】
実施の形態８
実施の形態６によれば、実施の形態１で示したＬ字形のトレンチゲート３の構成に相当するＬ字形のエミッタトレンチ６４をプレーナ型ＩＧＢＴに適用したものを示したが、図７１に示すように、Ｌ字形のエミッタトレンチ６４を、実施の形態３で示したＴ字形のトレンチゲート３１に相当するＴ字形のエミッタトレンチ７２としてもよい。この場合、Ｔ字形のエミッタトレンチ７２を構成するトレンチ７２ａ、トレンチ絶縁膜７２ｂおよびトレンチ電極７２ｃは、実施の形態３で示したＴ字形のトレンチゲート３１を構成するトレンチ３１ａ、ゲート絶縁膜３１ｂおよびゲート電極３１ｃにそれぞれ対応するものである。またこの実施の形態８においては、ｐベース領域６２およびｎ＋エミッタ領域６３は、Ｔ字形のエミッタトレンチ７２の両側に隣接して設けられる。またゲート酸化膜６５およびゲート電極６６は、Ｔ字形のエミッタトレンチ７２の両側にあるｎ−層６１、ｐベース領域６２および一部のｎ＋エミッタ領域６３の上に設けられる。そしてこの実施の形態８によれば、実施の形態６と同等の動作および効果が得られる。製造方法については、実施の形態３および実施の形態６で示した製造方法を組合わせることにより得ることができる。なお実施の形態８の図７１で示した符号のうち、実施の形態６の図６４で示したものと同一または相当するものについては、同じ符号を付している。
【０１６６】
実施の形態９
実施の形態８によれば、実施の形態３で示したＴ字形のトレンチゲート３１の構成に相当するＴ字形のエミッタトレンチ７２をプレーナ型ＩＧＢＴに適用したものを示したが、図７２に示すように、Ｌ字形のエミッタトレンチ６４を、実施の形態４で示したＴ字形のトレンチゲート４１に相当するＴ字形のエミッタトレンチ７３としてもよい。この場合、Ｔ字形のエミッタトレンチ７３を構成するトレンチ７３ａ、トレンチ絶縁膜７３ｂ、トレンチ電極７３ｃおよび底部７３ｄは、実施の形態４で示したＴ字形のトレンチゲート４１を構成するトレンチ４１ａ、ゲート絶縁膜４１ｂ、ゲート電極４１ｃおよび底部４１ｄにそれぞれ対応するものである。またこの実施の形態９においては、実施の形態８と同様に、ｐベース領域６２およびｎ＋エミッタ領域６３は、Ｔ字形のエミッタトレンチ７３の両側に隣接して設けられる。またゲート酸化膜６５およびゲート電極６６は、Ｔ字形のエミッタトレンチ７３の両側にあるｎ−層６１、ｐベース領域６２および一部のｎ＋エミッタ領域６３の上に設けられる。そしてこの実施の形態９によれば、実施の形態６と同等の動作および効果が得られる。また実施の形態８に比して製造工程が簡略化される効果も得られる。製造方法については、実施の形態２、３および実施の形態６で示した製造方法を組合わせることにより得ることができる。なお実施の形態９の図７２で示した符号のうち、実施の形態６の図６４で示したものと同一または相当するものについては、同じ符号を付している。
【０１６７】
なお実施の形態６〜９によれば、エミッタトレンチをトレンチ、トレンチ酸化膜及びトレンチ電極を有して構成したものを示したが、エミッタトレンチを、例えば酸化物などの絶縁体で構成してもよく、従来に比してオン電圧と損失の低下の効果を得ることができ、さらに一層製造工程が簡略化される効果も得られる。
【産業上の利用可能性】
【０１６８】
本発明は、電子の供給能力を、従来に比して高めることを可能にした電力用半導体装置として、利用することができる。
【符号の説明】
【０１６９】
１ 第１導電型の第１の半導体層であるｎ−層、１ａ 第１のｎ−層、１ｂ 第２のｎ−層、２ 第２導電型の第２の半導体層であるｐベース層、３ Ｌ字形のトレンチゲート、３ａ トレンチ、３ｂ ゲート酸化膜、３ｃ ゲート電極、３ｄ 底部３ｄ、４ 第１導電型の第１の半導体領域であるｎ＋エミッタ領域、５ 層間絶縁膜、６ 第１の主電極であるエミッタ電極、７ 第２導電型の第３の半導体層であるｐ＋コレクタ層、８ 第２の主電極であるコレクタ電極、１１ 第１のトレンチ、１２ 第１の酸化膜、１３ 第１の導電体、１４ 第２の酸化膜、１５ 第２のトレンチ、１６ 第３の酸化膜、１７ 第２の導電体。
【技術分野】
【０００１】
本発明は、電力用半導体装置に関し、特にＭＯＳゲート構造を有する電力用半導体装置に関するものである。
【背景技術】
【０００２】
近年、インバータなどの電力の変換や制御に用いられる電力用半導体装置として、高速化、高耐圧化が可能なＩＧＢＴ（Insulated Gate Bipolar Transistor）が利用されている。そしてこのＩＧＢＴの中でも、近年では、プレーナ型のＩＧＢＴに代わり電子の供給能力の高いトレンチゲート型のＩＧＢＴが多く利用されている。
【０００３】
このようなトレンチゲート型のＩＧＢＴとしては、例えば、非特許文献１にトレンチゲート型ＩＧＢＴ（ＴＩＧＢＴ：Trench-gate Insulated Gate Bipolar Transistor）の代表的な構造が示されている。
【０００４】
このトレンチゲート型ＩＧＢＴの概略断面図を図７３に示す。図７３に示すように、トレンチゲート型ＩＧＢＴは、ｐ＋基板１０１の第１の主面（図中における上側の面）上にｎ＋バッファ層１０２が設けられ、ｎ＋バッファ層１０２上にｎ−層１０３が設けられ、ｎ−層１０３上にｐベース層１０４が設けられ、ｐベース層１０４の表面内にはｎ＋エミッタ領域１０５が設けられている。
【０００５】
そして、ｎ＋エミッタ層１０５に隣接するとともに、ｐベース層１０４を貫通して、ｎ−層１０３内に達する位置まで、トレンチ１０６ａと、トレンチ１０６ａの内面に設けられたゲート絶縁膜１０６ｂと、ゲート絶縁膜１０６ｂの内部を埋めるように設けられたゲート電極１０６ｃからなるトレンチゲート１０６が設けられている。
【０００６】
さらに、ｎ＋エミッタ層１０５の大部分とトレンチゲート１０６を覆うように層間絶縁膜１０７が設けられ、またｎ＋エミッタ層１０５の層間絶縁膜１０７に覆われていない部分、層間絶縁膜１０７およびｐベース層１０４を覆うようエミッタ電極１０８が設けられている。またｐ＋基板１０１の第２の主面（図中における下側の面）上にはコレクタ電極１０９が設けられている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】トランジスタ技術ＳＰＥＣＩＡＬ Ｎｏ．８５ ＣＱ出版株式会社 ２００４年１月１日発行 ｐ４５（図３−１１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、電力用半導体装置であるＩＧＢＴは、プレーナ型ＩＧＢＴからトレンチゲート型ＩＧＢＴへの移行により、その主要な特性であるオン電圧および損失を低減させて、その性能を向上させているのであるが、昨今の自動車、電車および産業装置などの性能向上に伴い、これらに利用されるＩＧＢＴに対しては、オン電圧および損失の更なる改善（低オン電圧化、低損失化）が要求されている。
【０００９】
この発明は、上記のような課題を解消するためになされたもので、電力用半導体装置であるＩＧＢＴの主要な特性であるオン電圧および損失の低減を可能にするために、電子の供給能力を、従来に比して高めることを可能にしたＩＧＢＴ構造の電力用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の一態様に係る電力用半導体装置は、第１の主面と第２の主面とを有する第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の前記第１の主面から内部に、その底部が達するように設けられ、かつ所定の隣合う前記底部の間隔が、前記底部以外の間隔より狭くなるように設けられた、トレンチと、このトレンチの内面に設けられたトレンチ絶縁膜と、このトレンチ絶縁膜の内部を埋めるように設けられたトレンチ電極を有するエミッタトレンチと、前記エミッタトレンチに隣接して前記第１導電型の第１の半導体層の表面内に選択的に設けられた第２導電型の第１の半導体領域と、前記エミッタトレンチに隣接して前記第２導電型の第１の半導体領域の表面内に選択的に設けられた第１導電型の第２の半導体領域と、前記第１導電型の第１の半導体層、前記第２導電型の第１の半導体領域および一部の前記第１導電型の第２の半導体領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第１の主面上に設けられ、かつ前記第１導電型の第２の半導体領域および前記トレンチ電極と電気的に接続された第１の主電極と、前記第２の主面上に設けられた第２導電型の第２の半導体層と、前記第２導電型の第２の半導体層上に形成された第２の主電極とを備え、前記エミッタトレンチは、前記第１導電型の第２の半導体領域の表面から前記第１の主面に対して垂直方向に前記第１導電型の第１の半導体層内まで形成され、その下部に前記第１の主面に対して平行方向で、片側に所定の長さ延出した底部を備えたＬ字形のエミッタトレンチであり、所定の隣合う前記Ｌ字形のエミッタトレンチの前記底部の延出方向が対向するように設けられており、前記第２導電型の第１の半導体領域と前記第１導電型の第２の半導体領域は、前記Ｌ字形のエミッタトレンチの前記底部が延出している側のみに設けられている。
【発明の効果】
【００１１】
この発明によれば、所定の隣合うエミッタトレンチの第１導電型の第１の半導体層内に位置する底部の間隔が、底部以外の部分の間隔より狭くなるようにして電力用半導体装置を構成したので、隣合うエミッタトレンチの底部の間およびその近傍に正孔が蓄積され、この蓄積された正孔により電子の供給量が増加して、インピーダンスが低下することにより、電力用半導体装置のオン電圧と損失が低減される効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴを示す概略断面図である。
【図２】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図６】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図７】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図８】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図９】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１０】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１１】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１２】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１３】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１４】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１５】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１６】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１７】この発明の実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図１８】この発明の実施の形態１に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの他の構成を示す概略断面図である。
【図１９】この発明の実施の形態１に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの他の構成を示す概略断面斜視図である。
【図２０】この発明の実施の形態２に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴを示す概略断面図である。
【図２１】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２２】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２３】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２４】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２５】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２６】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２７】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２８】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図２９】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３０】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３１】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３２】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３３】この発明の実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３４】この発明の実施の形態３に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴを示す概略断面図である。
【図３５】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３６】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３７】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３８】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図３９】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４０】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４１】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４２】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４３】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４４】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４５】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４６】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４７】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４８】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図４９】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５０】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５１】この発明の実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５２】この発明の実施の形態４に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴを示す概略断面図である。
【図５３】この発明の実施の形態５に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴを示す概略断面図である。
【図５４】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５５】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５６】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５７】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５８】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図５９】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図６０】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図６１】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図６２】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図６３】この発明の実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法を示す説明図である。
【図６４】この発明の実施の形態６に係る電力用半導体装置であるプレーナ型ＩＧＢＴを示す概略断面図である。
【図６５】この発明の実施の形態６に係るプレーナ型ＩＧＢＴの製造方法を示す説明図である。
【図６６】この発明の実施の形態６に係るプレーナ型ＩＧＢＴの製造方法を示す説明図である。
【図６７】この発明の実施の形態６に係るプレーナ型ＩＧＢＴの製造方法を示す説明図である。
【図６８】この発明の実施の形態６に係るプレーナ型ＩＧＢＴの製造方法を示す説明図である。
【図６９】この発明の実施の形態６に係るプレーナ型ＩＧＢＴの製造方法を示す説明図である。
【図７０】この発明の実施の形態７に係る電力用半導体装置であるプレーナ型ＩＧＢＴを示す概略断面図である。
【図７１】この発明の実施の形態８に係る電力用半導体装置であるプレーナ型ＩＧＢＴを示す概略断面図である。
【図７２】この発明の実施の形態９に係る電力用半導体装置であるプレーナ型ＩＧＢＴを示す概略断面図である。
【図７３】従来の電力用半導体装置であるトレンチゲート型ＩＧＢＴを示す概略断面図である。
【発明を実施するための形態】
【００１３】
上述したような電力用半導体装置であるＩＧＢＴの主要な特性であるオン電圧および損失を低減させるために実施した、この発明に係るＩＧＢＴ構造において共通する特徴は、隣合うトレンチゲートの間隔を、トレンチゲートの底部において狭くした点にある。以下、この詳細について説明する。
【００１４】
実施の形態１
この発明の実施の形態１について、図面に基づいて説明する。図１は、この発明の実施の形態１に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの概略断面図である。図１において、第１導電型の第１の半導体層であるｎ−層１の第１の主面（図中における上側の面）上には、第２導電型の第２の半導体層であるｐベース層２が設けられている。
【００１５】
そしてｐベース層２の表面からｎ−層１にかけて、トレンチ３ａと、このトレンチ３ａの内面に設けられた酸化膜からなるゲート絶縁膜３ｂと、さらにこのゲート絶縁膜３ｂの内部を埋めるように設けられたゲート電極３ｃとからなるＬ字形のトレンチゲート３が設けられている。このＬ字形のトレンチゲート３は、ｐベース層２の表面からｎ−層１の第１の主面に対して垂直方向で、ｎ−層１内に達する位置まで設けられ、その下部にｎ−層１の第１の主面に対して水平方向で、片側に所定の長さ延出した底部３ｄを有している。またＬ字形のトレンチゲート３の底部３ｄは、この底部３ｄの延出側にある隣のＬ字形のトレンチゲート３の底部３ｄと、その延出方向が対向するように設けられている。これにより所定の隣合うＬ字形のトレンチゲート３の底部３ｄの間隔（図中Ａで示す。）は、ｎ−層１の第１の主面に対して垂直方向に形成されている部分の間隔（図中Ｂで示す。）より狭くなる。
【００１６】
また、ｐベース層２の表面内には、Ｌ字形のトレンチゲート３の底部３ｄが延出している側に、Ｌ字形のトレンチゲート３に隣接して、第１導電型の第１の半導体領域であるｎ＋エミッタ領域４が選択的に設けられている。さらに、ｎ＋エミッタ領域４の大部分とＬ字形のトレンチゲート３を覆うように層間絶縁膜５が設けられ、またｎ＋エミッタ領域４の層間絶縁膜５に覆われていない部分、層間絶縁膜５およびｐベース層２を覆うように、第１の主電極であるエミッタ電極６が設けられている。
【００１７】
一方、ｎ−層１の第２の主面（図中における下側の面）上には、第２導電型の第３の半導体層であるｐ＋コレクタ層７が設けられ、さらにｐ＋コレクタ層７上には、第２の主電極であるコレクタ電極８が設けられている。
【００１８】
次に、図１に示したトレンチゲート型ＩＧＢＴの製造方法を、図２〜図１７を参照して説明する。
【００１９】
まず、図２に示すように、第１導電型の第１の半導体層となるシリコン基板からなる第１のｎ−層１ａの一方の面（図中における上方の面）に、素子分離のためのガードリング形成を施したのち、図３に示すように、深さが１０００ｎｍ程度の第１のトレンチ１１を選択的に形成する。この第１のトレンチ１１は、ドライエッチングにより形成される。そしてこの第１のトレンチ１１は、Ｌ字形のトレンチゲート３の底部３ｄを形成するもので、トレンチ３ａの一部である。
【００２０】
次に、図４に示すように、第１のトレンチ１１の内面および第１のｎ−層１ａの一方の面上に、厚さが１００ｎｍ程度の酸化膜からなる第１の絶縁膜１２を形成する。この第１の絶縁膜１２は、熱酸化あるいはＣＶＤ（Chemical Vapor Deposition）により形成される。
【００２１】
次に、図５に示すように、第１のｎ−層１ａの一方の面上に形成された第１の絶縁膜１２を除去する。第１の絶縁膜１２の除去は、ドライエッチングまたは平坦化ＣＭＰ（Chemical Mechanical Polishing）を用いて行われる。
【００２２】
次に、図６に示すように、第１の絶縁膜１２の内部および第１のｎ−層１ａの一方の面上に、ポリシリコンなどの導電体からなる第１の導電体１３を形成する。この第１の導電体１３は、ＣＶＤにより形成される。
【００２３】
次に、図７に示すように、第１のｎ−層１ａの一方の面上に形成された第１の導電体１３を除去する。第１の導電体１３の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００２４】
次に、図８に示すように、第１のｎ−層１ａの一方の面上と、この一方の面側にある第１の絶縁膜１２上および第１の導電体１３上に、厚さが１００ｎｍ程度の酸化膜からなる第２の絶縁膜１４を形成する。この第２の絶縁膜１４は、熱酸化あるいはＣＶＤにより形成される。
【００２５】
次に、図９に示すように、第１のｎ−層１ａの一方の面上にある第２の絶縁膜１４を除去する。第２の絶縁膜１４の除去は、ドライエッチングを用いて行われる。なお第１のトレンチ１１、第１の導電体１３、第１の絶縁膜１２および第２の絶縁膜１４により、Ｌ字形のトレンチゲート３の底部３ｄを構成する。
【００２６】
次に、図１０に示すように、第１のｎ−層１ａの一方の面上と第２の絶縁膜１４上に、厚さが５０００ｎｍ程度の第１導電型の第１の半導体層となる第２のｎ−層１ｂを形成する。この第２のｎ−層１ｂは、ＣＶＤにより形成されるアモルファスシリコン層またはエピタキシャル成長により形成されるエピタキシャル層である。なお、アモルファスシリコン層の場合、熱処理により単結晶化を行う。そして同じ不純物濃度を有する第１のｎ−層１ａと第２のｎ−層１ｂにより第１導電型の第１の半導体層であるｎ−層１を構成する。以下では、ｎ−層１として説明する。
【００２７】
次に、図１１に示すように、ｎ−層１の表面から、ｎ−層１の一方の面に対して垂直方向に、第２の絶縁膜１４に達する位置まで第２のトレンチ１５を形成する。この第２のトレンチ１５は、所定の隣合う一対の第１のトレンチ１１の外側面と、これに対応する一対の第２のトレンチ１５の外側面が、略一致するようにして形成される。この第２のトレンチ１５は、ドライエッチングにより形成される。
【００２８】
次に、図１２に示すように、第２のトレンチ１５の内面およびｎ−層１の上に、厚さが１００ｎｍ程度の酸化膜からなる第３の絶縁膜１６を形成する。この第３の絶縁膜１６は、熱酸化あるいはＣＶＤにより形成される。
【００２９】
次に、図１３に示すように、第２のトレンチ１５の底面に位置する第２の絶縁膜１４，第３の絶縁膜１６とｎ−層１上の第３の絶縁膜１６を除去する。この第２の絶縁膜１４，第３の絶縁膜１６の除去は、ドライエッチングを用いて行われる。
【００３０】
次に、図１４に示すように、第２の絶縁膜１４，第３の絶縁膜１６の内部およびｎ−層１の上に、ポリシリコンなどの導電体からなる第２の導電体１７を形成する。この第２の導電体１７は、ＣＶＤにより形成される。
【００３１】
次に、図１５に示すように、ｎ−層１の一方の面上に形成された第２の導電体１７を除去する。この第２の導電体１７の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００３２】
ここで図１に示すＬ字形のトレンチゲート３から判るように、トレンチ３ａは、第１のトレンチ１１および第２のトレンチ１５から、ゲート絶縁膜３ｂは、第１の絶縁膜１２，第２の絶縁膜１４および第３の絶縁膜１６から、ゲート電極３ｃは、第１の導電体１３および第２の導電体１７から構成されている。以下では、図１に示すＬ字形のトレンチゲート３、トレンチ３ａ、ゲート絶縁膜３ｂおよびゲート電極３ｃとして説明する。
【００３３】
次に、図１６に示すように、ｎ−層１の一方の面の表面内に、第２導電型の第２の半導体層となるｐベース層２が形成される。このｐベース層２は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００３４】
次に、図１７に示すように、Ｌ字形のトレンチゲート３の底部３ｄが延設されている側のｐベース層２の表面内に、Ｌ字形のトレンチゲート３に隣接して、第１導電型の第１の半導体領域となるｎ＋エミッタ領域４が選択的に形成される。このｎ＋エミッタ領域４は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００３５】
そして、ｎ＋エミッタ領域４、Ｌ字形のトレンチゲート３およびｐベース層２の上に、被覆性と平坦性の良好なシリケートガラス（ＢＰＳＧ）からなる層間絶縁膜５をＣＶＤにより形成した後、ｎ＋エミッタ領域４の一部とｐベース層２が露出するように、層間絶縁膜５がドライエッチングを用いて除去される。
【００３６】
さらに、ｐベース層２およびｎ＋エミッタ領域４の層間絶縁膜５に覆われてない部分、ならびに層間絶縁膜５を覆うように、例えばアルミニウムなどの導電体からなる第１の主電極としてのエミッタ電極６が形成される。これによりｎ＋エミッタ領域４とエミッタ電極６は電気的に接続される。なおエミッタ電極６は、スパッタリングにより形成される。
【００３７】
一方、図１に示すように、ｎ−層１の他方の面（図中における下側の面）の表面内には、第２導電型の第３の半導体層となるｐ＋コレクタ層７が形成される。このｐ＋コレクタ層７は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００３８】
そして、ｐ＋コレクタ層７上には、例えばアルミニウムなどの導電体からなる第２の主電極としてのコレクタ電極８が形成される。このコレクタ電極８は、スパッタリングにより形成される。
【００３９】
以上により、図１に示す実施の形態１におけるトレンチゲート型ＩＧＢＴが完成する。なお、図示はしていないが、この実施の形態１に係るトレンチゲート型ＩＧＢＴの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。
【００４０】
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図１に示すトレンチゲート型ＩＧＢＴが完成すればよいのであって、例えば、ｐベース層２はｎ−層１の表面にイオン注入などにより形成する工程を示したが、第２のｎ−層１ｂの形成中に第２導電型の不純物を含むように切替えてｐベース層２を形成してもよい。またｐベース層２およびｎ＋エミッタ領域４はＬ字形のトレンチゲート３を形成した後に形成する工程を示したが、ｐベース層２およびｎ＋エミッタ領域４を形成した後にＬ字形のトレンチゲート３を形成してもよい。またｎ型の基板である第１のｎ−層１ａを基礎にしたが、ｐ＋コレクタ層７をｐ型の基板とし、このｐ型の基板を基礎にしてもよい。この場合ｐ型の基板からなるｐ＋コレクタ層７上にｎ−層１が形成される。
【００４１】
次に、この実施の形態１に係るトレンチゲート型ＩＧＢＴの動作について説明する。
【００４２】
エミッタ電極６とコレクタ電極８の間に所定のコレクタ電圧を設定し、エミッタ電極６とゲート電極３ｃの間にオン状態となる所定のゲート電圧を印加すると、ｐベース層２におけるチャネル領域がｎ型に反転しチャネルが形成される。
【００４３】
このチャネルを通じてエミッタ電極６から電子がｎ−層１に注入される。そして、この注入された電子により、ｐ＋コレクタ層７とｎ−層１との間が順バイアスされ、ｐ＋コレクタ層７から正孔が注入される。その結果、ｎ−層１のインピーダンスが低下し、ＩＧＢＴの電流容量が向上し、オン状態となる。
【００４４】
さらに、この実施の形態１においては、ｎ−層１の第１の主面に対して水平方向で、片側に所定の長さ延出した底部３ｄを有したＬ字形のトレンチゲート３を用い、加えて所定の隣合うＬ字形のトレンチゲート３の底部３ｄの延出方向が対向するようにして、それぞれの底部３ｄの間隔が、ｎ−層１の第１の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしているので、ｐ＋コレクタ層７から注入された正孔の移動が制限され、この所定の隣合うＬ字形のトレンチゲート３の底部３ｄの間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極６からｎ−層１に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低減が可能になる。加えて底部３ｄが従来のトレンチゲートの底部に比して平坦になるため、底部３ｄにおける電界強度が緩和される。そのためコレクタ−エミッタ間耐電圧性能が向上する効果も有する。
【００４５】
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極６とゲート電極３ｃの間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、ｎ型に反転したチャネル領域がｐ型に戻り、エミッタ電極６からの電子の注入が止まる。この電子の注入の停止により、ｐ＋コレクタ層７からの正孔の注入も停止する。その後、ｎ−層１に溜まっていた電子と正孔は、それぞれコレクタ電極８およびエミッタ電極６に抜けていくか、あるいは、互いに再結合して消滅する。
【００４６】
なお、この実施の形態１によれば、ｎ−層１の第２の主面上にｐ＋コレクタ層７を形成したものを示したが、図１８に示すように、ｎ−層１とｐ＋コレクタ層７の間に、ｐ＋コレクタ層７からｎ−層１への正孔の注入量を制御するための第１導電型の第４の半導体層であるｎ＋バッファ層１８を形成してもよい。このｎ＋バッファ層１８は、イオン注入およびアニ−ルにより形成される。
【００４７】
また、この実施の形態１によれば、第１導電型の第１の半導体層を、第１のｎ−層１ａと第２のｎ−層１ｂにより形成したものを示したが、第２のｎ−層１ｂの不純物濃度を変えてｎ層として、第１導電型の第１の半導体層を形成してもよい。
【００４８】
また、この実施の形態１によれば、Ｌ字形のトレンチゲート３の底部３ｄが延出している側のｐベース層２の表面内に、Ｌ字形のトレンチゲート３に隣接してｎ＋エミッタ領域４を形成したものを示したが、Ｌ字形のトレンチゲート３に隣接して両側に設けてもよい。
【００４９】
また、この実施の形態１によれば、ｎ＋エミッタ領域４の大部分とＬ字形のトレンチゲート３を覆うように層間絶縁膜５を設けたものを示したが、例えば図１９の断面斜視図に示すように、ｎ＋エミッタ領域４およびＬ字形のトレンチゲート３を覆うように層間絶縁膜５を設けて、所定の隣合うｎ＋エミッタ領域４の間を、ｐベース層２の表面内に選択的に設けられた第１導電型の第２の半導体領域であるｎ＋エミッタ接続領域１９により接続して、ｎ＋エミッタ接続領域１９がエミッタ電極６と電気的に接続されるようにしてもよい。
【００５０】
実施の形態２
この発明の実施の形態２について、図面に基づいて説明する。図２０は、この発明の実施の形態２に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの概略断面図である。図２０において、実施の形態１で示した図１と相違する点は、Ｌ字形のトレンチゲートの構成が異なる点である。実施の形態１では、底部３ｄも含めて、Ｌ字形のトレンチゲート３を、トレンチ３ａと、このトレンチ３ａの内面に設けられたゲート絶縁膜３ｂと、さらにこのゲート絶縁膜３ｂの内部を埋めるように設けられたゲート電極３ｃにより構成していた。これに対し、実施の形態２に係るＬ字形のトレンチゲート２１は、底部を酸化物などの絶縁体からなる底部２１ｄとし、ｎ−層１の第１の主面に対して垂直方向に形成される部分は、実施の形態１と同様に、トレンチ２１ａと、このトレンチ２１ａの内面に設けられた酸化膜からなるゲート絶縁膜２１ｂと、さらにこのゲート絶縁膜２１ｂの内部を埋めるように設けられたゲート電極２１ｃにより構成されている。また実施の形態１と同様に、Ｌ字形のトレンチゲート２１の底部２１ｄは、この底部２１ｄの延出側にある隣のＬ字形のトレンチゲート２１の底部２１ｄと、その延出方向が対向するように設けられている。これにより所定の隣合うＬ字形のトレンチゲート２１の底部２１ｄの間隔（図中Ａで示す。）は、ｎ−層１の第１の主面に対して垂直方向に形成されている部分の間隔（図中Ｂで示す。）より狭くなる。なお、図２０において、実施の形態１の図１に示したものと同一または相当するものについては、同じ符号を付して、説明は省略する。
【００５１】
次に、図２０に示したトレンチゲート型ＩＧＢＴの製造方法を、図２１〜図３３を参照して説明する。なお図２１〜図３３において、実施の形態１に係る図２〜図１７に示したものと同一または相当するものについては、同じ符号を付して説明する。
【００５２】
まず、図２１に示すように、第１導電型の第１の半導体層となるシリコン基板からなる第１のｎ−層１ａの一方の面（図中における上方の面）に、素子分離のためのガードリング形成を施したのち、図２２に示すように、深さが１０００ｎｍ程度の第１のトレンチ１１を選択的に形成する。この第１のトレンチ１１は、ドライエッチングにより形成される。
【００５３】
次に、図２３に示すように、第１のトレンチ１１の内部および第１のｎ−層１ａの一方の面上に、酸化膜からなる第１の絶縁膜２２を形成する。この第１の絶縁膜２２は、ＣＶＤにより形成される。
【００５４】
次に、図２４に示すように、第１のｎ−層１ａの一方の面上に形成された第１の絶縁膜２２を除去する。これによりＬ字形のトレンチゲート２１の底部２１ｄが形成される。なお第１の絶縁膜２２の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００５５】
次に、図２５に示すように、第１のｎ−層１ａの一方の面上と底部２１ｄ上に、厚さが５０００ｎｍ程度の第１導電型の第１の半導体層となる第２のｎ−層１ｂを形成する。この第２のｎ−層１ｂは、ＣＶＤにより形成されるアモルファスシリコン層またはエピタキシャル成長により形成されるエピタキシャル層である。なお、アモルファスシリコン層の場合、熱処理により単結晶化を行う。そして同じ不純物濃度を有する第１のｎ−層１ａと第２のｎ−層１ｂにより、第１導電型の第１の半導体層であるｎ−層１を構成する。以下では、ｎ−層１として説明する。
【００５６】
次に、図２６に示すように、ｎ−層１の表面から、ｎ−層１の一方の面に対して垂直方向に、第１の絶縁膜２２に達する位置まで第２のトレンチ２３を形成する。この第２のトレンチ２３は、所定の隣合う一対の第１のトレンチ１１の外側面と、これに対応する一対の第２のトレンチ２３の外側面が、略一致するようにして形成される。この第２のトレンチ２３は、ドライエッチングにより形成される。
【００５７】
次に、図２７に示すように、第２のトレンチ２３の内面およびｎ−層１の上に、厚さが１００ｎｍ程度の酸化膜からなる第２の絶縁膜２４を形成する。この第２の絶縁膜２４は、熱酸化あるいはＣＶＤにより形成される。
【００５８】
次に、図２８に示すように、第２の絶縁膜２４の表面上に、ポリシリコンなどの導電体である第１の導電体２５を形成する。この第１の導電体２５は、ＣＶＤにより形成される。
【００５９】
次に、図２９に示すように、ｎ−層１上の第２の絶縁膜２４が露出するまで第１の導電体２５を除去する。この第１の導電体２５の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００６０】
さらに図３０に示すように、ｎ−層１が露出するまで、第２の絶縁膜２４および第１の導電体２５を除去する。この第２の絶縁膜２４および第１の導電体２５の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。なお、図２０に示すＬ字形のトレンチゲート２１から判るように、トレンチ２１ａは第２のトレンチ２３から、ゲート絶縁膜２１ｂは第２の絶縁膜２４から、ゲート電極２１ｃは第１の導電体２５から、さらに底部２１ｄは第１の絶縁膜２２から、Ｌ字形のトレンチゲート２１は構成されている。以下では、Ｌ字形のトレンチゲート２１、トレンチ２１ａ、ゲート絶縁膜２１ｂ、ゲート電極２１ｃおよび底部２１ｄとして説明する。
【００６１】
次に、図３１に示すように、ｎ−層１の一方の面の表面内に、第２導電型の第２の半導体層となるｐベース層２が形成される。このｐベース層３は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００６２】
次に、図３２に示すように、Ｌ字形のトレンチゲート２１の底部２１ｄが延出している側のｐベース層２の表面内に、Ｌ字形のトレンチゲート２１に隣接して、第１導電型の第１の半導体領域となるｎ＋エミッタ領域４が形成される。このｎ＋エミッタ領域４は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００６３】
次に、図３３に示すように、ｎ＋エミッタ領域４、Ｌ字形のトレンチゲート２１およびｐベース層３の表面上に、被覆性と平坦性の良好なシリケートガラス（ＢＰＳＧ）からなる層間絶縁膜５をＣＶＤにより形成した後、ｎ＋エミッタ領域４の一部とｐベース層２が露出するように、層間絶縁膜５がドライエッチングを用いて除去される。
【００６４】
また、ｐベース層２、ｎ＋エミッタ領域４の層間絶縁膜に覆われてない部分および層間絶縁膜５を覆うように、例えばアルミニウムなどの導電体からなる第１の主電極としてのエミッタ電極６が形成される。これによりｎ＋エミッタ領域４とエミッタ電極６は電気的に接続される。なおエミッタ電極６は、スパッタリングにより形成される。
【００６５】
一方、ｎ−層１の他方の面（図中における下側の面）に表面内には、第２導電型の第３の半導体層となるｐ＋コレクタ層７が形成される。このｐ＋コレクタ層７は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００６６】
そして、ｐ＋コレクタ層７上には、例えばアルミニウムなどの導電体からなる第２の主電極としてのコレクタ電極８が形成される。このコレクタ電極８は、スパッタリングにより形成される。
【００６７】
以上により、図２０に示す実施の形態２におけるトレンチゲート型ＩＧＢＴが完成する。なお、図示はしていないが、実施の形態２に係るトレンチゲート型ＩＧＢＴの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。
【００６８】
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図２０に示すトレンチゲート型ＩＧＢＴが完成すればよいのであって、例えば、ｐベース層２はｎ−層１の表面にイオン注入などにより形成する工程を示したが、第２のｎ−層１ｂの形成中に第２導電型の不純物を含むように切替えてｐベース層２を形成してもよい。またｐベース層２およびｎ＋エミッタ領域４はＬ字形のトレンチゲート２１を形成した後に形成する工程を示したが、ｐベース層２およびｎ＋エミッタ領域４を形成した後にＬ字形のトレンチゲート２１を形成してもよい。またｎ型の基板である第１のｎ−層１ａを基礎にしたが、ｐ＋コレクタ層７をｐ型の基板とし、このｐ型の基板を基礎にしてもよい。この場合、ｐ型の基板からなるｐ＋コレクタ層７上にｎ−層１が形成される。
【００６９】
次に、実施の形態２に係るトレンチゲート型ＩＧＢＴの動作について説明する。
【００７０】
エミッタ電極６とコレクタ電極８の間に所定のコレクタ電圧を設定し、エミッタ電極６とゲート電極２１ｃの間にオン状態となる所定のゲート電圧を印加すると、ｐベース層２におけるチャネル領域がｎ型に反転しチャネルが形成される。
【００７１】
このチャネルを通じてエミッタ電極６から電子がｎ−層１に注入される。そして、この注入された電子により、ｐ＋コレクタ層７とｎ−層１との間が順バイアスされ、ｐ＋コレクタ層７から正孔が注入される。その結果、ｎ−層１のインピーダンスが大きく下がり、ＩＧＢＴの電流容量が向上し、オン状態となる。
【００７２】
さらに、この実施の形態２においては、ｎ−層１の第１の主面に対して水平方向で片側に延出した底部２１ｄを有したＬ字形のトレンチゲート２１を用い、加えて所定の隣合うＬ字形のトレンチゲート２１の底部２１ｄの延出方向が対向するようにして、それぞれの底部２１ｄの間隔が、ｎ−層１の第１の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしているので、ｐ＋コレクタ層７から注入された正孔の移動が制限され、この所定の隣合うＬ字形のトレンチゲート２１の底部２１ｄの間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極６からｎ−層１に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低減が可能になる。加えてＬ字形のトレンチゲート２１の底部２１ｄを酸化膜である第１の絶縁膜２２のみで構成したので、実施の形態１に比して、製造工程が簡略化される効果も有する。
【００７３】
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極６とゲート電極２１ｃの間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、ｎ型に反転したチャネル領域がｐ型に戻り、エミッタ電極６からの電子の注入が止まる。この電子の注入の停止により、ｐ＋コレクタ層７からの正孔の注入も停止する。その後、ｎ−層１に溜まっていた電子と正孔は、それぞれコレクタ電極８およびエミッタ電極６に抜けていくか、あるいは、互いに再結合して消滅する。
【００７４】
なお、この実施の形態２においても、実施の形態１と同様に、ｎ−層１とｐ＋コレクタ層７の間に、第１導電型の第４の半導体層であるｎ＋バッファ層１８を形成してもよい。また、第１導電型の第１の半導体層を構成する第２のｎ−層１ｂの不純物濃度を変えてｎ層として、第１導電型の第１の半導体層を構成してもよい。さらにｎ＋エミッタ領域４をＬ字形のトレンチゲート４に隣接して両側に設けてもよく、この実施の形態２と同様にオン電圧と損失の低減が得られる。
【００７５】
また、この実施の形態２においても実施の形態１の図１９に示したのと同様に、ｎ＋エミッタ領域４およびＬ字形のトレンチゲート２１を覆うように層間絶縁膜５を設けて、所定の隣合うｎ＋エミッタ領域４の間を、ｐベース層２の表面内に選択的に設けたｎ＋エミッタ接続領域１９により接続し、このｎ＋エミッタ接続領域１９がエミッタ電極６と電気的に接続するようにしてもよい。
【００７６】
実施の形態３
この発明の実施の形態３について、図面に基づいて説明する。図３４は、この発明の実施の形態３に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの概略断面図である。図３４において、実施の形態１と相違する点は、トレンチ３１ａと、このトレンチ３１ａの内面に設けられた酸化膜からなるゲート絶縁膜３１ｂと、さらにこのゲート絶縁膜３１ｂの内部を埋めるように設けられたゲート電極３１ｃとからなるＴ字形のトレンチゲート３１を設けた点である。このＴ字形のトレンチゲート３１は、ｐベース層２の表面からｎ−層１の第１の主面に対して垂直方向で、ｎ−層１内に達する位置まで設けられ、その下部にｎ−層１の第１の主面に対して水平方向で、両側に所定の長さ延出した底部３１ｄを有している。またＴ字型のトレンチゲート３１の底部３１ｄは、この底部３１ｄの延出側にあるＴ字型のトレンチゲート３１の底部３１ｄと、その延出方向が対向するように設けられている。これにより、所定の隣合うＴ字形のトレンチゲート３１の底部３１ｄの間隔（図中Ａで示す。）は、ｎ−層１の第１の主面に対して垂直方向に形成さている部分の間隔（図中Ｂで示す。）より狭くなる。また、この実施の形態３において、ｎ＋エミッタ領域４は、ｐベース層２の表面内に、Ｔ字形のトレンチゲート３１の両側に隣接して設けられている。なお図３４において、実施の形態１の図１に示したものと同一のものには、同じ符号を付し、説明は省略する。
【００７７】
次に、図３４に示したトレンチゲート型ＩＧＢＴの製造方法を、図３５〜図５１を参照して説明する。なお図３５〜図５１において、実施の形態１に係る図２〜図１７に示したものと同一または相当するもについては、同一の符号を付して説明する。
【００７８】
まず、図３５に示すように、第１導電型の第１の半導体層となるシリコン基板からなる第１のｎ−層１ａの一方の面（図中における上方の面）に、素子分離のためのガードリング形成を施したのち、図３６に示すように、深さが１０００ｎｍ程度の第１のトレンチ１１を選択的に形成する。この第１のトレンチ１１は、ドライエッチングにより行われる。この第１のトレンチ１１は、Ｔ字形のトレンチゲート３１の底部３１ｄを形成するもので、トレンチ３１ａの一部である。
【００７９】
次に、図３７に示すように、第１のトレンチ１１の内面および第１のｎ−層１ａの一方の面上に、厚さが１００ｎｍ程度の酸化膜からなる第１の絶縁膜１２を形成する。この第１の絶縁膜１２は、熱酸化あるいはＣＶＤにより形成される。
【００８０】
次に、図３８に示すように、第１のｎ−層１ａの一方の面上に形成された第１の絶縁膜１２を除去する。この第１の絶縁膜１２の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００８１】
次に、図３９に示すように、第１の絶縁膜１２の内部および第１のｎ−層１の一方の面上に、ポリシリコンなどの導電体からなる第１の導電体１３を形成する。この第１の導電体１３は、ＣＶＤにより形成される。
【００８２】
次に、図４０に示すように、第１のｎ−層１ａの一方の面上に形成された第１の導電体１３を除去する。この第１の導電体１３の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００８３】
次に、図４１に示すように、第１のｎ−層１ａの一方の面上と、この一方の面側にある第１の絶縁膜１２上および第１の導電体１２上に、厚さが１００ｎｍ程度の酸化膜からなる第２の絶縁膜１４を形成する。この第２の絶縁膜１４は、熱酸化あるいはＣＶＤにより形成される。
【００８４】
次に、図４２に示すように、第１のｎ−層１ａの一方の面上にある第２の絶縁膜１４を除去する。この第２の絶縁膜１４の除去は、ドライエッチングを用いて行われる。なお第１のトレンチ１１、第１の導電体１３、第１の絶縁膜１２および第２の絶縁膜１４により、Ｔ字形のトレンチゲート３１の底部３１ｄを構成する。
【００８５】
次に、図４３に示すように、第１のｎ−層１の一方の面上と第２の絶縁膜１４上に、厚さが５０００ｎｍ程度の第１導電型の第１の半導体層となる第２のｎ−層１ｂを形成する。この第２のｎ−層１ｂは、ＣＶＤにより形成されるアモルファスシリコン層またはエピタキシャル成長により形成されるエピタキシャル層である。なお、アモルファスシリコン層の場合、熱処理により単結晶化を行う。そして同じ不純物濃度を有する第１のｎ−層１ａと第２のｎ−層１ｂにより第１導電型の第１の半導体層であるｎ−層１を構成する。以下では、ｎ−層１として説明する。
【００８６】
次に、図４４に示すように、ｎ−層１の表面から、ｎ−層１の一方の面に対して垂直方向で、第２の絶縁膜１４の間の位置、通常は略中央の位置に、第２の絶縁膜１４に達する位置まで第２のトレンチ１５を形成する。この第２のトレンチ１５は、ドライエッチングにより形成される。
【００８７】
次に、図４５に示すように、第２のトレンチ１５の内面およびｎ−層１の上に、厚さが１００ｎｍ程度の酸化膜からなる第３の絶縁膜１６を形成する。この第３の絶縁膜１６は、熱酸化あるいはＣＶＤにより形成される。
【００８８】
次に、図４６に示すように、第２のトレンチ１５の底面に位置する第２の絶縁膜１４および第３の絶縁膜１６とｎ−層１上の第３の絶縁膜１６を除去する。この第２の絶縁膜１４および第３の絶縁膜１６の除去は、ドライエッチングを用いて行われる。
【００８９】
次に、図４７に示すように、第２の絶縁膜１４、第３の絶縁膜１６の内部およびｎ−層１上に、ポリシリコンなどの導電体である第２の導電体１７を形成する。この第２の導電体１７は、ＣＶＤにより形成される。
【００９０】
次に、図４８に示すように、ｎ−層１が露出するまで第２の導電体１７を除去する。この第２の導電体１７の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【００９１】
ここで図３４に示すＴ字形のトレンチゲート３１から判るように、トレンチ３１ａは、第１のトレンチ１１および第２のトレンチ１５から、ゲート絶縁膜３１ｂは、第１の絶縁膜１２，第２の絶縁膜１４および第３の絶縁膜１６から、ゲート電極３１ｃは、第１の導電体１３および第２の導電体１７から構成されている。以下では、図３３に示すＴ字形のトレンチゲート３１、トレンチ３１ａ、ゲート絶縁膜３１ｂおよびゲート電極３１ｃとして説明する。
【００９２】
次に、図４９に示すように、ｎ−層１の一方の面の表面内に、第２導電型の第２の半導体層となるｐベース層２が形成される。このｐベース層２は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００９３】
次に、図５０に示すように、ｐベース層２の表面内に、Ｔ字形のトレンチゲート３１の両側に隣接して、第１導電型の第１の半導体領域となるｎ＋エミッタ領域４が形成される。このｎ＋エミッタ領域４は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００９４】
次に、図５１に示すように、ｎ＋エミッタ領域４、Ｔ字形のトレンチゲート３１およびｐベース層２の上に、被覆性と平坦性の良好なシリケートガラス（ＢＰＳＧ）からなる層間絶縁膜５をＣＶＤにより形成した後、ｎ＋エミッタ領域４の一部とｐベース層３が露出するように、層間絶縁膜５がドライエッチングを用いて除去される。
【００９５】
そして、ｐベース層２およびｎ＋エミッタ領域４の層間絶縁膜５に覆われてない部分、ならびに層間絶縁膜５を覆うように、例えばアルミニウムなどの導電体からなる第１の主電極としてのエミッタ電極６が形成される。これによりｎ＋エミッタ領域４とエミッタ電極６は電気的に接続される。なおエミッタ電極６は、スパッタリングにより形成される。
【００９６】
一方、図３４に示すように、ｎ−層１の他方の面（図中における下側の面）の表面内には、第２導電型の第３の半導体層となるｐ＋コレクタ層７が形成される。このｐ＋コレクタ層７は、イオン注入およびアニ−ルなどの熱処理により形成される。
【００９７】
そして、ｐ＋コレクタ層７上には、例えばアルミニウムなどの導電体からなる第２の主電極としてのコレクタ電極８が形成される。このコレクタ電極８は、スパッタリングにより形成される。
【００９８】
以上により、図３４に示す実施の形態３におけるトレンチゲート型ＩＧＢＴが完成する。なお、図示はしていないが、この実施の形態３に係るトレンチゲート型ＩＧＢＴの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。
【００９９】
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図３４に示すトレンチゲート型ＩＧＢＴが完成すればよいのであって、例えば、ｐベース層２はｎ−層１の表面にイオン注入などにより形成する工程を示したが、第２のｎ−層１ｂの形成中に第２導電型の不純物を含むように切替えてｐベース層２を形成してもよい。またｐベース層２およびｎ＋エミッタ領域４はＴ字形のトレンチゲート３１を形成した後に形成する工程を示したが、ｐベース層２およびｎ＋エミッタ領域４を形成した後にＴ字形のトレンチゲート３１を形成してもよい。またｎ型の基板である第１のｎ−層１ａを基礎にしたが、ｐ＋コレクタ層７をｐ型の基板とし、このｐ型の基板を基礎にしてもよい。この場合ｐ型の基板からなるｐ＋コレクタ層７上にｎ−層１が形成される。
【０１００】
次に、この実施の形態３に係るトレンチゲート型ＩＧＢＴの動作について説明する。
【０１０１】
エミッタ電極６とコレクタ電極８の間に所定のコレクタ電圧を設定し、エミッタ電極６とゲート電極３１ｃの間にオン状態となる所定のゲート電圧を印加すると、ｐベース層２におけるチャネル領域がｎ型に反転しチャネルが形成される。
【０１０２】
このチャネルを通じてエミッタ電極６から電子がｎ−層１に注入される。そして、この注入された電子により、ｐ＋コレクタ層７とｎ−層１との間が順バイアスされ、ｐ＋コレクタ層７から正孔が注入される。その結果、ｎ−層１のインピーダンスが低下し、ＩＧＢＴの電流容量が向上し、オン状態となる。
【０１０３】
さらに、この実施の形態３においては、ｎ−層１の第１の主面に対して水平方向で、両側に所定の長さ延出した底部３１ｄを有したＴ字形のトレンチゲート３１を用い、加えて所定の隣合うＴ字形のトレンチゲート３１の底部３１ｄの延出方向が対向するようにして、それぞれの底部３１ｄの間隔が、ｎ−層１の第１の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしているので、ｐ＋コレクタ層７から注入された正孔の移動が制限され、この所定の隣合うＴ字形のトレンチゲート３１の底部３１ｄの間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極６からｎ−層１に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低減が可能になる。加えて底部３１ｄが従来のトレンチゲートの底部に比して平坦になるため、底部３１ｄにおける電界強度が緩和される。そのためコレクタ−エミッタ間耐電圧性能が向上する効果も有する。
【０１０４】
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極６とゲート電極３１ｃの間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、ｎ型に反転したチャネル領域がｐ型に戻り、エミッタ電極６からの電子の注入が止まる。この電子の注入の停止により、ｐ＋コレクタ層７からの正孔の注入も停止する。その後、ｎ−層１に溜まっていた電子と正孔は、それぞれコレクタ電極８およびエミッタ電極６に抜けていくか、あるいは、互いに再結合して消滅する。
【０１０５】
なお、この実施の形態３によれば、ｎ−層１の第２の主面内にｐ＋コレクタ層７を形成したものを示したが、実施の形態１の図１８に示したのと同様に、ｎ−層１とｐ＋コレクタ層７の間に第１導電型の第４の半導体層であるｎ＋バッファ層１８を形成してもよい。
【０１０６】
また、この実施の形態３によれば、第１導電型の第１の半導体層を、第１のｎ−層１ａと第２のｎ−層１ｂにより形成したものを示したが、実施の形態１で示したのと同様に、第２のｎ−層１ｂの不純物濃度を変えてｎ層として、第１導電型の第１の半導体層を形成してもよい。
【０１０７】
また、この実施の形態３においても実施の形態１の図１９に示したのと同様に、ｎ＋エミッタ領域４およびＴ字形のトレンチゲート３１を覆うように層間絶縁膜５を設けて、所定の隣合うｎ＋エミッタ領域４の間を、ｐベース層２の表面内に選択的に設けたｎ＋エミッタ接続領域１９により接続し、このｎ＋エミッタ接続領域１９がエミッタ電極６と電気的に接続するようにしてもよい。
【０１０８】
実施の形態４
実施の形態３においては、底部３１ｄも含めて、Ｔ字形のトレンチゲート３１を、トレンチ３１ａと、このトレンチ３１ａの内面に設けられたゲート絶縁膜３１ｂと、さらにこのゲート絶縁膜３１ｂの内部を埋めるように設けられたゲート電極３１ｃにより構成していたが、この底部３１ｄを、図５２に示すように実施の形態２における酸化物などの絶縁体からなる底部４１ｄとし、ｎ−層１の第１の主面に対して垂直方向に形成される部分を、実施の形態３と同様に、トレンチ４１ａと、このトレンチ４１ａの内面に設けられた酸化膜からなるゲート絶縁膜４１ｂと、さらにこのゲート絶縁膜４１ｂの内部を埋めるように設けられたゲート電極４１ｃとして構成してもよい。
【０１０９】
この実施の形態４に係るトレンチゲート型ＩＧＢＴの動作については、実施の形態３で示した動作と同等であり、従来に比してオン電圧と損失の低減が可能になるとともに、Ｔ字形のトレンチゲート４１の底部４１ｄを絶縁体のみで形成しているので、実施の形態３に比して、製造工程が簡略化される効果も有する。なお、この実施の形態４に係るトレンチゲート型ＩＧＢＴの製造方法については、実施の形態２に示した製造方法を利用することができる。
【０１１０】
また、この実施の形態４においても実施の形態１の図１９に示したのと同様に、ｎ＋エミッタ領域４およびＴ字形のトレンチゲート４１を覆うように層間絶縁膜５を設けて、所定の隣合うｎ＋エミッタ領域４の間を、ｐベース層２の表面内に選択的に設けたｎ＋エミッタ接続領域１９により接続し、このｎ＋エミッタ接続領域１９がエミッタ電極６と電気的に接続するようにしてもよい。
【０１１１】
実施の形態５
この発明の実施の形態５について、図面に基づいて説明する。図５３は、この発明の実施の形態５に係る電力用半導体装置であるトレンチゲート型ＩＧＢＴの概略断面図である。図５３において、第１導電型の第１の半導体層であるｎ−層１の第１の主面（図中における上側の面）上には、第２導電型の第２の半導体層であるｐベース層２が設けられている。
【０１１２】
そしてｐベース層２の表面からｎ−層１にかけて、トレンチ５１ａと、このトレンチ５１ａの内面に設けられた酸化膜からなるゲート絶縁膜５１ｂと、さらにこのゲート絶縁膜５１ｂの内部を埋めるように設けられたゲート電極５１ｃとからなるトレンチゲート５１が、ｎ−層１の第１の主面に対して所定の傾斜（図中に、傾斜角度θ１，θ２で示す。通常θ１＝θ２であり、θ１，θ２＜９０°）を有して設けられている。またトレンチゲート５１が傾斜している側にある隣のトレンチゲート５１と、その傾斜方向が対向するように設けられている。これにより、所定の隣合うトレンチゲート５１のｎ−層１に位置する底部の間隔（図中Ａで示す。）は、底部以外の部分の間隔（図中に一例としてＢで示す。）より狭くなる。
【０１１３】
また、ｐベース層２の表面内には、トレンチゲート５１の傾斜側に、トレンチゲート５１に隣接して、第１導電型の第１の半導体領域であるｎ＋エミッタ領域４が選択的に設けられている。さらに、ｎ＋エミッタ領域４の大部分とトレンチゲート５１を覆うように層間絶縁膜５が設けられ、またｎ＋エミッタ領域４の層間絶縁膜５に覆われていない部分、層間絶縁膜５およびｐベース層２を覆うように、第１の主電極であるエミッタ電極６が設けられている。
【０１１４】
一方、ｎ−層１の第２の主面（図中における下側の面）上には、第２導電型の第３の半導体層であるｐ＋コレクタ層７が設けられ、さらにｐ＋コレクタ層７上には、第２の主電極であるコレクタ電極８が設けられている。なお図５３において、実施の形態１の図１に示したものと同一または相当するものについては、同一の符号を付している。
【０１１５】
次に、図５３に示したトレンチゲート型ＩＧＢＴの製造方法を、図５４〜図６３を参照して説明する。なお、図５４〜図６３において、実施の形態１に係る図２〜図１７に示したものと同一または相当するものについては、同じ符号を付して説明する。
【０１１６】
まず、図５４に示すように、第１導電型の半導体層となるシリコン基板からなるｎ−層１の一方の面（図中における上方の面）に、素子分離のためのガードリング形成を施したのち、図５５に示すように、一方の面の表面内に、第２導電型の第２の半導体層となるｐベース層２を形成する。このｐベース層２は、イオン注入およびアニ−ルにより形成される。
【０１１７】
次に、図５６に示すように、ｐベース層２の表面内に、第１導電型の第１の半導体領域となるｎ＋エミッタ領域４が選択的に形成される。このｎ＋エミッタ領域４は、イオン注入およびアニ−ルにより形成される。
【０１１８】
次に、図５７および図５８に示すように、ｐベース層２の表面から、ｎ−層１の一方の面対して所定の傾斜を有し、かつｎ＋エミッタ層４が、その傾斜する側に隣接するようにして、ｎ−層１内に達する位置までトレンチ５１ａが形成される。また所定の隣合うトレンチ５１ａの傾斜方向が対向するように形成される。なおトレンチ５１ａは、ドライエッチングにより形成される。この際、ドライエッチングは、ｎ−層１の一方の面に対して所定の傾斜角度を有して行われる。ここでは、シリコン基板であるｎ−層１は、所定の傾斜角度を有した状態で保持される。
【０１１９】
次に、図５９に示すように、トレンチ５１ａの内面、ｎ＋エミッタ領域４上およびｐベース層２上に、厚さが１００ｎｍ程度の酸化膜からなる第１の絶縁膜５２を形成する。この第１の絶縁膜５２は、熱酸化またはＣＶＤにより形成される。
【０１２０】
次に、図６０に示すように、ｎ＋エミッタ領域４上およびｐベース層２上の第１の絶縁膜５２を除去する。これによりトレンチ５１ａの内面のみに第１の絶縁膜５２が形成されることになり、これはゲート酸化膜５１ｂに相当する。以下では、ゲート酸化膜５１ｂとして説明する。なお、第１の絶縁膜５２の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【０１２１】
次に、図６１に示すように、ゲート絶縁膜５１ｂの内部、ｎ＋エミッタ領域４上およびｐベース層２上に、ポリシリコンなどの導電体である第１の導電体５３を形成する。この第１の導電体５３は、ＣＶＤにより形成される。
【０１２２】
次に、図６２に示すように、ｎ＋エミッタ層４上およびｐベース層２上の第１の導電体５３を除去する。これにより、ゲート絶縁膜５１ｂの内部のみに第１の導電体５３が形成されることになる。これはゲート電極５１ｃに相当する。以下では、ゲート電極５１ｃとして説明する。そしてトレンチ５１ａ、ゲート絶縁膜５１ｂおよびゲート電極５１ｃによりトレンチゲート５１を構成する。なお第１の導電体５３の除去は、ドライエッチングまたは平坦化ＣＭＰを用いて行われる。
【０１２３】
そして、図６３に示すように、ｎ＋エミッタ領域４、トレンチゲート５１およびｐベース層２の上に、被覆性と平坦性の良好なシリケートガラス（ＢＰＳＧ）からなる層間絶縁膜５をＣＶＤにより形成した後、ｎ＋エミッタ領域４の一部とｐベース層２が露出するように、層間絶縁膜５がドライエッチングを用いて除去される。
【０１２４】
さらに、ｐベース層２、ｎ＋エミッタ領域４の層間絶縁膜５に覆われてない部分および層間絶縁膜５を覆うように、例えばアルミニウムなどの導電体からなる第１の主電極としてのエミッタ電極６が形成される。これによりｎ＋エミッタ領域４とエミッタ電極６は電気的に接続される。なおエミッタ電極６は、スパッタリングにより形成される。
【０１２５】
一方、図５３に示すように、ｎ−層１の他方の面（図中における下側の面）の表面内には、第２導電型の第３の半導体層となるｐ＋コレクタ層７が形成される。このｐ＋コレクタ層７は、イオン注入およびアニ−ルにより形成される。
【０１２６】
そして、ｐ＋コレクタ層７上には、例えばアルミニウムなどの導電体からなる第２の主電極としてのコレクタ電極８が形成される。このコレクタ電極８は、スパッタリングにより形成される。
【０１２７】
以上により、図５３に示す実施の形態５におけるトレンチゲート型ＩＧＢＴが完成する。なお、図示はしていないが、この実施の形態５に係るトレンチゲート型ＩＧＢＴの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。
【０１２８】
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図５３に示すトレンチゲート型ＩＧＢＴが完成すればよいのであって、例えば、ｐベース層２はｎ−層１の表面にイオン注入などにより形成する工程を示したが、ｎ−層１上にｐベース層２を形成してもよい。またｐベース層２およびｎ＋エミッタ領域４はトレンチゲート５１を形成する前に形成する工程を示したが、トレンチゲート５１を形成した後にｐベース層２およびｎ＋エミッタ領域４を形成してもよい。またｎ型の基板であるｎ−層１を基礎にしたが、ｐ＋コレクタ層７をｐ型の基板とし、このｐ型の基板を基礎にしてもよい。この場合ｐ型の基板からなるｐ＋コレクタ層７上にｎ−層１が形成される。
【０１２９】
次に、本実施の形態５に係るトレンチゲート型ＩＧＢＴの動作について説明する。
【０１３０】
エミッタ電極６とコレクタ電極８の間に所定のコレクタ電圧を設定し、エミッタ電極６とゲート電極５１ｃの間にオン状態となる所定のゲート電圧を印加すると、ｐベース層２におけるチャネル領域がｎ型に反転しチャネルが形成される。
【０１３１】
このチャネルを通じてエミッタ電極６から電子がｎ−層１に注入される。そして、この注入された電子により、ｐ＋コレクタ層７とｎ−層１との間が順バイアスされ、ｐ＋コレクタ層７から正孔が注入される。その結果、ｎ−層１のインピーダンスが低下し、ＩＧＢＴの電流容量が向上し、オン状態となる。
【０１３２】
さらに、この実施の形態５においては、ｎ−層１の第１の主面対して所定の傾斜を有したトレンチゲート５１を用い、加えて所定の隣合うトレンチゲート５１の傾斜方向が対向するようにして、ｎ−層１に位置するそれぞれのトレンチゲート５１の底部の間隔が、底部以外の部分の間隔より狭くなるようにしているので、ｐ＋コレクタ層７から注入された正孔の移動が制限され、この所定の隣合うトレンチゲート５１の底部の間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極６からｎ−層１に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低減が可能になる。
【０１３３】
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極６とゲート電極５１ｃの間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、ｎ型に反転したチャネル領域がｐ型に戻り、エミッタ電極６からの電子の注入が止まる。この電子の注入の停止により、ｐ＋コレクタ層７からの正孔の注入も停止する。その後、ｎ−層１に溜まっていた電子と正孔は、それぞれコレクタ電極８およびエミッタ電極６に抜けていくか、あるいは、互いに再結合して消滅する。
【０１３４】
なお、この実施の形態５によれば、ｎ−層１の第２の主面上にｐ＋コレクタ層７を形成したものを示したが、実施の形態１の図１８に示したように、ｎ−層１とｐ＋コレクタ層７の間に第１導電型の第４の半導体層であるｎ＋バッファ層１８を形成してもよい。このｎ＋バッファ層１８は、イオン注入およびアニ−ルにより形成される。
【０１３５】
また、この実施の形態５によれば、ｎ−層１の第１の主面上にｐベース層２を形成したものを示したが、実施の形態１でも示したように、ｎ−層１とｐベース層２の間に第１導電型のｎ層を形成し、ｎ−層１とこのｎ層により第１導電型の第１の半導体層を構成しててもよい。このｎ層の形成は、ｐベース層２を形成する前に、ｎ−層１の上に、ＣＶＤによりアモルファスシリコン層またはエピタキシャル層として形成される。なお、アモルファスシリコン層の場合、熱処理により単結晶化を行う。そしてｐベース層２は、このｎ層の表面内に、イオン注入およびアニ−ルにより形成される。
【０１３６】
さらに、この実施の形態５によれば、トレンチ溝５１ａが傾斜している側のｐベース層２の表面内に、トレンチゲート５１に隣接してｎ＋エミッタ領域４を形成したものを示したが、トレンチゲート５１に隣接して両側に設けてもよく、従来に比して、オン電圧と損失の低減が得られる。
【０１３７】
また、この実施の形態５においても実施の形態１の図１９に示したのと同様に、ｎ＋エミッタ領域４およびトレンチゲート５１を覆うように層間絶縁膜５を設けて、所定の隣合うｎ＋エミッタ領域４の間を、ｐベース層２の表面内に選択的に設けたｎ＋エミッタ接続領域１９により接続し、このｎ＋エミッタ接続領域１９がエミッタ電極６と電気的に接続するようにしてもよい。
【０１３８】
実施の形態１〜５では、トレンチゲート型ＩＧＢＴにおいてオン電圧と損失の低減を可能にするトレンチゲート構造について示したが、このトレンチゲート構造をプレーナ型ＩＧＢＴに応用することも可能であり、オン電圧と損失の低減が可能である。特に、耐圧を高めるために複数のチップを並列接続して使用される高耐圧モジュール（例えば２ｋＶ以上）などでは、一部のチップに電流が集中して流れにくくなることによって破壊を起こすことのないように、各チップの通電能力のばらつきを小さくすることが要求されるが、この点、トレンチ型ＩＧＢＴに比してプレーナ型ＩＧＢＴの方が構造上ばらつきを小さくすることができ、このような分野におけるプレーナ型ＩＧＢＴの利用も多いことから、この発明に係るトレンチゲート構造をプレーナ型ＩＧＢＴに応用することは非常に有用である。以下、プレーナ型ＩＧＢＴに、この発明に係るトレンチゲート構造を応用した場合について説明する。
【０１３９】
実施の形態６
この発明の実施の形態６について、図面に基づいて説明する。図６４は、この発明の実施の形態６に係る電力用半導体装置であるプレーナ型ＩＧＢＴの概略断面図である。図６４において、プレーナ型ＩＧＢＴは、第１導電型の第１の半導体層であるｎ−層６１の第１の主面（図中における上側の面）の表面内には、第２導電型の第１の半導体領域であるｐベース領域６２が選択的に設けられ、さらにｐベース領域６２の表面内には、第１導電型の第２の半導体領域であるｎ＋エミッタ領域６３が選択的に設けられている。
【０１４０】
そしてｎ＋エミッタ領域６３の表面からｎ−層６１にかけて、トレンチ６４ａと、このトレンチ６４ａの内面に設けられた酸化膜からなるトレンチ絶縁膜６４ｂと、さらにこのトレンチ絶縁膜６４ｂの内部を埋めるように設けられたトレンチ電極６４ｃとからなるＬ字形のエミッタトレンチ６４が設けられている。このＬ字形のエミッタトレンチ６４の構成は、実施の形態１で示したＬ字形のトレンチゲート３を構成するトレンチ３ａ、ゲート絶縁膜３ｂおよびゲート電極３ｃにそれぞれ対応するものである。このＬ字形のエミッタトレンチ６４は、ｎ＋エミッタ領域６３の表面から、ｎ＋エミッタ領域６３およびｐベース領域６２に隣接して、ｎ−層６１の第１の主面に対して垂直方向で、ｎ−層６１内に達する位置まで設けられ、その下部にｎ−層６１の第１の主面に対して水平方向で、片側に所定の長さ延出した底部６４ｄを有している。またＬ字形のエミッタトレンチ６４の底部６４ｄは、この底部６４ｄの延出側にある隣のＬ字形のエミッタトレンチ６４の底部６４ｄと、その延出方向が対向するように設けられている。これにより、所定の隣合うＬ字形のエミッタトレンチ６４の底部６４ｄの間隔（図中Ａで示す。）は、ｎ−層６１の第１の主面に対して垂直方向に形成されている部分の間隔（図中Ｂで示す。）より狭くなる。
【０１４１】
また、Ｌ字形のエミッタトレンチ６４の底部６４ｄが延出している側にあるｎ−層６１、ｐベース領域６２および一部のｎ＋エミッタ領域６３の上に、酸化膜からなるゲート絶縁膜６５が設けられ、このゲート絶縁膜６５上にゲート電極６６が設けられている。そしてゲート電極６６、ゲート絶縁膜６５および大部分のｎ＋エミッタ領域６３を覆うように層間絶縁膜６７が設けられている。この層間絶縁膜６７は、Ｌ字形のエミッタトレンチ６４の底部６４ｄが延出していない側にも同様に設けられるが、ここにはゲート電極６６およびゲート絶縁膜６５は設けられていない。
【０１４２】
さらに、ｎ＋エミッタ領域６３の層間絶縁膜６７が設けられていない部分、層間絶縁膜６７およびＬ字形のエミッタトレンチ６４を覆うように第１の主電極であるエミッタ電極６８が設けられている。
【０１４３】
一方、ｎ−層６１の第２の主面（図中における下側の面）上には、第２導電型の第２の半導体層であるｐ＋コレクタ層６９が設けられ、さらにｐ＋コレクタ層６９上には第２の主電極であるコレクタ電極７０が設けられている。
【０１４４】
次に、図６４に示したプレーナ型ＩＧＢＴの製造方法を、図６５〜図６９を参照して説明する。
【０１４５】
まず、図６５に示す構造は、実施の形態１の図１５に相当するものであり、実施の形態１の図２から図１５で示した製造方法を経て得られるものと同一であるため、この構造に至るまでの説明は省略し、以後の製造方法について説明する。
【０１４６】
まず、図６５に示すようなＬ字形のエミッタトレンチ６４（実施の形態１におけるＬ字形のトレンチゲート３に相当する。）を形成した後、図６６に示すように、第１導電型の第１の半導体層となるｎ−層６１の表面内に、Ｌ字形のエミッタトレンチ６４に隣接して第２導電型の第１の半導体領域となるｐベース領域６２が選択的に形成される。このｐベース領域６２は、イオン注入およびアニ−ルにより形成される。
【０１４７】
次に、図６７に示すように、ｐベース領域６２の表面内に、Ｌ字形のエミッタトレンチ６４に隣接して第１導電型の第２の半導体領域となるｎ＋エミッタ領域６３が選択的に形成される。このｎ＋エミッタ領域６３は、イオン注入およびアニ−ルにより形成される。
【０１４８】
次に、図６８に示すように、Ｌ字形のエミッタトレンチ６４の底部６４ｄが延出している側にあるｎ−層６１、ｐベース領域６２および一部のｎ＋エミッタ領域６３の上に酸化膜からなるゲート絶縁膜６５が形成される。このゲート絶縁膜６５は、まず全面に熱酸化またはＣＶＤを用いて酸化膜を形成したのち、不要部分をドライエッチングにより除去することにより形成される。
【０１４９】
そして、ゲート絶縁膜６５上には、ポリシリコンなどの導電体であるゲート電極６６が形成される。このゲート電極６６は、まず全面にＣＶＤを用いてポリシリコン膜を形成したのち、不要部分をドライエッチングにより除去することにより形成される。
【０１５０】
次に、図６９に示すように、Ｌ字形のエミッタトレンチ６４の底部６４ｄが延出している側は、ゲート電極６６、ゲート絶縁膜６５および大部分のｎ＋エミッタ領域６３を覆うように層間絶縁膜６７が形成され、Ｌ字形のエミッタトレンチ６４の底部６４ｄが延出していない側は、ｎ−層６１、ｐベース領域６２および大部分のｎ＋エミッタ領域６３を覆うように層間絶縁膜６７が形成される。この層間絶縁膜６７は、被覆性と平坦性の良好なシリケートガラス（ＢＰＳＧ）からなり、まず全面にＣＶＤを用いて形成されたのち、エッチングによりＬ字形のエミッタトレンチ６４とｎ＋エミッタ領域６３の一部が露出するように形成される。
【０１５１】
そして、Ｌ字形のエミッタトレンチ６４、ｎ＋エミッタ領域６３の露出部分および層間絶縁膜６７を覆うように、例えばアルミニウムなどの導電体からなる第１の主電極であるエミッタ電極６８が形成される。これによりｎ＋エミッタ領域６３、Ｌ字形のエミッタトレンチ６４のトレンチ電極６４ｃとエミッタ電極６８は電気的に接続される。なおエミッタ電極６８は、スパッタリングにより形成される。
【０１５２】
一方、図６４に示すように、ｎ−層６１の他方の面（図中における下側の面）の表面内には、第２導電型の第２の半導体層となるｐ＋コレクタ層６９が形成される。このｐ＋コレクタ層６９は、イオン注入およびアニ−ルなどの熱処理により形成される。
【０１５３】
そして、ｐ＋コレクタ層６９上には、例えばアルミニウムなどの導電体からなる第２の主電極であるコレクタ電極７０が形成される。このコレクタ電極７０は、スパッタリングにより形成される。
【０１５４】
以上により、図６４に示す実施の形態６におけるプレーナ型ＩＧＢＴが完成する。なお、図示はしていないが、この実施の形態６に係るプレーナ型ＩＧＢＴの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。
【０１５５】
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図６４に示すプレーナ型ＩＧＢＴが完成すればよいのであって、例えば、ｐベース領域６２およびｎ＋エミッタ領域６３はＬ字形のエミッタトレンチ６４を形成した後に形成する工程を示したが、ｐベース領域６２およびｎ＋エミッタ領域６３を形成した後にＬ字形のエミッタトレンチ６４を形成してもよい。またｎ型の基板であるｎ−層６１をベースにしたが、ｐ＋コレクタ層６９をｐ型の基板とし、このｐ型の基板をベースにしてもよい。この場合ｐ型の基板からなるｐ＋コレクタ層６９上にｎ−層６１が形成される。
【０１５６】
次に、この実施の形態６に係るプレーナ型ＩＧＢＴの動作について説明する。
【０１５７】
エミッタ電極６８とコレクタ電極７０の間に所定のコレクタ電圧を設定し、エミッタ電極６８とゲート電極６６の間にオン状態となる所定のゲート電圧を印加すると、ｐベース領域６２におけるチャネル領域がｎ型に反転しチャネルが形成される。また、この時、Ｌ字形のエミッタトレンチ６４のトレンチ電極６４ｃには、エミッタ電極６８と同じ大きさの電圧が印加される。これによって、トレンチとシリコンとの界面に生じるリーク電流が抑制されるので、従来のプレーナ型ＩＧＢＴに比べて、リーク電流に関して特性が劣るようなこともない。
【０１５８】
次に、このチャネルを通じてエミッタ電極６８から電子がｎ−層６１に注入される。そして、この注入された電子により、ｐ＋コレクタ層６９とｎ−層６１との間が順バイアスされ、ｐ＋コレクタ層６９から正孔が注入される。その結果、ｎ−層６１のインピーダンスが低下し、ＩＧＢＴの電流容量が向上し、オン状態となる。
【０１５９】
さらに、この実施の形態６においては、実施の形態１と同様に、ｎ−層６１の第１の主面に対して水平方向で、片側に所定の長さ延出した底部６４ｄを有したＬ字形のエミッタトレンチ６４を用い、加えて所定の隣合うＬ字形のエミッタトレンチ６４の底部６４ｄの延出方向が対向するようにして、それぞれの底部６４ｄの間隔が、ｎ−層６１の第１の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしているので、ｐ＋コレクタ層６９から注入された正孔の移動が制限され、所定の隣合うＬ字形のエミッタトレンチ６４の底部６４ｄの間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極６８からｎ−層６１に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低下が可能になる。
【０１６０】
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極６８とゲート電極６６の間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、ｎ型に反転したチャネル領域がｐ型に戻り、エミッタ電極６８からの電子の注入が止まる。この電子の注入の停止により、ｐ＋コレクタ層６９からの正孔の注入も停止する。その後、ｎ−層６１に溜まっていた電子と正孔は、それぞれコレクタ電極７０およびエミッタ電極６８に抜けていくか、あるいは、互いに再結合して消滅する。
【０１６１】
なお、この実施の形態６によれば、ｎ−層６１の第２の主面上にｐ＋コレクタ層６９を形成したものを示したが、実施の形態１の図１８に示すように、ｎ−層６１とｐ＋コレクタ層６９の間に第１導電型の第３の半導体層となるｎ＋バッファ層を形成してもよい。このｎ＋バッファ層は、イオン注入およびアニ−ルにより形成される。
【０１６２】
また、この実施の形態６によれば、ｐベース領域６２およびｎ＋エミッタ領域６３は、Ｌ字形のエミッタトレンチ６４の両側に隣接して形成されたものを示したが、特に両側に形成する必要は無く、少なくともＬ字形のエミッタトレンチ６４の底部６４ｄが延出している側に形成されていればよい。
【０１６３】
また、この実施の形態６によれば、Ｌ字形のエミッタトレンチ６４の底部６４ｄが延出している側にゲート酸化膜６５およびゲート電極６６を形成したものを示したが、加えてＬ字形のトレンチゲート４の底部４ｄが延出していない側に形成しておいてもよい。
【０１６４】
実施の形態７
実施の形態６によれば、実施の形態１で示したＬ字形のトレンチゲート３の構成に相当するＬ字形のエミッタトレンチ６４をプレーナ型ＩＧＢＴに適用したものを示したが、図７０に示すように、Ｌ字形のエミッタトレンチ６４を、実施の形態２で示したＬ字形のトレンチゲート２１に相当するＬ字形のエミッタトレンチ７１としてもよい。この場合、Ｌ字形のエミッタトレンチ７１を構成するトレンチ７１ａ、トレンチ絶縁膜７１ｂ、トレンチ電極７１ｃおよび底部７１ｄは、実施の形態２で示したＬ字形のトレンチゲート２１を構成するトレンチ２１ａ、ゲート絶縁膜２１ｂ、ゲート電極２１ｃおよび底部２１ｄにそれぞれ対応するものである。この実施の形態７によれば、実施の形態６と同等の動作および効果が得られ、また実施の形態６に比して製造工程が簡略化される効果も得られる。製造方法については、実施の形態２および実施の形態６で示した製造方法を組合わせることにより得ることができる。なお実施の形態７の図６９で示した符号のうち、実施の形態６の図６３で示したものと同一または相当するものについては、同じ符号を付している。
【０１６５】
実施の形態８
実施の形態６によれば、実施の形態１で示したＬ字形のトレンチゲート３の構成に相当するＬ字形のエミッタトレンチ６４をプレーナ型ＩＧＢＴに適用したものを示したが、図７１に示すように、Ｌ字形のエミッタトレンチ６４を、実施の形態３で示したＴ字形のトレンチゲート３１に相当するＴ字形のエミッタトレンチ７２としてもよい。この場合、Ｔ字形のエミッタトレンチ７２を構成するトレンチ７２ａ、トレンチ絶縁膜７２ｂおよびトレンチ電極７２ｃは、実施の形態３で示したＴ字形のトレンチゲート３１を構成するトレンチ３１ａ、ゲート絶縁膜３１ｂおよびゲート電極３１ｃにそれぞれ対応するものである。またこの実施の形態８においては、ｐベース領域６２およびｎ＋エミッタ領域６３は、Ｔ字形のエミッタトレンチ７２の両側に隣接して設けられる。またゲート酸化膜６５およびゲート電極６６は、Ｔ字形のエミッタトレンチ７２の両側にあるｎ−層６１、ｐベース領域６２および一部のｎ＋エミッタ領域６３の上に設けられる。そしてこの実施の形態８によれば、実施の形態６と同等の動作および効果が得られる。製造方法については、実施の形態３および実施の形態６で示した製造方法を組合わせることにより得ることができる。なお実施の形態８の図７１で示した符号のうち、実施の形態６の図６４で示したものと同一または相当するものについては、同じ符号を付している。
【０１６６】
実施の形態９
実施の形態８によれば、実施の形態３で示したＴ字形のトレンチゲート３１の構成に相当するＴ字形のエミッタトレンチ７２をプレーナ型ＩＧＢＴに適用したものを示したが、図７２に示すように、Ｌ字形のエミッタトレンチ６４を、実施の形態４で示したＴ字形のトレンチゲート４１に相当するＴ字形のエミッタトレンチ７３としてもよい。この場合、Ｔ字形のエミッタトレンチ７３を構成するトレンチ７３ａ、トレンチ絶縁膜７３ｂ、トレンチ電極７３ｃおよび底部７３ｄは、実施の形態４で示したＴ字形のトレンチゲート４１を構成するトレンチ４１ａ、ゲート絶縁膜４１ｂ、ゲート電極４１ｃおよび底部４１ｄにそれぞれ対応するものである。またこの実施の形態９においては、実施の形態８と同様に、ｐベース領域６２およびｎ＋エミッタ領域６３は、Ｔ字形のエミッタトレンチ７３の両側に隣接して設けられる。またゲート酸化膜６５およびゲート電極６６は、Ｔ字形のエミッタトレンチ７３の両側にあるｎ−層６１、ｐベース領域６２および一部のｎ＋エミッタ領域６３の上に設けられる。そしてこの実施の形態９によれば、実施の形態６と同等の動作および効果が得られる。また実施の形態８に比して製造工程が簡略化される効果も得られる。製造方法については、実施の形態２、３および実施の形態６で示した製造方法を組合わせることにより得ることができる。なお実施の形態９の図７２で示した符号のうち、実施の形態６の図６４で示したものと同一または相当するものについては、同じ符号を付している。
【０１６７】
なお実施の形態６〜９によれば、エミッタトレンチをトレンチ、トレンチ酸化膜及びトレンチ電極を有して構成したものを示したが、エミッタトレンチを、例えば酸化物などの絶縁体で構成してもよく、従来に比してオン電圧と損失の低下の効果を得ることができ、さらに一層製造工程が簡略化される効果も得られる。
【産業上の利用可能性】
【０１６８】
本発明は、電子の供給能力を、従来に比して高めることを可能にした電力用半導体装置として、利用することができる。
【符号の説明】
【０１６９】
１ 第１導電型の第１の半導体層であるｎ−層、１ａ 第１のｎ−層、１ｂ 第２のｎ−層、２ 第２導電型の第２の半導体層であるｐベース層、３ Ｌ字形のトレンチゲート、３ａ トレンチ、３ｂ ゲート酸化膜、３ｃ ゲート電極、３ｄ 底部３ｄ、４ 第１導電型の第１の半導体領域であるｎ＋エミッタ領域、５ 層間絶縁膜、６ 第１の主電極であるエミッタ電極、７ 第２導電型の第３の半導体層であるｐ＋コレクタ層、８ 第２の主電極であるコレクタ電極、１１ 第１のトレンチ、１２ 第１の酸化膜、１３ 第１の導電体、１４ 第２の酸化膜、１５ 第２のトレンチ、１６ 第３の酸化膜、１７ 第２の導電体。
【特許請求の範囲】
【請求項１】
第１の主面と第２の主面とを有する第１導電型の第１の半導体層と、
前記第１導電型の第１の半導体層の前記第１の主面から内部に、その底部が達するように設けられ、かつ所定の隣合う前記底部の間隔が、前記底部以外の間隔より狭くなるように設けられた、トレンチと、このトレンチの内面に設けられたトレンチ絶縁膜と、このトレンチ絶縁膜の内部を埋めるように設けられたトレンチ電極を有するエミッタトレンチと、
前記エミッタトレンチに隣接して前記第１導電型の第１の半導体層の表面内に選択的に設けられた第２導電型の第１の半導体領域と、
前記エミッタトレンチに隣接して前記第２導電型の第１の半導体領域の表面内に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１導電型の第１の半導体層、前記第２導電型の第１の半導体領域および一部の前記第１導電型の第２の半導体領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１の主面上に設けられ、かつ前記第１導電型の第２の半導体領域および前記トレンチ電極と電気的に接続された第１の主電極と、
前記第２の主面上に設けられた第２導電型の第２の半導体層と、
前記第２導電型の第２の半導体層上に形成された第２の主電極とを備え、
前記エミッタトレンチは、前記第１導電型の第２の半導体領域の表面から前記第１の主面に対して垂直方向に前記第１導電型の第１の半導体層内まで形成され、その下部に前記第１の主面に対して平行方向で、片側に所定の長さ延出した底部を備えたＬ字形のエミッタトレンチであり、所定の隣合う前記Ｌ字形のエミッタトレンチの前記底部の延出方向が対向するように設けられており、
前記第２導電型の第１の半導体領域と前記第１導電型の第２の半導体領域は、前記Ｌ字形のエミッタトレンチの前記底部が延出している側のみに設けられている
ことを特徴とする電力用半導体装置。
【請求項２】
請求項１に記載の電力用半導体装置であって、
少なくとも前記Ｌ字形のエミッタトレンチの前記底部は絶縁体であることを特徴とする電力用半導体装置。
【請求項３】
第１の主面と第２の主面とを有する第１導電型の第１の半導体層と、
前記第１導電型の第１の半導体層の前記第１の主面から内部に、その底部が達するように設けられ、かつ所定の隣合う前記底部の間隔が、前記底部以外の間隔より狭くなるように設けられた絶縁体からなるエミッタトレンチと、
前記エミッタトレンチに隣接して前記第１導電型の第１の半導体層の表面内に選択的に設けられた第２導電型の第１の半導体領域と、
前記エミッタトレンチに隣接して前記第２導電型の第１の半導体領域の表面内に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１導電型の第１の半導体層、前記第２導電型の第１の半導体領域および一部の前記第１導電型の第２の半導体領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１の主面上に設けられ、かつ前記第１導電型の第２の半導体領域と電気的に接続された第１の主電極と、
前記第２の主面上に設けられた第２導電型の第２の半導体層と、
前記第２導電型の第２の半導体層上に形成された第２の主電極とを備え、
前記エミッタトレンチは、前記第１導電型の第２の半導体領域の表面から前記第１の主面に対して垂直方向に前記第１導電型の第１の半導体層内まで形成され、その下部に前記第１の主面に対して平行方向で、片側に所定の長さ延出した底部を備えたＬ字形のエミッタトレンチであり、所定の隣合う前記Ｌ字形のエミッタトレンチの前記底部の延出方向が対向するように設けられており、
前記第２導電型の第１の半導体領域と前記第１導電型の第２の半導体領域は、前記Ｌ字形のエミッタトレンチの前記底部が延出している側のみに設けられている
ことを特徴とする電力用半導体装置。
【請求項１】
第１の主面と第２の主面とを有する第１導電型の第１の半導体層と、
前記第１導電型の第１の半導体層の前記第１の主面から内部に、その底部が達するように設けられ、かつ所定の隣合う前記底部の間隔が、前記底部以外の間隔より狭くなるように設けられた、トレンチと、このトレンチの内面に設けられたトレンチ絶縁膜と、このトレンチ絶縁膜の内部を埋めるように設けられたトレンチ電極を有するエミッタトレンチと、
前記エミッタトレンチに隣接して前記第１導電型の第１の半導体層の表面内に選択的に設けられた第２導電型の第１の半導体領域と、
前記エミッタトレンチに隣接して前記第２導電型の第１の半導体領域の表面内に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１導電型の第１の半導体層、前記第２導電型の第１の半導体領域および一部の前記第１導電型の第２の半導体領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１の主面上に設けられ、かつ前記第１導電型の第２の半導体領域および前記トレンチ電極と電気的に接続された第１の主電極と、
前記第２の主面上に設けられた第２導電型の第２の半導体層と、
前記第２導電型の第２の半導体層上に形成された第２の主電極とを備え、
前記エミッタトレンチは、前記第１導電型の第２の半導体領域の表面から前記第１の主面に対して垂直方向に前記第１導電型の第１の半導体層内まで形成され、その下部に前記第１の主面に対して平行方向で、片側に所定の長さ延出した底部を備えたＬ字形のエミッタトレンチであり、所定の隣合う前記Ｌ字形のエミッタトレンチの前記底部の延出方向が対向するように設けられており、
前記第２導電型の第１の半導体領域と前記第１導電型の第２の半導体領域は、前記Ｌ字形のエミッタトレンチの前記底部が延出している側のみに設けられている
ことを特徴とする電力用半導体装置。
【請求項２】
請求項１に記載の電力用半導体装置であって、
少なくとも前記Ｌ字形のエミッタトレンチの前記底部は絶縁体であることを特徴とする電力用半導体装置。
【請求項３】
第１の主面と第２の主面とを有する第１導電型の第１の半導体層と、
前記第１導電型の第１の半導体層の前記第１の主面から内部に、その底部が達するように設けられ、かつ所定の隣合う前記底部の間隔が、前記底部以外の間隔より狭くなるように設けられた絶縁体からなるエミッタトレンチと、
前記エミッタトレンチに隣接して前記第１導電型の第１の半導体層の表面内に選択的に設けられた第２導電型の第１の半導体領域と、
前記エミッタトレンチに隣接して前記第２導電型の第１の半導体領域の表面内に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１導電型の第１の半導体層、前記第２導電型の第１の半導体領域および一部の前記第１導電型の第２の半導体領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１の主面上に設けられ、かつ前記第１導電型の第２の半導体領域と電気的に接続された第１の主電極と、
前記第２の主面上に設けられた第２導電型の第２の半導体層と、
前記第２導電型の第２の半導体層上に形成された第２の主電極とを備え、
前記エミッタトレンチは、前記第１導電型の第２の半導体領域の表面から前記第１の主面に対して垂直方向に前記第１導電型の第１の半導体層内まで形成され、その下部に前記第１の主面に対して平行方向で、片側に所定の長さ延出した底部を備えたＬ字形のエミッタトレンチであり、所定の隣合う前記Ｌ字形のエミッタトレンチの前記底部の延出方向が対向するように設けられており、
前記第２導電型の第１の半導体領域と前記第１導電型の第２の半導体領域は、前記Ｌ字形のエミッタトレンチの前記底部が延出している側のみに設けられている
ことを特徴とする電力用半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【公開番号】特開２０１２−１２４５１８（Ｐ２０１２−１２４５１８Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１２−３０２００（Ｐ２０１２−３０２００）
【出願日】平成２４年２月１５日（２０１２．２．１５）
【分割の表示】特願２００６−２３２１３０（Ｐ２００６−２３２１３０）の分割
【原出願日】平成１８年８月２９日（２００６．８．２９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願日】平成２４年２月１５日（２０１２．２．１５）
【分割の表示】特願２００６−２３２１３０（Ｐ２００６−２３２１３０）の分割
【原出願日】平成１８年８月２９日（２００６．８．２９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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