電圧制御発振器
【課題】良好な位相雑音特性を有し、かつ広帯域な発振周波数範囲を有する電圧制御発振器を提供することを目的とする。
【解決手段】本発明に係る電圧制御発振器１は、電源と、少なくとも３つのポート１０ａ〜１０ｄを備えるインダクタ１１と、少なくとも３つのポートから選択される異なるポート対にそれぞれ接続される少なくとも２つの負性抵抗回路１２及び１４と、を有し、インダクタは、少なくとも２つの負性抵抗回路に接続されるポート対の間でそれぞれインダクタとして動作可能であることを特徴とする。
【解決手段】本発明に係る電圧制御発振器１は、電源と、少なくとも３つのポート１０ａ〜１０ｄを備えるインダクタ１１と、少なくとも３つのポートから選択される異なるポート対にそれぞれ接続される少なくとも２つの負性抵抗回路１２及び１４と、を有し、インダクタは、少なくとも２つの負性抵抗回路に接続されるポート対の間でそれぞれインダクタとして動作可能であることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広い範囲で周波数が可変な発振信号を出力する発振回路を構成する電圧制御発振器に関し、特に良好な位相雑音特性を有し、かつ広帯域な発振周波数範囲を有する発振回路を構成するように半導体基板上に形成される電圧制御発振器に関する。
【背景技術】
【０００２】
発振周波数を可変設定可能な発振回路として、例えばＬＣ型の電圧制御発振器が従来から各種開発されている。ＬＣ型の電圧制御発振器は、制御電圧により容量の容量値を可変設定して、その可変設定された容量値に応じて発振回路を構成するスイッチング素子の発振状態、すなわち発振周波数を制御する。
【０００３】
ＬＣ型の電圧制御発振器は、一定の周波数範囲内では発振信号の位相雑音特性が良好で、例えば通信装置に設ける発振器として広く普及している。
【０００４】
近年、無線通信に利用される周波数帯域として、数ＧＨｚといった非常に高い周波数帯域まで利用されるようになってきている。例えば、携帯電話端末として普及している無線通信端末では、１台の端末で、数百ＭＨｚから数ＧＨｚまでの広い周波数帯域で無線通信を行うようにしたものが存在する。また、ＤＴＶ、ＧＳＭ、ＵＭＴＳ、ＬＴＥ、ＷｉＭＡＸ（登録商標）、ＧＰＳ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＩＥＥＥ８０２．１１ａ／ｂ／ｇ／ｎなどの通信規格では、１００ＭＨｚ〜６ＧＨｚの周波数範囲が非常に多く使用される。このため、広帯域の発振周波数を有する電圧制御発振器が要求される。
【０００５】
ところが、従来から通信機などに内蔵されているＬＣ型の電圧制御発振器では、そのような広い周波数範囲の発振が困難であったり、無理に発振周波数範囲を広げようとすると、発振信号の雑音特性が劣化するという問題があった。このため、従来は例えば非特許文献１に記載されるように、発振周波数範囲が異なる複数のＬＣ型発振回路を設けて、広帯域の通信に対処していた。
【０００６】
このような複数の発振回路を備える構成は、回路規模が大きく高コストであるだけでなく消費電力が大きいため好ましくない。広帯域の発振回路であれば１つ設けるだけでよく、回路規模が小さく低コストになると共に、通信装置の消費電力も低減することが可能であるため、広帯域で雑音特性の良好化な高品質の発振回路が要望されている。
【０００７】
そこで、非特許文献２に示されるように、可変容量の容量値を備える電圧制御発振器が提案されている。図２０（ａ）に可変容量を備える電圧制御発振器１０１を示す。電圧制御発振器１０１は、インダクタ１１１と、可変容量１１２と、負性抵抗回路１１３とが並列に接続される。そして、制御電圧により可変容量１１２の容量値を変化させて、所望の発振周波数を取得するように構成される。電圧制御発振器１０１のような構成を採用する場合、発振周波数範囲が広くなるとＱ値が低い範囲の周波数を使用する必要があるため、位相雑音特性が劣化する。広く知られるように、Ｑ値の周波数特性は、所定の周波数にピーク値を有し、ピーク値から離れるほど値が低下する特性である。また、位相雑音は、Ｑ値の２乗に反比例して大きくなる。このため、発振周波数を可変容量のみにより制御すると、インダクタのＱ値が低い周波数を使用する必要があるため、位相雑音特性が劣化する。
【０００８】
また、非特許文献３には、自己インダクタンスの大きさを変化させるように、インダクタにスイッチを直列に挿入する手法が提案されている。図２０（ｂ）は、インダクタにスイッチが直列に挿入される電圧制御発振器１０２を示す。電圧制御発振器１０２は、第１インダクタ１１１ａと、第１インダクタ１１１ａに並列に接続される第２インダクタ１１１ｂ、及び第３インダクタ１１１ｃと、これらのインダクタに並列に接続される可変容量１１２、及び負性抵抗回路１１３とを有する。第２インダクタ１１１ｂ、及び第３インダクタ１１１ｃは、スイッチ１１７を介して直列に接続される。電圧制御発振器１０２では、制御電圧により可変容量１１２の容量値を変化させるとともに、スイッチ１１７をオンオフして、自己インダクタンスを変化させる。しかしながら、電圧制御発振器１０２では、インダクタ部の抵抗成分が大きくなり、位相雑音が大きくなる。ＣＭＯＳなど半導体プロセスのみを使用する場合、スイッチ１１７はトランジスタで構成されるため、トランジスタジスタの抵抗成分によりインダクタ部の抵抗成分が増加するためである。そこで、電圧制御発振器１０２は、トランジスタで構成されるスイッチ１１７がインダクタ部に直列に接続されるため、電圧制御発振器１０２において、スイッチ１１７の抵抗成分を低減するために、スイッチ１１７を構成するトランジスタの大きさを大きくすることが考えられる。しかしながら、トランジスタの大きさを大きくすると、寄生容量が増加し、スイッチング特性が劣化するため、トランジスタの大きさを大きくすることはできない。
【０００９】
また、図２０（ｃ）に示すように、インダクタに並列にスイッチを接続する電圧制御発振器１０３も提案されている（非特許文献４、及び５参照）。電圧制御発振器１０３は、自己インダクタンスを切替えるスイッチ１１７をインダクタ１１１ｂに並列に接続することにより、電圧制御発振器１０２よりもインダクタ部の抵抗成分の増加を抑制する。しかしながら、電圧制御発振器１０３においても、インダクタにスイッチが挿入されるために、位相雑音特性は、劣化する。
【００１０】
また、図２１に示す電圧制御発振器１０４は、３つのインダクタ１１１ａ、１１１ｂ、及び１１１ｃを同心円状に配置して使い分ける回路である（非特許文献６参照）。しかしながら、電圧制御発振器１０５は、インダクタの構造が限定されるため、必要なインダクタンスが得られない。さらに、相互インダクタンスによる結合により、発振周波数の可変範囲が制限される。
【００１１】
また、引用文献７には、インダクタの代わりにトランスを採用する手法も提案されている。図２２に示す電圧制御発振器１０５は、トランス１１４に流す電流を正負に切替えることにより、相互インダクタンスの影響を逆転させる。これにより、電圧制御発振器１０５は、実効的なインダクタスを変化させて、発振周波数の可変範囲を広げる。しかしながら、電圧制御発振器１０５は、トランスを使用するため、２次側の回路の影響を受けて、位相雑音特性が劣化する。さらに電圧制御発振器１０５は、結合が疎である相互インダクタンスを使用するため、Ｑ値が低くなる。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】A. Kral, et al., "RF-CMOS Oscillators with Switched Tuning," IEEE 1998 CUSTOM INTEGRATED CIRCUITS CONFERENCE
【非特許文献２】A. D. Berny, et al., “A 1.8-GHz LC VCO with 1.3-GHz tuning range and digital amplitude calibration,” IEEE J. Solid-State Circuits, vol. 40, no. 4, pp. 909-917, Apr. 2005.
【非特許文献３】Y. Seong-Mo, et al., “Switched resonators and their applications in a dual-band monolithic CMOS LC-tuned VCO,” IEEE Trans. Microw. Theory Tech., vol. 54, no. 1, pp. 1705-1711, Jan. 2006.
【非特許文献４】M. Demirkan, et al., “11.8 GHz CMOS VCO with 62% tuning range using switched coupled inductors,” IEEE RFIC Symp. Dig., pp. 401-404, Jun. 2007.
【非特許文献５】L. Geynet, et al., “Fully-integrated multi-standard VCOs with switched LC tank and power controlled by body voltage in 130 nm CMOS/SOI,” IEEE RFIC Symp. Dig., pp. 129-132, Jun. 2006.
【非特許文献６】Z. Safarian and H. Hashemi, “A 1.3-6 GHz triple-mode CMOS VCO using coupled inductors,” IEEE Custom Integrated Circuits Conference, pp. 69-72, Sep. 2008.
【非特許文献７】J. Borremans, et al., “A single-inductor dual-band VCO in a 0.06 mm2 5.6 GHz multiband front-end in 90 nm digital CMOS,” IEEE International Solid-State Circuits Conference, Digest of Technical Papers, pp. 324-326, Feb. 2006.
【発明の概要】
【発明が解決しようとする課題】
【００１３】
このように、電圧制御発振器の発振周波数範囲を広げるために、インダクタにスイッチを挿入し、又はインダクタの代わりにトランスを使用すると、Ｑ値が低くなり、位相雑音特性が劣化するという問題があった。
【００１４】
そこで本発明は、良好な位相雑音特性を有し、かつ広帯域な発振周波数範囲を有する電圧制御発振器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明に係る電圧制御発振器は、電源と、少なくとも３つのポートを備えるインダクタと、少なくとも３つのポートから選択される異なるポート対にそれぞれ接続される少なくとも２つの負性抵抗回路と、を有し、インダクタは、少なくとも２つの負性抵抗回路に接続されるポート対でそれぞれインダクタとして動作可能である。
【００１６】
また、本発明に係る電圧制御発振器では、負性抵抗回路のそれぞれは、動作状態と、非動作状態とを設定可能であり、負性抵抗回路のいずれか１つを動作状態にすることにより、動作状態にされた負性抵抗回路と、動作状態にされた負性抵抗回路にポート対を介して接続されるインダクタの少なくとも一部とにより発振回路が形成される。これにより、スイッチをインダクタ内部に含まず、かつトランス構造を採用せずに異なる自己インダクタンスを有する複数のインダクタを選択して、発振回路を形成することが可能になった。
【００１７】
さらに、本発明に係る電圧制御発振器では、形成される発振回路のＱ値はそれぞれ、互いに異なる周波数特性を有し、動作状態にされる負性抵抗回路を切替えることにより所定の値以上のＱ値を有する。
【００１８】
さらに、本発明に係る電圧制御発振器では、発振信号を分周する分周回路をさらに有してもよい。これにより、本発明に係る電圧制御発振器では、最大周波数以下のいずれの周波数を発振周波数として選択可能になる。
【００１９】
また、本発明に係る電圧制御発振器では、ポートの数は５であり、負性抵抗回路の数は２であって、第１ポート対は、第１負性抵抗回路に接続され、第２ポート対は、第２負性抵抗回路に接続され、他の１つのポートは、電源に接続されてもよい。
【００２０】
また、本発明に係る電圧制御発振器では、第１負性抵抗回路に接続される第１ポート対間に接続される第１可変容量をさらに有してもよい。
【００２１】
また、本発明に係る電圧制御発振器では、第２負性抵抗回路に接続される第２ポート対間に接続される第２可変容量をさらに有してもよい。
【発明の効果】
【００２２】
本発明によれば、良好な位相雑音特性を有し、かつ広帯域な発振周波数範囲を有する電圧制御発振器を提供することが可能となった。
【図面の簡単な説明】
【００２３】
【図１】本発明に係る第１実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図２】図１に示す電圧制御発振器の回路の具体的な構成の一例を示す図である。
【図３】図２に示す電圧制御発振器に使用されるインダクタの切替えを示す図である。
【図４】可変容量の回路の具体的な構成の一例を示す図である。
【図５】図１に示す電圧制御発振器の一方の発振回路の動作を示す図である。
【図６】図１に示す電圧制御発振器の他方の発振回路の動作を示す図である。
【図７】図１に示す電圧制御発振器のＱ値の周波数特性の一例を示す図である。
【図８】図１に示す電圧制御発振器の発振信号を決定する処理を説明するフローを示す図である。
【図９】本発明に係る第２実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図１０】本発明に係る第３実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図１１】本発明に係る第３実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図１２】本発明に係る第４実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図１３】本発明に係る第５実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図１４】図１２、及び１３に示す電圧制御発振器のＱ値の周波数特性の一例を示す図である。
【図１５】本発明に係る第６実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図１６】本発明に係る実施例のダイフォトを示す図である。
【図１７】図１６に示す実施例の自己インダクタンスの周波数特性を示す図である。
【図１８】図１６に示す実施例の位相雑音特性を示す図である。
【図１９】一般的なＬＣ型の電圧制御発振器の分類例を示す図である。
【図２０】従来の電圧制御発振器を示す図である。
【図２１】従来の電圧制御発振器を示す図である。
【図２２】従来の電圧制御発振器を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明に係る実施形態に従う電圧制御発振器について、図面を参照して詳細に説明する。なお、本発明の開示において提供される図は、本発明の説明を意図したものであり、適当な縮尺を示すことを意図したものではないことを理解すべきである。また、それぞれの図面において、同一、又は類似する機能を有する構成要素には、同一、又は類似する符号が付される。したがって、先に説明した構成要素と同一、又は類似する機能を有する構成要素に関しては、改めて説明をしないことがある。
【００２５】
以下、図１〜８を参照しながら、本発明に係る第１実施形態に従う電圧制御発振器を説明する。図１は、本発明に係る第１実施形態に従う電圧制御発振器１の回路を概略的に示す図である。
【００２６】
図１に示すように、電圧制御発振器１は、インダクタ１１と、低周波負性抵抗回路１２と、低周波可変容量１３と、高周波負性抵抗回路１４と、高周波可変容量１５とを有する。図１において、インダクタ１１が有する４つのポート１０ａ、１０ｂ、１０ｃ、及び１０ｄが示される。インダクタ１１のポート対１０ａ、及び１０ｄの間、並びにポート対１０ｂ、及び１０ｃの間はそれぞれ、インダクタとして動作可能である。すなわち、ポート対１０ａ、及び１０ｄに負性抵抗回路と、容量とを並列に接続することにより、発振回路を構成することができる。同様に、ポート対１０ｂ、及び１０ｃに負性抵抗回路と、容量とを並列に接続することにより、発振回路を構成することができる。
【００２７】
ポート１０ａ〜１０ｄはそれぞれ、低周波負性抵抗回路１２、低周波可変容量１３、高周波負性抵抗回路１４、及び高周波可変容量１５に接続される。具体的には、ポート対１０ａ、及び１０ｄは、低周波負性抵抗回路１２、及び低周波可変容量１３に接続される。一方、ポート対１０ｂ、及び１０ｃは、高周波負性抵抗回路１４、及び高周波可変容量１５に接続される。
【００２８】
このように接続されることにより、電圧制御発振器１は、インダクタ１１、低周波負性抵抗回路１２、及び低周波可変容量１３で形成される低周波発振回路１ａと、インダクタ１１、高周波負性抵抗回路１４、及び高周波可変容量１５で形成される高周波発振回路１ｂとの２つの発振回路を有することができる。以下に詳細に説明されるように、低周波発振回路１ａ、及び高周波発振回路１ｂは、低周波負性抵抗回路１２、及び高周波負性抵抗回路１４のいずれか一方のみをバイアスすることにより動作状態にして、いずれか一方の発振回路のみが発振回路として動作する。以下、電圧制御発振器１を構成するそれぞれの素子について説明する。
【００２９】
まず、インダクタ１１について説明する。インダクタ１１は、適当な巻数で巻回される導電体により形成される。例えば、インダクタ１１は、半導体基板上に積層される導電体の配線層を、複数回に亘り巻回すことにより形成される。インダクタ１１のポート対１０ａ、及び１０ｄの間と、ポート対１０ｂ、及び１０ｃの間とでは、巻数が異なる。さらに、インダクタ１１のポート対１０ａ、及び１０ｄの間と、ポート対１０ｂ、及び１０ｃの間とでは、巻回される導電体の内側に形成される領域、すなわちインダクタ１１に電流が流れることにより磁束が形成される領域の面積が異なる。このため、インダクタ１１のポート対１０ａ、及び１０ｄの間の自己インダクタンスは、ポート対１０ｂ、及び１０ｃの間の自己インダクタンスと相違する。また、インダクタ１１は、ポート対１０ｂ、及び１０ｃとの間に配置されるポート１０ｅ（図示せず）を介して電源が接続される。
【００３０】
次に、低周波負性抵抗回路１２について説明する。低周波負性抵抗回路１２は、ポート対１０ａ、及び１０ｄを介して、インダクタ１１に並列に接続される。低周波負性抵抗回路１２は、印加されるバイアスを変更することにより、負性抵抗値を変更できる。
【００３１】
次に、低周波可変容量１３について説明する。低周波可変容量１３は、低周波負性抵抗回路１２と同様に、ポート対１０ａ、及び１０ｄを介して、インダクタ１１に並列に接続される。低周波可変容量１３の容量値は、連続的に、又は離散的に変更することができる。
【００３２】
次に、高周波負性抵抗回路１４について説明する。高周波負性抵抗回路１４は、ポート対１０ｂ、及び１０ｃを介して、インダクタ１１に並列に接続される。高周波負性抵抗回路１４の負性抵抗値は、低周波負性抵抗回路１２と同様に可変である。
【００３３】
最後に、高周波可変容量１５について説明する。高周波可変容量１５は、高周波負性抵抗回路１４と同様に、ポート対１０ｂ、及び１０ｃを介して、インダクタ１１に並列に接続される。高周波可変容量１５の容量値は、低周波可変容量１３と同様に連続的に、又は離散的に変更することができる。
【００３４】
次に、図２を参照しながら、電圧制御発振器１の回路を、より詳細に説明する。図２は、図１に示す電圧制御発振器１の回路の具体的な構成の一例を示す図である。すなわち、図２において、図１に示される電圧制御発振器１の素子それぞれは、より具体的に示される。以下、電圧制御発振器１を構成するそれぞれの素子について説明する。
【００３５】
インダクタ１１は、３回巻回される導電体であり、一端に配置されるポート１０ａから右回りにポート１０ｂ、１０ｅ、及び１０ｃを順に有し、他端にポート１０ｄを有する５ポートインダクタである。自己インダクタンスが大きいインダクタを形成するポート対１０ａ、及び１０ｄは、低周波負性抵抗回路１２、及び低周波可変容量１３に接続される。また、自己インダクタンスが小さいインダクタを形成するポート対１０ｂ、及び１０ｃは、高周波負性抵抗回路１４、及び高周波可変容量１５に接続される。さらに、ポート１０ｅは、電源に接続される。
【００３６】
インダクタ１１は、両端に配置されるポート対１０ａ、及び１０ｄの間は、インダクタ１１の内部で短絡しないように構成される。したがって、ポート対１０ａ、及び１０ｄに近接する第１交差部Ａ、及びポート対１０ｂ、及び１０ｃ、並びにポート１０ｅの引出し線に近接する第２交差部Ｂはそれぞれ、短絡しないように構成される。インダクタ１１が半導体基板上に積層される配線層により形成される場合、交差部Ａ、及びＢは、半導体基板上の水平方向の位置が相違する配線により構成することができる。例えば、交差部を構成する一方の配線層が半導体基板に最も近接する第１配線層で形成される場合、他方の配線層は、第１交差部Ａにおいてハッチングされるように、第１配線層の上方に配置される第２配線層で形成できる。第１配線層と、第２配線層とは、いわゆるビア（Ｖｉａ）により電気的に接続される。ビアは、配線層間に配置される絶縁層に形成される孔に導電体を配置することにより、上層配線層を下層配線層に電気的に接続する接続部である。また、第２交差部Ｂのように３つの配線が交差する場合には、第１配線層、及び第２配線層に加えて、第３配線層を使用することにより、互いに短絡することを防止する。
【００３７】
ここで、図３を参照して、低周波発振回路１ａ、及び高周波発振回路１ｂそれぞれに使用されるインダクタについて説明する。図３（ａ）は、図２の電圧制御発振器１を構成するインダクタ１１を示す図である。先に説明したように、インダクタ１１のポート対１０ａ、及び１０ｄは、低周波負性抵抗回路１２、及び低周波可変容量１３に接続される。また、ポート対１０ｂ、及び１０ｃは、高周波負性抵抗回路１４、及び高周波可変容量１５に接続される。さらに、ポート１０ｅは、電源に接続される。
【００３８】
図３（ｂ）は、インダクタ１１において、ポート対１０ａ、及び１０ｄの間に形成されるインダクタ１１Ｂを示す図である。また、図３（ｃ）は、インダクタ１１において、ポート対１０ｂ、及び１０ｃの間に形成されるインダクタ１１Ｃを示す図である。説明を簡明にするために、図３（ｂ）において、ポート対１０ｂ、及び１０ｃは図示されない。また、図３（ｃ）において、ポート１０ａ、及び１０ｂの間の導電体、並びにポート１０ｃ、及び１０ｄの間の導電体は、図示されない。図３（ｂ）から明らかなように、インダクタ１１Ｂの巻数は３である。一方、図３（ｃ）から明らかなように、インダクタ１１Ｃの巻数は２である。また、ポート対１０ａ、及び１０ｄの間に形成されるインダクタにより磁束が形成される領域の面積は、ポート対１０ｂ、及び１０ｃの間に形成されるインダクタにより磁束が形成される領域の面積よりも大きい。このため、同一の電流が流される場合、図３（ｂ）に示されるインダクタ１１Ｂの自己インダクタンスは、図３（ｃ）に示されるインダクタ１１Ｃの自己インダクタンスよりも大きくなる。
【００３９】
再び図２を参照して、低周波負性抵抗回路１２について説明する。低周波負性抵抗回路１２は、第１トランジスタ２１ａと、第２トランジスタ２１ｂと、第１トランジスタ２１ａ、及び第２トランジスタ２１ｂそれぞれのソースに接続される電流源２２とを有する。第１トランジスタ２１ａ、及び第２トランジスタ２１ｂはそれぞれ、ｎＭＯＳトランジスタである。第１トランジスタ２１ａのゲートは、第１容量２４ａを介してポート１０ｄに接続され、第１トランジスタ２１ａのドレインは、ポート１０ａに接続される。一方、第２トランジスタ２１ｂのゲートは、第２容量２４ｂを介してポート１０ａに接続され、第２トランジスタ２１ｂのドレインは、ポート１０ｄに接続される。
【００４０】
第１トランジスタ２１ａ、及び第２トランジスタ２１ｂのゲートは、第１抵抗２５ａ、及び第２抵抗２５ｂをそれぞれ介して、バイアス端子２６に接続される。バイアス端子２６をＬｏｗレベルに固定し、電流源２２に電流が流れないように制御することにより低周波発振回路１ａは、非動作状態になる。また、バイアス端子２６をＨｉｇｈレベルにし、電流源２２に所定の電流が流れるように制御するすると、低周波発振回路１ａは、動作状態になる。低周波負性抵抗回路１２の動作は広く知られているので、ここでは詳しい説明は省略する。
【００４１】
次に、低周波可変容量１３について説明する。図２に示されるように、低周波可変容量１３は、第１可変容量３１ａと、第２可変容量３１ｂとを有する。第１可変容量３１ａ、及び第２可変容量３１ｂは、制御端子（図示せず）により容量値が制御される。ここで、図４を参照して、低周波可変容量１３の構成の一例について詳細に説明する。
【００４２】
図４は、低周波可変容量１３の回路の具体的な構成の一例を示す図である。第１可変容量３１ａは、可変容量３２ａと、第１容量３３ａと、第２容量３４ａと、第３容量３５ａとを有する。一方、第２可変容量３１ｂは、可変容量３２ｂと、第１容量３３ｂと、第２容量３４ｂと、第３容量３５ｂとを有する。可変容量３２ａ、及び可変容量３２ｂは、バラクタとも称される可変容量ダイオードにより構成される。また、可変容量３２ａ、及び第１可変容量３２ｂはともに、制御端子３６に接続される。制御端子３６に印加する電圧を変化させることにより、可変容量３２ａ、及び第１可変容量３２ｂの容量を連続的に変化させることができる。
【００４３】
第１容量３３ａ、及び３３ｂ、第２容量３４ａ、及び３４ｂ、並びに第３容量３５ａ、及び３５ｂはそれぞれ、所定の容量値を有するキャパシタである。第１容量３３ａ、及び３３ｂの容量値は、Ｃであり、第２容量３４ａ、及び３４ｂの容量値は、２Ｃであり、第３容量３５ａ、及び３５ｂの容量値は、４Ｃである。また、第１容量３３ａ、及び３３ｂの間、第２容量３４ａ、及び３４ｂの間、並びに第３容量３５ａ、及び３５ｂの間はそれぞれ、トランジスタで構成されるスイッチ３７ａ、３７ｂ、及び３７ｃを介して接続される。
【００４４】
第１可変容量３１ａ、及び第２可変容量３１ｂはそれぞれ、容量値を連続的に変化可能な可変容量３２ａ、及び可変容量３２ｂと、容量値を離散的に変化させる第１容量３３ａ、及び３３ｂ、第２容量３４ａ、及び３４ｂ、並びに第３容量３５ａ、及び３５ｂとを適当に組み合わせることにより、容量値を連続的に変化させることが可能になる。
【００４５】
再び図２を参照して、高周波負性抵抗回路１４について説明する。高周波負性抵抗回路１４は、低周波負性抵抗回路１２と類似する構成を有する。すなわち、高周波側負性抵抗回路１４は、第１トランジスタ４１ａと、第２トランジスタ４１ｂと、第１トランジスタ４１ａ、及び第２トランジスタ４１ｂそれぞれのソースに接続される電流源４２とを有する。第１トランジスタ４１ａのゲートは、第１容量４４ａを介してポート１０ｂに接続され、第１トランジスタ４１ａのドレインは、ポート１０ｃに接続される。一方、第２トランジスタ４１ｂのゲートは、第２容量４４ｂを介してポート１０ｃに接続され、第２トランジスタ４１ｂのドレインは、ポート１０ｂに接続される。また、第１トランジスタ４１ａ、及び第２トランジスタ４１ｂのゲートは、第１抵抗４５ａ、及び第２抵抗４５ｂをそれぞれ介して、バイアス端子４６に接続される。
【００４６】
次に、高周波可変容量１５について説明する。高周波可変容量１５は、低周波可変容量１３と同様な構成を有する。高周波負性抵抗回路１４、及び高周波可変容量１５はそれぞれ、低周波負性抵抗回路１２、及び低周波可変容量１３と同様な構成を有するが、トランジスタのゲートサイズなどの回路定数は、高周波発振回路１ｂが所定の発振周波数で発振するように適当に調整される。以上、図１〜４を参照して、電圧制御発振器１を構成するそれぞれの構成素子について詳細に説明してきた。次に、電圧制御発振器１において、発振回路１ａ、及び１ｂのいずれか一方を動作状態にすることにより、発振信号を発生する動作について説明する。
【００４７】
図１〜４を参照して説明したように、電圧制御発振器１は、低周波負性抵抗回路１２、又は高周波負性抵抗回路１４のいずれか一方をバイアスすることにより動作状態にして、低周波発振回路１ａ、又は高周波発振回路１ｂのいずれか一方を発振させる。図５〜７を参照して、低周波発振回路１ａ、及び高周波発振回路１ｂの動作を説明する。
【００４８】
図５は、低周波負性抵抗回路１２をバイアスし、高周波負性抵抗回路１４をバイアスしないことにより、低周波負性抵抗回路１２を動作状態にすることにより、低周波発振回路１ａを形成する状態を示す図である。図５において、低周波発振回路１ａにおいて使用される閉回路は、実線で示され、使用されない回路は破線で示される。図５に示すように、低周波発振回路１ａにおいて、インダクタ１１は、ポート対１０ａ、及び１０ｄの間の導電体、すなわちインダクタ１１の全長に亘る導電体により形成されるインダクタを使用して発振動作が行われる。
【００４９】
一方、図６は、高周波負性抵抗回路１４をバイアスし、低周波負性抵抗回路１２をバイアスしないことにより、高周波負性抵抗回路１４を動作状態にすることにより、高周波発振回路１ｂを形成する状態を示す図である。図６において、低周波発振回路１ｂにおいて使用される閉回路は、実線で示され、使用されない回路は破線で示される。図６に示すように、低周波発振回路１ｂにおいて、インダクタ１１は、ポート対１０ｃ、及び１０ｄの間の導電体、すなわちインダクタ１１の一部の導電体により形成されるインダクタを使用して発振動作が行われる。
【００５０】
図５、及び６を相互に参照することにより明らかなように、低周波発振回路１ａと、高周波発振回路１ｂとは、単一のインダクタ１１を使用する。そして、発振回路を形成する負性抵抗回路を変更することにより、使用するインダクタの自己インダクタンスを切替える。このため、電圧制御発振器１では、インダクタ内部に切換えスイッチを有しない。また、電圧制御発振器１は、トランス構造を採用しない。この結果、電圧制御発振器１のＱ値は、良好な特性を有することが可能になる。
【００５１】
図７は、低周波発振回路１ａ、及び高周波発振回路１ｂのＱ値の周波数特性の一例を示す図である。図７において、縦軸は、Ｑ値（Quality Factor）であり、横軸は発振周波数である。ここで、曲線Ｃ１は、電圧制御発振器１において低周波数負性抵抗回路１２を動作状態にして形成される低周波発振回路１ａのＱ値の周波数特性を示す。一方、曲線Ｃ２は、電圧制御発振器１において高周波数負性抵抗回路１４を動作状態にして形成される高周波発振回路１ｂのＱ値の周波数特性を示す。
【００５２】
図７において、低周波発振回路１ａによる発振周波数範囲ＲLは、ほぼ２．１〜３．２ＧＨｚの範囲を有する。発振周波数範囲ＲLにおける低周波発振回路１ａのＱ値は、９以上である。一方、高周波発振回路１ｂによる発振周波数範囲ＲHは、ほぼ３．２〜４．３ＧＨｚの範囲を有する。このときの高周波発振回路１ｂのＱ値もまた、９以上である。すなわち、電圧制御発振器１は、９以上という高いＱ値を維持しながら、２．１〜４．３ＧＨｚの発振周波数範囲を有することが可能であることが理解される。
【００５３】
以上、図５〜７を参照して、低周波発振回路１ａ、及び高周波発振回路１ｂの動作を説明してきた。次に、図８を参照して、電圧制御発振器１において、発振周波数を決定する処理を説明する。
【００５４】
図８は、電圧制御発振器１において、発振信号を決定する処理を説明するフローを示す図である。図８に示すように、まずステップＳ１０１において、目標とする発振周波数に応じて、低周波負性抵抗回路１２、及び高周波負性抵抗回路１４のいずれか一方の負性抵抗回路を動作状態にする。この処理により、低周波発振回路１ａ、及び高周波発振回路１ｂのいずれか一方の発振回路が動作状態にされる。次いで、ステップＳ１０２において、目標とする発振周波数となるように、低周波発振回路１ａ、又は高周波発振回路１ｂの発振周波数を決定する。ステップＳ１０２において発振周波数を決定するときに、可変容量１３、又は１５の制御信号３６、及びスイッチ３７ａ〜３７ｃを制御する。そして、ステップＳ１０３において、発振信号の振幅を決定する。発振信号の振幅は、低周波負性抵抗回路１２、又は高周波負性抵抗回路１４のバイアス信号、及び電流源の電流値を調整することにより決定できる。
【００５５】
以上、図１〜８を参照しながら、本発明に係る第１実施形態に従う電圧制御発振器１について説明してきた。電圧制御発振器１は、ポート対間でそれぞれインダクタとして動作可能な２対のポート対を有する。これらのポート対に接続される負性抵抗回路のバイアス信号を調整することにより、いずれか一方のポート対を介して形成される発振回路が形成される。このような構成を採用することにより、それぞれの負性抵抗回路から見て、切換え動作などのために使用されるトランジスタが、インダクタに並列、又は直列に挿入されない。また、結合が疎である相互インダクタスを利用するトランスを採用する構造を有しない。このため、高いＱ値を有する発振回路を構成することが可能である。
【００５６】
また、電圧制御発振器１では、自己インダクタンスの異なる２つのインダクタを１つのインダクタによって形成することができる。半導体プロセスで形成されるインダクタは、一般にチップ面積に与える影響が大きいので、電圧制御発振器１は、従来の発振回路と比較してチップ面積を大幅に削減することができる。
【００５７】
次に、図９を参照して、本発明に係る第２実施形態に従う電圧制御発振器２０について説明する。電圧制御発振器２０は、図１〜８を参照して説明された電圧制御発振器１と同様な構造を有する電圧制御発振器２と、電圧制御発振器２の発振周波数を分周する分周回路２０１〜２０７とを有する。ここで、第１分周回路２０１は、電圧制御発振器２の発振周波数を１／２に分周し、第２分周回路２０２は、電圧制御発振器２の発振周波数を１／４に分周し、第７分周回路２０７は、電圧制御発振器２の発振周波数を１／１２８に分周する。
【００５８】
電圧制御発振器２の低周波数発振回路の発振周波数は、図９においてモード２で示されるように、３．１４〜５．０６ＧＨｚである。また、高周波数発振回路の発振周波数は、図９においてモード１で示されるように、４．７１〜６．４４ＧＨｚである。また、高周波数発振回路の発振周波数の最大値６．４４ＧＨｚを第１分周回路２０１により分周したときの周波数は、３．２２ＧＨｚとなり、低周波数発振回路の発振周波数の最小値３．１４ＧＨｚよりも大きくなる。さらに、第１分周回路２０１の最小周波数は、低周波数発振回路の発振周波数の最小値３．１４ＧＨｚを第１分周回路２０１により分周したときの周波数１．５７ＧＨｚとなる。これから、電圧制御発振器２０は、高周波数発振回路の発振周波数の最大値６．４４ＧＨｚから第１分周回路２０１の最小周波数１．５７ＧＨｚまで連続的に出力できることが理解される。同様に、第２分周回路２０２の最大周波数は、１．６１ＧＨｚとなり、第１分周回路２０１の最小周波数１．５７よりも大きくなる。このように、第７分周回路２０７まで最大周波数が前段の分周回路の最小周波数よりも大きくなる。このため、電圧制御発振器２０は、高周波数発振回路の発振周波数の最大値６．４４ＧＨｚから第７分周回路２０７の最小周波数である２５ＭＨｚまで連続的に出力できることが理解される。
【００５９】
電圧制御発振器２０のように、電圧制御発振器２の高周波数発振回路の発振周波数の最大値が、低周波数発振回路の発振周波数の最小値の２倍よりも大きい場合、発振信号を分周することにより、高周波数発振回路の発振周波数の最大値よりも低い周波数の発振信号を生成することができることが理解される。
【００６０】
次に、図１０、及び１１を参照して、本発明に係る第３実施形態に従う電圧制御発振器３、及び４について説明する。図１０に示す電圧制御発振器３は、低周波可変容量１３を有しないことが図１に示す電圧制御発振器１と相違する。また、図１１に示す電圧制御発振器４は、高周波可変容量１５を有しないことが図１に示す電圧制御発振器１と相違する。
【００６１】
電圧制御発振器３、及び４のように低周波可変容量１３、又は高周波可変容量１５のいずれか一方を省略することにより、オフ時の容量値が大きいバラクタを省略できる。電圧制御発振器３、及び４をＰＬＬ（Phase Locked Loop）回路用の電圧制御発振器として使用する場合、制御端子を削減することができる。この場合、電圧制御発振器３のように、可変容量として高周波可変容量１５のみを有することが好ましい。
【００６２】
次に、図１２を参照して、本発明に係る第４実施形態に従う電圧制御発振器５について説明する。図１２に示す電圧制御発振器５は、低周波可変容量１３、及び高周波可変容量１５の双方を有しないことが図１に示す電圧制御発振器１と相違する。
【００６３】
電圧制御発振器５は、発振周波数を制御する機能を有する低周波可変容量１３、及び高周波可変容量１５を有さない。そこで、電圧制御発振器５では、発振周波数の制御は、低周波負性抵抗回路１２、及び高周波負性抵抗回路１４がそれぞれ有する寄生容量の容量値を調整することにより行われる。例えば、低周波負性抵抗回路１２、及び高周波負性抵抗回路１４の寄生容量の容量値の調整は、負性抵抗回路に含まれる電流源、及びバイアス信号を調整することにより行われる。
【００６４】
次に、図１３を参照して、本発明に係る第５実施形態に従う電圧制御発振器６について説明する。図１３に示す電圧制御発振器６は、図１２を参照して説明された電圧制御発振器５と比較すると、第３負性抵抗回路１６がさらに付加されることが相違する。
【００６５】
図１４は、図１２に示される負性抵抗回路を２つ有する電圧制御発振器５、及び図１３に示される負性抵抗回路を３つ有する電圧制御発振器６のＱ値の周波数特性を示す図である。ここで、曲線Ｃ１は、電圧制御発振器５、及び６において低周波数負性抵抗回路１２を動作状態にして形成される低周波発振回路のＱ値の周波数特性を示す。また、曲線Ｃ２は、電圧制御発振器５、及び６において高周波数負性抵抗回路１４を動作状態にして形成される高周波発振回路のＱ値の周波数特性を示す。そして、曲線Ｃ３は、電圧制御発振器６において第３負性抵抗回路１６を動作状態にして形成される高周波発振回路のＱ値の周波数特性を示す。
【００６６】
また、発振周波数範囲ＲL、及びＲHは、電圧制御発振器５のそれぞれの負性抵抗回路を動作状態にすることにより形成される発振回路の発振周波数を示す。一方、発振周波数範囲Ｒ1、Ｒ2、及びＲ3は、電圧制御発振器６の３つの負性抵抗回路それぞれを動作状態にすることにより形成される発振回路の発振周波数を示す。また、Ｑ2は、電圧制御発振器５のＱ値を示し、Ｑ3は、電圧制御発振器６のＱ値を示す。
【００６７】
Ｑ2とＱ3との比較から明らかなように、電圧制御発振器６のＱ値Ｑ3は、電圧制御発振器５のＱ値Ｑ2よりも大きい。このため、３つの負性抵抗回路を有する電圧制御発振器６は、２つの負性抵抗回路を有する電圧制御発振器５は、よりも良好な位相雑音特性を有することが理解される。
【００６８】
このように、配置される負性抵抗回路を増加させることにより、使用されるＱ値を大きくして、位相雑音特性を改善することが可能になる。図１３に示す電圧制御発振器６は、３つの負性抵抗回路を有するが、本発明に係る電圧制御発振器は、４つ以上の負性抵抗回路を有することができる。
【００６９】
また、本発明に係る電圧制御発振器は、これまでの説明で参照されてきた差動型の構成を有する必要はない。図１５は、インダクタ１１と複数の負性抵抗回路１２、１４、１６、及び１８のそれぞれの一端とが１つのポート１０ａを介して接続される第６実施形態に従う電圧制御発振器７を示す図である。
【００７０】
電圧制御発振器７において、第１負性抵抗回路１２、第２負性抵抗回路１４、第３負性抵抗回路１６、第４負性抵抗回路１８の一端は、１つのポート１０ａを介してインダクタ１１に接続される。また、第１負性抵抗回路１２、第２負性抵抗回路１４、第３負性抵抗回路１６、第４負性抵抗回路１８の他端は、異なるポート１０ｅ、１０ｂ、１０ｃ、及び１０ｄにそれぞれ接続される。このため、第１負性抵抗回路１２、第２負性抵抗回路１４、第３負性抵抗回路１６、第４負性抵抗回路１８それぞれと、インダクタ１１とにより形成される発振回路の自己インダクタンスは互いに相違する。
【００７１】
次に図１６〜１８を参照して、本発明の実施例について説明する。図１６は、本発明に係る電圧制御発振器８のダイフォトを示す図である。電圧制御発振器８は、５ポートインダクタ１１と、低周波部８１と、高周波部８２とを有する。５ポートインダクタ１１のポート対１０ａ、及び１０ｄは、低周波部８１に接続され、ポート対１０ｂ、及び１０ｃは、高周波部８２に接続される。また、ポート１０ｅは、電源に接続される。低周波部８１は、図１に示す電圧制御発振器１の低周波負性抵抗回路１２、及び低周波可変容量１３に相当する回路を含む。また、高周波部８２は、図１に示す電圧制御発振器１の高周波負性抵抗回路１４、及び高周波可変容量１５に相当する回路を含む。電圧制御発振器８は、１８０ｎｍＣＭＯＳプロセスにより製造され、チップサイズは、４７０μｍ×７６０μｍである。また、電圧制御発振器８において、インダクタ１１と、低周波部８１とにより形成される低周波発振回路８ａの発振周波数は、３．１４〜５．０６ＧＨｚであり、高周波発振回路８ｂの発振周波数４．７１〜６．４４ＧＨｚである。
【００７２】
図１７は、ポート対１０ａ、及び１０ｄの間の自己インダクタンスＬL、及びポート対１０ｂ、及び１０ｃの間の自己インダクタンスＬHの周波数特性を示す。自己インダクタンスＬLは、低周波発振回路８ａの発振周波数範囲で２．１ｎＨ程度である。一方、自己インダクタンスＬHは、高周波発振回路８ｂの発振周波数範囲で０．９５ｎＨ程度である。
【００７３】
図１８は、電圧制御発振器８の位相雑音特性を示す図である。図１８（ａ）は、図９に示す電圧制御発振器２０の分周回路により発振周波数が１．３ＧＨｚである発振信号を生成したときの位相雑音特性である。また、図１８（ｂ）は、発振周波数が４．４ＧＨｚのときの位相雑音特性である。さらに、図１８（ｃ）は、発振周波数が６．１ＧＨｚのときの位相雑音特性である。図１８から、発振周波数が１．３ＧＨｚ、及び４．４ＧＨｚのとき、オフセット周波数１ＭＨｚで−１２０ｄＢ以下の位相雑音であることが理解される。なお、このときの消費電力は、８．８ｍＷであった。また、全体の消費電力は、発振周波数に依存するが、７．１ｍＷ〜１６．３ｍＷであった。
【００７４】
表１に従来技術と、電圧制御発振器８との特性の比較結果を示す。従来技術の論文名などは、表２に示す。Ｒｅｆｅｒｅｎｃｅ［１］は、非特許文献２であり、Ｒｅｆｅｒｅｎｃｅ［２］は、非特許文献６である。また、ＦｏＭ（Figure of Merits）は、式（１）で表され、ＦｏＭTは、式（２）で表される。
【表１】
【数１】
【数２】
ここで、「Phase Noise」、及びＰＮは、位相雑音であり、「Power」、及びＰDCは、消費電力であり、ｆoは、発振周波数であり、ｆoffsetは、オフセット周波数である。また、「Tuning Range」、及びＦＴＲ（Frequency Tuning Range）は、発振周波数範囲である。なお、ＦＴＲは、
【数３】
で表される。ここで、ｆminは発振周波数範囲の最小値であり、ｆmaxは発振周波数範囲の最大値である。
［表２］Ｒｅｆｅｒｅｎｃｅ名 一覧
［１］：A. D. Berny, et al., “A 1.8-GHz LC VCO with 1.3-GHz tuning range and digital amplitude calibration,” IEEE J. Solid-State Circuits, vol. 40, no. 4, pp. 909-917, Apr. 2005.
［２］：Z. Safarian and H. Hashemi, “A 1.3-6 GHz triple-mode CMOS VCO using coupled inductors,” IEEE Custom Integrated Circuits Conference, pp. 69-72, Sep. 2008.
［３］：S. Hara, Kenichi Okada, and Akira Matsuzawa, “A 9.3MHz to 5.7GHz tunable LC-based VCO using a divide-by-N injection-locked frequency divider,” IEEE Asian Solid-State Circuits Conference, pp.81-84, Nov. 2009.
［４］：B. Andera, et al., “A 3.4-7 GHz transformer-based dual-mode wideband VCO,” IEEE European Solid-State Circuits Conference, pp. 440-443, Sep.2006.
［５］：S. Hara, Kenichi Okada, and Akira Matsuzawa, “10MHz to 7GHz quadrature signal generation using a Divide-by-4/3, -3/2, -5/3, -2, -5/2, -3, -4, and -5 injection-locked frequency divider,” IEEE Symp. on VLSI Circuits, pp.51-52, June 2010.
［６］：Y. Takigawa, et al., “A 92.6 % tuning range VCO utilizing simultaneously controlling of transformers and MOS varactors in 0.13 μm CMOS technology,” IEEE RFIC Symp. Dig., pp. 83-86, Jun. 2009.
［７］：N. Fong, et al., “A 1-V 3.8-5.7-GHz wideband VCO with differentially tuned accumulation MOS varactors for common-mode noise rejection in CMOS SOI technology,” IEEE Trans. Microw. Theory Tech., vol. 51, no. 8, pp. 1952-1959, Aug. 2003.
［８］：Z. Deng, and M. Niknejad, “ A 4-port-inductor-based VCO coupling method for phase noise reduction.” IEEE Custom Integrated Circuits Conference, pp. 1-4, Sep. 2010.
【００７５】
以上、図１〜１８を参照して、本発明に係るさまざまな実施形態について説明してきた。しかしならが、本発明はこれらの実施形態に限定されるものではない。例えば、本明細書において、図２に示すように負性抵抗回路は、ＮＭＯＳトランジスタを差動型に配置するいわゆるＮＭＯＳクロスカップル部を抵抗、及び容量でバイアスする構成を有する。しかしながら、本発明における負性抵抗回路は、ＮＭＯＳクロスカップル部を有するものに限定されず、他の構成を採用してもよい。例えば、ＰＭＯＳトランジスタを差動型に配置するＰＭＯＳクロスカップル部、又はＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタを差動型に配置するＣＭＯＳクスカップル部を抵抗、及び容量でバイアスする構成を採用してもよい。ＰＭＯＳクロスカップル部、又はＣＭＯＳクロスカップル部により負性抵抗回路を構成する場合、本発明に係る電圧制御発振器への電源は、リアクタ１１には接続されず、負性抵抗回路に接続される。
【００７６】
参考のため、図１９に一般的なＬＣ型の電圧制御発振器の分類例を示す。ここで、電圧制御発振器９ａは、ＮＭＯＳ型ＶＣＯ(ＮＭＯＳ電流源)であり、電圧制御発振器９ｂは、ＮＭＯＳ型ＶＣＯ(ＰＭＯＳ電流源)であり、電圧制御発振器９ｃは、ＮＭＯＳ型ＶＣＯ(電流源なし)であり、電圧制御発振器９ｄは、ＰＭＯＳ型ＶＣＯ(ＰＭＯＳ電流源)であり、電圧制御発振器９ｅは、ＣＭＯＳ型ＶＣＯあり、電圧制御発振器９ｆは、Ｃ級ＶＣＯである。本発明に係る電圧制御発振器は、いずれの型の電圧制御器としても構成することが可能である。
【００７７】
また、図９に示す第２実施形態において、分周回路として、周波数を１／２に分周する２分周回路が採用されるが、２分周回路のみを採用するのではなく、分周比が異なる回路を組み合わせてもよい。例えば、表２のＲｅｆｅｒｅｎｃｅ［３］、及び［５］に示されるように、２分周回路、周波数を１／３に分周する３分周回路、及び周波数を１／４に分周する４分周回路を適当に組み合わせた構成を採用してもよい。例えば、高周波数発振回路１ａの発振信号の発振周波数の最大値が、低周波数発振回路１ｂの発振信号の発振周波数の最小値の２倍程度であれば、２分周回路と、４分周回路とを組み合わせて分周回路を構成することができる。また、高周波数発振回路１ａの発振信号の発振周波数の最大値が、低周波数発振回路１ｂの発振信号の発振周波数の最小値の１．５倍程度であれば、２分周回路と、３分周回路とを組み合わせて分周回路を構成することができる。さらに、高周波数発振回路１ａの発振信号の発振周波数の最大値が、低周波数発振回路１ｂの発振信号の発振周波数の最小値の１．３３３３倍程度であれば、３分周回路と、４分周回路とを組み合わせて分周回路を構成することができる。このような構成を採用することにより、高周波数発振回路１ａの発振信号の発振周波数の最大値が、低周波数発振回路１ｂの発振信号の発振周波数の最小値の１．３３３３倍程度であっても、高周波数発振回路１ａの発振周波数の最大値よりも低い周波数の発振信号を生成することが可能になる。
【符号の説明】
【００７８】
１、２、３、４、５、６、７、８ 電圧制御発振器
１ａ、８ａ 低周波発振回路
１ｂ、８ｂ 高周波発振回路
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ ポート
１１ インダクタ
１２ 低周波負性抵抗回路
１３ 低周波可変容量
１４ 高周波負性抵抗回路
１５ 高周波可変容量
２０ 電圧制御発振器
【技術分野】
【０００１】
本発明は、広い範囲で周波数が可変な発振信号を出力する発振回路を構成する電圧制御発振器に関し、特に良好な位相雑音特性を有し、かつ広帯域な発振周波数範囲を有する発振回路を構成するように半導体基板上に形成される電圧制御発振器に関する。
【背景技術】
【０００２】
発振周波数を可変設定可能な発振回路として、例えばＬＣ型の電圧制御発振器が従来から各種開発されている。ＬＣ型の電圧制御発振器は、制御電圧により容量の容量値を可変設定して、その可変設定された容量値に応じて発振回路を構成するスイッチング素子の発振状態、すなわち発振周波数を制御する。
【０００３】
ＬＣ型の電圧制御発振器は、一定の周波数範囲内では発振信号の位相雑音特性が良好で、例えば通信装置に設ける発振器として広く普及している。
【０００４】
近年、無線通信に利用される周波数帯域として、数ＧＨｚといった非常に高い周波数帯域まで利用されるようになってきている。例えば、携帯電話端末として普及している無線通信端末では、１台の端末で、数百ＭＨｚから数ＧＨｚまでの広い周波数帯域で無線通信を行うようにしたものが存在する。また、ＤＴＶ、ＧＳＭ、ＵＭＴＳ、ＬＴＥ、ＷｉＭＡＸ（登録商標）、ＧＰＳ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＩＥＥＥ８０２．１１ａ／ｂ／ｇ／ｎなどの通信規格では、１００ＭＨｚ〜６ＧＨｚの周波数範囲が非常に多く使用される。このため、広帯域の発振周波数を有する電圧制御発振器が要求される。
【０００５】
ところが、従来から通信機などに内蔵されているＬＣ型の電圧制御発振器では、そのような広い周波数範囲の発振が困難であったり、無理に発振周波数範囲を広げようとすると、発振信号の雑音特性が劣化するという問題があった。このため、従来は例えば非特許文献１に記載されるように、発振周波数範囲が異なる複数のＬＣ型発振回路を設けて、広帯域の通信に対処していた。
【０００６】
このような複数の発振回路を備える構成は、回路規模が大きく高コストであるだけでなく消費電力が大きいため好ましくない。広帯域の発振回路であれば１つ設けるだけでよく、回路規模が小さく低コストになると共に、通信装置の消費電力も低減することが可能であるため、広帯域で雑音特性の良好化な高品質の発振回路が要望されている。
【０００７】
そこで、非特許文献２に示されるように、可変容量の容量値を備える電圧制御発振器が提案されている。図２０（ａ）に可変容量を備える電圧制御発振器１０１を示す。電圧制御発振器１０１は、インダクタ１１１と、可変容量１１２と、負性抵抗回路１１３とが並列に接続される。そして、制御電圧により可変容量１１２の容量値を変化させて、所望の発振周波数を取得するように構成される。電圧制御発振器１０１のような構成を採用する場合、発振周波数範囲が広くなるとＱ値が低い範囲の周波数を使用する必要があるため、位相雑音特性が劣化する。広く知られるように、Ｑ値の周波数特性は、所定の周波数にピーク値を有し、ピーク値から離れるほど値が低下する特性である。また、位相雑音は、Ｑ値の２乗に反比例して大きくなる。このため、発振周波数を可変容量のみにより制御すると、インダクタのＱ値が低い周波数を使用する必要があるため、位相雑音特性が劣化する。
【０００８】
また、非特許文献３には、自己インダクタンスの大きさを変化させるように、インダクタにスイッチを直列に挿入する手法が提案されている。図２０（ｂ）は、インダクタにスイッチが直列に挿入される電圧制御発振器１０２を示す。電圧制御発振器１０２は、第１インダクタ１１１ａと、第１インダクタ１１１ａに並列に接続される第２インダクタ１１１ｂ、及び第３インダクタ１１１ｃと、これらのインダクタに並列に接続される可変容量１１２、及び負性抵抗回路１１３とを有する。第２インダクタ１１１ｂ、及び第３インダクタ１１１ｃは、スイッチ１１７を介して直列に接続される。電圧制御発振器１０２では、制御電圧により可変容量１１２の容量値を変化させるとともに、スイッチ１１７をオンオフして、自己インダクタンスを変化させる。しかしながら、電圧制御発振器１０２では、インダクタ部の抵抗成分が大きくなり、位相雑音が大きくなる。ＣＭＯＳなど半導体プロセスのみを使用する場合、スイッチ１１７はトランジスタで構成されるため、トランジスタジスタの抵抗成分によりインダクタ部の抵抗成分が増加するためである。そこで、電圧制御発振器１０２は、トランジスタで構成されるスイッチ１１７がインダクタ部に直列に接続されるため、電圧制御発振器１０２において、スイッチ１１７の抵抗成分を低減するために、スイッチ１１７を構成するトランジスタの大きさを大きくすることが考えられる。しかしながら、トランジスタの大きさを大きくすると、寄生容量が増加し、スイッチング特性が劣化するため、トランジスタの大きさを大きくすることはできない。
【０００９】
また、図２０（ｃ）に示すように、インダクタに並列にスイッチを接続する電圧制御発振器１０３も提案されている（非特許文献４、及び５参照）。電圧制御発振器１０３は、自己インダクタンスを切替えるスイッチ１１７をインダクタ１１１ｂに並列に接続することにより、電圧制御発振器１０２よりもインダクタ部の抵抗成分の増加を抑制する。しかしながら、電圧制御発振器１０３においても、インダクタにスイッチが挿入されるために、位相雑音特性は、劣化する。
【００１０】
また、図２１に示す電圧制御発振器１０４は、３つのインダクタ１１１ａ、１１１ｂ、及び１１１ｃを同心円状に配置して使い分ける回路である（非特許文献６参照）。しかしながら、電圧制御発振器１０５は、インダクタの構造が限定されるため、必要なインダクタンスが得られない。さらに、相互インダクタンスによる結合により、発振周波数の可変範囲が制限される。
【００１１】
また、引用文献７には、インダクタの代わりにトランスを採用する手法も提案されている。図２２に示す電圧制御発振器１０５は、トランス１１４に流す電流を正負に切替えることにより、相互インダクタンスの影響を逆転させる。これにより、電圧制御発振器１０５は、実効的なインダクタスを変化させて、発振周波数の可変範囲を広げる。しかしながら、電圧制御発振器１０５は、トランスを使用するため、２次側の回路の影響を受けて、位相雑音特性が劣化する。さらに電圧制御発振器１０５は、結合が疎である相互インダクタンスを使用するため、Ｑ値が低くなる。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】A. Kral, et al., "RF-CMOS Oscillators with Switched Tuning," IEEE 1998 CUSTOM INTEGRATED CIRCUITS CONFERENCE
【非特許文献２】A. D. Berny, et al., “A 1.8-GHz LC VCO with 1.3-GHz tuning range and digital amplitude calibration,” IEEE J. Solid-State Circuits, vol. 40, no. 4, pp. 909-917, Apr. 2005.
【非特許文献３】Y. Seong-Mo, et al., “Switched resonators and their applications in a dual-band monolithic CMOS LC-tuned VCO,” IEEE Trans. Microw. Theory Tech., vol. 54, no. 1, pp. 1705-1711, Jan. 2006.
【非特許文献４】M. Demirkan, et al., “11.8 GHz CMOS VCO with 62% tuning range using switched coupled inductors,” IEEE RFIC Symp. Dig., pp. 401-404, Jun. 2007.
【非特許文献５】L. Geynet, et al., “Fully-integrated multi-standard VCOs with switched LC tank and power controlled by body voltage in 130 nm CMOS/SOI,” IEEE RFIC Symp. Dig., pp. 129-132, Jun. 2006.
【非特許文献６】Z. Safarian and H. Hashemi, “A 1.3-6 GHz triple-mode CMOS VCO using coupled inductors,” IEEE Custom Integrated Circuits Conference, pp. 69-72, Sep. 2008.
【非特許文献７】J. Borremans, et al., “A single-inductor dual-band VCO in a 0.06 mm2 5.6 GHz multiband front-end in 90 nm digital CMOS,” IEEE International Solid-State Circuits Conference, Digest of Technical Papers, pp. 324-326, Feb. 2006.
【発明の概要】
【発明が解決しようとする課題】
【００１３】
このように、電圧制御発振器の発振周波数範囲を広げるために、インダクタにスイッチを挿入し、又はインダクタの代わりにトランスを使用すると、Ｑ値が低くなり、位相雑音特性が劣化するという問題があった。
【００１４】
そこで本発明は、良好な位相雑音特性を有し、かつ広帯域な発振周波数範囲を有する電圧制御発振器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明に係る電圧制御発振器は、電源と、少なくとも３つのポートを備えるインダクタと、少なくとも３つのポートから選択される異なるポート対にそれぞれ接続される少なくとも２つの負性抵抗回路と、を有し、インダクタは、少なくとも２つの負性抵抗回路に接続されるポート対でそれぞれインダクタとして動作可能である。
【００１６】
また、本発明に係る電圧制御発振器では、負性抵抗回路のそれぞれは、動作状態と、非動作状態とを設定可能であり、負性抵抗回路のいずれか１つを動作状態にすることにより、動作状態にされた負性抵抗回路と、動作状態にされた負性抵抗回路にポート対を介して接続されるインダクタの少なくとも一部とにより発振回路が形成される。これにより、スイッチをインダクタ内部に含まず、かつトランス構造を採用せずに異なる自己インダクタンスを有する複数のインダクタを選択して、発振回路を形成することが可能になった。
【００１７】
さらに、本発明に係る電圧制御発振器では、形成される発振回路のＱ値はそれぞれ、互いに異なる周波数特性を有し、動作状態にされる負性抵抗回路を切替えることにより所定の値以上のＱ値を有する。
【００１８】
さらに、本発明に係る電圧制御発振器では、発振信号を分周する分周回路をさらに有してもよい。これにより、本発明に係る電圧制御発振器では、最大周波数以下のいずれの周波数を発振周波数として選択可能になる。
【００１９】
また、本発明に係る電圧制御発振器では、ポートの数は５であり、負性抵抗回路の数は２であって、第１ポート対は、第１負性抵抗回路に接続され、第２ポート対は、第２負性抵抗回路に接続され、他の１つのポートは、電源に接続されてもよい。
【００２０】
また、本発明に係る電圧制御発振器では、第１負性抵抗回路に接続される第１ポート対間に接続される第１可変容量をさらに有してもよい。
【００２１】
また、本発明に係る電圧制御発振器では、第２負性抵抗回路に接続される第２ポート対間に接続される第２可変容量をさらに有してもよい。
【発明の効果】
【００２２】
本発明によれば、良好な位相雑音特性を有し、かつ広帯域な発振周波数範囲を有する電圧制御発振器を提供することが可能となった。
【図面の簡単な説明】
【００２３】
【図１】本発明に係る第１実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図２】図１に示す電圧制御発振器の回路の具体的な構成の一例を示す図である。
【図３】図２に示す電圧制御発振器に使用されるインダクタの切替えを示す図である。
【図４】可変容量の回路の具体的な構成の一例を示す図である。
【図５】図１に示す電圧制御発振器の一方の発振回路の動作を示す図である。
【図６】図１に示す電圧制御発振器の他方の発振回路の動作を示す図である。
【図７】図１に示す電圧制御発振器のＱ値の周波数特性の一例を示す図である。
【図８】図１に示す電圧制御発振器の発振信号を決定する処理を説明するフローを示す図である。
【図９】本発明に係る第２実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図１０】本発明に係る第３実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図１１】本発明に係る第３実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図１２】本発明に係る第４実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図１３】本発明に係る第５実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図１４】図１２、及び１３に示す電圧制御発振器のＱ値の周波数特性の一例を示す図である。
【図１５】本発明に係る第６実施形態に従う電圧制御発振器の回路を概略的に示す図である。
【図１６】本発明に係る実施例のダイフォトを示す図である。
【図１７】図１６に示す実施例の自己インダクタンスの周波数特性を示す図である。
【図１８】図１６に示す実施例の位相雑音特性を示す図である。
【図１９】一般的なＬＣ型の電圧制御発振器の分類例を示す図である。
【図２０】従来の電圧制御発振器を示す図である。
【図２１】従来の電圧制御発振器を示す図である。
【図２２】従来の電圧制御発振器を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明に係る実施形態に従う電圧制御発振器について、図面を参照して詳細に説明する。なお、本発明の開示において提供される図は、本発明の説明を意図したものであり、適当な縮尺を示すことを意図したものではないことを理解すべきである。また、それぞれの図面において、同一、又は類似する機能を有する構成要素には、同一、又は類似する符号が付される。したがって、先に説明した構成要素と同一、又は類似する機能を有する構成要素に関しては、改めて説明をしないことがある。
【００２５】
以下、図１〜８を参照しながら、本発明に係る第１実施形態に従う電圧制御発振器を説明する。図１は、本発明に係る第１実施形態に従う電圧制御発振器１の回路を概略的に示す図である。
【００２６】
図１に示すように、電圧制御発振器１は、インダクタ１１と、低周波負性抵抗回路１２と、低周波可変容量１３と、高周波負性抵抗回路１４と、高周波可変容量１５とを有する。図１において、インダクタ１１が有する４つのポート１０ａ、１０ｂ、１０ｃ、及び１０ｄが示される。インダクタ１１のポート対１０ａ、及び１０ｄの間、並びにポート対１０ｂ、及び１０ｃの間はそれぞれ、インダクタとして動作可能である。すなわち、ポート対１０ａ、及び１０ｄに負性抵抗回路と、容量とを並列に接続することにより、発振回路を構成することができる。同様に、ポート対１０ｂ、及び１０ｃに負性抵抗回路と、容量とを並列に接続することにより、発振回路を構成することができる。
【００２７】
ポート１０ａ〜１０ｄはそれぞれ、低周波負性抵抗回路１２、低周波可変容量１３、高周波負性抵抗回路１４、及び高周波可変容量１５に接続される。具体的には、ポート対１０ａ、及び１０ｄは、低周波負性抵抗回路１２、及び低周波可変容量１３に接続される。一方、ポート対１０ｂ、及び１０ｃは、高周波負性抵抗回路１４、及び高周波可変容量１５に接続される。
【００２８】
このように接続されることにより、電圧制御発振器１は、インダクタ１１、低周波負性抵抗回路１２、及び低周波可変容量１３で形成される低周波発振回路１ａと、インダクタ１１、高周波負性抵抗回路１４、及び高周波可変容量１５で形成される高周波発振回路１ｂとの２つの発振回路を有することができる。以下に詳細に説明されるように、低周波発振回路１ａ、及び高周波発振回路１ｂは、低周波負性抵抗回路１２、及び高周波負性抵抗回路１４のいずれか一方のみをバイアスすることにより動作状態にして、いずれか一方の発振回路のみが発振回路として動作する。以下、電圧制御発振器１を構成するそれぞれの素子について説明する。
【００２９】
まず、インダクタ１１について説明する。インダクタ１１は、適当な巻数で巻回される導電体により形成される。例えば、インダクタ１１は、半導体基板上に積層される導電体の配線層を、複数回に亘り巻回すことにより形成される。インダクタ１１のポート対１０ａ、及び１０ｄの間と、ポート対１０ｂ、及び１０ｃの間とでは、巻数が異なる。さらに、インダクタ１１のポート対１０ａ、及び１０ｄの間と、ポート対１０ｂ、及び１０ｃの間とでは、巻回される導電体の内側に形成される領域、すなわちインダクタ１１に電流が流れることにより磁束が形成される領域の面積が異なる。このため、インダクタ１１のポート対１０ａ、及び１０ｄの間の自己インダクタンスは、ポート対１０ｂ、及び１０ｃの間の自己インダクタンスと相違する。また、インダクタ１１は、ポート対１０ｂ、及び１０ｃとの間に配置されるポート１０ｅ（図示せず）を介して電源が接続される。
【００３０】
次に、低周波負性抵抗回路１２について説明する。低周波負性抵抗回路１２は、ポート対１０ａ、及び１０ｄを介して、インダクタ１１に並列に接続される。低周波負性抵抗回路１２は、印加されるバイアスを変更することにより、負性抵抗値を変更できる。
【００３１】
次に、低周波可変容量１３について説明する。低周波可変容量１３は、低周波負性抵抗回路１２と同様に、ポート対１０ａ、及び１０ｄを介して、インダクタ１１に並列に接続される。低周波可変容量１３の容量値は、連続的に、又は離散的に変更することができる。
【００３２】
次に、高周波負性抵抗回路１４について説明する。高周波負性抵抗回路１４は、ポート対１０ｂ、及び１０ｃを介して、インダクタ１１に並列に接続される。高周波負性抵抗回路１４の負性抵抗値は、低周波負性抵抗回路１２と同様に可変である。
【００３３】
最後に、高周波可変容量１５について説明する。高周波可変容量１５は、高周波負性抵抗回路１４と同様に、ポート対１０ｂ、及び１０ｃを介して、インダクタ１１に並列に接続される。高周波可変容量１５の容量値は、低周波可変容量１３と同様に連続的に、又は離散的に変更することができる。
【００３４】
次に、図２を参照しながら、電圧制御発振器１の回路を、より詳細に説明する。図２は、図１に示す電圧制御発振器１の回路の具体的な構成の一例を示す図である。すなわち、図２において、図１に示される電圧制御発振器１の素子それぞれは、より具体的に示される。以下、電圧制御発振器１を構成するそれぞれの素子について説明する。
【００３５】
インダクタ１１は、３回巻回される導電体であり、一端に配置されるポート１０ａから右回りにポート１０ｂ、１０ｅ、及び１０ｃを順に有し、他端にポート１０ｄを有する５ポートインダクタである。自己インダクタンスが大きいインダクタを形成するポート対１０ａ、及び１０ｄは、低周波負性抵抗回路１２、及び低周波可変容量１３に接続される。また、自己インダクタンスが小さいインダクタを形成するポート対１０ｂ、及び１０ｃは、高周波負性抵抗回路１４、及び高周波可変容量１５に接続される。さらに、ポート１０ｅは、電源に接続される。
【００３６】
インダクタ１１は、両端に配置されるポート対１０ａ、及び１０ｄの間は、インダクタ１１の内部で短絡しないように構成される。したがって、ポート対１０ａ、及び１０ｄに近接する第１交差部Ａ、及びポート対１０ｂ、及び１０ｃ、並びにポート１０ｅの引出し線に近接する第２交差部Ｂはそれぞれ、短絡しないように構成される。インダクタ１１が半導体基板上に積層される配線層により形成される場合、交差部Ａ、及びＢは、半導体基板上の水平方向の位置が相違する配線により構成することができる。例えば、交差部を構成する一方の配線層が半導体基板に最も近接する第１配線層で形成される場合、他方の配線層は、第１交差部Ａにおいてハッチングされるように、第１配線層の上方に配置される第２配線層で形成できる。第１配線層と、第２配線層とは、いわゆるビア（Ｖｉａ）により電気的に接続される。ビアは、配線層間に配置される絶縁層に形成される孔に導電体を配置することにより、上層配線層を下層配線層に電気的に接続する接続部である。また、第２交差部Ｂのように３つの配線が交差する場合には、第１配線層、及び第２配線層に加えて、第３配線層を使用することにより、互いに短絡することを防止する。
【００３７】
ここで、図３を参照して、低周波発振回路１ａ、及び高周波発振回路１ｂそれぞれに使用されるインダクタについて説明する。図３（ａ）は、図２の電圧制御発振器１を構成するインダクタ１１を示す図である。先に説明したように、インダクタ１１のポート対１０ａ、及び１０ｄは、低周波負性抵抗回路１２、及び低周波可変容量１３に接続される。また、ポート対１０ｂ、及び１０ｃは、高周波負性抵抗回路１４、及び高周波可変容量１５に接続される。さらに、ポート１０ｅは、電源に接続される。
【００３８】
図３（ｂ）は、インダクタ１１において、ポート対１０ａ、及び１０ｄの間に形成されるインダクタ１１Ｂを示す図である。また、図３（ｃ）は、インダクタ１１において、ポート対１０ｂ、及び１０ｃの間に形成されるインダクタ１１Ｃを示す図である。説明を簡明にするために、図３（ｂ）において、ポート対１０ｂ、及び１０ｃは図示されない。また、図３（ｃ）において、ポート１０ａ、及び１０ｂの間の導電体、並びにポート１０ｃ、及び１０ｄの間の導電体は、図示されない。図３（ｂ）から明らかなように、インダクタ１１Ｂの巻数は３である。一方、図３（ｃ）から明らかなように、インダクタ１１Ｃの巻数は２である。また、ポート対１０ａ、及び１０ｄの間に形成されるインダクタにより磁束が形成される領域の面積は、ポート対１０ｂ、及び１０ｃの間に形成されるインダクタにより磁束が形成される領域の面積よりも大きい。このため、同一の電流が流される場合、図３（ｂ）に示されるインダクタ１１Ｂの自己インダクタンスは、図３（ｃ）に示されるインダクタ１１Ｃの自己インダクタンスよりも大きくなる。
【００３９】
再び図２を参照して、低周波負性抵抗回路１２について説明する。低周波負性抵抗回路１２は、第１トランジスタ２１ａと、第２トランジスタ２１ｂと、第１トランジスタ２１ａ、及び第２トランジスタ２１ｂそれぞれのソースに接続される電流源２２とを有する。第１トランジスタ２１ａ、及び第２トランジスタ２１ｂはそれぞれ、ｎＭＯＳトランジスタである。第１トランジスタ２１ａのゲートは、第１容量２４ａを介してポート１０ｄに接続され、第１トランジスタ２１ａのドレインは、ポート１０ａに接続される。一方、第２トランジスタ２１ｂのゲートは、第２容量２４ｂを介してポート１０ａに接続され、第２トランジスタ２１ｂのドレインは、ポート１０ｄに接続される。
【００４０】
第１トランジスタ２１ａ、及び第２トランジスタ２１ｂのゲートは、第１抵抗２５ａ、及び第２抵抗２５ｂをそれぞれ介して、バイアス端子２６に接続される。バイアス端子２６をＬｏｗレベルに固定し、電流源２２に電流が流れないように制御することにより低周波発振回路１ａは、非動作状態になる。また、バイアス端子２６をＨｉｇｈレベルにし、電流源２２に所定の電流が流れるように制御するすると、低周波発振回路１ａは、動作状態になる。低周波負性抵抗回路１２の動作は広く知られているので、ここでは詳しい説明は省略する。
【００４１】
次に、低周波可変容量１３について説明する。図２に示されるように、低周波可変容量１３は、第１可変容量３１ａと、第２可変容量３１ｂとを有する。第１可変容量３１ａ、及び第２可変容量３１ｂは、制御端子（図示せず）により容量値が制御される。ここで、図４を参照して、低周波可変容量１３の構成の一例について詳細に説明する。
【００４２】
図４は、低周波可変容量１３の回路の具体的な構成の一例を示す図である。第１可変容量３１ａは、可変容量３２ａと、第１容量３３ａと、第２容量３４ａと、第３容量３５ａとを有する。一方、第２可変容量３１ｂは、可変容量３２ｂと、第１容量３３ｂと、第２容量３４ｂと、第３容量３５ｂとを有する。可変容量３２ａ、及び可変容量３２ｂは、バラクタとも称される可変容量ダイオードにより構成される。また、可変容量３２ａ、及び第１可変容量３２ｂはともに、制御端子３６に接続される。制御端子３６に印加する電圧を変化させることにより、可変容量３２ａ、及び第１可変容量３２ｂの容量を連続的に変化させることができる。
【００４３】
第１容量３３ａ、及び３３ｂ、第２容量３４ａ、及び３４ｂ、並びに第３容量３５ａ、及び３５ｂはそれぞれ、所定の容量値を有するキャパシタである。第１容量３３ａ、及び３３ｂの容量値は、Ｃであり、第２容量３４ａ、及び３４ｂの容量値は、２Ｃであり、第３容量３５ａ、及び３５ｂの容量値は、４Ｃである。また、第１容量３３ａ、及び３３ｂの間、第２容量３４ａ、及び３４ｂの間、並びに第３容量３５ａ、及び３５ｂの間はそれぞれ、トランジスタで構成されるスイッチ３７ａ、３７ｂ、及び３７ｃを介して接続される。
【００４４】
第１可変容量３１ａ、及び第２可変容量３１ｂはそれぞれ、容量値を連続的に変化可能な可変容量３２ａ、及び可変容量３２ｂと、容量値を離散的に変化させる第１容量３３ａ、及び３３ｂ、第２容量３４ａ、及び３４ｂ、並びに第３容量３５ａ、及び３５ｂとを適当に組み合わせることにより、容量値を連続的に変化させることが可能になる。
【００４５】
再び図２を参照して、高周波負性抵抗回路１４について説明する。高周波負性抵抗回路１４は、低周波負性抵抗回路１２と類似する構成を有する。すなわち、高周波側負性抵抗回路１４は、第１トランジスタ４１ａと、第２トランジスタ４１ｂと、第１トランジスタ４１ａ、及び第２トランジスタ４１ｂそれぞれのソースに接続される電流源４２とを有する。第１トランジスタ４１ａのゲートは、第１容量４４ａを介してポート１０ｂに接続され、第１トランジスタ４１ａのドレインは、ポート１０ｃに接続される。一方、第２トランジスタ４１ｂのゲートは、第２容量４４ｂを介してポート１０ｃに接続され、第２トランジスタ４１ｂのドレインは、ポート１０ｂに接続される。また、第１トランジスタ４１ａ、及び第２トランジスタ４１ｂのゲートは、第１抵抗４５ａ、及び第２抵抗４５ｂをそれぞれ介して、バイアス端子４６に接続される。
【００４６】
次に、高周波可変容量１５について説明する。高周波可変容量１５は、低周波可変容量１３と同様な構成を有する。高周波負性抵抗回路１４、及び高周波可変容量１５はそれぞれ、低周波負性抵抗回路１２、及び低周波可変容量１３と同様な構成を有するが、トランジスタのゲートサイズなどの回路定数は、高周波発振回路１ｂが所定の発振周波数で発振するように適当に調整される。以上、図１〜４を参照して、電圧制御発振器１を構成するそれぞれの構成素子について詳細に説明してきた。次に、電圧制御発振器１において、発振回路１ａ、及び１ｂのいずれか一方を動作状態にすることにより、発振信号を発生する動作について説明する。
【００４７】
図１〜４を参照して説明したように、電圧制御発振器１は、低周波負性抵抗回路１２、又は高周波負性抵抗回路１４のいずれか一方をバイアスすることにより動作状態にして、低周波発振回路１ａ、又は高周波発振回路１ｂのいずれか一方を発振させる。図５〜７を参照して、低周波発振回路１ａ、及び高周波発振回路１ｂの動作を説明する。
【００４８】
図５は、低周波負性抵抗回路１２をバイアスし、高周波負性抵抗回路１４をバイアスしないことにより、低周波負性抵抗回路１２を動作状態にすることにより、低周波発振回路１ａを形成する状態を示す図である。図５において、低周波発振回路１ａにおいて使用される閉回路は、実線で示され、使用されない回路は破線で示される。図５に示すように、低周波発振回路１ａにおいて、インダクタ１１は、ポート対１０ａ、及び１０ｄの間の導電体、すなわちインダクタ１１の全長に亘る導電体により形成されるインダクタを使用して発振動作が行われる。
【００４９】
一方、図６は、高周波負性抵抗回路１４をバイアスし、低周波負性抵抗回路１２をバイアスしないことにより、高周波負性抵抗回路１４を動作状態にすることにより、高周波発振回路１ｂを形成する状態を示す図である。図６において、低周波発振回路１ｂにおいて使用される閉回路は、実線で示され、使用されない回路は破線で示される。図６に示すように、低周波発振回路１ｂにおいて、インダクタ１１は、ポート対１０ｃ、及び１０ｄの間の導電体、すなわちインダクタ１１の一部の導電体により形成されるインダクタを使用して発振動作が行われる。
【００５０】
図５、及び６を相互に参照することにより明らかなように、低周波発振回路１ａと、高周波発振回路１ｂとは、単一のインダクタ１１を使用する。そして、発振回路を形成する負性抵抗回路を変更することにより、使用するインダクタの自己インダクタンスを切替える。このため、電圧制御発振器１では、インダクタ内部に切換えスイッチを有しない。また、電圧制御発振器１は、トランス構造を採用しない。この結果、電圧制御発振器１のＱ値は、良好な特性を有することが可能になる。
【００５１】
図７は、低周波発振回路１ａ、及び高周波発振回路１ｂのＱ値の周波数特性の一例を示す図である。図７において、縦軸は、Ｑ値（Quality Factor）であり、横軸は発振周波数である。ここで、曲線Ｃ１は、電圧制御発振器１において低周波数負性抵抗回路１２を動作状態にして形成される低周波発振回路１ａのＱ値の周波数特性を示す。一方、曲線Ｃ２は、電圧制御発振器１において高周波数負性抵抗回路１４を動作状態にして形成される高周波発振回路１ｂのＱ値の周波数特性を示す。
【００５２】
図７において、低周波発振回路１ａによる発振周波数範囲ＲLは、ほぼ２．１〜３．２ＧＨｚの範囲を有する。発振周波数範囲ＲLにおける低周波発振回路１ａのＱ値は、９以上である。一方、高周波発振回路１ｂによる発振周波数範囲ＲHは、ほぼ３．２〜４．３ＧＨｚの範囲を有する。このときの高周波発振回路１ｂのＱ値もまた、９以上である。すなわち、電圧制御発振器１は、９以上という高いＱ値を維持しながら、２．１〜４．３ＧＨｚの発振周波数範囲を有することが可能であることが理解される。
【００５３】
以上、図５〜７を参照して、低周波発振回路１ａ、及び高周波発振回路１ｂの動作を説明してきた。次に、図８を参照して、電圧制御発振器１において、発振周波数を決定する処理を説明する。
【００５４】
図８は、電圧制御発振器１において、発振信号を決定する処理を説明するフローを示す図である。図８に示すように、まずステップＳ１０１において、目標とする発振周波数に応じて、低周波負性抵抗回路１２、及び高周波負性抵抗回路１４のいずれか一方の負性抵抗回路を動作状態にする。この処理により、低周波発振回路１ａ、及び高周波発振回路１ｂのいずれか一方の発振回路が動作状態にされる。次いで、ステップＳ１０２において、目標とする発振周波数となるように、低周波発振回路１ａ、又は高周波発振回路１ｂの発振周波数を決定する。ステップＳ１０２において発振周波数を決定するときに、可変容量１３、又は１５の制御信号３６、及びスイッチ３７ａ〜３７ｃを制御する。そして、ステップＳ１０３において、発振信号の振幅を決定する。発振信号の振幅は、低周波負性抵抗回路１２、又は高周波負性抵抗回路１４のバイアス信号、及び電流源の電流値を調整することにより決定できる。
【００５５】
以上、図１〜８を参照しながら、本発明に係る第１実施形態に従う電圧制御発振器１について説明してきた。電圧制御発振器１は、ポート対間でそれぞれインダクタとして動作可能な２対のポート対を有する。これらのポート対に接続される負性抵抗回路のバイアス信号を調整することにより、いずれか一方のポート対を介して形成される発振回路が形成される。このような構成を採用することにより、それぞれの負性抵抗回路から見て、切換え動作などのために使用されるトランジスタが、インダクタに並列、又は直列に挿入されない。また、結合が疎である相互インダクタスを利用するトランスを採用する構造を有しない。このため、高いＱ値を有する発振回路を構成することが可能である。
【００５６】
また、電圧制御発振器１では、自己インダクタンスの異なる２つのインダクタを１つのインダクタによって形成することができる。半導体プロセスで形成されるインダクタは、一般にチップ面積に与える影響が大きいので、電圧制御発振器１は、従来の発振回路と比較してチップ面積を大幅に削減することができる。
【００５７】
次に、図９を参照して、本発明に係る第２実施形態に従う電圧制御発振器２０について説明する。電圧制御発振器２０は、図１〜８を参照して説明された電圧制御発振器１と同様な構造を有する電圧制御発振器２と、電圧制御発振器２の発振周波数を分周する分周回路２０１〜２０７とを有する。ここで、第１分周回路２０１は、電圧制御発振器２の発振周波数を１／２に分周し、第２分周回路２０２は、電圧制御発振器２の発振周波数を１／４に分周し、第７分周回路２０７は、電圧制御発振器２の発振周波数を１／１２８に分周する。
【００５８】
電圧制御発振器２の低周波数発振回路の発振周波数は、図９においてモード２で示されるように、３．１４〜５．０６ＧＨｚである。また、高周波数発振回路の発振周波数は、図９においてモード１で示されるように、４．７１〜６．４４ＧＨｚである。また、高周波数発振回路の発振周波数の最大値６．４４ＧＨｚを第１分周回路２０１により分周したときの周波数は、３．２２ＧＨｚとなり、低周波数発振回路の発振周波数の最小値３．１４ＧＨｚよりも大きくなる。さらに、第１分周回路２０１の最小周波数は、低周波数発振回路の発振周波数の最小値３．１４ＧＨｚを第１分周回路２０１により分周したときの周波数１．５７ＧＨｚとなる。これから、電圧制御発振器２０は、高周波数発振回路の発振周波数の最大値６．４４ＧＨｚから第１分周回路２０１の最小周波数１．５７ＧＨｚまで連続的に出力できることが理解される。同様に、第２分周回路２０２の最大周波数は、１．６１ＧＨｚとなり、第１分周回路２０１の最小周波数１．５７よりも大きくなる。このように、第７分周回路２０７まで最大周波数が前段の分周回路の最小周波数よりも大きくなる。このため、電圧制御発振器２０は、高周波数発振回路の発振周波数の最大値６．４４ＧＨｚから第７分周回路２０７の最小周波数である２５ＭＨｚまで連続的に出力できることが理解される。
【００５９】
電圧制御発振器２０のように、電圧制御発振器２の高周波数発振回路の発振周波数の最大値が、低周波数発振回路の発振周波数の最小値の２倍よりも大きい場合、発振信号を分周することにより、高周波数発振回路の発振周波数の最大値よりも低い周波数の発振信号を生成することができることが理解される。
【００６０】
次に、図１０、及び１１を参照して、本発明に係る第３実施形態に従う電圧制御発振器３、及び４について説明する。図１０に示す電圧制御発振器３は、低周波可変容量１３を有しないことが図１に示す電圧制御発振器１と相違する。また、図１１に示す電圧制御発振器４は、高周波可変容量１５を有しないことが図１に示す電圧制御発振器１と相違する。
【００６１】
電圧制御発振器３、及び４のように低周波可変容量１３、又は高周波可変容量１５のいずれか一方を省略することにより、オフ時の容量値が大きいバラクタを省略できる。電圧制御発振器３、及び４をＰＬＬ（Phase Locked Loop）回路用の電圧制御発振器として使用する場合、制御端子を削減することができる。この場合、電圧制御発振器３のように、可変容量として高周波可変容量１５のみを有することが好ましい。
【００６２】
次に、図１２を参照して、本発明に係る第４実施形態に従う電圧制御発振器５について説明する。図１２に示す電圧制御発振器５は、低周波可変容量１３、及び高周波可変容量１５の双方を有しないことが図１に示す電圧制御発振器１と相違する。
【００６３】
電圧制御発振器５は、発振周波数を制御する機能を有する低周波可変容量１３、及び高周波可変容量１５を有さない。そこで、電圧制御発振器５では、発振周波数の制御は、低周波負性抵抗回路１２、及び高周波負性抵抗回路１４がそれぞれ有する寄生容量の容量値を調整することにより行われる。例えば、低周波負性抵抗回路１２、及び高周波負性抵抗回路１４の寄生容量の容量値の調整は、負性抵抗回路に含まれる電流源、及びバイアス信号を調整することにより行われる。
【００６４】
次に、図１３を参照して、本発明に係る第５実施形態に従う電圧制御発振器６について説明する。図１３に示す電圧制御発振器６は、図１２を参照して説明された電圧制御発振器５と比較すると、第３負性抵抗回路１６がさらに付加されることが相違する。
【００６５】
図１４は、図１２に示される負性抵抗回路を２つ有する電圧制御発振器５、及び図１３に示される負性抵抗回路を３つ有する電圧制御発振器６のＱ値の周波数特性を示す図である。ここで、曲線Ｃ１は、電圧制御発振器５、及び６において低周波数負性抵抗回路１２を動作状態にして形成される低周波発振回路のＱ値の周波数特性を示す。また、曲線Ｃ２は、電圧制御発振器５、及び６において高周波数負性抵抗回路１４を動作状態にして形成される高周波発振回路のＱ値の周波数特性を示す。そして、曲線Ｃ３は、電圧制御発振器６において第３負性抵抗回路１６を動作状態にして形成される高周波発振回路のＱ値の周波数特性を示す。
【００６６】
また、発振周波数範囲ＲL、及びＲHは、電圧制御発振器５のそれぞれの負性抵抗回路を動作状態にすることにより形成される発振回路の発振周波数を示す。一方、発振周波数範囲Ｒ1、Ｒ2、及びＲ3は、電圧制御発振器６の３つの負性抵抗回路それぞれを動作状態にすることにより形成される発振回路の発振周波数を示す。また、Ｑ2は、電圧制御発振器５のＱ値を示し、Ｑ3は、電圧制御発振器６のＱ値を示す。
【００６７】
Ｑ2とＱ3との比較から明らかなように、電圧制御発振器６のＱ値Ｑ3は、電圧制御発振器５のＱ値Ｑ2よりも大きい。このため、３つの負性抵抗回路を有する電圧制御発振器６は、２つの負性抵抗回路を有する電圧制御発振器５は、よりも良好な位相雑音特性を有することが理解される。
【００６８】
このように、配置される負性抵抗回路を増加させることにより、使用されるＱ値を大きくして、位相雑音特性を改善することが可能になる。図１３に示す電圧制御発振器６は、３つの負性抵抗回路を有するが、本発明に係る電圧制御発振器は、４つ以上の負性抵抗回路を有することができる。
【００６９】
また、本発明に係る電圧制御発振器は、これまでの説明で参照されてきた差動型の構成を有する必要はない。図１５は、インダクタ１１と複数の負性抵抗回路１２、１４、１６、及び１８のそれぞれの一端とが１つのポート１０ａを介して接続される第６実施形態に従う電圧制御発振器７を示す図である。
【００７０】
電圧制御発振器７において、第１負性抵抗回路１２、第２負性抵抗回路１４、第３負性抵抗回路１６、第４負性抵抗回路１８の一端は、１つのポート１０ａを介してインダクタ１１に接続される。また、第１負性抵抗回路１２、第２負性抵抗回路１４、第３負性抵抗回路１６、第４負性抵抗回路１８の他端は、異なるポート１０ｅ、１０ｂ、１０ｃ、及び１０ｄにそれぞれ接続される。このため、第１負性抵抗回路１２、第２負性抵抗回路１４、第３負性抵抗回路１６、第４負性抵抗回路１８それぞれと、インダクタ１１とにより形成される発振回路の自己インダクタンスは互いに相違する。
【００７１】
次に図１６〜１８を参照して、本発明の実施例について説明する。図１６は、本発明に係る電圧制御発振器８のダイフォトを示す図である。電圧制御発振器８は、５ポートインダクタ１１と、低周波部８１と、高周波部８２とを有する。５ポートインダクタ１１のポート対１０ａ、及び１０ｄは、低周波部８１に接続され、ポート対１０ｂ、及び１０ｃは、高周波部８２に接続される。また、ポート１０ｅは、電源に接続される。低周波部８１は、図１に示す電圧制御発振器１の低周波負性抵抗回路１２、及び低周波可変容量１３に相当する回路を含む。また、高周波部８２は、図１に示す電圧制御発振器１の高周波負性抵抗回路１４、及び高周波可変容量１５に相当する回路を含む。電圧制御発振器８は、１８０ｎｍＣＭＯＳプロセスにより製造され、チップサイズは、４７０μｍ×７６０μｍである。また、電圧制御発振器８において、インダクタ１１と、低周波部８１とにより形成される低周波発振回路８ａの発振周波数は、３．１４〜５．０６ＧＨｚであり、高周波発振回路８ｂの発振周波数４．７１〜６．４４ＧＨｚである。
【００７２】
図１７は、ポート対１０ａ、及び１０ｄの間の自己インダクタンスＬL、及びポート対１０ｂ、及び１０ｃの間の自己インダクタンスＬHの周波数特性を示す。自己インダクタンスＬLは、低周波発振回路８ａの発振周波数範囲で２．１ｎＨ程度である。一方、自己インダクタンスＬHは、高周波発振回路８ｂの発振周波数範囲で０．９５ｎＨ程度である。
【００７３】
図１８は、電圧制御発振器８の位相雑音特性を示す図である。図１８（ａ）は、図９に示す電圧制御発振器２０の分周回路により発振周波数が１．３ＧＨｚである発振信号を生成したときの位相雑音特性である。また、図１８（ｂ）は、発振周波数が４．４ＧＨｚのときの位相雑音特性である。さらに、図１８（ｃ）は、発振周波数が６．１ＧＨｚのときの位相雑音特性である。図１８から、発振周波数が１．３ＧＨｚ、及び４．４ＧＨｚのとき、オフセット周波数１ＭＨｚで−１２０ｄＢ以下の位相雑音であることが理解される。なお、このときの消費電力は、８．８ｍＷであった。また、全体の消費電力は、発振周波数に依存するが、７．１ｍＷ〜１６．３ｍＷであった。
【００７４】
表１に従来技術と、電圧制御発振器８との特性の比較結果を示す。従来技術の論文名などは、表２に示す。Ｒｅｆｅｒｅｎｃｅ［１］は、非特許文献２であり、Ｒｅｆｅｒｅｎｃｅ［２］は、非特許文献６である。また、ＦｏＭ（Figure of Merits）は、式（１）で表され、ＦｏＭTは、式（２）で表される。
【表１】
【数１】
【数２】
ここで、「Phase Noise」、及びＰＮは、位相雑音であり、「Power」、及びＰDCは、消費電力であり、ｆoは、発振周波数であり、ｆoffsetは、オフセット周波数である。また、「Tuning Range」、及びＦＴＲ（Frequency Tuning Range）は、発振周波数範囲である。なお、ＦＴＲは、
【数３】
で表される。ここで、ｆminは発振周波数範囲の最小値であり、ｆmaxは発振周波数範囲の最大値である。
［表２］Ｒｅｆｅｒｅｎｃｅ名 一覧
［１］：A. D. Berny, et al., “A 1.8-GHz LC VCO with 1.3-GHz tuning range and digital amplitude calibration,” IEEE J. Solid-State Circuits, vol. 40, no. 4, pp. 909-917, Apr. 2005.
［２］：Z. Safarian and H. Hashemi, “A 1.3-6 GHz triple-mode CMOS VCO using coupled inductors,” IEEE Custom Integrated Circuits Conference, pp. 69-72, Sep. 2008.
［３］：S. Hara, Kenichi Okada, and Akira Matsuzawa, “A 9.3MHz to 5.7GHz tunable LC-based VCO using a divide-by-N injection-locked frequency divider,” IEEE Asian Solid-State Circuits Conference, pp.81-84, Nov. 2009.
［４］：B. Andera, et al., “A 3.4-7 GHz transformer-based dual-mode wideband VCO,” IEEE European Solid-State Circuits Conference, pp. 440-443, Sep.2006.
［５］：S. Hara, Kenichi Okada, and Akira Matsuzawa, “10MHz to 7GHz quadrature signal generation using a Divide-by-4/3, -3/2, -5/3, -2, -5/2, -3, -4, and -5 injection-locked frequency divider,” IEEE Symp. on VLSI Circuits, pp.51-52, June 2010.
［６］：Y. Takigawa, et al., “A 92.6 % tuning range VCO utilizing simultaneously controlling of transformers and MOS varactors in 0.13 μm CMOS technology,” IEEE RFIC Symp. Dig., pp. 83-86, Jun. 2009.
［７］：N. Fong, et al., “A 1-V 3.8-5.7-GHz wideband VCO with differentially tuned accumulation MOS varactors for common-mode noise rejection in CMOS SOI technology,” IEEE Trans. Microw. Theory Tech., vol. 51, no. 8, pp. 1952-1959, Aug. 2003.
［８］：Z. Deng, and M. Niknejad, “ A 4-port-inductor-based VCO coupling method for phase noise reduction.” IEEE Custom Integrated Circuits Conference, pp. 1-4, Sep. 2010.
【００７５】
以上、図１〜１８を参照して、本発明に係るさまざまな実施形態について説明してきた。しかしならが、本発明はこれらの実施形態に限定されるものではない。例えば、本明細書において、図２に示すように負性抵抗回路は、ＮＭＯＳトランジスタを差動型に配置するいわゆるＮＭＯＳクロスカップル部を抵抗、及び容量でバイアスする構成を有する。しかしながら、本発明における負性抵抗回路は、ＮＭＯＳクロスカップル部を有するものに限定されず、他の構成を採用してもよい。例えば、ＰＭＯＳトランジスタを差動型に配置するＰＭＯＳクロスカップル部、又はＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタを差動型に配置するＣＭＯＳクスカップル部を抵抗、及び容量でバイアスする構成を採用してもよい。ＰＭＯＳクロスカップル部、又はＣＭＯＳクロスカップル部により負性抵抗回路を構成する場合、本発明に係る電圧制御発振器への電源は、リアクタ１１には接続されず、負性抵抗回路に接続される。
【００７６】
参考のため、図１９に一般的なＬＣ型の電圧制御発振器の分類例を示す。ここで、電圧制御発振器９ａは、ＮＭＯＳ型ＶＣＯ(ＮＭＯＳ電流源)であり、電圧制御発振器９ｂは、ＮＭＯＳ型ＶＣＯ(ＰＭＯＳ電流源)であり、電圧制御発振器９ｃは、ＮＭＯＳ型ＶＣＯ(電流源なし)であり、電圧制御発振器９ｄは、ＰＭＯＳ型ＶＣＯ(ＰＭＯＳ電流源)であり、電圧制御発振器９ｅは、ＣＭＯＳ型ＶＣＯあり、電圧制御発振器９ｆは、Ｃ級ＶＣＯである。本発明に係る電圧制御発振器は、いずれの型の電圧制御器としても構成することが可能である。
【００７７】
また、図９に示す第２実施形態において、分周回路として、周波数を１／２に分周する２分周回路が採用されるが、２分周回路のみを採用するのではなく、分周比が異なる回路を組み合わせてもよい。例えば、表２のＲｅｆｅｒｅｎｃｅ［３］、及び［５］に示されるように、２分周回路、周波数を１／３に分周する３分周回路、及び周波数を１／４に分周する４分周回路を適当に組み合わせた構成を採用してもよい。例えば、高周波数発振回路１ａの発振信号の発振周波数の最大値が、低周波数発振回路１ｂの発振信号の発振周波数の最小値の２倍程度であれば、２分周回路と、４分周回路とを組み合わせて分周回路を構成することができる。また、高周波数発振回路１ａの発振信号の発振周波数の最大値が、低周波数発振回路１ｂの発振信号の発振周波数の最小値の１．５倍程度であれば、２分周回路と、３分周回路とを組み合わせて分周回路を構成することができる。さらに、高周波数発振回路１ａの発振信号の発振周波数の最大値が、低周波数発振回路１ｂの発振信号の発振周波数の最小値の１．３３３３倍程度であれば、３分周回路と、４分周回路とを組み合わせて分周回路を構成することができる。このような構成を採用することにより、高周波数発振回路１ａの発振信号の発振周波数の最大値が、低周波数発振回路１ｂの発振信号の発振周波数の最小値の１．３３３３倍程度であっても、高周波数発振回路１ａの発振周波数の最大値よりも低い周波数の発振信号を生成することが可能になる。
【符号の説明】
【００７８】
１、２、３、４、５、６、７、８ 電圧制御発振器
１ａ、８ａ 低周波発振回路
１ｂ、８ｂ 高周波発振回路
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ ポート
１１ インダクタ
１２ 低周波負性抵抗回路
１３ 低周波可変容量
１４ 高周波負性抵抗回路
１５ 高周波可変容量
２０ 電圧制御発振器
【特許請求の範囲】
【請求項１】
電源と、
少なくとも３つのポートを備えるインダクタと、
前記少なくとも３つのポートから選択される異なるポート対にそれぞれ接続される少なくとも２つの負性抵抗回路と、
を有し、前記インダクタは、前記少なくとも２つの負性抵抗回路に接続されるポート対の間でそれぞれインダクタとして動作可能であることを特徴とする電圧制御発振器。
【請求項２】
前記負性抵抗回路のそれぞれは、動作状態と、非動作状態とを設定可能であり、前記負性抵抗回路のいずれか１つを動作状態にすることにより、前記動作状態にされた負性抵抗回路と、該動作状態にされた負性抵抗回路にポート対を介して接続される前記インダクタの少なくとも一部とにより発振回路が形成される請求項１に記載の電圧制御発振器。
【請求項３】
前記形成される発振回路のＱ値はそれぞれ、互いに異なる周波数特性を有し、動作状態にされる前記負性抵抗回路を切替えることにより所定の値以上のＱ値を有する発振信号を生成する請求項２に記載の電圧制御発振器。
【請求項４】
前記発振信号を分周する分周回路をさらに有する請求項３に記載の電圧制御発振器。
【請求項５】
前記ポートの数は５であり、前記負性抵抗回路の数は２であって、第１ポート対は、第１負性抵抗回路に接続され、第２ポート対は、第２負性抵抗回路に接続され、他の１つのポートは、前記電源に接続される請求項１〜請求項４のいずれか一項に記載の電圧制御発振器。
【請求項６】
前記第１負性抵抗回路に接続される第１ポート対間に接続される第１可変容量をさらに有する請求項５に記載の電圧制御発振器。
【請求項７】
前記第２負性抵抗回路に接続される第２ポート対間に接続される第２可変容量をさらに有する請求項６に記載の電圧制御発振器。
【請求項１】
電源と、
少なくとも３つのポートを備えるインダクタと、
前記少なくとも３つのポートから選択される異なるポート対にそれぞれ接続される少なくとも２つの負性抵抗回路と、
を有し、前記インダクタは、前記少なくとも２つの負性抵抗回路に接続されるポート対の間でそれぞれインダクタとして動作可能であることを特徴とする電圧制御発振器。
【請求項２】
前記負性抵抗回路のそれぞれは、動作状態と、非動作状態とを設定可能であり、前記負性抵抗回路のいずれか１つを動作状態にすることにより、前記動作状態にされた負性抵抗回路と、該動作状態にされた負性抵抗回路にポート対を介して接続される前記インダクタの少なくとも一部とにより発振回路が形成される請求項１に記載の電圧制御発振器。
【請求項３】
前記形成される発振回路のＱ値はそれぞれ、互いに異なる周波数特性を有し、動作状態にされる前記負性抵抗回路を切替えることにより所定の値以上のＱ値を有する発振信号を生成する請求項２に記載の電圧制御発振器。
【請求項４】
前記発振信号を分周する分周回路をさらに有する請求項３に記載の電圧制御発振器。
【請求項５】
前記ポートの数は５であり、前記負性抵抗回路の数は２であって、第１ポート対は、第１負性抵抗回路に接続され、第２ポート対は、第２負性抵抗回路に接続され、他の１つのポートは、前記電源に接続される請求項１〜請求項４のいずれか一項に記載の電圧制御発振器。
【請求項６】
前記第１負性抵抗回路に接続される第１ポート対間に接続される第１可変容量をさらに有する請求項５に記載の電圧制御発振器。
【請求項７】
前記第２負性抵抗回路に接続される第２ポート対間に接続される第２可変容量をさらに有する請求項６に記載の電圧制御発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図１６】
【公開番号】特開２０１２−２５３５６１（Ｐ２０１２−２５３５６１Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２４４７４（Ｐ２０１１−１２４４７４）
【出願日】平成２３年６月２日（２０１１．６．２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月２日（２０１１．６．２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
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