電源インタフェース、受信回路、集積回路、及び信号伝送方法
【課題】異電源間であっても入力信号のライズとフォールの相対的な関係を維持したまま出力信号を生成できる電源インタフェースを提供する。
【解決手段】この電源インタフェースは、送信回路11と受信回路12を備える。受信回路12は、第1信号の第1信号レベルから第2信号レベルへの遷移を検出し、第1検出信号を出力する第1検出部18と、第1検出部18が第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、第2信号の第1信号レベルから第2信号レベルへの遷移を検出し、第2検出信号を出力する第2検出部19と、第1検出部18から出力された第1検出信号と第2検出部19から出力された第2検出信号に基づいて出力信号OUTを生成する出力信号生成回路20と、を有する。
【解決手段】この電源インタフェースは、送信回路11と受信回路12を備える。受信回路12は、第1信号の第1信号レベルから第2信号レベルへの遷移を検出し、第1検出信号を出力する第1検出部18と、第1検出部18が第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、第2信号の第1信号レベルから第2信号レベルへの遷移を検出し、第2検出信号を出力する第2検出部19と、第1検出部18から出力された第1検出信号と第2検出部19から出力された第2検出信号に基づいて出力信号OUTを生成する出力信号生成回路20と、を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源インタフェース及びこれを備えた集積回路に関する。
【背景技術】
【0002】
従来から異なる電源で動作する集積回路間の信号伝送を制御する電源インタフェースが知られている(例えば、特許文献1)。
【0003】
図9は、一般的な電源インタフェースの構成を示す図である。この電源インタフェースは、電源Aと共通グランドとの間で動作する送信回路81と、電源Bと共通グランドとの間で動作する受信回路82を備えている。送信回路81は、入力信号INがH状態でLレベルとなり、入力信号INがL状態でHレベルとなる出力信号OUTAを生成し、受信回路82に出力する。受信回路82は、出力信号OUTAがHレベルでPMOS素子がONとなり、Hレベルの出力信号OUTBを生成すると共に、出力信号OUTAがLレベルでNMOS素子がONとなり、Lレベルの出力信号OUTBを生成する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平8−106345号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
図10は、図9に示される電源インタフェースの送信回路81及び受信回路82が同電位で動作する場合の動作を示すタイミングチャートである。図10で示されるように、受信回路82の出力信号OUTBのライズ信号は、受信回路82のNMOS素子の入力閾値電圧VTNで規定された遷移時間に依存する。一方、受信回路82の出力信号OUTBのフォール信号は、受信回路82のPMOS素子の入力閾値電圧VTPで規定された遷移時間に依存する。
【0006】
図11は、図9に示される電源インタフェースの送信回路81及び受信回路82が異電位で動作する場合の動作を示すタイミングチャートである。異電源間の信号伝送においては、通常GND側は共通グランドを使用しているため、図11に示すように、電源電圧VDDA、VDDB間に電源変動ΔVDDがあっても遅延に変動はない。しかしながら、フォール信号は、受信回路82のPMOS素子の入力閾値電圧VDDB−VTPで規定されるため、ライズ信号とフォール信号との間で遷移時間に差が生じ、ライズ信号とフォール信号の位置が相対的に変動してしまうという問題がある。
【0007】
本発明は、このような問題に対してなされたものであり、異電源間であっても、受信回路が入力信号のライズ信号とフォール信号の相対的な位置関係を維持したまま出力信号を生成することができる電源インタフェースを提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明に係る電源インタフェースは、入力信号に基づいた信号パターンを有する第1信号と、前記第1信号の相補信号である第2信号とを送信する送信回路と、前記送信回路から送信された前記第1信号及び前記第2信号に基づいて出力信号を生成する受信回路を備える。前記受信回路は、前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出し、第1検出信号を出力する第1検出部と、前記第1検出部が前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第2信号の前記第1信号レベルから前記第2信号レベルへの遷移を検出し、第2検出信号を出力する第2検出部と、前記第1検出部から出力された第1検出信号と、前記第2検出部から出力された第2検出信号に基づいて前記出力信号を生成する出力信号生成回路と、を有することを特徴とする。
【0009】
また、本発明に係る信号伝送方法は、送信側から入力信号に基づいた信号パターンを有する第1信号と、前記第1信号と相補的な信号パターンを有する第2信号とを送信し、
受信側において、前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出して第1検出信号を生成し、受信側において、前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第2信号の前記第1信号レベルから前記第2信号レベルへの遷移を検出して第2検出信号を生成し、前記第1検出信号及び前記第2検出信号に基づいて出力信号を生成することを特徴とする。
【発明の効果】
【0010】
本発明に係る電源インタフェースによれば、異電源間であっても、入力信号のライズ信号とフォール信号の相対的な関係を維持したまま出力信号を生成することができる。
【図面の簡単な説明】
【0011】
【図1】実施の形態1に係る電源インタフェースの構成例を示す図である。
【図2】実施の形態1に係る電源インタフェースの動作を示すタイミングチャートである。
【図3】実施の形態1に係る電源インタフェースの更に詳細な構成例を示す図である。
【図4】実施の形態1に係る電源インタフェースの送信回路の構成例を示す図である。
【図5】実施の形態1に係る電源インタフェースの送信回路のパルス生成回路の構成例を示す図である。
【図6】実施の形態1に係る電源インタフェースの受信回路の構成例を示す図である。
【図7】実施の形態1に係る電源インタフェースの動作を示すタイミングチャートである。
【図8】実施の形態2に係る電源インタフェースの送信回路のパルス生成回路の構成例を示す図である。
【図9】従来の電源インタフェースの構成を示す図である。
【図10】図9に示される電源インタフェースの動作を示すタイミングチャートである。
【図11】図9に示される電源インタフェースの動作を示すタイミングチャートである。
【発明を実施するための形態】
【0012】
以下、添付した図面を参照して本発明の最良な実施の形態に係る電源インタフェースについて説明する。
【0013】
実施の形態1.
図1は、実施の形態1に係る電源インタフェースの構成例を示す図である。この電源インタフェース100は、入力信号INに基づいた信号パターンを有する第1信号と、第1信号の相補信号である第2信号とを送信する送信回路11と、送信回路11から送信された第1信号及び第2信号に基づいて出力信号OUTを生成する受信回路12を備える。
【0014】
受信回路12は、第1信号の第1信号レベルから第2信号レベルへの遷移を検出して第1検出信号を出力する第1検出部18と、第2信号の前記第1信号レベルから前記第2信号レベルへの遷移を検出して第2検出信号を出力する第2検出部19と、第1検出部18から出力された第1検出信号と、第2検出部19から出力された第2検出信号に基づいて出力信号OUTを生成する出力信号生成回路20と、を有している。
【0015】
本発明に係る電源インタフェース100では、第1検出部18が第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と、第2検出部19が第2信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間は、等しくなるよう構成されている。具体的には、第1検出部18と第2検出部19は、後述するように同一の回路構成とすることができる。
【0016】
図2は、このように構成された電源インタフェース100の動作を示すタイミングチャートである。入力信号INは、Hレベルのパルス幅TrfAと、Lレベルのパルス幅TfrAを有する。送信回路11は、この入力信号INに基づいて、入力信号INに応じた信号パターンを有する第1信号と、第1信号の相補信号である第2信号を生成し、受信回路12に出力する。受信回路12は、第1信号の立ち上がりと、第2信号の立ち上がりに基づいて、出力信号OUTを生成する。
【0017】
このように構成された電源インタフェース100では、図2に示すように、送信回路11において、入力信号INに基づく信号パターンを有する第1信号と、第1信号と相補的な信号パターンを有する第2信号を生成し、受信回路12において、第1信号及び第2信号共に、同じ検出時間で第1信号レベルから第2信号レベルへの遷移を検出する。これにより、入力信号INのライズ信号とフォール信号を同じ検出時間で受信回路12において検出することができる。これにより、入力信号INのライズ信号に対応するパルス信号PTのライズ信号と、入力信号INのフォール信号に対応するパルス信号PCの遷移時間を同じにすることができ、入力信号INのライズ信号とフォール信号の相対的な関係を維持したまま出力信号OUTを生成することができる。
【0018】
実施の形態1
図3は、本発明の実施の形態1に係る電源インタフェースの更に具体的な構成例を示す図である。この電源インタフェース100は、電源Aと共通グランドとの間で動作する送信回路11と、電源Bと共通グランドとの間で動作する受信回路12を備えている。
【0019】
送信回路11は、パルス生成回路13、14を備えている。送信回路11は、入力信号INをパルス信号生成回路13に入力し、入力信号INの信号パターンに応じたパルス信号PTに変換して、伝送路を介して受信回路12に出力する。また、送信回路11は、入力信号INを反転してパルス生成回路14に入力し、入力信号INを反転した信号パターンに応じたパルス信号PCに変換し、伝送路を介して受信回路12に出力する。
【0020】
このように構成された送信回路11では、パルス生成回路13、14によって、入力信号INのライズ信号とフォール信号との相対的なタイミング関係を保持したパルス幅PWT及びPWCを有するパルス信号PT、PCを生成し、受信回路12に送信する。
【0021】
受信回路12は、送信回路11から入力されたパルス信号PT、PCに基づいて出力信号OUTを生成するラッチ回路17を有している。ラッチ回路17は、SRラッチ(非同期SRフリップフロップ)からなり、セット端子(SR)にLレベルの信号が入力されることによりHレベルを出力し、リセット端子(RB)にLレベルの信号が入力されることによりLレベルを出力する。
【0022】
ラッチ回路17のセット端子は、NMOS素子m11、m12を介して共通グランドに接続されている。NMOS素子m11のゲートには、パルス信号PTが入力されている。また、NMOS素子m12のゲートには、反転回路15により反転されたパルス信号PCが入力されている。
【0023】
ラッチ回路17のリセット端子は、NMOS素子m13、14を介して共通グランドに接続されている。NMOS素子m13のゲートには、パルス信号PCが入力されている。また、NMOS素子m14のゲートには、反転回路16により反転されたパルス信号PTが入力されている。
【0024】
このように構成された受信回路12では、パルス信号PTのライズ信号を入力とするNMOS素子m11で生成されたセット信号SBによりラッチ回路17の保持状態をH状態に遷移し、パルス信号PCのライズ信号を入力とするNMOS素子m13で生成されたリセット信号RBによりラッチ回路17の保持状態をL状態に遷移する。
【0025】
図4は、実施の形態1にかかる電源インタフェースの送信回路の構成例を示す図である。また、図5は、送信回路のパルス生成回路の構成例を示す図である。図4に示すように、送信回路11の入力信号INは、等遅延に調整されたバッファ回路30及び反転回路31により2つのライズ信号T1、C1に変換される。ライズ信号T1、C1はパルス生成回路13、14に入力され、パルス信号PT、PCに変換され、受信回路12へ伝送される。
【0026】
パルス生成回路13、14は、図5に示すように、入力信号Xと、入力信号Xを遅延回路40で遅延させ、さらにインバータ回路41で反転させた信号を入力とし、パルス信号Yを出力するAND回路42によって構成される。
【0027】
図6は、実施の形態1にかかる電源インタフェースの受信回路の構成例を示す図である。受信回路12は、前述のように、パルス信号PT、PCを入力とするNMOS素子m11、m13と、パルス信号PT、PCを反転回路15、16で反転させた信号を入力とするNMOS素子m12、m14により、ラッチ回路17の状態が制御されるよう構成されている。ラッチ回路17は、電源Bと共通グランドとの間で動作するクロスカップルされたインバータ回路51、52によって構成される。
【0028】
次に、このように構成された電源インタフェース100の動作について、図7のタイミングチャートを用いて説明する。入力信号INは、Hレベルのパルス幅TrfAと、Lレベルのパルス幅TfrAを有している。図4に示す送信回路11は、等遅延に調整されたバッファ回路30及び反転回路31によって、入力信号INのライズ信号と同じタイミング情報を有するライズ信号T1と、入力信号INのフォール信号と同じタイミング情報を有するライズ信号C1を生成する。
【0029】
ライズ信号T1、C1は、図5に示すパルス生成回路13、14に入力され、ライズ信号T1と同じタイミング情報を持ち、パルス幅PWTを有するパルス信号PTと、ライズ信号C1と同じタイミング情報を持ち、パルス幅PWCを有するパルス信号PCに変換される。このパルス信号PT、PCは、伝送路を介して受信回路12に送信される。
【0030】
図6に示す受信回路12のラッチ回路17は、パルス信号PTのライズ信号を入力とするNMOS素子m11で生成されたセット信号SBにより、保持状態がH状態に遷移し、パルス信号PCのライズ信号を入力とするNMOS素子m03で生成されたリセット信号RBにより保持状態がL状態に遷移する。ラッチ回路17は、セット信号SB及びリセット信号RSにより、パルス信号PTのライズ信号に基づいた立ち上がりエッジと、パルス信号PCのライズ信号に基づいた立下りエッジを有する出力信号OUTを生成する。これにより、Hレベルのパルス幅TrfAと、Lレベルのパルス幅TfrAを有する出力信号OUTを生成することができる。
【0031】
このように構成された電源インタフェースによれば、送信回路11側で、入力信号INを、入力信号INのライズ信号に基づく立ち上がりエッジを有するパルス信号PTと、入力信号INのフォール信号に基づく立ち上がりエッジを有するパルス信号PCを生成し、受信回路12側において、パルス信号PT、PCの立ち上がりに基づいて出力信号OUTを生成することで、送信回路11からのライズ信号のみを用いて出力信号OUTが生成できる。
【0032】
また、パルス信号PTの立ち上がりを検出する第1検出部18と、パルス信号PCの立ち上がりを検出する第2検出部19は、回路構成を同一とすることにより、入力信号INの立ち上がりを検出するために要する時間を同一にすることができ、入力信号INの立ち上がりと立下りの相対的な関係が維持された出力信号OUTを生成することができる。
【0033】
また、ラッチ回路17に入力されるセット信号SB及びリセット信号RBの状態は、ラッチ回路17に保持されているため、一度遷移が起きた後は、逆エッジの遷移が起きるまでの期間、受信回路12へ入力されるパルス信号PT、PCに誤作動が起きた場合であっても、その影響を出力信号OUTに伝達することを抑制することができる。
【0034】
また、パルス信号PTを反転回路16で反転させた信号を入力とするNMOS素子m14により入力信号PTのパルス幅PWTの期間のパルス信号PCの遷移を無効にすることで、PWTの期間、パルス信号PCの誤作動を抑制できる。同様に、パルス信号PCを反転回路15で反転させた信号を入力とするNMOS素子m12により、パルス信号PCのパルス幅PWCの期間、パルス信号PTの遷移を無効にすることで、パルス幅PWCの期間、パルス信号PTの誤作動を抑制できる。
【0035】
以上説明した動作により、異電源間の信号伝送において、電源電圧変動による遅延変動をおさえることで、高品質なタイミング信号の伝送が、簡単なデジタル回路により実現可能になる。また、伝送信号にノイズがのっても誤動作を伝播することがなく、高信頼性な伝送が可能になり、システムの高性能化、高信頼性化が可能になる。
【0036】
実施の形態2.
次に、本発明の実施の形態2に係る電源インタフェースについて図面を参照して説明する。図8は、実施の形態2に係る電源インタフェースの送信回路のパルス生成回路の構成例を示す図である。実施の形態2では、2つめの伝送機能として、パルス発生回路13、14の出力に関わらず、送信回路11の出力である第1信号及び第2信号を、Hレベル若しくはLレベルに固定する機能を有している。この電源インタフェースは、送信回路11の出力に、HOLD信号で制御されるセレクタ回路71、72が付加されている。
【0037】
セレクタ回路71、72は、HOLD信号に応じて、パルス発生回路13、14の出力又は、予め設定された信号レベル(Lレベル/Hレベル)を出力する。HOLD信号がアサートされている期間では、セレクタ71、72は、固定された信号レベル(Hレベル/Lレベル)を伝送路を介して受信回路12に出力する。これにより、入力信号INが停止している間でも、HOLD信号をアサートすることで、誤動作を抑止するという新たな効果を有する。
【0038】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【0039】
本発明に係る受信回路、送信回路、及び電源インタフェースは、集積回路に組み込むことによっても実施することができる。
【符号の説明】
【0040】
11 送信回路
12 受信回路
15、16 反転回路
17 ラッチ回路
18 第1検出部
19 第2検出部
20 出力信号生成回路
71、72 セレクタ回路
100 電源インタフェース
【技術分野】
【0001】
本発明は、電源インタフェース及びこれを備えた集積回路に関する。
【背景技術】
【0002】
従来から異なる電源で動作する集積回路間の信号伝送を制御する電源インタフェースが知られている(例えば、特許文献1)。
【0003】
図9は、一般的な電源インタフェースの構成を示す図である。この電源インタフェースは、電源Aと共通グランドとの間で動作する送信回路81と、電源Bと共通グランドとの間で動作する受信回路82を備えている。送信回路81は、入力信号INがH状態でLレベルとなり、入力信号INがL状態でHレベルとなる出力信号OUTAを生成し、受信回路82に出力する。受信回路82は、出力信号OUTAがHレベルでPMOS素子がONとなり、Hレベルの出力信号OUTBを生成すると共に、出力信号OUTAがLレベルでNMOS素子がONとなり、Lレベルの出力信号OUTBを生成する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平8−106345号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
図10は、図9に示される電源インタフェースの送信回路81及び受信回路82が同電位で動作する場合の動作を示すタイミングチャートである。図10で示されるように、受信回路82の出力信号OUTBのライズ信号は、受信回路82のNMOS素子の入力閾値電圧VTNで規定された遷移時間に依存する。一方、受信回路82の出力信号OUTBのフォール信号は、受信回路82のPMOS素子の入力閾値電圧VTPで規定された遷移時間に依存する。
【0006】
図11は、図9に示される電源インタフェースの送信回路81及び受信回路82が異電位で動作する場合の動作を示すタイミングチャートである。異電源間の信号伝送においては、通常GND側は共通グランドを使用しているため、図11に示すように、電源電圧VDDA、VDDB間に電源変動ΔVDDがあっても遅延に変動はない。しかしながら、フォール信号は、受信回路82のPMOS素子の入力閾値電圧VDDB−VTPで規定されるため、ライズ信号とフォール信号との間で遷移時間に差が生じ、ライズ信号とフォール信号の位置が相対的に変動してしまうという問題がある。
【0007】
本発明は、このような問題に対してなされたものであり、異電源間であっても、受信回路が入力信号のライズ信号とフォール信号の相対的な位置関係を維持したまま出力信号を生成することができる電源インタフェースを提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明に係る電源インタフェースは、入力信号に基づいた信号パターンを有する第1信号と、前記第1信号の相補信号である第2信号とを送信する送信回路と、前記送信回路から送信された前記第1信号及び前記第2信号に基づいて出力信号を生成する受信回路を備える。前記受信回路は、前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出し、第1検出信号を出力する第1検出部と、前記第1検出部が前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第2信号の前記第1信号レベルから前記第2信号レベルへの遷移を検出し、第2検出信号を出力する第2検出部と、前記第1検出部から出力された第1検出信号と、前記第2検出部から出力された第2検出信号に基づいて前記出力信号を生成する出力信号生成回路と、を有することを特徴とする。
【0009】
また、本発明に係る信号伝送方法は、送信側から入力信号に基づいた信号パターンを有する第1信号と、前記第1信号と相補的な信号パターンを有する第2信号とを送信し、
受信側において、前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出して第1検出信号を生成し、受信側において、前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第2信号の前記第1信号レベルから前記第2信号レベルへの遷移を検出して第2検出信号を生成し、前記第1検出信号及び前記第2検出信号に基づいて出力信号を生成することを特徴とする。
【発明の効果】
【0010】
本発明に係る電源インタフェースによれば、異電源間であっても、入力信号のライズ信号とフォール信号の相対的な関係を維持したまま出力信号を生成することができる。
【図面の簡単な説明】
【0011】
【図1】実施の形態1に係る電源インタフェースの構成例を示す図である。
【図2】実施の形態1に係る電源インタフェースの動作を示すタイミングチャートである。
【図3】実施の形態1に係る電源インタフェースの更に詳細な構成例を示す図である。
【図4】実施の形態1に係る電源インタフェースの送信回路の構成例を示す図である。
【図5】実施の形態1に係る電源インタフェースの送信回路のパルス生成回路の構成例を示す図である。
【図6】実施の形態1に係る電源インタフェースの受信回路の構成例を示す図である。
【図7】実施の形態1に係る電源インタフェースの動作を示すタイミングチャートである。
【図8】実施の形態2に係る電源インタフェースの送信回路のパルス生成回路の構成例を示す図である。
【図9】従来の電源インタフェースの構成を示す図である。
【図10】図9に示される電源インタフェースの動作を示すタイミングチャートである。
【図11】図9に示される電源インタフェースの動作を示すタイミングチャートである。
【発明を実施するための形態】
【0012】
以下、添付した図面を参照して本発明の最良な実施の形態に係る電源インタフェースについて説明する。
【0013】
実施の形態1.
図1は、実施の形態1に係る電源インタフェースの構成例を示す図である。この電源インタフェース100は、入力信号INに基づいた信号パターンを有する第1信号と、第1信号の相補信号である第2信号とを送信する送信回路11と、送信回路11から送信された第1信号及び第2信号に基づいて出力信号OUTを生成する受信回路12を備える。
【0014】
受信回路12は、第1信号の第1信号レベルから第2信号レベルへの遷移を検出して第1検出信号を出力する第1検出部18と、第2信号の前記第1信号レベルから前記第2信号レベルへの遷移を検出して第2検出信号を出力する第2検出部19と、第1検出部18から出力された第1検出信号と、第2検出部19から出力された第2検出信号に基づいて出力信号OUTを生成する出力信号生成回路20と、を有している。
【0015】
本発明に係る電源インタフェース100では、第1検出部18が第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と、第2検出部19が第2信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間は、等しくなるよう構成されている。具体的には、第1検出部18と第2検出部19は、後述するように同一の回路構成とすることができる。
【0016】
図2は、このように構成された電源インタフェース100の動作を示すタイミングチャートである。入力信号INは、Hレベルのパルス幅TrfAと、Lレベルのパルス幅TfrAを有する。送信回路11は、この入力信号INに基づいて、入力信号INに応じた信号パターンを有する第1信号と、第1信号の相補信号である第2信号を生成し、受信回路12に出力する。受信回路12は、第1信号の立ち上がりと、第2信号の立ち上がりに基づいて、出力信号OUTを生成する。
【0017】
このように構成された電源インタフェース100では、図2に示すように、送信回路11において、入力信号INに基づく信号パターンを有する第1信号と、第1信号と相補的な信号パターンを有する第2信号を生成し、受信回路12において、第1信号及び第2信号共に、同じ検出時間で第1信号レベルから第2信号レベルへの遷移を検出する。これにより、入力信号INのライズ信号とフォール信号を同じ検出時間で受信回路12において検出することができる。これにより、入力信号INのライズ信号に対応するパルス信号PTのライズ信号と、入力信号INのフォール信号に対応するパルス信号PCの遷移時間を同じにすることができ、入力信号INのライズ信号とフォール信号の相対的な関係を維持したまま出力信号OUTを生成することができる。
【0018】
実施の形態1
図3は、本発明の実施の形態1に係る電源インタフェースの更に具体的な構成例を示す図である。この電源インタフェース100は、電源Aと共通グランドとの間で動作する送信回路11と、電源Bと共通グランドとの間で動作する受信回路12を備えている。
【0019】
送信回路11は、パルス生成回路13、14を備えている。送信回路11は、入力信号INをパルス信号生成回路13に入力し、入力信号INの信号パターンに応じたパルス信号PTに変換して、伝送路を介して受信回路12に出力する。また、送信回路11は、入力信号INを反転してパルス生成回路14に入力し、入力信号INを反転した信号パターンに応じたパルス信号PCに変換し、伝送路を介して受信回路12に出力する。
【0020】
このように構成された送信回路11では、パルス生成回路13、14によって、入力信号INのライズ信号とフォール信号との相対的なタイミング関係を保持したパルス幅PWT及びPWCを有するパルス信号PT、PCを生成し、受信回路12に送信する。
【0021】
受信回路12は、送信回路11から入力されたパルス信号PT、PCに基づいて出力信号OUTを生成するラッチ回路17を有している。ラッチ回路17は、SRラッチ(非同期SRフリップフロップ)からなり、セット端子(SR)にLレベルの信号が入力されることによりHレベルを出力し、リセット端子(RB)にLレベルの信号が入力されることによりLレベルを出力する。
【0022】
ラッチ回路17のセット端子は、NMOS素子m11、m12を介して共通グランドに接続されている。NMOS素子m11のゲートには、パルス信号PTが入力されている。また、NMOS素子m12のゲートには、反転回路15により反転されたパルス信号PCが入力されている。
【0023】
ラッチ回路17のリセット端子は、NMOS素子m13、14を介して共通グランドに接続されている。NMOS素子m13のゲートには、パルス信号PCが入力されている。また、NMOS素子m14のゲートには、反転回路16により反転されたパルス信号PTが入力されている。
【0024】
このように構成された受信回路12では、パルス信号PTのライズ信号を入力とするNMOS素子m11で生成されたセット信号SBによりラッチ回路17の保持状態をH状態に遷移し、パルス信号PCのライズ信号を入力とするNMOS素子m13で生成されたリセット信号RBによりラッチ回路17の保持状態をL状態に遷移する。
【0025】
図4は、実施の形態1にかかる電源インタフェースの送信回路の構成例を示す図である。また、図5は、送信回路のパルス生成回路の構成例を示す図である。図4に示すように、送信回路11の入力信号INは、等遅延に調整されたバッファ回路30及び反転回路31により2つのライズ信号T1、C1に変換される。ライズ信号T1、C1はパルス生成回路13、14に入力され、パルス信号PT、PCに変換され、受信回路12へ伝送される。
【0026】
パルス生成回路13、14は、図5に示すように、入力信号Xと、入力信号Xを遅延回路40で遅延させ、さらにインバータ回路41で反転させた信号を入力とし、パルス信号Yを出力するAND回路42によって構成される。
【0027】
図6は、実施の形態1にかかる電源インタフェースの受信回路の構成例を示す図である。受信回路12は、前述のように、パルス信号PT、PCを入力とするNMOS素子m11、m13と、パルス信号PT、PCを反転回路15、16で反転させた信号を入力とするNMOS素子m12、m14により、ラッチ回路17の状態が制御されるよう構成されている。ラッチ回路17は、電源Bと共通グランドとの間で動作するクロスカップルされたインバータ回路51、52によって構成される。
【0028】
次に、このように構成された電源インタフェース100の動作について、図7のタイミングチャートを用いて説明する。入力信号INは、Hレベルのパルス幅TrfAと、Lレベルのパルス幅TfrAを有している。図4に示す送信回路11は、等遅延に調整されたバッファ回路30及び反転回路31によって、入力信号INのライズ信号と同じタイミング情報を有するライズ信号T1と、入力信号INのフォール信号と同じタイミング情報を有するライズ信号C1を生成する。
【0029】
ライズ信号T1、C1は、図5に示すパルス生成回路13、14に入力され、ライズ信号T1と同じタイミング情報を持ち、パルス幅PWTを有するパルス信号PTと、ライズ信号C1と同じタイミング情報を持ち、パルス幅PWCを有するパルス信号PCに変換される。このパルス信号PT、PCは、伝送路を介して受信回路12に送信される。
【0030】
図6に示す受信回路12のラッチ回路17は、パルス信号PTのライズ信号を入力とするNMOS素子m11で生成されたセット信号SBにより、保持状態がH状態に遷移し、パルス信号PCのライズ信号を入力とするNMOS素子m03で生成されたリセット信号RBにより保持状態がL状態に遷移する。ラッチ回路17は、セット信号SB及びリセット信号RSにより、パルス信号PTのライズ信号に基づいた立ち上がりエッジと、パルス信号PCのライズ信号に基づいた立下りエッジを有する出力信号OUTを生成する。これにより、Hレベルのパルス幅TrfAと、Lレベルのパルス幅TfrAを有する出力信号OUTを生成することができる。
【0031】
このように構成された電源インタフェースによれば、送信回路11側で、入力信号INを、入力信号INのライズ信号に基づく立ち上がりエッジを有するパルス信号PTと、入力信号INのフォール信号に基づく立ち上がりエッジを有するパルス信号PCを生成し、受信回路12側において、パルス信号PT、PCの立ち上がりに基づいて出力信号OUTを生成することで、送信回路11からのライズ信号のみを用いて出力信号OUTが生成できる。
【0032】
また、パルス信号PTの立ち上がりを検出する第1検出部18と、パルス信号PCの立ち上がりを検出する第2検出部19は、回路構成を同一とすることにより、入力信号INの立ち上がりを検出するために要する時間を同一にすることができ、入力信号INの立ち上がりと立下りの相対的な関係が維持された出力信号OUTを生成することができる。
【0033】
また、ラッチ回路17に入力されるセット信号SB及びリセット信号RBの状態は、ラッチ回路17に保持されているため、一度遷移が起きた後は、逆エッジの遷移が起きるまでの期間、受信回路12へ入力されるパルス信号PT、PCに誤作動が起きた場合であっても、その影響を出力信号OUTに伝達することを抑制することができる。
【0034】
また、パルス信号PTを反転回路16で反転させた信号を入力とするNMOS素子m14により入力信号PTのパルス幅PWTの期間のパルス信号PCの遷移を無効にすることで、PWTの期間、パルス信号PCの誤作動を抑制できる。同様に、パルス信号PCを反転回路15で反転させた信号を入力とするNMOS素子m12により、パルス信号PCのパルス幅PWCの期間、パルス信号PTの遷移を無効にすることで、パルス幅PWCの期間、パルス信号PTの誤作動を抑制できる。
【0035】
以上説明した動作により、異電源間の信号伝送において、電源電圧変動による遅延変動をおさえることで、高品質なタイミング信号の伝送が、簡単なデジタル回路により実現可能になる。また、伝送信号にノイズがのっても誤動作を伝播することがなく、高信頼性な伝送が可能になり、システムの高性能化、高信頼性化が可能になる。
【0036】
実施の形態2.
次に、本発明の実施の形態2に係る電源インタフェースについて図面を参照して説明する。図8は、実施の形態2に係る電源インタフェースの送信回路のパルス生成回路の構成例を示す図である。実施の形態2では、2つめの伝送機能として、パルス発生回路13、14の出力に関わらず、送信回路11の出力である第1信号及び第2信号を、Hレベル若しくはLレベルに固定する機能を有している。この電源インタフェースは、送信回路11の出力に、HOLD信号で制御されるセレクタ回路71、72が付加されている。
【0037】
セレクタ回路71、72は、HOLD信号に応じて、パルス発生回路13、14の出力又は、予め設定された信号レベル(Lレベル/Hレベル)を出力する。HOLD信号がアサートされている期間では、セレクタ71、72は、固定された信号レベル(Hレベル/Lレベル)を伝送路を介して受信回路12に出力する。これにより、入力信号INが停止している間でも、HOLD信号をアサートすることで、誤動作を抑止するという新たな効果を有する。
【0038】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【0039】
本発明に係る受信回路、送信回路、及び電源インタフェースは、集積回路に組み込むことによっても実施することができる。
【符号の説明】
【0040】
11 送信回路
12 受信回路
15、16 反転回路
17 ラッチ回路
18 第1検出部
19 第2検出部
20 出力信号生成回路
71、72 セレクタ回路
100 電源インタフェース
【特許請求の範囲】
【請求項1】
入力信号に基づいた信号パターンを有する第1信号と、前記第1信号の相補信号である第2信号とを送信する送信回路と、
前記送信回路から送信された前記第1信号及び前記第2信号に基づいて出力信号を生成する受信回路を備え、
前記受信回路は、
前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出し、第1検出信号を出力する第1検出部と、
前記第1検出部が前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第2信号の前記第1信号レベルから前記第2信号レベルへの遷移を検出し、第2検出信号を出力する第2検出部と、
前記第1検出部から出力された第1検出信号と、前記第2検出部から出力された第2検出信号に基づいて前記出力信号を生成する出力信号生成回路と、を有する
電源インタフェース。
【請求項2】
前記第1検出部及び前記第2検出部は、同一の回路構成を有する
請求項1に記載の電源インタフェース。
【請求項3】
前記出力信号生成回路は、
前記第1検出部より前記第1検出信号が入力されることで出力が前記第2信号レベルにセットされ、前記第2検出部より前記第2検出信号が入力されることで出力が前記第1信号レベルにリセットされるラッチ回路により構成される
請求項1又は2に記載の電源インタフェース。
【請求項4】
前記第1検出部は、接地電源と前記ラッチ回路のセット端子との間に接続され、前記第1信号に応じて導通状態が切り替わる第1スイッチング素子を有し、
前記第2検出部は、接地電源と前記ラッチ回路のリセット端子との間に接続され、前記第2信号に応じて導通状態が切り替わる第1スイッチング素子を有する
請求項3に記載の電源インタフェース。
【請求項5】
前記第1検出部は、前記第2信号を反転する第1反転回路と、前記第1スイッチング素子と前記ラッチ回路の前記セット端子との間に接続され、前記第1反転回路の出力に応じて導通状態が切り替わる第3スイッチング素子を有し、
前記第2検出部は、前記第1信号を反転する第2反転回路と、前記第2スイッチング素子と前記ラッチ回路の前記リセット端子との間に接続され、前記第2反転回路の出力に応じて導通状態が切り替わる第4スイッチング素子を有する
請求項4に記載の電源インタフェース。
【請求項6】
前記出力信号生成回路は、クロスカップルされたインバータを有する
請求項1乃至5のうちいずれか1項に記載の電源インタフェース。
【請求項7】
前記送信回路は、ホールド信号に基づいて、前記第1信号及び前記第2信号に関わらず、固定信号レベルを前記受信回路に出力する
請求項1乃至6のうちいずれか1項に記載された電源インタフェース。
【請求項8】
請求項1乃至7のうちいずれか1項に記載の電源インタフェースを備えた集積回路。
【請求項9】
入力信号に基づいた信号パターンを有する第1信号と、前記第1信号と相補的な信号パターンを有する第2信号とを受信する受信回路であって、
前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出して第1検出信号を出力する第1検出部と、
前記第1検出部が前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第2信号の前記第1信号レベルから前記第2信号レベルへの遷移を検出し、第2検出信号を出力する第2検出部と、
前記第1検出部から出力された第1検出信号と、前記第2検出部から出力された第2検出信号に基づいて出力信号を生成する出力信号生成回路と、を有する受信回路。
【請求項10】
送信側から入力信号に基づいた信号パターンを有する第1信号と、前記第1信号と相補的な信号パターンを有する第2信号とを送信し、
受信側において、前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出して第1検出信号を生成し、
受信側において、前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第2信号の前記第1信号レベルから前記第2信号レベルへの遷移を検出して第2検出信号を生成し、
前記第1検出信号及び前記第2検出信号に基づいて出力信号を生成する信号伝送方法。
【請求項1】
入力信号に基づいた信号パターンを有する第1信号と、前記第1信号の相補信号である第2信号とを送信する送信回路と、
前記送信回路から送信された前記第1信号及び前記第2信号に基づいて出力信号を生成する受信回路を備え、
前記受信回路は、
前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出し、第1検出信号を出力する第1検出部と、
前記第1検出部が前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第2信号の前記第1信号レベルから前記第2信号レベルへの遷移を検出し、第2検出信号を出力する第2検出部と、
前記第1検出部から出力された第1検出信号と、前記第2検出部から出力された第2検出信号に基づいて前記出力信号を生成する出力信号生成回路と、を有する
電源インタフェース。
【請求項2】
前記第1検出部及び前記第2検出部は、同一の回路構成を有する
請求項1に記載の電源インタフェース。
【請求項3】
前記出力信号生成回路は、
前記第1検出部より前記第1検出信号が入力されることで出力が前記第2信号レベルにセットされ、前記第2検出部より前記第2検出信号が入力されることで出力が前記第1信号レベルにリセットされるラッチ回路により構成される
請求項1又は2に記載の電源インタフェース。
【請求項4】
前記第1検出部は、接地電源と前記ラッチ回路のセット端子との間に接続され、前記第1信号に応じて導通状態が切り替わる第1スイッチング素子を有し、
前記第2検出部は、接地電源と前記ラッチ回路のリセット端子との間に接続され、前記第2信号に応じて導通状態が切り替わる第1スイッチング素子を有する
請求項3に記載の電源インタフェース。
【請求項5】
前記第1検出部は、前記第2信号を反転する第1反転回路と、前記第1スイッチング素子と前記ラッチ回路の前記セット端子との間に接続され、前記第1反転回路の出力に応じて導通状態が切り替わる第3スイッチング素子を有し、
前記第2検出部は、前記第1信号を反転する第2反転回路と、前記第2スイッチング素子と前記ラッチ回路の前記リセット端子との間に接続され、前記第2反転回路の出力に応じて導通状態が切り替わる第4スイッチング素子を有する
請求項4に記載の電源インタフェース。
【請求項6】
前記出力信号生成回路は、クロスカップルされたインバータを有する
請求項1乃至5のうちいずれか1項に記載の電源インタフェース。
【請求項7】
前記送信回路は、ホールド信号に基づいて、前記第1信号及び前記第2信号に関わらず、固定信号レベルを前記受信回路に出力する
請求項1乃至6のうちいずれか1項に記載された電源インタフェース。
【請求項8】
請求項1乃至7のうちいずれか1項に記載の電源インタフェースを備えた集積回路。
【請求項9】
入力信号に基づいた信号パターンを有する第1信号と、前記第1信号と相補的な信号パターンを有する第2信号とを受信する受信回路であって、
前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出して第1検出信号を出力する第1検出部と、
前記第1検出部が前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第2信号の前記第1信号レベルから前記第2信号レベルへの遷移を検出し、第2検出信号を出力する第2検出部と、
前記第1検出部から出力された第1検出信号と、前記第2検出部から出力された第2検出信号に基づいて出力信号を生成する出力信号生成回路と、を有する受信回路。
【請求項10】
送信側から入力信号に基づいた信号パターンを有する第1信号と、前記第1信号と相補的な信号パターンを有する第2信号とを送信し、
受信側において、前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出して第1検出信号を生成し、
受信側において、前記第1信号の第1信号レベルから第2信号レベルへの遷移を検出するのに要する検出時間と同じ検出時間で、前記第2信号の前記第1信号レベルから前記第2信号レベルへの遷移を検出して第2検出信号を生成し、
前記第1検出信号及び前記第2検出信号に基づいて出力信号を生成する信号伝送方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2011−55261(P2011−55261A)
【公開日】平成23年3月17日(2011.3.17)
【国際特許分類】
【出願番号】特願2009−202492(P2009−202492)
【出願日】平成21年9月2日(2009.9.2)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
【公開日】平成23年3月17日(2011.3.17)
【国際特許分類】
【出願日】平成21年9月2日(2009.9.2)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
[ Back to top ]