電源装置、及びこれを用いた液晶表示装置
【課題】 オペアンプ回路１、２から成るウインドウコンパレータを用いた液晶駆動電源装置に於いて、オペアンプ回路が持つオフセットの影響でウインドウがキャンセルされ、出力バッファ５を構成するＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００に貫通電流が流れることを防止する。
【解決手段】 ＰチャネルＭＯＳトランジスタＱ１００がオン状態のときにＮチャネルＭＯＳトランジスタＱ２００のゲートを接地レベルに落とし、これによってＮチャネルＭＯＳトランジスタＱ２００をオフ状態にする貫通電流防止用トランジスタ３（ＮチャネルＭＯＳトランジスタＱ３００）を設ける。
【解決手段】 ＰチャネルＭＯＳトランジスタＱ１００がオン状態のときにＮチャネルＭＯＳトランジスタＱ２００のゲートを接地レベルに落とし、これによってＮチャネルＭＯＳトランジスタＱ２００をオフ状態にする貫通電流防止用トランジスタ３（ＮチャネルＭＯＳトランジスタＱ３００）を設ける。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電源ノードに印加される電源電圧と接地ノードに印加される接地電圧との間の中間電圧を発生させる構成の電源装置に係るものであり、更に述べるならば、液晶表示駆動装置に駆動用電源電圧を供給する液晶駆動電源装置に用いて特に好適な電源装置に関するものである。
【０００２】
【従来の技術】図８に一般的な液晶表示装置のブロック構成図を示す。図において、４５００は液晶パネル、４１００はＹドライバ、４２００はＸドライバ、４３００は制御回路、４４００は、前記Ｙドライバ４１００及びＸドライバ４２００に駆動用基準電源を供給する電源回路である。
【０００３】図９に、抵抗分割により基準電源を出力する従来の電源回路の一例を示す。この回路は、複数のブリーダ抵抗Ｒ１、Ｒ２、…、Ｒｎにより、電源（ＶＥＥ）−接地（ＧＮＤ）間を分割し、例えば、基準電源電圧Ｖ０〜Ｖ４を得るよう構成されている。
【０００４】また、図１０に示すように、抵抗分割した後、オペアンプ回路を介してインピーダンス変換を行い、各分圧電圧を安定化した後、出力する構成のものもある。この構成においては、画素数が多くなると負荷容量が大きくなり、液晶駆動用電源のインピーダンスが高いと液晶出力波形にノイズがのり、その結果、表示品位が低下するのを、オペアンプを介して低インピーダンス化を図ることにより、未然に防ぐことを目的としているものである。
【０００５】上記の何れの回路構成に於いても、基準電源電圧の安定化を図るためには、ブリーダ抵抗の抵抗値を小さくすることが望ましいが、そのことは、電源回路における消費電力の増大を招く。また、図１０の電源回路においては、オペアンプで液晶表示用に充分な給電量を確保しようとした場合、オペアンプ回路内の定電流回路に流れる電流を、ある程度、大きくしなければならず、このことが、低消費電力化の大きな妨げとなっていた。上記オペアンプ回路の一般的な回路構成例を図１１に示す。
【０００６】そこで、基本構成として図９の構成を採用しながら、ブリーダ抵抗の抵抗値を高くしても、出力電圧の安定化を図ることが可能な電源回路が特開昭５５−１４６４８７号公報において開示されている。
【０００７】図１２に、上記特開昭５５−１４６４８７の電源回路を示す。この回路は、高抵抗により分圧電圧を得ると共に、許容値を超える電圧変動を検出し、ＭＯＳトランジスタにより上記変動を抑えようとするものである。
【０００８】図において、Ｅは電源である。直列抵抗Ｒ１〜Ｒ３は、電源電圧（−Ｅ＝−Ｖ３）を３等分した中間電圧（−Ｖ１、−Ｖ２）を生成する抵抗分圧回路である。上記分圧電圧（−Ｖ１、−Ｖ２）を中心として、各々変動許容値を設定する基準電圧（−ＶＨ１、−ＶＬ１）、（−ＶＨ２、−ＶＬ２）を直列抵抗Ｒ４〜Ｒ８による分圧回路で生成する（−ＶＨ１（２）＝−Ｖ１（２）＋△Ｖ、−ＶＬ１（２）＝−Ｖ１（２）−△Ｖ；△Ｖは変動許容値）。
【０００９】そして、上記基準電圧−ＶＨ１を反転入力（−）に印加し、分圧電圧（−Ｖ１）を非反転入力（＋）に印加したオペアンプ回路１と、この出力で制御される、分圧出力点と電源電圧（−Ｖ３）との間に接続されたＮチャネルＭＯＳトランジスタＱ２とを設け、前記出力電圧（−Ｖ１）の上記基準電圧（−ＶＨ１）を超える変動に対して、ＭＯＳトランジスタＱ２をオンさせることにより、正方向に許容値を超える出力変動を抑える。
【００１０】一方、上記基準電圧−ＶＬ１を反転入力（−）に印加し、分圧電圧（−Ｖ１）を非反転入力（＋）に印加したオペアンプ回路２と、この出力で制御される、分圧出力点と接地電位（Ｖ０）との間に接続されたＰチャネルＭＯＳトランジスタＱ１とを設け、前記出力電圧（−Ｖ１）の上記基準電圧（−ＶＬ１）を超える変動に対して、ＭＯＳトランジスタＱ１をオンさせることにより、負方向に許容値を超える出力変動を抑える。
【００１１】上記出力電圧（−Ｖ２）の変動に対しても同様の構成により許容値を超える変動を防止する。すなわち、上記基準電圧−ＶＨ２を反転入力（−）に印加し、分圧電圧（−Ｖ２）を非反転入力（＋）に印加したオペアンプ回路３と、この出力で制御される、分圧出力点と電源電圧（−Ｖ３）との間に接続されたＮチャネルＭＯＳトランジスタＱ４とを設け、前記出力電圧（−Ｖ２）の上記基準電圧（−ＶＨ２）を超える変動に対して、ＭＯＳトランジスタＱ４をオンさせることにより、正方向に許容値を超える出力変動を抑える。
【００１２】一方、上記基準電圧−ＶＬ２を反転入力（−）に印加し、分圧電圧（−Ｖ２）を非反転入力（＋）に印加したオペアンプ回路４と、この出力で制御される、分圧出力点と接地電位（Ｖ０）との間に接続されたＰチャネルＭＯＳトランジスタＱ３とを設け、前記出力電圧（−Ｖ２）の上記基準電圧（−ＶＬ２）を超える変動に対して、ＭＯＳトランジスタＱ３をオンさせることにより、負方向に許容値を超える出力変動を抑える。
【００１３】これにより、出力電圧（−Ｖ１及び−Ｖ２）の変動は、許容電圧幅２・△Ｖ内に抑えられものである。
【００１４】なお、基準電圧発生回路の出力インピーダンスは、オペアンプ出力が低インピーダンスであるため、高インピーダンスであっても問題ないことにより、直列抵抗Ｒ４〜Ｒ８は高抵抗により構成でき、この部分の消費電流も極めて小さく抑えることができるものである。また、オペアンプ回路は、許容値を超える出力変動時にのみダイナミック駆動されること等により、その消費電流も極めて小さい。更に、ＰチャネルＭＯＳトランジスタＱ１及びＮチャネルＭＯＳトランジスタＱ２、また、ＰチャネルＭＯＳトランジスタＱ３及びＮチャネルＭＯＳトランジスタＱ４が同時にオンとなることもなく、貫通電流の発生を防ぐことが可能である。
【００１５】以上により、低消費電力で、且つ、その出力電圧も安定な電源回路が提供されるものである。
【００１６】
【発明が解決しようとする課題】しかしながら、上記従来技術に於いては、回路構成素子の特性ばらつきに起因する、以下に示す問題点があった。
【００１７】該問題点について、以下に説明する。図１１R>１および図１３を用いて説明を行うものとする。なお、図１３は、上記図１２と同様の構成による電源回路の一部分を示し、例えば基準電源電圧Ｖ４を発生するように構成されているものとする。
【００１８】図１３において、通常、図１１に示す一般的なオペアンプ回路は、差動入力トランジスタ（＋）、（−）のしきい値電圧差（△Ｖｔｈ）によって生じるオフセット電圧（（差動入力＋）−（差動入力−））を持っている。このオフセット電圧は、例えば、プロセス製造段階に於ける、トランジスタのゲート領域のシリコン基板への不純物のイオン注入バラツキによって発生する。
【００１９】例えば、図１３に示したオペアンプ回路において、２個のオペアンプ回路１および２が持つオフセット電圧が、同一方向へばらついた場合は、特に問題とならないが、２個のオペアンプ回路１および２が持つオフセット電圧の総和が、基準電圧発生回路４内のブリーダ抵抗で発生されるウインドウ幅電圧（Ｖａ−Ｖｂ）を打ち消す方向にばらついた場合、すなわち、下記の表１に示すように、それぞれのオフセット電圧が逆方向にばらついた場合は、ウインドウ幅が小さくなり、出力バッファ部５のＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００とが、同時にオンし易くなるため、貫通電流が、より流れ易くなり、その結果、出力電圧が不安定となるため、期待値の出力レベルに対して、その出力レベルが低下し、例えば、電源投入時、液晶表示画面が立ち上がらない等の問題があった。
【００２０】
【表１】
表１は、ウインドウ幅電圧を１００ｍＶに設定したが、オフセット電圧が逆方向にばらついたため、ウインドウ幅電圧が６０ｍＶと狭くなってしまった場合を示している。更に、ウインドウ幅電圧が無くなると、トランジスタＱ１００とＱ２００とが同時にオンする状態となる。
【００２１】本発明は、従来技術に於ける上記問題点を解決できる電源装置を得るべく成されたものである。
【００２２】
【課題を解決するための手段】本発明の電源装置は、電源ノードに印加される電源電圧と接地ノードに印加される接地電圧との間の中間電圧を発生させる構成の電源装置であって、上記電源ノードと上記接地ノードとの間に接続された基準電圧発生用の複数の抵抗により、上記中間電圧の変動許容範囲の上限値及び下限値となる上限基準電圧及び下限基準電圧を発生させる基準電圧発生手段と、上記中間電圧と、上記上限基準電圧および下限基準電圧とを比較し、比較結果を出力する電圧比較手段と、上記電源ノードおよび接地ノードと上記中間電圧出力ノードとの間に、それぞれ接続され、上記電圧比較手段の出力によって導通制御されて、上記中間電圧の上記上限または下限基準電圧を超える変動を防止する一対のスイッチング手段とを有して成る電源装置に於いて、上記一対のスイッチング手段を介して、上記電源ノードと接地ノード間に生じる貫通電流を抑制するための貫通電流抑制手段を設けて成ることを特徴とするものである。
【００２３】また、本発明の電源装置は、上記電源装置に於いて、上記電圧比較手段は、差動増幅回路とソースホロワ回路とで構成され、上記一対のスイッチング手段は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの直列回路で構成され、上記各々の回路部の電流経路に、それぞれＭＯＳトランジスタから成るスイッチング手段が設けられ、該各スイッチング手段は、外部から供給される制御信号により導通・遮断が制御されることを特徴とするものである。
【００２４】更に、本発明に係る液晶表示装置は、液晶パネルと、該液晶パネルに駆動信号を出力する液晶表示駆動装置と、該液晶表示駆動装置に駆動用電源電圧を供給する電源装置とを含んで構成される液晶表示装置に於いて、その電源装置として、上記の各電源装置を用いて成ることを特徴とするものである。
【００２５】かかる本発明の電源装置によれば、貫通電流抑制手段により、出力電圧変動防止用の一対のスイッチング手段に生じる貫通電流を抑制することができる。したがって、出力電圧を、より高精度に安定化することが可能となるとともに、消費電力のより一層の低減化を達成することができるものである。
【００２６】また、本発明の液晶表示装置によれば、高表示品位を有するとともに、低消費電力の液晶表示装置を提供することができるものである。
【００２７】
【発明の実施の形態】以下、実施形態に基づいて本発明を詳細に説明する。
【００２８】図１は、本発明の第１の実施形態の液晶駆動用電源装置の要部構成を示す構成図である。図に示す通り、図１２（図１３）に示す従来回路の構成を基本構成として有し、この回路構成に、貫通電流防止用トランジスタ３（ＮチャネルＭＯＳトランジスタ３００）を付加した構成となっているものである。なお、図１は、本実施形態の電源装置の一部分を示しているものであり、発生させる中間電圧の個数に応じて、同様の構成の回路が複数個設けられる構成となっているものであることは言うまでもない。
【００２９】以下、詳細に説明する。この回路は、複数のブリーダ抵抗で構成され、所定のウインドウ幅電圧を規定する各基準電圧Ｖｎａ、Ｖｎｂを発生させる基準電圧発生回路４と、２つのオペアンプ回路１及び２と、ＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００とから成る出力バッファ５と、ＮチャネルＭＯＳトランジスタＱ３００により構成される貫通電流防止用トランジスタ３とにより構成されている。
【００３０】ＰチャネルＭＯＳトランジスタＱ１００のソースは電源ＶＥＥに、ＮチャネルＭＯＳトランジスタＱ２００のソースはＧＮＤに接続されており、また、ＰチャネルＭＯＳトランジスタＱ１００およびＮチャネルＭＯＳトランジスタＱ２００のゲートは、それぞれ、オペアンプ回路２および１の出力に接続されている。また、ＰチャネルＭＯＳトランジスタＱ１００及びＮチャネルＭＯＳトランジスタＱ２００のドレインは共に中間電圧出力端子Ｖｎに接続されており、更に、該出力端子Ｖｎはオペアンプ回路１及び２の一方の非反転入力端子（＋）に接続されている。また、オペアンプ回路１及び２の他方の反転入力端子（−）は、それぞれ、基準電圧発生回路４内のウインドウ幅電圧発生用ブリーダ抵抗の両端の各基準電圧発生端子ＶｎａおよびＶｎｂに接続されている。
【００３１】貫通電流防止用トランジスタ３を構成するＮチャネルＭＯＳトランジスタＱ３００のソースはＧＮＤに接続され、ゲートは、以下で説明するオペアンプ回路２内の差動増幅回路２０の出力に接続され、ドレインは、出力バッファ５のＮチャネルＭＯＳトランジスタＱ２００のゲートとオペアンプ回路１の出力とに接続される構成となっている。
【００３２】図２は、上記図１の回路構成をトランジスタレベルで示した回路構成図であり、以下、図２の回路について、その構成と動作を説明する。
【００３３】オペアンプ回路１および２は、それぞれ、差動増幅回路２０と出力バッファ３０とを含んで構成された、同一構成のものである。オペアンプ回路１および２には、反転入力端子（−）および非反転入力端子（＋）と、バイアス入力端子ＢＩＡＳと、出力端子ＯＵＴとが設けられている。差動増幅回路２０は、ＰチャネルＭＯＳトランジスタを差動対とする差動増幅回路であり、ＰチャネルＭＯＳトランジスタＴｐ１、Ｔｐ２およびＴｐ３と、ＮチャネルＭＯＳトランジスタＴｎ１およびＴｎ２とを含んで構成される。なお、本明細書に於いては、以後、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを、単に「トランジスタ」と称することがある。
【００３４】トランジスタＴｐ１のゲートは反転入力端子（−）に接続され、反転入力電圧として、前記ＶｎａまたはＶｎｂの基準電圧が供給される。トランジスタＴｐ２のゲートは非反転入力端子（＋）に接続され、出力バッファ５の出力端子Ｖｎより出力される中間電圧が供給される。トランジスタＴｎ１およびＴｎ２は、トランジスタＴｐ１およびＴｐ２の能動負荷であり、それぞれのソースは接地（ＧＮＤ）されている。トランジスタＴｐ３のゲートは、バイアス入力端子ＢＩＡＳに接続されており、予め定める電圧レベルのバイアス電圧が与えられる。トランジスタＴｐ３のソースは電源ＶＥＥに接続されており、ドレインはトランジスタＴｐ１およびＴｐ２の各ソースに共通に接続されている。このトランジスタＴｐ３は、トランジスタＴｐ１およびＴｐ２に適当なバイアス電流を与えるための定電流源である。
【００３５】出力バッファ３０においては、出力トランジスタＴｎ３のゲートに差動増幅回路２０におけるトランジスタＴｐ２のドレインの電位が与えられる。出力トランジスタＴｎ３のソースには接地電圧が与えられ、前記ドレイン電圧に基づいて電流が流れる。この電流は、それぞれ、出力端子ＯＵＴを介して、出力バッファ５のＮチャネルＭＯＳトランジスタＱ２００またはＰチャネルＭＯＳトランジスタＱ１００のゲートへと与えられる。なお、トランジスタＴｐ４は、定電流源負荷として動作する。また、トランジスタＴｎ３のゲート−ドレイン間に接続されるコンデンサは位相補償用のものである。
【００３６】以上に説明したオペアンプ回路の構成並びに動作は既知のものである。
【００３７】貫通電流防止用トランジスタ３を構成するＮチャネルＭＯＳトランジスタＱ３００のゲートには、オペアンプ回路２を構成する出力バッファ３０のトランジスタＴｎ３のゲートと同じく、オペアンプ回路２を構成する差動増幅回路２０のトランジスタＴｐ２のドレインの電位が与えられる構成となっている。
【００３８】以下、前記オペアンプ回路の動作について説明する。
【００３９】非反転入力端子に入力された出力電圧Ｖｎの電圧レベルに応じてトランジスタＴｐ２に流れる電流量が制御される。また、反転入力端子の電圧Ｖｎａの電圧レベルによって、トランジスタＴｐ１からトランジスタＴｎ１とＴｎ２で構成されるカレントミラー回路を介して流れる電流量を制御することで、出力トランジスタＴｎ３に流れる電流量が変化する。例えば、反転入力端子の電圧Ｖｎａの電圧レベルに対して非反転入力端子の電圧Ｖｎの電圧レベルが高い場合は（Ｖｎａ＜Ｖｎ）、出力トランジスタＴｎ３に流れる電流が減少する。また、反転入力端子の電圧Ｖｎａの電圧レベルに対して非反転入力端子の電圧Ｖｎの電圧レベルが低い場合は（Ｖｎａ＞Ｖｎ）、出力トランジスタＴｎ３に流れる電流が増加する。出力トランジスタＴｎ３に流れる電流は、バイアス入力端子ＢＩＡＳからのバイアス電圧によってトランジスタＴｐ４に流れる負荷電流と比較され、この比較結果に基づいて、出力端子ＯＵＴから出力される電圧が変化する。
【００４０】以上が、前記オペアンプ回路の動作説明である。そして、従来回路と同様に、出力電圧Ｖｎに対し、該出力電圧Ｖｎが変化しない場合は出力バッファ５のＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００はオンしないため電流は流れないが、上記基準電圧Ｖｎａを超える変動に対して、出力バッファ５のＮチャネルＭＯＳトランジスタＱ２００をオンさせることにより、正方向に許容値を超える出力変動を抑える。
【００４１】一方、出力電圧Ｖｎに於ける上記基準電圧Ｖｎｂを超える変動に対しては、出力バッファ５のＰチャネルＭＯＳトランジスタＱ１００をオンさせることにより、負方向に許容値を超える出力変動を抑える。
【００４２】しかしながら、前述の［発明が解決しようとする課題］の項でも述べた通り、２個のオペアンプ回路１および２のオフセット電圧の総和が、基準電圧発生回路４のブリーダ抵抗で発生されるウインドウ幅電圧（Ｖｎａ−Ｖｎｂ）を打ち消す方向にばらついた場合は、出力バッファ５のＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００とが、同時に、よりオンし易くなるため貫通電流が流れ易くなる。
【００４３】本実施形態は、上記従来の回路構成を基に、貫通電流を防止するため貫通電流防止用トランジスタ３を付加した構成となっている。
【００４４】次に、この貫通電流防止用トランジスタ３の構成、並びに動作について説明する。
【００４５】貫通電流防止用トランジスタ３はＮチャネルＭＯＳトランジスタＱ３００で構成され、トランジスタＱ３００において、そのソースは接地（ＧＮＤ）され、ゲートはオペアンプ回路２内のトランジスタＴｐ２のドレインに接続され、ドレインにはオペアンプ回路１内の出力ＯＵＴの電位が与えられる構成となっている。
【００４６】この貫通電流防止用トランジスタ３は、出力バッファ５を構成するトランジスタＱ１００とＱ２００とが同時にオンしないように、トランジスタＱ１００がオンしている時は、トランジスタＱ２００をオフするように動作するものである。
【００４７】オペアンプ回路２のＯＵＴ端子がゲートに接続されているトランジスタＱ１００がオン状態（すなわち、オペアンプ回路２のトランジスタＴｎ３がオン状態であり、Ｔｐ４及びＴｎ３に電流が流れている状態）の時、同じＬＳＩチップ内であり特性も似ているＮチャンネルＭＯＳトランジスタＱ３００のゲートもトランジスタＴｎ３のゲートと同じ電位であることから同様にオンする。そして、トランジスタＱ３００がオンすることにより、トランジスタＱ２００のゲートとオペアンプ回路１のＯＵＴ端子の電位を接地レベルにする。これにより、ＮチャンネルＭＯＳトランジスタＱ２００は強制的にオフ状態となり、トランジスタＱ１００とＱ２００とは同時にオンすることはなく、よって、不要な貫通電流の発生を防ぐことができるものである。
【００４８】以上に説明したように、本実施形態によれば、２個のオペアンプ回路１、２が持つオフセット電圧の総和が、基準電圧発生回路４内のブリーダ抵抗で発生されるウインド幅電圧（Ｖｎａ−Ｖｎｂ）を打ち消す消す方向にばらついた場合においても、貫通電流防止用トランジスタ３により出力バッファ５におけるＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００とによる貫通電流の発生を防ぐことが可能である。これにより、低消費電力で、且つ、その出力電圧も安定な液晶駆動用電源回路が提供されるものである。
【００４９】以上で、本発明の第１の実施形態についての説明を終わる。
【００５０】次に、本発明の第２の実施形態について説明する。
【００５１】図３は、本発明の第２の実施形態の液晶駆動用電源装置の要部構成を示す構成図、図４は、図３の回路構成をトランジスタレベルで示した回路構成図である。
【００５２】図に示すように、差動増幅回路２０と、出力バッファ（ソースホロワ回路）３０と、ＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００とから成る出力バッファ５の各々の回路構成部の電流経路に、ＭＯＳトランジスタから成るスイッチング手段が設けられ、上記各スイッチング手段は、外部から供給される制御信号ＣＯＮＴ・ＣＯＮＴＢにより導通・遮断できる構成とし、動作不要時における無駄な電力消費を防止できる構成となっている。すなわち、この第２の実施形態は、制御信号ＣＯＮＴ（ＣＯＮＴＢは、信号ＣＯＮＴの反転信号）を追加して、外部から、この制御信号ＣＯＮＴにより、オペアンプ回路１及び２、出力バッファ５の電流経路を導通もしくは遮断するものである。この実施形態では、制御信号ＣＯＮＴがハイレベルの時、回路は通常動作を行い、ＣＯＮＴがロウレベルの時、回路内の電流経路を遮断することになる。
【００５３】なお、この制御信号ＣＯＮＴ及びＣＯＮＴＢは共通信号として、出力電圧Ｖｎ（ｎ＝０、１、２、３、…）を発生する回路全てに供給される。
【００５４】先の第１の実施形態の回路構成に、定電流源を切り離すため、トランジスタＴｐ３、Ｔｐ４、Ｑ１００のドレイン側にＰチャンネルＭＯＳトランジスタＴｐ１００、Ｔｐ１０１、Ｔｐ１０２を挿入し、これらトランジスタのゲートには制御信号ＣＯＮＴＢが入力されている。ＣＯＮＴＢをハイレベル（ＣＯＮＴがロウレベル）にすると、トランジスタＴｐ１００、Ｔｐ１０１、Ｔｐ１０２がオフ状態となり、回路を流れる電流は遮断される。
【００５５】これで十分であるが、更に、トランジスタＴｎ３のゲートにＮチャネルＭＯＳトランジスタＴｎ１００を、また、トランジスタＱ２００のドレイン側にＮチャネルＭＯＳトランジスタＴｎ１０１を挿入し、トランジスタＴｎ１００のゲートには制御信号ＣＯＮＴＢを、一方、トランジスタＴｎ１０１のゲートには制御信号ＣＯＮＴを入力してもよい。これにより、回路内の電流経路を完全に遮断することができる。すなわち、ＣＯＮＴがロウレベル（ＣＯＮＴＢがハイレベル）時に、トランジスタＴｎ１０１がオフ状態となり、出力バッファ５の電流経路は遮断され、一方、トランジスタＴｎ１００はオン状態となり、トランジスタＴｎ３のゲートを接地レベルにすることで、トランジスタＴｎ３をオフ状態にし、出力バッファ３０の電流経路を遮断する。
【００５６】これにより、制御信号ＣＯＮＴ及びこの反転信号であるＣＯＮＴＢにより、差動増幅器２０、出力バッファ回路（ソースホロア回路）３０及び出力バッファ回路５の各々の回路構成部の電流経路の導通もしくは遮断を制御することができ、動作不要時における無駄な電力消費を防止することができる。
【００５７】以上で、第２の実施形態についての説明を終わる。
【００５８】次に、本発明の第３の実施形態について説明する。
【００５９】図５は、本発明の第３の実施形態の液晶駆動用電源装置の要部構成を示す構成図、図６は、図５の回路構成をトランジスタレベルで示した回路構成図である。
【００６０】本実施形態の電源回路は、複数のブリーダ抵抗で構成され、所定のウインドウ幅電圧を規定する各基準電圧（Ｖｎａ、Ｖｎｂ）を発生させる基準電圧発生回路１４と、２つのオペアンプ回路１１及び１２と、ＰチャネルＭＯＳトランジスタＱ４００とＮチャネルＭＯＳトランジスタＱ５００とから成る出力バッファ１５と、ＰチャネルＭＯＳトランジスタＱ６００により構成される貫通電流防止用トランジスタ１３とにより構成されている。
【００６１】ＰチャネルＭＯＳトランジスタＱ４００のソースは電源ＶＥＥに、ＮチャネルＭＯＳトランジスタＱ５００のソースはＧＮＤに接続されており、また、ＰチャネルＭＯＳトランジスタＱ４００およびＮチャネルＭＯＳトランジスタＱ５００のゲートは、それぞれ、オペアンプ回路１１および１２の出力に接続されている。また、ＰチャネルＭＯＳトランジスタＱ４００及びＮチャネルＭＯＳトランジスタＱ５００のドレインは共に中間電圧出力端子Ｖｎに接続されており、また、該出力端子Ｖｎはオペアンプ回路１及び２の一方の非反転入力端子（＋）に接続されている。また、オペアンプ回路１１及び１２の他方の反転入力端子（−）は、それぞれ、基準電圧発生回路１４内のブリーダ抵抗の両端の各基準電圧発生端子ＶｎｂおよびＶｎａに接続されている。
【００６２】貫通電流防止用トランジスタ１３を構成するＰチャネルＭＯＳトランジスタＱ６００のソースは電源ＶＥＥに接続され、ゲートはオペアンプ回路１２内の差動増幅回路２０の出力ＯＵＴに接続され、ドレインは出力バッファ１５のＰチャネルＭＯＳトランジスタＱ４００のゲートとオペアンプ回路１１の出力ＯＵＴとに接続される構成となっている。
【００６３】本実施形態は、上記第１の実施形態に於いて、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを置き換えた回路構成としているものである（Ｔｎｉ→Ｔｐ１ｉ、Ｔｐｉ→Ｔｎ１ｉ）。動作的には、図１および図２に示した第１の実施形態と基本的には同一であるので、詳細な説明は省略する。
【００６４】貫通電流防止用トランジスタ１３は、出力バッファ１５を構成するトランジスタＱ４００とＱ５００とが同時にオンしないように、トランジスタＱ５００がオンしている時は、トランジスタＱ４００をオフするように動作するものである。
【００６５】オペアンプ回路１２のＯＵＴ端子がゲートに接続されているトランジスタＱ５００がオン状態（すなわち、オペアンプ回路１２のトランジスタＴｐ１３がオン状態であり、Ｔｐ１３及びＴｎ１４に電流が流れている状態）の時、同じＬＳＩチップ内であり特性も似ているＰチャンネルＭＯＳトランジスタＱ６００もＴｐ１３のゲートと同じ電位であることから同様にオンする。そして、トランジスタＱ６００がオンすることにより、トランジスタＱ４００のゲートとオペアンプ回路１１のＯＵＴ端子の電位を電源電圧レベルにする。これにより、ＰチャンネルＭＯＳトランジスタＱ４００は強制的にオフ状態となり、トランジスタＱ４００とＱ５００とは同時にオンすることはなく、よって、不要な貫通電流の発生を防ぐことができるものである。
【００６６】以上で第３の実施形態についての説明を終わる。
【００６７】以上、第１の実施形態、第２の実施形態、及び第３の実施形態で説明した電源回路の出力Ｖｎ（ｎ＝０、１、２、３、…）は、先に説明した電源回路（図１２１２を参照）のように、出力段にブリーダ抵抗（図１２では、Ｒ１、Ｒ２、Ｒ３）を設置してもよいし、単に、出力端子Ｖｎと接地間に容量を設置して電圧を平坦化する構成でもよい。
【００６８】また、上記の説明は液晶表示装置を例に行ったが、本発明は、液晶表示装置に限らず他の表示装置の電源回路や一般の電源回路にも適用可能であることは言うまでもない。
【００６９】本発明によれば、不要な消費電流を削減可能であることから、特に携帯用機器で使用される表示駆動用等の電源回路に極めて有効である。
【００７０】
【発明の効果】以上詳細に説明したように、本発明によれば、貫通電流の発生を抑制できることにより、低消費電力で、且つ、その出力電圧も安定な電源回路が提供されるものである。
【００７１】本発明の効果は、以下の説明でさらに明らかとなる。近年、市場が拡大している携帯電話を例に説明する。
【００７２】携帯電話の表示機能は、年々拡張されており、これに使用される液晶表示パネルも大型化し、これに伴い制御回路やドライバ回路等の駆動回路の回路も増加している。これらの増大は消費電力の増加を伴い、電池駆動である携帯電話の電池に大きな負担をかけることになる。したがって、無駄な消費電流は極力削減することが必至となる。
【００７３】携帯電話は、その性格上、頻繁に電源をオン／オフする。オフ時には電池部と回路部の間のスイッチ部をオフにし、電流が流れないように遮断しているが、オフからオンに切り変えると、電池部と回路部が接続され、まず、昇圧回路により電池電圧は昇圧され、その昇圧された電圧は、先に説明した基準電圧発生回路４の電源電圧ＶＥＥとして入力され、後は先述の動作を行うことになる。
【００７４】ここで、図７に示すように、オフからオン（０からＶＥＥ）に立ち上がる際の遷移期間中、最初、設定のＶＥＥより電圧が低いためウィンドウ幅は当然狭い状態となる。このため、従来の電源回路では瞬間的に出力バッファ５のトランジスタＱ１００とＱ２００が同時にオン状態となり貫通電流が流れていた。携帯電話はオン／オフの切り換えが多いことから、この遷移状態時の貫通電流による電池の消耗への影響は無視できないものであった。
【００７５】本発明は、この貫通電流をなくすことで低消費電力化を図り、電池駆動でも長時間駆動可能な表示装置駆動用電源回路を提供することができるものである。
【００７６】また、第２の発明を用いて、例えば、制御信号ＣＯＮＴを、先の遷移期間中、ロウレベルにし、電源回路に流れる電流を遮断し、電源回路へ供給する電源電圧が安定した後、制御信号ＣＯＮＴをハイレベルにすることで、初期の電源立ち上がり時に於ける不要な消費電流を無くすことができる（図７参照）。
【００７７】本発明の電源回路により、瞬間的ではあるが大電流である貫通電流をなくすことは、昇圧された電源電圧の立ち上がりを迅速にし安定した電圧レベルに速やかに達することができることから、電源投入後の速やかな表示を実現できることになるものである。
【００７８】また、本発明による回路増加はほとんどなく、ＬＳＩチップサイズの増加やこれに伴うコストアップはないと共に、本電源回路を、例えば、液晶表示装置に於けるドライバ回路ＩＣや制御回路ＩＣ等に内蔵させ１チップ化することに対しても何ら問題はないものである。
【００７９】以上のように、本発明の効果は極めて大なるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の液晶駆動用電源装置の要部構成を示す構成図である。
【図２】図１の回路をトランジスタレベルで示した回路構成図である。
【図３】本発明の第２の実施形態の液晶駆動用電源装置の要部構成を示す構成図である。
【図４】図３の回路をトランジスタレベルで示した回路構成図である。
【図５】本発明の第３の実施形態の液晶駆動用電源装置の要部構成を示す構成図である。
【図６】図５の回路をトランジスタレベルで示した回路構成図である。
【図７】本発明の効果の説明に供する電圧・信号波形図である。
【図８】一般的な液晶表示装置のブロック構成図である。
【図９】抵抗分割により基準電源を出力する従来の電源回路の一例を示す回路図である。
【図１０】抵抗分割した後、オペアンプ回路を介して基準電源を出力する従来の電源回路の一例を示す回路図である。
【図１１】一般的なオペアンプ回路の構成をを示す回路図である。
【図１２】特開昭５５−１４６４８７号公報に開示される電源回路を示す回路図である。
【図１３】基準電源Ｖ４の電源回路部分を示す回路図である。
【符号の説明】
１、２ オペアンプ回路
３ 貫通電流防止用トランジスタ
４ 基準電圧発生回路
５ 出力バッファ
Ｑ１００ ＰチャネルＭＯＳトランジスタ
Ｑ２００、Ｑ３００ ＮチャネルＭＯＳトランジスタ
２０ 差動増幅回路
３０ 出力バッファ（ソースホロア回路）
Ｔｐ１００、Ｔｐ１０１、Ｔｐ１０２ ＰチャネルＭＯＳトランジスタ
Ｔｎ１００、Ｔｎ１０１ ＮチャネルＭＯＳトランジスタ
１１、１２ オペアンプ回路
１３ 貫通電流防止用トランジスタ
１４ 基準電圧発生回路
１５ 出力バッファ
Ｑ４００、Ｑ６００ ＰチャネルＭＯＳトランジスタ
Ｑ５００ ＮチャネルＭＯＳトランジスタ
【０００１】
【発明の属する技術分野】本発明は、電源ノードに印加される電源電圧と接地ノードに印加される接地電圧との間の中間電圧を発生させる構成の電源装置に係るものであり、更に述べるならば、液晶表示駆動装置に駆動用電源電圧を供給する液晶駆動電源装置に用いて特に好適な電源装置に関するものである。
【０００２】
【従来の技術】図８に一般的な液晶表示装置のブロック構成図を示す。図において、４５００は液晶パネル、４１００はＹドライバ、４２００はＸドライバ、４３００は制御回路、４４００は、前記Ｙドライバ４１００及びＸドライバ４２００に駆動用基準電源を供給する電源回路である。
【０００３】図９に、抵抗分割により基準電源を出力する従来の電源回路の一例を示す。この回路は、複数のブリーダ抵抗Ｒ１、Ｒ２、…、Ｒｎにより、電源（ＶＥＥ）−接地（ＧＮＤ）間を分割し、例えば、基準電源電圧Ｖ０〜Ｖ４を得るよう構成されている。
【０００４】また、図１０に示すように、抵抗分割した後、オペアンプ回路を介してインピーダンス変換を行い、各分圧電圧を安定化した後、出力する構成のものもある。この構成においては、画素数が多くなると負荷容量が大きくなり、液晶駆動用電源のインピーダンスが高いと液晶出力波形にノイズがのり、その結果、表示品位が低下するのを、オペアンプを介して低インピーダンス化を図ることにより、未然に防ぐことを目的としているものである。
【０００５】上記の何れの回路構成に於いても、基準電源電圧の安定化を図るためには、ブリーダ抵抗の抵抗値を小さくすることが望ましいが、そのことは、電源回路における消費電力の増大を招く。また、図１０の電源回路においては、オペアンプで液晶表示用に充分な給電量を確保しようとした場合、オペアンプ回路内の定電流回路に流れる電流を、ある程度、大きくしなければならず、このことが、低消費電力化の大きな妨げとなっていた。上記オペアンプ回路の一般的な回路構成例を図１１に示す。
【０００６】そこで、基本構成として図９の構成を採用しながら、ブリーダ抵抗の抵抗値を高くしても、出力電圧の安定化を図ることが可能な電源回路が特開昭５５−１４６４８７号公報において開示されている。
【０００７】図１２に、上記特開昭５５−１４６４８７の電源回路を示す。この回路は、高抵抗により分圧電圧を得ると共に、許容値を超える電圧変動を検出し、ＭＯＳトランジスタにより上記変動を抑えようとするものである。
【０００８】図において、Ｅは電源である。直列抵抗Ｒ１〜Ｒ３は、電源電圧（−Ｅ＝−Ｖ３）を３等分した中間電圧（−Ｖ１、−Ｖ２）を生成する抵抗分圧回路である。上記分圧電圧（−Ｖ１、−Ｖ２）を中心として、各々変動許容値を設定する基準電圧（−ＶＨ１、−ＶＬ１）、（−ＶＨ２、−ＶＬ２）を直列抵抗Ｒ４〜Ｒ８による分圧回路で生成する（−ＶＨ１（２）＝−Ｖ１（２）＋△Ｖ、−ＶＬ１（２）＝−Ｖ１（２）−△Ｖ；△Ｖは変動許容値）。
【０００９】そして、上記基準電圧−ＶＨ１を反転入力（−）に印加し、分圧電圧（−Ｖ１）を非反転入力（＋）に印加したオペアンプ回路１と、この出力で制御される、分圧出力点と電源電圧（−Ｖ３）との間に接続されたＮチャネルＭＯＳトランジスタＱ２とを設け、前記出力電圧（−Ｖ１）の上記基準電圧（−ＶＨ１）を超える変動に対して、ＭＯＳトランジスタＱ２をオンさせることにより、正方向に許容値を超える出力変動を抑える。
【００１０】一方、上記基準電圧−ＶＬ１を反転入力（−）に印加し、分圧電圧（−Ｖ１）を非反転入力（＋）に印加したオペアンプ回路２と、この出力で制御される、分圧出力点と接地電位（Ｖ０）との間に接続されたＰチャネルＭＯＳトランジスタＱ１とを設け、前記出力電圧（−Ｖ１）の上記基準電圧（−ＶＬ１）を超える変動に対して、ＭＯＳトランジスタＱ１をオンさせることにより、負方向に許容値を超える出力変動を抑える。
【００１１】上記出力電圧（−Ｖ２）の変動に対しても同様の構成により許容値を超える変動を防止する。すなわち、上記基準電圧−ＶＨ２を反転入力（−）に印加し、分圧電圧（−Ｖ２）を非反転入力（＋）に印加したオペアンプ回路３と、この出力で制御される、分圧出力点と電源電圧（−Ｖ３）との間に接続されたＮチャネルＭＯＳトランジスタＱ４とを設け、前記出力電圧（−Ｖ２）の上記基準電圧（−ＶＨ２）を超える変動に対して、ＭＯＳトランジスタＱ４をオンさせることにより、正方向に許容値を超える出力変動を抑える。
【００１２】一方、上記基準電圧−ＶＬ２を反転入力（−）に印加し、分圧電圧（−Ｖ２）を非反転入力（＋）に印加したオペアンプ回路４と、この出力で制御される、分圧出力点と接地電位（Ｖ０）との間に接続されたＰチャネルＭＯＳトランジスタＱ３とを設け、前記出力電圧（−Ｖ２）の上記基準電圧（−ＶＬ２）を超える変動に対して、ＭＯＳトランジスタＱ３をオンさせることにより、負方向に許容値を超える出力変動を抑える。
【００１３】これにより、出力電圧（−Ｖ１及び−Ｖ２）の変動は、許容電圧幅２・△Ｖ内に抑えられものである。
【００１４】なお、基準電圧発生回路の出力インピーダンスは、オペアンプ出力が低インピーダンスであるため、高インピーダンスであっても問題ないことにより、直列抵抗Ｒ４〜Ｒ８は高抵抗により構成でき、この部分の消費電流も極めて小さく抑えることができるものである。また、オペアンプ回路は、許容値を超える出力変動時にのみダイナミック駆動されること等により、その消費電流も極めて小さい。更に、ＰチャネルＭＯＳトランジスタＱ１及びＮチャネルＭＯＳトランジスタＱ２、また、ＰチャネルＭＯＳトランジスタＱ３及びＮチャネルＭＯＳトランジスタＱ４が同時にオンとなることもなく、貫通電流の発生を防ぐことが可能である。
【００１５】以上により、低消費電力で、且つ、その出力電圧も安定な電源回路が提供されるものである。
【００１６】
【発明が解決しようとする課題】しかしながら、上記従来技術に於いては、回路構成素子の特性ばらつきに起因する、以下に示す問題点があった。
【００１７】該問題点について、以下に説明する。図１１R>１および図１３を用いて説明を行うものとする。なお、図１３は、上記図１２と同様の構成による電源回路の一部分を示し、例えば基準電源電圧Ｖ４を発生するように構成されているものとする。
【００１８】図１３において、通常、図１１に示す一般的なオペアンプ回路は、差動入力トランジスタ（＋）、（−）のしきい値電圧差（△Ｖｔｈ）によって生じるオフセット電圧（（差動入力＋）−（差動入力−））を持っている。このオフセット電圧は、例えば、プロセス製造段階に於ける、トランジスタのゲート領域のシリコン基板への不純物のイオン注入バラツキによって発生する。
【００１９】例えば、図１３に示したオペアンプ回路において、２個のオペアンプ回路１および２が持つオフセット電圧が、同一方向へばらついた場合は、特に問題とならないが、２個のオペアンプ回路１および２が持つオフセット電圧の総和が、基準電圧発生回路４内のブリーダ抵抗で発生されるウインドウ幅電圧（Ｖａ−Ｖｂ）を打ち消す方向にばらついた場合、すなわち、下記の表１に示すように、それぞれのオフセット電圧が逆方向にばらついた場合は、ウインドウ幅が小さくなり、出力バッファ部５のＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００とが、同時にオンし易くなるため、貫通電流が、より流れ易くなり、その結果、出力電圧が不安定となるため、期待値の出力レベルに対して、その出力レベルが低下し、例えば、電源投入時、液晶表示画面が立ち上がらない等の問題があった。
【００２０】
【表１】
表１は、ウインドウ幅電圧を１００ｍＶに設定したが、オフセット電圧が逆方向にばらついたため、ウインドウ幅電圧が６０ｍＶと狭くなってしまった場合を示している。更に、ウインドウ幅電圧が無くなると、トランジスタＱ１００とＱ２００とが同時にオンする状態となる。
【００２１】本発明は、従来技術に於ける上記問題点を解決できる電源装置を得るべく成されたものである。
【００２２】
【課題を解決するための手段】本発明の電源装置は、電源ノードに印加される電源電圧と接地ノードに印加される接地電圧との間の中間電圧を発生させる構成の電源装置であって、上記電源ノードと上記接地ノードとの間に接続された基準電圧発生用の複数の抵抗により、上記中間電圧の変動許容範囲の上限値及び下限値となる上限基準電圧及び下限基準電圧を発生させる基準電圧発生手段と、上記中間電圧と、上記上限基準電圧および下限基準電圧とを比較し、比較結果を出力する電圧比較手段と、上記電源ノードおよび接地ノードと上記中間電圧出力ノードとの間に、それぞれ接続され、上記電圧比較手段の出力によって導通制御されて、上記中間電圧の上記上限または下限基準電圧を超える変動を防止する一対のスイッチング手段とを有して成る電源装置に於いて、上記一対のスイッチング手段を介して、上記電源ノードと接地ノード間に生じる貫通電流を抑制するための貫通電流抑制手段を設けて成ることを特徴とするものである。
【００２３】また、本発明の電源装置は、上記電源装置に於いて、上記電圧比較手段は、差動増幅回路とソースホロワ回路とで構成され、上記一対のスイッチング手段は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの直列回路で構成され、上記各々の回路部の電流経路に、それぞれＭＯＳトランジスタから成るスイッチング手段が設けられ、該各スイッチング手段は、外部から供給される制御信号により導通・遮断が制御されることを特徴とするものである。
【００２４】更に、本発明に係る液晶表示装置は、液晶パネルと、該液晶パネルに駆動信号を出力する液晶表示駆動装置と、該液晶表示駆動装置に駆動用電源電圧を供給する電源装置とを含んで構成される液晶表示装置に於いて、その電源装置として、上記の各電源装置を用いて成ることを特徴とするものである。
【００２５】かかる本発明の電源装置によれば、貫通電流抑制手段により、出力電圧変動防止用の一対のスイッチング手段に生じる貫通電流を抑制することができる。したがって、出力電圧を、より高精度に安定化することが可能となるとともに、消費電力のより一層の低減化を達成することができるものである。
【００２６】また、本発明の液晶表示装置によれば、高表示品位を有するとともに、低消費電力の液晶表示装置を提供することができるものである。
【００２７】
【発明の実施の形態】以下、実施形態に基づいて本発明を詳細に説明する。
【００２８】図１は、本発明の第１の実施形態の液晶駆動用電源装置の要部構成を示す構成図である。図に示す通り、図１２（図１３）に示す従来回路の構成を基本構成として有し、この回路構成に、貫通電流防止用トランジスタ３（ＮチャネルＭＯＳトランジスタ３００）を付加した構成となっているものである。なお、図１は、本実施形態の電源装置の一部分を示しているものであり、発生させる中間電圧の個数に応じて、同様の構成の回路が複数個設けられる構成となっているものであることは言うまでもない。
【００２９】以下、詳細に説明する。この回路は、複数のブリーダ抵抗で構成され、所定のウインドウ幅電圧を規定する各基準電圧Ｖｎａ、Ｖｎｂを発生させる基準電圧発生回路４と、２つのオペアンプ回路１及び２と、ＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００とから成る出力バッファ５と、ＮチャネルＭＯＳトランジスタＱ３００により構成される貫通電流防止用トランジスタ３とにより構成されている。
【００３０】ＰチャネルＭＯＳトランジスタＱ１００のソースは電源ＶＥＥに、ＮチャネルＭＯＳトランジスタＱ２００のソースはＧＮＤに接続されており、また、ＰチャネルＭＯＳトランジスタＱ１００およびＮチャネルＭＯＳトランジスタＱ２００のゲートは、それぞれ、オペアンプ回路２および１の出力に接続されている。また、ＰチャネルＭＯＳトランジスタＱ１００及びＮチャネルＭＯＳトランジスタＱ２００のドレインは共に中間電圧出力端子Ｖｎに接続されており、更に、該出力端子Ｖｎはオペアンプ回路１及び２の一方の非反転入力端子（＋）に接続されている。また、オペアンプ回路１及び２の他方の反転入力端子（−）は、それぞれ、基準電圧発生回路４内のウインドウ幅電圧発生用ブリーダ抵抗の両端の各基準電圧発生端子ＶｎａおよびＶｎｂに接続されている。
【００３１】貫通電流防止用トランジスタ３を構成するＮチャネルＭＯＳトランジスタＱ３００のソースはＧＮＤに接続され、ゲートは、以下で説明するオペアンプ回路２内の差動増幅回路２０の出力に接続され、ドレインは、出力バッファ５のＮチャネルＭＯＳトランジスタＱ２００のゲートとオペアンプ回路１の出力とに接続される構成となっている。
【００３２】図２は、上記図１の回路構成をトランジスタレベルで示した回路構成図であり、以下、図２の回路について、その構成と動作を説明する。
【００３３】オペアンプ回路１および２は、それぞれ、差動増幅回路２０と出力バッファ３０とを含んで構成された、同一構成のものである。オペアンプ回路１および２には、反転入力端子（−）および非反転入力端子（＋）と、バイアス入力端子ＢＩＡＳと、出力端子ＯＵＴとが設けられている。差動増幅回路２０は、ＰチャネルＭＯＳトランジスタを差動対とする差動増幅回路であり、ＰチャネルＭＯＳトランジスタＴｐ１、Ｔｐ２およびＴｐ３と、ＮチャネルＭＯＳトランジスタＴｎ１およびＴｎ２とを含んで構成される。なお、本明細書に於いては、以後、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを、単に「トランジスタ」と称することがある。
【００３４】トランジスタＴｐ１のゲートは反転入力端子（−）に接続され、反転入力電圧として、前記ＶｎａまたはＶｎｂの基準電圧が供給される。トランジスタＴｐ２のゲートは非反転入力端子（＋）に接続され、出力バッファ５の出力端子Ｖｎより出力される中間電圧が供給される。トランジスタＴｎ１およびＴｎ２は、トランジスタＴｐ１およびＴｐ２の能動負荷であり、それぞれのソースは接地（ＧＮＤ）されている。トランジスタＴｐ３のゲートは、バイアス入力端子ＢＩＡＳに接続されており、予め定める電圧レベルのバイアス電圧が与えられる。トランジスタＴｐ３のソースは電源ＶＥＥに接続されており、ドレインはトランジスタＴｐ１およびＴｐ２の各ソースに共通に接続されている。このトランジスタＴｐ３は、トランジスタＴｐ１およびＴｐ２に適当なバイアス電流を与えるための定電流源である。
【００３５】出力バッファ３０においては、出力トランジスタＴｎ３のゲートに差動増幅回路２０におけるトランジスタＴｐ２のドレインの電位が与えられる。出力トランジスタＴｎ３のソースには接地電圧が与えられ、前記ドレイン電圧に基づいて電流が流れる。この電流は、それぞれ、出力端子ＯＵＴを介して、出力バッファ５のＮチャネルＭＯＳトランジスタＱ２００またはＰチャネルＭＯＳトランジスタＱ１００のゲートへと与えられる。なお、トランジスタＴｐ４は、定電流源負荷として動作する。また、トランジスタＴｎ３のゲート−ドレイン間に接続されるコンデンサは位相補償用のものである。
【００３６】以上に説明したオペアンプ回路の構成並びに動作は既知のものである。
【００３７】貫通電流防止用トランジスタ３を構成するＮチャネルＭＯＳトランジスタＱ３００のゲートには、オペアンプ回路２を構成する出力バッファ３０のトランジスタＴｎ３のゲートと同じく、オペアンプ回路２を構成する差動増幅回路２０のトランジスタＴｐ２のドレインの電位が与えられる構成となっている。
【００３８】以下、前記オペアンプ回路の動作について説明する。
【００３９】非反転入力端子に入力された出力電圧Ｖｎの電圧レベルに応じてトランジスタＴｐ２に流れる電流量が制御される。また、反転入力端子の電圧Ｖｎａの電圧レベルによって、トランジスタＴｐ１からトランジスタＴｎ１とＴｎ２で構成されるカレントミラー回路を介して流れる電流量を制御することで、出力トランジスタＴｎ３に流れる電流量が変化する。例えば、反転入力端子の電圧Ｖｎａの電圧レベルに対して非反転入力端子の電圧Ｖｎの電圧レベルが高い場合は（Ｖｎａ＜Ｖｎ）、出力トランジスタＴｎ３に流れる電流が減少する。また、反転入力端子の電圧Ｖｎａの電圧レベルに対して非反転入力端子の電圧Ｖｎの電圧レベルが低い場合は（Ｖｎａ＞Ｖｎ）、出力トランジスタＴｎ３に流れる電流が増加する。出力トランジスタＴｎ３に流れる電流は、バイアス入力端子ＢＩＡＳからのバイアス電圧によってトランジスタＴｐ４に流れる負荷電流と比較され、この比較結果に基づいて、出力端子ＯＵＴから出力される電圧が変化する。
【００４０】以上が、前記オペアンプ回路の動作説明である。そして、従来回路と同様に、出力電圧Ｖｎに対し、該出力電圧Ｖｎが変化しない場合は出力バッファ５のＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００はオンしないため電流は流れないが、上記基準電圧Ｖｎａを超える変動に対して、出力バッファ５のＮチャネルＭＯＳトランジスタＱ２００をオンさせることにより、正方向に許容値を超える出力変動を抑える。
【００４１】一方、出力電圧Ｖｎに於ける上記基準電圧Ｖｎｂを超える変動に対しては、出力バッファ５のＰチャネルＭＯＳトランジスタＱ１００をオンさせることにより、負方向に許容値を超える出力変動を抑える。
【００４２】しかしながら、前述の［発明が解決しようとする課題］の項でも述べた通り、２個のオペアンプ回路１および２のオフセット電圧の総和が、基準電圧発生回路４のブリーダ抵抗で発生されるウインドウ幅電圧（Ｖｎａ−Ｖｎｂ）を打ち消す方向にばらついた場合は、出力バッファ５のＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００とが、同時に、よりオンし易くなるため貫通電流が流れ易くなる。
【００４３】本実施形態は、上記従来の回路構成を基に、貫通電流を防止するため貫通電流防止用トランジスタ３を付加した構成となっている。
【００４４】次に、この貫通電流防止用トランジスタ３の構成、並びに動作について説明する。
【００４５】貫通電流防止用トランジスタ３はＮチャネルＭＯＳトランジスタＱ３００で構成され、トランジスタＱ３００において、そのソースは接地（ＧＮＤ）され、ゲートはオペアンプ回路２内のトランジスタＴｐ２のドレインに接続され、ドレインにはオペアンプ回路１内の出力ＯＵＴの電位が与えられる構成となっている。
【００４６】この貫通電流防止用トランジスタ３は、出力バッファ５を構成するトランジスタＱ１００とＱ２００とが同時にオンしないように、トランジスタＱ１００がオンしている時は、トランジスタＱ２００をオフするように動作するものである。
【００４７】オペアンプ回路２のＯＵＴ端子がゲートに接続されているトランジスタＱ１００がオン状態（すなわち、オペアンプ回路２のトランジスタＴｎ３がオン状態であり、Ｔｐ４及びＴｎ３に電流が流れている状態）の時、同じＬＳＩチップ内であり特性も似ているＮチャンネルＭＯＳトランジスタＱ３００のゲートもトランジスタＴｎ３のゲートと同じ電位であることから同様にオンする。そして、トランジスタＱ３００がオンすることにより、トランジスタＱ２００のゲートとオペアンプ回路１のＯＵＴ端子の電位を接地レベルにする。これにより、ＮチャンネルＭＯＳトランジスタＱ２００は強制的にオフ状態となり、トランジスタＱ１００とＱ２００とは同時にオンすることはなく、よって、不要な貫通電流の発生を防ぐことができるものである。
【００４８】以上に説明したように、本実施形態によれば、２個のオペアンプ回路１、２が持つオフセット電圧の総和が、基準電圧発生回路４内のブリーダ抵抗で発生されるウインド幅電圧（Ｖｎａ−Ｖｎｂ）を打ち消す消す方向にばらついた場合においても、貫通電流防止用トランジスタ３により出力バッファ５におけるＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００とによる貫通電流の発生を防ぐことが可能である。これにより、低消費電力で、且つ、その出力電圧も安定な液晶駆動用電源回路が提供されるものである。
【００４９】以上で、本発明の第１の実施形態についての説明を終わる。
【００５０】次に、本発明の第２の実施形態について説明する。
【００５１】図３は、本発明の第２の実施形態の液晶駆動用電源装置の要部構成を示す構成図、図４は、図３の回路構成をトランジスタレベルで示した回路構成図である。
【００５２】図に示すように、差動増幅回路２０と、出力バッファ（ソースホロワ回路）３０と、ＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００とから成る出力バッファ５の各々の回路構成部の電流経路に、ＭＯＳトランジスタから成るスイッチング手段が設けられ、上記各スイッチング手段は、外部から供給される制御信号ＣＯＮＴ・ＣＯＮＴＢにより導通・遮断できる構成とし、動作不要時における無駄な電力消費を防止できる構成となっている。すなわち、この第２の実施形態は、制御信号ＣＯＮＴ（ＣＯＮＴＢは、信号ＣＯＮＴの反転信号）を追加して、外部から、この制御信号ＣＯＮＴにより、オペアンプ回路１及び２、出力バッファ５の電流経路を導通もしくは遮断するものである。この実施形態では、制御信号ＣＯＮＴがハイレベルの時、回路は通常動作を行い、ＣＯＮＴがロウレベルの時、回路内の電流経路を遮断することになる。
【００５３】なお、この制御信号ＣＯＮＴ及びＣＯＮＴＢは共通信号として、出力電圧Ｖｎ（ｎ＝０、１、２、３、…）を発生する回路全てに供給される。
【００５４】先の第１の実施形態の回路構成に、定電流源を切り離すため、トランジスタＴｐ３、Ｔｐ４、Ｑ１００のドレイン側にＰチャンネルＭＯＳトランジスタＴｐ１００、Ｔｐ１０１、Ｔｐ１０２を挿入し、これらトランジスタのゲートには制御信号ＣＯＮＴＢが入力されている。ＣＯＮＴＢをハイレベル（ＣＯＮＴがロウレベル）にすると、トランジスタＴｐ１００、Ｔｐ１０１、Ｔｐ１０２がオフ状態となり、回路を流れる電流は遮断される。
【００５５】これで十分であるが、更に、トランジスタＴｎ３のゲートにＮチャネルＭＯＳトランジスタＴｎ１００を、また、トランジスタＱ２００のドレイン側にＮチャネルＭＯＳトランジスタＴｎ１０１を挿入し、トランジスタＴｎ１００のゲートには制御信号ＣＯＮＴＢを、一方、トランジスタＴｎ１０１のゲートには制御信号ＣＯＮＴを入力してもよい。これにより、回路内の電流経路を完全に遮断することができる。すなわち、ＣＯＮＴがロウレベル（ＣＯＮＴＢがハイレベル）時に、トランジスタＴｎ１０１がオフ状態となり、出力バッファ５の電流経路は遮断され、一方、トランジスタＴｎ１００はオン状態となり、トランジスタＴｎ３のゲートを接地レベルにすることで、トランジスタＴｎ３をオフ状態にし、出力バッファ３０の電流経路を遮断する。
【００５６】これにより、制御信号ＣＯＮＴ及びこの反転信号であるＣＯＮＴＢにより、差動増幅器２０、出力バッファ回路（ソースホロア回路）３０及び出力バッファ回路５の各々の回路構成部の電流経路の導通もしくは遮断を制御することができ、動作不要時における無駄な電力消費を防止することができる。
【００５７】以上で、第２の実施形態についての説明を終わる。
【００５８】次に、本発明の第３の実施形態について説明する。
【００５９】図５は、本発明の第３の実施形態の液晶駆動用電源装置の要部構成を示す構成図、図６は、図５の回路構成をトランジスタレベルで示した回路構成図である。
【００６０】本実施形態の電源回路は、複数のブリーダ抵抗で構成され、所定のウインドウ幅電圧を規定する各基準電圧（Ｖｎａ、Ｖｎｂ）を発生させる基準電圧発生回路１４と、２つのオペアンプ回路１１及び１２と、ＰチャネルＭＯＳトランジスタＱ４００とＮチャネルＭＯＳトランジスタＱ５００とから成る出力バッファ１５と、ＰチャネルＭＯＳトランジスタＱ６００により構成される貫通電流防止用トランジスタ１３とにより構成されている。
【００６１】ＰチャネルＭＯＳトランジスタＱ４００のソースは電源ＶＥＥに、ＮチャネルＭＯＳトランジスタＱ５００のソースはＧＮＤに接続されており、また、ＰチャネルＭＯＳトランジスタＱ４００およびＮチャネルＭＯＳトランジスタＱ５００のゲートは、それぞれ、オペアンプ回路１１および１２の出力に接続されている。また、ＰチャネルＭＯＳトランジスタＱ４００及びＮチャネルＭＯＳトランジスタＱ５００のドレインは共に中間電圧出力端子Ｖｎに接続されており、また、該出力端子Ｖｎはオペアンプ回路１及び２の一方の非反転入力端子（＋）に接続されている。また、オペアンプ回路１１及び１２の他方の反転入力端子（−）は、それぞれ、基準電圧発生回路１４内のブリーダ抵抗の両端の各基準電圧発生端子ＶｎｂおよびＶｎａに接続されている。
【００６２】貫通電流防止用トランジスタ１３を構成するＰチャネルＭＯＳトランジスタＱ６００のソースは電源ＶＥＥに接続され、ゲートはオペアンプ回路１２内の差動増幅回路２０の出力ＯＵＴに接続され、ドレインは出力バッファ１５のＰチャネルＭＯＳトランジスタＱ４００のゲートとオペアンプ回路１１の出力ＯＵＴとに接続される構成となっている。
【００６３】本実施形態は、上記第１の実施形態に於いて、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを置き換えた回路構成としているものである（Ｔｎｉ→Ｔｐ１ｉ、Ｔｐｉ→Ｔｎ１ｉ）。動作的には、図１および図２に示した第１の実施形態と基本的には同一であるので、詳細な説明は省略する。
【００６４】貫通電流防止用トランジスタ１３は、出力バッファ１５を構成するトランジスタＱ４００とＱ５００とが同時にオンしないように、トランジスタＱ５００がオンしている時は、トランジスタＱ４００をオフするように動作するものである。
【００６５】オペアンプ回路１２のＯＵＴ端子がゲートに接続されているトランジスタＱ５００がオン状態（すなわち、オペアンプ回路１２のトランジスタＴｐ１３がオン状態であり、Ｔｐ１３及びＴｎ１４に電流が流れている状態）の時、同じＬＳＩチップ内であり特性も似ているＰチャンネルＭＯＳトランジスタＱ６００もＴｐ１３のゲートと同じ電位であることから同様にオンする。そして、トランジスタＱ６００がオンすることにより、トランジスタＱ４００のゲートとオペアンプ回路１１のＯＵＴ端子の電位を電源電圧レベルにする。これにより、ＰチャンネルＭＯＳトランジスタＱ４００は強制的にオフ状態となり、トランジスタＱ４００とＱ５００とは同時にオンすることはなく、よって、不要な貫通電流の発生を防ぐことができるものである。
【００６６】以上で第３の実施形態についての説明を終わる。
【００６７】以上、第１の実施形態、第２の実施形態、及び第３の実施形態で説明した電源回路の出力Ｖｎ（ｎ＝０、１、２、３、…）は、先に説明した電源回路（図１２１２を参照）のように、出力段にブリーダ抵抗（図１２では、Ｒ１、Ｒ２、Ｒ３）を設置してもよいし、単に、出力端子Ｖｎと接地間に容量を設置して電圧を平坦化する構成でもよい。
【００６８】また、上記の説明は液晶表示装置を例に行ったが、本発明は、液晶表示装置に限らず他の表示装置の電源回路や一般の電源回路にも適用可能であることは言うまでもない。
【００６９】本発明によれば、不要な消費電流を削減可能であることから、特に携帯用機器で使用される表示駆動用等の電源回路に極めて有効である。
【００７０】
【発明の効果】以上詳細に説明したように、本発明によれば、貫通電流の発生を抑制できることにより、低消費電力で、且つ、その出力電圧も安定な電源回路が提供されるものである。
【００７１】本発明の効果は、以下の説明でさらに明らかとなる。近年、市場が拡大している携帯電話を例に説明する。
【００７２】携帯電話の表示機能は、年々拡張されており、これに使用される液晶表示パネルも大型化し、これに伴い制御回路やドライバ回路等の駆動回路の回路も増加している。これらの増大は消費電力の増加を伴い、電池駆動である携帯電話の電池に大きな負担をかけることになる。したがって、無駄な消費電流は極力削減することが必至となる。
【００７３】携帯電話は、その性格上、頻繁に電源をオン／オフする。オフ時には電池部と回路部の間のスイッチ部をオフにし、電流が流れないように遮断しているが、オフからオンに切り変えると、電池部と回路部が接続され、まず、昇圧回路により電池電圧は昇圧され、その昇圧された電圧は、先に説明した基準電圧発生回路４の電源電圧ＶＥＥとして入力され、後は先述の動作を行うことになる。
【００７４】ここで、図７に示すように、オフからオン（０からＶＥＥ）に立ち上がる際の遷移期間中、最初、設定のＶＥＥより電圧が低いためウィンドウ幅は当然狭い状態となる。このため、従来の電源回路では瞬間的に出力バッファ５のトランジスタＱ１００とＱ２００が同時にオン状態となり貫通電流が流れていた。携帯電話はオン／オフの切り換えが多いことから、この遷移状態時の貫通電流による電池の消耗への影響は無視できないものであった。
【００７５】本発明は、この貫通電流をなくすことで低消費電力化を図り、電池駆動でも長時間駆動可能な表示装置駆動用電源回路を提供することができるものである。
【００７６】また、第２の発明を用いて、例えば、制御信号ＣＯＮＴを、先の遷移期間中、ロウレベルにし、電源回路に流れる電流を遮断し、電源回路へ供給する電源電圧が安定した後、制御信号ＣＯＮＴをハイレベルにすることで、初期の電源立ち上がり時に於ける不要な消費電流を無くすことができる（図７参照）。
【００７７】本発明の電源回路により、瞬間的ではあるが大電流である貫通電流をなくすことは、昇圧された電源電圧の立ち上がりを迅速にし安定した電圧レベルに速やかに達することができることから、電源投入後の速やかな表示を実現できることになるものである。
【００７８】また、本発明による回路増加はほとんどなく、ＬＳＩチップサイズの増加やこれに伴うコストアップはないと共に、本電源回路を、例えば、液晶表示装置に於けるドライバ回路ＩＣや制御回路ＩＣ等に内蔵させ１チップ化することに対しても何ら問題はないものである。
【００７９】以上のように、本発明の効果は極めて大なるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の液晶駆動用電源装置の要部構成を示す構成図である。
【図２】図１の回路をトランジスタレベルで示した回路構成図である。
【図３】本発明の第２の実施形態の液晶駆動用電源装置の要部構成を示す構成図である。
【図４】図３の回路をトランジスタレベルで示した回路構成図である。
【図５】本発明の第３の実施形態の液晶駆動用電源装置の要部構成を示す構成図である。
【図６】図５の回路をトランジスタレベルで示した回路構成図である。
【図７】本発明の効果の説明に供する電圧・信号波形図である。
【図８】一般的な液晶表示装置のブロック構成図である。
【図９】抵抗分割により基準電源を出力する従来の電源回路の一例を示す回路図である。
【図１０】抵抗分割した後、オペアンプ回路を介して基準電源を出力する従来の電源回路の一例を示す回路図である。
【図１１】一般的なオペアンプ回路の構成をを示す回路図である。
【図１２】特開昭５５−１４６４８７号公報に開示される電源回路を示す回路図である。
【図１３】基準電源Ｖ４の電源回路部分を示す回路図である。
【符号の説明】
１、２ オペアンプ回路
３ 貫通電流防止用トランジスタ
４ 基準電圧発生回路
５ 出力バッファ
Ｑ１００ ＰチャネルＭＯＳトランジスタ
Ｑ２００、Ｑ３００ ＮチャネルＭＯＳトランジスタ
２０ 差動増幅回路
３０ 出力バッファ（ソースホロア回路）
Ｔｐ１００、Ｔｐ１０１、Ｔｐ１０２ ＰチャネルＭＯＳトランジスタ
Ｔｎ１００、Ｔｎ１０１ ＮチャネルＭＯＳトランジスタ
１１、１２ オペアンプ回路
１３ 貫通電流防止用トランジスタ
１４ 基準電圧発生回路
１５ 出力バッファ
Ｑ４００、Ｑ６００ ＰチャネルＭＯＳトランジスタ
Ｑ５００ ＮチャネルＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】 電源ノードに印加される電源電圧と接地ノードに印加される接地電圧との間の中間電圧を発生させる構成の電源装置であって、上記電源ノードと上記接地ノードとの間に接続された基準電圧発生用の複数の抵抗により、上記中間電圧の変動許容範囲の上限値及び下限値となる上限基準電圧及び下限基準電圧を発生させる基準電圧発生手段と、上記中間電圧と、上記上限基準電圧および下限基準電圧とを比較し、比較結果を出力する電圧比較手段と、上記電源ノードおよび接地ノードと上記中間電圧出力ノードとの間に、それぞれ接続され、上記電圧比較手段の出力によって導通制御されて、上記中間電圧の上記上限または下限基準電圧を超える変動を防止する一対のスイッチング手段とを有して成る電源装置に於いて、上記一対のスイッチング手段を介して、上記電源ノードと接地ノード間に生じる貫通電流を抑制するための貫通電流抑制手段を設けて成ることを特徴とする電源装置。
【請求項２】 上記電圧比較手段は、差動増幅回路とソースホロワ回路とで構成され、上記一対のスイッチング手段は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの直列回路で構成され、上記各々の回路部の電流経路に、それぞれＭＯＳトランジスタからなるスイッチング手段が設けられ、該各スイッチング手段は、外部から供給される制御信号により導通・遮断が制御されることを特徴とする、請求項１に記載の電源装置。
【請求項３】 液晶パネルと、該液晶パネルに駆動信号を出力する液晶表示駆動装置と、該液晶表示駆動装置に駆動用電源電圧を供給する電源装置とを含んで構成される液晶表示装置に於いて、上記電源装置として、請求項１または２に記載の電源装置を用いて成ることを特徴とする液晶表示装置。
【請求項１】 電源ノードに印加される電源電圧と接地ノードに印加される接地電圧との間の中間電圧を発生させる構成の電源装置であって、上記電源ノードと上記接地ノードとの間に接続された基準電圧発生用の複数の抵抗により、上記中間電圧の変動許容範囲の上限値及び下限値となる上限基準電圧及び下限基準電圧を発生させる基準電圧発生手段と、上記中間電圧と、上記上限基準電圧および下限基準電圧とを比較し、比較結果を出力する電圧比較手段と、上記電源ノードおよび接地ノードと上記中間電圧出力ノードとの間に、それぞれ接続され、上記電圧比較手段の出力によって導通制御されて、上記中間電圧の上記上限または下限基準電圧を超える変動を防止する一対のスイッチング手段とを有して成る電源装置に於いて、上記一対のスイッチング手段を介して、上記電源ノードと接地ノード間に生じる貫通電流を抑制するための貫通電流抑制手段を設けて成ることを特徴とする電源装置。
【請求項２】 上記電圧比較手段は、差動増幅回路とソースホロワ回路とで構成され、上記一対のスイッチング手段は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの直列回路で構成され、上記各々の回路部の電流経路に、それぞれＭＯＳトランジスタからなるスイッチング手段が設けられ、該各スイッチング手段は、外部から供給される制御信号により導通・遮断が制御されることを特徴とする、請求項１に記載の電源装置。
【請求項３】 液晶パネルと、該液晶パネルに駆動信号を出力する液晶表示駆動装置と、該液晶表示駆動装置に駆動用電源電圧を供給する電源装置とを含んで構成される液晶表示装置に於いて、上記電源装置として、請求項１または２に記載の電源装置を用いて成ることを特徴とする液晶表示装置。
【図３】
【図１１】
【図１】
【図５】
【図８】
【図９】
【図１０】
【図２】
【図４】
【図６】
【図７】
【図１２】
【図１３】
【図１１】
【図１】
【図５】
【図８】
【図９】
【図１０】
【図２】
【図４】
【図６】
【図７】
【図１２】
【図１３】
【公開番号】特開２００１−４２８３０（Ｐ２００１−４２８３０Ａ）
【公開日】平成１３年２月１６日（２００１．２．１６）
【国際特許分類】
【出願番号】特願平１１−２１３２５４
【出願日】平成１１年７月２８日（１９９９．７．２８）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１３年２月１６日（２００１．２．１６）
【国際特許分類】
【出願日】平成１１年７月２８日（１９９９．７．２８）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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