高速低電圧動作の高電圧駆動回路
不揮発性メモリなどの装置のための高電圧駆動回路。ここでは、低電圧ドライバが２つの異なる態様で高電圧ドライバと組み合わせられる。１つには、入力非依存型の実施例があり、低電圧ドライバ（Ｑ７，Ｑ８）が、高電圧ドライバと直接並列に接続され、これにより、高電圧動作のために高電圧信号パスを提供し、低電圧動作のために低電圧信号パスを提供する。代替の部分的入力依存型実施例では、低電圧ドライバが高電圧ドライバ（Ｑ９，Ｑ１０）の出力に接続され、これが部分的レベルシフタ（Ｑ１，Ｑ６）を有することができる。この低電圧ドライバ（Ｑ９，Ｑ１０）の出力は、全体のステージの出力端子を形成し、部分的レベルシフタ（Ｑ１，Ｑ６）が正又は負のレベルシフトの高電圧ドライバであるかどうかに基づいて、プルアップ／プルダウントランジスタ（Ｑ１１）を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧駆動回路に関し、より詳しくは、高速で比較的に低い電圧の動作をなす高電圧駆動回路に関する。
【背景技術】
【０００２】
電圧レベルシフタは、利用可能な電圧よりも高い電圧レベルが必要な数多くの用途に用いられてきた。例えば、集積回路（ＩＣ）は、当該ＩＣ内部ロジックにより用いられる論理１電圧レベルより高い論理１電圧レベルのディジタル出力ピンを駆動することが要求される場合がある。フラッシュメモリやＥＰＲＯＭ及びＥＥＰＲＯＭなどの不揮発性メモリにおける用途に対して、レベルシフタは、ワードライン（すなわちメモリセルのパストランジスタゲート）を共通に駆動する。メモリ読出動作に対して、要求されるワードライン駆動出力は、大抵、ディジタル電源電圧Ｖｄｄよりも低いか又は等しい。しかしながら、メモリ書込動作に対しては、要求される出力は１０Ｖ又はこれよりも高いものとなる可能性がある。したがって、書込動作は、ワードラインを駆動するためにレベルシフタを必要とし、ＩＣ面積を節約し回路の複雑さを軽減するために、書込動作中に用いられるレベルシフタが大抵は読出動作中にも用いられ、かかる読出動作において必要な論理１出力電圧が大抵はＶｄｄよりも低いか又は等しいものとされなければならない。このような場合、レベルシフタに結合された出力レベル電源電圧Ｖｐｐは読出動作中に単に減少させられる。
【０００３】
図面の図１を参照すると、模範的なフラッシュメモリ装置の構成が概略的に示されている。この示された装置は、当該装置に関する読み出し、書き込み及び消去動作を行うことができるが、マトリクス状のメモリセルを有し、これらセルの各々が、２つのトランジスタを有し、当該マトリクスは、セクタに分割され、各セクタが消去動作において共に消去される行のグループとされている。図示のように、ダブルゲート構造の記憶トランジスタ（それぞれの制御ゲート信号を供給する）及び選択トランジスタ（それぞれの選択ゲート信号を供給する）は、各ビットラインにつき設けられる。当業者であれば、セクタ選択トランジスタは、セクタビットラインをグローバルビットラインに接続することが分かる。
【０００４】
図示の例において、図面の図２を参照すると、全ての制御ゲートラインが同じ電圧、すなわちＶｃｇ＝１．２Ｖを有する。アドレス指定されるべき行は、選択ゲート信号により選択され、当該選択ゲート信号を供給するドライバのスイッチング速度は重要であることが分かることになる。さらに、セクタ選択信号は、セクタアドレスの変更により切り換わるので、セクタ選択信号を供給するドライバのスイッチング速度が等しく重要であり、本発明の目的は、これらそれぞれのドライバの速度を最適化することである。
【０００５】
図面の図３を参照すると、特定の典型的装置では、書込動作の間、全ての選択ゲートがＶｐｎ＝−５Ｖとなり、セレクタ選択信号が当該セクタアドレスによってＶｄｄ又はＶｐｎとなる。書き込まれる行は、制御ゲート信号により選択される。図面の図４を参照すると、消去動作において、全ての選択ゲート信号がＶｐｐ＝１０Ｖとなり全てのセクタ選択信号がＶｐｐとなる。この消去されるセクタは、制御ゲート電圧によって選択される。したがって、図面の図５ａを参照すると、選択ゲートドライバは、選択される行アドレスに応じて、次の電圧を伝送しなければならない。
【表１】
【０００６】
高電圧ドライバは、（上記特定の例に関して）次の値をとりうる２つの端子電圧の間で高レベル入力信号が選択する手段としての高電圧トランジスタを伴うインバータとして比較的に簡単に実現可能である。
【表２】
【０００７】
このレベルシフタは、絶縁（アイソレーション）トランジスタにより高電圧から保護される低電圧ドライバを通じてデータが書き込まれる（高電圧トランジスタの）ラッチとすることができる。かかるデータはロジックレベルで書き込まれ、端子電圧は高レベルに立ち上がり、それに伴いラッチ出力を得る。
【０００８】
図面の図５ｂを参照すると、セクタ選択ドライバは、次の電圧を伝送しなければならない。
【表３】
【０００９】
ドライバは、重い負荷の出力を駆動するために高電圧トランジスタを用いるので、低電圧動作の間のスイッチング速度が減る。高速スイッチングを達成するための既知の技術は、ドライバの必要なサイズをかなり大きくする。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明の目的は、高速低電圧動作の高電圧駆動回路、このような駆動回路を含む集積回路又はこのような集積回路を有するメモリ装置、及びこのようなメモリ装置を含むコンピューティングシステムを提供することである。
【課題を解決するための手段】
【００１１】
本発明の第１の態様によれば、高電圧動作及び比較的低い電圧の動作を含むそれぞれの装置動作に関連した複数の電圧のうちの選択された１つで装置を駆動する電圧駆動回路であって、入力と、当該装置への接続のための単一の出力と、前記入力と前記出力との間に配され少なくとも１つの高電圧絶縁破壊ドライバと少なくとも１つの比較的低い絶縁破壊電圧のドライバとを含む複数の電圧ドライバと、を有し、高電圧動作において、前記高電圧絶縁破壊ドライバが、前記出力に接続され前記比較的低い絶縁破壊電圧のドライバにかかる電圧降下が略ゼロであるとともに、比較的低い電圧の動作において、前記比較的低い絶縁破壊電圧のドライバが、前記装置を駆動するために当該駆動電圧を供給し、前記比較的低い電圧の動作における前記駆動電圧への前記高絶縁破壊電圧ドライバの寄与が、略皆無であるように構成された電圧駆動回路が提供される。
【００１２】
好適な実施例においては、前記高電圧絶縁破壊ドライバは、高電圧絶縁破壊トランジスタからなるインバータを有する。同様に、好適実施例において、前記少なくとも１つの比較的に低い絶縁破壊電圧のドライバは、比較的に低い絶縁破壊電圧のトランジスタからなるインバータを有する。本発明の一実施例において、当該回路は、前記入力と前記出力との間に２つの信号パスからなり、第１の信号パスは、直列に接続された１つ以上の高電圧ドライバからなり、第２の信号パスは、少なくとも１つの低電圧ドライバからなり、前記第１及び第２の信号パスは、互いに並列に接続される。高電圧動作において、本発明のこの模範的な実施例では、第１の信号パスが選択される。
【００１３】
本発明の第２の態様によれば、高電圧動作及び比較的低い電圧の動作を含むそれぞれの装置動作に関連した複数の電圧のうちの選択された１つで装置を駆動する電圧駆動回路であって、入力と、当該装置への接続のための単一の出力と、前記入力と前記出力との間に配され少なくとも１つの高電圧絶縁破壊ドライバと少なくとも１つの比較的低い絶縁破壊電圧のドライバとを含む複数の電圧ドライバと、を有し、前記高電圧絶縁破壊ドライバは、第１電圧ラインと第２電圧ラインとの間において当該回路の入力に接続された電圧レベルシフタを有し、前記レベルシフタの出力は、前記第１電圧ラインと前記第２電圧ラインとの間において前記出力に接続された比較的に低い絶縁破壊電圧のドライバの入力に接続される、回路が提供される。
【００１４】
本発明は、上に規定されるような本発明の第１及び第２の態様による駆動回路を含む集積回路にも適用される。好ましくは、この集積回路は、かかる駆動回路を含むメモリ装置を有する。本発明はさらに、このようなメモリ装置を含むコンピューティングシステムに適用される。
【００１５】
比較的に低い絶縁破壊電圧ドライバは、ＧＯ２デバイス又はこれに相当するものなどの厚いゲート酸化物デバイスからなるインバータを有するのが有益である。このようなデバイスは、Ｉ／Ｏパッドの保護の形態で集積回路に既に設けられる場合があることが分かる。高電圧プルアップトランジスタを、出力と第１電圧ラインとの間に設けてもよい。
【００１６】
本発明の利点は、高速スイッチング時間及び集積回路実現形態の場合のＩＣ領域の削減、並びにＩＣ実現形態におけるＩ／Ｏ保護インバータ（ＧＯ２）の二次使用を含む。本発明の幾つかの異なる用途が想定され、これには高電圧用途や、ＯＴＰ，ＦＬＡＳＨ及びＥＥＰＲＯＭなどのメモリ用途、ＢＬディスプレイ駆動用途が含まれる。
【００１７】
以下、本発明のこれらの態様及びその他の態様を、説明される実施例に基づいて詳しく説明する。
【００１８】
本発明の実施例は、かかる説明において、添付図面に基づき専ら例示によって述べることにする。
【発明を実施するための最良の形態】
【００１９】
高電圧ドライバは、高レベル入力信号が２つの端子電圧の一方と他方とを選択する手段としての高電圧トランジスタを備えたインバータとして実現可能である。レベルシフタは、絶縁（アイソレーション）トランジスタにより高電圧から保護される低電圧ドライバによりデータが書き込まれる（高電圧トランジスタの）ラッチとすることができる。かかるデータは、ロジックレベルで書き込まれ、当該端子電圧は、高レベルに立ち上がり、それらの当該ラッチ出力をとる。
【００２０】
したがって、不揮発性メモリなどの従来の装置では、ドライバは、重い負荷の出力を駆動するために高電圧トランジスタを用いており、低電圧動作（読出動作など）中のスイッチング速度が低くなるようにしている。高速スイッチングのために、ドライバの必要なサイズは、相当に大きくなる。
【００２１】
米国特許第６，４０７，５７９号は、メモリ回路における用途のためにレベルシフトされた電圧を供給することの可能な高電圧レベルシフタを記述している。このレベルシフタ回路は、電圧レベルシフタと、負荷を駆動する個別の出力段とを含む。レベルシフタ回路は、複数の高電圧装置を有するが、当該出力段に、達成すべき装置動作により要求されるような高電圧又は低電圧で当該負荷を駆動させるために用いることが可能である。
【００２２】
従来のラッチ型レベルシフタは、ラッチの存在により、スイッチング中の横流の問題がある。また、高電圧制御信号である絶縁（アイソレーション）信号が必要である。多くの場合、グランド（Ｇｎｄ）と正の高電圧との間、又はＶｄｄと負の電圧との間で、すなわちＫＦＬＡＳＨメモリにおける場合のように、切り換えることが専ら必要となる。この一方では、レベルシフタが正の高電圧と負の高電圧との間で切り換わる必要があり、これを、当該トランジスタがフルの電圧降下をサポートすることができないので２段階で行わなければならない。このような場合において、部分的なレベルシフタ（すなわち個別の正及び負のレベルシフタ）が提案されている。こうしたタイプのレベルシフタは、従来技術の構成に対して、横流を回避し、制御信号の数を減らし、少ないＩＣ空間で済ます。
【００２３】
図６ａ及び図６ｂを参照すると、負及び正の電圧レベルシフタはそれぞれ、回路図の形態で概略的に示されている。図６ａに示されるように、負の電圧レベルシフタの場合には、ロジックレベル入力ＩＮが高電圧トランジスタＱ１及びＱ２により形成されたインバータに接続される。トランジスタＱ１のドレインは、ＶＤＤに接続され、トランジスタＱ２のソースは、第３の高電圧トランジスタＱ３のドレインに接続され、そのソースは、負の電圧レベルＶＮＥＧに接続され、インバータの出力は、第４の高電圧トランジスタＱ４のゲートに接続される。第２の入力ＩＮＢは、高電圧トランジスタＱ５及びＱ６により形成される第２のインバータに接続され、トランジスタＱ５のソースは、ＶＤＤに接続され、トランジスタＱ６のソースは、トランジスタＱ４のドレインに接続される。トランジスタＱ３のゲートは、第２のインバータの出力ＯＵＴに接続される。
【００２４】
負のレベルシフタは、論理レベル入力ＩＮの値に応じてＯＵＴをＶＤＤ又はＶＮＥＧに接続する。ＶＮＥＧは、Ｇｎｄに接続されるとともに、当該入力は切り換わり、負の値に立ち下げられる。フィードバックによって、出力ノードが同じ端子に接続されたままとなり、立ち上がり／立下りの間に短絡電流がないことを確実となる。スイッチングの速度は、外側の３つのトランジスタすなわちＱ４，Ｑ５及びＱ６によりほぼ全体に影響を受け、これにより残りのサイズを最小化することができる。
【００２５】
図６ｂに示されるように、正の電圧レベルシフタの場合、論理レベル入力ＩＮは、高電圧トランジスタＱ１及びＱ２により形成されるインバータに接続される。トランジスタＱ１のドレインは、Ｇｎｄに接続され、トランジスタＱ２のソースは、第３の高電圧トランジスタＱ３のドレインに接続され、そのソースは、正の電圧レベルＶＰＯＳに接続され、インバータの出力は、第４の高電圧トランジスタＱ４のゲートに接続される。第２の入力ＩＮＢは、高電圧トランジスタＱ５及びＱ６により形成される第２のインバータに接続され、トランジスタＱ５のソースは、Ｇｎｄに接続され、トランジスタＱ６のソースは、トランジスタＱ４のドレインに接続される。トランジスタＱ３のゲートは、第２のインバータの出力ＯＵＴに接続される。正のレベルシフタの動作は、その構成の如く、負のレベルシフタのものと極めて類似したものであることが分かる。
【００２６】
かくして、本発明によれば、低電圧トランジスタを高電圧デバイスと組み合わせて用いたことにより、従来技術の構成に比べて論理レベルスイッチング速度を格段に向上させることができ、同時にドライバ面積を削減することができる。
【００２７】
或る用途（例えばＫＦＬＡＳＨメモリ装置における選択ゲートデコーダのようなもの）においては、下記表４に示されるように、動作のモードによって、高電圧動作の間に或るアレイの全ての信号の駆動すべき対象の値（正又は負）が決定される。
【表４】
【００２８】
表４は、種々のフェーズの動作におけるノード電圧を示している。
【００２９】
そして、当該ドライバの両方の端子をこの値となるよう増加又は減少させ当該出力が当該入力とは独立してこの値になるようにしている。但し、低電圧動作においては、出力は当該入力と交代し、本発明によりこのスイッチングの速度を向上させることが必要であり、低電圧部分がドライバに付加される。
【００３０】
図面の図５ｂを参照すると、図１のフラッシュメモリ装置の選択ゲートドライバは、選択された行アドレスに応じて次の電圧を伝送しなければならない。
【表５】
【００３１】
高電圧ドライバは、高レベル入力信号が（上記特定の例については）次の値をとりうる２つの端子電圧の一方と他方とを選択する手段としての高電圧トランジスタのインバータとして比較的簡単に実現可能である。
【表６】
【００３２】
レベルシフタは、絶縁トランジスタにより高電圧から保護される低電圧ドライバを通じてデータが書き込まれる（高電圧トランジスタの）ラッチとすることができる。このデータは、論理レベルで書き込まれ、端子電圧は高レベルに立ち上がり、これらによりラッチ出力が得られる。但し、低電圧動作中のスイッチング速度に関して問題が生じ、本発明の第１の模範的実施例によりこれらの問題を解決するため、低電圧インバータが当該回路に並列に挿入される。
【００３３】
図面の図７を参照すると、入力独立型高電圧動作を呈する本発明の第１の模範的実施例によるドライバが示されている。このドライバは、入力と出力との間の２つの信号パス（高電圧信号パスと低電圧信号パス）を規定する回路を有する。
【００３４】
論理レベル入力ＩＮは、低電圧ノーマルベースラインに接続され、論理レベルインバータ１０は、ＶＤＤとＧＮＤとの間に接続され、そのインバータの出力は、トランジスタＱ１及びＱ２により形成された第２の高電圧インバータに接続される。トランジスタＱ１のソースは、ＶＰＯＳに接続され、Ｑ２のソースはＶＮＥＧに接続される。トランジスタＱ１及びＱ２により形成されるインバータの出力は、トランジスタＱ７及びＱ８により形成される低電圧インバータに接続され、Ｑ７のソースは、ＶＰＯＳに接続され、Ｑ８のソースは、ＶＮＥＧに接続され、低電圧インバータの出力は、出力ＯＵＴに接続される。また、論理レベル入力は、トランジスタＱ３及びＱ４により形成されるもう１つの高電圧インバータの入力に接続され、Ｑ３のソースは、ＶＰＯＳに接続され、Ｑ４のソースはＶＮＥＧに接続され、当該Ｑ３／Ｑ４インバータの出力は、出力ＯＵＴに接続される。
【００３５】
低電圧装置Ｑ７，Ｑ８は、高速低電圧スイッチングを可能とし、出力ＯＵＴは、ＮＥＧ又はＰＯＳ端子をこの同じ電圧に増加又は減少させることにより、負又は正の高電圧とされることができる。そして、ノードＯＵＴは、ＩＮとは独立して、ＮＭＯＳトランジスタＱ８又はＰＭＯＳトランジスタＱ７それぞれを介してＰＯＳ又はＮＥＧ端子に接続される。その理由は、ＩＮは低電圧信号であるからである。このフェーズにおいて、高電圧がゲート及び低電圧インバータの他の端子に掛かることになるので、低電圧ドライバへの入力は、他の高電圧ドライバからのものとするのがよく、これにより、低電圧装置Ｑ７，Ｑ８に掛かる電圧降下は、それらゲートの給電をなす高電圧トランジスタＱ１，Ｑ２により回避される。当業者であれば、低電圧ドライバにおける正しいロジックに対して反転のＩＮがこの装置に供給されることが分かる。
【００３６】
図７の回路を用いて実現される選択ゲートドライバの読出、書込及び消去動作についてのタイミング図が図９ａ，図９ｂ及び図９ｃにそれぞれ示される。
【００３７】
高電圧出力が部分的に入力依存となっている用途（例えば書込動作におけるもの）も、例えばＫＦＬＡＳＨメモリ装置におけるＸデコーダのセクタ選択部において存在する。
【００３８】
例えば、図面の図５ｂに戻ってこれを参照すると、セクタ選択ドライバは次の電圧を伝送しなければならない。
【表７】
【００３９】
図面の図６ａを参照して説明されるもののようなレベルシフタがこの書込動作に用いられる。かかる場合において、正及び負の端子は、高電圧動作の少なくとも一部において種々の電圧を伝送することになる。これは、低電圧ドライバが電圧降下のために当該出力に接続されることができないことを意味している。但し、所望の出力の特性（当該用途により定められる）が回路構成において或る付加的な柔軟性を許容するものである場合（例えば、セクタ選択信号におけるが如く、当該出力は、高電圧動作の専ら一部において、入力依存性があり、それ故正及び負の電圧は、違う場合は可能であるところの１５Ｖの差ではなく７Ｖだけ異なる）、サイズ及び電圧能力に関してＨＶ装置とＬＶ装置との間にある装置を用いることができる。
【００４０】
図面の図８を参照すると、本発明の第２の模範的実施例による駆動回路が示されており、ここでＧＯ２装置（すなわち、厚いゲート酸化物膜を有する高絶縁破壊電圧型のＭＯＳトランジスタ）が出力において用いられており、当該装置は、丁度７Ｖの降下をサポートすることができる（実際、これらは概ね８Ｖ以下の電圧降下をサポートすることが可能である）が、従来の高電圧装置よりも高い駆動を呈する。このようなＧＯ２装置は、出力ポートにおいて既に用いられ、何ら付加的なコストがかからないこととが分かる。図８の回路は、高電圧において一部入力依存性のあるドライバであり、以下に説明する。
【００４１】
選ばれた用途は、当該回路が次の出力をなすことを必要とする。
１）ＩＮとは関係のない正の高電圧であって、正及び負の端子双方がこの電圧に立ち上がるときのもの。
２）ＩＮの値に応じたＶＤＤ又は負電圧。
３）低電圧におけるＩＮに依存した論理レベル出力。
これは、以下の表８において要約される。
【表８】
【００４２】
表８は、種々のフェーズの動作における回路のノード電圧を示している。
【００４３】
示されるように、図８の回路の第１の部分は、図面の図６を参照して説明した負のレベルシフタである。ＧＯ２装置Ｑ９，Ｑ１０は、論理レベルで高速スイッチングを可能とする。端子がＶＰＰに傾くと、プルアップＨＶトランジスタＱ１１（これは消去動作に必要とされる）を介してそれらにより出力が得られ、ＧＯ２装置Ｑ９，Ｑ１０のゲートとなり、それらの電圧降下がない。第３のフェーズでは、ＰＯＳがＶＤＤへ向かいＮＥＧが負の高レベルへ向かう、レベルシフタは、ＧＯ２ゲートをＩＮにより定められるようなＰＯＳ又はＮＥＧに接続し、ＯＵＴは、ＧＯ２トランジスタＱ９，Ｑ１０によりどちらかの端子電圧に駆動される。
【００４４】
代替実施例では、レベルシフタを正のレベルシフタとすることができ、この場合、トランジスタＱ１１をプルダウントランジスタとすることができることが分かる。さらに、一実施例においては、ドライバが集積回路において実現される場合に、低電圧ドライバを、ＩＣ存在Ｉ／Ｏパッド保護インバータを用いて実現することができる。これは低電圧ドライバとしての二次的使用を呈するものである。
【００４５】
図８の回路を用いて実現されるセクタ選択ドライバの読出、書込及び消去動作に関するタイミング図は、図１０ａ，図１０ｂ及び図１０ｃそれぞれに示される。
【００４６】
なお、上述した実施例は、本発明を例示したものであって限定したものではなく、当業者ならば、添付の請求項により規定されるような本発明の範囲から逸脱することなく多くの代替実施例を構成することは可能である。請求項において括弧内に付される参照符号はその請求項を限定するものと解釈してはならない。「有する」及び「有し」なる文言その他これを意味する文言は、いずれの請求項又は明細書全体において挙げられているもの以外の要素又はステップの存在を排除するものではない。要素の単一の引用は、このような要素の複数の引用を排除するものではなく、これの逆もそうである。本発明は、複数の個別の要素を有するハードウェアによって実現可能であるし、適切にプログラムされたコンピュータによっても可能である。複数の手段を列挙している装置の請求項では、これら手段の幾つかが同一アイテムのハードウェアにより具現化されるようにすることもできる。或る方策が相互に異なる従属請求項に列挙されているという事実は、これら方策の組み合わせが活用されることがないことを示すものではない。
【図面の簡単な説明】
【００４７】
【図１】フラッシュメモリ装置の構成の概略図。
【図２】図１の装置における読出動作を概略的に示す図。
【図３】図１の装置における書込動作を概略的に示す図。
【図４】図１の装置における消去動作を概略的に示す図。
【図５ａ】図１の装置における選択ゲートドライバの構成を概略的に示す図。
【図５ｂ】図１の装置におけるセクタ選択ドライバの構成を概略的に示す図。
【図６ａ】負のレベルシフタの概略的回路図。
【図６ｂ】正のレベルシフタの概略的回路図。
【図７】本発明の第１の典型的実施例による高電圧ドライバの概略的回路図。
【図８】本発明の第２の典型的実施例による高電圧ドライバの概略的回路図。
【図９ａ】不揮発性メモリ装置の選択ゲートドライバとして用いられる、本発明の典型的実施例による高電圧ドライバに関するタイミング図。
【図９ｂ】不揮発性メモリ装置の選択ゲートドライバとして用いられる、本発明の典型的実施例による高電圧ドライバに関する他のタイミング図。
【図９ｃ】不揮発性メモリ装置の選択ゲートドライバとして用いられる、本発明の典型的実施例による高電圧ドライバに関するさらに他のタイミング図。
【図１０ａ】不揮発性メモリ装置のセクタ選択ドライバとして用いられる、本発明の典型的実施例による高電圧ドライバに関するタイミング図。
【図１０ｂ】不揮発性メモリ装置のセクタ選択ドライバとして用いられる、本発明の典型的実施例による高電圧ドライバに関する他のタイミング図。
【図１０ｃ】不揮発性メモリ装置のセクタ選択ドライバとして用いられる、本発明の典型的実施例による高電圧ドライバに関するさらに他のタイミング図。
【技術分野】
【０００１】
本発明は、電圧駆動回路に関し、より詳しくは、高速で比較的に低い電圧の動作をなす高電圧駆動回路に関する。
【背景技術】
【０００２】
電圧レベルシフタは、利用可能な電圧よりも高い電圧レベルが必要な数多くの用途に用いられてきた。例えば、集積回路（ＩＣ）は、当該ＩＣ内部ロジックにより用いられる論理１電圧レベルより高い論理１電圧レベルのディジタル出力ピンを駆動することが要求される場合がある。フラッシュメモリやＥＰＲＯＭ及びＥＥＰＲＯＭなどの不揮発性メモリにおける用途に対して、レベルシフタは、ワードライン（すなわちメモリセルのパストランジスタゲート）を共通に駆動する。メモリ読出動作に対して、要求されるワードライン駆動出力は、大抵、ディジタル電源電圧Ｖｄｄよりも低いか又は等しい。しかしながら、メモリ書込動作に対しては、要求される出力は１０Ｖ又はこれよりも高いものとなる可能性がある。したがって、書込動作は、ワードラインを駆動するためにレベルシフタを必要とし、ＩＣ面積を節約し回路の複雑さを軽減するために、書込動作中に用いられるレベルシフタが大抵は読出動作中にも用いられ、かかる読出動作において必要な論理１出力電圧が大抵はＶｄｄよりも低いか又は等しいものとされなければならない。このような場合、レベルシフタに結合された出力レベル電源電圧Ｖｐｐは読出動作中に単に減少させられる。
【０００３】
図面の図１を参照すると、模範的なフラッシュメモリ装置の構成が概略的に示されている。この示された装置は、当該装置に関する読み出し、書き込み及び消去動作を行うことができるが、マトリクス状のメモリセルを有し、これらセルの各々が、２つのトランジスタを有し、当該マトリクスは、セクタに分割され、各セクタが消去動作において共に消去される行のグループとされている。図示のように、ダブルゲート構造の記憶トランジスタ（それぞれの制御ゲート信号を供給する）及び選択トランジスタ（それぞれの選択ゲート信号を供給する）は、各ビットラインにつき設けられる。当業者であれば、セクタ選択トランジスタは、セクタビットラインをグローバルビットラインに接続することが分かる。
【０００４】
図示の例において、図面の図２を参照すると、全ての制御ゲートラインが同じ電圧、すなわちＶｃｇ＝１．２Ｖを有する。アドレス指定されるべき行は、選択ゲート信号により選択され、当該選択ゲート信号を供給するドライバのスイッチング速度は重要であることが分かることになる。さらに、セクタ選択信号は、セクタアドレスの変更により切り換わるので、セクタ選択信号を供給するドライバのスイッチング速度が等しく重要であり、本発明の目的は、これらそれぞれのドライバの速度を最適化することである。
【０００５】
図面の図３を参照すると、特定の典型的装置では、書込動作の間、全ての選択ゲートがＶｐｎ＝−５Ｖとなり、セレクタ選択信号が当該セクタアドレスによってＶｄｄ又はＶｐｎとなる。書き込まれる行は、制御ゲート信号により選択される。図面の図４を参照すると、消去動作において、全ての選択ゲート信号がＶｐｐ＝１０Ｖとなり全てのセクタ選択信号がＶｐｐとなる。この消去されるセクタは、制御ゲート電圧によって選択される。したがって、図面の図５ａを参照すると、選択ゲートドライバは、選択される行アドレスに応じて、次の電圧を伝送しなければならない。
【表１】
【０００６】
高電圧ドライバは、（上記特定の例に関して）次の値をとりうる２つの端子電圧の間で高レベル入力信号が選択する手段としての高電圧トランジスタを伴うインバータとして比較的に簡単に実現可能である。
【表２】
【０００７】
このレベルシフタは、絶縁（アイソレーション）トランジスタにより高電圧から保護される低電圧ドライバを通じてデータが書き込まれる（高電圧トランジスタの）ラッチとすることができる。かかるデータはロジックレベルで書き込まれ、端子電圧は高レベルに立ち上がり、それに伴いラッチ出力を得る。
【０００８】
図面の図５ｂを参照すると、セクタ選択ドライバは、次の電圧を伝送しなければならない。
【表３】
【０００９】
ドライバは、重い負荷の出力を駆動するために高電圧トランジスタを用いるので、低電圧動作の間のスイッチング速度が減る。高速スイッチングを達成するための既知の技術は、ドライバの必要なサイズをかなり大きくする。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明の目的は、高速低電圧動作の高電圧駆動回路、このような駆動回路を含む集積回路又はこのような集積回路を有するメモリ装置、及びこのようなメモリ装置を含むコンピューティングシステムを提供することである。
【課題を解決するための手段】
【００１１】
本発明の第１の態様によれば、高電圧動作及び比較的低い電圧の動作を含むそれぞれの装置動作に関連した複数の電圧のうちの選択された１つで装置を駆動する電圧駆動回路であって、入力と、当該装置への接続のための単一の出力と、前記入力と前記出力との間に配され少なくとも１つの高電圧絶縁破壊ドライバと少なくとも１つの比較的低い絶縁破壊電圧のドライバとを含む複数の電圧ドライバと、を有し、高電圧動作において、前記高電圧絶縁破壊ドライバが、前記出力に接続され前記比較的低い絶縁破壊電圧のドライバにかかる電圧降下が略ゼロであるとともに、比較的低い電圧の動作において、前記比較的低い絶縁破壊電圧のドライバが、前記装置を駆動するために当該駆動電圧を供給し、前記比較的低い電圧の動作における前記駆動電圧への前記高絶縁破壊電圧ドライバの寄与が、略皆無であるように構成された電圧駆動回路が提供される。
【００１２】
好適な実施例においては、前記高電圧絶縁破壊ドライバは、高電圧絶縁破壊トランジスタからなるインバータを有する。同様に、好適実施例において、前記少なくとも１つの比較的に低い絶縁破壊電圧のドライバは、比較的に低い絶縁破壊電圧のトランジスタからなるインバータを有する。本発明の一実施例において、当該回路は、前記入力と前記出力との間に２つの信号パスからなり、第１の信号パスは、直列に接続された１つ以上の高電圧ドライバからなり、第２の信号パスは、少なくとも１つの低電圧ドライバからなり、前記第１及び第２の信号パスは、互いに並列に接続される。高電圧動作において、本発明のこの模範的な実施例では、第１の信号パスが選択される。
【００１３】
本発明の第２の態様によれば、高電圧動作及び比較的低い電圧の動作を含むそれぞれの装置動作に関連した複数の電圧のうちの選択された１つで装置を駆動する電圧駆動回路であって、入力と、当該装置への接続のための単一の出力と、前記入力と前記出力との間に配され少なくとも１つの高電圧絶縁破壊ドライバと少なくとも１つの比較的低い絶縁破壊電圧のドライバとを含む複数の電圧ドライバと、を有し、前記高電圧絶縁破壊ドライバは、第１電圧ラインと第２電圧ラインとの間において当該回路の入力に接続された電圧レベルシフタを有し、前記レベルシフタの出力は、前記第１電圧ラインと前記第２電圧ラインとの間において前記出力に接続された比較的に低い絶縁破壊電圧のドライバの入力に接続される、回路が提供される。
【００１４】
本発明は、上に規定されるような本発明の第１及び第２の態様による駆動回路を含む集積回路にも適用される。好ましくは、この集積回路は、かかる駆動回路を含むメモリ装置を有する。本発明はさらに、このようなメモリ装置を含むコンピューティングシステムに適用される。
【００１５】
比較的に低い絶縁破壊電圧ドライバは、ＧＯ２デバイス又はこれに相当するものなどの厚いゲート酸化物デバイスからなるインバータを有するのが有益である。このようなデバイスは、Ｉ／Ｏパッドの保護の形態で集積回路に既に設けられる場合があることが分かる。高電圧プルアップトランジスタを、出力と第１電圧ラインとの間に設けてもよい。
【００１６】
本発明の利点は、高速スイッチング時間及び集積回路実現形態の場合のＩＣ領域の削減、並びにＩＣ実現形態におけるＩ／Ｏ保護インバータ（ＧＯ２）の二次使用を含む。本発明の幾つかの異なる用途が想定され、これには高電圧用途や、ＯＴＰ，ＦＬＡＳＨ及びＥＥＰＲＯＭなどのメモリ用途、ＢＬディスプレイ駆動用途が含まれる。
【００１７】
以下、本発明のこれらの態様及びその他の態様を、説明される実施例に基づいて詳しく説明する。
【００１８】
本発明の実施例は、かかる説明において、添付図面に基づき専ら例示によって述べることにする。
【発明を実施するための最良の形態】
【００１９】
高電圧ドライバは、高レベル入力信号が２つの端子電圧の一方と他方とを選択する手段としての高電圧トランジスタを備えたインバータとして実現可能である。レベルシフタは、絶縁（アイソレーション）トランジスタにより高電圧から保護される低電圧ドライバによりデータが書き込まれる（高電圧トランジスタの）ラッチとすることができる。かかるデータは、ロジックレベルで書き込まれ、当該端子電圧は、高レベルに立ち上がり、それらの当該ラッチ出力をとる。
【００２０】
したがって、不揮発性メモリなどの従来の装置では、ドライバは、重い負荷の出力を駆動するために高電圧トランジスタを用いており、低電圧動作（読出動作など）中のスイッチング速度が低くなるようにしている。高速スイッチングのために、ドライバの必要なサイズは、相当に大きくなる。
【００２１】
米国特許第６，４０７，５７９号は、メモリ回路における用途のためにレベルシフトされた電圧を供給することの可能な高電圧レベルシフタを記述している。このレベルシフタ回路は、電圧レベルシフタと、負荷を駆動する個別の出力段とを含む。レベルシフタ回路は、複数の高電圧装置を有するが、当該出力段に、達成すべき装置動作により要求されるような高電圧又は低電圧で当該負荷を駆動させるために用いることが可能である。
【００２２】
従来のラッチ型レベルシフタは、ラッチの存在により、スイッチング中の横流の問題がある。また、高電圧制御信号である絶縁（アイソレーション）信号が必要である。多くの場合、グランド（Ｇｎｄ）と正の高電圧との間、又はＶｄｄと負の電圧との間で、すなわちＫＦＬＡＳＨメモリにおける場合のように、切り換えることが専ら必要となる。この一方では、レベルシフタが正の高電圧と負の高電圧との間で切り換わる必要があり、これを、当該トランジスタがフルの電圧降下をサポートすることができないので２段階で行わなければならない。このような場合において、部分的なレベルシフタ（すなわち個別の正及び負のレベルシフタ）が提案されている。こうしたタイプのレベルシフタは、従来技術の構成に対して、横流を回避し、制御信号の数を減らし、少ないＩＣ空間で済ます。
【００２３】
図６ａ及び図６ｂを参照すると、負及び正の電圧レベルシフタはそれぞれ、回路図の形態で概略的に示されている。図６ａに示されるように、負の電圧レベルシフタの場合には、ロジックレベル入力ＩＮが高電圧トランジスタＱ１及びＱ２により形成されたインバータに接続される。トランジスタＱ１のドレインは、ＶＤＤに接続され、トランジスタＱ２のソースは、第３の高電圧トランジスタＱ３のドレインに接続され、そのソースは、負の電圧レベルＶＮＥＧに接続され、インバータの出力は、第４の高電圧トランジスタＱ４のゲートに接続される。第２の入力ＩＮＢは、高電圧トランジスタＱ５及びＱ６により形成される第２のインバータに接続され、トランジスタＱ５のソースは、ＶＤＤに接続され、トランジスタＱ６のソースは、トランジスタＱ４のドレインに接続される。トランジスタＱ３のゲートは、第２のインバータの出力ＯＵＴに接続される。
【００２４】
負のレベルシフタは、論理レベル入力ＩＮの値に応じてＯＵＴをＶＤＤ又はＶＮＥＧに接続する。ＶＮＥＧは、Ｇｎｄに接続されるとともに、当該入力は切り換わり、負の値に立ち下げられる。フィードバックによって、出力ノードが同じ端子に接続されたままとなり、立ち上がり／立下りの間に短絡電流がないことを確実となる。スイッチングの速度は、外側の３つのトランジスタすなわちＱ４，Ｑ５及びＱ６によりほぼ全体に影響を受け、これにより残りのサイズを最小化することができる。
【００２５】
図６ｂに示されるように、正の電圧レベルシフタの場合、論理レベル入力ＩＮは、高電圧トランジスタＱ１及びＱ２により形成されるインバータに接続される。トランジスタＱ１のドレインは、Ｇｎｄに接続され、トランジスタＱ２のソースは、第３の高電圧トランジスタＱ３のドレインに接続され、そのソースは、正の電圧レベルＶＰＯＳに接続され、インバータの出力は、第４の高電圧トランジスタＱ４のゲートに接続される。第２の入力ＩＮＢは、高電圧トランジスタＱ５及びＱ６により形成される第２のインバータに接続され、トランジスタＱ５のソースは、Ｇｎｄに接続され、トランジスタＱ６のソースは、トランジスタＱ４のドレインに接続される。トランジスタＱ３のゲートは、第２のインバータの出力ＯＵＴに接続される。正のレベルシフタの動作は、その構成の如く、負のレベルシフタのものと極めて類似したものであることが分かる。
【００２６】
かくして、本発明によれば、低電圧トランジスタを高電圧デバイスと組み合わせて用いたことにより、従来技術の構成に比べて論理レベルスイッチング速度を格段に向上させることができ、同時にドライバ面積を削減することができる。
【００２７】
或る用途（例えばＫＦＬＡＳＨメモリ装置における選択ゲートデコーダのようなもの）においては、下記表４に示されるように、動作のモードによって、高電圧動作の間に或るアレイの全ての信号の駆動すべき対象の値（正又は負）が決定される。
【表４】
【００２８】
表４は、種々のフェーズの動作におけるノード電圧を示している。
【００２９】
そして、当該ドライバの両方の端子をこの値となるよう増加又は減少させ当該出力が当該入力とは独立してこの値になるようにしている。但し、低電圧動作においては、出力は当該入力と交代し、本発明によりこのスイッチングの速度を向上させることが必要であり、低電圧部分がドライバに付加される。
【００３０】
図面の図５ｂを参照すると、図１のフラッシュメモリ装置の選択ゲートドライバは、選択された行アドレスに応じて次の電圧を伝送しなければならない。
【表５】
【００３１】
高電圧ドライバは、高レベル入力信号が（上記特定の例については）次の値をとりうる２つの端子電圧の一方と他方とを選択する手段としての高電圧トランジスタのインバータとして比較的簡単に実現可能である。
【表６】
【００３２】
レベルシフタは、絶縁トランジスタにより高電圧から保護される低電圧ドライバを通じてデータが書き込まれる（高電圧トランジスタの）ラッチとすることができる。このデータは、論理レベルで書き込まれ、端子電圧は高レベルに立ち上がり、これらによりラッチ出力が得られる。但し、低電圧動作中のスイッチング速度に関して問題が生じ、本発明の第１の模範的実施例によりこれらの問題を解決するため、低電圧インバータが当該回路に並列に挿入される。
【００３３】
図面の図７を参照すると、入力独立型高電圧動作を呈する本発明の第１の模範的実施例によるドライバが示されている。このドライバは、入力と出力との間の２つの信号パス（高電圧信号パスと低電圧信号パス）を規定する回路を有する。
【００３４】
論理レベル入力ＩＮは、低電圧ノーマルベースラインに接続され、論理レベルインバータ１０は、ＶＤＤとＧＮＤとの間に接続され、そのインバータの出力は、トランジスタＱ１及びＱ２により形成された第２の高電圧インバータに接続される。トランジスタＱ１のソースは、ＶＰＯＳに接続され、Ｑ２のソースはＶＮＥＧに接続される。トランジスタＱ１及びＱ２により形成されるインバータの出力は、トランジスタＱ７及びＱ８により形成される低電圧インバータに接続され、Ｑ７のソースは、ＶＰＯＳに接続され、Ｑ８のソースは、ＶＮＥＧに接続され、低電圧インバータの出力は、出力ＯＵＴに接続される。また、論理レベル入力は、トランジスタＱ３及びＱ４により形成されるもう１つの高電圧インバータの入力に接続され、Ｑ３のソースは、ＶＰＯＳに接続され、Ｑ４のソースはＶＮＥＧに接続され、当該Ｑ３／Ｑ４インバータの出力は、出力ＯＵＴに接続される。
【００３５】
低電圧装置Ｑ７，Ｑ８は、高速低電圧スイッチングを可能とし、出力ＯＵＴは、ＮＥＧ又はＰＯＳ端子をこの同じ電圧に増加又は減少させることにより、負又は正の高電圧とされることができる。そして、ノードＯＵＴは、ＩＮとは独立して、ＮＭＯＳトランジスタＱ８又はＰＭＯＳトランジスタＱ７それぞれを介してＰＯＳ又はＮＥＧ端子に接続される。その理由は、ＩＮは低電圧信号であるからである。このフェーズにおいて、高電圧がゲート及び低電圧インバータの他の端子に掛かることになるので、低電圧ドライバへの入力は、他の高電圧ドライバからのものとするのがよく、これにより、低電圧装置Ｑ７，Ｑ８に掛かる電圧降下は、それらゲートの給電をなす高電圧トランジスタＱ１，Ｑ２により回避される。当業者であれば、低電圧ドライバにおける正しいロジックに対して反転のＩＮがこの装置に供給されることが分かる。
【００３６】
図７の回路を用いて実現される選択ゲートドライバの読出、書込及び消去動作についてのタイミング図が図９ａ，図９ｂ及び図９ｃにそれぞれ示される。
【００３７】
高電圧出力が部分的に入力依存となっている用途（例えば書込動作におけるもの）も、例えばＫＦＬＡＳＨメモリ装置におけるＸデコーダのセクタ選択部において存在する。
【００３８】
例えば、図面の図５ｂに戻ってこれを参照すると、セクタ選択ドライバは次の電圧を伝送しなければならない。
【表７】
【００３９】
図面の図６ａを参照して説明されるもののようなレベルシフタがこの書込動作に用いられる。かかる場合において、正及び負の端子は、高電圧動作の少なくとも一部において種々の電圧を伝送することになる。これは、低電圧ドライバが電圧降下のために当該出力に接続されることができないことを意味している。但し、所望の出力の特性（当該用途により定められる）が回路構成において或る付加的な柔軟性を許容するものである場合（例えば、セクタ選択信号におけるが如く、当該出力は、高電圧動作の専ら一部において、入力依存性があり、それ故正及び負の電圧は、違う場合は可能であるところの１５Ｖの差ではなく７Ｖだけ異なる）、サイズ及び電圧能力に関してＨＶ装置とＬＶ装置との間にある装置を用いることができる。
【００４０】
図面の図８を参照すると、本発明の第２の模範的実施例による駆動回路が示されており、ここでＧＯ２装置（すなわち、厚いゲート酸化物膜を有する高絶縁破壊電圧型のＭＯＳトランジスタ）が出力において用いられており、当該装置は、丁度７Ｖの降下をサポートすることができる（実際、これらは概ね８Ｖ以下の電圧降下をサポートすることが可能である）が、従来の高電圧装置よりも高い駆動を呈する。このようなＧＯ２装置は、出力ポートにおいて既に用いられ、何ら付加的なコストがかからないこととが分かる。図８の回路は、高電圧において一部入力依存性のあるドライバであり、以下に説明する。
【００４１】
選ばれた用途は、当該回路が次の出力をなすことを必要とする。
１）ＩＮとは関係のない正の高電圧であって、正及び負の端子双方がこの電圧に立ち上がるときのもの。
２）ＩＮの値に応じたＶＤＤ又は負電圧。
３）低電圧におけるＩＮに依存した論理レベル出力。
これは、以下の表８において要約される。
【表８】
【００４２】
表８は、種々のフェーズの動作における回路のノード電圧を示している。
【００４３】
示されるように、図８の回路の第１の部分は、図面の図６を参照して説明した負のレベルシフタである。ＧＯ２装置Ｑ９，Ｑ１０は、論理レベルで高速スイッチングを可能とする。端子がＶＰＰに傾くと、プルアップＨＶトランジスタＱ１１（これは消去動作に必要とされる）を介してそれらにより出力が得られ、ＧＯ２装置Ｑ９，Ｑ１０のゲートとなり、それらの電圧降下がない。第３のフェーズでは、ＰＯＳがＶＤＤへ向かいＮＥＧが負の高レベルへ向かう、レベルシフタは、ＧＯ２ゲートをＩＮにより定められるようなＰＯＳ又はＮＥＧに接続し、ＯＵＴは、ＧＯ２トランジスタＱ９，Ｑ１０によりどちらかの端子電圧に駆動される。
【００４４】
代替実施例では、レベルシフタを正のレベルシフタとすることができ、この場合、トランジスタＱ１１をプルダウントランジスタとすることができることが分かる。さらに、一実施例においては、ドライバが集積回路において実現される場合に、低電圧ドライバを、ＩＣ存在Ｉ／Ｏパッド保護インバータを用いて実現することができる。これは低電圧ドライバとしての二次的使用を呈するものである。
【００４５】
図８の回路を用いて実現されるセクタ選択ドライバの読出、書込及び消去動作に関するタイミング図は、図１０ａ，図１０ｂ及び図１０ｃそれぞれに示される。
【００４６】
なお、上述した実施例は、本発明を例示したものであって限定したものではなく、当業者ならば、添付の請求項により規定されるような本発明の範囲から逸脱することなく多くの代替実施例を構成することは可能である。請求項において括弧内に付される参照符号はその請求項を限定するものと解釈してはならない。「有する」及び「有し」なる文言その他これを意味する文言は、いずれの請求項又は明細書全体において挙げられているもの以外の要素又はステップの存在を排除するものではない。要素の単一の引用は、このような要素の複数の引用を排除するものではなく、これの逆もそうである。本発明は、複数の個別の要素を有するハードウェアによって実現可能であるし、適切にプログラムされたコンピュータによっても可能である。複数の手段を列挙している装置の請求項では、これら手段の幾つかが同一アイテムのハードウェアにより具現化されるようにすることもできる。或る方策が相互に異なる従属請求項に列挙されているという事実は、これら方策の組み合わせが活用されることがないことを示すものではない。
【図面の簡単な説明】
【００４７】
【図１】フラッシュメモリ装置の構成の概略図。
【図２】図１の装置における読出動作を概略的に示す図。
【図３】図１の装置における書込動作を概略的に示す図。
【図４】図１の装置における消去動作を概略的に示す図。
【図５ａ】図１の装置における選択ゲートドライバの構成を概略的に示す図。
【図５ｂ】図１の装置におけるセクタ選択ドライバの構成を概略的に示す図。
【図６ａ】負のレベルシフタの概略的回路図。
【図６ｂ】正のレベルシフタの概略的回路図。
【図７】本発明の第１の典型的実施例による高電圧ドライバの概略的回路図。
【図８】本発明の第２の典型的実施例による高電圧ドライバの概略的回路図。
【図９ａ】不揮発性メモリ装置の選択ゲートドライバとして用いられる、本発明の典型的実施例による高電圧ドライバに関するタイミング図。
【図９ｂ】不揮発性メモリ装置の選択ゲートドライバとして用いられる、本発明の典型的実施例による高電圧ドライバに関する他のタイミング図。
【図９ｃ】不揮発性メモリ装置の選択ゲートドライバとして用いられる、本発明の典型的実施例による高電圧ドライバに関するさらに他のタイミング図。
【図１０ａ】不揮発性メモリ装置のセクタ選択ドライバとして用いられる、本発明の典型的実施例による高電圧ドライバに関するタイミング図。
【図１０ｂ】不揮発性メモリ装置のセクタ選択ドライバとして用いられる、本発明の典型的実施例による高電圧ドライバに関する他のタイミング図。
【図１０ｃ】不揮発性メモリ装置のセクタ選択ドライバとして用いられる、本発明の典型的実施例による高電圧ドライバに関するさらに他のタイミング図。
【特許請求の範囲】
【請求項１】
高電圧動作及び比較的低い電圧の動作を含むそれぞれの装置動作に関連した複数の電圧のうちの選択された１つで装置を駆動する電圧駆動回路であって、入力と、当該装置への接続のための単一の出力と、前記入力と前記出力との間に配され少なくとも１つの高電圧絶縁破壊ドライバと少なくとも１つの比較的低い絶縁破壊電圧のドライバとを含む複数の電圧ドライバと、を有し、高電圧動作において、前記高電圧絶縁破壊ドライバが、前記出力に接続され前記比較的低い絶縁破壊電圧のドライバにかかる電圧降下が略ゼロであるとともに、比較的低い電圧の動作において、前記比較的低い絶縁破壊電圧のドライバが、前記装置を駆動するために当該駆動電圧を供給し、前記比較的低い電圧の動作における前記駆動電圧への前記高絶縁破壊電圧ドライバの寄与が、略皆無であるように構成された電圧駆動回路。
【請求項２】
請求項１に記載の回路であって、前記高電圧絶縁破壊ドライバは、高電圧絶縁破壊トランジスタからなるインバータを有する、回路。
【請求項３】
請求項１又は２に記載の回路であって、前記少なくとも１つの比較的に低い絶縁破壊電圧のドライバは、比較的に低い絶縁破壊電圧のトランジスタからなるインバータを有する、回路。
【請求項４】
請求項１，２又は３に記載の回路であって、前記入力と前記出力との間に２つの信号パスを有し、第１の信号パスは、直列に接続された１つ以上の高電圧ドライバからなり、第２の信号パスは、少なくとも１つの低電圧ドライバからなり、前記第１及び第２の信号パスは、互いに並列に接続される、回路。
【請求項５】
請求項４に記載の回路であって、高電圧動作において前記第１の信号パスを選択する手段を有する回路。
【請求項６】
高電圧動作及び比較的低い電圧の動作を含むそれぞれの装置動作に関連した複数の電圧のうちの選択された１つで装置を駆動する電圧駆動回路であって、入力と、当該装置への接続のための単一の出力と、前記入力と前記出力との間に配され少なくとも１つの高電圧絶縁破壊ドライバと少なくとも１つの比較的低い絶縁破壊電圧のドライバとを含む複数の電圧ドライバと、を有し、前記高電圧絶縁破壊ドライバは、第１電圧ラインと第２電圧ラインとの間において当該回路の入力に接続された電圧レベルシフタを有し、前記レベルシフタの出力は、前記第１電圧ラインと前記第２電圧ラインとの間において前記出力に接続された比較的に低い絶縁破壊電圧のドライバの入力に接続される、回路。
【請求項７】
請求項６に記載の回路であって、前記電圧レベルシフタは、部分的レベルシフタを有する、回路。
【請求項８】
請求項６又は７に記載の回路であって、前記比較的低い絶縁破壊電圧のドライバは、厚いゲート酸化物装置からなるインバータを有する、回路。
【請求項９】
請求項８に記載の回路であって、前記厚いゲート酸化物装置は、ＧＯ２装置である、回路。
【請求項１０】
請求項６ないし９のうちいずれか１つに記載の回路であって、前記少なくとも１つの比較的低い絶縁破壊電圧のドライバは、Ｉ／Ｏ保護インバータを有する、回路。
【請求項１１】
請求項６ないし１０のうちいずれか１つに記載の回路であって、前記出力と前記第１又は第２の電圧ラインとの間にそれぞれ高電圧プルアップ又はプルダウントランジスタが設けられる、回路。
【請求項１２】
請求項１ないし１１のうちいずれか１つに記載の電圧駆動回路を有するメモリ装置。
【請求項１３】
請求項１２に記載のメモリ装置を有し又は含む集積回路。
【請求項１４】
請求項１３に記載の集積回路を含むコンピューティングシステム。
【請求項１】
高電圧動作及び比較的低い電圧の動作を含むそれぞれの装置動作に関連した複数の電圧のうちの選択された１つで装置を駆動する電圧駆動回路であって、入力と、当該装置への接続のための単一の出力と、前記入力と前記出力との間に配され少なくとも１つの高電圧絶縁破壊ドライバと少なくとも１つの比較的低い絶縁破壊電圧のドライバとを含む複数の電圧ドライバと、を有し、高電圧動作において、前記高電圧絶縁破壊ドライバが、前記出力に接続され前記比較的低い絶縁破壊電圧のドライバにかかる電圧降下が略ゼロであるとともに、比較的低い電圧の動作において、前記比較的低い絶縁破壊電圧のドライバが、前記装置を駆動するために当該駆動電圧を供給し、前記比較的低い電圧の動作における前記駆動電圧への前記高絶縁破壊電圧ドライバの寄与が、略皆無であるように構成された電圧駆動回路。
【請求項２】
請求項１に記載の回路であって、前記高電圧絶縁破壊ドライバは、高電圧絶縁破壊トランジスタからなるインバータを有する、回路。
【請求項３】
請求項１又は２に記載の回路であって、前記少なくとも１つの比較的に低い絶縁破壊電圧のドライバは、比較的に低い絶縁破壊電圧のトランジスタからなるインバータを有する、回路。
【請求項４】
請求項１，２又は３に記載の回路であって、前記入力と前記出力との間に２つの信号パスを有し、第１の信号パスは、直列に接続された１つ以上の高電圧ドライバからなり、第２の信号パスは、少なくとも１つの低電圧ドライバからなり、前記第１及び第２の信号パスは、互いに並列に接続される、回路。
【請求項５】
請求項４に記載の回路であって、高電圧動作において前記第１の信号パスを選択する手段を有する回路。
【請求項６】
高電圧動作及び比較的低い電圧の動作を含むそれぞれの装置動作に関連した複数の電圧のうちの選択された１つで装置を駆動する電圧駆動回路であって、入力と、当該装置への接続のための単一の出力と、前記入力と前記出力との間に配され少なくとも１つの高電圧絶縁破壊ドライバと少なくとも１つの比較的低い絶縁破壊電圧のドライバとを含む複数の電圧ドライバと、を有し、前記高電圧絶縁破壊ドライバは、第１電圧ラインと第２電圧ラインとの間において当該回路の入力に接続された電圧レベルシフタを有し、前記レベルシフタの出力は、前記第１電圧ラインと前記第２電圧ラインとの間において前記出力に接続された比較的に低い絶縁破壊電圧のドライバの入力に接続される、回路。
【請求項７】
請求項６に記載の回路であって、前記電圧レベルシフタは、部分的レベルシフタを有する、回路。
【請求項８】
請求項６又は７に記載の回路であって、前記比較的低い絶縁破壊電圧のドライバは、厚いゲート酸化物装置からなるインバータを有する、回路。
【請求項９】
請求項８に記載の回路であって、前記厚いゲート酸化物装置は、ＧＯ２装置である、回路。
【請求項１０】
請求項６ないし９のうちいずれか１つに記載の回路であって、前記少なくとも１つの比較的低い絶縁破壊電圧のドライバは、Ｉ／Ｏ保護インバータを有する、回路。
【請求項１１】
請求項６ないし１０のうちいずれか１つに記載の回路であって、前記出力と前記第１又は第２の電圧ラインとの間にそれぞれ高電圧プルアップ又はプルダウントランジスタが設けられる、回路。
【請求項１２】
請求項１ないし１１のうちいずれか１つに記載の電圧駆動回路を有するメモリ装置。
【請求項１３】
請求項１２に記載のメモリ装置を有し又は含む集積回路。
【請求項１４】
請求項１３に記載の集積回路を含むコンピューティングシステム。
【図１】
【図２】
【図３】
【図４】
【図５ａ】
【図５ｂ】
【図６ａ】
【図６ｂ】
【図７】
【図８】
【図９ａ】
【図９ｂ】
【図９ｃ】
【図１０ａ】
【図１０ｂ】
【図１０ｃ】
【図２】
【図３】
【図４】
【図５ａ】
【図５ｂ】
【図６ａ】
【図６ｂ】
【図７】
【図８】
【図９ａ】
【図９ｂ】
【図９ｃ】
【図１０ａ】
【図１０ｂ】
【図１０ｃ】
【公表番号】特表２００７−５２４１８１（Ｐ２００７−５２４１８１Ａ）
【公表日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願番号】特願２００６−５５２７４５（Ｐ２００６−５５２７４５）
【出願日】平成１７年２月８日（２００５．２．８）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５０４８８
【国際公開番号】ＷＯ２００５／０７８７２９
【国際公開日】平成１７年８月２５日（２００５．８．２５）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成１９年８月２３日（２００７．８．２３）
【国際特許分類】
【出願日】平成１７年２月８日（２００５．２．８）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５０４８８
【国際公開番号】ＷＯ２００５／０７８７２９
【国際公開日】平成１７年８月２５日（２００５．８．２５）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
[ Back to top ]