【課題】信頼性を向上させることができる高集積化された半導体チップ及びこれを含む半導体パッケージが提供される。
【解決手段】本発明にしたがう半導体チップは、基板と、前記基板を貫通している貫通ビアと、前記貫通ビアと前記基板との間に介在されたウェッティング膜と、前記ウェッティング膜と前記貫通ビアとの間に介在されたシード膜と、を含む。本発明の実施形態による半導体チップは突出された貫通ビアをウェッティング膜が覆っているので、導電パッドを追加に形成する必要がない。したがって、半導体チップの厚さを減らすことができ、構造が単純化されて半導体装置の高集積化により有利である。また、工程を単純化することができるので、生産収率を増大させ得る。 （もっと読む）

【課題】貫通電極を有する半導体装置の製造方法において、埋設導電部間のショートが起き難くすること。
【解決手段】半導体素子を有する素子領域と貫通電極が形成される貫通電極領域とを有する基板の上に第１絶縁膜を形成し、前記素子領域上の前記第１絶縁膜に凹部を形成し、前記貫通電極領域上の前記第１絶縁膜にダミー凹部を形成し、前記第１絶縁膜上、前記凹部内、および前記ダミー凹部内に第１導電材を形成し、前記第１導電材および前記第１絶縁膜の上部を研磨して、前記凹部内に導電部を形成すると共に前記ダミー凹部内にダミー導電部を形成し、前記貫通電極領域上の前記第１絶縁膜および前記貫通電極領域をエッチングして前記基板内に至る貫通電極ホールを形成した後、前記貫通電極ホール内に第２導電材を形成し、前記貫通電極ホール内に形成された第２導電材が露出するまで前記基板の裏面を研磨して、前記貫通電極を形成すること。 （もっと読む）

【課題】半導体装置の外部端子に加わる外力により外部端子の下方の絶縁膜にクラックが生じるのを抑制または防止する。
【解決手段】半導体基板１の主面上には複数の配線層が形成されている。この複数の配線層のうちの最上の配線層ＭＨの直下の第５配線層Ｍ５において、最上の配線層ＭＨのボンディングパッドＰＤのプローブ接触領域ＰＡの直下には、導体パターン（第５配線５Ｆ、ダミー配線およびプラグ６Ｃ）を形成しない。上記第５配線層Ｍ５において、最上の配線層ＭＨのボンディングパッドＰＤのプローブ接触領域ＰＡの直下以外の領域には、導体パターン（第５配線５Ｆ、ダミー配線およびプラグ６Ｃ）を形成する。 （もっと読む）

【課題】アライメント光によるアライメントマークの検出感度を向上させて、低コストで貫通孔の位置合わせを行う。アライメントマークの誤検出を防ぐ。また、アライメントマーク検出時のアライメント光の露光マージンを大きくして、微細化に対応可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板の非有効ショット領域において、半導体基板の主面又は主面よりも上方にアライメントマークを形成する。半導体基板の裏面の方から、アライメントマークが形成された位置に対応する開口を形成する。半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、有効ショット領域の半導体基板内に貫通孔を形成する。 （もっと読む）

【課題】ダイシング工程におけるチッピング不良を低減させる。
【解決手段】一面側に複数の回路素子３が形成され、この回路素子が形成された領域間に第一スクライブライン領域Ｒ１が設けられたウエハ状の半導体基板２と、この半導体基板の他面２ｂから半導体基板の一面２ａまで貫通する貫通孔７と、この貫通孔の内面及び半導体基板の他面側に形成された絶縁膜５と、この絶縁膜上に形成された配線６とを備えた半導体ウエハにおいて、半導体基板の他面側に形成された絶縁膜に、第一スクライブライン領域に沿って絶縁膜が離間した領域である第二スクライブライン領域Ｒ２が設けられている半導体ウエハを提供する。 （もっと読む）

【課題】上部配線層と下部配線層とを、微細なコンタクトホールを介して接続する多層配線基板、アクティブマトリクス基板及びこれを用いた画像表示装置、並びに多層配線基板の製造方法を提供する。
【解決手段】基板１０上に形成された第１の導電層２０と、層間絶縁層３０と、第２の導電層７０とを有し、前記層間絶縁層に形成されたコンタクトホール４０を介して前記第１の導電層と前記第２の導電層とが電気的に接続された構造を有する多層配線基板において、
前記層間絶縁層は、前記コンタクトホールを含まない第１の領域５０と、前記コンタクトホールを含み、該第１の領域よりも表面エネルギーが高く形成された第２の領域６０とを有し、
前記第１の導電層の前記コンタクトホール内の領域は、前記第２の領域よりも表面エネルギーが高く、
前記第２の導電層は、前記層間絶縁層の前記第２の領域に接触して堆積形成され、前記コンタクトホールを介して前記第１の導電層と接続されている。 （もっと読む）

【課題】本発明は、Cu及びlow-k膜にダメージを与えずに、従来のポリマー剥離液で解決し得なかったわずかな亀裂状のCu腐食の抑制が可能なドライプロセス後の残渣除去液を提供し、これを用いた半導体デバイスの製造方法を確立する。
【解決手段】ドライエッチング及び／又はアッシング後の半導体基板に存在する残渣の除去液であって、フッ素化合物を含まず、銅に配位し得る２以上の酸素原子を有する中性有機化合物及び／又はＣ４以上のモノアルコールのうち少なくとも１種と、水とを含むことを特徴とする残渣除去液、或いは、過塩素酸塩と水とを含むことを特徴とする残渣除去液に関する。 （もっと読む）

【課題】良好な電気的特性が得られる不揮発性記憶素子及びその製造方法を提供する。
【解決手段】第１の配線１０３と、第１の配線１０３上に形成され、第１の配線１０３に接続される第１のプラグ１０７及び第２のプラグ１０８と、第１電極１０９、第２電極１１３、及び抵抗変化層１１２を有し、第１のプラグ１０７上に形成され、第１電極１０９が第１のプラグ１０７と電気的に接続されている抵抗変化素子１１４と、抵抗変化素子１１４上に形成され、第２電極１１３と電気的に接続されている第２の配線１１９と、第２のプラグ１０８上に形成され、第２のプラグ１０８と電気的に接続されている第３の配線１２１とを備え、第１のプラグ１０７の上面と第２のプラグ１０８の上面とが略同一平面内に形成され、かつ第２の配線１１９の上面と第３の配線１２１の上面とが略同一平面内に形成されている。 （もっと読む）

【課題】低抵抗の微細配線構造を有する半導体装置を提供する。
【解決手段】第１配線４２０は、半導体基板１００上に設けられている。第１ビア４４０は、第１配線４２０上に設けられている。また、第１ビア４４０の底面は、第１配線４２０に接している。第１絶縁層３３０は、半導体基板１００上に設けられ、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接している。第１配線４２０および第１ビア４４０のうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している。 （もっと読む）

【課題】酸化物半導体層を用いた表示装置に代表される半導体装置において、画面サイズの大型化や高精細化に対応し、表示品質が良く、安定して動作する信頼性のよい半導体装置を提供する。
【解決手段】引き回し距離の長い配線にＣｕを含む導電層を用いることで、配線抵抗の増大を抑える。また、Ｃｕを含む導電層を、ＴＦＴのチャネル領域が形成される酸化物半導体層と重ならないようにし、窒化珪素を含む絶縁層で包むことで、Ｃｕの拡散を防ぐことができ、信頼性の良い半導体装置を作製することができる。特に、半導体装置の一態様である表示装置を大型化または高精細化しても、表示品質が良く、安定して動作させること
ができる。 （もっと読む）

【課題】 実施形態は、製造工程が簡便な手法によって製造した半導体装置を提供することを目的とする。
【解決手段】 実施形態の半導体装置は、実施形態にかかる半導体装置は、基板と、基板上に触媒金属膜と、触媒金属膜上にグラフェンと、前記グラフェン上に層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと前記コンタクトホールにカーボンナノチューブを水素、窒素、アンモニアと希ガスの中から選ばれる１種以上のガスのプラズマで処理した前記触媒金属膜上に又は前記層間絶縁膜を貫通するカーボンナノチューブを水素、窒素、アンモニアと希ガスの中から選ばれる１種以上のガスのプラズマで処理した前記触媒金属膜上に備えることを特徴とする。 （もっと読む）

【課題】相変化記録材料から熱を急速に拡散させるための構造を有する相変化メモリとその製造方法を提供する。
【解決手段】層間絶縁膜（１０、２０、３０）内に設けられた複数の導電プラグ（１２、１４）と、複数の導電プラグの夫々に接して設けられた相変化記録材料膜（１６）と、相変化記録材料膜に接して設けられた上部電極（１８）と、複数の導電プラグに接しないように導電プラグの側面領域に設けられた放熱のための金属材料部（２２）と、を有する相変化メモリ。 （もっと読む）

【課題】配線コーナーでの電子散乱を減らし、配線の抵抗率の増大を抑制する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に形成され、配線溝を有する層間絶縁膜とを備える。さらに、前記装置は、前記配線溝内に形成された配線を備える。さらに、前記配線溝の底面と側面との間の角部の曲率半径は、前記配線の配線幅の１／１０以上である。 （もっと読む）

【解決手段】 切り分けられたダイまたはウェハのような素子を３次元的に集積する方法および切り分けられたダイまたはウェハのような素子が接続された集積構造。ダイまたはウェハの一方または両方は、その中に形成された半導体デバイスを有する。第１コンタクト構造を有する第１素子は、第２コンタクト構造を有する第２素子に接着される。第１、第２コンタクト構造は、接着の際に露出されることが可能で、また接着の結果、電気的に接続される。接着後にビアがエッチングされるとともに埋め込まれて電気的配線を露出および形成して第１、第２コンタクト構造を接続するとともに、この電気的配線への表面からの電気的なアクセスが可能になる。または、第１、第２コンタクト構造は接着の際に露出されず、接着後にビアがエッチングおよび埋め込みされて第１、第２コンタクト構造が電気的に接続されるとともに接続された第１、第２コンタクト構造への電気的なアクセスが得られる。 （もっと読む）

【課題】基板を貫通する電極の形成に適用できる新規な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に半導体素子を形成する工程と、半導体基板に孔を形成する工程と、半導体素子の上方と孔の内壁および底を覆うように絶縁膜を形成する工程と、異方性エッチングにより、半導体素子の上方と孔の底の絶縁膜を除去する工程と、孔の底に金属拡散防止膜を形成する工程と、孔に導電膜を埋める工程とを有する。 （もっと読む）

【課題】銅埋め込み配線を主要な配線層とする半導体集積回路装置に於いても、通常、ワイヤボンディング特性を確保するために、最上層配線層をアルミニウム系パッド層とすることが多い。このアルミニウム系パッド層は、一般に、配線層（電源配線、信号配線等の一般相互接続配線）としても使用されている。しかし、このような一般相互接続配線は、配線長が比較的長いためアンテナ効果により、プラズマ処理時にデバイスにダメージが入り易い等のデメリットがある。
【解決手段】本願発明は、メタル多層配線系が、下層の埋め込み型多層配線層と上層の非埋め込み型アルミニウム系パッドメタル層を有する半導体集積回路装置に於いて、前記非埋め込み型アルミニウム系パッドメタル層は、実質的に電源リング配線を有しないものである。 （もっと読む）

【課題】ダマシン構造のＣｕ配線を有する半導体装置の製造において熱処理工程が行われた場合の、層間絶縁膜であるＣＦ膜からのフッ素の拡散を防止し、リーク電流の増加を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】ダマシン配線構造を有する半導体装置であって、フッ素添加カーボン膜からなる層間絶縁膜と、前記層間絶縁膜に埋め込まれた銅配線と、を備え、前記層間絶縁膜と前記銅配線との間には、前記銅配線に近接するバリアメタル層と、前記層間絶縁膜に近接するフッ素バリア膜が形成されている、半導体装置が提供される。 （もっと読む）

【課題】ＶＬＳＩ技術及びＵＬＳＩ技術において多段相互接続は、アスペクト比の高いバイアや他の相互接続が注意深く処理されることを要する。これらの相互接続の確実な形成技術を提供する。
【解決手段】窒素と水素を含有する化合物、一般にアンモニアを使用し、次層を上へ堆積するに先立ち相対的に低い温度で酸化物又は他の汚染物質を還元する、プラズマ還元プロセスを提供する。酸化物の層の典型的な物理的スパッタ洗浄プロセスと比較して、層の粘着特性が改善され酸素の存在が減少する。このプロセスは、デュアルダマシン構造、とりわけ銅が応用されている場合の複雑な要求に特に有効であろう。 （もっと読む）

【課題】絶縁破壊が発生しにくい半導体装置及びその製造方法を提供する。
【解決手段】集積回路１３と電気的に接続する電極１４が位置する半導体基板１０を用意する。半導体基板の前記第１の面１１とは反対側の第２の面１２において等方性エッチングを行い、第１内壁面を有する第１凹部を形成する。第１凹部内から前記半導体基板を貫通して電極に至り、第２内壁面２２ａを有する第２凹部を形成する。第２の面と第１内壁面によって形成された第１の角部、及び第１内壁面と第２内壁面によって形成された第２の角部を除去するエッチバック処理を行い、第２の面と第２内壁面とを連続する第１内壁面を形成する。角部を除去した後、少なくとも第１内壁面、及び第２内壁面を覆うように、電極とオーバーラップする位置に開口部６５を有する絶縁層３０を形成する。絶縁層を介して第２凹部内に充填され、電極と接続し、かつ第２の面から突出する導電部４０を形成する。 （もっと読む）

【課題】電気的接続信頼性を向上させることができる半導体装置を提供する。
【解決手段】半導体チップ３は、第１主面３０Ａと第２主面３０Ｂとの間を貫通する貫通孔３０Ｘを有する半導体基板３０と、半導体基板３０の第２主面３０Ｂを覆うように形成され、貫通孔３０Ｘと対向する位置に開口部３１Ｘが形成された絶縁層３１と、絶縁膜３３によって覆われた貫通孔３０Ｘ及び開口部３１Ｘに形成された貫通電極３２とを有する。絶縁層３１から露出される貫通電極３２の上端面は、当該半導体チップ３に他の半導体チップ４が積層される際のパッドになる。また、貫通電極３２の上端面は、絶縁層３１の半導体基板３０と接する面と反対側の面と面一になるように形成されている。 （もっと読む）