【課題】電極パッドのプローブ領域とボンディング領域とを、光学顕微鏡による拡大観察で明確に識別することができる半導体装置を提供する。
【解決手段】半導体基板に形成された回路と接続される下層メタル配線２０と、下層メタル配線２０の上に形成され、複数のビアホール３５、３６を有する層間絶縁膜３０と、複数のビアホール３５、３６を埋める複数の配線部４０と、層間絶縁膜３０及び複数の配線部４０の上に形成され、複数の配線部４０を介して下層メタル配線２０と電気的に接続する上層メタル配線５０とを具備する。層間絶縁膜３０は、複数の第１ビアホール３５を有する第１絶縁部３１と、複数の第２ビアホール３６を有する第２絶縁部３２と、第１絶縁部３１と第２絶縁部３２との間に位置し、上面が平らな第３絶縁部３３とを備える。 （もっと読む）

【課題】外部からの磁場を遮蔽する磁気シールド効果が高い半導体装置を提供する。
【解決手段】半導体基板ＳＵＢの主表面上に形成されたスイッチング素子ＴＲを覆うように形成された層間絶縁膜ＩＩＩ１と、平板状の引出配線ＬＥＬと、引出配線ＬＥＬとスイッチング素子ＴＲとを接続する接続配線ＩＣＬと、磁化の向きが可変とされた磁化自由層ＭＦＬを含み、引出配線ＬＥＬ上に形成された磁気抵抗素子ＴＭＲとを備える。磁化自由層ＭＦＬの磁化状態を変化させることが可能な配線ＤＬと配線ＢＬとを備えている。磁気抵抗素子ＴＭＲが複数並んだメモリセル領域において、磁気抵抗素子ＴＭＲの上部に配置された第１の高透磁率膜ＣＬＡＤ２が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。 （もっと読む）

【課題】配線の信頼性の高い半導体装置を提供する。
【解決手段】半導体基板４２上に台形状の凸部領域と台形状の凹部領域を設け、凹部領域のシリコン表面にはゲート酸化膜４５が設けられ、ゲート酸化膜上にはゲート電極４６が形成されている。凹部領域に設けられたゲート電極４６の両側の凸部領域にはソース・ドレイン高濃度領域４８が位置し、ソース・ドレイン高濃度領域４８とゲート電極４６の間にはソース・ドレイン低濃度領域４７が形成されている。ソース・ドレイン高濃度領域４８の上表面には第１層目の金属配線４９と第２層目の金属配線５０と第３層目の金属配線５２が積層され、ソース・ドレイン高濃度領域４８から第３金属配線までの接続にコンタクトホールやビアホールなどを利用していない。このように本発明の半導体装置は、コンタクトホールやビアホールなどの接続孔を形成しないで素子と配線との接続や配線間接続を行なうことができる。 （もっと読む）

【課題】信頼性の高い回路基板を低コストで供給する。
【解決手段】例えば、開口部１０１を介してチップ取り出し電極２を含む基板１の一部表面が露出するようメタルマスク１００を基板１に被せ、イオン化された被着金属に、０．０１ｅＶから２５０ｅＶの被着エネルギを与えるイオンプレーティング法により金属導体を形成した後、メタルマスク１００を剥離することによって、基板１の一部表面に形成された金属導体からなる配線層２１を形成する。これにより、フォトリソグラフィー法を用いることなく、基板上に配線層２１を直接形成することができるため、生産性が高く低コストな回路基板を提供することが可能となる。更に、その回路基板とその他のチップとを積層して、それらをボンディングワイヤで絶縁基板に支持されないリードへ接続する。 （もっと読む）

【課題】スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供する。
【解決手段】ゲート配線４３は、基部４４と、基部４４から突出する複数の指状部４５と、隣接する指状部４５の先端部４６を接続する接続部４７と、を有する。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５とドレイン配線３３の指状部３５と、の間に配置されている。ゲート配線４３の基部４４は、ソース配線２３の基部２４とドレイン配線３３の指状部３５との間に配置され、かつ、ソース配線２３の指状部２５との間に絶縁膜を介在させて指状部２５と交差している。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、バリアメタルの絶縁膜及びＣｕに対する密着性と、Ｃｕ拡散防止とを両立する。
【解決手段】 第１絶縁膜に設けた凹部の側壁に第２絶縁膜を形成し、第２絶縁膜の内側に順に第２絶縁膜との密着性が優れている第１の導電性バリア層、炭素を含有する第２の導電性バリア層、及び、Ｃｕ系埋込電極との密着性が優れている第３の導電性バリア層の３層構造のバリア層を介してＣｕ系埋込電極を設けるとともに、前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を設ける。 （もっと読む）

【課題】半導体チップを評価する技術を提供する。
【解決手段】
シリコン基板の一方の面に、複数領域からなる抵抗測温体としての金属配線膜１０１、及び、１つ又は複数領域からなるヒータとしての金属配線膜１０２の少なくとも何れかと、金属配線膜１０１及び金属配線膜１０２を実装基板と接続するための電極１０３と、が積層された半導体チップを実装基板に実装して、金属配線膜１０１を電流計及び電圧計と、金属配線膜１０２を電源と、電気的に接続することで、半導体チップの上記各領域における測温及び加熱、及び、その温度プロファイルが評価可能な評価システムを提供する。 （もっと読む）

【課題】長期にわたって信頼性に優れた半導体素子及びその製造方法を提供する。
【解決手段】基板の一方の面に第１表面電極２を形成し、第１表面電極２が形成された基板１の表面にレジスト組成物を塗布し、プリベークしてレジスト膜１０を形成し、該レジスト膜１０を貫通して第１表面電極１上にコンタクトホールを形成し、このコンタクトホール内にコンタクト電極４を形成し、第１表面電極２が形成された基板の表面に、熱膨張率が２ｐｐｍ／℃以上７ｐｐｍ／℃未満の第１絶縁膜３ａを形成し、次いで、該第１絶縁膜３ａ上に熱膨張率が７ｐｐｍ／℃以上２４ｐｐｍ／℃以下の第２絶縁膜３ｂを積層して絶縁膜３を形成し、コンタクト電極４を介して絶縁膜上に第２表面電極５を形成し、第１表面電極２、第２表面電極５及び絶縁膜３が形成された基板の裏面側を支持体に固定し、第１表面電極側からダイシングして素子ユニットを分離して半導体素子を製造する。 （もっと読む）

【課題】貫通孔となるべきアスペクト比が２０以上の深孔を埋め込む貫通電極金属としては、埋め込み特性が良好なタングステンが使用されることが多いが、通常のドライエッチングによる深孔は、ボッシュプロセスによるものに比べて寸法の大きなものとなる。この比較的大きな深孔を埋め込むためには、必然的にウエハの表面に成膜すべきタングステン膜の膜厚も厚くなり、その結果、ウエハの反りが、プロセスを正常に実行できる限界を超える程度にまで増加する。また、このような問題が許容できる限度内である場合にも、タングステン膜を堆積する際に、ウエハの周辺で下地膜の剥がれが発生する等の問題がある。
【解決手段】本願発明は、貫通ビアを形成するための非貫通孔をタングステン部材で埋め込むに当たり、ウエハの周辺部において、下地のバリアメタル膜の外延部より内側に、タングステン部材の外延部を位置させるように成膜を実行するものである。 （もっと読む）

【課題】基板を薄板化しても基板の反りを抑制でき、耐熱性、機械特性に優れた絶縁膜で保護された半導体素子及びその製造方法を提供する。
【解決手段】基板１の一方の面に第１表面電極２を形成し、第１表面電極２が形成された基板の表面に、芳香族テトラカルボン酸及び芳香族テトラカルボン酸二無水物から選ばれる１種以上のアシル化合物を、前記芳香族ジアミンよりも１モル％以上多く反応して得られるポリアミド酸を含むポリイミド前駆体組成物を塗布し、イミド化して絶縁膜３を形成し、第１表面電極２及び絶縁膜３が少なくとも形成された基板１を、第１表面電極側からダイシングして素子ユニットを分離して半導体素子を製造する。 （もっと読む）

本発明の実施形態は、超小型電子構造の形成に関する。３２ｎｍの次のテクノロジーノード向けの低誘電率誘電体材料は、約２．６未満の誘電率を呈する必要がある。本発明により、全体として超小型電子構造の曲げおよび剪断強度の完全性を向上させながら、そのような低誘電率誘電体材料を使用する半導体デバイスを形成することが可能になる。
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【課題】第１のＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２を備えている。第１，第２のＭＩＳトランジスタは、第１，第２の活性領域１０ａ，１０ｂ上に形成され、第１，第２の高誘電率膜１３ａ，１３ｂを有する第１，第２のゲート絶縁膜１３Ａ，１４Ｂと、第１，第２のゲート絶縁膜上に形成された第１，第２のゲート電極１８Ａ，１８Ｂとを備えている。第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとは、第１の素子分離領域１１Ｌ上において分離されている。第１の素子分離領域１１Ｌを挟んで対向する第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１の素子分離領域１１Ｌ上に位置する第１のゲート絶縁膜１３Ａの一端までの突き出し量をｄ１としたとき、ｄ１＜０．５ｓの関係式が成り立っている。 （もっと読む）

シールド構造体は、集積回路上の第１金属化層に形成された櫛状構造体が複数の歯を備え櫛状構造体の歯は他方の櫛状構造体に向かって延びる第１、第２櫛状構造体と、第１櫛状構造体から上方に延びる複数の第１導電性ビアと、第２櫛状構造体から上方に延びる複数の第２導電性ビアと、第１金属化層の上方の第２金属化層に配置された第１、第２平面構造体と、第１平面構造体から複数の第１導電性ビアに向かって下方に延びる複数の第３導電性ビアと、第２平面構造体から複数の第２導電性ビアに向かって下方に延びる複数の第４導電性ビアとを備え、第１、第２櫛状構造体、第１、第２平面構造体及び第１〜第４導電性ビアは全て同電位であり接地されることが好ましい。ある実施形態では１つ以上の信号線が第１、第２平面構造体間の第２金属化層に配置され、他の実施形態では１つ以上の信号線が第１、第２平面構造体間の第３金属化層に配置される。 （もっと読む）

【課題】ロジック回路のコンタクト抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を最大限に高めることが実現される半導体装置の構造およびその製造方法を提供する。
【解決手段】半導体装置においては、ロジック回路を構成する配線を有する配線層の層数をＭとし、メモリ回路を構成する配線を有する配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、（Ｍ−Ｎ）層あるいは（Ｍ−Ｎ＋１）層の配線層にわたって、容量素子１５０が設けられている。 （もっと読む）

【課題】スループットが向上し、且つ少ない液滴量でも第１の電極と第２の電極とを導通性を確保する。
【解決手段】基体１０の表面１０ａに形成された微細穴２の底部２ａとなる下面電極３と、基体１０の表面１０ａであって微細穴２の内壁部２ｂの上端近傍に配置された上面電極５とを導通させる導電層１２を形成する。この導電層１２の形成において、まず、金属ナノ粒子１１を分散させるためのクリアインク８を微細穴２に充填する。次に、微細穴２に金属ナノ粒子１１を含有する液滴を供給し、金属ナノ粒子１１を微細穴２内のクリアインク８で分散させる。次に、微細穴２内のクリアインク８を揮発させることで、微細穴２の底部２ａ及び内壁部２ｂに析出した金属ナノ粒子膜１１Ａを有する導電層１２を形成する。 （もっと読む）

【課題】電磁（ＥＭ）妨害あるいはＥＭＩに対してある程度の保護を具備した半導体装置において、低コストで、半導体ウエハからＥＭ保護の施されたダイを形成する方法を提供する。
【解決手段】半導体ダイ１２，１３，１４は、傾斜したサイドウォール３５，３６，３７を有するように形成される。この傾斜サイドウォール上、および、半導体ダイの底部表面上に導体４０が形成される。導電材料である導体４０は、ダイ１２−１４に対しＥＭＩから保護する。 （もっと読む）

【課題】、ダマシンインターコネクトのエレクトロマイグレーション特性を向上させるべく銅線内に保護キャップを形成する方法を提供する。
【解決手段】ａ）酸化物を含まない銅または銅合金１０７の露呈領域と誘電体の露呈領域とを含む基板１００を、アルミニウムを含む化合物に、少なくとも約摂氏３５０度の基板温度で曝して、前記誘電体および前記銅または銅合金の層の両方の上にアルミニウムを含む第１の層を形成する工程と、（ｂ）前記第１の層の少なくとも一部を化学的に修正して、アルミニウムを含むパッシベーション層１０９を形成する工程と、（ｃ）前記パッシベーション層の上に誘電体層１１１．を堆積させる工程とを備える方法。 （もっと読む）

【課題】電磁（ＥＭ）妨害あるいはＥＭＩに対してある程度の保護を具備し半導体装置において、半導体ウエハからダイを低コストで形成する方法を提供する。
【解決手段】半導体ダイ１２，１３，１４は、傾斜したサイドウォール３５，３６，３７を有するように輸送テープあるいはキャリヤ・テープ３８上に形成される。この傾斜サイドウォール上、および、底部表面上に導体４０が形成される。導電材料である導体４０は、ダイ１２−１４に対しＥＭＩからの保護を提供する。 （もっと読む）

【課題】配線が形成される多孔質絶縁膜がプラズマダメージ等を受けるのを防ぐことにより、高歩留り且つ高信頼性な半導体装置を得られるようにする。
【解決手段】半導体基板の上に、化学気相成長法により、炭素濃度、空孔形成剤濃度及び酸素濃度がそれぞれ異なる複数の領域を有する空孔形成剤含有膜を形成する工程を備えている。この工程は、前駆体、空孔形成剤及び酸化剤を第１の流量で流す第１の期間と、第１の期間の後に、前駆体の流量に対する空孔形成剤の流量を減少させる第２の期間と、第２の期間の後に、前駆体の流量に対する空孔形成剤の流量の減少を停止し、前駆体、空孔形成剤及び酸化剤を第２の流量で流す第３の期間と、第３の期間の後に、前駆体の流量に対する酸化剤の流量を増大させる第４の期間と、第４の期間の後に、前駆体、空孔形成剤及び酸化剤を第３の流量で流す第５の期間とを含む。 （もっと読む）