半導体装置及びその製造方法
【課題】 半導体装置及びその製造方法に関し、バリアメタルの絶縁膜及びＣｕに対する密着性と、Ｃｕ拡散防止とを両立する。
【解決手段】 第１絶縁膜に設けた凹部の側壁に第２絶縁膜を形成し、第２絶縁膜の内側に順に第２絶縁膜との密着性が優れている第１の導電性バリア層、炭素を含有する第２の導電性バリア層、及び、Ｃｕ系埋込電極との密着性が優れている第３の導電性バリア層の３層構造のバリア層を介してＣｕ系埋込電極を設けるとともに、前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を設ける。
【解決手段】 第１絶縁膜に設けた凹部の側壁に第２絶縁膜を形成し、第２絶縁膜の内側に順に第２絶縁膜との密着性が優れている第１の導電性バリア層、炭素を含有する第２の導電性バリア層、及び、Ｃｕ系埋込電極との密着性が優れている第３の導電性バリア層の３層構造のバリア層を介してＣｕ系埋込電極を設けるとともに、前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、例えば、埋込配線を形成する際のバリア層の構成に関するものである。
【背景技術】
【０００２】
近年、半導体装置の電極材料或いは配線材料として、アルミニウムが広く用いられてきた。しかし、近年の半導体装置の微細化や処理の高速化の要求に伴い、電極や配線をアルミニウムで対応することが困難になってきている。そのため、エレクトロマイグレーションに強く、比抵抗がアルミニウムより小さな銅を利用する試みが進められている。
【０００３】
一方、半導体装置の高速化のためには、電極及び配線の低抵抗化とともに、信号遅延の要因となる寄生容量を低減するために層間絶縁膜の低誘電率化が必要になる。このような絶縁膜としてｋ値の低い所謂ｌｏｗ−ｋ材料が適用されている。
【０００４】
しかし、Ｌｏｗ−ｋ材料は一般には空孔を有することでｋ値を下げているため、空孔があるが故に、配線材料であるメタルがＬｏｗ−ｋ材料に拡散し易いという問題がある。そのため、ダマシン構造を有する銅多層配線において、Ｌｏｗ−ｋ材料からなる層間絶縁膜に設けた配線用トレンチの側壁を絶縁膜でシールしている（例えば、特許文献１参照）。
【０００５】
また、銅埋込配線の微細化にともなう配線抵抗値の上昇の回避、ならびに銅の領域周辺に酸化ルテニウム等の金属酸化膜層を形成することで、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｅａｒｋｄｏｗｎ：経時破壊）寿命の長寿命化等の配線信頼性を確保している（例えば、特許文献２参照）。
【０００６】
特に、銅はＳｉ−Ｏを含む絶縁膜に対し拡散し易く、拡散を防ぐためにバリアメタル層が銅成膜前に配線ならびにビアホール側壁に成膜されている。バリアメタル層としては、一般にはＴａ、Ｔｉ、ＴａＮ等が用いられているが、Ｃｕよりも抵抗値が高いという特徴を持つ。例えば、銅の比抵抗値が１．７×１０-6Ω・ｃｍであるのに対して、Ｔａは１５×１０-6Ω・ｃｍ、Ｔｉは８０×１０-6Ω・ｃｍである。
【０００７】
配線の微細化が進むにつれ、配線抵抗に占めるバリアメタル膜に抵抗値の占める割合が高くなるため、銅ならびにバリアメタルのトータルの抵抗値が上昇する問題が発生する。例えば、ＩＴＲＳ２００６（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ２００６ Ｅｄｉｔｉｏｎ）が示すテクノロジーロードマップによれば、ｈｐ（ｈａｒｆ ｐｉｔｃｈ）３２ｎｍ世代（配線ピッチ６４ｎｍ）の銅配線の比抵抗値は４．８３×１０-6Ω・ｃｍとされている。
【０００８】
また、配線のＴＤＤＢ寿命信頼性を確保するためには、Ｃｕ界面における密着を向上させることが効果的である。例えば、結晶性のＲｕは比抵抗が低くＣｕとの密着性が良好なバリアメタルとして知られている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−２３６２８５号公報
【特許文献２】特開２００８−１５９７２０号公報
【特許文献３】特開２００６−２２９２０７号公報
【特許文献４】特開２００７−２５８３９０号公報
【特許文献５】特開２００６−００５３０５号公報
【特許文献６】特開２００６−０１９３２５号公報
【特許文献７】特開２００８−０３１５４１号公報
【特許文献８】特開２００７−１５４２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
結晶性のＲｕは比抵抗が低くＣｕとの密着性が良好ではあるが、結晶性が故に結晶欠陥を通してＣｕが外部に拡散し、Ｒｕ単層ではメタルバリア性が低いことや、ポーラス膜中の水分により、Ｒｕがデバイス動作中に酸化され不良が発生する問題がある。
【００１１】
また、絶縁膜やバリア層としてのＴｉとの密着性が低いために配線形成後の実装用パッケージ製造におけるワイヤーボンンディングの際、パッド部のＲｕと絶縁層界面で剥離が発生するという問題が生じている。
【００１２】
また、従来から、バリアメタルの成膜法としてＰＶＤ法（物理的気相堆積法）が用いられてきたが、配線の細化に伴って溝孔内のカバレジ性に問題が生じている。例えば、トレンチコーナ部や細孔内におけるバリアメタルのカバレジ性が特に低いために、この欠陥部位からＣｕが外部に拡散してしまう。
【００１３】
欠陥を防止するために、成膜の膜厚を厚くする手法があるが、配線の微細化に対して不利な方向となる。また、バリア性の高いＰＶＤメタル層として窒化されたＰＶＤメタルとＰＶＤメタルを積層させて用いられているが、積層構造であるため膜厚が増加するため、微細化に向けて不利となる。
【００１４】
一方、カバレジ性を改良したメタル成膜技術としてＣＶＤ法（化学的気相堆積法）或いはＡＬＤ法（原子層堆積法）が知られている。この成膜技術を用いることによって、１〜３ｎｍ程度の薄膜を配線内の場所を選ばす、欠陥なしで均一に成膜することが可能になる。
【００１５】
しかし、成膜には有機物を含む所謂プリカーサを用いるため、成膜されたメタル層中にはＣをはじめとした多くの不純物が含まれる。そのため、ダマシン形成時におけるＣｕめっきシード層との密着性が劣化し、配線内のボイド発生の原因となるとともに、ＥＭＥ（エレクトロマイグレーション）寿命の劣化に繋がる問題がある。
【００１６】
したがって、本発明は、バリアメタルの絶縁膜及びＣｕに対する密着性と、Ｃｕ拡散防止機能とを両立することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一観点からは、第１絶縁膜と、前記第１絶縁膜に設けられた凹部と、前記凹部の側壁に形成された第２絶縁膜と、前記凹部内であって、前記第２絶縁膜の内側に順に設けられた第１の導電性バリア層、第２の導電性バリア層、及び、第３の導電性バリア層を介して形成されたＣｕ系埋込電極を設けた半導体装置であって、前記第３の導電性バリア層は、前記第２の導電性バリア層よりＣｕ系埋込電極との密着性が優れており、前記第２の導電性バリア層は、炭素含有導電性バリア層であり、前記第１の導電性バリア層は、前記第２の導電性バリア層より前記第２絶縁膜との密着性が優れており、且つ、前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を有することを特徴とする半導体装置が提供される。
【００１８】
また、本発明の別の観点からは、第１絶縁膜に凹部を形成する工程と、前記凹部の側壁に第２絶縁膜を形成する工程と、前記凹部内であって前記第２絶縁膜の内側に第１の導電性バリア層を物理気相堆積法により成膜する工程と、前記第１の導電性バリア層上に化学気相堆積法或いは原子層堆積法のいずれかにより炭素を含有した第２の導電性バリア層を成膜する工程と、前記第２の導電性バリア層上に前記第２の導電性バリア層よりＣｕに対する密着性が優れる第３の導電性バリア層を物理堆積法により成膜する工程と、熱処理により前記第２の導電性バリア層中の炭素を拡散して前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を形成する工程と、前記第３の導電性バリア層上に前記凹部を埋め込むようにＣｕ系電極材料を堆積する工程と、前記Ｃｕ系電極材料と、前記第３の導電性バリア層と、前記第２の導電性バリア層と、前記第１の導電性バリア層とを前記凹部を形成した絶縁膜の表面が露出するまで化学機械研磨を行って研磨する工程とを有していることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１９】
開示の半導体装置及びその製造方法によれば、バリアメタルを３層構造にするとともに、それらの境界面に炭素混合領域を形成しているのでバリアメタルの絶縁膜及びＣｕに対する密着性と、Ｃｕ拡散防止機能とを両立することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態の配線構造の概念的断面図である。
【図２】本発明の実施の形態の配線構造の形成工程の途中までの説明図である。
【図３】本発明の実施の形態の配線構造の形成工程の図２以降の途中までの説明図である。
【図４】本発明の実施の形態の配線構造の形成工程の図３以降の途中までの説明図である。
【図５】本発明の実施の形態の配線構造の形成工程の図４以降の途中までの説明図である。
【図６】本発明の実施の形態の配線構造の形成工程の図５以降の説明図である。
【図７】本発明におけるエレクトロマイグレーション試験パターンの概略的断面図である。
【図８】本発明における剥離試験パターンの概略的平面図である。
【図９】本発明の実施例１の半導体装置の概略的断面図である。
【発明を実施するための形態】
【００２１】
ここで、図１乃至図８を参照して、本発明の実施の形態を説明する。図１は本発明の実施の形態の配線構造の概念的断面図である。プラグ２を埋め込んだ下地絶縁膜１上に形成した層間絶縁膜となる絶縁膜３に凹部を形成し、凹部の側壁をシール絶縁膜４でシールし、第１の導電性バリア層５乃至第３の導電性バリア層７を介してＣｕ系埋込電極１０を埋め込んだものである。
【００２２】
この時、第２の導電性バリア層６として、炭素を含んだ導電性バリア層を用い、熱処理を施すことによって、第２の導電性バリア層６から第１の導電性バリア層５及び第３の導電性バリア層７へ炭素を拡散する。その結果、第１の導電性バリア層５と第２の導電性バリア層６との界面と、第２の導電性バリア層６と第３の導電性バリア層７との界面に炭素混合領域８,９が形成されて密着性が向上する。
【００２３】
絶縁膜３としては所謂Ｌｏｗ−ｋ材料が好適であり、例えば、絶縁材料として、例えば、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（ＡＭＡＴ社製商品名）、Ｃｏｒａｌ（ノベラスシステム社登録商標）或いはＡｕｒｏｌａＵＫＬ（ＡＳＭ社製商品名）等が挙げられる。
【００２４】
また、凹部の側壁をシールするシール絶縁膜４としては、シリコンカーバイド、シリコンオキシカーバイド、シリコンナイトライド、シリコンオキシナイトライド、シリコンオキサイド等の内、１種以上が用いられている。なお、バリア性の観点からシリコンオキシカーバイドがより好適である。
【００２５】
また、第１の導電性バリア層５としては、凹部の側壁に設けたシール絶縁膜４との密着性が良好な材料が望ましく、例えば、Ｔｉ，Ｔａ，ＴａＮ等を物理気相堆積法、典型的には、スパッタリング法により成膜すれば良い。
【００２６】
このＴｉ，Ｔａ，ＴａＮはポーラスなＬｏｗ−ｋ膜に対するシール性を有するために、Ｌｏｗ−ｋ膜中のポア内に含まれる水分のメタル層への拡散を遮断することが出来る。そのため、第２の導電性バリア層６及び第３の導電性バリア層７、及び、Ｃｕ系埋込電極１０の酸化を防止することで、配線の信頼性を向上することができる。さらに、Ｔｉ，Ｔａ，ＴａＮは、Ｃｕ系埋込電極１０内のＣｕが絶縁膜３に拡散することを防止する機能を有する。
【００２７】
第２の導電性バリア層６としては、被覆性に優れたバリアメタルが望ましく、例えば、ＣＶＤ（化学気相堆積）法或いはＡＬＤ（原子層堆積法）を用いて成膜すれば良い。その結果、第２の導電性バリア層６中には、炭素が含有されるが、０．００１ａｔｏｍ％〜１ａｔｏｍ％の範囲であれば差し支えない。なお、膜厚は０．１ｎｍ〜５ｎｍであることが望ましい。
【００２８】
第２の導電性バリア層６としては、Ｒｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔ等が挙げられるが、典型的には、Ｒｕを用いる。
【００２９】
ＣＶＤ−Ｒｕ膜の成膜方法としては、例えば、上述の特許文献７に示されている手法にて成膜される。原料である金属化合物として、ビス（シクロペンタヂエニル）ルテニウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオネート）ルテニウム、トリス(Ｎ，Ｎ′−ジイソプロピルアセトアミジネート)ルテニウム（III）、ビス(Ｎ，Ｎ′−ジイソプロピルアセトアミジネート)ルテニウム（II）ジカルボニル、ビス（エチルシクロペンタジエニル）ルテニウム、ビス（ペンタメチルシクロペンタジエニル）ルテニウム、ビス(２，２，６，６−テトラメチル−３，５−ヘプ タンジオネート)(１，５−シクロオクタジエン)ルテニウム（II）、ルテニウム（III）アセ チルアセトネートを挙げることができる。
【００３０】
また、Ｒｕ以外にも
Ｐｄ：
パラジウムヘキサフルオロアセチルアセトネート（Ｐｄ（ｈｆａｃ）２）、シクロペンタジエニルパラジウムアリル（（Ｃ５Ｈ５）Ｐｄ（ａｌｌｙｌ））、およびパラジウムアリル（Ｐｄ（ａｌｌｙｌ）２）を挙げることができる。
Ｔｉ：
四塩化チタン（ＴｉＣｌ４）、四フッ化チタン（ＴｉＦ４）、四臭化チタン（ＴｉＢｒ４）、四ヨウ化チタン（ＴｉＩ４）、テトラキスエチルメチルアミノチタン（Ｔｉ［Ｎ（Ｃ２Ｈ５ＣＨ３）］４（ＴＥＭＡＴ））テトラキスジメチルアミノチタン（Ｔｉ［Ｎ（ＣＨ３）２］４（ＴＤＭＡＴ））、テトラキスジエチルアミノチタン（Ｔｉ［Ｎ（Ｃ２Ｈ５）２］４（ＴＤＥＡＴ））を挙げることができる。
Ｔａ：
五塩化タンタル（ＴａＣｌ５）、五フッ化タンタル（ＴａＦ５）、五臭化タンタル（ＴａＢｒ５）、五ヨウ化タンタル（ＴａＩ５）、ターシャルブチルイミドトリス（ジエチルアミド）タンタル（Ｔａ（ＮＣ（ＣＨ３）３）（Ｎ（Ｃ２Ｈ５）２）３（ＴＢＴＤＥＴ））、ターシャリーアミルイミドトリス（ジメチルアミド）タンタル（Ｔａ（ＮＣ（ＣＨ３）２Ｃ２Ｈ５）（Ｎ（ＣＨ３）２）３）を挙げることができる。
Ｐｔ（白金）：
（トリメチル）メチルシクロペンタジエニルプラチニウム（IV）ラチニウム（II）アセチルアセトネート、ビス(２，２，６，６−テトラメチル−３，５−ヘプタンジオネート)プラチニウム（II）、プラチニウム（II）ヘキサフルオロアセチルアセトネートを挙げることができる。
Ｉｒ：
５−シクロオクタジエン）イリジウム（Ｉ）、ジカルボニル（アセチルアセトネート）イリジウム（Ｉ）、イリジウム（III）アセチルアセトネートを挙げることができる。
Ｍｎ：
ビス（シクロペンタジエニル）マンガン（Ｍｎ（Ｃ５Ｈ５）２）、ビス（メチルシクロペンタジエニル）マンガン（Ｍｎ（ＣＨ３Ｃ５Ｈ４）２）、ビス（エチルシクロペンタジエニル）マンガン（Ｍｎ（Ｃ２Ｈ５Ｃ５Ｈ４）２）、ビス（イソプロピルシクロペンタジエニル）マンガン（Ｍｎ（Ｃ３Ｈ７Ｃ５Ｈ４）２）、ビス（ｔ−ブチルシクロペンタジエニル）マンガン（Ｍｎ（Ｃ４Ｈ９Ｃ５Ｈ４）２）、ビス（アセチルアセトネート）マンガン（Ｍｎ（Ｃ５Ｈ７Ｏ２）２）、ビス（ペンタメチルシクロペンタジエニル）マンガン（II）（Ｍｎ（Ｃ５（ＣＨ３）５）２）、ビス（テトラメチルシクロペンタジエニル）マンガン（II）（Ｍｎ（Ｃ５（ＣＨ３）４Ｈ）２）、（ＤＭＰＤ）（エチルシクロペンタジエニル）マンガン（Ｍｎ（Ｃ７Ｈ１１Ｃ２Ｈ５Ｃ５Ｈ４））、トリス（ＤＰＭ）マンガン（Ｍｎ（Ｃ１１Ｈ１９Ｏ２）３）、マンガン（０）カルボニル（Ｍｎ２（ＣＯ）１０）、メチルマンガンペンタカルボニル（ＣＨ３Ｍｎ（ＣＯ）５）、シクロペンタジエニルマンガン(I)トリカルボニル（（Ｃ５Ｈ５）Ｍｎ（ＣＯ）３）、メチルシクロペンタジエニルマンガン(I)トリカルボニル（（ＣＨ３Ｃ５Ｈ４）Ｍｎ（ＣＯ）３）、エチルシクロペンタジエニルマンガン（Ｉ）トリカルボニル（（Ｃ２Ｈ５Ｃ５Ｈ４）Ｍｎ（ＣＯ）３）、アセチルシクロペンタジエニルマンガン（Ｉ）トリカルボニル（（ＣＨ３ＣＯＣ５Ｈ４）Ｍｎ（ＣＯ）３）、ヒドロキシイソプロピルシクロペンタジエニルマンガン(I)トリカルボニル（（ＣＨ３）２Ｃ（ＯＨ）Ｃ５Ｈ４）Ｍｎ（ＣＯ）３）等を用いても良い。
【００３１】
また、第２の導電性バリア層の成膜方法としては、上述の特許文献８に示されているＡＬＤ法を用いても良い。その際に用いられる原料ガスとしてはＲｕを成膜する場合は、Ｒｕ３（ＣＯ）１２、Ｒｕ（ＥｔＣｐ）２；ＥｔＣｐは、エチルシクロペンタジエンなどが用いられる。
【００３２】
また、Ｒｕ以外にも、
Ｔｉ： Ｔｉ［Ｎ（ＣＨ３）２］４；テトラキス（ジメチルアミノ）チタン（ＴＤＭＡＴ）
Ｃｒ： Ｃｒ（ＣＯ）６
Ｍｎ： Ｍｎ２（ＣＯ）１０
Ｃｏ： ＣＯ２（ＣＯ）８
Ｎｉ： Ｎｉ（ＣＯ）４、Ｎｉ（ａｃａｃ）２；ここで、ａｃａｃは、アセチルアセトン（２，４−ペンタジオン）を意味する。
Ｚｎ： Ｚｎ（ＣＨ３）２
Ｇｅ： Ｇｅ（ＯＣＨ３）４
Ｚｒ： Ｚｒ（Ｏ−ｔ−Ｃ４Ｈ９）４
Ｍｏ： Ｍｏ（ＣＯ）６Ｒｈ： Ｒｈ４（ＣＯ）１２
Ｐｄ： Ｐｄ（ＯＡｃ）２；ＯＡｃは酢酸を意味する。
Ａｇ： Ａｇ［Ｏ２Ｃ−Ｃ（ＣＨ３）３］；２，２−ジメチルプロピオネート銀（Ｉ）
Ｂａ： Ｂａ（Ｏ２Ｃ１１Ｈ１９）２；ビスジピバロイルメタナートバリウム
Ｈｆ： Ｈｆ（Ｃ１１Ｈ１９Ｏ２）４
Ｔａ： Ｔａ（Ｎ−ｔ−Ｃ５Ｈ１１）［Ｎ（ＣＨ３）２］３；（ターシャリーアミルイミド）トリス（ジメチルアミノタンタル）
Ｗ： Ｗ（ＣＯ）６
Ｒｅ： Ｒｅ２（ＣＯ）１０
Ｉｒ： Ｉｒ（Ｃ５Ｈ４Ｃ２Ｈ５）（Ｃ８Ｈ１２）；エチルシクロペンタジエニル（１，５−シクロオクタジエン）イリジウム
Ｐｔ： Ｐｔ（Ｃ５Ｈ４Ｃ２Ｈ５）（ＣＨ３）３；エチルシクロペンタジエニル（トリメチル）白金
等の原料ガスを用いれば良い。
【００３３】
また、第３の導電性バリア層７としては、非晶質のＲｕよりＣｕ拡散阻止能力は劣るが、Ｃｕとの密着性が良好な結晶性のバリアメタルが好適である。第２の導電性バリア層６との密着性の観点からは、第２の導電性バリア層６と同じ元素を用いることが望ましい。
【００３４】
即ち、第３の導電性バリア層７としては、炭素を含まない結晶性のＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔを用いる。なお、このような、炭素を含まない結晶性のバリアメタルを成膜するためには、物理気相堆積法、典型的には、スパッタリング法を用いれば良い。
【００３５】
メタル膜装置内にて真空または水素窒素混合雰囲気で、２５０℃〜４５０℃、例えば、４００℃で、５〜５００秒、好ましくは１０〜１２０秒にてアニールすることで、各メタル界面に炭素混合領域８,９を形成する。
【００３６】
各メタル界面に炭素混合領域８,９が形成されるために、第１の導電性バリア層５と第２の導電性バリア層６との密着性及び第２の導電性バリア層６と第３の導電性バリア層７との密着性が確保される。その結果、ＬＳＩ実装パッケージアセンブリにおけるワイヤーボンディングによる剥離の問題を回避することができる。
【００３７】
各メタル界面に炭素混合領域８，９を形成するに必要な炭素は、第２導電性バリア層６に含有される炭素の拡散で供給することから、還元処理は不要である。しかし、還元処理をした場合でも第２の導電性バリア層６中には微量な炭素が残留するために、炭素混合領域８，９は形成される。
【００３８】
なお、Ｃｕ系埋込電極１０は純粋なＣｕである必要はなく、エレクトロマイグレーション耐性を高めるために、３．０重量％以下のＡｌ或いはＳｉを添加しても良い。
【００３９】
次に、図２乃至図６を参照して、本発明の実施の形態の配線構造の形成工程を説明する。まず、図２（ａ）に示すように、ＰＳＧ（リンガラス）等からなる下地絶縁膜１１にＷ等からなるプラグ１２を埋め込んだのち、エッチングストッパー膜１３、層間絶縁膜１４、及び、キャップ膜１５を順次堆積する。この場合のエッチングストッパー膜１３は、例えば、比誘電率３．６のシリコンオキシカーバイド（ＳｉＯＣ）を用い、厚さは１０ｎｍ〜４０ｎｍとする。
【００４０】
また、層間絶縁膜１４としては、ｋ値が２．６以下の低誘電率絶縁材料からなるポーラスＬｏｗ−ｋ材料であるＣＶＤ系のＳｉＯＣ膜が好適である。このような、材料としては、上述のＢｌａｃｋ Ｄｉａｍｏｎｄ、Ｃｏｒａｌ或いはＡｕｒｏｌａＵＫＬ等が挙げられる。なお、厚さは、６０ｎｍ〜１２０ｎｍとする。また、キャップ膜１５としては、ＳｉＯ２が 好適であり、厚さは、３０ｎｍ〜７０ｎｍとする。
【００４１】
次いで、図２（ｂ）に示すように、レジストパターン（図示を省略）をマスクとしてエッチングを施すことによって、キャップ膜１５乃至エッチングストッパー膜１３を順次エッチングして配線用凹部１６を形成する。
【００４２】
次いで、図２（ｃ）に示すように、厚さが、例えば、３ｎｍのシール絶縁膜１７を堆積させる。この場合のシール絶縁膜１７としては、シリコンカーバイド、シリコンオキシカーバイド、シリコンナイトライド、シリコンオキシナイトライド、シリコンオキサイド等を用いる。
【００４３】
次いで、図３（ｄ）に示すように、ドライエッチングによってキャップ膜１５の表面と配線用凹部１６の底面に堆積したシール絶縁膜１７を除去して、配線用凹部１６の側壁にのみシール絶縁膜１７を残存させる。
【００４４】
次いで、図３（ｅ）に示すように、配線用凹部１６の内面を厚さが０．５ｎｍ〜１０ｎｍのＰＶＤバリア膜１８で被覆する。この場合のＰＶＤバリア膜１８は、例えば、スパッタリング法によって形成したＰＶＤ-Ｔｉ膜がシール絶縁膜１７との密着性の観点から好適である。
【００４５】
次いで、図３（ｆ）に示すように、ＰＶＤバリア膜１８の表面を厚さが０.１ｎｍ〜５ｎｍの炭素含有バリアメタル膜１９で被覆する。この場合の炭素含有バリアメタル膜１９は、例えば、ＣＤＶ-Ｒｕ膜を用いる。
【００４６】
次いで、図４（ｇ）に示すように、炭素含有バリアメタル膜１９の表面を厚さが３ｎｍ〜１０ｎｍのＰＶＤバリアメタル膜２０で被覆する。この場合のＰＶＤバリアメタル膜２０は、真空中でＲｕをスパッタリングすることによって形成した結晶性Ｒｕ膜がＣｕとの密着性の観点から好適である。
【００４７】
次いで、図４（ｈ）に示すように、メタル膜装置内にて真空または水素窒素混合雰囲気で、２５０℃〜４５０℃、例えば、４００℃で、５〜５００秒、好ましくは１０〜１２０秒にてアニールする。その結果、炭素含有バリアメタル膜１９中のＣが拡散して、ＰＶＤバリア膜１８／炭素含有バリアメタル膜１９の界面、及び、炭素含有バリアメタル膜１９／ＰＶＤバリアメタル膜２０の界面に炭素混合領域２１,２２が形成される。
【００４８】
次いで、図５（ｉ）に示すように、ＰＶＤバリアメタル膜２０の表面上に無電解メッキ法によって厚さが、例えば、３０ｎｍのＣｕめっきシード層２３を形成する。シード層はスパッタを用いて形成しても差し支えない。その場合、バリアメタル層を形成後、連続して真空中で成膜されることが望ましい。次いで、電解めっき法を用いて凹部を完全に埋め込むようにＣｕめっき膜２４を成膜する。
【００４９】
次いで、図５（ｊ）に示すように、ＣＭＰ処理を施すことによって、キャップ膜１５が露出するまで研磨することによって平坦化してＣｕ埋込配線２５を形成する。次いで、平坦化を行った後、表面を酸性またはアルカリ性の溶液で表面を洗浄することにより、研磨後の残留メタルを除去することが望ましい。この場合の洗浄後の配線表面における絶縁膜部のメタル濃度が５×１０11ａｔｏｍ／ｃｍ2 以下になるまで洗浄することが望ましい。なお、表面の研磨残渣等の異物を除去するために二流体スプレー等で処理を行っても差し支えない。
【００５０】
次いで、図６（ｋ）に示すように、平坦化された表面上に、再び、厚さが、例えば、３０ｎｍのシリコンオキシカーバイド等からなるエッチングストッパー膜２６を形成する。以降は、層間絶縁膜及びキャップ膜の堆積工程、配線用凹部或いはビアホールの形成工程、シール絶縁膜の形成工程、多層バリア層の形成工程、Ｃｕの堆積工程、平坦化工程を必要とする多層構造の積層数に応じて順次行う。
【００５１】
このように、本発明の実施の形態においては、配線用凹部の側壁をシール絶縁膜で被覆したのち、３層構造のバリア層を設けるとともに、各バリア膜界面に炭素混合領域を形成している。その結果、バリア層の層間絶縁膜及びＣｕに対する密着性と、Ｃｕ拡散防止とを両立することが可能となる。また、バリア層の層間絶縁膜及びＣｕに対する密着性が良好であるので、ＣＭＰ処理においてせん断応力による剥離が生ずることがない。
【００５２】
この実施の形態の配線構造について、エレクトロマイグレーション耐性試験を行った。図７は本発明におけるエレクトロマイグレーション試験パターンの概略的断面図であり、１層目Ｃｕ埋込配線４１及び２層目Ｃｕ埋込配線４３はそれぞれ幅７０ｎｍ、厚さ１００ｎｍ、長さ２００μｍとした。また、ビア４２は直径７０ｎｍ、高さ１００μｍとした。
【００５３】
この図７に示すエレクトロマイグレーション評価用パターンを用いて、３００℃の温度において、０．２ｍＡの電流を流して試験を行った。その結果、試験時間５０時間で１００チップ中不良発生は０個であった。
【００５４】
次に、図８に示す剥離評価用パターンを用いて剥離試験を行った。図８は本発明における剥離試験パターンの概略的平面図であり、１００μｍ角のＡｌパッド４５を４０μｍ間隔で３２個、１．６ｍｍ×２．４ｍｍのチップ４４に設けた。
【００５５】
このＡｌパッド４５に対してφ５０μｍのＡｕボールを３０ｇｆの圧着力にてワイヤーボンディングする際のＡｌパッド４５からＡｕ剥れ数を評価したところ、５０チップ中パッド剥れは０個であった。
【００５６】
また、効果を確認するために比較例１乃至比較例３を作製して本発明の実施の形態と同様の条件でエレクトロマイグレーション耐性試験及び剥離試験を行った。
比較例１はＣＶＤ−Ｒｕ層を形成せずに、ＰＶＤ−Ｔｉ上に直接ＰＶＤ−Ｒｕを成膜した構造とした。エレクトロマイグレーション耐性試験においては、試験時間５０時間で１００チップ中不良発生は０個であった。一方、剥離試験においては、５０チップ中パッド剥れは３８チップで剥離が発生した。
【００５７】
また、比較例２はバリア膜としてＰＶＤ−Ｔｉのみのバリア構造とした。エレクトロマイグレーション耐性試験においては、試験時間５０時間で１００チップ中不良発生は１００個であった。一方、剥離試験においては、５０チップ中パッド剥れは０個であった。
【００５８】
また、比較例３はバリア膜として結晶性Ｒｕのみのバリア構造とした。エレクトロマイグレーション耐性試験においては、試験時間５０時間で１００チップ中不良発生は１００個であった。一方、剥離試験においては、５０チップ中パッド剥れは４０チップで剥離が発生した。
【００５９】
このように、本発明の実施の形態においては界面に炭素混合領域を形成した３層構造のバリア層を用いているので、Ｃｕ拡散防止機能を確保しつつ、絶縁膜との密着性とＣｕ埋込配線との密着性を良好にして、剥離耐性を大きくすることができる。
【実施例１】
【００６０】
以上を前提として、次に、図９を参照して本発明の実施例１の半導体装置の製造工程を説明する。図９は、本発明の実施例１による製造方法で作製した半導体装置の概略的断面図であり、まず、例えば、直径が３００ｍｍのシリコン基板５１の表面にシャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜５２を形成し、この素子分離絶縁膜５２で囲まれた活性領域内に、ＭＯＳＦＥＴ５３を形成する。
【００６１】
このＭＯＳＦＥＴ５３は、ゲート絶縁膜５４、ゲート電極５５、ソース領域５７、及び、ドレイン領域５８で構成される。ゲート電極５５の側壁にはサイドウォール５６が設けられており、ソース領域５７及びドレイン領域５８のゲート電極寄りにはエクステンション領域が形成されている。
【００６２】
次いで、例えば、ＣＶＤ法を用いて全面にリンガラス（ＰＳＧ）からなる厚さ１．５μｍの層間絶縁膜５９を堆積させたのち、層間絶縁膜５９を貫通するとともにソース領域５７及びドレイン領域５８に達する２本のビアホールを形成する。このビアホール内にＣＭＰ法を用いてＴｉＮ膜を介してタングステン（Ｗ）からなる導電性プラグ６０，６１で充填する。
【００６３】
次いで、例えば、原料ガスとしてテトラメチルシランならびに炭酸ガスを用いたＣＶＤにより、層間絶縁膜５９上にエッチングストッパーとなる比誘電率が３．６のＳｉＯＣ膜６２を形成する。成膜条件は、下記の通りである。
テトラメチルシランの流量：５００ｓｃｃｍ
炭酸ガスの流量：１５０ｓｃｃｍ
圧力：約６００Ｐａ（４．５Ｔｏｒｒ）
１３．５６ＭＨｚのＲＦ電力：６００Ｗ
４００ｋＨｚのＲＦ電力：１０Ｗ
基板温度：４００℃
とした。
なお、ＲＦ電力を投入するための平行平板電極の面積は、シリコン基板５１の面積とほぼ等しい。
【００６４】
次いで、ＳｉＯＣ膜６２上に、例えば、ｋ値２．６以下の低誘電率絶縁材料、例えば、ポーラスＬｏｗ−ｋ材料であるＢｌａｃｋ Ｄｉａｍｏｎｄを成膜して厚さが、例えば、１００ｎｍのポーラスシリカ膜６３を形成する。次いで、全面に厚さが、例えば、６０ｎｍのＳｉＯ２キャップ膜６４を成膜する。
【００６５】
次いで、配線用トレンチの内面が厚さ３ｎｍのＳｉＯＣ膜で覆ったのち、ドライエッチングによって配線用トレンチの底面とＳｉＯ２キャップ膜６４の表面に堆積したＳｉＯＣ 膜を除去して配線用トレンチの側壁を覆うシール絶縁膜６６を形成する。
【００６６】
次いで、スパッタリング法を用いて配線用トレンチの内面に厚さが１ｎｍのＰＶＤ-Ｔｉ６７、厚さが３ｎｍの炭素を含むＣＶＤ-Ｒｕ６８、及び、厚さが５ｎｍの炭素含まない結晶性Ｒｕ膜６９を順次成膜して３層構造のバリア膜６５を形成する。
【００６７】
次いで、メタル膜装置内にて真空または水素窒素混合雰囲気で、例えば、４００℃で、１００秒にてアニールすることにより、ＰＶＤ-Ｔｉ膜／ＣＶＤ-Ｒｕ膜界面及びＣＶＤ-Ｒｕ／結晶性Ｒｕ界面に炭素混合領域７０,７１を形成する。
【００６８】
次いで、無電解めっき法により厚さが３０ｎｍのＣｕめっきシード層７３を形成したのち、電解めっき法によりＣｕめっき膜７４を形成する。次いで、ＳｉＯ２キャップ膜６４ が露出するまでＣＭＰ処理を行ってＣｕ埋込配線７２を形成する。
【００６９】
次いで、全面に再びエッチングストッパーとなる厚さが、例えば、３０ｎｍＳｉＯＣ膜７５、厚さが、例えば、１５０ｎｍのポーラスシリカ膜７６、ミドルストッパーとなる厚さが、例えば、３０ｎｍのＳｉＯＣ膜７７、厚さが、例えば、１５０ｎｍのポーラスシリカ膜７８、及び、厚さが、例えば、１００ｎｍのＳｉＯ２キャップ膜７９を順次堆積する。
【００７０】
次いで、ＳｉＯ２キャップ膜７９乃至ＳｉＯＣ膜７７に配線用トレンチを形成するとともに、ポーラスシリカ膜７６及びＳｉＯＣ膜７５にＣｕ埋込配線７２に達するビアホールを形成する。
【００７１】
次いで、スパッタリング法を用いて配線用トレンチ及びビアホールの内面に厚さが１ｎｍのＰＶＤ-Ｔｉ膜、厚さが３ｎｍの炭素を含むＣＶＤ-Ｒｕ膜、及び、厚さが５ｎｍの炭素を含まない結晶性Ｒｕ膜を順次成膜する。次いで、アニールを行って各バリア膜界面に炭素混合領域を形成して３層構造のバリア膜８０とする。
【００７２】
次いで、無電解めっき法により厚さが３０ｎｍのＣｕめっきシード層を形成したのち、電解めっき法によりＣｕめっき膜を形成する。次いで、ＳｉＯ２キャップ膜７９が露出するまでＣＭＰ処理を行ってＣｕ埋込配線８２及びＣｕプラグ８１を形成する。
【００７３】
次いで、必要とする多層配線構造の数に応じてデュアルダマシン工程を繰り返したのち、最も上のＣｕ埋込配線８３を含む配線層の上に、再びエッチングストッパーとなる厚さが、例えば、３０ｎｍＳｉＯＣ膜８４、及び、厚さが、例えば、１５０ｎｍのポーラスシリカ膜８５を形成する。
【００７４】
次いで、ポーラスシリカ膜８５及びＳｉＯＣ膜８４を貫通するとともにＣｕ埋込配線８３に達するビアホールを形成したのち、ＴｉＮ膜を介してＷを埋め込んでＣＭＰ処理することによってＷプラグ８６を形成する。
【００７５】
次いで、ポーラスシリカ膜８５の上にＷプラグ８６に接続されるＡｌパッド８７を形成したのち、Ａｌパッド８７及びポーラスシリカ膜８５をＳｉＮ保護膜８８で覆う。最後にＳｉＮ保護膜８８にパッド８７の表面を露出させる開口を形成することによって、本発明の実施例１の半導体装置の基本構成が完成する。
【００７６】
なお、上記の実施例の説明においては、Ｃｕ埋込配線７２はバリア膜６５を介してＷプラグ６１と接続されている。しかし、バリア膜６５の成膜時のスパッタ条件を調整することにより、配線用トレンチの底部にバリア膜６５が堆積しない条件でバリア膜６５を成膜しても良い。その結果、Ｃｕ埋込配線７２とＷプラグ６１との間には比較的高抵抗なバリア膜６５が存在しないので、直列抵抗がより低くなる。
【００７７】
ここで、実施例１を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１） 第１絶縁膜と、前記第１絶縁膜に設けられた凹部と、前記凹部の側壁に形成された第２絶縁膜と、前記凹部内であって、前記第２絶縁膜の内側に順に設けられた第１の導電性バリア層、第２の導電性バリア層、及び、第３の導電性バリア層を介して形成されたＣｕ系埋込電極を設けた半導体装置であって、前記第３の導電性バリア層は、前記第２の導電性バリア層よりＣｕ系埋込電極との密着性が優れており、前記第２の導電性バリア層は、炭素含有導電性バリア層であり、前記第１の導電性バリア層は、前記第２の導電性バリア層より前記第２絶縁膜との密着性が優れており、且つ、前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を有することを特徴とする半導体装置
（付記２） 前記第２絶縁膜は、シリコンカーバイド、シリコンオキシカーバイド、シリコンナイトライド、シリコンオキシナイトライド、シリコンオキサイドのうちのいずれかであることを特徴とする付記１に記載の半導体装置。
（付記３） 前記第１の導電性バリア層が、Ｔａ，Ｔｉ，ＴａＮのいずれかからなることを特徴とする付記１または付記２に記載の半導体装置。
（付記４） 前記第２の導電性バリア層が、それぞれ炭素を含むＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔのいずれかからなることを特徴とする付記１乃至付記３のいずれか１に記載の半導体装置。
（付記５） 前記第２の導電性バリア層における炭素含有濃度が、０．００１ａｔｍ％〜１ａｔｍ％であることを特徴とする付記１乃至付記４のいずれか１に記載の半導体装置。
（付記６） 前記第３の導電性バリア層が、炭素を含まない結晶性のＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔのいずれかであることを特徴とする付記１乃至付記５のいずれか１に記載の半導体装置。
（付記７） 第１絶縁膜に凹部を形成する工程と、前記凹部の側壁に第２絶縁膜を形成する工程と、前記凹部内であって前記第２絶縁膜の内側に第１の導電性バリア層を物理気相堆積法により成膜する工程と、前記第１の導電性バリア層上に化学気相堆積法或いは原子層堆積法のいずれかにより炭素を含有した第２の導電性バリア層を成膜する工程と、前記第２の導電性バリア層上に前記第２の導電性バリア層よりＣｕに対する密着性が優れる第３の導電性バリア層を物理堆積法により成膜する工程と、熱処理により前記第２の導電性バリア層中の炭素を拡散して前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を形成する工程と、前記第３の導電性バリア層上に前記凹部を埋め込むようにＣｕ系電極材料を堆積する工程と、前記Ｃｕ系電極材料と、前記第３の導電性バリア層と、前記第２の導電性バリア層と、前記第１の導電性バリア層とを前記凹部を形成した絶縁膜の表面が露出するまで化学機械研磨を行って研磨する工程とを有していることを特徴とする半導体装置の製造方法。
【符号の説明】
【００７８】
１ 下地絶縁膜
２ プラグ
３ 絶縁膜
４ シール絶縁膜
５ 第１の導電性バリア層
６ 第２の導電性バリア層
７ 第３の導電性バリア層
８，９ 炭素混合領域
１０ Ｃｕ系埋込電極
１１ 下地絶縁膜
１２ プラグ
１３ エッチングストッパー膜
１４ 層間絶縁膜
１５ キャップ膜
１６ 配線用凹部
１７ シール絶縁膜
１８ ＰＶＤバリア膜
１９ 炭素含有バリアメタル膜
２０ ＰＶＤバリアメタル膜
２１，２２ 炭素混合領域
２３ Ｃｕめっきシード層
２４ Ｃｕめっき膜
２５ Ｃｕ埋込配線
２６ エッチングストッパー膜
４１ １層目Ｃｕ埋込配線
４２ ビア
４３ ２層目Ｃｕ埋込配線
４４ チップ
４５ Ａｌパッド
５１ シリコン基板
５２ 素子分離絶縁膜
５３ ＭＯＳＦＥＴ
５４ ゲート絶縁膜
５５ ゲート電極
５６ サイドウォール
５７ ソース領域
５８ ドレイン領域
５９ 層間絶縁膜
６０，６１，８６ Ｗプラグ
６２，７５，７７，８４ ＳｉＯＣ膜
６３，７６，７８，８５ ポーラスシリカ膜
６４，７９ ＳｉＯ２キャップ膜
６５，８０ バリア膜
６６ シール絶縁膜
６７ ＰＶＤ-Ｔｉ膜
６８ ＣＶＤ-Ｒｕ膜
６９ 結晶性Ｒｕ膜
７０，７１ 炭素混合領域
７２，８２，８３ Ｃｕ埋込配線
７３ Ｃｕめっきシード層
７４ Ｃｕめっき膜
８１ Ｃｕプラグ
８７ Ａｌパッド
８８ ＳｉＮ保護膜
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、例えば、埋込配線を形成する際のバリア層の構成に関するものである。
【背景技術】
【０００２】
近年、半導体装置の電極材料或いは配線材料として、アルミニウムが広く用いられてきた。しかし、近年の半導体装置の微細化や処理の高速化の要求に伴い、電極や配線をアルミニウムで対応することが困難になってきている。そのため、エレクトロマイグレーションに強く、比抵抗がアルミニウムより小さな銅を利用する試みが進められている。
【０００３】
一方、半導体装置の高速化のためには、電極及び配線の低抵抗化とともに、信号遅延の要因となる寄生容量を低減するために層間絶縁膜の低誘電率化が必要になる。このような絶縁膜としてｋ値の低い所謂ｌｏｗ−ｋ材料が適用されている。
【０００４】
しかし、Ｌｏｗ−ｋ材料は一般には空孔を有することでｋ値を下げているため、空孔があるが故に、配線材料であるメタルがＬｏｗ−ｋ材料に拡散し易いという問題がある。そのため、ダマシン構造を有する銅多層配線において、Ｌｏｗ−ｋ材料からなる層間絶縁膜に設けた配線用トレンチの側壁を絶縁膜でシールしている（例えば、特許文献１参照）。
【０００５】
また、銅埋込配線の微細化にともなう配線抵抗値の上昇の回避、ならびに銅の領域周辺に酸化ルテニウム等の金属酸化膜層を形成することで、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｅａｒｋｄｏｗｎ：経時破壊）寿命の長寿命化等の配線信頼性を確保している（例えば、特許文献２参照）。
【０００６】
特に、銅はＳｉ−Ｏを含む絶縁膜に対し拡散し易く、拡散を防ぐためにバリアメタル層が銅成膜前に配線ならびにビアホール側壁に成膜されている。バリアメタル層としては、一般にはＴａ、Ｔｉ、ＴａＮ等が用いられているが、Ｃｕよりも抵抗値が高いという特徴を持つ。例えば、銅の比抵抗値が１．７×１０-6Ω・ｃｍであるのに対して、Ｔａは１５×１０-6Ω・ｃｍ、Ｔｉは８０×１０-6Ω・ｃｍである。
【０００７】
配線の微細化が進むにつれ、配線抵抗に占めるバリアメタル膜に抵抗値の占める割合が高くなるため、銅ならびにバリアメタルのトータルの抵抗値が上昇する問題が発生する。例えば、ＩＴＲＳ２００６（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ２００６ Ｅｄｉｔｉｏｎ）が示すテクノロジーロードマップによれば、ｈｐ（ｈａｒｆ ｐｉｔｃｈ）３２ｎｍ世代（配線ピッチ６４ｎｍ）の銅配線の比抵抗値は４．８３×１０-6Ω・ｃｍとされている。
【０００８】
また、配線のＴＤＤＢ寿命信頼性を確保するためには、Ｃｕ界面における密着を向上させることが効果的である。例えば、結晶性のＲｕは比抵抗が低くＣｕとの密着性が良好なバリアメタルとして知られている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−２３６２８５号公報
【特許文献２】特開２００８−１５９７２０号公報
【特許文献３】特開２００６−２２９２０７号公報
【特許文献４】特開２００７−２５８３９０号公報
【特許文献５】特開２００６−００５３０５号公報
【特許文献６】特開２００６−０１９３２５号公報
【特許文献７】特開２００８−０３１５４１号公報
【特許文献８】特開２００７−１５４２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
結晶性のＲｕは比抵抗が低くＣｕとの密着性が良好ではあるが、結晶性が故に結晶欠陥を通してＣｕが外部に拡散し、Ｒｕ単層ではメタルバリア性が低いことや、ポーラス膜中の水分により、Ｒｕがデバイス動作中に酸化され不良が発生する問題がある。
【００１１】
また、絶縁膜やバリア層としてのＴｉとの密着性が低いために配線形成後の実装用パッケージ製造におけるワイヤーボンンディングの際、パッド部のＲｕと絶縁層界面で剥離が発生するという問題が生じている。
【００１２】
また、従来から、バリアメタルの成膜法としてＰＶＤ法（物理的気相堆積法）が用いられてきたが、配線の細化に伴って溝孔内のカバレジ性に問題が生じている。例えば、トレンチコーナ部や細孔内におけるバリアメタルのカバレジ性が特に低いために、この欠陥部位からＣｕが外部に拡散してしまう。
【００１３】
欠陥を防止するために、成膜の膜厚を厚くする手法があるが、配線の微細化に対して不利な方向となる。また、バリア性の高いＰＶＤメタル層として窒化されたＰＶＤメタルとＰＶＤメタルを積層させて用いられているが、積層構造であるため膜厚が増加するため、微細化に向けて不利となる。
【００１４】
一方、カバレジ性を改良したメタル成膜技術としてＣＶＤ法（化学的気相堆積法）或いはＡＬＤ法（原子層堆積法）が知られている。この成膜技術を用いることによって、１〜３ｎｍ程度の薄膜を配線内の場所を選ばす、欠陥なしで均一に成膜することが可能になる。
【００１５】
しかし、成膜には有機物を含む所謂プリカーサを用いるため、成膜されたメタル層中にはＣをはじめとした多くの不純物が含まれる。そのため、ダマシン形成時におけるＣｕめっきシード層との密着性が劣化し、配線内のボイド発生の原因となるとともに、ＥＭＥ（エレクトロマイグレーション）寿命の劣化に繋がる問題がある。
【００１６】
したがって、本発明は、バリアメタルの絶縁膜及びＣｕに対する密着性と、Ｃｕ拡散防止機能とを両立することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一観点からは、第１絶縁膜と、前記第１絶縁膜に設けられた凹部と、前記凹部の側壁に形成された第２絶縁膜と、前記凹部内であって、前記第２絶縁膜の内側に順に設けられた第１の導電性バリア層、第２の導電性バリア層、及び、第３の導電性バリア層を介して形成されたＣｕ系埋込電極を設けた半導体装置であって、前記第３の導電性バリア層は、前記第２の導電性バリア層よりＣｕ系埋込電極との密着性が優れており、前記第２の導電性バリア層は、炭素含有導電性バリア層であり、前記第１の導電性バリア層は、前記第２の導電性バリア層より前記第２絶縁膜との密着性が優れており、且つ、前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を有することを特徴とする半導体装置が提供される。
【００１８】
また、本発明の別の観点からは、第１絶縁膜に凹部を形成する工程と、前記凹部の側壁に第２絶縁膜を形成する工程と、前記凹部内であって前記第２絶縁膜の内側に第１の導電性バリア層を物理気相堆積法により成膜する工程と、前記第１の導電性バリア層上に化学気相堆積法或いは原子層堆積法のいずれかにより炭素を含有した第２の導電性バリア層を成膜する工程と、前記第２の導電性バリア層上に前記第２の導電性バリア層よりＣｕに対する密着性が優れる第３の導電性バリア層を物理堆積法により成膜する工程と、熱処理により前記第２の導電性バリア層中の炭素を拡散して前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を形成する工程と、前記第３の導電性バリア層上に前記凹部を埋め込むようにＣｕ系電極材料を堆積する工程と、前記Ｃｕ系電極材料と、前記第３の導電性バリア層と、前記第２の導電性バリア層と、前記第１の導電性バリア層とを前記凹部を形成した絶縁膜の表面が露出するまで化学機械研磨を行って研磨する工程とを有していることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１９】
開示の半導体装置及びその製造方法によれば、バリアメタルを３層構造にするとともに、それらの境界面に炭素混合領域を形成しているのでバリアメタルの絶縁膜及びＣｕに対する密着性と、Ｃｕ拡散防止機能とを両立することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態の配線構造の概念的断面図である。
【図２】本発明の実施の形態の配線構造の形成工程の途中までの説明図である。
【図３】本発明の実施の形態の配線構造の形成工程の図２以降の途中までの説明図である。
【図４】本発明の実施の形態の配線構造の形成工程の図３以降の途中までの説明図である。
【図５】本発明の実施の形態の配線構造の形成工程の図４以降の途中までの説明図である。
【図６】本発明の実施の形態の配線構造の形成工程の図５以降の説明図である。
【図７】本発明におけるエレクトロマイグレーション試験パターンの概略的断面図である。
【図８】本発明における剥離試験パターンの概略的平面図である。
【図９】本発明の実施例１の半導体装置の概略的断面図である。
【発明を実施するための形態】
【００２１】
ここで、図１乃至図８を参照して、本発明の実施の形態を説明する。図１は本発明の実施の形態の配線構造の概念的断面図である。プラグ２を埋め込んだ下地絶縁膜１上に形成した層間絶縁膜となる絶縁膜３に凹部を形成し、凹部の側壁をシール絶縁膜４でシールし、第１の導電性バリア層５乃至第３の導電性バリア層７を介してＣｕ系埋込電極１０を埋め込んだものである。
【００２２】
この時、第２の導電性バリア層６として、炭素を含んだ導電性バリア層を用い、熱処理を施すことによって、第２の導電性バリア層６から第１の導電性バリア層５及び第３の導電性バリア層７へ炭素を拡散する。その結果、第１の導電性バリア層５と第２の導電性バリア層６との界面と、第２の導電性バリア層６と第３の導電性バリア層７との界面に炭素混合領域８,９が形成されて密着性が向上する。
【００２３】
絶縁膜３としては所謂Ｌｏｗ−ｋ材料が好適であり、例えば、絶縁材料として、例えば、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（ＡＭＡＴ社製商品名）、Ｃｏｒａｌ（ノベラスシステム社登録商標）或いはＡｕｒｏｌａＵＫＬ（ＡＳＭ社製商品名）等が挙げられる。
【００２４】
また、凹部の側壁をシールするシール絶縁膜４としては、シリコンカーバイド、シリコンオキシカーバイド、シリコンナイトライド、シリコンオキシナイトライド、シリコンオキサイド等の内、１種以上が用いられている。なお、バリア性の観点からシリコンオキシカーバイドがより好適である。
【００２５】
また、第１の導電性バリア層５としては、凹部の側壁に設けたシール絶縁膜４との密着性が良好な材料が望ましく、例えば、Ｔｉ，Ｔａ，ＴａＮ等を物理気相堆積法、典型的には、スパッタリング法により成膜すれば良い。
【００２６】
このＴｉ，Ｔａ，ＴａＮはポーラスなＬｏｗ−ｋ膜に対するシール性を有するために、Ｌｏｗ−ｋ膜中のポア内に含まれる水分のメタル層への拡散を遮断することが出来る。そのため、第２の導電性バリア層６及び第３の導電性バリア層７、及び、Ｃｕ系埋込電極１０の酸化を防止することで、配線の信頼性を向上することができる。さらに、Ｔｉ，Ｔａ，ＴａＮは、Ｃｕ系埋込電極１０内のＣｕが絶縁膜３に拡散することを防止する機能を有する。
【００２７】
第２の導電性バリア層６としては、被覆性に優れたバリアメタルが望ましく、例えば、ＣＶＤ（化学気相堆積）法或いはＡＬＤ（原子層堆積法）を用いて成膜すれば良い。その結果、第２の導電性バリア層６中には、炭素が含有されるが、０．００１ａｔｏｍ％〜１ａｔｏｍ％の範囲であれば差し支えない。なお、膜厚は０．１ｎｍ〜５ｎｍであることが望ましい。
【００２８】
第２の導電性バリア層６としては、Ｒｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔ等が挙げられるが、典型的には、Ｒｕを用いる。
【００２９】
ＣＶＤ−Ｒｕ膜の成膜方法としては、例えば、上述の特許文献７に示されている手法にて成膜される。原料である金属化合物として、ビス（シクロペンタヂエニル）ルテニウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオネート）ルテニウム、トリス(Ｎ，Ｎ′−ジイソプロピルアセトアミジネート)ルテニウム（III）、ビス(Ｎ，Ｎ′−ジイソプロピルアセトアミジネート)ルテニウム（II）ジカルボニル、ビス（エチルシクロペンタジエニル）ルテニウム、ビス（ペンタメチルシクロペンタジエニル）ルテニウム、ビス(２，２，６，６−テトラメチル−３，５−ヘプ タンジオネート)(１，５−シクロオクタジエン)ルテニウム（II）、ルテニウム（III）アセ チルアセトネートを挙げることができる。
【００３０】
また、Ｒｕ以外にも
Ｐｄ：
パラジウムヘキサフルオロアセチルアセトネート（Ｐｄ（ｈｆａｃ）２）、シクロペンタジエニルパラジウムアリル（（Ｃ５Ｈ５）Ｐｄ（ａｌｌｙｌ））、およびパラジウムアリル（Ｐｄ（ａｌｌｙｌ）２）を挙げることができる。
Ｔｉ：
四塩化チタン（ＴｉＣｌ４）、四フッ化チタン（ＴｉＦ４）、四臭化チタン（ＴｉＢｒ４）、四ヨウ化チタン（ＴｉＩ４）、テトラキスエチルメチルアミノチタン（Ｔｉ［Ｎ（Ｃ２Ｈ５ＣＨ３）］４（ＴＥＭＡＴ））テトラキスジメチルアミノチタン（Ｔｉ［Ｎ（ＣＨ３）２］４（ＴＤＭＡＴ））、テトラキスジエチルアミノチタン（Ｔｉ［Ｎ（Ｃ２Ｈ５）２］４（ＴＤＥＡＴ））を挙げることができる。
Ｔａ：
五塩化タンタル（ＴａＣｌ５）、五フッ化タンタル（ＴａＦ５）、五臭化タンタル（ＴａＢｒ５）、五ヨウ化タンタル（ＴａＩ５）、ターシャルブチルイミドトリス（ジエチルアミド）タンタル（Ｔａ（ＮＣ（ＣＨ３）３）（Ｎ（Ｃ２Ｈ５）２）３（ＴＢＴＤＥＴ））、ターシャリーアミルイミドトリス（ジメチルアミド）タンタル（Ｔａ（ＮＣ（ＣＨ３）２Ｃ２Ｈ５）（Ｎ（ＣＨ３）２）３）を挙げることができる。
Ｐｔ（白金）：
（トリメチル）メチルシクロペンタジエニルプラチニウム（IV）ラチニウム（II）アセチルアセトネート、ビス(２，２，６，６−テトラメチル−３，５−ヘプタンジオネート)プラチニウム（II）、プラチニウム（II）ヘキサフルオロアセチルアセトネートを挙げることができる。
Ｉｒ：
５−シクロオクタジエン）イリジウム（Ｉ）、ジカルボニル（アセチルアセトネート）イリジウム（Ｉ）、イリジウム（III）アセチルアセトネートを挙げることができる。
Ｍｎ：
ビス（シクロペンタジエニル）マンガン（Ｍｎ（Ｃ５Ｈ５）２）、ビス（メチルシクロペンタジエニル）マンガン（Ｍｎ（ＣＨ３Ｃ５Ｈ４）２）、ビス（エチルシクロペンタジエニル）マンガン（Ｍｎ（Ｃ２Ｈ５Ｃ５Ｈ４）２）、ビス（イソプロピルシクロペンタジエニル）マンガン（Ｍｎ（Ｃ３Ｈ７Ｃ５Ｈ４）２）、ビス（ｔ−ブチルシクロペンタジエニル）マンガン（Ｍｎ（Ｃ４Ｈ９Ｃ５Ｈ４）２）、ビス（アセチルアセトネート）マンガン（Ｍｎ（Ｃ５Ｈ７Ｏ２）２）、ビス（ペンタメチルシクロペンタジエニル）マンガン（II）（Ｍｎ（Ｃ５（ＣＨ３）５）２）、ビス（テトラメチルシクロペンタジエニル）マンガン（II）（Ｍｎ（Ｃ５（ＣＨ３）４Ｈ）２）、（ＤＭＰＤ）（エチルシクロペンタジエニル）マンガン（Ｍｎ（Ｃ７Ｈ１１Ｃ２Ｈ５Ｃ５Ｈ４））、トリス（ＤＰＭ）マンガン（Ｍｎ（Ｃ１１Ｈ１９Ｏ２）３）、マンガン（０）カルボニル（Ｍｎ２（ＣＯ）１０）、メチルマンガンペンタカルボニル（ＣＨ３Ｍｎ（ＣＯ）５）、シクロペンタジエニルマンガン(I)トリカルボニル（（Ｃ５Ｈ５）Ｍｎ（ＣＯ）３）、メチルシクロペンタジエニルマンガン(I)トリカルボニル（（ＣＨ３Ｃ５Ｈ４）Ｍｎ（ＣＯ）３）、エチルシクロペンタジエニルマンガン（Ｉ）トリカルボニル（（Ｃ２Ｈ５Ｃ５Ｈ４）Ｍｎ（ＣＯ）３）、アセチルシクロペンタジエニルマンガン（Ｉ）トリカルボニル（（ＣＨ３ＣＯＣ５Ｈ４）Ｍｎ（ＣＯ）３）、ヒドロキシイソプロピルシクロペンタジエニルマンガン(I)トリカルボニル（（ＣＨ３）２Ｃ（ＯＨ）Ｃ５Ｈ４）Ｍｎ（ＣＯ）３）等を用いても良い。
【００３１】
また、第２の導電性バリア層の成膜方法としては、上述の特許文献８に示されているＡＬＤ法を用いても良い。その際に用いられる原料ガスとしてはＲｕを成膜する場合は、Ｒｕ３（ＣＯ）１２、Ｒｕ（ＥｔＣｐ）２；ＥｔＣｐは、エチルシクロペンタジエンなどが用いられる。
【００３２】
また、Ｒｕ以外にも、
Ｔｉ： Ｔｉ［Ｎ（ＣＨ３）２］４；テトラキス（ジメチルアミノ）チタン（ＴＤＭＡＴ）
Ｃｒ： Ｃｒ（ＣＯ）６
Ｍｎ： Ｍｎ２（ＣＯ）１０
Ｃｏ： ＣＯ２（ＣＯ）８
Ｎｉ： Ｎｉ（ＣＯ）４、Ｎｉ（ａｃａｃ）２；ここで、ａｃａｃは、アセチルアセトン（２，４−ペンタジオン）を意味する。
Ｚｎ： Ｚｎ（ＣＨ３）２
Ｇｅ： Ｇｅ（ＯＣＨ３）４
Ｚｒ： Ｚｒ（Ｏ−ｔ−Ｃ４Ｈ９）４
Ｍｏ： Ｍｏ（ＣＯ）６Ｒｈ： Ｒｈ４（ＣＯ）１２
Ｐｄ： Ｐｄ（ＯＡｃ）２；ＯＡｃは酢酸を意味する。
Ａｇ： Ａｇ［Ｏ２Ｃ−Ｃ（ＣＨ３）３］；２，２−ジメチルプロピオネート銀（Ｉ）
Ｂａ： Ｂａ（Ｏ２Ｃ１１Ｈ１９）２；ビスジピバロイルメタナートバリウム
Ｈｆ： Ｈｆ（Ｃ１１Ｈ１９Ｏ２）４
Ｔａ： Ｔａ（Ｎ−ｔ−Ｃ５Ｈ１１）［Ｎ（ＣＨ３）２］３；（ターシャリーアミルイミド）トリス（ジメチルアミノタンタル）
Ｗ： Ｗ（ＣＯ）６
Ｒｅ： Ｒｅ２（ＣＯ）１０
Ｉｒ： Ｉｒ（Ｃ５Ｈ４Ｃ２Ｈ５）（Ｃ８Ｈ１２）；エチルシクロペンタジエニル（１，５−シクロオクタジエン）イリジウム
Ｐｔ： Ｐｔ（Ｃ５Ｈ４Ｃ２Ｈ５）（ＣＨ３）３；エチルシクロペンタジエニル（トリメチル）白金
等の原料ガスを用いれば良い。
【００３３】
また、第３の導電性バリア層７としては、非晶質のＲｕよりＣｕ拡散阻止能力は劣るが、Ｃｕとの密着性が良好な結晶性のバリアメタルが好適である。第２の導電性バリア層６との密着性の観点からは、第２の導電性バリア層６と同じ元素を用いることが望ましい。
【００３４】
即ち、第３の導電性バリア層７としては、炭素を含まない結晶性のＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔを用いる。なお、このような、炭素を含まない結晶性のバリアメタルを成膜するためには、物理気相堆積法、典型的には、スパッタリング法を用いれば良い。
【００３５】
メタル膜装置内にて真空または水素窒素混合雰囲気で、２５０℃〜４５０℃、例えば、４００℃で、５〜５００秒、好ましくは１０〜１２０秒にてアニールすることで、各メタル界面に炭素混合領域８,９を形成する。
【００３６】
各メタル界面に炭素混合領域８,９が形成されるために、第１の導電性バリア層５と第２の導電性バリア層６との密着性及び第２の導電性バリア層６と第３の導電性バリア層７との密着性が確保される。その結果、ＬＳＩ実装パッケージアセンブリにおけるワイヤーボンディングによる剥離の問題を回避することができる。
【００３７】
各メタル界面に炭素混合領域８，９を形成するに必要な炭素は、第２導電性バリア層６に含有される炭素の拡散で供給することから、還元処理は不要である。しかし、還元処理をした場合でも第２の導電性バリア層６中には微量な炭素が残留するために、炭素混合領域８，９は形成される。
【００３８】
なお、Ｃｕ系埋込電極１０は純粋なＣｕである必要はなく、エレクトロマイグレーション耐性を高めるために、３．０重量％以下のＡｌ或いはＳｉを添加しても良い。
【００３９】
次に、図２乃至図６を参照して、本発明の実施の形態の配線構造の形成工程を説明する。まず、図２（ａ）に示すように、ＰＳＧ（リンガラス）等からなる下地絶縁膜１１にＷ等からなるプラグ１２を埋め込んだのち、エッチングストッパー膜１３、層間絶縁膜１４、及び、キャップ膜１５を順次堆積する。この場合のエッチングストッパー膜１３は、例えば、比誘電率３．６のシリコンオキシカーバイド（ＳｉＯＣ）を用い、厚さは１０ｎｍ〜４０ｎｍとする。
【００４０】
また、層間絶縁膜１４としては、ｋ値が２．６以下の低誘電率絶縁材料からなるポーラスＬｏｗ−ｋ材料であるＣＶＤ系のＳｉＯＣ膜が好適である。このような、材料としては、上述のＢｌａｃｋ Ｄｉａｍｏｎｄ、Ｃｏｒａｌ或いはＡｕｒｏｌａＵＫＬ等が挙げられる。なお、厚さは、６０ｎｍ〜１２０ｎｍとする。また、キャップ膜１５としては、ＳｉＯ２が 好適であり、厚さは、３０ｎｍ〜７０ｎｍとする。
【００４１】
次いで、図２（ｂ）に示すように、レジストパターン（図示を省略）をマスクとしてエッチングを施すことによって、キャップ膜１５乃至エッチングストッパー膜１３を順次エッチングして配線用凹部１６を形成する。
【００４２】
次いで、図２（ｃ）に示すように、厚さが、例えば、３ｎｍのシール絶縁膜１７を堆積させる。この場合のシール絶縁膜１７としては、シリコンカーバイド、シリコンオキシカーバイド、シリコンナイトライド、シリコンオキシナイトライド、シリコンオキサイド等を用いる。
【００４３】
次いで、図３（ｄ）に示すように、ドライエッチングによってキャップ膜１５の表面と配線用凹部１６の底面に堆積したシール絶縁膜１７を除去して、配線用凹部１６の側壁にのみシール絶縁膜１７を残存させる。
【００４４】
次いで、図３（ｅ）に示すように、配線用凹部１６の内面を厚さが０．５ｎｍ〜１０ｎｍのＰＶＤバリア膜１８で被覆する。この場合のＰＶＤバリア膜１８は、例えば、スパッタリング法によって形成したＰＶＤ-Ｔｉ膜がシール絶縁膜１７との密着性の観点から好適である。
【００４５】
次いで、図３（ｆ）に示すように、ＰＶＤバリア膜１８の表面を厚さが０.１ｎｍ〜５ｎｍの炭素含有バリアメタル膜１９で被覆する。この場合の炭素含有バリアメタル膜１９は、例えば、ＣＤＶ-Ｒｕ膜を用いる。
【００４６】
次いで、図４（ｇ）に示すように、炭素含有バリアメタル膜１９の表面を厚さが３ｎｍ〜１０ｎｍのＰＶＤバリアメタル膜２０で被覆する。この場合のＰＶＤバリアメタル膜２０は、真空中でＲｕをスパッタリングすることによって形成した結晶性Ｒｕ膜がＣｕとの密着性の観点から好適である。
【００４７】
次いで、図４（ｈ）に示すように、メタル膜装置内にて真空または水素窒素混合雰囲気で、２５０℃〜４５０℃、例えば、４００℃で、５〜５００秒、好ましくは１０〜１２０秒にてアニールする。その結果、炭素含有バリアメタル膜１９中のＣが拡散して、ＰＶＤバリア膜１８／炭素含有バリアメタル膜１９の界面、及び、炭素含有バリアメタル膜１９／ＰＶＤバリアメタル膜２０の界面に炭素混合領域２１,２２が形成される。
【００４８】
次いで、図５（ｉ）に示すように、ＰＶＤバリアメタル膜２０の表面上に無電解メッキ法によって厚さが、例えば、３０ｎｍのＣｕめっきシード層２３を形成する。シード層はスパッタを用いて形成しても差し支えない。その場合、バリアメタル層を形成後、連続して真空中で成膜されることが望ましい。次いで、電解めっき法を用いて凹部を完全に埋め込むようにＣｕめっき膜２４を成膜する。
【００４９】
次いで、図５（ｊ）に示すように、ＣＭＰ処理を施すことによって、キャップ膜１５が露出するまで研磨することによって平坦化してＣｕ埋込配線２５を形成する。次いで、平坦化を行った後、表面を酸性またはアルカリ性の溶液で表面を洗浄することにより、研磨後の残留メタルを除去することが望ましい。この場合の洗浄後の配線表面における絶縁膜部のメタル濃度が５×１０11ａｔｏｍ／ｃｍ2 以下になるまで洗浄することが望ましい。なお、表面の研磨残渣等の異物を除去するために二流体スプレー等で処理を行っても差し支えない。
【００５０】
次いで、図６（ｋ）に示すように、平坦化された表面上に、再び、厚さが、例えば、３０ｎｍのシリコンオキシカーバイド等からなるエッチングストッパー膜２６を形成する。以降は、層間絶縁膜及びキャップ膜の堆積工程、配線用凹部或いはビアホールの形成工程、シール絶縁膜の形成工程、多層バリア層の形成工程、Ｃｕの堆積工程、平坦化工程を必要とする多層構造の積層数に応じて順次行う。
【００５１】
このように、本発明の実施の形態においては、配線用凹部の側壁をシール絶縁膜で被覆したのち、３層構造のバリア層を設けるとともに、各バリア膜界面に炭素混合領域を形成している。その結果、バリア層の層間絶縁膜及びＣｕに対する密着性と、Ｃｕ拡散防止とを両立することが可能となる。また、バリア層の層間絶縁膜及びＣｕに対する密着性が良好であるので、ＣＭＰ処理においてせん断応力による剥離が生ずることがない。
【００５２】
この実施の形態の配線構造について、エレクトロマイグレーション耐性試験を行った。図７は本発明におけるエレクトロマイグレーション試験パターンの概略的断面図であり、１層目Ｃｕ埋込配線４１及び２層目Ｃｕ埋込配線４３はそれぞれ幅７０ｎｍ、厚さ１００ｎｍ、長さ２００μｍとした。また、ビア４２は直径７０ｎｍ、高さ１００μｍとした。
【００５３】
この図７に示すエレクトロマイグレーション評価用パターンを用いて、３００℃の温度において、０．２ｍＡの電流を流して試験を行った。その結果、試験時間５０時間で１００チップ中不良発生は０個であった。
【００５４】
次に、図８に示す剥離評価用パターンを用いて剥離試験を行った。図８は本発明における剥離試験パターンの概略的平面図であり、１００μｍ角のＡｌパッド４５を４０μｍ間隔で３２個、１．６ｍｍ×２．４ｍｍのチップ４４に設けた。
【００５５】
このＡｌパッド４５に対してφ５０μｍのＡｕボールを３０ｇｆの圧着力にてワイヤーボンディングする際のＡｌパッド４５からＡｕ剥れ数を評価したところ、５０チップ中パッド剥れは０個であった。
【００５６】
また、効果を確認するために比較例１乃至比較例３を作製して本発明の実施の形態と同様の条件でエレクトロマイグレーション耐性試験及び剥離試験を行った。
比較例１はＣＶＤ−Ｒｕ層を形成せずに、ＰＶＤ−Ｔｉ上に直接ＰＶＤ−Ｒｕを成膜した構造とした。エレクトロマイグレーション耐性試験においては、試験時間５０時間で１００チップ中不良発生は０個であった。一方、剥離試験においては、５０チップ中パッド剥れは３８チップで剥離が発生した。
【００５７】
また、比較例２はバリア膜としてＰＶＤ−Ｔｉのみのバリア構造とした。エレクトロマイグレーション耐性試験においては、試験時間５０時間で１００チップ中不良発生は１００個であった。一方、剥離試験においては、５０チップ中パッド剥れは０個であった。
【００５８】
また、比較例３はバリア膜として結晶性Ｒｕのみのバリア構造とした。エレクトロマイグレーション耐性試験においては、試験時間５０時間で１００チップ中不良発生は１００個であった。一方、剥離試験においては、５０チップ中パッド剥れは４０チップで剥離が発生した。
【００５９】
このように、本発明の実施の形態においては界面に炭素混合領域を形成した３層構造のバリア層を用いているので、Ｃｕ拡散防止機能を確保しつつ、絶縁膜との密着性とＣｕ埋込配線との密着性を良好にして、剥離耐性を大きくすることができる。
【実施例１】
【００６０】
以上を前提として、次に、図９を参照して本発明の実施例１の半導体装置の製造工程を説明する。図９は、本発明の実施例１による製造方法で作製した半導体装置の概略的断面図であり、まず、例えば、直径が３００ｍｍのシリコン基板５１の表面にシャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜５２を形成し、この素子分離絶縁膜５２で囲まれた活性領域内に、ＭＯＳＦＥＴ５３を形成する。
【００６１】
このＭＯＳＦＥＴ５３は、ゲート絶縁膜５４、ゲート電極５５、ソース領域５７、及び、ドレイン領域５８で構成される。ゲート電極５５の側壁にはサイドウォール５６が設けられており、ソース領域５７及びドレイン領域５８のゲート電極寄りにはエクステンション領域が形成されている。
【００６２】
次いで、例えば、ＣＶＤ法を用いて全面にリンガラス（ＰＳＧ）からなる厚さ１．５μｍの層間絶縁膜５９を堆積させたのち、層間絶縁膜５９を貫通するとともにソース領域５７及びドレイン領域５８に達する２本のビアホールを形成する。このビアホール内にＣＭＰ法を用いてＴｉＮ膜を介してタングステン（Ｗ）からなる導電性プラグ６０，６１で充填する。
【００６３】
次いで、例えば、原料ガスとしてテトラメチルシランならびに炭酸ガスを用いたＣＶＤにより、層間絶縁膜５９上にエッチングストッパーとなる比誘電率が３．６のＳｉＯＣ膜６２を形成する。成膜条件は、下記の通りである。
テトラメチルシランの流量：５００ｓｃｃｍ
炭酸ガスの流量：１５０ｓｃｃｍ
圧力：約６００Ｐａ（４．５Ｔｏｒｒ）
１３．５６ＭＨｚのＲＦ電力：６００Ｗ
４００ｋＨｚのＲＦ電力：１０Ｗ
基板温度：４００℃
とした。
なお、ＲＦ電力を投入するための平行平板電極の面積は、シリコン基板５１の面積とほぼ等しい。
【００６４】
次いで、ＳｉＯＣ膜６２上に、例えば、ｋ値２．６以下の低誘電率絶縁材料、例えば、ポーラスＬｏｗ−ｋ材料であるＢｌａｃｋ Ｄｉａｍｏｎｄを成膜して厚さが、例えば、１００ｎｍのポーラスシリカ膜６３を形成する。次いで、全面に厚さが、例えば、６０ｎｍのＳｉＯ２キャップ膜６４を成膜する。
【００６５】
次いで、配線用トレンチの内面が厚さ３ｎｍのＳｉＯＣ膜で覆ったのち、ドライエッチングによって配線用トレンチの底面とＳｉＯ２キャップ膜６４の表面に堆積したＳｉＯＣ 膜を除去して配線用トレンチの側壁を覆うシール絶縁膜６６を形成する。
【００６６】
次いで、スパッタリング法を用いて配線用トレンチの内面に厚さが１ｎｍのＰＶＤ-Ｔｉ６７、厚さが３ｎｍの炭素を含むＣＶＤ-Ｒｕ６８、及び、厚さが５ｎｍの炭素含まない結晶性Ｒｕ膜６９を順次成膜して３層構造のバリア膜６５を形成する。
【００６７】
次いで、メタル膜装置内にて真空または水素窒素混合雰囲気で、例えば、４００℃で、１００秒にてアニールすることにより、ＰＶＤ-Ｔｉ膜／ＣＶＤ-Ｒｕ膜界面及びＣＶＤ-Ｒｕ／結晶性Ｒｕ界面に炭素混合領域７０,７１を形成する。
【００６８】
次いで、無電解めっき法により厚さが３０ｎｍのＣｕめっきシード層７３を形成したのち、電解めっき法によりＣｕめっき膜７４を形成する。次いで、ＳｉＯ２キャップ膜６４ が露出するまでＣＭＰ処理を行ってＣｕ埋込配線７２を形成する。
【００６９】
次いで、全面に再びエッチングストッパーとなる厚さが、例えば、３０ｎｍＳｉＯＣ膜７５、厚さが、例えば、１５０ｎｍのポーラスシリカ膜７６、ミドルストッパーとなる厚さが、例えば、３０ｎｍのＳｉＯＣ膜７７、厚さが、例えば、１５０ｎｍのポーラスシリカ膜７８、及び、厚さが、例えば、１００ｎｍのＳｉＯ２キャップ膜７９を順次堆積する。
【００７０】
次いで、ＳｉＯ２キャップ膜７９乃至ＳｉＯＣ膜７７に配線用トレンチを形成するとともに、ポーラスシリカ膜７６及びＳｉＯＣ膜７５にＣｕ埋込配線７２に達するビアホールを形成する。
【００７１】
次いで、スパッタリング法を用いて配線用トレンチ及びビアホールの内面に厚さが１ｎｍのＰＶＤ-Ｔｉ膜、厚さが３ｎｍの炭素を含むＣＶＤ-Ｒｕ膜、及び、厚さが５ｎｍの炭素を含まない結晶性Ｒｕ膜を順次成膜する。次いで、アニールを行って各バリア膜界面に炭素混合領域を形成して３層構造のバリア膜８０とする。
【００７２】
次いで、無電解めっき法により厚さが３０ｎｍのＣｕめっきシード層を形成したのち、電解めっき法によりＣｕめっき膜を形成する。次いで、ＳｉＯ２キャップ膜７９が露出するまでＣＭＰ処理を行ってＣｕ埋込配線８２及びＣｕプラグ８１を形成する。
【００７３】
次いで、必要とする多層配線構造の数に応じてデュアルダマシン工程を繰り返したのち、最も上のＣｕ埋込配線８３を含む配線層の上に、再びエッチングストッパーとなる厚さが、例えば、３０ｎｍＳｉＯＣ膜８４、及び、厚さが、例えば、１５０ｎｍのポーラスシリカ膜８５を形成する。
【００７４】
次いで、ポーラスシリカ膜８５及びＳｉＯＣ膜８４を貫通するとともにＣｕ埋込配線８３に達するビアホールを形成したのち、ＴｉＮ膜を介してＷを埋め込んでＣＭＰ処理することによってＷプラグ８６を形成する。
【００７５】
次いで、ポーラスシリカ膜８５の上にＷプラグ８６に接続されるＡｌパッド８７を形成したのち、Ａｌパッド８７及びポーラスシリカ膜８５をＳｉＮ保護膜８８で覆う。最後にＳｉＮ保護膜８８にパッド８７の表面を露出させる開口を形成することによって、本発明の実施例１の半導体装置の基本構成が完成する。
【００７６】
なお、上記の実施例の説明においては、Ｃｕ埋込配線７２はバリア膜６５を介してＷプラグ６１と接続されている。しかし、バリア膜６５の成膜時のスパッタ条件を調整することにより、配線用トレンチの底部にバリア膜６５が堆積しない条件でバリア膜６５を成膜しても良い。その結果、Ｃｕ埋込配線７２とＷプラグ６１との間には比較的高抵抗なバリア膜６５が存在しないので、直列抵抗がより低くなる。
【００７７】
ここで、実施例１を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１） 第１絶縁膜と、前記第１絶縁膜に設けられた凹部と、前記凹部の側壁に形成された第２絶縁膜と、前記凹部内であって、前記第２絶縁膜の内側に順に設けられた第１の導電性バリア層、第２の導電性バリア層、及び、第３の導電性バリア層を介して形成されたＣｕ系埋込電極を設けた半導体装置であって、前記第３の導電性バリア層は、前記第２の導電性バリア層よりＣｕ系埋込電極との密着性が優れており、前記第２の導電性バリア層は、炭素含有導電性バリア層であり、前記第１の導電性バリア層は、前記第２の導電性バリア層より前記第２絶縁膜との密着性が優れており、且つ、前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を有することを特徴とする半導体装置
（付記２） 前記第２絶縁膜は、シリコンカーバイド、シリコンオキシカーバイド、シリコンナイトライド、シリコンオキシナイトライド、シリコンオキサイドのうちのいずれかであることを特徴とする付記１に記載の半導体装置。
（付記３） 前記第１の導電性バリア層が、Ｔａ，Ｔｉ，ＴａＮのいずれかからなることを特徴とする付記１または付記２に記載の半導体装置。
（付記４） 前記第２の導電性バリア層が、それぞれ炭素を含むＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔのいずれかからなることを特徴とする付記１乃至付記３のいずれか１に記載の半導体装置。
（付記５） 前記第２の導電性バリア層における炭素含有濃度が、０．００１ａｔｍ％〜１ａｔｍ％であることを特徴とする付記１乃至付記４のいずれか１に記載の半導体装置。
（付記６） 前記第３の導電性バリア層が、炭素を含まない結晶性のＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔのいずれかであることを特徴とする付記１乃至付記５のいずれか１に記載の半導体装置。
（付記７） 第１絶縁膜に凹部を形成する工程と、前記凹部の側壁に第２絶縁膜を形成する工程と、前記凹部内であって前記第２絶縁膜の内側に第１の導電性バリア層を物理気相堆積法により成膜する工程と、前記第１の導電性バリア層上に化学気相堆積法或いは原子層堆積法のいずれかにより炭素を含有した第２の導電性バリア層を成膜する工程と、前記第２の導電性バリア層上に前記第２の導電性バリア層よりＣｕに対する密着性が優れる第３の導電性バリア層を物理堆積法により成膜する工程と、熱処理により前記第２の導電性バリア層中の炭素を拡散して前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を形成する工程と、前記第３の導電性バリア層上に前記凹部を埋め込むようにＣｕ系電極材料を堆積する工程と、前記Ｃｕ系電極材料と、前記第３の導電性バリア層と、前記第２の導電性バリア層と、前記第１の導電性バリア層とを前記凹部を形成した絶縁膜の表面が露出するまで化学機械研磨を行って研磨する工程とを有していることを特徴とする半導体装置の製造方法。
【符号の説明】
【００７８】
１ 下地絶縁膜
２ プラグ
３ 絶縁膜
４ シール絶縁膜
５ 第１の導電性バリア層
６ 第２の導電性バリア層
７ 第３の導電性バリア層
８，９ 炭素混合領域
１０ Ｃｕ系埋込電極
１１ 下地絶縁膜
１２ プラグ
１３ エッチングストッパー膜
１４ 層間絶縁膜
１５ キャップ膜
１６ 配線用凹部
１７ シール絶縁膜
１８ ＰＶＤバリア膜
１９ 炭素含有バリアメタル膜
２０ ＰＶＤバリアメタル膜
２１，２２ 炭素混合領域
２３ Ｃｕめっきシード層
２４ Ｃｕめっき膜
２５ Ｃｕ埋込配線
２６ エッチングストッパー膜
４１ １層目Ｃｕ埋込配線
４２ ビア
４３ ２層目Ｃｕ埋込配線
４４ チップ
４５ Ａｌパッド
５１ シリコン基板
５２ 素子分離絶縁膜
５３ ＭＯＳＦＥＴ
５４ ゲート絶縁膜
５５ ゲート電極
５６ サイドウォール
５７ ソース領域
５８ ドレイン領域
５９ 層間絶縁膜
６０，６１，８６ Ｗプラグ
６２，７５，７７，８４ ＳｉＯＣ膜
６３，７６，７８，８５ ポーラスシリカ膜
６４，７９ ＳｉＯ２キャップ膜
６５，８０ バリア膜
６６ シール絶縁膜
６７ ＰＶＤ-Ｔｉ膜
６８ ＣＶＤ-Ｒｕ膜
６９ 結晶性Ｒｕ膜
７０，７１ 炭素混合領域
７２，８２，８３ Ｃｕ埋込配線
７３ Ｃｕめっきシード層
７４ Ｃｕめっき膜
８１ Ｃｕプラグ
８７ Ａｌパッド
８８ ＳｉＮ保護膜
【特許請求の範囲】
【請求項１】
第１絶縁膜と、
前記第１絶縁膜に設けられた凹部と、
前記凹部の側壁に形成された第２絶縁膜と、
前記凹部内であって、前記第２絶縁膜の内側に順に設けられた第１の導電性バリア層、第２の導電性バリア層、及び、第３の導電性バリア層を介して形成されたＣｕ系埋込電極を設けた半導体装置であって、
前記第３の導電性バリア層は、前記第２の導電性バリア層よりＣｕ系埋込電極との密着性が優れており、
前記第２の導電性バリア層は、炭素含有導電性バリア層であり、
前記第１の導電性バリア層は、前記第２の導電性バリア層より前記第２絶縁膜との密着性が優れており、
且つ、前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を有する
ことを特徴とする半導体装置。
【請求項２】
前記第１の導電性バリア層が、Ｔａ，Ｔｉ，ＴａＮのいずれかからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の導電性バリア層が、それぞれ炭素を含むＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔのいずれかからなることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第３の導電性バリア層が、炭素を含まない結晶性のＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔのいずれかであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
第１絶縁膜に凹部を形成する工程と、
前記凹部の側壁に第２絶縁膜を形成する工程と、
前記凹部内であって前記第２絶縁膜の内側に第１の導電性バリア層を物理気相堆積法により成膜する工程と、
前記第１の導電性バリア層上に化学気相堆積法或いは原子層堆積法のいずれかにより炭素を含有した第２の導電性バリア層を成膜する工程と、
前記第２の導電性バリア層上に前記第２の導電性バリア層よりＣｕに対する密着性が優れる第３の導電性バリア層を物理堆積法により成膜する工程と、
熱処理により前記第２の導電性バリア層中の炭素を拡散して前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を形成する工程と、
前記第３の導電性バリア層上に前記凹部を埋め込むようにＣｕ系電極材料を堆積する工程と、
前記Ｃｕ系電極材料と、前記第３の導電性バリア層と、前記第２の導電性バリア層と、前記第１の導電性バリア層とを前記凹部を形成した絶縁膜の表面が露出するまで化学機械研磨を行って研磨する工程と
を有していることを特徴とする半導体装置の製造方法。
【請求項１】
第１絶縁膜と、
前記第１絶縁膜に設けられた凹部と、
前記凹部の側壁に形成された第２絶縁膜と、
前記凹部内であって、前記第２絶縁膜の内側に順に設けられた第１の導電性バリア層、第２の導電性バリア層、及び、第３の導電性バリア層を介して形成されたＣｕ系埋込電極を設けた半導体装置であって、
前記第３の導電性バリア層は、前記第２の導電性バリア層よりＣｕ系埋込電極との密着性が優れており、
前記第２の導電性バリア層は、炭素含有導電性バリア層であり、
前記第１の導電性バリア層は、前記第２の導電性バリア層より前記第２絶縁膜との密着性が優れており、
且つ、前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を有する
ことを特徴とする半導体装置。
【請求項２】
前記第１の導電性バリア層が、Ｔａ，Ｔｉ，ＴａＮのいずれかからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の導電性バリア層が、それぞれ炭素を含むＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔのいずれかからなることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第３の導電性バリア層が、炭素を含まない結晶性のＲｕ，Ｐｄ，Ｔｉ，Ｔａ，Ｍｎ，Ｎｉ，Ｃｏ，Ｏｓ，Ｃｒ，Ｇｅ，Ｚｒ，Ｍｏ，Ａｇ，Ｂａ，Ｈｆ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔのいずれかであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
第１絶縁膜に凹部を形成する工程と、
前記凹部の側壁に第２絶縁膜を形成する工程と、
前記凹部内であって前記第２絶縁膜の内側に第１の導電性バリア層を物理気相堆積法により成膜する工程と、
前記第１の導電性バリア層上に化学気相堆積法或いは原子層堆積法のいずれかにより炭素を含有した第２の導電性バリア層を成膜する工程と、
前記第２の導電性バリア層上に前記第２の導電性バリア層よりＣｕに対する密着性が優れる第３の導電性バリア層を物理堆積法により成膜する工程と、
熱処理により前記第２の導電性バリア層中の炭素を拡散して前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を形成する工程と、
前記第３の導電性バリア層上に前記凹部を埋め込むようにＣｕ系電極材料を堆積する工程と、
前記Ｃｕ系電極材料と、前記第３の導電性バリア層と、前記第２の導電性バリア層と、前記第１の導電性バリア層とを前記凹部を形成した絶縁膜の表面が露出するまで化学機械研磨を行って研磨する工程と
を有していることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１９９００９（Ｐ２０１１−１９９００９Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１０−６４１５０（Ｐ２０１０−６４１５０）
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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