【課題】誘電率が２．７以下であり、弾性計数および硬度の改善等、機械的特性を向上させた超低誘電率（ｋ）膜、および膜の製造方法を提供する。
【解決手段】多相超低ｋ誘電膜４４は、Ｓｉ、Ｃ、Ｏ、およびＨの原子を含み、誘電率が約２．４以下であり、ナノサイズの孔または空隙を有し、弾性係数が約５以上であり、硬度が約０．７以上である。好適な多相超低ｋ誘電膜４４は、Ｓｉ、Ｃ、Ｏ、およびＨの原子を含み、誘電率が約２．２以下であり、ナノサイズの孔または空隙を有し、弾性係数が約３以上であり、硬度が約０．３以上である。 （もっと読む）

【課題】ＣＦ_ｘ膜を層間絶縁膜として有する多層配線構造の半導体装置において、低誘電率であるＣＦ_ｘ膜の利点を生かすことができ、かつＣＭＰ処理による特性の劣化を防止することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ＣＦ_ｘ膜を成膜する工程（ａ）と、ＣＦ_ｘ膜に所定パターンの凹部を形成する工程（ｂ）と、凹部を埋めかつＣＦ_ｘ膜上にわたって配線層を設ける工程（ｃ）と、凹部内以外の前記ＣＦ_ｘ膜上の余剰の配線層をＣＭＰ（化学機械研磨）によって除去してＣＦ_ｘ膜の表面を露出させる工程（ｄ）と、を有し、工程（ｂ）の前または後において、ＣＦ_ｘ膜の表面を窒化する工程（ｅ）を備える。 （もっと読む）

【課題】メタルゲートプロセスにおけるプリメタル層間絶縁膜の平坦性を向上できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を介在させてゲート電極４を形成する。その後、半導体基板１にゲート電極４をマスクとしてソース・ドレイン領域を形成する。続いて、ゲート電極４を覆うように半導体基板１上の全面に第１の酸化シリコン膜１０を形成する。その後、ゲート電極４をストップ膜とするＣＭＰ法により、第１の酸化シリコン膜１０を平坦化する。続いて、ゲート電極４を含む第１の酸化シリコン膜１０の上に、第２の酸化シリコン膜１１を形成する。その後、ゲート電極４をストップ膜とするＣＭＰ法により、第２の酸化シリコン膜１０を平坦化する。さらに、ゲート電極４を含む第２の酸化シリコン膜１０の上に、第３の酸化シリコン膜１２を形成する。 （もっと読む）

【課題】厚みのばらつきが低減したＣｕ配線層を形成する半導体装置の製造方法を提供する。
【解決手段】実施形態の半導体装置の製造方法は、基板１上に所望の配線厚みに対応する厚みのエッチングストッパー膜２を形成し、酸化膜３を形成し、マスク材４を形成し、マスク材に配線の形状の溝パターンを形成し、溝パターンが形成されたマスク材をマスクとして酸化膜に溝パターンが形成されるようにエッチングする。溝パターンが形成された酸化膜をマスクとして、溝パターンが形成されるようにエッチングストッパー膜を貫通するまでエッチングし、エッチングストッパー膜および酸化膜に形成された溝パターンを埋め込み、酸化膜の上面を覆いつくすようにＣｕ膜５を形成し、エッチングストッパー膜をストッパーとして、その上面が露出するまでＣｕ膜及び酸化膜にＣＭＰを行う。 （もっと読む）

【課題】コンタクトホールの形状制御が容易な半導体装置の製造方法を得る。
【解決手段】実施形態の半導体装置の製造方法は、基板1上にゲート絶縁膜2、ゲート電極3,4、第１ハードマスク5を形成し、第１ハードマスクをパターンニングして第１マスクを形成し、これをマスクにゲート電極及びゲート絶縁膜を基板が露出するまでエッチングしラインパターンを形成し、露出した基板及び第１マスクを覆うようにライナー膜7を形成する。更にライナー膜に覆われたラインパターンの間隙を有機系絶縁膜で埋め込み、少なくともライナー膜が露出するまで有機系絶縁膜を平坦化してその上に第２ハードマスク9を形成し、第２ハードマスクを第１マスクと交差するようにパターンニングして第２マスクを形成し、第１及び第２マスクをマスクに有機系絶縁膜をライナー膜が露出するまでエッチングしてコンタクトホールを形成する。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】複数のゲート電極３ｂを覆うように窒化シリコン膜（第１絶縁膜）５を形成した後、オゾンＴＥＯＳ膜（第１酸化シリコン膜）６、プラズマＴＥＯＳ膜（第２酸化シリコン膜）を順次積層する。ここで、オゾンＴＥＯＳ膜６を積層後、プラズマＴＥＯＳ膜を積層する前に、窒化シリコン膜５をＣＭＰストッパ膜として、ＣＭＰ法により研磨する。これにより、プラズマＴＥＯＳ膜の膜厚を均一化させることができるので、半導体装置の信頼性を向上させることができる。 （もっと読む）

【課題】ゲートコンタクトプラグ形成のためのコンタクトホールの深さを適切に制御可能とする。
【解決手段】半導体装置１は、活性領域ＡＲを囲む第１の絶縁体ピラー２１と、第１の絶縁体ピラー２１の活性領域ＡＲ側の側面２１ｓとｙ方向に相対向する側面２２ｓを有する第２の絶縁体ピラー２２と、第１及び第２の絶縁体ピラー２１，２２の上面を覆う絶縁膜３１と、第１のゲート電極１６と電気的に接続し、かつ少なくとも側面２１ｓ，２２ｓを覆う第２のゲート電極２３と、底面に絶縁膜３１及び第２のゲート電極２３が露出したコンタクトホールの内部に設けられ、かつ第２のゲート電極２３の上面と電気的に接続するゲートコンタクトプラグ４２とを備え、側面２１ｓ，２２ｓ間の距離は、ゲートコンタクトプラグ４２のｘ方向の長さより短く、ゲートコンタクトプラグ４２は側面２１ｓ，２２ｓ間の領域で第２のゲート電極２３と電気的に接続する。 （もっと読む）

【課題】コンタクト抵抗の上昇を防止することが可能な半導体装置を提供すること。
【解決手段】シリコン基板に形成される複数の拡散領域と、複数の拡散領域にボトム部が接続して形成される複数のコンタクトプラグ３３と、ボトム部を含んでシリコン基板上に形成されるアモルファスカーボン膜２４とを備え、ボトム部はアモルファスカーボン膜２４を貫通して拡散領域に接合される。アモルファスカーボン層２４をコンタクトプラグ３３形成時のエッチングストッパ層として用いることで、拡散領域がオーバーエッチングによりダメージを受けることが防止される。 （もっと読む）

【課題】ＣＭＯＳ回路を構成するｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの両者において、キャリア移動度を高めて高い性能を実現する半導体装置を提供する。
【解決手段】半導体基板の第１領域及び第２領域において第１ゲート絶縁膜及び第１ゲート電極（１６，１７）を形成し、第１ゲート電極の両側部における半導体基板中にソースドレイン領域を形成し、ソースドレイン領域の導電性不純物を活性化し、第１ゲート電極を被覆して全面に半導体基板に応力を印加するストレスライナー膜（２７，２８）を形成し、少なくとも第１領域に形成された部分のストレスライナー膜は残しながら第２領域における第１ゲート電極の上部部分のストレスライナー膜を除去し、第２領域における第１ゲート電極の上部を露出させて第１ゲート電極を全て除去して第２ゲート電極形成用溝Ｔを形成し、第２ゲート電極形成用溝内に第２ゲート電極（３１，３２）を形成する。 （もっと読む）

【課題】プロセスマージンを大きく取れる配線配置構造を提供する。
【解決手段】基板上に形成された複数の第１配線６を含む第１配線層と、第１配線層上に形成され、第１配線６に接続された複数のビアコンタクト１０を含むコンタクト層と、コンタクト層上に形成され、ビアコンタクト１０に接続された複数の第２配線１４を含む第２配線層とを備える半導体装置において、コンタクトピッチは、第１配線６の最小配線ピッチ、又は、第２配線１４の最小配線ピッチ、よりも大きくなるようにする。 （もっと読む）

【課題】配線層で、配線密度の高い領域では隣接する配線間のショートを防ぎ、配線密度の低い領域では所望の平坦度が得られるとともに所望の配線抵抗が得られるように配線高さを制御できる配線形成方法を提供する。
【解決手段】まず、基板上に第１の絶縁膜１１１と、第１の絶縁膜１１１に比してＣＭＰ研磨レートの小さい所定の厚さの第２の絶縁膜１１２を順に積層させて層間絶縁膜１１を形成し、ついで、層間絶縁膜１１の第１の領域に第１の配線密度となり、第２の領域に第１の配線密度よりも低い第２の配線密度となるように、第２の絶縁膜１１２を貫通し、底部が第１の絶縁膜１１１に至る配線形成用溝２１を形成した後、配線形成用溝２１を形成した層間絶縁膜１１上に導電性材料膜１４を形成し、そして、ＣＭＰ法によって、少なくとも第１の領域で第１の絶縁膜１１１が露出、後退するように層間絶縁膜１１と導電性材料膜１４を研磨する。 （もっと読む）

【課題】太い幅の配線溝と細い幅の配線溝をＣｕの電解メッキで充填する際に、アンダープレートの発生を抑制し、化学機械研磨後におけるディッシングの発生を抑制する。
【解決手段】表面の第１の領域に縦／横比小さい第１の配線溝２２Ａが形成され、表面の第２の領域に縦／横比が大きい第２の配線溝２２Ｂを形成された絶縁膜の表面上にレジスト膜Ｒ１を形成し、第１の領域を露出する第１のレジスト開口部Ｒ１Ａを形成する工程と、レジスト膜をマスクに電解メッキを行い、第１の配線溝を第１の配線パタ―ン２５Ａで充填する工程と、第２の領域を露出する第２のレジスト開口部を形成する工程と、レジスト膜をマスクに電解メッキを行い、第２の配線溝を第２の配線パタ―ンで充填する工程と、レジスト膜を除去し、第１の配線パタ―ンおよび第２の配線パタ―ンを、それぞれの表面が絶縁膜の表面に一致するように、化学機械研磨により平坦化する工程と、を含む。 （もっと読む）

【課題】ゲート電極に形成された研磨後のキャップ絶縁膜の厚さを容易に推定できる半導体装置の製造方法を提供する。
【解決手段】半導体装置形成領域に第１の導電膜よりなるゲート電極１５、半導体装置非形成領域に絶縁膜形成部１６、及び絶縁膜よりなり、ゲート電極の上面及び絶縁膜形成部の上面を覆うキャップ絶縁膜１７を形成し、次いで、キャップ絶縁膜を覆う層間絶縁膜２８を形成し、次いで、キャップ絶縁膜上に形成された層間絶縁膜にゲート電極の延在方向と交差する方向に延在する溝４７を形成すると共に、溝の下方に位置する層間絶縁膜に不純物拡散層を露出するコンタクトホール２２，２３を形成し、次いで、溝及びコンタクトホールを埋め込む第２の導電膜５１を形成し、次いで、ＣＭＰ法により第２の導電膜を研磨することでコンタクトプラグを形成し、その後、絶縁膜形成部に形成されたキャップ絶縁膜の厚さを測定する。 （もっと読む）

【課題】第１のコンタクトプラグのゲート電極への短絡を防止する。第1の不純物拡散層と第１のコンタクトプラグの接続抵抗、及び第１と第２のコンタクトプラグの接続抵抗を低減することにより、縦型ＭＯＳトランジスタのオン電流を増加させる。
【解決手段】シリコンピラー上部に、非晶質シリコン層及び単結晶シリコン層を形成する。次に、２度の選択エピタキシャル成長法により、シリコンピラー上に順に非晶質シリコン層、及び非晶質シリコンゲルマニウム層を形成する。この後、熱処理により、シリコンピラー上部に単結晶シリコン層を有する第１の不純物拡散層を形成すると同時に、シリコンピラー上に単結晶シリコン層及び多結晶シリコンゲルマニウム層を有する第１のコンタクトプラグを形成する。次に、第１のコンタクトプラグに接続されるように、金属から構成される第２のコンタクトプラグを形成する。 （もっと読む）

【課題】キャパシタの誘電体膜を構成する強誘電体又は高誘電体の結晶性が良好であり、キャパシタのスイッチング電荷量が高く、低電圧動作が可能で信頼性が高い半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板１１０にトランジスタＴ１、Ｔ２を形成した後、ストッパ層１２０及び層間絶縁膜１２１を形成する。そして、層間絶縁膜１２１にコンタクトホールを形成し、層間絶縁膜１２１上に銅膜を形成してコンタクトホール内に銅を埋め込む。その後、低圧ＣＭＰ研磨又はＥＣＭＰ研磨により層間絶縁膜１２１上の銅膜を除去して表面を平坦化し、プラグ１２４ａ，１２４ｂを形成する。次いで、バリアメタル１２５、下部電極１２６ａ、強誘電体膜１２７及び上部電極１２８ａを形成する。このようにして、強誘電体キャパシタ１３０を有する半導体装置（ＦｅＲＡＭ）が形成される。 （もっと読む）

【課題】配線溝パターンの深さを精密に制御でき、かつ当該配線溝パターンのダメージ形成を抑制できる半導体装置の製造方法を提供する。
【解決手段】拡散防止膜ＡＤＦ上に、第２の低誘電率膜ＬＯＷＫ２ｃ、第３の低誘電率膜ＬＯＷＫ３ｃ、マスク層となるべき膜がこの順に積層される。マスク層となるべき膜をエッチングし、底面が第３の低誘電率膜ＬＯＷＫ３ｃの表面により構成される配線溝パターンを形成することにより、マスク層ＳＩＯ２ｄが形成される。アッシング処理により第１のレジストマスクが除去される。マスク層の配線溝パターンを用いて、底面が第２の低誘電率膜ＬＯＷＫ２ｃとなるように、配線溝ＴＲＣＨが形成される。充填される銅金属ＣＵａの頂面から第３の低誘電率膜ＬＯＷＫ３ｃまでの層がＣＭＰ法により除去される。上記各低誘電率膜はＦＳＧよりも誘電率が低く、第２の低誘電率膜ＬＯＷＫ２ｃは第３の低誘電率膜ＬＯＷＫ３ｃよりも誘電率が低い。 （もっと読む）

【課題】低誘電率の絶縁膜を備える一方で、当該絶縁膜上に選択的に設けられたキャップ層を備えておらず、信頼性に優れた半導体装置を効率よくかつ確実に製造することができる製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、分子内に、アダマンタン型のかご型構造を含む部分構造と、重合反応に寄与する重合性反応基とを有する重合性化合物および／または当該重合性化合物が部分的に重合した重合体を含む組成物を用いて、膜厚の２分の１以上の最大押し込み深さにおいて、弾性率測定変位を膜厚の１０分の１とする、ナノインデンターを用いた測定から求められる弾性率が、４．０ＧＰａ以上である絶縁膜を形成する工程を有する一方で、絶縁膜上にキャップ層を形成する工程を有していない。 （もっと読む）

【課題】誘電率の低い絶縁膜であって、半導体装置の製造においてＣＭＰ法により当該絶縁膜上の膜を好適に除去することができるとともに、キャップ層を備えておらず、かつ、信頼性に優れた半導体装置の製造に好適に用いることができる絶縁膜を提供すること。
【解決手段】本発明の絶縁膜は、分子内に、アダマンタン型のかご型構造を含む部分構造と、重合反応に寄与する重合性反応基とを有する重合性化合物および／または当該重合性化合物が部分的に重合した重合体を含む組成物を用いて形成された絶縁膜であって、０．０３〜２０μｍの膜厚を有し、ナノインデンターを用いて、膜厚の２分の１以上の最大押し込み深さにおいて、弾性率測定変位を膜厚の１０分の１とする測定から求められる弾性率が、４．０ＧＰａ以上であることを特徴とする。 （もっと読む）

【課題】配線の導通信頼性を損なうことなく、エアギャップを形成でき、配線間容量Ｃが低減した配線膜構造を有する半導体装置を提供することである。
【解決手段】 半導体装置の製造方法において、第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１絶縁膜に配線膜を形成する配線膜形成工程と、前記配線膜が形成されてない箇所の前記第１絶縁膜にドライエッチングで溝を形成するドライエッチング工程と、前記ドライエッチング工程の後、前記溝が埋め尽くされることが無いよう、前記配線膜および前記溝上に第２絶縁膜を形成する第２絶縁膜形成工程とを具備する。 （もっと読む）

【課題】３次元デバイスのような多層配線を有する半導体装置をより簡単な工程で作製する製造方法を提供する。
【解決手段】第１層１０と第２層２０とを、それぞれのＴＳＶ６が略一直線上になるように積層する半導体装置の製造方法で、基板の上面に入出力回路を構成するトランジスタ３を形成し、トランジスタ３を覆うように絶縁層４を形成し、絶縁層中にＴＳＶ６を形成する工程を含む第１層の製造工程と、基板２０を準備し、基板の上面に論理回路を構成するトランジスタ１３を形成し、トランジスタ１３を覆うように絶縁層４を形成し、絶縁層中にＴＳＶ６を形成する工程を含む第２層の製造工程と、第１層のＴＳＶ６と第２層のＴＳＶ６とが略一直線上になるように、第１層と第２層の、基板の反対側面を接続する接続工程と、第１層の基板１を除去する工程とを含む。 （もっと読む）