半導体装置の製造方法
【課題】配線溝パターンの深さを精密に制御でき、かつ当該配線溝パターンのダメージ形成を抑制できる半導体装置の製造方法を提供する。
【解決手段】拡散防止膜ＡＤＦ上に、第２の低誘電率膜ＬＯＷＫ２ｃ、第３の低誘電率膜ＬＯＷＫ３ｃ、マスク層となるべき膜がこの順に積層される。マスク層となるべき膜をエッチングし、底面が第３の低誘電率膜ＬＯＷＫ３ｃの表面により構成される配線溝パターンを形成することにより、マスク層ＳＩＯ２ｄが形成される。アッシング処理により第１のレジストマスクが除去される。マスク層の配線溝パターンを用いて、底面が第２の低誘電率膜ＬＯＷＫ２ｃとなるように、配線溝ＴＲＣＨが形成される。充填される銅金属ＣＵａの頂面から第３の低誘電率膜ＬＯＷＫ３ｃまでの層がＣＭＰ法により除去される。上記各低誘電率膜はＦＳＧよりも誘電率が低く、第２の低誘電率膜ＬＯＷＫ２ｃは第３の低誘電率膜ＬＯＷＫ３ｃよりも誘電率が低い。
【解決手段】拡散防止膜ＡＤＦ上に、第２の低誘電率膜ＬＯＷＫ２ｃ、第３の低誘電率膜ＬＯＷＫ３ｃ、マスク層となるべき膜がこの順に積層される。マスク層となるべき膜をエッチングし、底面が第３の低誘電率膜ＬＯＷＫ３ｃの表面により構成される配線溝パターンを形成することにより、マスク層ＳＩＯ２ｄが形成される。アッシング処理により第１のレジストマスクが除去される。マスク層の配線溝パターンを用いて、底面が第２の低誘電率膜ＬＯＷＫ２ｃとなるように、配線溝ＴＲＣＨが形成される。充填される銅金属ＣＵａの頂面から第３の低誘電率膜ＬＯＷＫ３ｃまでの層がＣＭＰ法により除去される。上記各低誘電率膜はＦＳＧよりも誘電率が低く、第２の低誘電率膜ＬＯＷＫ２ｃは第３の低誘電率膜ＬＯＷＫ３ｃよりも誘電率が低い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、多層配線構造からなる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体デバイスの配線の最小幅が約１００ｎｍ以下になるなど微細化が進むにしたがって、多層配線技術におけるＲＣ（Resistance-Capacitance）遅延がデバイス特性に与える影響が深刻な問題になっている。ＲＣ遅延の対策としてＣｕ（銅）／低誘電率膜（Low-k膜）配線技術の開発が進められており、現在ｋがおよそ２．５以上３．１以下のＳｉＯＣＨ（Carbon-doped SiO2）などのLow-k材料が実用化されている。このLow-k材料は次世代、次々世代向けとしては、更なる低誘電率化が必要とされている。このため低誘電率膜中に空孔を導入したポーラスLow-k材料などが開発されている。
【０００３】
しかし、これらのLow-k材料はエッチングやアッシングなどの、化学薬品やプラズマを用いた処理に対する耐性が低い。このためLow-k材料に対してエッチングやアッシングなどの処理を行なうと、当該Low-k材料の変質が生じやすくなる。つまり当該Low-k材料の誘電率が増加したり、Low-k膜の膜質が低下したりする可能性がある。
【０００４】
またLow-k膜は化学薬品やプラズマを用いた処理に対する耐性が低いため、Low-K膜をエッチングすることにより形成する配線のパターンの制御が困難になる。たとえば当該配線の深さ（厚み）を制御するため、Low-k膜を高精度に所望の深さだけエッチングすることが困難となる。その結果、形成される配線の厚みがばらつく不具合が発生しやすくなる。すると当該配線の電気抵抗がばらつき、当該配線に流れる電流量がばらつくことになる。このような現象は半導体デバイスの信頼性の低下に繋がる。
【０００５】
さらに、当該配線溝パターンを形成するために用いるレジストを除去する処理（アッシング）を行なう際に、当該配線溝パターンの内部がダメージを受けることによって、誘電率の増加に伴う配線のＲＣ遅延の増加や、リーク電流の発生による配線間の耐圧劣化が起こりうる。このため、信頼性が低下する可能性がある。
【０００６】
以上のような低誘電率膜を用いた多層配線を形成する技術として、従来からたとえば以下に示す製造方法が開示されている。
【０００７】
たとえば特開２００９−４４０８号公報（特許文献１）においては、低誘電率膜に形成する配線溝パターンと、その下層の配線とを電気的に接続するビアのパターン（ビア穴パターン）との両方を形成する方法が開示されている。ここでは、先にビア穴パターンを形成した後に配線溝パターンを形成するエッチングを行なう際に、上記パターンの内壁部に形成されるエッチング生成膜やダメージ層を、所定のガスを用いたプラズマ処理により除去する。このようにして、当該パターンに形成される配線の信頼性を向上する。
【０００８】
その他、たとえば特開２００７−３３５４５０号公報（特許文献２）においては、多層レジストを用いてデュアルダマシン構造を形成する方法が開示されている。特開２００６−３２８６４号公報（特許文献３）においては、多層のマスク層を用いてデュアルダマシン構造を形成する方法が開示されている。特開２００８−２１８９５９号公報（特許文献４）においては、低誘電率の層間絶縁膜としてのフッ素添加カーボン膜にダメージを生じさせることなく、良好な加工形状でエッチングすることができるエッチング方法が開示されている。特開２００５−３８９６７号公報（特許文献５）においては、ＳｉＣ膜やＳｉＯ2キャップ膜を用いた、コンタクト層の形成方法が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−４４０８号公報
【特許文献２】特開２００７−３３５４５０号公報
【特許文献３】特開２００６−３２８６４号公報
【特許文献４】特開２００８−２１８９５９号公報
【特許文献５】特開２００５−３８９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、たとえば特開２００９−４４０８号公報に開示される多層配線構造の製造方法においては、配線やビア用のパターンの内壁部に形成されるエッチング生成膜やダメージ層など、当該配線の信頼性を低下させる薄膜が、適切なガスを用いたプラズマ処理により除去される。
【００１１】
特開２００９−４４０８号公報においては、配線溝パターンを形成するためにまずＳｉＯ2膜をハードマスク（マスク層）として形成し、その後当該ハードマスクを用いてＮＣＳ膜にドライエッチングするという２段階の処理がなされている。しかしＳｉＯ2膜のハードマスクを形成する際に、たとえばＳｉＯ2膜の直下のＳｉＣＯＨ膜の一部がエッチングされれば、最終的に形成される配線溝パターンの深さ方向の形状や厚みの精度が劣化する可能性がある。
【００１２】
形成される配線溝パターンの深さ方向の形状や厚みがばらつけば、上記のように当該配線溝パターンから形成される配線の電気特性が劣化する可能性がある。このため配線溝パターンの深さ方向の形状や厚みの精度を高めることが好ましい。しかし特開２００９−４４０８号公報には、そのために施した処理については開示がなされていない。
【００１３】
また、特開２００７−３３５４５０号公報に記載の配線溝パターンの形成方法においては、配線溝の形成後にレジストを除去する処理（アッシング）を行なう。このためレジスト除去とともに配線溝の内壁部にダメージ層が形成される可能性がある。また、当該配線溝の深さ方向の厚みを精密に制御することは困難であると考えられる。
【００１４】
また特開２００６−３２８６４号公報に記載の多層配線構造の製造方法においては、形成した配線溝パターンの洗浄処理時に当該配線溝パターンの左右方向の幅が変化することを抑制するために、配線溝の内面に保護膜を形成している。しかし当該保護膜の誘電率が高いため、形成される多層配線構造の実効誘電率が高くなる可能性がある。
【００１５】
さらに特開２００８−２１８９５９号公報に記載のエッチング方法においては、たとえば特開２００９−４４０８号公報と同様に、配線溝パターンを途中の深さまで形成した後、配線溝パターンの形成に用いたレジストをアッシングし、その後再度配線溝パターンを所望の深さまで形成する２段階の処理により、当該パターンにダメージが形成されることを抑制する方法が開示されている。しかし当該方法を、配線溝パターンとビア穴パターンとの両方を有するパターンを形成する方法に応用する手段については開示がなされていない。
【００１６】
特開２００５−３８９６７号公報（特許文献５）の金属配線の製造方法においては、ハードマスクを形成した後アッシングにて除去し、当該ハードマスクを用いて配線溝パターンを形成する工程が開示されている。このため上記の工程においては配線溝パターンの内壁部がダメージを受ける可能性は低いと考えられる。しかしその後に形成する配線（コンタクト層）を形成する後工程の際にアッシングダメージを受けることを回避するための手法が開示されていない。このため、当該後工程において配線溝がダメージを受け、配線溝の形状の精度の劣化に繋がる可能性がある。
【００１７】
本発明は、以上の問題に鑑みなされたものである。その目的は、多層配線構造における配線を形成するための配線溝パターンの深さを精密に制御することが可能で、かつ当該配線溝パターンがダメージを受けることを抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜が形成される。上記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき膜がこの順に積層される。上記マスク層となるべき膜上に形成した第１のレジストマスクを用いて、第３の低誘電率膜が露出するようにマスク層となるべき膜をエッチングし、マスク層となるべき膜に底面が第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、マスク層が形成される。アッシング処理により第１のレジストマスクが除去される。マスク層の配線溝パターンを用いて、底面が第２の低誘電率膜となるように、第２の低誘電率膜および第３の低誘電率膜に配線溝が形成される。上記配線溝と平面的に重なる位置において、銅配線の一部を露出するように形成されたビア穴の内部と、配線溝の内部とに銅金属が充填される。少なくとも銅金属の頂面から第３の低誘電率膜までの層がＣＭＰ法により除去される。上記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、第２の低誘電率膜は第３の低誘電率膜よりも誘電率の低い膜である。
【００１９】
本発明の他の一実施例による半導体装置の製造方法は以下の工程を備えている。
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜が形成される。上記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき膜がこの順に積層される。上記マスク層となるべき膜上に形成した第１のレジストマスクを用いて、第３の低誘電率膜が露出するようにマスク層となるべき膜をエッチングし、マスク層となるべき膜に底面が第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、マスク層が形成される。アッシング処理により第１のレジストマスクが除去される。マスク層の配線溝パターンを用いて、底面が第２の低誘電率膜となるように、第２の低誘電率膜および第３の低誘電率膜に配線溝が形成される。上記配線溝と平面的に重なる位置において、銅配線の一部を露出するように形成されたビア穴の内部と、配線溝の内部とに銅金属が充填される。
【００２０】
上記第１のレジストマスクは、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストである。上記マスク層を形成する工程には、以下の各工程を有する。マスク層となるべき膜上に、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストが形成される。上記上層レジストが、平面視において配線溝パターンの形状となるようにパターニングされる。上記配線溝パターンの形状となるようにパターニングされた上層レジストをマスクとして、中間層レジストがパターニングされる。配線溝パターンの形状となるようにパターニングされた中間層レジストをマスクとして下層レジストがパターニングされるとともに、上層レジストが除去され中間層レジストが最上面に露出される。配線溝パターンの形状となるようにパターニングされた下層レジストをマスクとしてマスク層となるべき膜がパターニングされるとともに、中間層レジストが除去され、さらに第３の低誘電率膜が露出される。
【００２１】
上記第３の低誘電率膜が露出される工程には、第１のガスを用いて中間層レジストを除去して下層レジストを最上面に露出させる第１の工程と、上記第１のガスとは異なる第２のガスを用いてマスク層となるべき膜の一部を除去して第３の低誘電率膜を露出させる第２の工程とを有する。上記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、第２の低誘電率膜は第３の低誘電率膜よりも誘電率の低い膜である。
【００２２】
本発明のさらに他の一実施例による半導体装置の製造方法は以下の工程を備えている。
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜が形成される。上記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき金属膜がこの順に積層される。上記マスク層となるべき金属膜上に形成した第１のレジストマスクを用いて、第３の低誘電率膜が露出するようにマスク層となるべき金属膜をエッチングし、マスク層となるべき金属膜に底面が第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、マスク層が形成される。アッシング処理により第１のレジストマスクが除去される。マスク層の配線溝パターンを用いて、底面が第２の低誘電率膜となるように、第２の低誘電率膜および第３の低誘電率膜に配線溝が形成される。上記配線溝と平面的に重なる位置において、銅配線の一部を露出するように形成されたビア穴の内部と、配線溝の内部とに銅金属が充填される。上記第１のレジストマスクには、露光及び現像処理が施され感光性を有するレジスト材料からなるレジスト層を有する。上記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、第２の低誘電率膜は第３の低誘電率膜よりも誘電率の低い膜である。
【００２３】
本発明のさらに他の一実施例による半導体装置の製造方法は以下の工程を備えている。
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜が形成される。上記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき金属膜がこの順に積層される。上記マスク層となるべき金属膜上に形成した第１のレジストマスクを用いて、マスク層となるべき金属膜をエッチングし、マスク層となるべき金属膜に底面が第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、マスク層が形成される。マスク層の配線溝パターンを用いて、底面が第２の低誘電率膜となるように、第２の低誘電率膜および第３の低誘電率膜に配線溝が形成される。上記配線溝と平面的に重なる位置において、銅配線の一部を露出するように形成されたビア穴の内部と、配線溝の内部とに銅金属が充填される。上記第１のレジストマスクには、露光及び現像処理が施され感光性を有するレジスト材料からなるレジスト層を有する。上記銅配線と平面視において重なる位置にビア穴パターンを形成する工程をさらに備える。
【００２４】
上記ビア穴パターンを形成する工程に用いる第２のレジストマスクは、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストである。上記ビア穴パターンを形成する工程は、以下の各工程を有する。マスク層となるべき金属膜上に、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストが形成される。上記上層レジストが、平面視においてビア穴の形状となるようにパターニングされる。上記ビア穴の形状となるようにパターニングされた上層レジストをマスクとして、中間層レジストがパターニングされる。上記ビア穴の形状となるようにパターニングされた中間層レジストをマスクとして下層レジストがパターニングされるとともに、上層レジストが除去され中間層レジストが最上面に露出される。ビア穴の形状となるようにパターニングされた下層レジストをマスクとして、拡散防止膜上に達するように、第２および第３の低誘電率膜を貫通してビア穴パターンが形成される。上記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、第２の低誘電率膜は第３の低誘電率膜よりも誘電率の低い膜である。
【発明の効果】
【００２５】
本発明における多層配線の製造方法では、配線溝を形成する際に、配線溝パターンを形成するためのマスク層を形成した後、当該マスク層を形成するために用いたレジストマスクを除去し、その後さらに配線溝パターンをエッチングして所望の深さの配線溝を形成する。ここで配線溝パターンを形成する際に、マスク層の下部の低誘電率膜においてストップするようにエッチングがなされる。このため形成する配線溝の深さを精密に制御し、当該配線溝の深さのばらつきを抑制することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る半導体装置の多層配線構造の概略断面図である。
【図２】図１中に丸点線「ＩＩ」で囲んだ領域の概略拡大図である。
【図３】本発明の実施の形態１における多層配線構造の製造方法の第１工程を示す概略断面図である。
【図４】本発明の実施の形態１における多層配線構造の製造方法の第２工程を示す概略断面図である。
【図５】本発明の実施の形態１における多層配線構造の製造方法の第３工程を示す概略断面図である。
【図６】本発明の実施の形態１における多層配線構造の製造方法の第４工程を示す概略断面図である。
【図７】本発明の実施の形態１における多層配線構造の製造方法の第５工程を示す概略断面図である。
【図８】本発明の実施の形態１における多層配線構造の製造方法の第６工程を示す概略断面図である。
【図９】本発明の実施の形態１における多層配線構造の製造方法の第７工程を示す概略断面図である。
【図１０】本発明の実施の形態１における多層配線構造の製造方法の第８工程を示す概略断面図である。
【図１１】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第１工程を示す概略断面図である。
【図１２】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第２工程を示す概略断面図である。
【図１３】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第３工程を示す概略断面図である。
【図１４】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第４工程を示す概略断面図である。
【図１５】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第５工程を示す概略断面図である。
【図１６】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第６工程を示す概略断面図である。
【図１７】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第７工程を示す概略断面図である。
【図１８】本発明の比較例における、図７に対応する工程を示す概略断面図である。
【図１９】本発明の比較例における、図８に対応する工程を示す概略断面図である。
【図２０】本発明の比較例における、図９に対応する工程を示す概略断面図である。
【図２１】本発明の実施の形態２における、図２に対応する多層配線構造を示す概略断面図である。
【図２２】本発明の実施の形態３における、図３に対応する工程を示す概略断面図である。
【図２３】本発明の実施の形態３における、図４に対応する工程を示す概略断面図である。
【図２４】本発明の実施の形態３における、図５に対応する工程を示す概略断面図である。
【図２５】本発明の実施の形態３における、図６に対応する工程を示す概略断面図である。
【図２６】本発明の実施の形態３における、図７に対応する工程を示す概略断面図である。
【図２７】本発明の実施の形態３における、図８に対応する工程を示す概略断面図である。
【図２８】本発明の実施の形態３における、図９に対応する工程を示す概略断面図である。
【図２９】本発明の実施の形態３における、図１０に対応する工程を示す概略断面図である。
【図３０】本発明の実施の形態３における、図１１に対応する工程を示す概略断面図である。
【図３１】本発明の実施の形態３における、図１２に対応する工程を示す概略断面図である。
【図３２】本発明の実施の形態３における、図１３に対応する工程を示す概略断面図である。
【図３３】本発明の実施の形態３における、図１４に対応する工程を示す概略断面図である。
【図３４】本発明の実施の形態３における、図１５に対応する工程を示す概略断面図である。
【図３５】本発明の実施の形態３における、図１６に対応する工程を示す概略断面図である。
【図３６】本発明の実施の形態４における多層配線構造の製造方法の第１工程を示す概略断面図である。
【図３７】本発明の実施の形態４における多層配線構造の製造方法の第２工程を示す概略断面図である。
【図３８】本発明の実施の形態４における多層配線構造の製造方法の第３工程を示す概略断面図である。
【図３９】本発明の実施の形態４における多層配線構造の製造方法の第４工程を示す概略断面図である。
【図４０】本発明の実施の形態４における多層配線構造の製造方法の第５工程を示す概略断面図である。
【図４１】本発明の実施の形態４における多層配線構造の製造方法の第６工程を示す概略断面図である。
【図４２】本発明の実施の形態４における多層配線構造の製造方法の第７工程を示す概略断面図である。
【図４３】本発明の実施の形態５における多層配線構造の製造方法の第１工程を示す概略断面図である。
【図４４】本発明の実施の形態５における多層配線構造の製造方法の第２工程を示す概略断面図である。
【図４５】本発明の実施の形態５における多層配線構造の製造方法の第３工程を示す概略断面図である。
【図４６】本発明の実施の形態５における多層配線構造の製造方法の第４工程を示す概略断面図である。
【図４７】本発明の実施の形態５における多層配線構造の製造方法の第５工程を示す概略断面図である。
【図４８】本発明の実施の形態５における多層配線構造の製造方法の第６工程を示す概略断面図である。
【図４９】本発明の実施の形態５における多層配線構造の製造方法の第７工程を示す概略断面図である。
【図５０】本発明の実施の形態６における多層配線構造の製造方法の第１工程を示す概略断面図である。
【図５１】本発明の実施の形態６における多層配線構造の製造方法の第２工程を示す概略断面図である。
【図５２】本発明の実施の形態６における多層配線構造の製造方法の第３工程を示す概略断面図である。
【図５３】本発明の実施の形態６における多層配線構造の製造方法の第４工程を示す概略断面図である。
【図５４】本発明の実施の形態６における多層配線構造の製造方法の第５工程を示す概略断面図である。
【図５５】本発明の実施の形態６における多層配線構造の製造方法の第６工程を示す概略断面図である。
【図５６】本発明の実施の形態６における多層配線構造の製造方法の第７工程を示す概略断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本発明において形成する半導体装置の多層配線構造について説明する。
【００２８】
図１の断面図を参照して、本発明の多層配線構造は、トランジスタを作成したＳｉ基板より、コンタクト層、最下配線層、配線層１、配線層２、配線層３、配線層４、ポリイミド層、封止樹脂層がこの順に積層された構成を有する。
【００２９】
コンタクト層は高ヤング率の絶縁膜を有し、最下配線層はコンタクト層よりヤング率の低い、中ヤング率の絶縁膜を有する。配線層１は最下配線層よりヤング率の低い、低ヤング率の絶縁膜を有する。配線層２は中ヤング率の絶縁膜を有し、配線層３は高ヤング率の絶縁膜を有し、配線層４は高ヤング率絶縁膜を有し、配線層４はさらにＡｌパッドを有している。
【００３０】
最下配線層の配線間最小ピッチは他の配線層１〜４と比べて小さく、また最下配線層の配線厚みは配線層１〜４と比べて薄い。配線層２の配線間最小ピッチは最下配線層の配線間最小ピッチよりもやや大きいが配線層３の配線間最小ピッチよりも小さい。また配線層２の配線厚みは最下配線層の配線厚みよりも少し厚いが配線層３の配線厚みよりも薄い。配線層３の配線間最小ピッチは配線層２の配線間最小ピッチよりもやや大きいが配線層４の配線間最小ピッチよりも小さい。また配線層３の配線厚みは配線層２の配線厚みよりも少し厚いが配線層４の配線厚みよりも薄い。これらの最下配線層および配線層１〜４は、絶縁膜と、絶縁膜内に形成された配線溝と、上記配線溝の側面および底面に形成されたバリア層と、このバリア層上に形成され上記配線溝を埋め込む銅金属とで構成された銅配線と、上記銅配線の上面および上記絶縁膜の上面に形成され銅金属の拡散を防ぐ拡散防止膜とを有している。さらに配線層１〜４は、上下層の銅配線同士を接続するビアを備えている。
【００３１】
図１に示すように、各配線層は１層または複数の層で構成される。また各配線層は金属（たとえば銅）からなる配線により電気的に接続される。
【００３２】
図１のうち、丸点線で囲んだ領域の態様を示す断面図が図２に示される。この場合、図１の最下配線層が図２の第１の低誘電率膜ＬＯＷＫ１に相当し、図１の配線層１のうち最下の（もっともＳｉ基板に近い）配線層が図２の第２の低誘電率膜ＬＯＷＫ２に相当する。第１の低誘電率膜ＬＯＷＫ１と第２の低誘電率膜ＬＯＷＫ２との間には拡散防止膜ＡＤＦａが挟まれている。
【００３３】
第２の低誘電率膜ＬＯＷＫ２の銅配線ＣＵ（配線溝ＴＲＣＨの内部）は、その一部の領域において、第１の低誘電率膜ＬＯＷＫ１の銅配線ＣＵに達するように延び、両方の銅配線ＣＵを電気的に接続するように形成される。上記両方の銅配線ＣＵを接続する銅配線の領域をビア配線（ビア配線を形成するための溝はビア穴ＶＩＡ）と呼ぶ。
【００３４】
なお図１と異なり、図２においてはビア穴ＶＩＡが銅配線ＣＵに対して右側に偏った位置に図示されているが、これは後の製造工程の説明を容易にするためのものである。図２において図１と同様に銅配線ＣＵの中央部分にビア穴ＶＩＡが形成されていても、同一性を失わない。
【００３５】
なお、図２は図１における配線層１を構成する絶縁膜が２層積層された領域であると考えてもよい。この場合、第１の低誘電率膜ＬＯＷＫ１と第２の低誘電率膜ＬＯＷＫ２とが同一の材料から形成される。
【００３６】
ここで、本実施の形態における上述した図１の多層配線構造のうち、特に図２に示す領域の製造方法について説明する。
【００３７】
図３を参照して、第１の低誘電率膜ＬＯＷＫ１ａを形成し、その内部の一部の領域に銅配線ＣＵが形成される。この第１の低誘電率膜ＬＯＷＫ１ａはたとえば図１の半導体基板（Ｓｉ基板）上に形成された最下配線層に相当するものである。
【００３８】
次に第１の低誘電率膜ＬＯＷＫ１上を覆う、拡散防止膜ＡＤＦａが形成される。拡散防止膜ＡＤＦａは、第１の低誘電率膜ＬＯＷＫ１ａの内部の銅配線ＣＵの銅材料が拡散するのを防止するための薄膜である。拡散防止膜ＡＤＦａはＳｉＮ、ＳｉＣＮ、ＳｉＣおよびＳｉＣＯからなる群から選択される少なくとも１種を含むことが好ましい。
【００３９】
その後、拡散防止膜ＡＤＦａ上に、第２の低誘電率膜ＬＯＷＫ２ａ、第３の低誘電率膜ＬＯＷＫ３ａ、マスク層となるべき膜であるマスク用膜ＳＩＯ２ａがこの順に積層される。
【００４０】
ここで第１の低誘電率膜ＬＯＷＫ１ａ、第２の低誘電率膜ＬＯＷＫ２ａ、第３の低誘電率膜ＬＯＷＫ３ａは形成される多層配線構造の層間絶縁膜として形成されるものである。
【００４１】
これらの低誘電率膜はＦＳＧ（フッ素添加シリケイドグラス）と呼ばれる酸化膜よりも誘電率の低い絶縁膜であることが好ましく、一例として第１の低誘電率膜ＬＯＷＫ１ａ、第２の低誘電率膜ＬＯＷＫ２ａ、第３の低誘電率膜ＬＯＷＫ３ａは、たとえばＳｉＯＣＨ（ポーラスＳｉＯＣＨを含む）からなる薄膜であることが好ましい。ただしこれらの低誘電率膜として、ＳｉＯＣＨのほかにたとえばＭＳＱ（メチルシルセスキオキサン）からなる薄膜を用いてもよい。これらの膜やマスク用膜ＳＩＯ２ａはたとえばＣＶＤ（Chemical Vapor Deposition）法にて成膜されることが好ましい。
【００４２】
ただしここで、第２の低誘電率膜ＬＯＷＫ２ａは、第３の低誘電率膜ＬＯＷＫ３ａよりも誘電率の低い膜であることが好ましい。逆に言えば、第３の低誘電率膜ＬＯＷＫ３ａの誘電率は第２の低誘電率膜ＬＯＷＫ２ａの誘電率よりも高いことが好ましい。
【００４３】
このようにすれば、第３の低誘電率膜ＬＯＷ３ａは、より誘電率の低い第２の低誘電率膜ＬＯＷＫ２ａが、エッチングやアッシングなどの処理時に、ダメージを受けることを抑制する役割を有する。
【００４４】
第１の低誘電率膜ＬＯＷＫ１ａについては、上記のようにＦＳＧよりも誘電率が低いことが好ましいが、第２、第３の低誘電率膜の誘電率との大小関係は任意である。
【００４５】
ＳｉＯＣＨを第１、第２、第３の低誘電率膜に用いる場合、それぞれの膜の密度組成を変化させることにより、それぞれの膜の誘電率を変化させることができる。
【００４６】
マスク用膜ＳＩＯ２ａはたとえばＳｉＯ2からなる薄膜（絶縁層）であることが好ましい。
【００４７】
上述したそれぞれの膜の厚み（図３の上下方向）について、第１の低誘電率膜ＬＯＷＫ１ａは３０ｎｍ以上１５０ｎｍ以下であることが好ましい。拡散防止膜ＡＤＦａは、１層である場合は単独の厚み、積層構造である場合は合計の厚みが１０ｎｍ以上６０ｎｍ以下であることが好ましい。第２の低誘電率膜ＬＯＷＫ２ａは１０ｎｍ以上５０ｎｍ以下であることが好ましい。第３の低誘電率膜ＬＯＷＫ３ａは１００ｎｍ以上２５０ｎｍ以下、マスク用膜ＳＩＯ２ａは４１ｎｍ以上１００ｎｍ以下であることが好ましい。
【００４８】
次に、マスク用膜ＳＩＯ２ａ上に第２のレジストマスクが塗布される。ここで微細化された多層配線構造を形成する場合には、特に多層レジスト技術を用いることが好ましい。微細なビア穴パターンはより微細なパターンを形成することが可能な多層レジストを用いて形成されることがより好ましい。このため第２のレジストマスクとして、図３に示すようにたとえば３層レジストが使用される。
【００４９】
ビア穴パターン形成のための第２のレジストマスク（３層レジスト）は、下層レジストＢＬａと、中間層レジストＭＬと、上層レジストＡＲＦ２とがこの順で積層された多層レジストＬＡＲ２を形成するように塗布される。
【００５０】
ここで上層レジストＡＲＦ２は、露光機を用いた写真製版技術による感光性を有し、マスクの形状に応じたパターンを形成する、有機材料（第１有機膜）からなる、一般公知のレジストである。これに対して下層レジストＢＬａは、上層レジストＡＲＦ２の第１有機膜よりも感光性が低い第２有機膜からなることが好ましい。
【００５１】
このように下層レジストＢＬａの感光性を上層レジストＡＲＦ２の感光性よりも低くす
ることにより、下層レジストＢＬａは上層レジストＡＲＦ２よりも、感光性以外の機能を多く有するものとしている。たとえば下層レジストＢＬａのエッチング耐性を上層レジストＡＲＦ２よりも高くすることができる。つまり下層レジストＢＬａがエッチングされにくくなり、エッチングダメージを受けることが抑制される。また下層レジストＢＬａが形成されることにより、当該多層レジストＬＡＲ２の層ごとのエッチング選択比が高くなる。このことからも、下層レジストＢＬａのエッチング耐性を上層レジストＡＲＦ２よりも高くすることができる。また下層レジストＢＬａを上層レジストＡＲＦ２よりも安価なものとすることもできる。
【００５２】
具体的には下層レジストＢＬａとしては、たとえばノボラック樹脂やＰＨＳ（polyhydroxystyrene）、ナフタレン骨格を含む樹脂などの有機材料が用いられることが好ましい。また下層レジストＢＬａとして、これらのような塗布系の材料だけでなく、たとえばＣＶＤ法で成膜されたアモルファスカーボンやダイヤモンドライクカーボンなどの有機膜を用いてもよい。
【００５３】
次に中間層レジストＭＬとしては、上層レジストＡＲＦ２や下層レジストＢＬａのような有機材料とは異なり、たとえばＳｉＯ2系の膜が用いられる。ただし上層レジストＡＲＦ２や下層レジストＢＬａとのエッチング選択比を調整するなど、多層レジストＬＡＲ２の内部でのマッチングを改善するために、中間層レジストＭＬの膜中には炭素や水素を多く含んでいることが好ましい。
【００５４】
具体的には中間層レジストＭＬとしては、アルキル基やフェニル基などを含んだポリシロキサン（Ｓｉ−Ｏ−Ｓｉの結合で構成される）やポリシラザン（Ｓｉ−ＮＨ−Ｓｉの結合で構成される）などのＳｉを含有した塗布系の材料が用いられる。また中間層レジストＭＬとして、これらのような塗布系の材料だけでなく、たとえばＣＶＤ法で成膜されたＳｉＯ2、ＳｉＯ，ＳｉＮ，ＳＩＯＮ，ＳｉＣ、ＳｉＣＮ、ＳｉＣＯなどを用いてもよい。
【００５５】
以上のように多層レジストＬＡＲ２を形成した後、図２のビア穴ＶＩＡを形成するためのパターンであるビア穴パターンが形成される。そのためにまず、図３に示すように上層レジストＡＲＦ２のみ、平面視におけるビア穴パターンと同じ領域が、写真製版技術としての露光および現像によりパターニングされる。その後、図４に示すように、図３のように上層レジストＡＲＦ２にのみ形成したパターンをマスクとして、多層レジストＬＡＲ２やマスク用膜ＳＩＯ２ａから、図の下方向に延長して拡散防止膜ＡＤＦａ上に達するように貫通するビア穴パターンＶＩＡａが形成される。
【００５６】
なお、ビア穴パターンＶＩＡａは、第１の低誘電率膜ＬＯＷＫ１ａの内部の銅配線ＣＵと平面視において重なる位置に形成されることが好ましい。
【００５７】
また、上述したビア穴パターンＶＩＡａを形成するエッチングには、たとえばＣ4Ｆ8／Ｎ2／Ａｒなどの混合ガスを用いることが好ましい。
【００５８】
後に詳述するように、以上のエッチング処理の際、ビア穴パターンＶＩＡａを形成するために用いた多層レジストＬＡＲ２の上層レジストＡＲＦ２および中間層レジストＭＬは除去される。また下層レジストＢＬａ、マスク用膜ＳＩＯ２ａ、第３の低誘電率膜ＬＯＷＫ３ａ、第２の低誘電率膜ＬＯＷＫ２ａは、その一部がビア穴パターンＶＩＡａとして除去されるため、それぞれ下層レジストＢＬｂ、マスク用膜ＳＩＯ２ｂ、第３の低誘電率膜ＬＯＷＫ３ｂ、第２の低誘電率膜ＬＯＷＫ２ｂとなっている。
【００５９】
次に、図５を参照して、下層レジストＢＬｂ（第２のレジストマスク）をアッシングにより除去した後、ビア穴パターンＶＩＡａの内部に埋め込み材料を塗布する。この埋め込み材料は、フェンスと呼ばれるビア穴パターンＶＩＡａの近傍の形状異常（エッチング残）を抑制するために、ビア穴パターンＶＩＡａの内部に充填されるものである。また上記埋め込み材料は、後述する配線溝ＴＲＣＨを形成するための多層レジストがパターニングされる際に、ビア穴パターンＶＩＡａの内部において露出された拡散防止膜ＡＤＦａがエッチングダメージを受けることを抑制するためのものである。
【００６０】
上記の埋め込み材料としては有機材料を用いることが好ましい。この有機材料のうち、マスク用膜ＳＩＯ２ｂの表面上に形成されたものはエッチバックにより除去され、図５に示す有機材料ＯＲＭの態様となる。
【００６１】
図６を参照して、次に、マスク用膜ＳＩＯ２ｂ上に第１のレジストマスクとしての多層レジストＬＡＲ１が形成される。第１のレジストマスクも、第２のレジストマスクと同様、たとえば３層レジストが使用される。そして図６に示す上層レジストＡＲＦ１、中間層レジストＭＬ、下層レジストＢＬａは、それぞれ図３の上層レジストＡＲＦ２、中間層レジストＭＬ、下層レジストＢＬａと同様である。つまり図６の多層レジストＬＡＲ１は、図３の多層レジストＬＡＲ２と同様である。
【００６２】
多層レジストＬＡＲ１を形成した後、図２の配線溝ＴＲＣＨを形成するためのパターンである配線溝パターンが形成される。そのためにまず、図６に示すように上層レジストＡＲＦ１のみ、平面視における配線溝パターンと同じ領域が、写真製版技術としての露光および現像によりパターニングされる。その後、図７に示すように、図６のように上層レジストＡＲＦ１にのみ形成したパターンをマスクとして多層レジストＬＡＲ１およびマスク用膜ＳＩＯ２ｂがエッチングされる。このようにして図７に示す配線溝パターンＴＲＣＨａが形成される。
【００６３】
つまり第１のレジストマスク（多層レジストＬＡＲ１）は、配線溝パターンＴＲＣＨａを形成するためのレジストマスクである。
【００６４】
このとき、第３の低誘電率膜ＬＯＷＫ３ｂが露出するように多層レジストＬＡＲ１がエッチングされ、マスク用膜ＳＩＯ２ｂには、底面が第３の低誘電率膜ＬＯＷＫ３ｂ表面により構成される配線溝パターンＴＲＣＨａが形成されることが好ましい。
【００６５】
この配線溝パターンＴＲＣＨａは、ビア穴パターンＶＩＡａおよび第１の低誘電率膜ＬＯＷＫ１ａの内部の銅配線ＣＵと、平面視において重なるように形成されることが好ましい。
【００６６】
つまり配線溝パターンＴＲＣＨａを形成する際には、多層レジストＬＡＲ１およびマスク用膜ＳＩＯ２ｂのみがエッチングされ、その下の第３の低誘電率膜ＬＯＷＫ３ｂはエッチングされないようにすることが好ましい。この処理により、マスク用膜ＳＩＯ２ｂがマスク層ＳＩＯ２ｃとなる。
【００６７】
次に図８を参照して、アッシング処理により第１のレジストマスク（下層レジストＢＬｂ）が除去される。ここでのアッシング処理には、酸素や二酸化炭素などの酸素原子を含んだガスや、水素やアンモニアなどの還元ガスを用いることが好ましい。
【００６８】
また図８に示すように、上記アッシング処理の際に有機材料ＯＲＭも同時に除去されることが好ましい。後述するように、図７の配線溝パターンＴＲＣＨａを形成する工程においても、有機材料ＯＲＭの一部が除去される。しかし図７の工程において除去し切れなかった有機材料ＯＲＭがアッシング処理の際に除去される。下層レジストＢＬｂが有機材料からなるため、下層レジストＢＬｂとエッチング選択比の低い有機材料ＯＲＭは同時に容易にエッチングされる。
【００６９】
次に図９を参照して、マスク層ＳＩＯ２ｃに形成された、平面視において配線溝パターンＴＲＣＨａと同様の形状を有するパターンをマスクとして、配線溝パターンＴＲＣＨａおよびビア穴パターンＶＩＡａの底部がエッチングされる。
【００７０】
このエッチング処理には、たとえばＣＦ4やＣＨＦ3を有するガス（たとえばＣＦ4／ＣＨＦ3／Ｎ2／Ａｒの混合ガス）がエッチャントガスとして用いられる。
【００７１】
この処理により、配線溝パターンＴＲＣＨａの下部の第３の低誘電率膜ＬＯＷＫ３ｂと第２の低誘電率膜ＬＯＷＫ２ｂ、およびビア穴パターンＶＩＡａの底部に位置する拡散防止膜ＡＤＦａおよび、第１の低誘電率膜ＬＯＷＫ１ａの一部がエッチングされ、それぞれ第３の低誘電率膜ＬＯＷＫ３ｃ、第２の低誘電率膜ＬＯＷＫ２ｃ、拡散防止膜ＡＤＦ，第１の低誘電率膜ＬＯＷＫ１となる。そして配線溝パターンＴＲＣＨａは配線溝ＴＲＣＨに、ビア穴パターンＶＩＡａはビア穴ＶＩＡになる。
【００７２】
またこのとき、第２、第３の低誘電率膜をエッチングすると同時に、低誘電率膜（ＳｉＯＣＨ）とのエッチング選択性が低いマスク層ＳＩＯ２ｃも少しエッチングされるため薄くなり、マスク層ＳＩＯ２ｄとなる。
【００７３】
ここで形成される配線溝ＴＲＣＨは、その底面が第２の低誘電率膜となるように形成されることが好ましい。またここで形成されるビア穴ＶＩＡは、配線溝ＴＲＣＨと平面的に重なる位置において、第１の低誘電率膜ＬＯＷＫ１の銅配線ＣＵの一部を（ビア穴ＶＩＡの底部において）露出するように形成される。その結果ビア穴ＶＩＡが、配線溝ＴＲＣＨと第１の低誘電率膜ＬＯＷＫ１の銅配線ＣＵとを電気的に接続するように形成される。これは上記のようにビア穴パターンＶＩＡａと配線溝パターンＴＲＣＨａとは互いに平面視において重なるように形成されるためである。
【００７４】
次に、図１０を参照して、ビア穴ＶＩＡの内部と配線溝ＴＲＣＨの内部とに銅金属ＣＵａを充填する。この銅金属ＣＵａは、第１の低誘電率膜ＬＯＷＫ１の銅配線ＣＵと同一の銅材料とすることが好ましい。
【００７５】
なおここで、配線溝ＴＲＣＨの内表面およびビア穴ＶＩＡの内表面には、バリア層が形成されていることがより好ましい。このバリア層はたとえばＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｒｕなどからなる群から選択される少なくとも１種の薄膜であることが好ましい。
【００７６】
そして図１０に示すように、少なくとも銅金属ＣＵａの頂面（つまり図１０における銅金属ＣＵａの最上面）から第３の低誘電率膜ＬＯＷＫ３ｃまでの層が、ＣＭＰ（Chemical Mechanical Polishing）により研磨除去される。以上により、図２に示す銅配線やビア配線が形成される。
【００７７】
次に、以上に述べた製造方法のうち特に図６、図７に示す各工程についてより詳細に説明する。
【００７８】
図６および図７は、３層レジスト（多層レジストＬＡＲ１）を用いて配線溝パターンＴＲＣＨａを形成する工程を示している。これらの工程は、次の図１１〜図１５にて説明できる。
【００７９】
図１１は図６と同じ工程を示すが、以後の説明のために一部において図６と異なる参照符号を付している。
【００８０】
図１１に示すように、平面視において配線溝パターンＴＲＣＨａと同形状となるようにパターニングされた上層レジストＡＲＦ１ａと、中間層レジストＭＬａと、下層レジストＢＬａとからなる多層レジストが形成されている。
【００８１】
次に、図１２を参照して、（配線溝パターンＴＲＣＨａの形状となるようにパターニングされた）上層レジストＡＲＦ１ａをマスクとして中間層レジストＭＬａがパターニングされ、中間層レジストＭＬｂとなる。この処理において上層レジストＡＲＦ１ａも多少エッチングされるために薄くなり、上層レジストＡＲＦ１ｂとなる。
【００８２】
次に、図１３を参照して、（配線溝パターンＴＲＣＨａの形状となるようにパターニングされた）中間層レジストＭＬｂをマスクとして、下層レジストＢＬａがパターニングされ、下層レジストＢＬｂとなる。
【００８３】
この際に、上層レジストＡＲＦ１ｂは下層レジストＢＬａのエッチングとともにエッチングされて除去される。これは上層レジストＡＲＦ１ｂと下層レジストＢＬａとはともに有機材料からなり、両者のエッチング選択比が低いためである。したがって当該処理により、中間層レジストＭＬｂが最上面に露出される。
【００８４】
次に、図１４を参照して、（配線溝パターンＴＲＣＨａの形状となるようにパターニングされた）下層レジストＢＬｂをマスクとして、マスク用膜ＳＩＯ２ｂがパターニングされ、マスク用膜ＳＩＯ２ｃとなる。
【００８５】
この際に、中間層レジストＭＬｂはマスク用膜ＳＩＯ２ｂのエッチングとともにエッチングされて除去される。これは中間層レジストＭＬｂとマスク用膜ＳＩＯ２ｂとはともにＳｉＯ2系の材料からなり、両者のエッチング選択比が低いためである。
【００８６】
配線溝パターンＴＲＣＨａと同様に上記の図４のビア穴パターンＶＩＡａを形成すれば、図４に示すようにビア穴パターンＶＩＡａの形成により多層レジストＬＡＲ２の上層レジストＡＲＦ２および中間層レジストＭＬが除去される。
【００８７】
マスク用膜ＳＩＯ２ｂがパターニングされる工程においては、最終的にはマスク用膜ＳＩＯ２ｂから図１４のマスク用膜ＳＩＯ２ｃを経て、図１５のマスク層ＳＩＯ２ｄとなる。つまり図１５に示すように、マスク層ＳＩＯ２ｄが形成されることにより、配線溝パターンＴＲＣＨｂの底面には第３の低誘電率膜ＬＯＷＫ３ｂが露出される。
【００８８】
したがって、マスク用膜ＳＩＯ２ｂ、ＳＩＯ２ｃがエッチングされて第３の低誘電率膜ＬＯＷＫ３ｂを露出させる工程は、２つの工程に分かれる。具体的には、第１のガスを用いて、マスク用膜ＳＩＯ２ｂがマスク用膜ＳＩＯ２ｃとなるようエッチングされつつ、中間層レジストＭＬｂが除去され、下層レジストＢＬｂが最上面となるよう露出される第１の工程と、上記第１のガスとは異なる第２のガスを用いてマスク用膜ＳＩＯ２ｃの一部を除去して第３の低誘電率膜ＬＯＷＫ３ｂを露出させる第２の工程とである。
【００８９】
つまり図１４は上記の第１の工程を表わし、図１５は上記の第２の工程を表わす。
上記第１の工程のエッチングに用いる第１のガスは、たとえばＣＦ4やＣＨＦ3など、比較的炭素比率の低いフロロカーボンガスを有するエッチャントガスであることが好ましい。より具体的には、たとえばＣＦ4／ＣＨＦ3／Ｎ2／Ａｒの混合ガスである。
【００９０】
このエッチャントガスを用いれば、中間層レジストＭＬｂやマスク用膜ＳＩＯ２ｂのＳｉＯ2材料と、その下の低誘電率膜とのエッチング選択比が低くなる。これは低誘電率膜はＳｉＯＣＨ系の材料からなり、ＳｉＯ2と類似した組成を有するためである。
【００９１】
このため、マスク用膜ＳＩＯ２ｂの下の第３の低誘電率膜ＬＯＷＫ３ｂがエッチングされないように、第３の低誘電率膜ＬＯＷＫ３ｂが露出する前にエッチングを終えることが好ましい。
【００９２】
また、上記第１のガスは、ＳｉＯ2系の材料と同時に、ビア穴パターンＶＩＡａの内部の埋め込み材料（有機材料ＯＲＭ）の一部もエッチングされることがより好ましい。
【００９３】
一方、上記第２の工程のエッチングに用いる第２のガスとしては、たとえばＣ4Ｆ8、Ｃ4Ｆ6、Ｃ5Ｆ8など、上記第１のガスよりも炭素比率の高いフロロカーボンガスを有するエッチャントガスを用いることが好ましい。
【００９４】
このエッチャントガスを用いれば、マスク用膜ＳＩＯ２ｂのＳｉＯ2材料と、その下の低誘電率膜とのエッチング選択比が高くなる。これは、マスク用膜ＳＩＯ２ｂ中と低誘電率膜中との、炭素原子や水素原子の含有量が異なるためである。このため、ＳｉＯ2材料とその下の第３の低誘電率膜ＬＯＷＫ３ｂとの高選択比が得られる。
【００９５】
言い換えれば、マスク用膜がＳｉＯ2（シリコン酸化膜）からなる場合、第２のガスによる、マスク用膜ＳＩＯ２ｂ、ＳＩＯ２ｃの、第３の低誘電率膜ＬＯＷＫ３ｂに対するエッチング選択比は、第１のガスによる、マスク用膜ＳＩＯ２ｂ、ＳＩＯ２ｃの、第３の低誘電率膜ＬＯＷＫ３ｂに対するエッチング選択比よりも高いことが好ましい。
【００９６】
ただしマスク用膜に用いる絶縁層としては、ＳｉＯ2の代わりに、たとえばＳｉＯやＴＥＯＳ（テトラエトキシシラン）、あるいは上述したＦＳＧなどのシリコン酸化膜を用いてもよい。
【００９７】
したがってマスク層ＳＩＯ２ｄがすべてエッチングされ図１５の配線溝パターンＴＲＣＨｂの態様となり、配線溝パターンＴＲＣＨｂの底面に第３の低誘電率膜ＬＯＷＫ３ｂが露出されても、第３の低誘電率膜ＬＯＷＫ３ｂはエッチングされない。
【００９８】
なお上記の工程においては、第１のガス、第２のガスともに、上記のガスに、たとえばＡｒ（アルゴン）、Ｈｅ（ヘリウム）、Ｘｅ（キセノン）などの希ガスや、酸素、窒素、水素などのガスを添加してもよい。
【００９９】
つまり本工程でマスク層ＳＩＯ２ｄをエッチングし、第３の低誘電率膜ＬＯＷＫ３ｂでエッチングをストップさせることにより、エッチング量のばらつきに起因する、配線溝パターンＴＲＣＨｂの深さのばらつきを抑制することができる。配線溝パターンＴＲＣＨｂの底面は第３の低誘電率膜ＬＯＷＫ３ｂの上面（より好ましくは最上面）となるため、配線溝パターンＴＲＣＨｂの深さがほぼ一定となるためである。
【０１００】
したがって最終的に形成される配線溝ＴＲＣＨ（図９参照）の深さのばらつきも抑制される。すると当該配線の電気抵抗がばらつき、当該配線に流れる電流量がばらつくなどの、信頼性の低下に繋がる不具合の発生が抑制される。
【０１０１】
なお、図１５は図７と同じ工程を示す。以下、図１６は図８と同じ工程を、図１７は図９と同じ工程を示すが、上記図１１〜図１５の説明に伴い、一部の参照符号がそれぞれ対応する図と異なっている。
【０１０２】
ここで、以上に述べた本実施の形態の製造方法に対する比較例としての、従来から行なわれている、図２と同様の多層配線構造の製造方法を以下に説明する。
【０１０３】
従来の製造方法においては、図１１（図６）に示すように、配線溝パターンを形成するための多層レジストが形成され、図１３に示すように上層レジストが除去されつつ下層レジストＢＬｂが配線溝パターンの形状となるようパターニングされた後に、図１８に示すように、下層レジストＢＬｂの配線溝パターンを用いてその下のマスク用膜、第３の低誘電率膜、第２の低誘電率膜が一遍にエッチングされる。このようにして配線溝パターンＴＲＣＨａが形成され、その他それぞれマスク層ＳＩＯ２ｃ、第３の低誘電率膜ＬＯＷＫ３、第２の低誘電率膜ＬＯＷＫ２ｂとなる。埋め込みの有機材料も一部がエッチングされて有機材料ＯＲＭｂとなっている。
【０１０４】
なお、図１８のエッチングにおいては、たとえばＣＦ4やＣＨＦ3などのフロロカーボンガスを有するガスが用いられる。このようにすれば、上述したようにＣＦ4やＣＨＦ3などを含むガスは、マスク層ＳＩＯ２ｃのＳｉＯ2材料と、その下の低誘電率膜とのエッチング選択比が低いため、マスク層、第３の低誘電率膜、第２の低誘電率膜が一遍にエッチングされる。
【０１０５】
このような処理をすれば、たとえば形成される配線溝パターンＴＲＣＨａの底面が第２の低誘電率膜ＬＯＷＫ２ｂとなるようにエッチングする深さを制御しても、形成される配線溝パターンＴＲＣＨａの深さ（厚み）は、複数の当該配線溝パターンＴＲＣＨａ間、複数のＳｉ基板間、あるいは積層構造の最表面上の領域間でばらつきが大きくなる。
【０１０６】
次に図１９を参照して、（図８や図１６と同様に）下層レジストＢＬｂを除去するためのアッシングがなされる。ここで、図１８において配線溝パターンＴＲＣＨａの底面や側壁部には第２の低誘電率膜ＬＯＷＫ２ｂが露出されている。低誘電率膜はアッシングによりダメージを受けやすいため、配線溝パターンＴＲＣＨａの（第２の低誘電率膜ＬＯＷＫ２ｂの）底面や側壁部がダメージを受け、低誘電率膜の誘電率の増加やリーク電流の増加などの不具合が発生する可能性がある。
【０１０７】
次に図２０を参照して、マスク層ＳＩＯ２ｃをマスクとして、（図９や図１７と同様に）配線溝パターンＴＲＣＨａがエッチングされることにより、配線溝ＴＲＣＨやビア穴ＶＩＡが形成される。
【０１０８】
以下は本実施の形態の製造方法と同様に、配線溝ＴＲＣＨやビア穴ＶＩＡの内部への銅金属の充填などが行なわれる。
【０１０９】
以上に述べた比較例と、本実施の形態とを比較しながら、本実施の形態の作用効果について説明する。
【０１１０】
上述したように、比較例に示す製造方法では、図１８の工程において、形成される配線溝パターンＴＲＣＨａの深さ（厚み）にばらつきが発生する。これは第２の低誘電率膜ＬＯＷＫ２ｂや第３の低誘電率膜ＬＯＷＫ３は、マスク層ＳＩＯ２ｃよりもエッチング速度が速いためである。
【０１１１】
つまりマスク層ＳＩＯ２ｃを形成する段階でエッチング速度が少しでもばらついていれば、続く第２の低誘電率膜ＬＯＷＫ２ｂや第３の低誘電率膜ＬＯＷＫ３を形成する段階ではこのばらつきが配線溝パターンＴＲＣＨａ全体の深さのばらつきとして顕著に現れる。
【０１１２】
この深さのばらつきは、図２０の工程において形成される配線溝ＴＲＣＨにおいてさらに顕著に現れる。すると当該配線溝ＴＲＣＨから形成される銅配線の深さのばらつきによる電気特性が低下する可能性が高くなる。
【０１１３】
しかし本実施の形態では、上述したように、図７（図１５）において形成される配線溝パターンＴＲＣＨａ（ＴＲＣＨｂ）の深さのばらつきが小さくなる。このため図９（図１７）において最終的に形成される配線溝ＴＲＣＨの深さのばらつきも小さくなる。したがって配線の電気抵抗のばらつきや電流量のばらつきなどの電気特性の劣化を抑制することができる。
【０１１４】
なお上記の配線溝ＴＲＣＨの深さのばらつきを小さくする効果は、本実施の形態のように、第２の低誘電率膜ＬＯＷＫ２中に配線溝を形成するためのストッパー膜を持たない構造、あるいは当該第２の低誘電率膜ＬＯＷＫ２を、２層以上の複数の層が積層された構造としていない、単層の構造としている場合において、特に顕著である。
【０１１５】
さらに本実施の形態においては、図１０の銅金属ＣＵａの頂面から第３の低誘電率膜ＬＯＷＫ３ｃまでの層が、ＣＭＰにより研磨除去される。
【０１１６】
通常、図１０の第３の低誘電率膜ＬＯＷＫ３ｃ、マスク層ＳＩＯ２ｄ、およびその上部の銅金属ＣＵａの合計の厚み分の銅をＣＭＰで研磨すれば、研磨量が多くなるために、形成される銅配線などの厚みのばらつきが大きくなる。特に低誘電率膜ＬＯＷＫ３ｃなどの誘電率が低いほど、当該膜の密度が低下するために、ＣＭＰの研磨レートが増加することにより、研磨量のばらつきが顕著に増加する。
【０１１７】
しかし本実施の形態では、配線溝ＴＲＣＨの深さのばらつきが抑制されているため、上記のＣＭＰ処理を行なった後における最終的な配線溝ＴＲＣＨ（銅配線）の厚みのばらつきを小さくすることができる。
【０１１８】
したがって以上のようにＣＭＰの際に第３の低誘電率膜ＬＯＷＫ３ｃを除去すれば、図２のように第３の低誘電率膜よりも誘電率の低い第２の低誘電率膜ＬＯＷＫ２のみが残る態様となるため、当該多層配線全体の実効誘電率をさらに小さくすることができる。つまりＲＣ遅延の発生をより確実に抑制することができる。
【０１１９】
ところで本実施の形態のように、配線溝パターンＴＲＣＨａ（マスク層ＳＩＯ２ｃ（ＳＩＯ２ｄ））を形成する段階でその下の低誘電率膜をエッチングしない場合、上述した第２の工程のみ行なえば、低誘電率膜のエッチングを抑制することができるものの、低誘電率膜とのエッチング選択比が低い中間層レジストのエッチングも困難になる。
【０１２０】
このため、マスク層ＳＩＯ２ｃ（ＳＩＯ２ｄ）を用いて配線溝ＴＲＣＨやビア穴ＶＩＡを形成するエッチングの際に、当該マスク層の上部に元々存在した中間層レジストの一部がエッチングされずに残渣として残る可能性がある。
【０１２１】
このように中間層レジストが完全に除去されない状態で後工程を行なえば、当該中間層レジストの残渣がマスクとなり、形成されるパターンの形状異常を起こす可能性がある。これは上層レジストや下層レジストなどの有機材料からなるレジストは、アッシングにより除去できるものの、中間層レジストのようなＳｉＯ2系の材料からなる薄膜は、アッシングにより除去できないからである。したがって、中間層レジストは完全に除去することが好ましい。
【０１２２】
このため本実施の形態においては、配線溝パターンＴＲＣＨａ（マスク層）を形成する工程を、上記のように第１の工程と第２の工程とに分けている。そして低誘電率膜をストッパ膜として深さが精密に制御された配線溝パターンＴＲＣＨａが形成される第２の工程に先立って、第１の工程においてマスク用膜（マスク層）の一部と同時に中間層レジストが完全に除去される。
【０１２３】
このように配線溝パターンＴＲＣＨａ（マスク層）を形成する工程が第１の工程と第２の工程とに分かれているため、中間層レジストが完全に除去された状態で、深さの精密に制御された配線溝パターンＴＲＣＨａを形成することができる。
【０１２４】
また、本実施の形態においては図１９の比較例と異なり、図８（図１６）に示すように、下層レジストＢＬｂ（ＢＬｃ）のアッシング処理の際には配線溝パターンＴＲＣＨａの底面や内壁部に第２の低誘電率膜ＬＯＷＫ２ｂが露出されていない。このためアッシング時のプラズマにより、配線溝パターンＴＲＣＨａの底面や内壁部がダメージを受けることを抑制することができる。このため、当該配線溝パターンＴＲＣＨａの近傍において実効誘電率が増加してＲＣ遅延が増加したり、配線溝パターンＴＲＣＨａから形成される銅配線などのリーク電流が増加したりなどの不具合を抑制することができる。
【０１２５】
なお図８（図１６）に示すように本実施の形態のアッシング処理時においても、配線溝パターンＴＲＣＨａの底面が第３の低誘電率膜ＬＯＷＫ３ｂとなっている。しかし第３の低誘電率膜の誘電率は第２の低誘電率膜の誘電率よりも高い。このため第３の低誘電率膜は第２の低誘電率膜よりも、プラズマによるダメージを受ける可能性が低い。またたとえプラズマにより第３の低誘電率膜がダメージを受けたとしても、本実施の形態においては図１０の第３の低誘電率膜ＬＯＷＫ３ｃがＣＭＰにより研磨除去されるため、性能上特に問題はない。
【０１２６】
また本実施の形態のアッシング処理時における配線溝パターンＴＲＣＨａは、内壁部が第２の低誘電率膜ＬＯＷＫ２ｂで覆われていない（図７参照）。したがって本実施の形態の配線溝パターンＴＲＣＨａは、比較例の配線溝パターンＴＲＣＨａよりも、第２の低誘電率膜ＬＯＷＫ２ｂがアッシング時のダメージを受けることを抑制することができる。
【０１２７】
以上より、本実施の形態によれば、形成される配線の電気特性をより向上、安定させることができるといえる。
【０１２８】
また、下層レジストＢＬａと、中間層レジストＭＬと、上層レジストＡＲＦ１とがこの順で積層された構成を有する多層レジストＬＡＲ１を用いて配線溝パターンＴＲＣＨａが形成される。このため、配線溝ＴＲＣＨの形成時のエッチング量（エッチング深さ）が増加する場合においても、エッチング量がばらつくことが抑制され、高精度にエッチング処理を行なうことができる。
【０１２９】
さらに、本実施の形態では製造方法にて、マスク用膜ＳＩＯ２ａを形成した後にビア穴パターンＶＩＡａを形成している。このようにすることにより、マスク用膜ＳＩＯ２ａから形成されるマスク層ＳＩＯ２ｃ、ＳＩＯ２ｄの平面視における位置精度を高めることができる。
【０１３０】
具体的には、たとえば仮に、ビア穴パターンの形成後にマスク用膜を形成する場合、その後形成されるマスク層は、ビア穴パターンの内部において一部マスク用膜がエッチングにより除去されない領域（たとえば図６における右側の上層レジストＡＲＦ１の左端から、ビア穴パターンＶＩＡａの右端までの間の、左右方向に延びる領域）が現れる。すなわち当該マスク層の平面視における位置（形状）不良が発生する可能性がある。本実施の形態の製造方法の手順に従えば、上記のような位置（形状）不良が発生することを抑制することができる。
【０１３１】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、最終のＣＭＰにおいて除去する領域において異なっている。以下、本実施の形態の製造方法について説明する。
【０１３２】
図２１を図２と比較して、図２１においては、図２において（ＣＭＰにより）除去されている第３の低誘電率膜ＬＯＷＫ３が除去されていない。つまりＣＭＰにおいては銅金属ＣＵａ（図１０参照）の頂面からマスク層ＳＩＯ２ｄまでの層が除去されている。
【０１３３】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、その説明を繰り返さない。
【０１３４】
次に、本実施の形態の作用効果について説明する。
たとえば実施の形態１のように、ＣＭＰにより第３の低誘電率膜を除去すれば、図２に示すようにその下の第２の低誘電率膜ＬＯＷＫ２が最上面として露出される。第２の低誘電率膜ＬＯＷＫ２は第３の低誘電率膜に比べて誘電率が低いため、アッシングやエッチングによるダメージを受けやすい。
【０１３５】
しかし本実施の形態のように、第３の低誘電率膜ＬＯＷＫ３を残すことにより、上記のようなダメージの発生を抑制することができる。
【０１３６】
また、第３の低誘電率膜ＬＯＷＫ３を研磨しないため、ＣＭＰによる研磨量が減少する。このため第３の低誘電率膜ＬＯＷＫ３を研磨する場合に比べて、研磨量（研磨する厚み）のばらつきに起因する、最終的に形成される配線の厚みのばらつきをより小さくすることができる。したがって、形成される配線の電気特性をより安定にすることができる。
【０１３７】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１３８】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、マスク層（マスク用膜）の構成において異なっている。以下、本実施の形態の製造方法について説明する。
【０１３９】
図２２は、実施の形態１の図３と比較して、マスク層となるべき膜としてのマスク用膜ＭＴＬａが、ＳｉＯ2系の材料ではなく金属膜である点において異なっている。このようにマスク用膜として、絶縁層の代わりに金属膜を用いてもよい。
【０１４０】
マスク用膜ＭＴＬａとしては、たとえばＴｉＮやＴａＮからなる金属膜を用いることが好ましい。またその厚みは１５ｎｍ以上４０ｎｍ以下とすることが好ましい。つまりマスク用膜ＭＴＬａは、マスク用膜ＳＩＯ２ａよりも薄く形成することが好ましい。マスク用膜ＭＴＬａはたとえばＣＶＤ法やスパッタリング法にて形成されることが好ましい。
【０１４１】
図２３において、図４と同様にビア穴パターンＶＩＡａが形成され、マスク用膜ＭＴＬｂとなる。このとき、中間層レジストＭＬや低誘電率膜をエッチングするガスは、中間層レジストＭＬなどと、金属膜であるマスク用膜ＭＴＬａとのエッチング選択比が非常に高い。このため、後述する配線溝パターンの形成方法と同様に、中間層レジストＭＬや低誘電率膜をエッチングする工程と、マスク用膜ＭＴＬａをエッチングする工程とに分けて処理することが好ましい。
【０１４２】
また、特に、ビア穴パターンＶＩＡａの形成における第３の低誘電率膜ＬＯＷＫ３ａや第２の低誘電率膜ＬＯＷＫ２ａをエッチングする工程においては、マスク用膜ＭＴＬａのエッチングがなされてマスク用膜ＭＴＬｂとなった後、マスク用膜ＭＴＬｂをマスクとして低誘電率膜ＬＯＷＫ２ａがエッチングされてもよい。
【０１４３】
次に図２４に示す、多層レジストＬＡＲ２のアッシングによる除去や有機材料ＯＲＭの充填、図２５に示す配線溝パターン形成のための第１のレジストマスクとしての多層レジストＬＡＲ１の形成がなされる。
【０１４４】
次に図２６に示すように、第３の低誘電率膜ＬＯＷＫ３ｂが露出するように多層レジストＬＡＲ１がエッチングされ、マスク用膜ＭＴＬｂには、底面が第３の低誘電率膜ＬＯＷＫ３ｂ表面により構成される配線溝パターンＴＲＣＨａが形成される。そしてマスク用膜ＭＴＬｂはマスク層ＭＴＬｃとなる。
【０１４５】
そして図２７に示すように、下層レジストＢＬｂのアッシングによる除去がなされた後、図２８に示すようにマスク層ＭＴＬｃをマスクとして配線溝ＴＲＣＨやビア穴ＶＩＡが形成される。その後の図２９の銅金属ＣＵａの充填は、図１０と同様である。
【０１４６】
以上に述べた製造方法のうち特に図２５、図２６に示す、多層レジストＬＡＲ１を用いて配線溝パターンＴＲＣＨａを形成する各工程についてより詳細に説明したものが図３０〜図３５である。図３０〜図３５においては一部、説明の都合上、参照符号が図２２〜図２９と異なる場合がある。また図３０〜図３５においては図を見やすくするため、マスク用膜（マスク層）を、上記の図２２〜図２９よりも厚く図示している。なお図３０は図２５と同じ工程を示す。
【０１４７】
図３１においては実施の形態１の図１２と同様に中間層レジストＭＬｂが形成され、図３２においては実施の形態１の図１３と同様に下層レジストＢＬｂが形成されるとともに、上層レジストＡＲＦ１ｂが除去される。
【０１４８】
次に、図３３を参照して、（配線溝パターンＴＲＣＨａの形状となるようにパターニングされた）下層レジストＢＬｂをマスクとして、マスク用膜ＭＴＬｂがパターニングされ、マスク用膜ＭＴＬｃとなる。
【０１４９】
この工程は実施の形態１の図１４の工程（第１の工程）に対応するが、中間層レジストＭＬｂがＳｉＯ2系の材料からなるのに対し、マスク用膜ＭＴＬｂは金属膜からなるため、両者のエッチング選択比が非常に高い。具体的には、中間層レジストＭＬｂとマスク用膜ＭＴＬｂとのエッチング選択比は１０以上である。
【０１５０】
したがって図３３においてはマスク用膜が多少エッチングされてマスク用膜ＭＴＬｃとなるように図示されているが、実際にはマスク用膜はほとんどエッチングされない。この点において実施の形態１と異なる。
【０１５１】
本実施の形態においても、実施の形態１と同様に、マスク用膜ＭＴＬｂがパターニングされる工程においては、最終的にはマスク用膜ＭＴＬｂから図３３のマスク用膜ＭＴＬｃを経て、図３４のマスク層ＭＴＬｄとなる。配線溝パターンＴＲＣＨｂの底面には第３の低誘電率膜ＬＯＷＫ３ｂが露出される。
【０１５２】
このようにマスク層ＭＴＬｄ（配線溝パターンＴＲＣＨｂ）を形成する工程は、２つの工程に分かれる。具体的には、第１のガスを用いて、マスク用膜ＭＴＬｂのごく一部がマスク用膜ＭＴＬｃとなるようエッチングされつつ、中間層レジストＭＬｂが除去され、下層レジストＢＬｂが最上面となるよう露出される第１の工程と、上記第１のガスとは異なる第２のガスを用いてマスク用膜ＭＴＬｃの一部を除去して第３の低誘電率膜ＬＯＷＫ３ｂを露出させる第２の工程とである。
【０１５３】
つまり図３３は上記の第１の工程を表わし、図３４は上記の第２の工程を表わす。
上記第１の工程のエッチングに用いる第１のガスは、たとえばＣＦ4やＣＨＦ3など、比較的炭素比率の低いフロロカーボンガスを有するエッチャントガスであることが好ましい。より具体的には、たとえばＣＦ4／ＣＨＦ3／Ｎ2／Ａｒの混合ガスである。
【０１５４】
上記の工程において、中間層レジストＭＬｂが完全に除去されることが好ましい。上記のように、中間層レジストＭＬｂの残渣は後工程においてマスクとして機能し、形成されるパターンの形状不良をもたらすことがあるためである。
【０１５５】
一方、上記第２の工程のエッチングに用いる第２のガスとしては、たとえばＣｌ2、ＢＣｌ3、ＨＢｒなどの、塩素または臭素を含むハロゲン系ガスを用いることが好ましい。このエッチャントガスを用いれば、金属膜であるマスク用膜ＭＴＬｃと、その下の低誘電率膜とのエッチング選択比が高くなる。このため、金属材料とその下の第３の低誘電率膜ＬＯＷＫ３ｂとの高選択比が得られる。
【０１５６】
なお上記の工程においては、第１のガス、第２のガスともに、上記のガスに、たとえばＡｒ（アルゴン）、Ｈｅ（ヘリウム）、Ｘｅ（キセノン）などの希ガスや、酸素、窒素、水素などのガスを添加してもよい。
【０１５７】
なお図３５は、図２７と同様の、アッシングによる下層レジストＢＬｂの除去の工程を示す。
【０１５８】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、その説明を繰り返さない。また本実施の形態においても、実施の形態２と同様に、ＣＭＰにおいて第３の低誘電率膜を除去しなくてもよい。
【０１５９】
以下に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の効果である、配線溝の深さのばらつきの抑制や、配線溝の内表面のアッシングダメージの抑制による、電気特性の安定のほかに、以下の効果を有する。
【０１６０】
本実施の形態のように、絶縁層の代わりに金属膜からなるマスク層を用いれば、中間層レジストＭＬｂを除去する処理（第１の工程）時にマスク用膜ＭＴＬｂがほとんどエッチングされない。また、マスク層ＭＴＬｃを用いた配線溝ＴＲＣＨやビア穴ＶＩＡの形成工程（図２８）においても、第２の低誘電率膜ＬＯＷＫ２ｃなどとマスク層ＭＴＬｃとの選択比が高いため、マスク層ＭＴＬｃはほとんどエッチングされず、その厚みはほとんど変化しない。これは第２の低誘電率膜ＬＯＷＫ２ｃや拡散防止膜ＡＤＦａと、マスク層ＭＴＬｃとのエッチングの選択比は非常に高い（約３０以上）であるためである。
【０１６１】
これに対して実施の形態１のようにＳｉＯ2などの絶縁層をマスク層に用いた場合は、たとえばこれをマスクとして配線溝ＴＲＣＨやビア穴ＶＩＡの形成工程（図９）において低誘電率膜と同時にマスク層がエッチングされることがある。つまりマスク層が肩落ちすることにより、形成される配線溝ＴＲＣＨやビア穴ＶＩＡの寸法や形状の異常が発生する可能性がある。これはマスク層と低誘電率膜とのエッチングの選択比が低いためである。
【０１６２】
つまり金属膜のマスク層を用いれば、後工程において当該マスク層をマスクとして処理を行なう際に当該マスク層が変形することが抑制される。したがって形成される配線溝ＴＲＣＨやビア穴ＶＩＡ、およびこれらを用いた銅配線の電気特性をより安定させることができる。
【０１６３】
なお、金属膜のマスク層は、上記のように低誘電率膜などとともにエッチングされることが少ない。このため、絶縁層（ＳｉＯ2）のマスク層に比べて薄くすることができる。
【０１６４】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１６５】
（実施の形態４）
本実施の形態は、実施の形態１と比較して、パターンを形成する順序において異なっている。以下、本実施の形態の製造方法について説明する。
【０１６６】
実施の形態１〜実施の形態３においては、たとえば図３〜図４に示すように、まず第２のレジストマスク（多層レジストＬＡＲ２）を用いてビア穴パターンＶＩＡａが形成され、その後図６〜図７に示すように、第１のレジストマスク（多層レジストＬＡＲ１）を用いて配線溝パターンＴＲＣＨａが形成される。
【０１６７】
これに対して実施の形態４においては、まず第１のレジストマスク（多層レジストＬＡＲ１）を用いて配線溝パターンＴＲＣＨａが形成された後、第２のレジストマスク（多層レジストＬＡＲ２）を用いてビア穴パターンＶＩＡａが形成される。このように多層配線構造を形成する際の各工程の実施順序を変更してもよい。
【０１６８】
具体的には、まず図３６に示すように、図３と同様の第１の低誘電率膜ＬＯＷＫ１ａ、拡散防止膜ＡＤＦａ、第２の低誘電率膜ＬＯＷＫ２ａ、第３の低誘電率膜ＬＯＷＫ３ａ、マスク用膜ＳｉＯ２ａが形成された積層構造の、マスク用膜ＳＩＯ２ａ上に、第１のレジストマスク（多層レジストＬＡＲ１）が塗布される。そして図６と同様に上層レジストＡＲＦ１のみ、平面視における配線溝パターンと同じ領域が、写真製版技術としての露光および現像によりパターニングされる。
【０１６９】
つまり図３６に示す工程は、図３に示す工程に対して、多層レジストＬＡＲ２の代わりに多層レジストＬＡＲ１が形成され、上層レジストＡＲＦ１のうち平面視において配線溝パターンと同じ領域がパターニングされる点において異なる。
【０１７０】
次に図３７を参照して、図３６のように上層レジストＡＲＦ１にのみ形成したパターンをマスクとして多層レジストＬＡＲ１およびマスク用膜ＳＩＯ２ｂがエッチングされる。このようにして図３７に示す配線溝パターンＴＲＣＨａが形成される。
【０１７１】
図３７の工程は図７の工程と同様の処理である。つまりここでも、上述した図１１〜図１５と同様の手順により処理されることが好ましい。したがって当該処理により、マスク用膜ＳＩＯ２ａがエッチングされてマスク層ＳＩＯ２ｂが形成される。配線溝パターンＴＲＣＨａの形成により第３の低誘電率膜ＬＯＷＫ３ａが最上面に露出される。
【０１７２】
次に図３８に示すように、図８と同様に、アッシング処理により下層レジストＢＬｂが除去される。
【０１７３】
以上のように多層レジストＬＡＲ１（第１のレジストマスク）が除去された後、図３９に示すように、多層レジストＬＡＲ２（第２のレジストマスク）が形成され、図４０に示すビア穴パターンＶＩＡａが形成される。
【０１７４】
具体的には、図３９および図４０を参照して、まず図３と同様に、上層レジストＡＲＦ２のみ、平面視におけるビア穴パターンと同じ領域がパターニングされる。そして図４と同様に、上層レジストＡＲＦ２のパターンをマスクとして、第１の低誘電率膜ＬＯＷＫ１ａの内部の銅配線ＣＵと平面視において重なる位置に、多層レジストＬＡＲ２やマスク層ＳＩＯ２ｂから、図の下方向に延長して拡散防止膜ＡＤＦａ上に達するように貫通するビア穴パターンＶＩＡａが形成される。
【０１７５】
また、上述したビア穴パターンＶＩＡａを形成するエッチングには、たとえばＣ4Ｆ8／Ｎ2／Ａｒなどの混合ガスを用いることが好ましい。
【０１７６】
次に図４１を参照して、ビア穴パターンＶＩＡａを形成するために用いる第２のレジスト（下層レジストＢＬｂ）がアッシング処理により除去される。ここで配線溝パターンＴＲＣＨａのうち、平面視においてビア穴パターンＶＩＡａを除く領域については、その底面が第３の低誘電率膜ＬＯＷＫ３ｂとなる（第３の低誘電率膜ＬＯＷＫ３ｂが露出される）。
【０１７７】
次に図４２を参照して、図９と同様のエッチング処理により、マスク層ＳＩＯ２ｂをマスクとして、配線溝ＴＲＣＨおよびビア穴ＶＩＡが形成される。マスク層ＳＩＯ２ｂも
その後の工程は実施の形態１の図１０と同様であり、最終的に図２と同様の多層配線構造が形成される。なお、本実施の形態においても、実施の形態２と同様に、ＣＭＰにおいて第３の低誘電率膜を除去しなくてもよい。
【０１７８】
本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、その説明を繰り返さない。
【０１７９】
以下に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の効果である、配線溝の深さのばらつきの抑制や、配線溝の内表面のアッシングダメージの抑制による、電気特性の安定のほかに、以下の効果を有する。
【０１８０】
本実施の形態においては、ビア穴パターンＶＩＡａに先立って配線溝パターンＴＲＣＨａが形成される。その配線溝パターンＴＲＣＨａはその底面が第３の低誘電率膜ＬＯＷＫ３ａにより構成される。
【０１８１】
その後、ビア穴パターンＶＩＡａが形成され、さらにその後に配線溝パターンＴＲＣＨａやビア穴パターンＶＩＡａがエッチングされて配線溝ＴＲＣＨやビア穴ＶＩＡが形成されるまで、配線溝パターンＴＲＣＨａの内壁部や底面が第２の低誘電率膜ＬＯＷＫ２ｂが露出されていない。このため、第１のレジストマスクおよび第２のレジストマスク（下層レジストＢＬｂ）のアッシング時のプラズマにより、配線溝パターンＴＲＣＨａの底面や内壁部がダメージを受けることを抑制することができる。
【０１８２】
また本実施の形態においても、実施の形態１と同様に、配線溝パターンＴＲＣＨａの深さのばらつきが抑制される。これは配線溝パターンＴＲＣＨａを形成するエッチングの際に、第３の低誘電率膜で当該エッチングをストップさせることにより、エッチング量のばらつきに起因する、配線溝パターンＴＲＣＨａの深さのばらつきを抑制することができるためである。
【０１８３】
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１８４】
（実施の形態５）
本実施の形態は、実施の形態３と比較して、第１のレジストマスク（配線溝パターンを形成するためのレジストマスク）において異なっている。以下、本実施の形態の製造方法について説明する。
【０１８５】
実施の形態１〜実施の形態４においては、すべて第１のレジストマスク、第２のレジストマスクともに、たとえば下層レジストと中間層レジストと上層レジストとの３層からなる多層レジストＬＡＲ１、ＬＡＲ２が用いられる。これは本発明のように、微細化された多層配線構造を形成する場合、特にＳｉＯ2からなるマスク用膜をエッチングしてマスク層を形成する際に１層からなる単層レジストを用いれば、当該マスク用膜が厚ければ、当該エッチングが完了する前にレジストが除去されるために、所望の処理が困難になる可能性があるためである。
【０１８６】
複数の層が積層された多層レジストを用いることにより、レジストのトータルの厚みが厚くなりレジストの耐性が向上するため、厚い薄膜のエッチングが容易となる。また上記の各実施の形態のように多層レジストを構成する各層が異なる材質からなる場合に、各層が異なる機能を有することにより、マスク用膜のエッチングをより精密に制御することができる。
【０１８７】
さらに多層レジストを用いれば、写真製版技術を用いたエッチングの際に、当該多層レジストの下部からの光の反射をより容易に抑制することができる。
【０１８８】
しかし上記のように、金属膜からなるマスク用膜はＳｉＯ2からなるマスク層膜に比べて薄い。またレジストと金属膜からなるマスク用膜とのエッチング選択比は、レジストとＳｉＯ2からなるマスク用膜とのエッチング選択比よりも高い。このため金属膜からなるマスク用膜のエッチング時には単層レジストを用いてもよい。
【０１８９】
具体的には、たとえば実施の形態３と同様に、ビア穴パターンＶＩＡａを配線溝パターンＴＲＣＨａよりも先に形成する場合、まず図４３〜図４５を参照して、ビア穴パターンＶＩＡａを形成する。図４３〜図４５は、図２２〜図２４と同様の手順を示す。
【０１９０】
この場合、ビア穴パターンＶＩＡａの形成には多層レジストＬＡＲ２を用いることになる。しかしビア穴パターンＶＩＡａの形成にも次に述べる単層レジストを用いてもよい。
【０１９１】
ただし単層レジストを用いてビア穴パターンＶＩＡａを形成する場合には、特に第２の低誘電率膜ＬＯＷＫ２ａや第３の低誘電率膜ＬＯＷＫ３ａの膜厚が大きい場合に、これらの低誘電率膜のエッチング量が多くなるために、単層レジストのエッチング耐性が不足する可能性がある。つまり低誘電率膜のエッチングが完了する前に単層レジストが劣化したり消滅する可能性がある。
【０１９２】
このような場合、形成されるビア穴パターンＶＩＡａの延在方向に交差する穴の径が異常に大きくなるなどの形状不良が発生する可能性がある。このような場合にはビア穴パターンＶＩＡａの形成には多層レジストを用いることが好ましい。このようにすれば、上記のような形状不良の発生が抑制される。
【０１９３】
またマスク用膜ＭＴＬａが、ビア穴パターンＶＩＡａと配線溝パターンＴＲＣＨａとの両方を第２の低誘電率膜ＬＯＷＫ２および第３の低誘電率膜ＬＯＷＫ３に形成するためのハードマスクとして用いられることもある。この場合、ビア穴パターンＶＩＡａが第２の低誘電率膜ＬＯＷＫ２や第３の低誘電率膜ＬＯＷＫ３に形成された後、配線溝パターンＴＲＣＨａが第２の低誘電率膜ＬＯＷＫ２や第３の低誘電率膜ＬＯＷＫ３に形成される。しかしビア穴パターンＶＩＡａの形成時に厚い第２の低誘電率膜ＬＯＷＫ２を貫通する必要があるため、ビア穴パターンＶＩＡａの形成の途中でマスク用膜ＭＴＬａがエッチングされ、マスク用膜ＭＴＬａとしての形状を保つことができず、その結果形成されるビア穴パターンＶＩＡａの形状に影響を及ぼす可能性がある。
【０１９４】
図４５のようにビア穴パターンＶＩＡａが形成され、多層レジストＬＡＲ２が除去されたところで、次に図４６を参照して、マスク用膜ＭＴＬｂ上に第１のレジストマスクとしての単層レジストＳＩＲ１ａが形成される。
【０１９５】
単層レジストＳＩＲ１ａは、露光および現像処理が施され感光性を有するレジスト材料からなるレジスト層としての上層レジストＡＲＦ１ａと、有機材料からなる反射防止膜ＢＡＲＣａとの積層構造である。
【０１９６】
反射防止膜ＢＡＲＣａは塗布により形成されるものであってもよいし、たとえばＣＶＤ法により成膜されるものであってもよい。反射防止膜ＢＡＲＣａを設けることにより、多層レジストに比べてレジストの下部からの光が反射しやすい単層レジストにおいて、上記反射を効率的に抑制することができる。
【０１９７】
しかし単層レジストＳＩＲ１ａが形成される下地の構造により、反射防止膜ＢＡＲＣａを構成せず、上層レジストＡＲＦ１ａのみからなる単層レジストＳＩＲ１ａとしてもよい場合もある。上層レジストＡＲＦ１ａはたとえば実施の形態３などにおける上層レジストＡＲＦ１と同様の、有機材料（第１有機膜）からなる、一般公知のレジストである。
【０１９８】
そして図４６に示すように、図２５と同様に上層レジストＡＲＦ１ａのみ、平面視における配線溝パターンと同じ領域が、写真製版技術としての露光および現像によりパターニングされる。
【０１９９】
次に図４７を参照して、上層レジストＡＲＦ１ａをマスクとして反射防止膜ＢＡＲＣａおよびマスク用膜ＭＴＬｂがエッチングされ、それぞれ反射防止膜ＢＡＲＣｂおよびマスク層ＭＴＬｃとなる。また上層レジストＡＲＦ１ａは上層レジストＡＲＦ１ｂとなる。
【０２００】
このようにして図４７に示す配線溝パターンＴＲＣＨａが形成される。また上層レジストＡＲＦ１ａは上層レジストＡＲＦ１ｂになり、反射防止膜ＢＡＲＣａは反射防止膜ＢＡＲＣｂとなる。
【０２０１】
このとき、第３の低誘電率膜ＬＯＷＫ３ｂが露出するように単層レジストＳＩＲ１ｂがエッチングされ、マスク用膜ＭＴＬｂには、底面が第３の低誘電率膜ＬＯＷＫ３ｂ表面により構成される配線溝パターンＴＲＣＨａが形成されることが好ましい。
【０２０２】
図４７の工程でのエッチングでは、たとえば反射防止膜ＢＡＲＣａは、たとえば実施の形態３の図３４の工程における第２のガスと同様に、Ｃｌ2、ＢＣｌ3、ＨＢｒなどの、塩素または臭素を含むハロゲン系ガスをエッチャントガスとして用いることが好ましい。この場合、反射防止膜ＢＡＲＣａの直下のマスク用膜ＭＴＬｂのエッチングにおいても、引き続き上記と同じハロゲン系ガスをエッチャントガスとして処理がなされることが好ましい。
【０２０３】
ただし、たとえば反射防止膜ＢＡＲＣａは実施の形態３の図３３の工程における第１のガスと同様に、たとえばＣＦ4やＣＨＦ3など、比較的炭素比率の低いフロロカーボンガスを有するエッチャントガス（ＣＦ4／ＣＨＦ3／Ｎ2／Ａｒの混合ガスなど）を用いたエッチングがなされ、マスク用膜ＭＴＬｂは上記のハロゲン系ガスをエッチャントガスとして処理がなされてもよい。
【０２０４】
またここで、上記のいずれのエッチャントガスにおいても、上記のガスに、たとえばＡｒ（アルゴン）、Ｈｅ（ヘリウム）、Ｘｅ（キセノン）などの希ガスや、酸素、窒素、水素などのガスを添加してもよい。
【０２０５】
図４８を参照して、次に、上記単層レジストＳＩＲ１ｂのアッシング処理がなされ、その後、図４９を参照して、マスク層ＭＴＬｃをマスクとした配線溝ＴＲＣＨやビア穴ＶＩＡの形成がなされる。これらの処理はそれぞれ図２７および図２８と同様である。
【０２０６】
以下、上記マスク層ＭＴＬｃをマスクとして配線溝やビア穴のパターニングがなされ、銅配線ＣＵが形成されＣＭＰがなされる工程については、実施の形態３の、特に図２８〜図２９と同様の処理によりなされる。このため、ここでは記載を省略する。
【０２０７】
以上の手順により、図２の多層配線構造が形成される。
なお、単層レジストＳＩＲ１ａを用いてビア穴パターンを形成する場合においても、上記の配線溝パターンＴＲＣＨａを形成する際と同様のエッチャントガスを用いて同様の処理がなされることが好ましい。
【０２０８】
ところで単層レジストＳＩＲ１ａを用いて配線溝パターンやビア穴パターンを形成する際には、図４８の工程において、アッシング処理により各パターン形成後の当該単層レジストの除去をすることが好ましい。しかしアッシング以外の方法により単層レジストＳＩＲ１ｂが除去されてもよい。
【０２０９】
本実施の形態の構成は、上記以外は実施の形態３の構成とほぼ同じであるため、その説明を繰り返さない。また、本実施の形態においても、実施の形態２と同様に、ＣＭＰにおいて第３の低誘電率膜を除去しなくてもよい。
【０２１０】
以下に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の効果である、配線溝の深さのばらつきの抑制や、配線溝の内表面のアッシングダメージの抑制による、電気特性の安定のほかに、以下の効果を有する。
【０２１１】
上記の単層レジストＳＩＲ１ａには中間層レジストＭＬが含まれない。このため単層レジストＳＩＲ１ａ、ＳＩＲ１ｂのエッチングによる除去後に中間層レジストＭＬの残渣が発生し、形成されるパターンの形状不良を引き起こす可能性を低減することができる。単層レジストＳＩＲ１ａ、ＳＩＲ１ｂはアッシング処理が容易であることからも、当該レジストの残渣が形成されるパターンの形状不良を引き起こす可能性を低減することができる。
【０２１２】
また、単層レジストＳＩＲ１ｂの除去にアッシングを用いた場合には、たとえば図４８に示す配線溝パターンＴＲＣＨａの底面に第３の低誘電率膜ＬＯＷＫ３ｂが露出する。このため、第２の低誘電率膜ＬＯＷＫ２ｂがダメージを受けることをより確実に抑制することができる。
【０２１３】
さらに、単層レジストＳＩＲ１ｂの除去にアッシングを用いない場合には、アッシングに起因する配線溝パターンＴＲＣＨａの底面や側壁部のダメージが発生しないため、アッシングのダメージによる不具合を排除することができる。
【０２１４】
本発明の実施の形態５は、以上に述べた各点についてのみ、本発明の実施の形態３と異なる。すなわち、本発明の実施の形態５について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態３に順ずる。
【０２１５】
（実施の形態６）
本実施の形態は、実施の形態５と比較して、パターンを形成する順序において異なっている。以下、本実施の形態の製造方法について説明する。
【０２１６】
本実施の形態のように、単層レジストを用いて配線溝パターンＴＲＣＨａを形成するにあたり、実施の形態４と同様に、まず第１のレジストマスク（単層レジストＳＩＲ１ａ）を用いて配線溝パターンＴＲＣＨａが形成された後、第２のレジストマスク（多層レジストＬＡＲ２）を用いてビア穴パターンＶＩＡａが形成されてもよい。
【０２１７】
具体的には、図５０を参照して、実施の形態５と同様の単層レジストＳＩＲ１ａが形成された状態で、図３６と同様に上層レジストＡＲＦ１ａにのみ、平面視における配線溝パターンと同じ領域が、写真製版技術としての露光および現像によりパターニングされる。
【０２１８】
次に図５１を参照して、上層レジストＡＲＦ１ａをマスクとして反射防止膜ＢＡＲＣａおよびマスク用膜ＭＴＬａがエッチングされ、それぞれ反射防止膜ＢＡＲＣｂおよびマスク層ＭＴＬｂとなる。このようにして図５１に示す配線溝パターンＴＲＣＨａが形成される。また上層レジストＡＲＦ１ａは上層レジストＡＲＦ１ｂになり、反射防止膜ＢＡＲＣａは反射防止膜ＢＡＲＣｂとなる。
【０２１９】
次に図５２に示すように、アッシング処理により、単層レジストＳＩＲ１ｂが除去される。その後、図５３に示すように、ビア穴パターンを形成するための多層レジストＬＡＲ２（第２のレジストマスク）が形成される。
【０２２０】
以下、図５４〜図５６に示すように、図４０〜図４２と同様の工程が実施されることにより図２の多層配線構造が形成される。このため図示や説明を省略する。
【０２２１】
なおここでもビア穴パターンの形成の際に、図５３に示す多層レジストＬＡＲ２の代わりに、単層レジストＳＩＲ１ａを用いてもよい。この場合、上記の配線溝パターンＴＲＣＨａを形成する際と同様のエッチャントガスを用いて同様の処理がなされることが好ましい。
【０２２２】
また単層レジストＳＩＲ１ａを用いて配線溝パターンやビア穴パターンを形成する際には、図５２の工程において、アッシング処理により各パターン形成後の当該単層レジストの除去をすることが好ましい。しかしアッシング以外の方法により単層レジストＳＩＲ１ｂが除去されてもよい。
【０２２３】
本実施の形態の構成は、上記以外は実施の形態３の構成とほぼ同じであるため、その説明を繰り返さない。なお、本実施の形態においても、実施の形態２と同様に、ＣＭＰにおいて第３の低誘電率膜を除去しなくてもよい。
【０２２４】
以下に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の効果である、配線溝の深さのばらつきの抑制や、配線溝の内表面のアッシングダメージの抑制による、電気特性の安定のほかに、以下の効果を有する。
【０２２５】
本実施の形態においては、ビア穴パターンＶＩＡａに先立って配線溝パターンＴＲＣＨａが形成される。その配線溝パターンＴＲＣＨａはその底面が第３の低誘電率膜ＬＯＷＫ３ａにより構成される。
【０２２６】
その後、ビア穴パターンＶＩＡａが形成され、さらにその後に配線溝パターンＴＲＣＨａやビア穴パターンＶＩＡａがエッチングされて配線溝ＴＲＣＨやビア穴ＶＩＡが形成されるまで、配線溝パターンＴＲＣＨａの内壁部や底面が第２の低誘電率膜ＬＯＷＫ２ｂが露出されていない。このため、第１のレジストマスクおよび第２のレジストマスク（下層レジストＢＬｂ）のアッシング時のプラズマにより、配線溝パターンＴＲＣＨａの底面や内壁部がダメージを受けることを抑制することができる。
【０２２７】
また、単層レジストＳＩＲ１ｂの除去にアッシングを用いない場合には、たとえば図５２に示す配線溝パターンＴＲＣＨａの底面に第３の低誘電率膜ＬＯＷＫ３ｂが露出しなくなる可能性がある。しかし、配線溝パターンＴＲＣＨａの底面や側壁部がダメージを受けることをより確実に抑制することができる。
【０２２８】
本発明の実施の形態６は、以上に述べた各点についてのみ、本発明の実施の形態５と異なる。すなわち、本発明の実施の形態６について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態５に順ずる。
【０２２９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０２３０】
本発明は、信頼性が高い、微細化された多層配線構造を形成する技術として、特に優れている。
【符号の説明】
【０２３１】
ＡＤＦ，ＡＤＦａ 拡散防止膜、ＡＲＦ１，ＡＲＦ１ａ，ＡＲＦ１ｂ，ＡＲＦ２ 上層レジスト、ＢＡＲＣａ，ＢＡＲＣｂ 反射防止膜、ＢＬａ，ＢＬｂ 下層レジスト、ＣＵ 銅配線、ＣＵａ 銅金属、ＬＡＲ１，ＬＡＲ２ 多層レジスト、ＬＯＷＫ１，ＬＯＷＫ１ａ 第１の低誘電率膜、ＬＯＷＫ２，ＬＯＷＫ２ａ，ＬＯＷＫ２ｂ，ＬＯＷＫ２ｃ 第２の低誘電率膜、ＬＯＷＫ３，ＬＯＷＫ３ａ，ＬＯＷＫ３ｂ，ＬＯＷＫ３ｃ 第３の低誘電率膜、ＭＬ，ＭＬａ，ＭＬｂ 中間層レジスト、ＯＲＭ，ＯＲＭｂ 有機材料、ＳＩＯ２ａ，ＳＩＯ２ｂ，ＳＩＯ２ｃ，ＭＴＬａ，ＭＴＬｂ，ＭＴＬｃ マスク用膜、ＳＩＯ２ｂ，ＳＩＯ２ｃ，ＳＩＯ２ｄ，ＳＩＯ２ｅ，ＭＴＬｂ，ＭＴＬｃ，ＭＴＬｄ マスク層、ＳＩＲ１ａ，ＳＩＲ１ｂ 単層レジスト、ＴＲＣＨ 配線溝、ＴＲＣＨａ，ＴＲＣＨｂ 配線溝パターン、ＶＩＡ ビア穴、ＶＩＡａ ビア穴パターン。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、多層配線構造からなる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体デバイスの配線の最小幅が約１００ｎｍ以下になるなど微細化が進むにしたがって、多層配線技術におけるＲＣ（Resistance-Capacitance）遅延がデバイス特性に与える影響が深刻な問題になっている。ＲＣ遅延の対策としてＣｕ（銅）／低誘電率膜（Low-k膜）配線技術の開発が進められており、現在ｋがおよそ２．５以上３．１以下のＳｉＯＣＨ（Carbon-doped SiO2）などのLow-k材料が実用化されている。このLow-k材料は次世代、次々世代向けとしては、更なる低誘電率化が必要とされている。このため低誘電率膜中に空孔を導入したポーラスLow-k材料などが開発されている。
【０００３】
しかし、これらのLow-k材料はエッチングやアッシングなどの、化学薬品やプラズマを用いた処理に対する耐性が低い。このためLow-k材料に対してエッチングやアッシングなどの処理を行なうと、当該Low-k材料の変質が生じやすくなる。つまり当該Low-k材料の誘電率が増加したり、Low-k膜の膜質が低下したりする可能性がある。
【０００４】
またLow-k膜は化学薬品やプラズマを用いた処理に対する耐性が低いため、Low-K膜をエッチングすることにより形成する配線のパターンの制御が困難になる。たとえば当該配線の深さ（厚み）を制御するため、Low-k膜を高精度に所望の深さだけエッチングすることが困難となる。その結果、形成される配線の厚みがばらつく不具合が発生しやすくなる。すると当該配線の電気抵抗がばらつき、当該配線に流れる電流量がばらつくことになる。このような現象は半導体デバイスの信頼性の低下に繋がる。
【０００５】
さらに、当該配線溝パターンを形成するために用いるレジストを除去する処理（アッシング）を行なう際に、当該配線溝パターンの内部がダメージを受けることによって、誘電率の増加に伴う配線のＲＣ遅延の増加や、リーク電流の発生による配線間の耐圧劣化が起こりうる。このため、信頼性が低下する可能性がある。
【０００６】
以上のような低誘電率膜を用いた多層配線を形成する技術として、従来からたとえば以下に示す製造方法が開示されている。
【０００７】
たとえば特開２００９−４４０８号公報（特許文献１）においては、低誘電率膜に形成する配線溝パターンと、その下層の配線とを電気的に接続するビアのパターン（ビア穴パターン）との両方を形成する方法が開示されている。ここでは、先にビア穴パターンを形成した後に配線溝パターンを形成するエッチングを行なう際に、上記パターンの内壁部に形成されるエッチング生成膜やダメージ層を、所定のガスを用いたプラズマ処理により除去する。このようにして、当該パターンに形成される配線の信頼性を向上する。
【０００８】
その他、たとえば特開２００７−３３５４５０号公報（特許文献２）においては、多層レジストを用いてデュアルダマシン構造を形成する方法が開示されている。特開２００６−３２８６４号公報（特許文献３）においては、多層のマスク層を用いてデュアルダマシン構造を形成する方法が開示されている。特開２００８−２１８９５９号公報（特許文献４）においては、低誘電率の層間絶縁膜としてのフッ素添加カーボン膜にダメージを生じさせることなく、良好な加工形状でエッチングすることができるエッチング方法が開示されている。特開２００５−３８９６７号公報（特許文献５）においては、ＳｉＣ膜やＳｉＯ2キャップ膜を用いた、コンタクト層の形成方法が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−４４０８号公報
【特許文献２】特開２００７−３３５４５０号公報
【特許文献３】特開２００６−３２８６４号公報
【特許文献４】特開２００８−２１８９５９号公報
【特許文献５】特開２００５−３８９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、たとえば特開２００９−４４０８号公報に開示される多層配線構造の製造方法においては、配線やビア用のパターンの内壁部に形成されるエッチング生成膜やダメージ層など、当該配線の信頼性を低下させる薄膜が、適切なガスを用いたプラズマ処理により除去される。
【００１１】
特開２００９−４４０８号公報においては、配線溝パターンを形成するためにまずＳｉＯ2膜をハードマスク（マスク層）として形成し、その後当該ハードマスクを用いてＮＣＳ膜にドライエッチングするという２段階の処理がなされている。しかしＳｉＯ2膜のハードマスクを形成する際に、たとえばＳｉＯ2膜の直下のＳｉＣＯＨ膜の一部がエッチングされれば、最終的に形成される配線溝パターンの深さ方向の形状や厚みの精度が劣化する可能性がある。
【００１２】
形成される配線溝パターンの深さ方向の形状や厚みがばらつけば、上記のように当該配線溝パターンから形成される配線の電気特性が劣化する可能性がある。このため配線溝パターンの深さ方向の形状や厚みの精度を高めることが好ましい。しかし特開２００９−４４０８号公報には、そのために施した処理については開示がなされていない。
【００１３】
また、特開２００７−３３５４５０号公報に記載の配線溝パターンの形成方法においては、配線溝の形成後にレジストを除去する処理（アッシング）を行なう。このためレジスト除去とともに配線溝の内壁部にダメージ層が形成される可能性がある。また、当該配線溝の深さ方向の厚みを精密に制御することは困難であると考えられる。
【００１４】
また特開２００６−３２８６４号公報に記載の多層配線構造の製造方法においては、形成した配線溝パターンの洗浄処理時に当該配線溝パターンの左右方向の幅が変化することを抑制するために、配線溝の内面に保護膜を形成している。しかし当該保護膜の誘電率が高いため、形成される多層配線構造の実効誘電率が高くなる可能性がある。
【００１５】
さらに特開２００８−２１８９５９号公報に記載のエッチング方法においては、たとえば特開２００９−４４０８号公報と同様に、配線溝パターンを途中の深さまで形成した後、配線溝パターンの形成に用いたレジストをアッシングし、その後再度配線溝パターンを所望の深さまで形成する２段階の処理により、当該パターンにダメージが形成されることを抑制する方法が開示されている。しかし当該方法を、配線溝パターンとビア穴パターンとの両方を有するパターンを形成する方法に応用する手段については開示がなされていない。
【００１６】
特開２００５−３８９６７号公報（特許文献５）の金属配線の製造方法においては、ハードマスクを形成した後アッシングにて除去し、当該ハードマスクを用いて配線溝パターンを形成する工程が開示されている。このため上記の工程においては配線溝パターンの内壁部がダメージを受ける可能性は低いと考えられる。しかしその後に形成する配線（コンタクト層）を形成する後工程の際にアッシングダメージを受けることを回避するための手法が開示されていない。このため、当該後工程において配線溝がダメージを受け、配線溝の形状の精度の劣化に繋がる可能性がある。
【００１７】
本発明は、以上の問題に鑑みなされたものである。その目的は、多層配線構造における配線を形成するための配線溝パターンの深さを精密に制御することが可能で、かつ当該配線溝パターンがダメージを受けることを抑制することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜が形成される。上記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき膜がこの順に積層される。上記マスク層となるべき膜上に形成した第１のレジストマスクを用いて、第３の低誘電率膜が露出するようにマスク層となるべき膜をエッチングし、マスク層となるべき膜に底面が第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、マスク層が形成される。アッシング処理により第１のレジストマスクが除去される。マスク層の配線溝パターンを用いて、底面が第２の低誘電率膜となるように、第２の低誘電率膜および第３の低誘電率膜に配線溝が形成される。上記配線溝と平面的に重なる位置において、銅配線の一部を露出するように形成されたビア穴の内部と、配線溝の内部とに銅金属が充填される。少なくとも銅金属の頂面から第３の低誘電率膜までの層がＣＭＰ法により除去される。上記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、第２の低誘電率膜は第３の低誘電率膜よりも誘電率の低い膜である。
【００１９】
本発明の他の一実施例による半導体装置の製造方法は以下の工程を備えている。
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜が形成される。上記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき膜がこの順に積層される。上記マスク層となるべき膜上に形成した第１のレジストマスクを用いて、第３の低誘電率膜が露出するようにマスク層となるべき膜をエッチングし、マスク層となるべき膜に底面が第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、マスク層が形成される。アッシング処理により第１のレジストマスクが除去される。マスク層の配線溝パターンを用いて、底面が第２の低誘電率膜となるように、第２の低誘電率膜および第３の低誘電率膜に配線溝が形成される。上記配線溝と平面的に重なる位置において、銅配線の一部を露出するように形成されたビア穴の内部と、配線溝の内部とに銅金属が充填される。
【００２０】
上記第１のレジストマスクは、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストである。上記マスク層を形成する工程には、以下の各工程を有する。マスク層となるべき膜上に、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストが形成される。上記上層レジストが、平面視において配線溝パターンの形状となるようにパターニングされる。上記配線溝パターンの形状となるようにパターニングされた上層レジストをマスクとして、中間層レジストがパターニングされる。配線溝パターンの形状となるようにパターニングされた中間層レジストをマスクとして下層レジストがパターニングされるとともに、上層レジストが除去され中間層レジストが最上面に露出される。配線溝パターンの形状となるようにパターニングされた下層レジストをマスクとしてマスク層となるべき膜がパターニングされるとともに、中間層レジストが除去され、さらに第３の低誘電率膜が露出される。
【００２１】
上記第３の低誘電率膜が露出される工程には、第１のガスを用いて中間層レジストを除去して下層レジストを最上面に露出させる第１の工程と、上記第１のガスとは異なる第２のガスを用いてマスク層となるべき膜の一部を除去して第３の低誘電率膜を露出させる第２の工程とを有する。上記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、第２の低誘電率膜は第３の低誘電率膜よりも誘電率の低い膜である。
【００２２】
本発明のさらに他の一実施例による半導体装置の製造方法は以下の工程を備えている。
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜が形成される。上記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき金属膜がこの順に積層される。上記マスク層となるべき金属膜上に形成した第１のレジストマスクを用いて、第３の低誘電率膜が露出するようにマスク層となるべき金属膜をエッチングし、マスク層となるべき金属膜に底面が第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、マスク層が形成される。アッシング処理により第１のレジストマスクが除去される。マスク層の配線溝パターンを用いて、底面が第２の低誘電率膜となるように、第２の低誘電率膜および第３の低誘電率膜に配線溝が形成される。上記配線溝と平面的に重なる位置において、銅配線の一部を露出するように形成されたビア穴の内部と、配線溝の内部とに銅金属が充填される。上記第１のレジストマスクには、露光及び現像処理が施され感光性を有するレジスト材料からなるレジスト層を有する。上記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、第２の低誘電率膜は第３の低誘電率膜よりも誘電率の低い膜である。
【００２３】
本発明のさらに他の一実施例による半導体装置の製造方法は以下の工程を備えている。
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜が形成される。上記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき金属膜がこの順に積層される。上記マスク層となるべき金属膜上に形成した第１のレジストマスクを用いて、マスク層となるべき金属膜をエッチングし、マスク層となるべき金属膜に底面が第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、マスク層が形成される。マスク層の配線溝パターンを用いて、底面が第２の低誘電率膜となるように、第２の低誘電率膜および第３の低誘電率膜に配線溝が形成される。上記配線溝と平面的に重なる位置において、銅配線の一部を露出するように形成されたビア穴の内部と、配線溝の内部とに銅金属が充填される。上記第１のレジストマスクには、露光及び現像処理が施され感光性を有するレジスト材料からなるレジスト層を有する。上記銅配線と平面視において重なる位置にビア穴パターンを形成する工程をさらに備える。
【００２４】
上記ビア穴パターンを形成する工程に用いる第２のレジストマスクは、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストである。上記ビア穴パターンを形成する工程は、以下の各工程を有する。マスク層となるべき金属膜上に、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストが形成される。上記上層レジストが、平面視においてビア穴の形状となるようにパターニングされる。上記ビア穴の形状となるようにパターニングされた上層レジストをマスクとして、中間層レジストがパターニングされる。上記ビア穴の形状となるようにパターニングされた中間層レジストをマスクとして下層レジストがパターニングされるとともに、上層レジストが除去され中間層レジストが最上面に露出される。ビア穴の形状となるようにパターニングされた下層レジストをマスクとして、拡散防止膜上に達するように、第２および第３の低誘電率膜を貫通してビア穴パターンが形成される。上記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、第２の低誘電率膜は第３の低誘電率膜よりも誘電率の低い膜である。
【発明の効果】
【００２５】
本発明における多層配線の製造方法では、配線溝を形成する際に、配線溝パターンを形成するためのマスク層を形成した後、当該マスク層を形成するために用いたレジストマスクを除去し、その後さらに配線溝パターンをエッチングして所望の深さの配線溝を形成する。ここで配線溝パターンを形成する際に、マスク層の下部の低誘電率膜においてストップするようにエッチングがなされる。このため形成する配線溝の深さを精密に制御し、当該配線溝の深さのばらつきを抑制することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る半導体装置の多層配線構造の概略断面図である。
【図２】図１中に丸点線「ＩＩ」で囲んだ領域の概略拡大図である。
【図３】本発明の実施の形態１における多層配線構造の製造方法の第１工程を示す概略断面図である。
【図４】本発明の実施の形態１における多層配線構造の製造方法の第２工程を示す概略断面図である。
【図５】本発明の実施の形態１における多層配線構造の製造方法の第３工程を示す概略断面図である。
【図６】本発明の実施の形態１における多層配線構造の製造方法の第４工程を示す概略断面図である。
【図７】本発明の実施の形態１における多層配線構造の製造方法の第５工程を示す概略断面図である。
【図８】本発明の実施の形態１における多層配線構造の製造方法の第６工程を示す概略断面図である。
【図９】本発明の実施の形態１における多層配線構造の製造方法の第７工程を示す概略断面図である。
【図１０】本発明の実施の形態１における多層配線構造の製造方法の第８工程を示す概略断面図である。
【図１１】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第１工程を示す概略断面図である。
【図１２】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第２工程を示す概略断面図である。
【図１３】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第３工程を示す概略断面図である。
【図１４】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第４工程を示す概略断面図である。
【図１５】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第５工程を示す概略断面図である。
【図１６】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第６工程を示す概略断面図である。
【図１７】実施の形態１における、配線溝パターンを形成することによりマスク層を形成する工程を詳細に説明する第７工程を示す概略断面図である。
【図１８】本発明の比較例における、図７に対応する工程を示す概略断面図である。
【図１９】本発明の比較例における、図８に対応する工程を示す概略断面図である。
【図２０】本発明の比較例における、図９に対応する工程を示す概略断面図である。
【図２１】本発明の実施の形態２における、図２に対応する多層配線構造を示す概略断面図である。
【図２２】本発明の実施の形態３における、図３に対応する工程を示す概略断面図である。
【図２３】本発明の実施の形態３における、図４に対応する工程を示す概略断面図である。
【図２４】本発明の実施の形態３における、図５に対応する工程を示す概略断面図である。
【図２５】本発明の実施の形態３における、図６に対応する工程を示す概略断面図である。
【図２６】本発明の実施の形態３における、図７に対応する工程を示す概略断面図である。
【図２７】本発明の実施の形態３における、図８に対応する工程を示す概略断面図である。
【図２８】本発明の実施の形態３における、図９に対応する工程を示す概略断面図である。
【図２９】本発明の実施の形態３における、図１０に対応する工程を示す概略断面図である。
【図３０】本発明の実施の形態３における、図１１に対応する工程を示す概略断面図である。
【図３１】本発明の実施の形態３における、図１２に対応する工程を示す概略断面図である。
【図３２】本発明の実施の形態３における、図１３に対応する工程を示す概略断面図である。
【図３３】本発明の実施の形態３における、図１４に対応する工程を示す概略断面図である。
【図３４】本発明の実施の形態３における、図１５に対応する工程を示す概略断面図である。
【図３５】本発明の実施の形態３における、図１６に対応する工程を示す概略断面図である。
【図３６】本発明の実施の形態４における多層配線構造の製造方法の第１工程を示す概略断面図である。
【図３７】本発明の実施の形態４における多層配線構造の製造方法の第２工程を示す概略断面図である。
【図３８】本発明の実施の形態４における多層配線構造の製造方法の第３工程を示す概略断面図である。
【図３９】本発明の実施の形態４における多層配線構造の製造方法の第４工程を示す概略断面図である。
【図４０】本発明の実施の形態４における多層配線構造の製造方法の第５工程を示す概略断面図である。
【図４１】本発明の実施の形態４における多層配線構造の製造方法の第６工程を示す概略断面図である。
【図４２】本発明の実施の形態４における多層配線構造の製造方法の第７工程を示す概略断面図である。
【図４３】本発明の実施の形態５における多層配線構造の製造方法の第１工程を示す概略断面図である。
【図４４】本発明の実施の形態５における多層配線構造の製造方法の第２工程を示す概略断面図である。
【図４５】本発明の実施の形態５における多層配線構造の製造方法の第３工程を示す概略断面図である。
【図４６】本発明の実施の形態５における多層配線構造の製造方法の第４工程を示す概略断面図である。
【図４７】本発明の実施の形態５における多層配線構造の製造方法の第５工程を示す概略断面図である。
【図４８】本発明の実施の形態５における多層配線構造の製造方法の第６工程を示す概略断面図である。
【図４９】本発明の実施の形態５における多層配線構造の製造方法の第７工程を示す概略断面図である。
【図５０】本発明の実施の形態６における多層配線構造の製造方法の第１工程を示す概略断面図である。
【図５１】本発明の実施の形態６における多層配線構造の製造方法の第２工程を示す概略断面図である。
【図５２】本発明の実施の形態６における多層配線構造の製造方法の第３工程を示す概略断面図である。
【図５３】本発明の実施の形態６における多層配線構造の製造方法の第４工程を示す概略断面図である。
【図５４】本発明の実施の形態６における多層配線構造の製造方法の第５工程を示す概略断面図である。
【図５５】本発明の実施の形態６における多層配線構造の製造方法の第６工程を示す概略断面図である。
【図５６】本発明の実施の形態６における多層配線構造の製造方法の第７工程を示す概略断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本発明において形成する半導体装置の多層配線構造について説明する。
【００２８】
図１の断面図を参照して、本発明の多層配線構造は、トランジスタを作成したＳｉ基板より、コンタクト層、最下配線層、配線層１、配線層２、配線層３、配線層４、ポリイミド層、封止樹脂層がこの順に積層された構成を有する。
【００２９】
コンタクト層は高ヤング率の絶縁膜を有し、最下配線層はコンタクト層よりヤング率の低い、中ヤング率の絶縁膜を有する。配線層１は最下配線層よりヤング率の低い、低ヤング率の絶縁膜を有する。配線層２は中ヤング率の絶縁膜を有し、配線層３は高ヤング率の絶縁膜を有し、配線層４は高ヤング率絶縁膜を有し、配線層４はさらにＡｌパッドを有している。
【００３０】
最下配線層の配線間最小ピッチは他の配線層１〜４と比べて小さく、また最下配線層の配線厚みは配線層１〜４と比べて薄い。配線層２の配線間最小ピッチは最下配線層の配線間最小ピッチよりもやや大きいが配線層３の配線間最小ピッチよりも小さい。また配線層２の配線厚みは最下配線層の配線厚みよりも少し厚いが配線層３の配線厚みよりも薄い。配線層３の配線間最小ピッチは配線層２の配線間最小ピッチよりもやや大きいが配線層４の配線間最小ピッチよりも小さい。また配線層３の配線厚みは配線層２の配線厚みよりも少し厚いが配線層４の配線厚みよりも薄い。これらの最下配線層および配線層１〜４は、絶縁膜と、絶縁膜内に形成された配線溝と、上記配線溝の側面および底面に形成されたバリア層と、このバリア層上に形成され上記配線溝を埋め込む銅金属とで構成された銅配線と、上記銅配線の上面および上記絶縁膜の上面に形成され銅金属の拡散を防ぐ拡散防止膜とを有している。さらに配線層１〜４は、上下層の銅配線同士を接続するビアを備えている。
【００３１】
図１に示すように、各配線層は１層または複数の層で構成される。また各配線層は金属（たとえば銅）からなる配線により電気的に接続される。
【００３２】
図１のうち、丸点線で囲んだ領域の態様を示す断面図が図２に示される。この場合、図１の最下配線層が図２の第１の低誘電率膜ＬＯＷＫ１に相当し、図１の配線層１のうち最下の（もっともＳｉ基板に近い）配線層が図２の第２の低誘電率膜ＬＯＷＫ２に相当する。第１の低誘電率膜ＬＯＷＫ１と第２の低誘電率膜ＬＯＷＫ２との間には拡散防止膜ＡＤＦａが挟まれている。
【００３３】
第２の低誘電率膜ＬＯＷＫ２の銅配線ＣＵ（配線溝ＴＲＣＨの内部）は、その一部の領域において、第１の低誘電率膜ＬＯＷＫ１の銅配線ＣＵに達するように延び、両方の銅配線ＣＵを電気的に接続するように形成される。上記両方の銅配線ＣＵを接続する銅配線の領域をビア配線（ビア配線を形成するための溝はビア穴ＶＩＡ）と呼ぶ。
【００３４】
なお図１と異なり、図２においてはビア穴ＶＩＡが銅配線ＣＵに対して右側に偏った位置に図示されているが、これは後の製造工程の説明を容易にするためのものである。図２において図１と同様に銅配線ＣＵの中央部分にビア穴ＶＩＡが形成されていても、同一性を失わない。
【００３５】
なお、図２は図１における配線層１を構成する絶縁膜が２層積層された領域であると考えてもよい。この場合、第１の低誘電率膜ＬＯＷＫ１と第２の低誘電率膜ＬＯＷＫ２とが同一の材料から形成される。
【００３６】
ここで、本実施の形態における上述した図１の多層配線構造のうち、特に図２に示す領域の製造方法について説明する。
【００３７】
図３を参照して、第１の低誘電率膜ＬＯＷＫ１ａを形成し、その内部の一部の領域に銅配線ＣＵが形成される。この第１の低誘電率膜ＬＯＷＫ１ａはたとえば図１の半導体基板（Ｓｉ基板）上に形成された最下配線層に相当するものである。
【００３８】
次に第１の低誘電率膜ＬＯＷＫ１上を覆う、拡散防止膜ＡＤＦａが形成される。拡散防止膜ＡＤＦａは、第１の低誘電率膜ＬＯＷＫ１ａの内部の銅配線ＣＵの銅材料が拡散するのを防止するための薄膜である。拡散防止膜ＡＤＦａはＳｉＮ、ＳｉＣＮ、ＳｉＣおよびＳｉＣＯからなる群から選択される少なくとも１種を含むことが好ましい。
【００３９】
その後、拡散防止膜ＡＤＦａ上に、第２の低誘電率膜ＬＯＷＫ２ａ、第３の低誘電率膜ＬＯＷＫ３ａ、マスク層となるべき膜であるマスク用膜ＳＩＯ２ａがこの順に積層される。
【００４０】
ここで第１の低誘電率膜ＬＯＷＫ１ａ、第２の低誘電率膜ＬＯＷＫ２ａ、第３の低誘電率膜ＬＯＷＫ３ａは形成される多層配線構造の層間絶縁膜として形成されるものである。
【００４１】
これらの低誘電率膜はＦＳＧ（フッ素添加シリケイドグラス）と呼ばれる酸化膜よりも誘電率の低い絶縁膜であることが好ましく、一例として第１の低誘電率膜ＬＯＷＫ１ａ、第２の低誘電率膜ＬＯＷＫ２ａ、第３の低誘電率膜ＬＯＷＫ３ａは、たとえばＳｉＯＣＨ（ポーラスＳｉＯＣＨを含む）からなる薄膜であることが好ましい。ただしこれらの低誘電率膜として、ＳｉＯＣＨのほかにたとえばＭＳＱ（メチルシルセスキオキサン）からなる薄膜を用いてもよい。これらの膜やマスク用膜ＳＩＯ２ａはたとえばＣＶＤ（Chemical Vapor Deposition）法にて成膜されることが好ましい。
【００４２】
ただしここで、第２の低誘電率膜ＬＯＷＫ２ａは、第３の低誘電率膜ＬＯＷＫ３ａよりも誘電率の低い膜であることが好ましい。逆に言えば、第３の低誘電率膜ＬＯＷＫ３ａの誘電率は第２の低誘電率膜ＬＯＷＫ２ａの誘電率よりも高いことが好ましい。
【００４３】
このようにすれば、第３の低誘電率膜ＬＯＷ３ａは、より誘電率の低い第２の低誘電率膜ＬＯＷＫ２ａが、エッチングやアッシングなどの処理時に、ダメージを受けることを抑制する役割を有する。
【００４４】
第１の低誘電率膜ＬＯＷＫ１ａについては、上記のようにＦＳＧよりも誘電率が低いことが好ましいが、第２、第３の低誘電率膜の誘電率との大小関係は任意である。
【００４５】
ＳｉＯＣＨを第１、第２、第３の低誘電率膜に用いる場合、それぞれの膜の密度組成を変化させることにより、それぞれの膜の誘電率を変化させることができる。
【００４６】
マスク用膜ＳＩＯ２ａはたとえばＳｉＯ2からなる薄膜（絶縁層）であることが好ましい。
【００４７】
上述したそれぞれの膜の厚み（図３の上下方向）について、第１の低誘電率膜ＬＯＷＫ１ａは３０ｎｍ以上１５０ｎｍ以下であることが好ましい。拡散防止膜ＡＤＦａは、１層である場合は単独の厚み、積層構造である場合は合計の厚みが１０ｎｍ以上６０ｎｍ以下であることが好ましい。第２の低誘電率膜ＬＯＷＫ２ａは１０ｎｍ以上５０ｎｍ以下であることが好ましい。第３の低誘電率膜ＬＯＷＫ３ａは１００ｎｍ以上２５０ｎｍ以下、マスク用膜ＳＩＯ２ａは４１ｎｍ以上１００ｎｍ以下であることが好ましい。
【００４８】
次に、マスク用膜ＳＩＯ２ａ上に第２のレジストマスクが塗布される。ここで微細化された多層配線構造を形成する場合には、特に多層レジスト技術を用いることが好ましい。微細なビア穴パターンはより微細なパターンを形成することが可能な多層レジストを用いて形成されることがより好ましい。このため第２のレジストマスクとして、図３に示すようにたとえば３層レジストが使用される。
【００４９】
ビア穴パターン形成のための第２のレジストマスク（３層レジスト）は、下層レジストＢＬａと、中間層レジストＭＬと、上層レジストＡＲＦ２とがこの順で積層された多層レジストＬＡＲ２を形成するように塗布される。
【００５０】
ここで上層レジストＡＲＦ２は、露光機を用いた写真製版技術による感光性を有し、マスクの形状に応じたパターンを形成する、有機材料（第１有機膜）からなる、一般公知のレジストである。これに対して下層レジストＢＬａは、上層レジストＡＲＦ２の第１有機膜よりも感光性が低い第２有機膜からなることが好ましい。
【００５１】
このように下層レジストＢＬａの感光性を上層レジストＡＲＦ２の感光性よりも低くす
ることにより、下層レジストＢＬａは上層レジストＡＲＦ２よりも、感光性以外の機能を多く有するものとしている。たとえば下層レジストＢＬａのエッチング耐性を上層レジストＡＲＦ２よりも高くすることができる。つまり下層レジストＢＬａがエッチングされにくくなり、エッチングダメージを受けることが抑制される。また下層レジストＢＬａが形成されることにより、当該多層レジストＬＡＲ２の層ごとのエッチング選択比が高くなる。このことからも、下層レジストＢＬａのエッチング耐性を上層レジストＡＲＦ２よりも高くすることができる。また下層レジストＢＬａを上層レジストＡＲＦ２よりも安価なものとすることもできる。
【００５２】
具体的には下層レジストＢＬａとしては、たとえばノボラック樹脂やＰＨＳ（polyhydroxystyrene）、ナフタレン骨格を含む樹脂などの有機材料が用いられることが好ましい。また下層レジストＢＬａとして、これらのような塗布系の材料だけでなく、たとえばＣＶＤ法で成膜されたアモルファスカーボンやダイヤモンドライクカーボンなどの有機膜を用いてもよい。
【００５３】
次に中間層レジストＭＬとしては、上層レジストＡＲＦ２や下層レジストＢＬａのような有機材料とは異なり、たとえばＳｉＯ2系の膜が用いられる。ただし上層レジストＡＲＦ２や下層レジストＢＬａとのエッチング選択比を調整するなど、多層レジストＬＡＲ２の内部でのマッチングを改善するために、中間層レジストＭＬの膜中には炭素や水素を多く含んでいることが好ましい。
【００５４】
具体的には中間層レジストＭＬとしては、アルキル基やフェニル基などを含んだポリシロキサン（Ｓｉ−Ｏ−Ｓｉの結合で構成される）やポリシラザン（Ｓｉ−ＮＨ−Ｓｉの結合で構成される）などのＳｉを含有した塗布系の材料が用いられる。また中間層レジストＭＬとして、これらのような塗布系の材料だけでなく、たとえばＣＶＤ法で成膜されたＳｉＯ2、ＳｉＯ，ＳｉＮ，ＳＩＯＮ，ＳｉＣ、ＳｉＣＮ、ＳｉＣＯなどを用いてもよい。
【００５５】
以上のように多層レジストＬＡＲ２を形成した後、図２のビア穴ＶＩＡを形成するためのパターンであるビア穴パターンが形成される。そのためにまず、図３に示すように上層レジストＡＲＦ２のみ、平面視におけるビア穴パターンと同じ領域が、写真製版技術としての露光および現像によりパターニングされる。その後、図４に示すように、図３のように上層レジストＡＲＦ２にのみ形成したパターンをマスクとして、多層レジストＬＡＲ２やマスク用膜ＳＩＯ２ａから、図の下方向に延長して拡散防止膜ＡＤＦａ上に達するように貫通するビア穴パターンＶＩＡａが形成される。
【００５６】
なお、ビア穴パターンＶＩＡａは、第１の低誘電率膜ＬＯＷＫ１ａの内部の銅配線ＣＵと平面視において重なる位置に形成されることが好ましい。
【００５７】
また、上述したビア穴パターンＶＩＡａを形成するエッチングには、たとえばＣ4Ｆ8／Ｎ2／Ａｒなどの混合ガスを用いることが好ましい。
【００５８】
後に詳述するように、以上のエッチング処理の際、ビア穴パターンＶＩＡａを形成するために用いた多層レジストＬＡＲ２の上層レジストＡＲＦ２および中間層レジストＭＬは除去される。また下層レジストＢＬａ、マスク用膜ＳＩＯ２ａ、第３の低誘電率膜ＬＯＷＫ３ａ、第２の低誘電率膜ＬＯＷＫ２ａは、その一部がビア穴パターンＶＩＡａとして除去されるため、それぞれ下層レジストＢＬｂ、マスク用膜ＳＩＯ２ｂ、第３の低誘電率膜ＬＯＷＫ３ｂ、第２の低誘電率膜ＬＯＷＫ２ｂとなっている。
【００５９】
次に、図５を参照して、下層レジストＢＬｂ（第２のレジストマスク）をアッシングにより除去した後、ビア穴パターンＶＩＡａの内部に埋め込み材料を塗布する。この埋め込み材料は、フェンスと呼ばれるビア穴パターンＶＩＡａの近傍の形状異常（エッチング残）を抑制するために、ビア穴パターンＶＩＡａの内部に充填されるものである。また上記埋め込み材料は、後述する配線溝ＴＲＣＨを形成するための多層レジストがパターニングされる際に、ビア穴パターンＶＩＡａの内部において露出された拡散防止膜ＡＤＦａがエッチングダメージを受けることを抑制するためのものである。
【００６０】
上記の埋め込み材料としては有機材料を用いることが好ましい。この有機材料のうち、マスク用膜ＳＩＯ２ｂの表面上に形成されたものはエッチバックにより除去され、図５に示す有機材料ＯＲＭの態様となる。
【００６１】
図６を参照して、次に、マスク用膜ＳＩＯ２ｂ上に第１のレジストマスクとしての多層レジストＬＡＲ１が形成される。第１のレジストマスクも、第２のレジストマスクと同様、たとえば３層レジストが使用される。そして図６に示す上層レジストＡＲＦ１、中間層レジストＭＬ、下層レジストＢＬａは、それぞれ図３の上層レジストＡＲＦ２、中間層レジストＭＬ、下層レジストＢＬａと同様である。つまり図６の多層レジストＬＡＲ１は、図３の多層レジストＬＡＲ２と同様である。
【００６２】
多層レジストＬＡＲ１を形成した後、図２の配線溝ＴＲＣＨを形成するためのパターンである配線溝パターンが形成される。そのためにまず、図６に示すように上層レジストＡＲＦ１のみ、平面視における配線溝パターンと同じ領域が、写真製版技術としての露光および現像によりパターニングされる。その後、図７に示すように、図６のように上層レジストＡＲＦ１にのみ形成したパターンをマスクとして多層レジストＬＡＲ１およびマスク用膜ＳＩＯ２ｂがエッチングされる。このようにして図７に示す配線溝パターンＴＲＣＨａが形成される。
【００６３】
つまり第１のレジストマスク（多層レジストＬＡＲ１）は、配線溝パターンＴＲＣＨａを形成するためのレジストマスクである。
【００６４】
このとき、第３の低誘電率膜ＬＯＷＫ３ｂが露出するように多層レジストＬＡＲ１がエッチングされ、マスク用膜ＳＩＯ２ｂには、底面が第３の低誘電率膜ＬＯＷＫ３ｂ表面により構成される配線溝パターンＴＲＣＨａが形成されることが好ましい。
【００６５】
この配線溝パターンＴＲＣＨａは、ビア穴パターンＶＩＡａおよび第１の低誘電率膜ＬＯＷＫ１ａの内部の銅配線ＣＵと、平面視において重なるように形成されることが好ましい。
【００６６】
つまり配線溝パターンＴＲＣＨａを形成する際には、多層レジストＬＡＲ１およびマスク用膜ＳＩＯ２ｂのみがエッチングされ、その下の第３の低誘電率膜ＬＯＷＫ３ｂはエッチングされないようにすることが好ましい。この処理により、マスク用膜ＳＩＯ２ｂがマスク層ＳＩＯ２ｃとなる。
【００６７】
次に図８を参照して、アッシング処理により第１のレジストマスク（下層レジストＢＬｂ）が除去される。ここでのアッシング処理には、酸素や二酸化炭素などの酸素原子を含んだガスや、水素やアンモニアなどの還元ガスを用いることが好ましい。
【００６８】
また図８に示すように、上記アッシング処理の際に有機材料ＯＲＭも同時に除去されることが好ましい。後述するように、図７の配線溝パターンＴＲＣＨａを形成する工程においても、有機材料ＯＲＭの一部が除去される。しかし図７の工程において除去し切れなかった有機材料ＯＲＭがアッシング処理の際に除去される。下層レジストＢＬｂが有機材料からなるため、下層レジストＢＬｂとエッチング選択比の低い有機材料ＯＲＭは同時に容易にエッチングされる。
【００６９】
次に図９を参照して、マスク層ＳＩＯ２ｃに形成された、平面視において配線溝パターンＴＲＣＨａと同様の形状を有するパターンをマスクとして、配線溝パターンＴＲＣＨａおよびビア穴パターンＶＩＡａの底部がエッチングされる。
【００７０】
このエッチング処理には、たとえばＣＦ4やＣＨＦ3を有するガス（たとえばＣＦ4／ＣＨＦ3／Ｎ2／Ａｒの混合ガス）がエッチャントガスとして用いられる。
【００７１】
この処理により、配線溝パターンＴＲＣＨａの下部の第３の低誘電率膜ＬＯＷＫ３ｂと第２の低誘電率膜ＬＯＷＫ２ｂ、およびビア穴パターンＶＩＡａの底部に位置する拡散防止膜ＡＤＦａおよび、第１の低誘電率膜ＬＯＷＫ１ａの一部がエッチングされ、それぞれ第３の低誘電率膜ＬＯＷＫ３ｃ、第２の低誘電率膜ＬＯＷＫ２ｃ、拡散防止膜ＡＤＦ，第１の低誘電率膜ＬＯＷＫ１となる。そして配線溝パターンＴＲＣＨａは配線溝ＴＲＣＨに、ビア穴パターンＶＩＡａはビア穴ＶＩＡになる。
【００７２】
またこのとき、第２、第３の低誘電率膜をエッチングすると同時に、低誘電率膜（ＳｉＯＣＨ）とのエッチング選択性が低いマスク層ＳＩＯ２ｃも少しエッチングされるため薄くなり、マスク層ＳＩＯ２ｄとなる。
【００７３】
ここで形成される配線溝ＴＲＣＨは、その底面が第２の低誘電率膜となるように形成されることが好ましい。またここで形成されるビア穴ＶＩＡは、配線溝ＴＲＣＨと平面的に重なる位置において、第１の低誘電率膜ＬＯＷＫ１の銅配線ＣＵの一部を（ビア穴ＶＩＡの底部において）露出するように形成される。その結果ビア穴ＶＩＡが、配線溝ＴＲＣＨと第１の低誘電率膜ＬＯＷＫ１の銅配線ＣＵとを電気的に接続するように形成される。これは上記のようにビア穴パターンＶＩＡａと配線溝パターンＴＲＣＨａとは互いに平面視において重なるように形成されるためである。
【００７４】
次に、図１０を参照して、ビア穴ＶＩＡの内部と配線溝ＴＲＣＨの内部とに銅金属ＣＵａを充填する。この銅金属ＣＵａは、第１の低誘電率膜ＬＯＷＫ１の銅配線ＣＵと同一の銅材料とすることが好ましい。
【００７５】
なおここで、配線溝ＴＲＣＨの内表面およびビア穴ＶＩＡの内表面には、バリア層が形成されていることがより好ましい。このバリア層はたとえばＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｒｕなどからなる群から選択される少なくとも１種の薄膜であることが好ましい。
【００７６】
そして図１０に示すように、少なくとも銅金属ＣＵａの頂面（つまり図１０における銅金属ＣＵａの最上面）から第３の低誘電率膜ＬＯＷＫ３ｃまでの層が、ＣＭＰ（Chemical Mechanical Polishing）により研磨除去される。以上により、図２に示す銅配線やビア配線が形成される。
【００７７】
次に、以上に述べた製造方法のうち特に図６、図７に示す各工程についてより詳細に説明する。
【００７８】
図６および図７は、３層レジスト（多層レジストＬＡＲ１）を用いて配線溝パターンＴＲＣＨａを形成する工程を示している。これらの工程は、次の図１１〜図１５にて説明できる。
【００７９】
図１１は図６と同じ工程を示すが、以後の説明のために一部において図６と異なる参照符号を付している。
【００８０】
図１１に示すように、平面視において配線溝パターンＴＲＣＨａと同形状となるようにパターニングされた上層レジストＡＲＦ１ａと、中間層レジストＭＬａと、下層レジストＢＬａとからなる多層レジストが形成されている。
【００８１】
次に、図１２を参照して、（配線溝パターンＴＲＣＨａの形状となるようにパターニングされた）上層レジストＡＲＦ１ａをマスクとして中間層レジストＭＬａがパターニングされ、中間層レジストＭＬｂとなる。この処理において上層レジストＡＲＦ１ａも多少エッチングされるために薄くなり、上層レジストＡＲＦ１ｂとなる。
【００８２】
次に、図１３を参照して、（配線溝パターンＴＲＣＨａの形状となるようにパターニングされた）中間層レジストＭＬｂをマスクとして、下層レジストＢＬａがパターニングされ、下層レジストＢＬｂとなる。
【００８３】
この際に、上層レジストＡＲＦ１ｂは下層レジストＢＬａのエッチングとともにエッチングされて除去される。これは上層レジストＡＲＦ１ｂと下層レジストＢＬａとはともに有機材料からなり、両者のエッチング選択比が低いためである。したがって当該処理により、中間層レジストＭＬｂが最上面に露出される。
【００８４】
次に、図１４を参照して、（配線溝パターンＴＲＣＨａの形状となるようにパターニングされた）下層レジストＢＬｂをマスクとして、マスク用膜ＳＩＯ２ｂがパターニングされ、マスク用膜ＳＩＯ２ｃとなる。
【００８５】
この際に、中間層レジストＭＬｂはマスク用膜ＳＩＯ２ｂのエッチングとともにエッチングされて除去される。これは中間層レジストＭＬｂとマスク用膜ＳＩＯ２ｂとはともにＳｉＯ2系の材料からなり、両者のエッチング選択比が低いためである。
【００８６】
配線溝パターンＴＲＣＨａと同様に上記の図４のビア穴パターンＶＩＡａを形成すれば、図４に示すようにビア穴パターンＶＩＡａの形成により多層レジストＬＡＲ２の上層レジストＡＲＦ２および中間層レジストＭＬが除去される。
【００８７】
マスク用膜ＳＩＯ２ｂがパターニングされる工程においては、最終的にはマスク用膜ＳＩＯ２ｂから図１４のマスク用膜ＳＩＯ２ｃを経て、図１５のマスク層ＳＩＯ２ｄとなる。つまり図１５に示すように、マスク層ＳＩＯ２ｄが形成されることにより、配線溝パターンＴＲＣＨｂの底面には第３の低誘電率膜ＬＯＷＫ３ｂが露出される。
【００８８】
したがって、マスク用膜ＳＩＯ２ｂ、ＳＩＯ２ｃがエッチングされて第３の低誘電率膜ＬＯＷＫ３ｂを露出させる工程は、２つの工程に分かれる。具体的には、第１のガスを用いて、マスク用膜ＳＩＯ２ｂがマスク用膜ＳＩＯ２ｃとなるようエッチングされつつ、中間層レジストＭＬｂが除去され、下層レジストＢＬｂが最上面となるよう露出される第１の工程と、上記第１のガスとは異なる第２のガスを用いてマスク用膜ＳＩＯ２ｃの一部を除去して第３の低誘電率膜ＬＯＷＫ３ｂを露出させる第２の工程とである。
【００８９】
つまり図１４は上記の第１の工程を表わし、図１５は上記の第２の工程を表わす。
上記第１の工程のエッチングに用いる第１のガスは、たとえばＣＦ4やＣＨＦ3など、比較的炭素比率の低いフロロカーボンガスを有するエッチャントガスであることが好ましい。より具体的には、たとえばＣＦ4／ＣＨＦ3／Ｎ2／Ａｒの混合ガスである。
【００９０】
このエッチャントガスを用いれば、中間層レジストＭＬｂやマスク用膜ＳＩＯ２ｂのＳｉＯ2材料と、その下の低誘電率膜とのエッチング選択比が低くなる。これは低誘電率膜はＳｉＯＣＨ系の材料からなり、ＳｉＯ2と類似した組成を有するためである。
【００９１】
このため、マスク用膜ＳＩＯ２ｂの下の第３の低誘電率膜ＬＯＷＫ３ｂがエッチングされないように、第３の低誘電率膜ＬＯＷＫ３ｂが露出する前にエッチングを終えることが好ましい。
【００９２】
また、上記第１のガスは、ＳｉＯ2系の材料と同時に、ビア穴パターンＶＩＡａの内部の埋め込み材料（有機材料ＯＲＭ）の一部もエッチングされることがより好ましい。
【００９３】
一方、上記第２の工程のエッチングに用いる第２のガスとしては、たとえばＣ4Ｆ8、Ｃ4Ｆ6、Ｃ5Ｆ8など、上記第１のガスよりも炭素比率の高いフロロカーボンガスを有するエッチャントガスを用いることが好ましい。
【００９４】
このエッチャントガスを用いれば、マスク用膜ＳＩＯ２ｂのＳｉＯ2材料と、その下の低誘電率膜とのエッチング選択比が高くなる。これは、マスク用膜ＳＩＯ２ｂ中と低誘電率膜中との、炭素原子や水素原子の含有量が異なるためである。このため、ＳｉＯ2材料とその下の第３の低誘電率膜ＬＯＷＫ３ｂとの高選択比が得られる。
【００９５】
言い換えれば、マスク用膜がＳｉＯ2（シリコン酸化膜）からなる場合、第２のガスによる、マスク用膜ＳＩＯ２ｂ、ＳＩＯ２ｃの、第３の低誘電率膜ＬＯＷＫ３ｂに対するエッチング選択比は、第１のガスによる、マスク用膜ＳＩＯ２ｂ、ＳＩＯ２ｃの、第３の低誘電率膜ＬＯＷＫ３ｂに対するエッチング選択比よりも高いことが好ましい。
【００９６】
ただしマスク用膜に用いる絶縁層としては、ＳｉＯ2の代わりに、たとえばＳｉＯやＴＥＯＳ（テトラエトキシシラン）、あるいは上述したＦＳＧなどのシリコン酸化膜を用いてもよい。
【００９７】
したがってマスク層ＳＩＯ２ｄがすべてエッチングされ図１５の配線溝パターンＴＲＣＨｂの態様となり、配線溝パターンＴＲＣＨｂの底面に第３の低誘電率膜ＬＯＷＫ３ｂが露出されても、第３の低誘電率膜ＬＯＷＫ３ｂはエッチングされない。
【００９８】
なお上記の工程においては、第１のガス、第２のガスともに、上記のガスに、たとえばＡｒ（アルゴン）、Ｈｅ（ヘリウム）、Ｘｅ（キセノン）などの希ガスや、酸素、窒素、水素などのガスを添加してもよい。
【００９９】
つまり本工程でマスク層ＳＩＯ２ｄをエッチングし、第３の低誘電率膜ＬＯＷＫ３ｂでエッチングをストップさせることにより、エッチング量のばらつきに起因する、配線溝パターンＴＲＣＨｂの深さのばらつきを抑制することができる。配線溝パターンＴＲＣＨｂの底面は第３の低誘電率膜ＬＯＷＫ３ｂの上面（より好ましくは最上面）となるため、配線溝パターンＴＲＣＨｂの深さがほぼ一定となるためである。
【０１００】
したがって最終的に形成される配線溝ＴＲＣＨ（図９参照）の深さのばらつきも抑制される。すると当該配線の電気抵抗がばらつき、当該配線に流れる電流量がばらつくなどの、信頼性の低下に繋がる不具合の発生が抑制される。
【０１０１】
なお、図１５は図７と同じ工程を示す。以下、図１６は図８と同じ工程を、図１７は図９と同じ工程を示すが、上記図１１〜図１５の説明に伴い、一部の参照符号がそれぞれ対応する図と異なっている。
【０１０２】
ここで、以上に述べた本実施の形態の製造方法に対する比較例としての、従来から行なわれている、図２と同様の多層配線構造の製造方法を以下に説明する。
【０１０３】
従来の製造方法においては、図１１（図６）に示すように、配線溝パターンを形成するための多層レジストが形成され、図１３に示すように上層レジストが除去されつつ下層レジストＢＬｂが配線溝パターンの形状となるようパターニングされた後に、図１８に示すように、下層レジストＢＬｂの配線溝パターンを用いてその下のマスク用膜、第３の低誘電率膜、第２の低誘電率膜が一遍にエッチングされる。このようにして配線溝パターンＴＲＣＨａが形成され、その他それぞれマスク層ＳＩＯ２ｃ、第３の低誘電率膜ＬＯＷＫ３、第２の低誘電率膜ＬＯＷＫ２ｂとなる。埋め込みの有機材料も一部がエッチングされて有機材料ＯＲＭｂとなっている。
【０１０４】
なお、図１８のエッチングにおいては、たとえばＣＦ4やＣＨＦ3などのフロロカーボンガスを有するガスが用いられる。このようにすれば、上述したようにＣＦ4やＣＨＦ3などを含むガスは、マスク層ＳＩＯ２ｃのＳｉＯ2材料と、その下の低誘電率膜とのエッチング選択比が低いため、マスク層、第３の低誘電率膜、第２の低誘電率膜が一遍にエッチングされる。
【０１０５】
このような処理をすれば、たとえば形成される配線溝パターンＴＲＣＨａの底面が第２の低誘電率膜ＬＯＷＫ２ｂとなるようにエッチングする深さを制御しても、形成される配線溝パターンＴＲＣＨａの深さ（厚み）は、複数の当該配線溝パターンＴＲＣＨａ間、複数のＳｉ基板間、あるいは積層構造の最表面上の領域間でばらつきが大きくなる。
【０１０６】
次に図１９を参照して、（図８や図１６と同様に）下層レジストＢＬｂを除去するためのアッシングがなされる。ここで、図１８において配線溝パターンＴＲＣＨａの底面や側壁部には第２の低誘電率膜ＬＯＷＫ２ｂが露出されている。低誘電率膜はアッシングによりダメージを受けやすいため、配線溝パターンＴＲＣＨａの（第２の低誘電率膜ＬＯＷＫ２ｂの）底面や側壁部がダメージを受け、低誘電率膜の誘電率の増加やリーク電流の増加などの不具合が発生する可能性がある。
【０１０７】
次に図２０を参照して、マスク層ＳＩＯ２ｃをマスクとして、（図９や図１７と同様に）配線溝パターンＴＲＣＨａがエッチングされることにより、配線溝ＴＲＣＨやビア穴ＶＩＡが形成される。
【０１０８】
以下は本実施の形態の製造方法と同様に、配線溝ＴＲＣＨやビア穴ＶＩＡの内部への銅金属の充填などが行なわれる。
【０１０９】
以上に述べた比較例と、本実施の形態とを比較しながら、本実施の形態の作用効果について説明する。
【０１１０】
上述したように、比較例に示す製造方法では、図１８の工程において、形成される配線溝パターンＴＲＣＨａの深さ（厚み）にばらつきが発生する。これは第２の低誘電率膜ＬＯＷＫ２ｂや第３の低誘電率膜ＬＯＷＫ３は、マスク層ＳＩＯ２ｃよりもエッチング速度が速いためである。
【０１１１】
つまりマスク層ＳＩＯ２ｃを形成する段階でエッチング速度が少しでもばらついていれば、続く第２の低誘電率膜ＬＯＷＫ２ｂや第３の低誘電率膜ＬＯＷＫ３を形成する段階ではこのばらつきが配線溝パターンＴＲＣＨａ全体の深さのばらつきとして顕著に現れる。
【０１１２】
この深さのばらつきは、図２０の工程において形成される配線溝ＴＲＣＨにおいてさらに顕著に現れる。すると当該配線溝ＴＲＣＨから形成される銅配線の深さのばらつきによる電気特性が低下する可能性が高くなる。
【０１１３】
しかし本実施の形態では、上述したように、図７（図１５）において形成される配線溝パターンＴＲＣＨａ（ＴＲＣＨｂ）の深さのばらつきが小さくなる。このため図９（図１７）において最終的に形成される配線溝ＴＲＣＨの深さのばらつきも小さくなる。したがって配線の電気抵抗のばらつきや電流量のばらつきなどの電気特性の劣化を抑制することができる。
【０１１４】
なお上記の配線溝ＴＲＣＨの深さのばらつきを小さくする効果は、本実施の形態のように、第２の低誘電率膜ＬＯＷＫ２中に配線溝を形成するためのストッパー膜を持たない構造、あるいは当該第２の低誘電率膜ＬＯＷＫ２を、２層以上の複数の層が積層された構造としていない、単層の構造としている場合において、特に顕著である。
【０１１５】
さらに本実施の形態においては、図１０の銅金属ＣＵａの頂面から第３の低誘電率膜ＬＯＷＫ３ｃまでの層が、ＣＭＰにより研磨除去される。
【０１１６】
通常、図１０の第３の低誘電率膜ＬＯＷＫ３ｃ、マスク層ＳＩＯ２ｄ、およびその上部の銅金属ＣＵａの合計の厚み分の銅をＣＭＰで研磨すれば、研磨量が多くなるために、形成される銅配線などの厚みのばらつきが大きくなる。特に低誘電率膜ＬＯＷＫ３ｃなどの誘電率が低いほど、当該膜の密度が低下するために、ＣＭＰの研磨レートが増加することにより、研磨量のばらつきが顕著に増加する。
【０１１７】
しかし本実施の形態では、配線溝ＴＲＣＨの深さのばらつきが抑制されているため、上記のＣＭＰ処理を行なった後における最終的な配線溝ＴＲＣＨ（銅配線）の厚みのばらつきを小さくすることができる。
【０１１８】
したがって以上のようにＣＭＰの際に第３の低誘電率膜ＬＯＷＫ３ｃを除去すれば、図２のように第３の低誘電率膜よりも誘電率の低い第２の低誘電率膜ＬＯＷＫ２のみが残る態様となるため、当該多層配線全体の実効誘電率をさらに小さくすることができる。つまりＲＣ遅延の発生をより確実に抑制することができる。
【０１１９】
ところで本実施の形態のように、配線溝パターンＴＲＣＨａ（マスク層ＳＩＯ２ｃ（ＳＩＯ２ｄ））を形成する段階でその下の低誘電率膜をエッチングしない場合、上述した第２の工程のみ行なえば、低誘電率膜のエッチングを抑制することができるものの、低誘電率膜とのエッチング選択比が低い中間層レジストのエッチングも困難になる。
【０１２０】
このため、マスク層ＳＩＯ２ｃ（ＳＩＯ２ｄ）を用いて配線溝ＴＲＣＨやビア穴ＶＩＡを形成するエッチングの際に、当該マスク層の上部に元々存在した中間層レジストの一部がエッチングされずに残渣として残る可能性がある。
【０１２１】
このように中間層レジストが完全に除去されない状態で後工程を行なえば、当該中間層レジストの残渣がマスクとなり、形成されるパターンの形状異常を起こす可能性がある。これは上層レジストや下層レジストなどの有機材料からなるレジストは、アッシングにより除去できるものの、中間層レジストのようなＳｉＯ2系の材料からなる薄膜は、アッシングにより除去できないからである。したがって、中間層レジストは完全に除去することが好ましい。
【０１２２】
このため本実施の形態においては、配線溝パターンＴＲＣＨａ（マスク層）を形成する工程を、上記のように第１の工程と第２の工程とに分けている。そして低誘電率膜をストッパ膜として深さが精密に制御された配線溝パターンＴＲＣＨａが形成される第２の工程に先立って、第１の工程においてマスク用膜（マスク層）の一部と同時に中間層レジストが完全に除去される。
【０１２３】
このように配線溝パターンＴＲＣＨａ（マスク層）を形成する工程が第１の工程と第２の工程とに分かれているため、中間層レジストが完全に除去された状態で、深さの精密に制御された配線溝パターンＴＲＣＨａを形成することができる。
【０１２４】
また、本実施の形態においては図１９の比較例と異なり、図８（図１６）に示すように、下層レジストＢＬｂ（ＢＬｃ）のアッシング処理の際には配線溝パターンＴＲＣＨａの底面や内壁部に第２の低誘電率膜ＬＯＷＫ２ｂが露出されていない。このためアッシング時のプラズマにより、配線溝パターンＴＲＣＨａの底面や内壁部がダメージを受けることを抑制することができる。このため、当該配線溝パターンＴＲＣＨａの近傍において実効誘電率が増加してＲＣ遅延が増加したり、配線溝パターンＴＲＣＨａから形成される銅配線などのリーク電流が増加したりなどの不具合を抑制することができる。
【０１２５】
なお図８（図１６）に示すように本実施の形態のアッシング処理時においても、配線溝パターンＴＲＣＨａの底面が第３の低誘電率膜ＬＯＷＫ３ｂとなっている。しかし第３の低誘電率膜の誘電率は第２の低誘電率膜の誘電率よりも高い。このため第３の低誘電率膜は第２の低誘電率膜よりも、プラズマによるダメージを受ける可能性が低い。またたとえプラズマにより第３の低誘電率膜がダメージを受けたとしても、本実施の形態においては図１０の第３の低誘電率膜ＬＯＷＫ３ｃがＣＭＰにより研磨除去されるため、性能上特に問題はない。
【０１２６】
また本実施の形態のアッシング処理時における配線溝パターンＴＲＣＨａは、内壁部が第２の低誘電率膜ＬＯＷＫ２ｂで覆われていない（図７参照）。したがって本実施の形態の配線溝パターンＴＲＣＨａは、比較例の配線溝パターンＴＲＣＨａよりも、第２の低誘電率膜ＬＯＷＫ２ｂがアッシング時のダメージを受けることを抑制することができる。
【０１２７】
以上より、本実施の形態によれば、形成される配線の電気特性をより向上、安定させることができるといえる。
【０１２８】
また、下層レジストＢＬａと、中間層レジストＭＬと、上層レジストＡＲＦ１とがこの順で積層された構成を有する多層レジストＬＡＲ１を用いて配線溝パターンＴＲＣＨａが形成される。このため、配線溝ＴＲＣＨの形成時のエッチング量（エッチング深さ）が増加する場合においても、エッチング量がばらつくことが抑制され、高精度にエッチング処理を行なうことができる。
【０１２９】
さらに、本実施の形態では製造方法にて、マスク用膜ＳＩＯ２ａを形成した後にビア穴パターンＶＩＡａを形成している。このようにすることにより、マスク用膜ＳＩＯ２ａから形成されるマスク層ＳＩＯ２ｃ、ＳＩＯ２ｄの平面視における位置精度を高めることができる。
【０１３０】
具体的には、たとえば仮に、ビア穴パターンの形成後にマスク用膜を形成する場合、その後形成されるマスク層は、ビア穴パターンの内部において一部マスク用膜がエッチングにより除去されない領域（たとえば図６における右側の上層レジストＡＲＦ１の左端から、ビア穴パターンＶＩＡａの右端までの間の、左右方向に延びる領域）が現れる。すなわち当該マスク層の平面視における位置（形状）不良が発生する可能性がある。本実施の形態の製造方法の手順に従えば、上記のような位置（形状）不良が発生することを抑制することができる。
【０１３１】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、最終のＣＭＰにおいて除去する領域において異なっている。以下、本実施の形態の製造方法について説明する。
【０１３２】
図２１を図２と比較して、図２１においては、図２において（ＣＭＰにより）除去されている第３の低誘電率膜ＬＯＷＫ３が除去されていない。つまりＣＭＰにおいては銅金属ＣＵａ（図１０参照）の頂面からマスク層ＳＩＯ２ｄまでの層が除去されている。
【０１３３】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、その説明を繰り返さない。
【０１３４】
次に、本実施の形態の作用効果について説明する。
たとえば実施の形態１のように、ＣＭＰにより第３の低誘電率膜を除去すれば、図２に示すようにその下の第２の低誘電率膜ＬＯＷＫ２が最上面として露出される。第２の低誘電率膜ＬＯＷＫ２は第３の低誘電率膜に比べて誘電率が低いため、アッシングやエッチングによるダメージを受けやすい。
【０１３５】
しかし本実施の形態のように、第３の低誘電率膜ＬＯＷＫ３を残すことにより、上記のようなダメージの発生を抑制することができる。
【０１３６】
また、第３の低誘電率膜ＬＯＷＫ３を研磨しないため、ＣＭＰによる研磨量が減少する。このため第３の低誘電率膜ＬＯＷＫ３を研磨する場合に比べて、研磨量（研磨する厚み）のばらつきに起因する、最終的に形成される配線の厚みのばらつきをより小さくすることができる。したがって、形成される配線の電気特性をより安定にすることができる。
【０１３７】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１３８】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、マスク層（マスク用膜）の構成において異なっている。以下、本実施の形態の製造方法について説明する。
【０１３９】
図２２は、実施の形態１の図３と比較して、マスク層となるべき膜としてのマスク用膜ＭＴＬａが、ＳｉＯ2系の材料ではなく金属膜である点において異なっている。このようにマスク用膜として、絶縁層の代わりに金属膜を用いてもよい。
【０１４０】
マスク用膜ＭＴＬａとしては、たとえばＴｉＮやＴａＮからなる金属膜を用いることが好ましい。またその厚みは１５ｎｍ以上４０ｎｍ以下とすることが好ましい。つまりマスク用膜ＭＴＬａは、マスク用膜ＳＩＯ２ａよりも薄く形成することが好ましい。マスク用膜ＭＴＬａはたとえばＣＶＤ法やスパッタリング法にて形成されることが好ましい。
【０１４１】
図２３において、図４と同様にビア穴パターンＶＩＡａが形成され、マスク用膜ＭＴＬｂとなる。このとき、中間層レジストＭＬや低誘電率膜をエッチングするガスは、中間層レジストＭＬなどと、金属膜であるマスク用膜ＭＴＬａとのエッチング選択比が非常に高い。このため、後述する配線溝パターンの形成方法と同様に、中間層レジストＭＬや低誘電率膜をエッチングする工程と、マスク用膜ＭＴＬａをエッチングする工程とに分けて処理することが好ましい。
【０１４２】
また、特に、ビア穴パターンＶＩＡａの形成における第３の低誘電率膜ＬＯＷＫ３ａや第２の低誘電率膜ＬＯＷＫ２ａをエッチングする工程においては、マスク用膜ＭＴＬａのエッチングがなされてマスク用膜ＭＴＬｂとなった後、マスク用膜ＭＴＬｂをマスクとして低誘電率膜ＬＯＷＫ２ａがエッチングされてもよい。
【０１４３】
次に図２４に示す、多層レジストＬＡＲ２のアッシングによる除去や有機材料ＯＲＭの充填、図２５に示す配線溝パターン形成のための第１のレジストマスクとしての多層レジストＬＡＲ１の形成がなされる。
【０１４４】
次に図２６に示すように、第３の低誘電率膜ＬＯＷＫ３ｂが露出するように多層レジストＬＡＲ１がエッチングされ、マスク用膜ＭＴＬｂには、底面が第３の低誘電率膜ＬＯＷＫ３ｂ表面により構成される配線溝パターンＴＲＣＨａが形成される。そしてマスク用膜ＭＴＬｂはマスク層ＭＴＬｃとなる。
【０１４５】
そして図２７に示すように、下層レジストＢＬｂのアッシングによる除去がなされた後、図２８に示すようにマスク層ＭＴＬｃをマスクとして配線溝ＴＲＣＨやビア穴ＶＩＡが形成される。その後の図２９の銅金属ＣＵａの充填は、図１０と同様である。
【０１４６】
以上に述べた製造方法のうち特に図２５、図２６に示す、多層レジストＬＡＲ１を用いて配線溝パターンＴＲＣＨａを形成する各工程についてより詳細に説明したものが図３０〜図３５である。図３０〜図３５においては一部、説明の都合上、参照符号が図２２〜図２９と異なる場合がある。また図３０〜図３５においては図を見やすくするため、マスク用膜（マスク層）を、上記の図２２〜図２９よりも厚く図示している。なお図３０は図２５と同じ工程を示す。
【０１４７】
図３１においては実施の形態１の図１２と同様に中間層レジストＭＬｂが形成され、図３２においては実施の形態１の図１３と同様に下層レジストＢＬｂが形成されるとともに、上層レジストＡＲＦ１ｂが除去される。
【０１４８】
次に、図３３を参照して、（配線溝パターンＴＲＣＨａの形状となるようにパターニングされた）下層レジストＢＬｂをマスクとして、マスク用膜ＭＴＬｂがパターニングされ、マスク用膜ＭＴＬｃとなる。
【０１４９】
この工程は実施の形態１の図１４の工程（第１の工程）に対応するが、中間層レジストＭＬｂがＳｉＯ2系の材料からなるのに対し、マスク用膜ＭＴＬｂは金属膜からなるため、両者のエッチング選択比が非常に高い。具体的には、中間層レジストＭＬｂとマスク用膜ＭＴＬｂとのエッチング選択比は１０以上である。
【０１５０】
したがって図３３においてはマスク用膜が多少エッチングされてマスク用膜ＭＴＬｃとなるように図示されているが、実際にはマスク用膜はほとんどエッチングされない。この点において実施の形態１と異なる。
【０１５１】
本実施の形態においても、実施の形態１と同様に、マスク用膜ＭＴＬｂがパターニングされる工程においては、最終的にはマスク用膜ＭＴＬｂから図３３のマスク用膜ＭＴＬｃを経て、図３４のマスク層ＭＴＬｄとなる。配線溝パターンＴＲＣＨｂの底面には第３の低誘電率膜ＬＯＷＫ３ｂが露出される。
【０１５２】
このようにマスク層ＭＴＬｄ（配線溝パターンＴＲＣＨｂ）を形成する工程は、２つの工程に分かれる。具体的には、第１のガスを用いて、マスク用膜ＭＴＬｂのごく一部がマスク用膜ＭＴＬｃとなるようエッチングされつつ、中間層レジストＭＬｂが除去され、下層レジストＢＬｂが最上面となるよう露出される第１の工程と、上記第１のガスとは異なる第２のガスを用いてマスク用膜ＭＴＬｃの一部を除去して第３の低誘電率膜ＬＯＷＫ３ｂを露出させる第２の工程とである。
【０１５３】
つまり図３３は上記の第１の工程を表わし、図３４は上記の第２の工程を表わす。
上記第１の工程のエッチングに用いる第１のガスは、たとえばＣＦ4やＣＨＦ3など、比較的炭素比率の低いフロロカーボンガスを有するエッチャントガスであることが好ましい。より具体的には、たとえばＣＦ4／ＣＨＦ3／Ｎ2／Ａｒの混合ガスである。
【０１５４】
上記の工程において、中間層レジストＭＬｂが完全に除去されることが好ましい。上記のように、中間層レジストＭＬｂの残渣は後工程においてマスクとして機能し、形成されるパターンの形状不良をもたらすことがあるためである。
【０１５５】
一方、上記第２の工程のエッチングに用いる第２のガスとしては、たとえばＣｌ2、ＢＣｌ3、ＨＢｒなどの、塩素または臭素を含むハロゲン系ガスを用いることが好ましい。このエッチャントガスを用いれば、金属膜であるマスク用膜ＭＴＬｃと、その下の低誘電率膜とのエッチング選択比が高くなる。このため、金属材料とその下の第３の低誘電率膜ＬＯＷＫ３ｂとの高選択比が得られる。
【０１５６】
なお上記の工程においては、第１のガス、第２のガスともに、上記のガスに、たとえばＡｒ（アルゴン）、Ｈｅ（ヘリウム）、Ｘｅ（キセノン）などの希ガスや、酸素、窒素、水素などのガスを添加してもよい。
【０１５７】
なお図３５は、図２７と同様の、アッシングによる下層レジストＢＬｂの除去の工程を示す。
【０１５８】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、その説明を繰り返さない。また本実施の形態においても、実施の形態２と同様に、ＣＭＰにおいて第３の低誘電率膜を除去しなくてもよい。
【０１５９】
以下に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の効果である、配線溝の深さのばらつきの抑制や、配線溝の内表面のアッシングダメージの抑制による、電気特性の安定のほかに、以下の効果を有する。
【０１６０】
本実施の形態のように、絶縁層の代わりに金属膜からなるマスク層を用いれば、中間層レジストＭＬｂを除去する処理（第１の工程）時にマスク用膜ＭＴＬｂがほとんどエッチングされない。また、マスク層ＭＴＬｃを用いた配線溝ＴＲＣＨやビア穴ＶＩＡの形成工程（図２８）においても、第２の低誘電率膜ＬＯＷＫ２ｃなどとマスク層ＭＴＬｃとの選択比が高いため、マスク層ＭＴＬｃはほとんどエッチングされず、その厚みはほとんど変化しない。これは第２の低誘電率膜ＬＯＷＫ２ｃや拡散防止膜ＡＤＦａと、マスク層ＭＴＬｃとのエッチングの選択比は非常に高い（約３０以上）であるためである。
【０１６１】
これに対して実施の形態１のようにＳｉＯ2などの絶縁層をマスク層に用いた場合は、たとえばこれをマスクとして配線溝ＴＲＣＨやビア穴ＶＩＡの形成工程（図９）において低誘電率膜と同時にマスク層がエッチングされることがある。つまりマスク層が肩落ちすることにより、形成される配線溝ＴＲＣＨやビア穴ＶＩＡの寸法や形状の異常が発生する可能性がある。これはマスク層と低誘電率膜とのエッチングの選択比が低いためである。
【０１６２】
つまり金属膜のマスク層を用いれば、後工程において当該マスク層をマスクとして処理を行なう際に当該マスク層が変形することが抑制される。したがって形成される配線溝ＴＲＣＨやビア穴ＶＩＡ、およびこれらを用いた銅配線の電気特性をより安定させることができる。
【０１６３】
なお、金属膜のマスク層は、上記のように低誘電率膜などとともにエッチングされることが少ない。このため、絶縁層（ＳｉＯ2）のマスク層に比べて薄くすることができる。
【０１６４】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１６５】
（実施の形態４）
本実施の形態は、実施の形態１と比較して、パターンを形成する順序において異なっている。以下、本実施の形態の製造方法について説明する。
【０１６６】
実施の形態１〜実施の形態３においては、たとえば図３〜図４に示すように、まず第２のレジストマスク（多層レジストＬＡＲ２）を用いてビア穴パターンＶＩＡａが形成され、その後図６〜図７に示すように、第１のレジストマスク（多層レジストＬＡＲ１）を用いて配線溝パターンＴＲＣＨａが形成される。
【０１６７】
これに対して実施の形態４においては、まず第１のレジストマスク（多層レジストＬＡＲ１）を用いて配線溝パターンＴＲＣＨａが形成された後、第２のレジストマスク（多層レジストＬＡＲ２）を用いてビア穴パターンＶＩＡａが形成される。このように多層配線構造を形成する際の各工程の実施順序を変更してもよい。
【０１６８】
具体的には、まず図３６に示すように、図３と同様の第１の低誘電率膜ＬＯＷＫ１ａ、拡散防止膜ＡＤＦａ、第２の低誘電率膜ＬＯＷＫ２ａ、第３の低誘電率膜ＬＯＷＫ３ａ、マスク用膜ＳｉＯ２ａが形成された積層構造の、マスク用膜ＳＩＯ２ａ上に、第１のレジストマスク（多層レジストＬＡＲ１）が塗布される。そして図６と同様に上層レジストＡＲＦ１のみ、平面視における配線溝パターンと同じ領域が、写真製版技術としての露光および現像によりパターニングされる。
【０１６９】
つまり図３６に示す工程は、図３に示す工程に対して、多層レジストＬＡＲ２の代わりに多層レジストＬＡＲ１が形成され、上層レジストＡＲＦ１のうち平面視において配線溝パターンと同じ領域がパターニングされる点において異なる。
【０１７０】
次に図３７を参照して、図３６のように上層レジストＡＲＦ１にのみ形成したパターンをマスクとして多層レジストＬＡＲ１およびマスク用膜ＳＩＯ２ｂがエッチングされる。このようにして図３７に示す配線溝パターンＴＲＣＨａが形成される。
【０１７１】
図３７の工程は図７の工程と同様の処理である。つまりここでも、上述した図１１〜図１５と同様の手順により処理されることが好ましい。したがって当該処理により、マスク用膜ＳＩＯ２ａがエッチングされてマスク層ＳＩＯ２ｂが形成される。配線溝パターンＴＲＣＨａの形成により第３の低誘電率膜ＬＯＷＫ３ａが最上面に露出される。
【０１７２】
次に図３８に示すように、図８と同様に、アッシング処理により下層レジストＢＬｂが除去される。
【０１７３】
以上のように多層レジストＬＡＲ１（第１のレジストマスク）が除去された後、図３９に示すように、多層レジストＬＡＲ２（第２のレジストマスク）が形成され、図４０に示すビア穴パターンＶＩＡａが形成される。
【０１７４】
具体的には、図３９および図４０を参照して、まず図３と同様に、上層レジストＡＲＦ２のみ、平面視におけるビア穴パターンと同じ領域がパターニングされる。そして図４と同様に、上層レジストＡＲＦ２のパターンをマスクとして、第１の低誘電率膜ＬＯＷＫ１ａの内部の銅配線ＣＵと平面視において重なる位置に、多層レジストＬＡＲ２やマスク層ＳＩＯ２ｂから、図の下方向に延長して拡散防止膜ＡＤＦａ上に達するように貫通するビア穴パターンＶＩＡａが形成される。
【０１７５】
また、上述したビア穴パターンＶＩＡａを形成するエッチングには、たとえばＣ4Ｆ8／Ｎ2／Ａｒなどの混合ガスを用いることが好ましい。
【０１７６】
次に図４１を参照して、ビア穴パターンＶＩＡａを形成するために用いる第２のレジスト（下層レジストＢＬｂ）がアッシング処理により除去される。ここで配線溝パターンＴＲＣＨａのうち、平面視においてビア穴パターンＶＩＡａを除く領域については、その底面が第３の低誘電率膜ＬＯＷＫ３ｂとなる（第３の低誘電率膜ＬＯＷＫ３ｂが露出される）。
【０１７７】
次に図４２を参照して、図９と同様のエッチング処理により、マスク層ＳＩＯ２ｂをマスクとして、配線溝ＴＲＣＨおよびビア穴ＶＩＡが形成される。マスク層ＳＩＯ２ｂも
その後の工程は実施の形態１の図１０と同様であり、最終的に図２と同様の多層配線構造が形成される。なお、本実施の形態においても、実施の形態２と同様に、ＣＭＰにおいて第３の低誘電率膜を除去しなくてもよい。
【０１７８】
本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、その説明を繰り返さない。
【０１７９】
以下に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の効果である、配線溝の深さのばらつきの抑制や、配線溝の内表面のアッシングダメージの抑制による、電気特性の安定のほかに、以下の効果を有する。
【０１８０】
本実施の形態においては、ビア穴パターンＶＩＡａに先立って配線溝パターンＴＲＣＨａが形成される。その配線溝パターンＴＲＣＨａはその底面が第３の低誘電率膜ＬＯＷＫ３ａにより構成される。
【０１８１】
その後、ビア穴パターンＶＩＡａが形成され、さらにその後に配線溝パターンＴＲＣＨａやビア穴パターンＶＩＡａがエッチングされて配線溝ＴＲＣＨやビア穴ＶＩＡが形成されるまで、配線溝パターンＴＲＣＨａの内壁部や底面が第２の低誘電率膜ＬＯＷＫ２ｂが露出されていない。このため、第１のレジストマスクおよび第２のレジストマスク（下層レジストＢＬｂ）のアッシング時のプラズマにより、配線溝パターンＴＲＣＨａの底面や内壁部がダメージを受けることを抑制することができる。
【０１８２】
また本実施の形態においても、実施の形態１と同様に、配線溝パターンＴＲＣＨａの深さのばらつきが抑制される。これは配線溝パターンＴＲＣＨａを形成するエッチングの際に、第３の低誘電率膜で当該エッチングをストップさせることにより、エッチング量のばらつきに起因する、配線溝パターンＴＲＣＨａの深さのばらつきを抑制することができるためである。
【０１８３】
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１８４】
（実施の形態５）
本実施の形態は、実施の形態３と比較して、第１のレジストマスク（配線溝パターンを形成するためのレジストマスク）において異なっている。以下、本実施の形態の製造方法について説明する。
【０１８５】
実施の形態１〜実施の形態４においては、すべて第１のレジストマスク、第２のレジストマスクともに、たとえば下層レジストと中間層レジストと上層レジストとの３層からなる多層レジストＬＡＲ１、ＬＡＲ２が用いられる。これは本発明のように、微細化された多層配線構造を形成する場合、特にＳｉＯ2からなるマスク用膜をエッチングしてマスク層を形成する際に１層からなる単層レジストを用いれば、当該マスク用膜が厚ければ、当該エッチングが完了する前にレジストが除去されるために、所望の処理が困難になる可能性があるためである。
【０１８６】
複数の層が積層された多層レジストを用いることにより、レジストのトータルの厚みが厚くなりレジストの耐性が向上するため、厚い薄膜のエッチングが容易となる。また上記の各実施の形態のように多層レジストを構成する各層が異なる材質からなる場合に、各層が異なる機能を有することにより、マスク用膜のエッチングをより精密に制御することができる。
【０１８７】
さらに多層レジストを用いれば、写真製版技術を用いたエッチングの際に、当該多層レジストの下部からの光の反射をより容易に抑制することができる。
【０１８８】
しかし上記のように、金属膜からなるマスク用膜はＳｉＯ2からなるマスク層膜に比べて薄い。またレジストと金属膜からなるマスク用膜とのエッチング選択比は、レジストとＳｉＯ2からなるマスク用膜とのエッチング選択比よりも高い。このため金属膜からなるマスク用膜のエッチング時には単層レジストを用いてもよい。
【０１８９】
具体的には、たとえば実施の形態３と同様に、ビア穴パターンＶＩＡａを配線溝パターンＴＲＣＨａよりも先に形成する場合、まず図４３〜図４５を参照して、ビア穴パターンＶＩＡａを形成する。図４３〜図４５は、図２２〜図２４と同様の手順を示す。
【０１９０】
この場合、ビア穴パターンＶＩＡａの形成には多層レジストＬＡＲ２を用いることになる。しかしビア穴パターンＶＩＡａの形成にも次に述べる単層レジストを用いてもよい。
【０１９１】
ただし単層レジストを用いてビア穴パターンＶＩＡａを形成する場合には、特に第２の低誘電率膜ＬＯＷＫ２ａや第３の低誘電率膜ＬＯＷＫ３ａの膜厚が大きい場合に、これらの低誘電率膜のエッチング量が多くなるために、単層レジストのエッチング耐性が不足する可能性がある。つまり低誘電率膜のエッチングが完了する前に単層レジストが劣化したり消滅する可能性がある。
【０１９２】
このような場合、形成されるビア穴パターンＶＩＡａの延在方向に交差する穴の径が異常に大きくなるなどの形状不良が発生する可能性がある。このような場合にはビア穴パターンＶＩＡａの形成には多層レジストを用いることが好ましい。このようにすれば、上記のような形状不良の発生が抑制される。
【０１９３】
またマスク用膜ＭＴＬａが、ビア穴パターンＶＩＡａと配線溝パターンＴＲＣＨａとの両方を第２の低誘電率膜ＬＯＷＫ２および第３の低誘電率膜ＬＯＷＫ３に形成するためのハードマスクとして用いられることもある。この場合、ビア穴パターンＶＩＡａが第２の低誘電率膜ＬＯＷＫ２や第３の低誘電率膜ＬＯＷＫ３に形成された後、配線溝パターンＴＲＣＨａが第２の低誘電率膜ＬＯＷＫ２や第３の低誘電率膜ＬＯＷＫ３に形成される。しかしビア穴パターンＶＩＡａの形成時に厚い第２の低誘電率膜ＬＯＷＫ２を貫通する必要があるため、ビア穴パターンＶＩＡａの形成の途中でマスク用膜ＭＴＬａがエッチングされ、マスク用膜ＭＴＬａとしての形状を保つことができず、その結果形成されるビア穴パターンＶＩＡａの形状に影響を及ぼす可能性がある。
【０１９４】
図４５のようにビア穴パターンＶＩＡａが形成され、多層レジストＬＡＲ２が除去されたところで、次に図４６を参照して、マスク用膜ＭＴＬｂ上に第１のレジストマスクとしての単層レジストＳＩＲ１ａが形成される。
【０１９５】
単層レジストＳＩＲ１ａは、露光および現像処理が施され感光性を有するレジスト材料からなるレジスト層としての上層レジストＡＲＦ１ａと、有機材料からなる反射防止膜ＢＡＲＣａとの積層構造である。
【０１９６】
反射防止膜ＢＡＲＣａは塗布により形成されるものであってもよいし、たとえばＣＶＤ法により成膜されるものであってもよい。反射防止膜ＢＡＲＣａを設けることにより、多層レジストに比べてレジストの下部からの光が反射しやすい単層レジストにおいて、上記反射を効率的に抑制することができる。
【０１９７】
しかし単層レジストＳＩＲ１ａが形成される下地の構造により、反射防止膜ＢＡＲＣａを構成せず、上層レジストＡＲＦ１ａのみからなる単層レジストＳＩＲ１ａとしてもよい場合もある。上層レジストＡＲＦ１ａはたとえば実施の形態３などにおける上層レジストＡＲＦ１と同様の、有機材料（第１有機膜）からなる、一般公知のレジストである。
【０１９８】
そして図４６に示すように、図２５と同様に上層レジストＡＲＦ１ａのみ、平面視における配線溝パターンと同じ領域が、写真製版技術としての露光および現像によりパターニングされる。
【０１９９】
次に図４７を参照して、上層レジストＡＲＦ１ａをマスクとして反射防止膜ＢＡＲＣａおよびマスク用膜ＭＴＬｂがエッチングされ、それぞれ反射防止膜ＢＡＲＣｂおよびマスク層ＭＴＬｃとなる。また上層レジストＡＲＦ１ａは上層レジストＡＲＦ１ｂとなる。
【０２００】
このようにして図４７に示す配線溝パターンＴＲＣＨａが形成される。また上層レジストＡＲＦ１ａは上層レジストＡＲＦ１ｂになり、反射防止膜ＢＡＲＣａは反射防止膜ＢＡＲＣｂとなる。
【０２０１】
このとき、第３の低誘電率膜ＬＯＷＫ３ｂが露出するように単層レジストＳＩＲ１ｂがエッチングされ、マスク用膜ＭＴＬｂには、底面が第３の低誘電率膜ＬＯＷＫ３ｂ表面により構成される配線溝パターンＴＲＣＨａが形成されることが好ましい。
【０２０２】
図４７の工程でのエッチングでは、たとえば反射防止膜ＢＡＲＣａは、たとえば実施の形態３の図３４の工程における第２のガスと同様に、Ｃｌ2、ＢＣｌ3、ＨＢｒなどの、塩素または臭素を含むハロゲン系ガスをエッチャントガスとして用いることが好ましい。この場合、反射防止膜ＢＡＲＣａの直下のマスク用膜ＭＴＬｂのエッチングにおいても、引き続き上記と同じハロゲン系ガスをエッチャントガスとして処理がなされることが好ましい。
【０２０３】
ただし、たとえば反射防止膜ＢＡＲＣａは実施の形態３の図３３の工程における第１のガスと同様に、たとえばＣＦ4やＣＨＦ3など、比較的炭素比率の低いフロロカーボンガスを有するエッチャントガス（ＣＦ4／ＣＨＦ3／Ｎ2／Ａｒの混合ガスなど）を用いたエッチングがなされ、マスク用膜ＭＴＬｂは上記のハロゲン系ガスをエッチャントガスとして処理がなされてもよい。
【０２０４】
またここで、上記のいずれのエッチャントガスにおいても、上記のガスに、たとえばＡｒ（アルゴン）、Ｈｅ（ヘリウム）、Ｘｅ（キセノン）などの希ガスや、酸素、窒素、水素などのガスを添加してもよい。
【０２０５】
図４８を参照して、次に、上記単層レジストＳＩＲ１ｂのアッシング処理がなされ、その後、図４９を参照して、マスク層ＭＴＬｃをマスクとした配線溝ＴＲＣＨやビア穴ＶＩＡの形成がなされる。これらの処理はそれぞれ図２７および図２８と同様である。
【０２０６】
以下、上記マスク層ＭＴＬｃをマスクとして配線溝やビア穴のパターニングがなされ、銅配線ＣＵが形成されＣＭＰがなされる工程については、実施の形態３の、特に図２８〜図２９と同様の処理によりなされる。このため、ここでは記載を省略する。
【０２０７】
以上の手順により、図２の多層配線構造が形成される。
なお、単層レジストＳＩＲ１ａを用いてビア穴パターンを形成する場合においても、上記の配線溝パターンＴＲＣＨａを形成する際と同様のエッチャントガスを用いて同様の処理がなされることが好ましい。
【０２０８】
ところで単層レジストＳＩＲ１ａを用いて配線溝パターンやビア穴パターンを形成する際には、図４８の工程において、アッシング処理により各パターン形成後の当該単層レジストの除去をすることが好ましい。しかしアッシング以外の方法により単層レジストＳＩＲ１ｂが除去されてもよい。
【０２０９】
本実施の形態の構成は、上記以外は実施の形態３の構成とほぼ同じであるため、その説明を繰り返さない。また、本実施の形態においても、実施の形態２と同様に、ＣＭＰにおいて第３の低誘電率膜を除去しなくてもよい。
【０２１０】
以下に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の効果である、配線溝の深さのばらつきの抑制や、配線溝の内表面のアッシングダメージの抑制による、電気特性の安定のほかに、以下の効果を有する。
【０２１１】
上記の単層レジストＳＩＲ１ａには中間層レジストＭＬが含まれない。このため単層レジストＳＩＲ１ａ、ＳＩＲ１ｂのエッチングによる除去後に中間層レジストＭＬの残渣が発生し、形成されるパターンの形状不良を引き起こす可能性を低減することができる。単層レジストＳＩＲ１ａ、ＳＩＲ１ｂはアッシング処理が容易であることからも、当該レジストの残渣が形成されるパターンの形状不良を引き起こす可能性を低減することができる。
【０２１２】
また、単層レジストＳＩＲ１ｂの除去にアッシングを用いた場合には、たとえば図４８に示す配線溝パターンＴＲＣＨａの底面に第３の低誘電率膜ＬＯＷＫ３ｂが露出する。このため、第２の低誘電率膜ＬＯＷＫ２ｂがダメージを受けることをより確実に抑制することができる。
【０２１３】
さらに、単層レジストＳＩＲ１ｂの除去にアッシングを用いない場合には、アッシングに起因する配線溝パターンＴＲＣＨａの底面や側壁部のダメージが発生しないため、アッシングのダメージによる不具合を排除することができる。
【０２１４】
本発明の実施の形態５は、以上に述べた各点についてのみ、本発明の実施の形態３と異なる。すなわち、本発明の実施の形態５について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態３に順ずる。
【０２１５】
（実施の形態６）
本実施の形態は、実施の形態５と比較して、パターンを形成する順序において異なっている。以下、本実施の形態の製造方法について説明する。
【０２１６】
本実施の形態のように、単層レジストを用いて配線溝パターンＴＲＣＨａを形成するにあたり、実施の形態４と同様に、まず第１のレジストマスク（単層レジストＳＩＲ１ａ）を用いて配線溝パターンＴＲＣＨａが形成された後、第２のレジストマスク（多層レジストＬＡＲ２）を用いてビア穴パターンＶＩＡａが形成されてもよい。
【０２１７】
具体的には、図５０を参照して、実施の形態５と同様の単層レジストＳＩＲ１ａが形成された状態で、図３６と同様に上層レジストＡＲＦ１ａにのみ、平面視における配線溝パターンと同じ領域が、写真製版技術としての露光および現像によりパターニングされる。
【０２１８】
次に図５１を参照して、上層レジストＡＲＦ１ａをマスクとして反射防止膜ＢＡＲＣａおよびマスク用膜ＭＴＬａがエッチングされ、それぞれ反射防止膜ＢＡＲＣｂおよびマスク層ＭＴＬｂとなる。このようにして図５１に示す配線溝パターンＴＲＣＨａが形成される。また上層レジストＡＲＦ１ａは上層レジストＡＲＦ１ｂになり、反射防止膜ＢＡＲＣａは反射防止膜ＢＡＲＣｂとなる。
【０２１９】
次に図５２に示すように、アッシング処理により、単層レジストＳＩＲ１ｂが除去される。その後、図５３に示すように、ビア穴パターンを形成するための多層レジストＬＡＲ２（第２のレジストマスク）が形成される。
【０２２０】
以下、図５４〜図５６に示すように、図４０〜図４２と同様の工程が実施されることにより図２の多層配線構造が形成される。このため図示や説明を省略する。
【０２２１】
なおここでもビア穴パターンの形成の際に、図５３に示す多層レジストＬＡＲ２の代わりに、単層レジストＳＩＲ１ａを用いてもよい。この場合、上記の配線溝パターンＴＲＣＨａを形成する際と同様のエッチャントガスを用いて同様の処理がなされることが好ましい。
【０２２２】
また単層レジストＳＩＲ１ａを用いて配線溝パターンやビア穴パターンを形成する際には、図５２の工程において、アッシング処理により各パターン形成後の当該単層レジストの除去をすることが好ましい。しかしアッシング以外の方法により単層レジストＳＩＲ１ｂが除去されてもよい。
【０２２３】
本実施の形態の構成は、上記以外は実施の形態３の構成とほぼ同じであるため、その説明を繰り返さない。なお、本実施の形態においても、実施の形態２と同様に、ＣＭＰにおいて第３の低誘電率膜を除去しなくてもよい。
【０２２４】
以下に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の効果である、配線溝の深さのばらつきの抑制や、配線溝の内表面のアッシングダメージの抑制による、電気特性の安定のほかに、以下の効果を有する。
【０２２５】
本実施の形態においては、ビア穴パターンＶＩＡａに先立って配線溝パターンＴＲＣＨａが形成される。その配線溝パターンＴＲＣＨａはその底面が第３の低誘電率膜ＬＯＷＫ３ａにより構成される。
【０２２６】
その後、ビア穴パターンＶＩＡａが形成され、さらにその後に配線溝パターンＴＲＣＨａやビア穴パターンＶＩＡａがエッチングされて配線溝ＴＲＣＨやビア穴ＶＩＡが形成されるまで、配線溝パターンＴＲＣＨａの内壁部や底面が第２の低誘電率膜ＬＯＷＫ２ｂが露出されていない。このため、第１のレジストマスクおよび第２のレジストマスク（下層レジストＢＬｂ）のアッシング時のプラズマにより、配線溝パターンＴＲＣＨａの底面や内壁部がダメージを受けることを抑制することができる。
【０２２７】
また、単層レジストＳＩＲ１ｂの除去にアッシングを用いない場合には、たとえば図５２に示す配線溝パターンＴＲＣＨａの底面に第３の低誘電率膜ＬＯＷＫ３ｂが露出しなくなる可能性がある。しかし、配線溝パターンＴＲＣＨａの底面や側壁部がダメージを受けることをより確実に抑制することができる。
【０２２８】
本発明の実施の形態６は、以上に述べた各点についてのみ、本発明の実施の形態５と異なる。すなわち、本発明の実施の形態６について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態５に順ずる。
【０２２９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０２３０】
本発明は、信頼性が高い、微細化された多層配線構造を形成する技術として、特に優れている。
【符号の説明】
【０２３１】
ＡＤＦ，ＡＤＦａ 拡散防止膜、ＡＲＦ１，ＡＲＦ１ａ，ＡＲＦ１ｂ，ＡＲＦ２ 上層レジスト、ＢＡＲＣａ，ＢＡＲＣｂ 反射防止膜、ＢＬａ，ＢＬｂ 下層レジスト、ＣＵ 銅配線、ＣＵａ 銅金属、ＬＡＲ１，ＬＡＲ２ 多層レジスト、ＬＯＷＫ１，ＬＯＷＫ１ａ 第１の低誘電率膜、ＬＯＷＫ２，ＬＯＷＫ２ａ，ＬＯＷＫ２ｂ，ＬＯＷＫ２ｃ 第２の低誘電率膜、ＬＯＷＫ３，ＬＯＷＫ３ａ，ＬＯＷＫ３ｂ，ＬＯＷＫ３ｃ 第３の低誘電率膜、ＭＬ，ＭＬａ，ＭＬｂ 中間層レジスト、ＯＲＭ，ＯＲＭｂ 有機材料、ＳＩＯ２ａ，ＳＩＯ２ｂ，ＳＩＯ２ｃ，ＭＴＬａ，ＭＴＬｂ，ＭＴＬｃ マスク用膜、ＳＩＯ２ｂ，ＳＩＯ２ｃ，ＳＩＯ２ｄ，ＳＩＯ２ｅ，ＭＴＬｂ，ＭＴＬｃ，ＭＴＬｄ マスク層、ＳＩＲ１ａ，ＳＩＲ１ｂ 単層レジスト、ＴＲＣＨ 配線溝、ＴＲＣＨａ，ＴＲＣＨｂ 配線溝パターン、ＶＩＡ ビア穴、ＶＩＡａ ビア穴パターン。
【特許請求の範囲】
【請求項１】
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜を形成する工程と、
前記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき膜をこの順に積層する工程と、
前記マスク層となるべき膜上に形成した第１のレジストマスクを用いて、前記第３の低誘電率膜が露出するように前記マスク層となるべき膜をエッチングし、前記マスク層となるべき膜に底面が前記第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、前記マスク層を形成する工程と、
アッシング処理により前記第１のレジストマスクを除去する工程と、
前記マスク層の前記配線溝パターンを用いて、底面が前記第２の低誘電率膜となるように、前記第２の低誘電率膜および前記第３の低誘電率膜に配線溝を形成する工程と、
前記配線溝と平面的に重なる位置において、前記銅配線の一部を露出するように形成されたビア穴の内部と、前記配線溝の内部とに銅金属を充填する工程と、
少なくとも前記銅金属の頂面から前記第３の低誘電率膜までの層をＣＭＰ法により除去する工程と、を備えており、
前記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、前記第２の低誘電率膜は前記第３の低誘電率膜よりも誘電率の低い膜である、半導体装置の製造方法。
【請求項２】
前記第１のレジストマスクは、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストであり、
前記マスク層を形成する工程には、前記マスク層となるべき膜上に、前記下層レジストと、前記中間層レジストと、前記上層レジストとがこの順で積層された構成を有する前記多層レジストを形成する工程と、
前記上層レジストを、平面視において前記配線溝パターンの形状となるようにパターニングする工程と、
前記配線溝パターンの形状となるようにパターニングされた前記上層レジストをマスクとして前記中間層レジストをパターニングする工程と、
前記配線溝パターンの形状となるようにパターニングされた前記中間層レジストをマスクとして前記下層レジストをパターニングするとともに、前記上層レジストを除去して前記中間層レジストを最上面に露出させる工程と、
前記配線溝パターンの形状となるようにパターニングされた前記下層レジストをマスクとして前記マスク層となるべき膜をパターニングするとともに、前記中間層レジストを除去し、さらに前記第３の低誘電率膜を露出させる工程とを有しており、
前記第３の低誘電率膜を露出させる工程は、第１のガスを用いて前記中間層レジストを除去して前記下層レジストを最上面に露出させる第１の工程と、
前記第１のガスとは異なる第２のガスを用いて前記マスク層となるべき膜の一部を除去して前記第３の低誘電率膜を露出させる第２の工程とを有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜を形成する工程と、
前記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき膜をこの順に積層する工程と、
前記マスク層となるべき膜上に形成した第１のレジストマスクを用いて、前記第３の低誘電率膜が露出するように前記マスク層となるべき膜をエッチングし、前記マスク層となるべき膜に底面が前記第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、前記マスク層を形成する工程と、
アッシング処理により前記第１のレジストマスクを除去する工程と、
前記マスク層の前記配線溝パターンを用いて、底面が前記第２の低誘電率膜となるように、前記第２の低誘電率膜および前記第３の低誘電率膜に配線溝を形成する工程と、
前記配線溝と平面的に重なる位置において、前記銅配線の一部を露出するように形成されたビア穴の内部と、前記配線溝の内部とに銅金属を充填する工程と、を備えており、
前記第１のレジストマスクは、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストであり、
前記マスク層を形成する工程には、前記マスク層となるべき膜上に、前記下層レジストと、前記中間層レジストと、前記上層レジストとがこの順で積層された構成を有する前記多層レジストを形成する工程と、
前記上層レジストを、平面視において前記配線溝パターンの形状となるようにパターニングする工程と、
前記配線溝パターンの形状となるようにパターニングされた前記上層レジストをマスクとして前記中間層レジストをパターニングする工程と、
前記配線溝パターンの形状となるようにパターニングされた前記中間層レジストをマスクとして前記下層レジストをパターニングするとともに、前記上層レジストを除去して前記中間層レジストを最上面に露出させる工程と、
前記配線溝パターンの形状となるようにパターニングされた前記下層レジストをマスクとして前記マスク層となるべき膜をパターニングするとともに、前記中間層レジストを除去し、さらに前記第３の低誘電率膜を露出させる工程とを有しており、
前記第３の低誘電率膜を露出させる工程は、第１のガスを用いて前記中間層レジストを除去して前記下層レジストを最上面に露出させる第１の工程と、
前記第１のガスとは異なる第２のガスを用いて前記マスク層となるべき膜の一部を除去して前記第３の低誘電率膜を露出させる第２の工程とを有し、
前記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、前記第２の低誘電率膜は前記第３の低誘電率膜よりも誘電率の低い膜である、半導体装置の製造方法。
【請求項４】
前記マスク層は絶縁層からなり、前記上層レジストは感光性を有する第１有機膜であり、前記下層レジストは前記第１有機膜よりも感光性が低い第２有機膜であり、前記中間層レジストはポリシロキサンまたはポリシラザンからなる群から選択されるいずれか１種であり、
前記第１のガスおよび前記第２のガスはフロロカーボンガスを有し、
前記第２のガスを構成する前記フロロカーボンガスの炭素比率は、前記第１のガスを構成する前記フロロカーボンガスの炭素比率よりも高い、請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記絶縁層はシリコン酸化膜であり、前記第２の工程に用いる前記第２のガスによる前記マスク層の前記第３の低誘電率膜に対するエッチング選択比は、前記第１の工程に用いる前記第１のガスによる前記マスク層と前記第３の低誘電率膜に対するエッチング選択比よりも高い、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記マスク層は金属膜からなり、前記上層レジストは感光性を有する第１有機膜であり、前記下層レジストは前記第１有機膜よりも感光性が低い第２有機膜であり、前記中間層レジストはポリシロキサンまたはポリシラザンからなる群から選択されるいずれか１種であり、
前記第１のガスはフロロカーボンガスを有し、
前記第２のガスは塩素または臭素を含むハロゲン系ガスである、請求項２または３に記載の半導体装置の製造方法。
【請求項７】
前記積層する工程の後、前記マスク層を形成する工程の前に、前記銅配線と平面視において重なる位置に、前記マスク層となるべき膜から前記拡散防止膜上に達するように貫通するビア穴パターンを形成する工程と、
アッシング処理により、前記ビア穴パターンを形成するために用いる第２のレジストマスクを除去する工程と、
前記ビア穴パターンの内部に有機材料を充填する工程とを含んでおり、
前記第１のレジストマスクを除去する工程において、前記有機材料が除去され、
前記配線溝を形成する工程において、底面が前記第２の低誘電率膜となるような前記配線溝が形成される際に、前記ビア穴パターンの底部に位置する前記拡散防止膜および前記第１の低誘電率膜の一部を除去することにより、前記銅配線の一部を前記ビア穴パターンの底部において露出させる、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１のレジストマスクを除去する工程の後、前記配線溝を形成する工程の前に、前記銅配線と平面視において重なる位置に、前記第３の低誘電率膜から前記拡散防止膜上に達するように貫通するビア穴パターンを形成する工程と、
アッシング処理により、前記ビア穴パターンを形成するために用いる第２のレジストマスクを除去する工程とを含んでおり、
平面視において、前記第２のレジストマスクを除去する工程において、前記第３の低誘電率膜が、前記配線溝パターンのうち前記ビア穴パターンを除く領域において露出するように前記第２のレジストマスクを除去し、
前記配線溝を形成する工程において、底面が前記第２の低誘電率膜となるような前記配線溝が形成される際に、前記ビア穴パターンの底部に位置する前記拡散防止膜および前記第１の低誘電率膜の一部を除去することにより、前記銅配線の一部を前記ビア穴パターンの底部において露出させる、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜を形成する工程と、
前記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき金属膜をこの順に積層する工程と、
前記マスク層となるべき金属膜上に形成した第１のレジストマスクを用いて、前記第３の低誘電率膜が露出するように前記マスク層となるべき金属膜をエッチングし、前記マスク層となるべき金属膜に底面が前記第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、前記マスク層を形成する工程と、
アッシング処理により前記第１のレジストマスクを除去する工程と、
前記マスク層の前記配線溝パターンを用いて、底面が前記第２の低誘電率膜となるように、前記第２の低誘電率膜および前記第３の低誘電率膜に配線溝を形成する工程と、
前記配線溝と平面的に重なる位置において、前記銅配線の一部を露出するように形成されたビア穴の内部と、前記配線溝の内部とに銅金属を充填する工程と、を備えており、
前記第１のレジストマスクには、露光及び現像処理が施され感光性を有するレジスト材料からなるレジスト層を有し、
前記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、前記第２の低誘電率膜は前記第３の低誘電率膜よりも誘電率の低い膜である、半導体装置の製造方法。
【請求項１０】
前記銅配線と平面視において重なる位置にビア穴パターンを形成する工程をさらに備えており、
前記ビア穴パターンを形成する工程に用いる第２のレジストマスクは、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストであり、
前記ビア穴パターンを形成する工程は、前記マスク層となるべき金属膜上に、前記下層レジストと、前記中間層レジストと、前記上層レジストとがこの順で積層された構成を有する多層レジストを形成する工程と、
前記上層レジストを、平面視において前記ビア穴の形状となるようにパターニングする工程と、
前記ビア穴の形状となるようにパターニングされた前記上層レジストをマスクとして前記中間層レジストをパターニングする工程と、
前記ビア穴の形状となるようにパターニングされた前記中間層レジストをマスクとして前記下層レジストをパターニングするとともに、前記上層レジストを除去して前記中間層レジストを最上面に露出させる工程と、
前記ビア穴の形状となるようにパターニングされた前記下層レジストをマスクとして、前記拡散防止膜上に達するように、前記第２および第３の低誘電率膜を貫通して前記ビア穴パターンが形成される工程とを有している、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ビア穴パターンを形成する工程は、前記積層する工程の後、前記マスク層を形成する工程の前に行ない、
前記第２および第３の低誘電率膜を貫通して前記ビア穴パターンが形成される工程においては、前記マスク層となるべき金属膜から拡散防止膜上に達するように貫通する工程の後、アッシング処理により、前記第２のレジストマスクを除去する工程と、
前記ビア穴パターンの内部に有機材料を充填する工程とを備えており、
前記第１のレジストマスクを除去する工程において、前記有機材料が除去され、
前記配線溝を形成する工程において、底面が前記第２の低誘電率膜となるような前記配線溝が形成される際に、前記ビア穴パターンの底部に位置する前記拡散防止膜および前記第１の低誘電率膜の一部を除去することにより、前記銅配線の一部を前記ビア穴パターンの底部において露出させる、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ビア穴パターンを形成する工程は、前記第１のレジストマスクを除去する工程の後、前記配線溝を形成する工程の前に行ない、
前記第２および第３の低誘電率膜を貫通して前記ビア穴パターンが形成される工程においては、前記第３の低誘電率膜から前記拡散防止膜上に達するように貫通する工程と、
アッシング処理により、前記第２のレジストマスクを除去する工程とを含んでおり、
平面視において、前記第２のレジストマスクを除去する工程において、前記第３の低誘電率膜が、前記配線溝パターンのうち前記ビア穴パターンを除く領域において露出するように前記第２のレジストマスクが除去され、
前記配線溝を形成する工程において、底面が前記第２の低誘電率膜となるような前記配線溝が形成される際に、前記ビア穴パターンの底部に位置する前記拡散防止膜および前記第１の低誘電率膜の一部を除去することにより、前記銅配線の一部を前記ビア穴パターンの底部において露出させる、請求項１０に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜を形成する工程と、
前記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき金属膜をこの順に積層する工程と、
前記マスク層となるべき金属膜上に形成した第１のレジストマスクを用いて、前記第３の低誘電率膜が露出するように前記マスク層となるべき金属膜をエッチングし、前記マスク層となるべき金属膜に底面が前記第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、前記マスク層を形成する工程と、
前記マスク層の前記配線溝パターンを用いて、底面が前記第２の低誘電率膜となるように、前記第２の低誘電率膜および前記第３の低誘電率膜に配線溝を形成する工程と、
前記配線溝と平面的に重なる位置において、前記銅配線の一部を露出するように形成されたビア穴の内部と、前記配線溝の内部とに銅金属を充填する工程と、を備えており、
前記第１のレジストマスクには、露光及び現像処理が施され感光性を有するレジスト材料からなるレジスト層を有し、
前記銅配線と平面視において重なる位置にビア穴パターンを形成する工程をさらに備えており、
前記ビア穴パターンを形成する工程に用いる第２のレジストマスクは、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストであり、
前記ビア穴パターンを形成する工程は、前記マスク層となるべき金属膜上に、前記下層レジストと、前記中間層レジストと、前記上層レジストとがこの順で積層された構成を有する前記多層レジストを形成する工程と、
前記上層レジストを、平面視において前記ビア穴の形状となるようにパターニングする工程と、
前記ビア穴の形状となるようにパターニングされた前記上層レジストをマスクとして前記中間層レジストをパターニングする工程と、
前記ビア穴の形状となるようにパターニングされた前記中間層レジストをマスクとして前記下層レジストをパターニングするとともに、前記上層レジストを除去して前記中間層レジストを最上面に露出させる工程と、
前記ビア穴の形状となるようにパターニングされた前記下層レジストをマスクとして、前記拡散防止膜上に達するように、前記第２および第３の低誘電率膜を貫通して前記ビア穴パターンが形成される工程とを有しており、
前記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、前記第２の低誘電率膜は前記第３の低誘電率膜よりも誘電率の低い膜である、半導体装置の製造方法。
【請求項１４】
前記ビア穴パターンを形成する工程は、前記積層する工程の後、前記マスク層を形成する工程の前に行ない、
前記第２および第３の低誘電率膜を貫通して前記ビア穴パターンが形成される工程においては、前記マスク層となるべき金属膜から拡散防止膜上に達するように貫通する工程と、
前記ビア穴パターンの内部に有機材料を充填する工程とを備えており、
前記配線溝を形成する工程において、底面が前記第２の低誘電率膜となるような前記配線溝が形成される際に、前記ビア穴パターンの底部に位置する前記拡散防止膜および前記第１の低誘電率膜の一部を除去することにより、前記銅配線の一部を前記ビア穴パターンの底部において露出させる、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ビア穴パターンを形成する工程は、前記マスク層を形成する工程の後、前記配線溝を形成する工程の前に行ない、
前記第２および第３の低誘電率膜を貫通して前記ビア穴パターンが形成される工程においては、前記第３の低誘電率膜から前記拡散防止膜上に達するように貫通する前記ビア穴を形成する工程を備えており、
前記配線溝を形成する工程において、底面が前記第２の低誘電率膜となるような前記配線溝が形成される際に、前記ビア穴パターンの底部に位置する前記拡散防止膜および前記第１の低誘電率膜の一部を除去することにより、前記銅配線の一部を前記ビア穴パターンの底部において露出させる、請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記第１のレジストマスクは、前記レジスト層と反射防止膜との積層構造である、請求項９〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記拡散防止膜はＳｉＮ、ＳｉＣＮ、ＳｉＣおよびＳｉＣＯからなる群から選択される少なくとも１種を含み、前記配線溝の内表面および前記ビア穴の内表面にはバリア層が形成されている、請求項１〜１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１、第２、第３の低誘電率膜はＳｉＯＣである、請求項１〜１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜を形成する工程と、
前記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき膜をこの順に積層する工程と、
前記マスク層となるべき膜上に形成した第１のレジストマスクを用いて、前記第３の低誘電率膜が露出するように前記マスク層となるべき膜をエッチングし、前記マスク層となるべき膜に底面が前記第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、前記マスク層を形成する工程と、
アッシング処理により前記第１のレジストマスクを除去する工程と、
前記マスク層の前記配線溝パターンを用いて、底面が前記第２の低誘電率膜となるように、前記第２の低誘電率膜および前記第３の低誘電率膜に配線溝を形成する工程と、
前記配線溝と平面的に重なる位置において、前記銅配線の一部を露出するように形成されたビア穴の内部と、前記配線溝の内部とに銅金属を充填する工程と、
少なくとも前記銅金属の頂面から前記第３の低誘電率膜までの層をＣＭＰ法により除去する工程と、を備えており、
前記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、前記第２の低誘電率膜は前記第３の低誘電率膜よりも誘電率の低い膜である、半導体装置の製造方法。
【請求項２】
前記第１のレジストマスクは、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストであり、
前記マスク層を形成する工程には、前記マスク層となるべき膜上に、前記下層レジストと、前記中間層レジストと、前記上層レジストとがこの順で積層された構成を有する前記多層レジストを形成する工程と、
前記上層レジストを、平面視において前記配線溝パターンの形状となるようにパターニングする工程と、
前記配線溝パターンの形状となるようにパターニングされた前記上層レジストをマスクとして前記中間層レジストをパターニングする工程と、
前記配線溝パターンの形状となるようにパターニングされた前記中間層レジストをマスクとして前記下層レジストをパターニングするとともに、前記上層レジストを除去して前記中間層レジストを最上面に露出させる工程と、
前記配線溝パターンの形状となるようにパターニングされた前記下層レジストをマスクとして前記マスク層となるべき膜をパターニングするとともに、前記中間層レジストを除去し、さらに前記第３の低誘電率膜を露出させる工程とを有しており、
前記第３の低誘電率膜を露出させる工程は、第１のガスを用いて前記中間層レジストを除去して前記下層レジストを最上面に露出させる第１の工程と、
前記第１のガスとは異なる第２のガスを用いて前記マスク層となるべき膜の一部を除去して前記第３の低誘電率膜を露出させる第２の工程とを有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜を形成する工程と、
前記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき膜をこの順に積層する工程と、
前記マスク層となるべき膜上に形成した第１のレジストマスクを用いて、前記第３の低誘電率膜が露出するように前記マスク層となるべき膜をエッチングし、前記マスク層となるべき膜に底面が前記第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、前記マスク層を形成する工程と、
アッシング処理により前記第１のレジストマスクを除去する工程と、
前記マスク層の前記配線溝パターンを用いて、底面が前記第２の低誘電率膜となるように、前記第２の低誘電率膜および前記第３の低誘電率膜に配線溝を形成する工程と、
前記配線溝と平面的に重なる位置において、前記銅配線の一部を露出するように形成されたビア穴の内部と、前記配線溝の内部とに銅金属を充填する工程と、を備えており、
前記第１のレジストマスクは、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストであり、
前記マスク層を形成する工程には、前記マスク層となるべき膜上に、前記下層レジストと、前記中間層レジストと、前記上層レジストとがこの順で積層された構成を有する前記多層レジストを形成する工程と、
前記上層レジストを、平面視において前記配線溝パターンの形状となるようにパターニングする工程と、
前記配線溝パターンの形状となるようにパターニングされた前記上層レジストをマスクとして前記中間層レジストをパターニングする工程と、
前記配線溝パターンの形状となるようにパターニングされた前記中間層レジストをマスクとして前記下層レジストをパターニングするとともに、前記上層レジストを除去して前記中間層レジストを最上面に露出させる工程と、
前記配線溝パターンの形状となるようにパターニングされた前記下層レジストをマスクとして前記マスク層となるべき膜をパターニングするとともに、前記中間層レジストを除去し、さらに前記第３の低誘電率膜を露出させる工程とを有しており、
前記第３の低誘電率膜を露出させる工程は、第１のガスを用いて前記中間層レジストを除去して前記下層レジストを最上面に露出させる第１の工程と、
前記第１のガスとは異なる第２のガスを用いて前記マスク層となるべき膜の一部を除去して前記第３の低誘電率膜を露出させる第２の工程とを有し、
前記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、前記第２の低誘電率膜は前記第３の低誘電率膜よりも誘電率の低い膜である、半導体装置の製造方法。
【請求項４】
前記マスク層は絶縁層からなり、前記上層レジストは感光性を有する第１有機膜であり、前記下層レジストは前記第１有機膜よりも感光性が低い第２有機膜であり、前記中間層レジストはポリシロキサンまたはポリシラザンからなる群から選択されるいずれか１種であり、
前記第１のガスおよび前記第２のガスはフロロカーボンガスを有し、
前記第２のガスを構成する前記フロロカーボンガスの炭素比率は、前記第１のガスを構成する前記フロロカーボンガスの炭素比率よりも高い、請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記絶縁層はシリコン酸化膜であり、前記第２の工程に用いる前記第２のガスによる前記マスク層の前記第３の低誘電率膜に対するエッチング選択比は、前記第１の工程に用いる前記第１のガスによる前記マスク層と前記第３の低誘電率膜に対するエッチング選択比よりも高い、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記マスク層は金属膜からなり、前記上層レジストは感光性を有する第１有機膜であり、前記下層レジストは前記第１有機膜よりも感光性が低い第２有機膜であり、前記中間層レジストはポリシロキサンまたはポリシラザンからなる群から選択されるいずれか１種であり、
前記第１のガスはフロロカーボンガスを有し、
前記第２のガスは塩素または臭素を含むハロゲン系ガスである、請求項２または３に記載の半導体装置の製造方法。
【請求項７】
前記積層する工程の後、前記マスク層を形成する工程の前に、前記銅配線と平面視において重なる位置に、前記マスク層となるべき膜から前記拡散防止膜上に達するように貫通するビア穴パターンを形成する工程と、
アッシング処理により、前記ビア穴パターンを形成するために用いる第２のレジストマスクを除去する工程と、
前記ビア穴パターンの内部に有機材料を充填する工程とを含んでおり、
前記第１のレジストマスクを除去する工程において、前記有機材料が除去され、
前記配線溝を形成する工程において、底面が前記第２の低誘電率膜となるような前記配線溝が形成される際に、前記ビア穴パターンの底部に位置する前記拡散防止膜および前記第１の低誘電率膜の一部を除去することにより、前記銅配線の一部を前記ビア穴パターンの底部において露出させる、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１のレジストマスクを除去する工程の後、前記配線溝を形成する工程の前に、前記銅配線と平面視において重なる位置に、前記第３の低誘電率膜から前記拡散防止膜上に達するように貫通するビア穴パターンを形成する工程と、
アッシング処理により、前記ビア穴パターンを形成するために用いる第２のレジストマスクを除去する工程とを含んでおり、
平面視において、前記第２のレジストマスクを除去する工程において、前記第３の低誘電率膜が、前記配線溝パターンのうち前記ビア穴パターンを除く領域において露出するように前記第２のレジストマスクを除去し、
前記配線溝を形成する工程において、底面が前記第２の低誘電率膜となるような前記配線溝が形成される際に、前記ビア穴パターンの底部に位置する前記拡散防止膜および前記第１の低誘電率膜の一部を除去することにより、前記銅配線の一部を前記ビア穴パターンの底部において露出させる、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜を形成する工程と、
前記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき金属膜をこの順に積層する工程と、
前記マスク層となるべき金属膜上に形成した第１のレジストマスクを用いて、前記第３の低誘電率膜が露出するように前記マスク層となるべき金属膜をエッチングし、前記マスク層となるべき金属膜に底面が前記第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、前記マスク層を形成する工程と、
アッシング処理により前記第１のレジストマスクを除去する工程と、
前記マスク層の前記配線溝パターンを用いて、底面が前記第２の低誘電率膜となるように、前記第２の低誘電率膜および前記第３の低誘電率膜に配線溝を形成する工程と、
前記配線溝と平面的に重なる位置において、前記銅配線の一部を露出するように形成されたビア穴の内部と、前記配線溝の内部とに銅金属を充填する工程と、を備えており、
前記第１のレジストマスクには、露光及び現像処理が施され感光性を有するレジスト材料からなるレジスト層を有し、
前記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、前記第２の低誘電率膜は前記第３の低誘電率膜よりも誘電率の低い膜である、半導体装置の製造方法。
【請求項１０】
前記銅配線と平面視において重なる位置にビア穴パターンを形成する工程をさらに備えており、
前記ビア穴パターンを形成する工程に用いる第２のレジストマスクは、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストであり、
前記ビア穴パターンを形成する工程は、前記マスク層となるべき金属膜上に、前記下層レジストと、前記中間層レジストと、前記上層レジストとがこの順で積層された構成を有する多層レジストを形成する工程と、
前記上層レジストを、平面視において前記ビア穴の形状となるようにパターニングする工程と、
前記ビア穴の形状となるようにパターニングされた前記上層レジストをマスクとして前記中間層レジストをパターニングする工程と、
前記ビア穴の形状となるようにパターニングされた前記中間層レジストをマスクとして前記下層レジストをパターニングするとともに、前記上層レジストを除去して前記中間層レジストを最上面に露出させる工程と、
前記ビア穴の形状となるようにパターニングされた前記下層レジストをマスクとして、前記拡散防止膜上に達するように、前記第２および第３の低誘電率膜を貫通して前記ビア穴パターンが形成される工程とを有している、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ビア穴パターンを形成する工程は、前記積層する工程の後、前記マスク層を形成する工程の前に行ない、
前記第２および第３の低誘電率膜を貫通して前記ビア穴パターンが形成される工程においては、前記マスク層となるべき金属膜から拡散防止膜上に達するように貫通する工程の後、アッシング処理により、前記第２のレジストマスクを除去する工程と、
前記ビア穴パターンの内部に有機材料を充填する工程とを備えており、
前記第１のレジストマスクを除去する工程において、前記有機材料が除去され、
前記配線溝を形成する工程において、底面が前記第２の低誘電率膜となるような前記配線溝が形成される際に、前記ビア穴パターンの底部に位置する前記拡散防止膜および前記第１の低誘電率膜の一部を除去することにより、前記銅配線の一部を前記ビア穴パターンの底部において露出させる、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ビア穴パターンを形成する工程は、前記第１のレジストマスクを除去する工程の後、前記配線溝を形成する工程の前に行ない、
前記第２および第３の低誘電率膜を貫通して前記ビア穴パターンが形成される工程においては、前記第３の低誘電率膜から前記拡散防止膜上に達するように貫通する工程と、
アッシング処理により、前記第２のレジストマスクを除去する工程とを含んでおり、
平面視において、前記第２のレジストマスクを除去する工程において、前記第３の低誘電率膜が、前記配線溝パターンのうち前記ビア穴パターンを除く領域において露出するように前記第２のレジストマスクが除去され、
前記配線溝を形成する工程において、底面が前記第２の低誘電率膜となるような前記配線溝が形成される際に、前記ビア穴パターンの底部に位置する前記拡散防止膜および前記第１の低誘電率膜の一部を除去することにより、前記銅配線の一部を前記ビア穴パターンの底部において露出させる、請求項１０に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上に形成された、銅配線が内部に形成された第１の低誘電率膜上を覆う、拡散防止膜を形成する工程と、
前記拡散防止膜上に、第２の低誘電率膜、第３の低誘電率膜、マスク層となるべき金属膜をこの順に積層する工程と、
前記マスク層となるべき金属膜上に形成した第１のレジストマスクを用いて、前記第３の低誘電率膜が露出するように前記マスク層となるべき金属膜をエッチングし、前記マスク層となるべき金属膜に底面が前記第３の低誘電率膜の表面により構成される配線溝パターンを形成することにより、前記マスク層を形成する工程と、
前記マスク層の前記配線溝パターンを用いて、底面が前記第２の低誘電率膜となるように、前記第２の低誘電率膜および前記第３の低誘電率膜に配線溝を形成する工程と、
前記配線溝と平面的に重なる位置において、前記銅配線の一部を露出するように形成されたビア穴の内部と、前記配線溝の内部とに銅金属を充填する工程と、を備えており、
前記第１のレジストマスクには、露光及び現像処理が施され感光性を有するレジスト材料からなるレジスト層を有し、
前記銅配線と平面視において重なる位置にビア穴パターンを形成する工程をさらに備えており、
前記ビア穴パターンを形成する工程に用いる第２のレジストマスクは、下層レジストと、中間層レジストと、上層レジストとがこの順で積層された構成を有する多層レジストであり、
前記ビア穴パターンを形成する工程は、前記マスク層となるべき金属膜上に、前記下層レジストと、前記中間層レジストと、前記上層レジストとがこの順で積層された構成を有する前記多層レジストを形成する工程と、
前記上層レジストを、平面視において前記ビア穴の形状となるようにパターニングする工程と、
前記ビア穴の形状となるようにパターニングされた前記上層レジストをマスクとして前記中間層レジストをパターニングする工程と、
前記ビア穴の形状となるようにパターニングされた前記中間層レジストをマスクとして前記下層レジストをパターニングするとともに、前記上層レジストを除去して前記中間層レジストを最上面に露出させる工程と、
前記ビア穴の形状となるようにパターニングされた前記下層レジストをマスクとして、前記拡散防止膜上に達するように、前記第２および第３の低誘電率膜を貫通して前記ビア穴パターンが形成される工程とを有しており、
前記第１、第２、第３の低誘電率膜はＦＳＧよりも誘電率の低い絶縁膜であり、前記第２の低誘電率膜は前記第３の低誘電率膜よりも誘電率の低い膜である、半導体装置の製造方法。
【請求項１４】
前記ビア穴パターンを形成する工程は、前記積層する工程の後、前記マスク層を形成する工程の前に行ない、
前記第２および第３の低誘電率膜を貫通して前記ビア穴パターンが形成される工程においては、前記マスク層となるべき金属膜から拡散防止膜上に達するように貫通する工程と、
前記ビア穴パターンの内部に有機材料を充填する工程とを備えており、
前記配線溝を形成する工程において、底面が前記第２の低誘電率膜となるような前記配線溝が形成される際に、前記ビア穴パターンの底部に位置する前記拡散防止膜および前記第１の低誘電率膜の一部を除去することにより、前記銅配線の一部を前記ビア穴パターンの底部において露出させる、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ビア穴パターンを形成する工程は、前記マスク層を形成する工程の後、前記配線溝を形成する工程の前に行ない、
前記第２および第３の低誘電率膜を貫通して前記ビア穴パターンが形成される工程においては、前記第３の低誘電率膜から前記拡散防止膜上に達するように貫通する前記ビア穴を形成する工程を備えており、
前記配線溝を形成する工程において、底面が前記第２の低誘電率膜となるような前記配線溝が形成される際に、前記ビア穴パターンの底部に位置する前記拡散防止膜および前記第１の低誘電率膜の一部を除去することにより、前記銅配線の一部を前記ビア穴パターンの底部において露出させる、請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記第１のレジストマスクは、前記レジスト層と反射防止膜との積層構造である、請求項９〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記拡散防止膜はＳｉＮ、ＳｉＣＮ、ＳｉＣおよびＳｉＣＯからなる群から選択される少なくとも１種を含み、前記配線溝の内表面および前記ビア穴の内表面にはバリア層が形成されている、請求項１〜１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１、第２、第３の低誘電率膜はＳｉＯＣである、請求項１〜１７のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図２】
【図３】
【図４】
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【図２８】
【図２９】
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【図４９】
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【図５３】
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【公開番号】特開２０１１−２１０８４０（Ｐ２０１１−２１０８４０Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７５４２８（Ｐ２０１０−７５４２８）
【出願日】平成２２年３月２９日（２０１０．３．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月２９日（２０１０．３．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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