【課題】低電圧動作時においても、ＶＣＯ信号と基準信号との位相差を検知し、その位相差に対応したデジタル信号を生成する位相比較器を提供する。
【解決手段】基準信号と対象信号との位相差をデジタル信号として出力する位相比較器において、前記位相差に対応したパルス幅の信号により第１容量素子を充電することによって前記位相差を電荷として検出する第１検出手段と、前記基準信号の周期に対応したパルス幅の信号により第２容量素子を充電することによって基準となる時間差を基準電荷として検出する第２検出手段と、前記第１検出手段により検出された電荷と前記第２検出手段により検出された電荷とを比較する電荷比較手段と、前記電荷比較手段による比較結果により、前記第２容量素子に充電された電荷に対する前記第１容量素子に充電された電荷の比をデジタル信号として出力する出力手段と、を備える。 （もっと読む）

【課題】位相比較器および信号発振器をデジタル化することによって短時間に同期を確立し、同期状態を高精度でしかも高安定に保持することができるデジタルシンセサイザあるいはデジタル同期発振器を提供する。
【解決手段】少なくとも、デジタル位相比較器２１と、デジタル制御発振器２２と、分周器２３から構成する。
【効果】通信システムにおいて同じ周波数であることが必須の２つの入力信号の間で短時間に同期を確立し、入力信号が停止した場合あるいは取去られた場合にも、同期状態を高精度でしかも高安定に保持する。 （もっと読む）

【課題】回路規模の増大を抑制しつつ、受信したデータ信号の等化量を調整することが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路１００は、イコライザと、イコライザにより等化されたデータ信号の位相を検出しこのデータ信号の位相と復元クロック信号の位相とを比較し、等化されたデータ信号のビット幅が復元クロック信号の周期よりも小さいときは第１の比較信号を出力し、一方、大きいときは第２の比較信号を出力し、復元クロック信号の位相がデータ信号の位相よりも進んでいる場合には第３の比較信号を出力し、遅れている場合には第４の比較信号を出力する位相比較回路と、第３、第４の比較信号および基準クロック信号に基づいて、復元クロック信号を生成する復元クロック生成回路と、少なくとも第１、第２の比較信号に基づいて、イコライザのピーキング量を制御する制御回路と、を備える。 （もっと読む）

【課題】フルレートとハーフレートの両方に対応して、周波数比較モードおよび位相比較モードで正常動作を行うことのできる周波数／位相比較器を得る
【解決手段】フルレートおよびハーフレートのどちらに対してもクロック信号の振幅値をアナログホールド出力するアナログホールド位相比較部１０と、フルレートの場合に１／４周期遅れのクロック信号の振幅をデジタルホールド出力し、ハーフレートの場合に１／８周期遅れのクロック信号の振幅をデジタルホールド出力するデジタルホールド位相比較部２０、３０と、アナログホールド値とデジタルホールド値に基づいて、入力データ信号とクロック信号の周波数比較を行う周波数比較手段５０と、デジタルホールド値の極性に応じて、アナログホールド位相比較部１０からの出力値と周波数比較手段５０からの出力値を選択出力する最終出力信号選択手段６０とを備える。 （もっと読む）

【課題】ＣＤＲ回路側の原因による接続ノード間の同期化の非成立を抑制し、接続失敗を抑制することができる同期損失防止方法及び同期損失防止装置を提供する。
【解決手段】受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路と、受信データの受信開始から同期化検出時間Ｎを経過しても同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階（Ｓ１５）と、受信データの受信開始から同期化リトライ判定時間（Ｎ／２）を経過しても同期化クロックに基づく接続ノード間の同期化が非成立のときに、ＣＤＲ回路の動作を補正処理する補正処理段階（Ｓ１３）とを備える。 （もっと読む）

【課題】比較的低速かつ小規模のディジタル回路により精度の高い位相差検出を行う。
【解決手段】トラッキングサーボ回路１０において、入力部のローパスフィルタ（ＬＰＦ）１２〜１８および利得制御増幅器（ＧＣＡ）２０〜２６はアナログ回路であり、Ａ／Ｄ変換器２８〜３４より後段のオフセット・キャンセル回路３６〜４２、イコライザ（ＥＱ）４４〜５０、位相差検出器５２，５４、加算器５６、ＬＰＦ５８、利得制御増幅器（ＧＣＡ）６０およびサーボＤＳＰ１５４はすべてディジタル回路で構成される。両位相差検出器５２，５４は本発明の位相差検出方法にしたがって両入力信号の位相差を検出する。 （もっと読む）

【課題】クロックスキューを補償することができるコントローラを備える集積回路を提供する。
【解決手段】第１クロックマッシュに入力される第１クロックと第２クロックマッシュに入力される第２クロックとの間のスキューを調節するためのクロックスキューコントローラを備える。クロックスキューコントローラは、第１出力クロックと第２出力クロックとの間の遅延時間に対応するパルス信号を発生するパルス発生器と、パルス信号のパルス幅に対応するデジタル信号を出力するパルス幅検出器と、デジタル信号に対応する時間だけ、第１及び第２クロックのうちのいずれか一つを遅延させるクロック遅延調節器と、を備えて、クロックマッシュの間のクロックスキューを検出し、該検出されたスキューに対応する遅延時間だけクロックマッシュに供給されるクロック等の遅延時間を調節することができる。 （もっと読む）

【課題】動作が誤発振状態または準安定状態となったことを検出し、誤発振状態または準安定状態から抜け出して正常な発振状態にとすることができるＶＣＯをを提供する。
【解決手段】本発明の電圧制御発振回路は、互いに逆相の差動のクロック信号が入力される差動遅延素子を縦続接続し、バイアス電圧によって差動遅延素子に流れる電流の量を制御することで、該差動のクロック信号の遅延量を制御する差動リングオシレータ型の電圧制御発振回路であり、いずれかの差動遅延素子の差動出力の出力電圧と、異常動作を検出する電圧に設定されたリファレンス電圧とを比較することにより異常発振を検出して検出信号を出力する位相検出部と、差動遅延素子毎に設けられ、検出信号が入力されると、差動出力対間の電位差を増幅するクロスカップル回路とを有している。 （もっと読む）

【課題】入力信号の断、回復状態でも出力の周波数変動を抑制し、周波数精度を維持するＰＬＬ回路の提供。
【解決手段】入力を所望周波数に分周する第１分周手段３と、電圧制御発振器７出力を所望周波数に分周する第２分周手段８と、前記第１分周手段３出力と前記第２分周手段出力８間の第１位相比較手段４と、前記第１分周手段３出力と前記第２分周手段８出力の反転の一方の第１選択手段１１と、前記第２分周手段８出力と前記第１選択手段１１出力間の第２位相比較手段１２と、前記第１位相比較手段４出力と、前記第２位相比較手段１２出力の一方の第２選択手段６と、入力信号監視手段９と、前記入力信号監視手段９からの監視結果に対して一定時間のタイミングを生成するタイミング生成手段１０と、を備え、前記第１選択手段１１及び前記第２選択手段６は、前記タイミング生成手段１０からの信号状態に従って選択する。 （もっと読む）

本開示は遅延ロックループ（ＤＬＬ）及びフェーズロックループ（ＰＬＬ）における移相処理に関する。ＤＬＬまたはＰＬＬにおけるチャージポンプは、出力ノードに並列に接続されたキャパシタを備える。一次電流スイッチング回路は、ソース電流でキャパシタを充電し、シンク電流でキャパシタを放電する。補助ソース回路は、大きさの範囲を有する正の位相生成電流をソースする。正の移相生成電流の大きさは、少なくとも１つのソース選択信号により決定される。補助シンク回路は、大きさの範囲を有する負の移相生成電流をソースする。前記負の移相生成電流の大きさは、少なくとも１つのシンク選択信号により決定される。
（もっと読む）

【課題】短い時間で精度良くデータを記録する。
【解決手段】図１の遅延信号生成装置は、光ディスク記録装置に設けられる。検出部１０５は、第２遅延信号と第１遅延信号の遅延量の差が検出用パルス信号のパルス幅となるときの第２遅延セレクト信号を求め、その第２遅延セレクト信号に対応する出力位置と第１遅延セレクト信号に対応する出力位置との間にあるバッファの数を、検出結果として出力する。遅延量制御部１０６は、上記検出結果に基づいて、制御入力信号を求める。記録用ディレイライン１０１は、上記制御入力信号に応じた遅延量だけ記録用クロックを遅延させる。制御入力信号を求める遅延キャリブレーション動作は、記録中に行われる。 （もっと読む）

【課題】フェーズロックループで使用可能なデジタル位相検知器において、サンプリングクロック信号を基準として高い位相分解能で入力クロック信号の位相を検知する。
【解決手段】サンプリングクロック信号はサンプリング１４に対して、前もってデジタル的に調節可能な位相変位１２へ露呈され、「補助サンプリングクロック信号」ＣＫ＜１：８＞が発生する。サンプリング１４は位相検知信号ＰＤ ＯＵＴの第一のより上位のデジタルコンポーネントＯＵＴ１＜９：０＞を送給する。この第一のデジタルコンポーネントＯＵＴ１＜９：０＞の評価に基づいて、位相変位１２が行われ且つ位相検知信号ＰＤ ＯＵＴの第二デジタルコンポーネントＯＵＴ２＜１２：０＞が発生される。補助サンプリングクロック信号ＣＫ＜１：８＞は段階的に調節可能であり、それは各場合においてサンプリングクロック信号ＣＫの１周期よりも小さい。 （もっと読む）

【課題】入力されるシステムクロック信号と反転されたシステムクロック信号との交差点と、基準信号とが一致するように調整可能な回路を備えた半導体メモリ装置を提供すること。
【解決手段】このため本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、反転されたシステムクロック信号と基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、遅延制御信号に対応して第１クロック信号を遅延させ遅延クロック信号として出力する遅延部と、遅延クロック信号と第２クロック信号との位相差又は遅延クロック信号と第３クロック信号との位相差に対応して遅延制御信号を出力するクロック遅延調整部とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】半導体メモリ装置の遅延固定クロックの出力において、デューティ比を容易に補正して出力可能な遅延固定回路を備える半導体メモリ装置を提供すること。
【解決手段】このため、本発明は、システムクロックを所定の時間遅延させ、遅延固定クロックを出力する遅延固定回路と、該遅延固定クロックのデューティ比を補正して第１クロックを出力するにあたり、前記第１クロックの第２エッジと、前記第１クロックによって生成された第２クロックの第２エッジとのタイミング差に対応して、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するデューティ補正回路と、前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるクロック同期回路とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】ＰＬＬ（Phase Locked Loop）回路を搭載した半導体集積回路において、当該ＰＬＬ回路の発振安定待ちの時間を有効利用する。
【解決手段】実動作準備期間中に、ＰＬＬ回路５０の帰還ループを遮断した状態で位相比較器５１の参照クロック入力部Ｆｐと帰還クロック入力部Ｆｒとの双方に基準クロック１００を供給して、位相比較器５１における位相差の検出不感帯が小さくなるように当該位相比較器５１内のリセット信号の遅延を調整する。 （もっと読む）

【課題】ＰＬＬのデジタル位相比較器の出力矩形波信号を処理し、ＰＬＬの引き込み可能な周波数幅を拡げ、同期時間を短縮する位相比較信号処理回路を提供する。
【解決手段】矩形波信号を両極性信号に変換する電圧シフタ７と出力端子２２間に並列接続され、整流回路８と積分保持回路９と微分回路１０とゲート回路１２と電圧ホールド回路１３と共通の加算回路１４とからなる第１信号路、及び、整流回路１５と積分保持回路１６と微分回路１７とゲート回路１９と電圧ホールド回路２０と前記加算回路１４とからなる第２信号路、第１信号路及び第２信号路の積分保持回路９、１６とゲート回路１２、１９を個別制御する制御信号発生器２１を備え、第１及び第２信号路で、両極性信号の整流、整流電圧の積分保持、積分保持値の微分、微分出力の保持、保持電圧の加算を行うことにより処理信号を出力する。 （もっと読む）

【課題】信号の位相を調整する精度を高める。
【解決手段】出力信号の位相を、指定された位相シフト量に応じて制御する信号発生器を提供する。信号発生器は、与えられる制御電圧の電圧値に応じた周波数の信号を生成し、出力信号として出力する電圧制御発振器と、出力信号を所定の分周比で分周した分周信号を生成する分周器と、分周信号と、与えられる基準信号との位相差に応じた電圧値の電圧を、制御電圧として出力する位相比較回路と、位相シフト量に応じて位相をシフトした基準信号を位相比較回路に入力する基準信号生成部と、出力信号に対して生成すべき位相シフト量から、基準信号生成部が基準信号に対して生成する位相シフト量を減じた位相シフト量に応じた電圧を、位相比較回路が出力する制御電圧に加算して、電圧制御発振器に入力させる加算電圧生成部とを備える。 （もっと読む）

【課題】ＰＤ出力から微分値を求めると、平均値が“０”の周期関数の微分の平均値はやはり“０”となり、上下バランスが崩れた位相誤差検出特性が得られない。
【解決手段】加算器４２０３の加算結果ＡＤＤである位相誤差絶対値を絶対値比較器４２０５でしきい値Ｖｔｈと比較し、当該位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とを不一致検出回路４２０８で比較する。そして、不一致のときにビットスリップが起きたと判断し、現時点でのＰＨＥＲＲ信号の極性を極性反転回路４２１０で反転し、最終的なＰＤ出力とすることで、上下バランスが崩れた位相誤差検出特性を実現する。 （もっと読む）

【課題】 所定の入力信号または出力信号について製造バラツキや電源電圧や温度変化の影響を少なくし、適切なタイミングでの動作を実現する位相調整回路装置を提供する。
【解決手段】 ２つの入力クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較回路２と位相差検出信号Ｓｆの電圧値に応じた周波数で発振する基準クロック信号Ｃ０を出力する電圧制御発振回路３を有する位相同期回路８、位相の異なる複数のクロック信号Ｃ６の１つを選択して位相調整用の参照クロック信号Ｃ３として出力する位相選択回路４、及び、第１入力クロック信号Ｃ１の信号レベルの変化タイミングを参照クロック信号Ｃ３の立ち上がりまたは立ち下がりタイミングに合わせる位相調整を行うフリップフロップ回路５を備え、位相調整後の第１入力クロック信号Ｃ４と基準クロック信号Ｃ０が外部回路を経由して得られる遅延クロック信号Ｃ２を位相比較回路２に入力する。 （もっと読む）

【課題】PLL回路の応答特性を調整可能にし、更に、リファレンスリーク（キャリアリーク）を低減する。
【解決手段】位相比較器５０内にパルス幅変更部７０を設け、外部からセレクト信号SL1，SL2によりセレクタ７３，７６を切り替えることにより、アップ信号UP又はダウン信号DNのパルス幅を変更させ、チャージポンプ回路８０の充電時間を調整することにより、PLL回路の反応特性を高める（不感帯を減少させる）。チャージポンプ回路８０内にセレクト部９０を設け、外部からセレクト信号SL1，SL2によりスイッチ９１〜９４を切り替えることにより、チャージ電流Icpによる出力電圧Vcpの持ち上がりによって起きるリファレンスリーク（キャリアリーク）を抑制し、これによってノイズ量を低減する。 （もっと読む）