【課題】ＰＶＴ変動による遅延制御回路の遅延量変動を正しく補正する。
【解決手段】互いに動作条件が異なる第１及び第２の遅延素子列１２１，１２２と、第１及び第２の遅延素子列１２１，１２２に同時に入力されたパルス信号Ｐの伝搬速度差を検出する検出回路１２３と、検出回路１２３による検出結果に基づいて選択信号ＳＥＬを生成する設定回路１２４とを備える。選択信号ＳＥＬは、基準信号を遅延させることによって動作タイミング信号を生成する遅延制御回路１３０に供給され、その遅延量は選択信号ＳＥＬによって調整される。これにより、ＰＶＴ変動を見越して遅延制御回路の遅延量を大きく設計しておく必要がなくなるため、パフォーマンスの低下を防止することが可能となる。 （もっと読む）

【解決手段】低電力非同期カウンタの設計技術。典型的な実施形態では、複数のフリップフロップのクロック入力及び信号出力が、非同期カウント構造を実現するように直列に連結される。複数のフリップフロップの信号出力は、参照信号の順次遅延されたバージョンによってサンプリングされる。更に、参照信号の順次遅延されたバージョンを生成する設計方法が開示される。典型的な実施形態では、非同期カウント技術は、デジタル位相ロックループ（ＤＰＬＬ）の高速カウンタに使用され得る。 （もっと読む）

【課題】 入力電圧を２値化する２値化回路を提供する。
【解決方法】 ２値化回路１０は、入力端子２０と第１出力端子２６と第２出力端子２８とピークホールド回路３０とボトムホールド回路４０と閾値演算回路５０と第１比較回路６０と第２比較回路７０と第１選択回路８０と第２選択回路９０と第３選択回路１００と第４選択回路１１０を備えている。第１選択回路８０は２値化信号を出力し、第２選択回路９０は遅れ２値化信号を出力する。ピークホールド回路３０は遅れ２値化信号に基づいてピーク電圧を減少させ、ボトムホールド回路４０は遅れ２値化信号に基づいてボトム電圧を増加させる。そのため、遅れ２値化信号を２値化信号に対して確実に遅延させることが可能となる。 （もっと読む）

【課題】ロック状態を維持したまま、発振周波数のVCO制御電圧特性を粗調整する。
【解決手段】VCO６３は、トランジスタを内蔵し、入力されたVCO制御電圧に対応する発振周波数を発生させ、LPF１３１a乃至１３１dは、VCO６３が内蔵するトランジスタのゲートに、予め決められた変化率でトランジスタのゲート電圧を変化させる入力電圧を入力し、VCO制御電圧に対する、発振周波数のVCO制御電圧特性を粗調整する。本発明は、例えばPLL回路やCDR回路に適用することができる。 （もっと読む）

【課題】 １／Ｎレート構成に対応可能な高精度な位相比較回路を得る。
【解決手段】それぞれ、Ｎ相クロック信号ＣＬＫの各クロック信号を、受信データ信号ＤＩＮの立ち上がりに同期してトラックホールドするＮ個のトラックホールド回路を備える。これらのＮ個のトラックホールド回路の出力から、受信データ信号ＤＩＮの立ち上がりエッジが、クロック信号ＣＬＫの立ち上がりエッジに位置しているクロック信号をトラックホールドしているもののみをセレクタで選択して、位相差信号として出力する。 （もっと読む）

【課題】Ｄ−ＦＦの内部遅延が無視できない高速動作時において位相比較回路の低消費電力化を実現する。
【解決手段】マスタースレーブマスター型Ｄ−ＦＦ１１は、第１のＭ−ＦＦ１１−１，Ｓ−ＦＦ１１−２および第２のＭ−ＦＦ１１−３が縦続接続され、入力ＮＲＺデータ信号をクロック信号に応答して識別し、Ｓ−ＦＦおよび第２のＭ−ＦＦから出力する。遅延回路４は、入力ＮＲＺデータ信号をＳ−ＦＦと同じ時間だけ遅延させる。第１のＥＸＯＲ回路７は遅延回路の出力とＳ−ＦＦの出力の排他的論理和演算を行ない、第２のＥＸＯＲ８はＳ−ＦＦの出力と第２のＭ−ＦＦの出力の排他的論理和演算を行なう。加算器９は第１のＥＸＯＲ回路の出力と第２のＥＸＯＲの反転出力を加算する。 （もっと読む）

【課題】
安定した周波数の出力信号を出力できるようにした位相同期回路及びその制御方法、通信装置を提供する。
【解決手段】
位相同期回路は、入力される制御電圧に応じた周波数の信号を出力信号として出力する電圧制御発振回路と、入力信号と電圧制御発振回路の出力信号との位相を比較する比較手段と、位相の比較に基づく電圧を異なるタイミングでそれぞれ保持する２つ以上のサンプル／ホールド回路と、２つ以上のサンプル／ホールド回路のいずれかを選択し、該選択したサンプル／ホールド回路からの出力を制御電圧として電圧制御発振回路に入力する切換手段と、入力信号の異常を検出する異常検出手段とを具備し、切換手段は、異常検出手段による異常の検出結果に基づいて２つ以上のサンプル／ホールド回路のいずれかの出力を選択する。 （もっと読む）

【課題】クロック信号の位相、デューティー比等の変動に対し耐性の強い、小型の半導体集積回路を提供する。
【解決手段】複数配設される回路部と、クロック信号の立ち上がりエッジから前記クロック信号を逓倍した周期の第１信号を生成する第１カウンタと、前記クロック信号の立ち下がりエッジから前記クロック信号を逓倍した周期の第２信号を生成する第２カウンタと、前記第１信号が転送される第１ラインと、前記第２信号が転送される第２ラインと、前記第１ライン及び前記第２ラインと接続され前記第１信号と前記第２信号との位相差から第３信号を生成し前記回路部に前記第３信号を出力する位相比較器と、を備え、前記位相比較器は、前記第１ライン及び前記第２ライン上に配設され且つ前記第１ライン及び前記第２ラインの末端と前記回路部との間に複数配設される。 （もっと読む）

【課題】遅延固定ループで反映される遅延の程度を測定して読み出し命令に反映することにより、ＣＡＳレイテンシに対応する最終出力イネーブル信号を生成することができる半導体メモリ装置を提供すること。
【解決手段】本発明の半導体メモリ装置は、遅延固定ループ３１０と、外部クロック信号に同期化したロック完了情報に応答して基準クロック信号とフィードバッククロック信号との間の遅延の程度を測定し、これを遅延測定値として出力する遅延及び遅延時間測定手段３３０と、外部クロック信号に同期化した読み出し命令情報を、基準クロック信号とＤＬＬクロック信号との間の遅延の程度に対応する分だけ遅延させ、遅延測定値及びＣＡＳレイテンシ情報に対応してＤＬＬクロック信号に同期化させ、最終出力イネーブル信号として生成する出力イネーブル信号生成手段３５０と、を備える。 （もっと読む）

【課題】クロスカップル構造を有する複数のバッファを備えて発振し、ＣＭＬレベルのクロック信号を生成することのできるリング発振器を提供し、また、基準位相クロック信号を補正して希望の周波数、及び互いに予め定められた位相差を有するマルチ位相クロック信号を生成することのできるマルチ位相クロック補正回路を提供する。
【解決手段】 本発明のリング発振器は、各々クロスカップル構造を有し、予め定められた電圧レベルのバイアス電圧が印加されて複数のクロック信号を生成するための複数のバッファ手段を備え、前記複数のクロック信号が、前記バイアス電圧に対応するスイング幅を有する。 （もっと読む）

【課題】親機、複数台の中継機、複数台の子機を備えた大規模なシステムで符号長が比較的長い同期信号を用いても、安定したＰＬＬの引き込みを実現可能とする。
【解決手段】このＰＬＬ制御装置では、ＴＩＭ抽出回路１０１は入力信号からタイミング成分を抽出し、ＶＣＸＯは供給される制御信号に基づき基準信号の位相及び／又は発振周波数を制御する。０次ＰＬＬ回路１０２はタイミング成分の位相差に基づき基準信号の発振周波数範囲を設定するための制御信号を出力し、１次ＰＬＬ回路１０３はタイミング成分の位相差に基づき基準信号の位相を制御するための制御信号を出力する。制御セレクタ１０５は、０次ＰＬＬ回路１０２又は１次ＰＬＬ回路１０３からの制御信号を順次切り替えてＶＣＸＯに供給する。 （もっと読む）

【課題】
記録媒体から再生される再生信号とクロック信号との位相差を正確に検出することが可能な位相検出装置、位相検出方法、該位相検出装置を備えた再生装置、再生方法を提供する。
【解決手段】
位相同期回路３９がリミット位相ディテクタ４１を備えるので、例えば図４に示すゼロクロスのタイミング（Ｃ）が検出されたとき（ＳＴ６０５でＹＥＳ）、クロックカウンタ４７によるカウント値と所定の値とを比較し（ＳＴ６０６）、カウント値が所定の値より小さいときに（ＳＴ６０６でＮＯ）Ｃから次のクロックの立ち上がりまでの間、位相カウンタ５１をイネブルでない状態とすることができる。つまり、リミット位相ディテクタ４１（の位相カウンタ５１）の出力を無効にすることができる。この結果、例えばノイズ等の影響を受け易い所定カウント値より小さいパルス幅のＲＦ信号（入力信号）に基づき位相エラー信号が求められることを防止することができる。 （もっと読む）

【課題】安定した高周波信号を発振する発振器および位相同期回路のループ帯域補正方法を実現する。
【解決手段】基準周波数の基準信号を発生する基準信号発生部と、前記基準信号とフィードバック信号との位相差に応じた電圧を出力する位相比較部と、前記位相比較部から出力された電圧が入力され、外部制御信号により、前記位相比較部から出力された電圧のゲインを調整するループフィルタと、前記ループフィルタによりゲインが調整された調整信号に応じた周波数の出力信号を発振する電圧制御発振部と、前記出力信号を分周した分周信号を前記フィードバック信号として前記位相比較部にフィードバックする分周部とを備える。 （もっと読む）

【課題】発振周波数を線形に近くかつきめ細やかに制御可能なデジタル制御発振器を提供する。
【解決手段】正相発振信号を出力する正端子２１３と、逆相発振信号を出力する負端子２１４と、センタータップ２１０とを有し、正端子とセンタータップとの間の任意の位置に第１の接点２１１を備え、負端子とセンタータップとの間の第１の接点に対応する位置に第２の接点２１２を備える差動インダクタ２００と、正端子と負端子との間に接続され、第１のデジタル制御コードによってキャパシタンスを２値に変化させる第１の可変キャパシタを複数含む第１の可変キャパシタバンク２２０と、第１の接点と第２の接点との間に接続され、第２のデジタル制御コードによってキャパシタンスを２値に変化させる第２の可変キャパシタを複数含む第２の可変キャパシタバンク２４０と、正端子と負端子との間に接続される負性抵抗２３０とを具備する （もっと読む）

【課題】クロック信号の同期エッジのタイミングと入力信号のエッジのタイミングが一致したときの誤動作を防止することができるリタイミング回路及び分周システムを提供することを課題とする。
【解決手段】第１及び第２のクロック端子に差動クロック信号を入力し、第１及び第２の入力端子に第１の差動信号を入力し、第１及び第２の出力端子から第２の差動信号を出力する第１のフリップフロップ回路（１０２）と、前記第２の差動信号を構成する第１及び第２の信号が同相になると同相検出信号を出力する同相検出回路（１０５）と、前記同相検出信号のカウント値をカウントするカウンタ（１０６）と、前記カウンタのカウンタ値に応じて前記第１のフリップフロップ回路の前記第１及び第２のクロック端子に入力する前記差動クロック信号の位相を切り換えるセレクタ（１０１）とを有することを特徴とするリタイミング回路が提供される。 （もっと読む）

【課題】ロックアップ時間を短縮すること。
【解決手段】ＰＬＬ回路２０の位相比較器２３は、基準信号ｆｒと比較信号ｆｐの位相を比較し、両信号ｆｒ，ｆｐの位相差に応じた信号を出力する。ループフィルタ２５は強誘電体容量Ｃ１を含み、位相比較器２３の出力信号に応じたチャージポンプ２４から出力される位相差電流ＩＰにより直流電圧を生成するとともに、その直流電圧を平滑化して制御電圧ＶＣを生成する。ＶＣＯ２６は、制御電圧ＶＣに応じた周波数の出力信号ｆｏを生成する。カウンタ３１は、入力信号ｆｉをカウントし、カウント値と第１の設定値，第２の設定値とを比較し、第１の期間、強誘電体容量Ｃ１を高電位電源ＶDDの電源線に接続し、第２の期間、強誘電体容量Ｃ１と低電位電源ＶSSの電源線を接続する。 （もっと読む）

入力信号から、低減されたスキューを有する１つまたはより多くの出力クロック信号を生成する回路が提供される。入力信号は、出力クロック信号の周波数とは異なった周波数を有するオリジナルクロックの遷移から導き出される遷移を有する。出力クロック信号の周波数は、入力信号についての周波数と、整数比との乗算からの積である。回路は、積算器と、小数位相検出器と、ループフィルタを含む。積算器は、数値的オフセット値を数値的位相値に周期的に追加する。出力クロック信号は、この数値的位相値から生成される。小数位相検出器は、数値的位相値から、入力信号の遷移の各々についてのそれぞれの数値的位相誤差を生成する。ループフィルタは、それぞれの数値的位相誤差のフィルタリングから数値的オフセット値を生成する。
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【課題】入力断検出部を位相比較器に内蔵することで位相比較器を実装するＰＬＬ回路の小型化を図る。
【解決手段】参照信号を入力すると共に、参照信号に基づく被参照信号を帰還入力し、これら入力した参照信号及び被参照信号の立ち上がりエッジを検出し、参照信号の立ち上がりエッジ及び被参照信号の立ち上がりエッジ間の位相差を検出する位相差検出部２１と、位相差検出部２１にて検出した位相差に基づき、位相差を小さくすべく、定電流出力動作を実行する定電流出力部２４と、被参照信号のエッジを検出した後、参照信号のエッジを検出する前に、被参照信号のエッジを再度検出した場合、参照信号の入力断として検出する入力断検出部２３とを有している。 （もっと読む）

【課題】 構成を簡易にしたタイミングリカバリー回路を提供する。
【解決手段】 クロック入力信号に対するデータ入力信号の位相差を検出して位相差信号を出力すると共に異常時に異常信号を出力する位相比較器１００と、ＶＣＸＯ１０９の制御電圧の中間値若しくはその付近の値の電圧が定電圧として供給され、平滑化された位相差信号と定電圧とを比較し、両信号の差分によりクロック入力信号に対するデータ入力信号の位相が進んでいる場合は位相を遅らせる制御電圧を、位相が遅れている場合は位相を進める制御電圧をＶＣＸＯ１０９に出力するオペアンプ１０５と、オペアンプ１０５の位相差信号が入力される端子とＶＣＸＯ１０９の入力端子との接続を制御し、異常信号によって接続をオンにするスイッチとを有するタイミングリカバリー回路である。 （もっと読む）

【課題】 データ信号とクロック信号がどのような位相差であっても位相差に応じたパルス幅の位相差信号を出力する。
【解決手段】 データ信号および反転した信号Ｙを入力し、反転した信号Ｙをデータ信号の遷移タイミングで保持して信号Ｘを出力する第１の保持手段と、クロック信号および信号Ｘを入力し、信号Ｘをクロック信号の遷移タイミングで保持して信号Ｙを出力する第２の保持手段と、信号Ｘおよび信号Ｙを入力し、その位相差に応じたパルス幅を有する位相差信号を生成し、データ信号とクロック信号の位相差に応じたパルス幅を有する位相差信号として出力する比較手段とを備える。 （もっと読む）