【課題】 信号の分周比を比較的少なくし、また位相雑音の増加も抑圧した上で微少な周波数変化した信号を生成するPLL回路を実現する。
【解決手段】 本発明は、所定の電圧を加減することにより出力周波数を制御する相関回路入力される電圧に応じて出力周波数が変化する電圧制御発振器と、電圧制御発振器の出力を分周する第１の分周回路と、外部から入力される基準周波数を分周する第２の分周回路と、第１の分周回路と前記第２の分周回路との出力の位相に応じたパルスを出力する位相比較器と、位相比較器の出力から低周波成分を抽出し、電圧制御発生器に入力するローパスフィルタとを有する。 （もっと読む）

【課題】別途、基準クロックなどを用意することなく、複数のクロック信号間の位相差が一定であるか否かを検証することができる位相差検証回路を得ることを目的とする。
【解決手段】ＡＮＤ回路１１−０〜１１−７からパルス信号＃０〜＃７が出力されている期間中、電荷を蓄積するキャパシタチャージ回路１３−０〜１３−７を設け、比較回路１４が、キャパシタチャージ回路１３−０〜１３−７により蓄積された電荷の充電量を示す電圧信号Ｖｏｕｔ＃０〜＃７を比較し、その電圧信号Ｖｏｕｔ＃０〜＃７が一致していれば、クロック信号＃０〜＃７間の位相差が一定であることを認定する。 （もっと読む）

【課題】位相比較器において、２つのフリップ・フロップの出力信号がリセットされるまでの遅延時間によって両出力信号に現れる余分な成分を取り除き、それによって生じる種々の問題を解決すること。
【解決手段】本発明の位相比較器は、比較対象の２つの入力信号が入力されて第１と第２の出力信号を出力する第１と第２のフリップ・フロップと、第１と第２の出力信号を論理積処理してリセット信号を出力する論理積処理回路と、論理積処理回路と同じ遅延時間を持ち第１遅延信号と第２遅延信号を出力する第１と第２の遅延手段と、第１遅延信号と第２遅延信号がそれぞれ入力されるとともにリセット信号によってリセットされて第３と第４の出力信号を出力する第３と第４のフリップ・フロップとを備え、位相が進んだ方の入力信号を遅延させた第１もしくは第２遅延信号が入力される第３もしくは第４のフリップ・フロップの出力信号に位相比較出力信号が出力さるように構成されている。 （もっと読む）

【課題】二信号間の検出位相差の範囲の拡大とともに連続的な位相差出力特性を実現することにある。
【解決手段】 位相差検出部（２４）を備えて二信号間（信号入力Ｉｎ１、Ｉｎ２）の位相差ＤＰを検出し、この検出位相差をオフセット値によりシフトして出力する。出力された検出位相差が所定の下限値（Ｐ_L ）以上、上限値（Ｐ_H ）以下の位相差範囲となるように、前記オフセット値が制御される。検出位相差のオフセット値によるシフトは、検出位相差にオフセット値の加算又は減算により行う。 （もっと読む）

【課題】デジタル位相比較器におけるスタートアップ時のキャリブレーションを不要とする。
【解決手段】基準信号を遅延させて遅延基準信号として出力し、遅延量に相当する時間差を有する遅延量信号を出力する手段と、遅延基準信号と発振器出力信号との時間差をデジタル値に変換し第１のデジタル値として出力する手段と、第１の時間量子化器で発生した時間残差を検出し、時間残差に応じた時間差を有する時間残差信号を出力する手段と、基準信号の状態に応じて時間残差信号を出力するか遅延量信号を出力するかを切り替える手段と、時間残差信号の時間差をデジタル値に変換して第２のデジタル値として出力し、遅延量信号の時間差をデジタル値に変換して第３のデジタル値として出力する手段と、第２のデジタル値および前記第３のデジタル値を用いて第１のデジタル値を補正することで小数位相を算出する手段と、を有する。 （もっと読む）

【課題】測定精度および分解能を向上させることができる時間デジタル変換器、時間デジタル変換方法及びガンマ線検出システムを提供すること。
【解決手段】時間デジタル変換器は、開始信号と停止信号との間の遅延時間に対応する第１の値を生成する第１遅延列回路を備える。時間デジタル変換器は、また、遅延開始信号と停止信号との間の遅延時間に対応する第２の値を生成する少なくとも一つの第２遅延列回路を備える。少なくとも一つの遅延素子は開始信号に所定の遅延を与えることにより遅延開始信号を生成し、合成回路は、第１の値および第２の値に基づく出力値を生成する。実施形態に係る時間デジタル変換器では、出力値は開始信号と停止信号との間の遅延時間に対応する。 （もっと読む）

【課題】充放電流を切り替えるスイッチを確実に動作させ、高速化に対応できチャージポンプ回路の機能を保持できる位相比較器およびクロックデータリカバリ回路を提供する。
【解決手段】入力データと第１のラッチ１１１のラッチデータの論理不一致を検出する第１の検出回路と、第１のラッチのラッチデータと第２のラッチ１１２のラッチデータの論理不一致を検出する第２の検出回路と、第１の検出回路および第２の検出回路の検出結果に応じて、電流を充電または放電を切り替えるための切替スイッチ機能を含むチャージポンプ回路と、を有し、第１の検出回路、第２の検出回路、およびチャージポンプ回路は、第１および第２の検出回路の論理不一致判定部とチャージポンプ回路の充放電流を切り替える切替スイッチとが複合化された検出回路複合型チャージポンプ回路１２０として形成されている。 （もっと読む）

【課題】信号の位相を高精度に調整可能な位相調整回路、検出装置及び電子機器等を提供すること。
【解決手段】位相調整回路は、位相主調整用のローパスフィルター２１０と、位相微調整用のハイパスフィルター２３０を含む。ローパスフィルター２１０は、周波数ｆｉｎの第１の信号が入力され、その周波数ｆｉｎにおける位相遅れ角度がＸ度（Ｘ≧０）となる周波数特性を有する。ハイパスフィルター２３０は、ローパスフィルター２１０からの出力信号ＬＱに基づく第２の信号ＧＱが入力され、周波数ｆｉｎにおける位相進み角度がＹ度（Ｙ≧０）となる周波数特性を有する。Ｙ度はＸ度よりも小さい値に設定される。 （もっと読む）

【課題】位相雑音特性の劣化を回避し消費電力を低減するデジタルＰＬＬ周波数シンセサイザを提供する。
【解決手段】デジタルＰＬＬ周波数シンセサイザ１０１において、ロック検出後に第１の発振信号位相情報から、前回の発振信号位相情報と位相差εとから推定部２０にて推定した第２の発振信号位相情報に切り替えることにより、通常状態（ロック状態）において誤差を持つ危険を抱えた第１の発振信号位相情報を使用せず、また、従来のリクロックのための高速動作するラッチ回路も不要とする。これにより、位相雑音特性の劣化を回避しつつ、従来に比べて消費電力を低減する。 （もっと読む）

【課題】Ｎ相から２Ｎ相に切り替わったときに位相関係が不適切にならないようにする。
【解決手段】多相クロック生成回路は，基準クロックに同期して０°，９０°の位相の中間クロックを生成する第１の分周器と，０°の中間クロックに同期して０°，９０°の位相の第１群の出力クロックを生成する第２の分周器と，９０°の中間クロックに同期して４５°，１３５°の位相の第２群の出力クロックを生成する第３の分周器と，第１の分周器と第３の分周器との間に設けられ，切替信号に応じて，９０°の中間クロックまたは固定値のいずれかを第３の分周器に供給するセレクタとを有する。さらに，切替信号が２Ｎ相モードのときに，第１群の出力クロックと第２群の出力クロックの位相関係にエラーがあるか否かを検出するエラー検出回路と，エラー検出回路がエラーを検出したときに基準クロックと非同期のタイミングで２Ｎ相モードの切替信号をセレクタに出力する再リセット回路とを有する。 （もっと読む）

【課題】基準クロックの周波数を低くして消費電力を抑制することのできる位相同期回路を提供する。
【解決手段】第１の位相比較器と第２の位相比較器とに、それぞれ帰還クロックの少なくとも１周期分異なる位相差をつけた分周クロックを入力して基準クロックとの位相比較を行い、受信信号と帰還クロックとの位相比較の結果で第１と第２の位相比較器の出力の重みづけを行い、重みづけされた出力により帰還クロックの位相調節を行う。 （もっと読む）

【課題】ＴＤＣ（Ｔｉｍｅ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）の回路規模を拡張することなく、デスキュー用途に用いることが可能であるＡＤＰＬＬの構成の提供。
【解決手段】ＤＣＯ１９と、ＦＲＥＦを分周するＭＤＩＶ１１と、ＤＣＯの出力ＦＯを分周するＰＤＩＶ２０と、ＰＤＩＶの出力ＦＯＵＴを分周するＮＤＩＶ１２と、ＭＤＩＶの出力信号ＦＲとＤＣＯの出力ＦＯの位相差を測定するＴＤＣ１３と、ＮＤＩＶの出力ＦＤとＦＯの位相差を測定するＴＤＣ１４と、ＦＲでＦＯをサンプルするＦＦ１５と、ＦＲとＦＤのうち位相が先行するパルスと次のパルスのエッジの期間、ＦＯをカウントするＣＯＮＴ１７と、ＴＤＣ１３、１４、ＦＦ１５の出力を入力し、カウンタの出力を受け、ＦＲとＦＤの位相差を演算するＰＥＲＲ１６と、ＰＥＲＲの出力を入力し、フィルタ処理した信号をＤＣＯに供給するＤＦＩＬ１８を備える。 （もっと読む）

【課題】必要な特性を満たしつつ、回路構成を簡素化し、省面積化を可能とするデジタルＰＬＬの提供。
【解決手段】リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差を検出するＴＤＣ１０１、ＦＤとＦＲの進み遅れを出力するＦＦ１０３、位相誤差演算器１０２、位相誤差（ＰＥＲＲ）を平滑化するデジタルフィルタ１０４、出力クロック信号ＦＯを出力するＤＣＯ１０５、ＦＯを分周したＦＤを出力するＮ分周器１０６、Ｎ分周器１０６内のカウンタ値をＦＲに応答してサンプルするレジスタ１０７を備え、ＴＤＣ１０１は、位相差検出測定範囲がＦＯの１周期以内とされ、ＦＲとＦＤの位相差をＦＯの１周期に換算した小数で出力し、位相誤差演算器１０２は、ＦＤとＦＲの位相差が、ＦＯの周期の整数倍以上のときは、レジスタ１０７出力と符号情報ｓｉｇｎから、ＦＯの１周期内のときは、ＴＤＣの出力と符号情報ｓｉｇｎからＰＥＲＲを演算出力する。 （もっと読む）

【課題】 回路規模を増加することなく、ＰＬＬ回路の精度を向上する。
【解決手段】 時間計測回路は、基準クロックの遷移エッジが現れてから、出力クロックの遷移エッジが２回現れるまでの時間間隔をカウント値として計測する。位相差正規化回路は、計測された時間間隔を出力クロックのクロック数で表される微少位相差に正規化する。また、位相差正規化回路は、ＰＬＬ回路のロック後に、”１”または”２”を示す微少位相差が連続して現れるときに、”１”と”２”がランダムに現れるまで正規化係数を徐々にずらす。演算回路は、出力クロックの積算値から微少位相差の値を引いた値を、周波数制御語の積算値から差し引いて、基準クロックと出力クロックの位相差を示す位相差信号を生成する。発振回路は、基準クロックと出力クロックの位相を合わせるために、位相差信号に基づいて出力クロック信号の周波数を変更する。 （もっと読む）

【課題】デッドタイム補償前のＰＷＭゲート指令とデッドタイム補償後の相電圧出力との誤差（位相差）を低減することで遅延誤差ＴＤＬＹを短縮する。
【解決手段】デッドタイム補償部３０は、ＰＷＭゲート指令Ｇａｔｅ＿ＵとＰＷＭ出力Ｖｃｅ＿Ｕとの位相差に応じて求めるデッドタイム補償分Ｖｃｍｐ＿ＵでＰＷＭ電圧指令Ｖｃｍｄ＿Ｕの電圧値を増減し、この補償後のＰＷＭ電圧指令Ｖｃｍｄ＿Ｕ’をＰＷＭ波形発生部２０でＰＷＭゲート指令に変換することで、デッドタイム補償前のＰＷＭゲート指令とデッドタイム補償後の相電圧出力との誤差（位相差）を低減する。 （もっと読む）

【課題】ロックアップタイムを短くすることのできるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。また、クロック発生回路１は、Ｈレベルのロック信号ＬＯＣＫが出力されるまでは基準クロックＲＣＬＫを出力クロックＣＬＫとして選択し、Ｈレベルのロック信号の出力に応答して変調クロックＳＣＬＫを選択するセレクタ５０を含む。 （もっと読む）

【課題】位相差情報をデジタル値で出力するデジタルＰＬＬにおいて、消費電力を抑えたデジタルＰＬＬを提供することにある。
【解決手段】デジタルＰＬＬ１００は、発振器１０、整数位相算出部２０、小数位相算出部３０、位相差算出部４０、位相差変化量モニタ部５０、および発振器制御部６０を有する。ＰＬＬにおいては発振器の出力周波数が、分周比により設定された所望の周波数に近づく、即ちロック状態に近づくにつれ位相差の変化量は減少していくことから、位相差変化量モニタ部５０にて位相差の変化量をモニタし、変化量が整数位相算出部２０の１ＬＳＢ未満である「１」未満になった時点で整数位相算出部２０におけるカウンタ動作を停止する。 （もっと読む）

【課題】消費電力を低減し、かつ回路面積も小さい位相調整回路を提供すること
【解決手段】位相調整回路１００は、複数の遅延素子回路１２１〜１２４をリング状に結合したＶＣＯ１２０を有するＰＬＬ発振回路１００を備える。また位相調整回路１００は遅延素子回路を所望の遅延量に応じた数（１２５〜１２７）だけ有し、入力信号に前記所望の遅延量を与える位相遅延回路２００、２１０を備える。ＰＬＬ発振回路１００は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をＶＣＯ１２０において生成する。ＰＬＬ発振回路１００は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路１２１〜１２４、及び遅延素子回路１２５〜１２７の各々に対して入力する。 （もっと読む）

【課題】分周クロック信号とクロック信号との位相関係を適応的に制御可能な集積回路を提供する。
【解決手段】集積回路は、第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、第１のクロック信号が伝搬する第１の信号伝搬経路と、第２のクロック信号が伝搬する第２の信号伝搬経路と、第１の信号伝搬経路を伝搬後の第１のクロック信号に第２の信号伝搬経路を伝搬後の第２のクロック信号を少なくとも２回掛け合わせることにより出力信号を生成するミキサ回路と、ミキサ回路の出力信号の直流成分を検出する直流検出回路と、直流検出回路が検出した直流成分に応じて第１の信号伝搬経路及び第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路とを含む。 （もっと読む）

【課題】デジタル制御発振器の出力と参照信号とが非同期であっても、安定したＰＬＬ動作を確立できる局部発振器を提供することを目的とする。
【解決手段】デジタル制御発振器の発振信号と前記参照信号との位相差を発振器分数位相として出力し、また、前記発振信号の位相が、前記参照信号の位相に対して、前記発振信号の半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報を出力する時間デジタル変換器と、｜前記補整情報−予測位相情報｜＞｜前記補整情報＋前記第１位相情報−前記予測位相情報｜の場合に、前記第１位相情報に前記補整情報を加算したものを第２位相情報として出力し、｜補整情報−発振器予測位相｜＞｜補整情報＋第１位相情報−発振器予測位相｜でない場合に、前記第１位相情報を第２位相情報として出力する補正部と、を備えている。 （もっと読む）