【課題】 データ信号とクロック信号がどのような位相差であっても位相差に応じたパルス幅の位相差信号を出力する。
【解決手段】 データ信号および反転した信号Ｙを入力し、反転した信号Ｙをデータ信号の遷移タイミングで保持して信号Ｘを出力する第１の保持手段と、クロック信号および信号Ｘを入力し、信号Ｘをクロック信号の遷移タイミングで保持して信号Ｙを出力する第２の保持手段と、信号Ｘおよび信号Ｙを入力し、その位相差に応じたパルス幅を有する位相差信号を生成し、データ信号とクロック信号の位相差に応じたパルス幅を有する位相差信号として出力する比較手段とを備える。 （もっと読む）

位相デジタル変換器と、完全デジタル位相ロックループと、完全デジタル位相ロックループを有する装置とについて、本明細書で説明する。位相デジタル変換器は、時間デジタル変換器を駆動する位相周波数変換器を含む。時間デジタル変換器は、位相周波数変換器によって出力された位相差の絶対値と符号とを判断する。時間デジタル変換器は、タップ付き遅延線とループフィードバックカウンタとを利用して、ループ追跡プロセスによくある小さいタイミング差およびループ収集プロセスによくある大きいタイミング差の測定を可能にする。タップ付き遅延線は、基準期間の部分の測定を可能にし、基準クロックの速度に関する要件を低減することによって位相デジタル変換器のより低電力の動作を可能にする。
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【課題】０と１の出現確率が異なるデータ信号のデューティサイクルの歪みを補正する。
【解決手段】位相検出回路２１は、０と１の出現確率が異なるデータ信号の位相の進みおよび遅れを検出する。AND回路４３はデータ信号の立ち上がりを検出し、AND回路４４は立ち下がりを検出する。＋DCD検出回路４５は、位相検出回路２１とAND回路４３および４４の検出結果に基づいて、デューティサイクルのプラス側の歪みを検出し、−DCD検出回路４６は、デューティサイクルのマイナス側の歪みを検出する。デューティ調整回路１２は、＋DCD検出回路４５と−DCD検出回路４６の検出結果に基づいて、デューティサイクルを調整することにより、デューティサイクルの歪みを補正する。本発明は、例えば、データ信号を受信する受信装置に適用することができる。 （もっと読む）

【課題】大きな回路規模を必要とすることなく、有理数分周した出力クロック信号のサイクル時間変動を抑制するとともに、分周時に出力クロック信号の位相を調整する。
【解決手段】クロック選択制御回路１００により、入力クロック信号のサイクルごとに、分周比に応じた一定サイクル時間を有する基準分周クロック信号と入力クロック信号との位相関係を示す位相計算値１１１を計算するとともに、位相調整信号に応じてその値を増減し、この位相計算値１１１に基づいて、出力動作のうち、基準分周クロック信号の位相と近いクロック信号を生成するための出力動作を指示する制御信号１０２，１０３を生成する。クロック選択回路１０１により、制御信号１０２，１０３に基づいて、入力クロック信号のクロックパルスをそのまま非反転で出力するか、反転して出力するか、マスクして出力しないか、のいずれかの出力動作を選択して実行することにより、出力クロック信号を生成する。 （もっと読む）

【課題】大きな位相ずれにも対応可能な位相調整回路を提供する。
【解決手段】基準となるクロック信号ＣＬＫｅに同期して与えられる画像データＤＡＴＡｅとデータイネーブル信号ＤＥｅは、このクロック信号ＣＬＫｅで動作するＦＦ３１，３３，３８，４０で２クロック分遅延され、画像データＤＴｅと共通のデータイネーブル信号ＤＥとして出力される。位相調整の対象となるクロック信号ＣＬＫｏに同期して与えられる連続する２つの画像データＤＡＴＡｏは、それぞれＦＦ３４，３５によって２クロック周期の間保持される。ＦＦ３４，３５の保持データは、セレクタ３７によっていずれか一方が選択出力され、基準となるクロック信号ＣＬＫｅのタイミングでＦＦ３９に保持されて画像データＤＴｏとして出力される。これにより、位相のずれがクロック周期よりも小さければ、２系統の画像データは同位相になるように位相調整ができる。 （もっと読む）

【解決手段】 時間ディジタル・コンバータ（ＴＤＣ）がサブ・インバータ遅延分解能でサンプリングすることを可能にするための手法が開示されている。一実施形態では、ＴＤＣ中の差動型Ｄ−Ｑフリップフロップへの入力は、シングルエンド型信号、およびこの信号の遅延された形態および反転された形態に接続されてこの信号の時間補間を可能にする。さらに、ＴＤＣ中の第１遅延ラインおよび相補な遅延ラインの負荷の平衡を保つための手法が開示されている。 （もっと読む）

【課題】不感帯が少なく高速安定動作が可能なフリップフロップ回路を提供すること。
【解決手段】本発明は、データ信号Ｄと、立ち上がり遅延クロック信号ＣＫｄとを入力し、データ信号Ｄの立ち下がりと立ち上がり遅延クロック信号ＣＫｄの立ち下がりとによって内部ノードＮＣの信号を立ち上げる第１のラッチ回路Ｌ１と、内部ノードＮＣの信号とクロック信号ＣＫとを入力し、内部ノードＮＣの信号が立ち上がっている状態でクロック信号ＣＫが立ち下がるタイミングにより内部ノードＸの信号を立ち下げる第２のラッチ回路Ｌ２と、内部ノードＸの信号とクロック信号ＣＫとを入力し、クロック信号ＣＫが立ち上がっている状態でのデータ信号Ｄを保持する出力信号を生成するための第３のラッチ回路Ｌ３と、内部ノードＮＣの信号を立ち上がり遅延クロック信号ＣＫｄによってプルダウンさせるプルダウン回路ＰＤとを備えるフリップフロップ回路である。 （もっと読む）

【課題】クロック同期システムに用いる位相比較器として、次段のカウンタに影響を与えることなく、クロックの同期がとれた際に確実にロックをかけること。
【解決手段】本発明は、基準クロックの位相に対する比較クロックの位相のずれを検出する第１の位相比較部Ｋ１ａと、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での両クロックの位相のずれを検出する第２の位相比較部Ｋ１ｂと、第１の位相比較部Ｋ１ａの出力と第２の位相比較部Ｋ１ｂの出力との論理積を位相ずれの検出結果として出力する論理積部ＡＮＤ１とを備える （もっと読む）

【課題】被測定信号の位相を、基準信号の位相に精度よく合わせることができる位相調整回路を提供する。
【解決手段】被測定信号の位相を調整する位相調整回路であって、トリガ信号を生成するトリガ発生部と、基準信号を受け取り、共通の前記トリガ信号のタイミングで、被測定信号および基準信号を測定し、被測定信号および基準信号のそれぞれの信号レベルの差分に応じた測定結果を出力するレベル比較部と、レベル比較部が出力する信号レベルの差分が略零となるように、被測定信号の位相を調整する信号位相調整部とを備える位相調整回路を提供する。 （もっと読む）

【課題】２つの信号の位相比較結果を確実に保持できる位相比較器を提供する。
【解決手段】２つの信号ＣＭＰ、ＲＥＦの位相を比較して、その位相関係を出力する比較部１０と、比較部より出力される位相比較結果を入力信号として受信し信号ＯＵＴとして出力するホールド回路３０と、比較部の出力に基づいて位相比較結果が確定したか否かを判定し、位相比較結果が確定したと判定した場合にホールド信号Ｃを出力するホールド信号生成部２０とを備え、ホールド回路は、ホールド信号が出力されている期間は前記入力信号を保持するようにして、比較部による位相比較結果が確定する前に状態が保持されることを防止し、位相比較結果を確実に保持できるようにする。 （もっと読む）

【課題】ハイブリッド制御方式ＰＬＬ回路の定常状態における位相ジッタを低減する。
【解決手段】ハイブリッド制御方式ＰＬＬ回路内の位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨが頻繁に変化しているか否かを判定する定常状態検出回路ＣＯＮＶ＿ＤＥＴを設け、位相比較回路の出力Ｓ＿ＰＨが暫く変化していない時は定常状態に達していないと判定し、頻繁に変化している時は定常状態に達したと判定し、その判定結果に基づいて、電圧制御発振回路ＶＣＯの発振周波数をデジタル制御信号Ｓ＿ＤＧによって制御する制御幅を変更し、もしくは（および）、アナログ制御信号Ｓ＿ＡＧを変化させる頻度を変更する。これにより、定常状態に達する前の収束性を損なうことなく、定常状態に達した後のデジタル制御信号による発振周波数の制御幅を小さくできる。よって、定常状態における位相ジッタを低減できる。 （もっと読む）

システムは、メモリコントローラおよび直列接続されている複数の半導体デバイスを備える。各デバイスはデータを格納する。コントローラは、デバイスの動作を同期させるクロックを供給する。各デバイスは、イネーブル信号によって選択的にイネーブルまたはディセーブルされるPLLを備える。選択デバイスのPLLはイネーブル信号によってイネーブルされ、他のデバイスはディセーブルされる。イネーブルされたPLLは、90°の倍数の位相シフトで複数の再生クロックを供給する。データ転送は、再生クロックのうちの1つのクロックと同期する。ディセーブルされたPLLのデバイス内で、データ転送は入力クロックと同期する。イネーブルおよびディセーブルされたPLLにより、各デバイスはソース同期クロッキングおよび共通同期クロッキングを行う。最後のデバイスのデバイス識別子の最下位ビットがクロック整列を決定する。
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【課題】本発明は、コストアップや電力損失を招くことなく、プッシュプル回路の出力短絡を検出することが可能な短絡検出回路を提供することを目的とする。
【解決手段】本発明に係る短絡検出回路は、パルス信号Ｖｘと同期したダミーパルス信号Ｖｙを生成し、両信号間に所定の位相差が生じているか否かに応じて、ＯＵＴ１Ｐ端子の短絡検出を行う構成とされている。 （もっと読む）

【課題】電圧−周波数変換方式のＡ−Ｄ変換装置の精度を向上する。
【解決手段】２つの等価な鋸波発生回路１８Ａおよび１８Ｂと、その２つの鋸波発生回路１８Ａおよび１８Ｂを交互に切り替えるスイッチ回路１９と、を含む電圧制御型発振器２４を有する、電圧−周波数変換回路を備える。好ましくは、第１の周期の周期信号を出力する第１の電圧制御型発振器と、第１の周期と異なり、かつ第１の周期と一定の比を保つ第２の周期の周期信号を出力する第２の電圧制御型発振器とを備え、サンプリング周期内に含まれる第１の周期信号の波数に基づいて、入力であるアナログ信号に対応するディジタル信号の上位ビットを算出し、サンプリング信号の活性化時点から第１および第２の周期信号の位相が一致する時点までの間に含まれる周期信号の波数に基づいて、デジタル信号の下位ビットを算出する。 （もっと読む）

【課題】入力データとデータストローブクロックのタイミングにより自動的にデータ入力ストローブ信号の発生タイミングをチューニングする半導体記憶装置を提供する。
【解決手段】入力データとデータストローブクロックの入力タイミングによりデータ入力ストローブ信号の発生タイミングをチューニングする内部チューニング手段と、前記データ入力ストローブ信号に応答して、複数のデータをグローバルラインに伝送するデータ入力センスアンプとを含む。 （もっと読む）

【課題】回路構成が簡素化され、低消費電力化され集積回路化する上で有利な構成の回路を得る。
【解決手段】第１クロックが各クロック入力端に与えられる複数段のフリップフロップ回路（Ｑ１−Ｑ７）と、第２クロックが入力される直列接続された複数段の遅延素子（Ｄ１−Ｄ６）と、前記複数段の遅延素子の出力をそれぞれ、前記複数段のフリップフロップ回路の各データ入力端に与える接続部（Ｌ１−Ｌ７）と、前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて変化する制御信号を得る信号生成回路（１６３）と、前記信号生成回路からの制御信号に応じて、前記第１若しくは第２クロックを相調整する位相調整信号を出力する位相調整信号出力部（１６４）を有する。 （もっと読む）

【課題】逓倍クロック信号の基準クロック信号に対する同期ずれを補正することができるクロック信号出力回路を提供する。
【解決手段】位相誤差補正回路１２は、基準クロック信号ＰＲＥＦと逓倍クロック信号ＰＯＵＴとの位相差を検出し、その位相差に応じて、逓倍クロック信号ＰＯＵＲの出力位相を基準クロック信号ＰＲＥＦに同期させる補正を、１制御周期の間に複数回実行する。 （もっと読む）

【課題】キャリブレーション中であってもデータ受信を可能とする。
【解決手段】本発明は、位相のずれた第１クロック及び第２クロックを含む多相クロックが入力されるオーバーサンプリング型ＣＤＲであって、入力信号及びクロックが入力され、クロックのタイミングに合わせて入力信号を取り込んで出力信号を出力する第１差動対及び第２差動対と、第１差動対がキャリブレーション時に第１クロックを第２差動対に出力するクロックセレクタと、を備え、第１差動対は、クロックとして第１クロックが入力されると、第１クロックのタイミングに合わせて入力信号を取り込んで前記出力信号として第１データ出力信号を出力し、第２差動対は、クロックとして第１クロックが入力されると、第１クロックのタイミングに合わせて入力信号を取り込んで出力信号として第１データ出力信号を出力するものである。 （もっと読む）

本発明は、注入ロック発振器（１９）と、デジタル位相検出器（２６）を有する位相制御ループ（２５）とを備えた、ベースバンドシリアル信号からクロックを抽出する装置に関する。発振器（１９）はその周波数の値を制御するデジタル制御入力部（２４）を備え、位相制御ループ（２５）は、デジタル位相検出器（２６）から供給されるデジタル信号の相対値を累算し、発振器（１９）用のデジタル形態の制御信号を渡す、カウント回路（３０、３５）を備える。
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【課題】２つの信号の進み遅れに関係なく、遷移タイミングの差を測定することができる位相差計測回路を提供する。
【解決手段】ＥＸＯＲ１１により、デジタル信号Ｓ１，Ｓ２の位相差に対応したパルス幅の信号Ｓ３が出力される。信号Ｓ３は、インバータ１２で反転された信号Ｓ４と共にセレクタ１３に与えられ、選択信号ＳＥＬに従っていずれか一方が選択され、ゲート制御用の信号Ｓ５としてＡＤＮ１４に与えられる。ＡＮＤ１４には連続したクロック信号ＣＬＫが与えられており、信号Ｓ５でゲート制御されたクロック信号ＣＬＫが、信号Ｓ６としてカウンタ１５に与えられる。カウンタ１５は、信号Ｓ６のパルス数をカウントし、カウント値ＣＮＴを出力する。選択信号で信号Ｓ３，Ｓ４を選択することにより、デジタル信号Ｓ１，Ｓ２の進み遅れに関係なく、遷移タイミングの差を測定できる。 （もっと読む）