信号再生回路向け位相比較回路及び信号再生回路向け位相比較回路を備える光通信装置
【課題】 1/Nレート構成に対応可能な高精度な位相比較回路を得る。
【解決手段】それぞれ、N相クロック信号CLKの各クロック信号を、受信データ信号DINの立ち上がりに同期してトラックホールドするN個のトラックホールド回路を備える。これらのN個のトラックホールド回路の出力から、受信データ信号DINの立ち上がりエッジが、クロック信号CLKの立ち上がりエッジに位置しているクロック信号をトラックホールドしているもののみをセレクタで選択して、位相差信号として出力する。
【解決手段】それぞれ、N相クロック信号CLKの各クロック信号を、受信データ信号DINの立ち上がりに同期してトラックホールドするN個のトラックホールド回路を備える。これらのN個のトラックホールド回路の出力から、受信データ信号DINの立ち上がりエッジが、クロック信号CLKの立ち上がりエッジに位置しているクロック信号をトラックホールドしているもののみをセレクタで選択して、位相差信号として出力する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は位相比較回路に関し、特に、クロックデータリカバリ(CDR:Clock and Data Recovery)回路内の位相比較器に適用して有益な技術に関するものである。
【背景技術】
【0002】
近年、チップ間のデータ伝送に要求される帯域幅が急激に増加している。これに対応するために、従来の複数のデータおよびクロック信号を併走して伝送するパラレル伝送方式から、信号線間のスキューの影響を排除できるシリアル伝送方式が広く用いられている。シリアル伝送方式では、クロックをデータに埋め込んで1本の信号線で送信し、受信側に置かれるクロックデータリカバリ(CDR:Clock and Data Recovery)回路で、クロックとデータを再生する。
【0003】
図10は、非特許文献1で開示されたトラックホールド式の位相比較器を用いたCDRの概略構成を示した図である。符号判定器1001は、受信データ信号DIN102を、電圧制御発振器(VCO)1005で生成した再生クロックCLK103に同期して符号判定し、再生データDOUT1002を出力する。一方、位相比較器101は、再生クロックCLKと受信データ信号DINとの位相を比較し、再生クロックCLKと受信データ信号DINとの位相差に応じた位相差信号104を出力する。ローパスフィルタ1003は、位相差信号104を時間的に平均化してVCOの発振周波数制御電圧1004を出力する。すなわち、再生クロックCLKの位相が受信データ信号DINの位相よりも平均的に遅ければ発振周波数を高め、逆に、再生クロックCLKの位相が受信データ信号DINの位相よりも平均的に早ければ発振周波数を低くする。この結果、再生クロックCLKと受信データ信号DINとの位相が揃うため、符号判定器1001が正しく符号判定することが可能となる。
【0004】
図11は、図10に示したトラックホールド方式位相比較回路101の構成を示すものであり、(a)はその主要部の構成例を示す概略図、(b)はその動作の一例を示すタイミングチャートである。図11(a)に示すようにトラックホールド方式位相比較回路101は、トラックホールド回路1101で構成されており、受信データ信号DINの立ち上がりエッジに同期して再生クロックCLKをトラックホールドし、位相差信号として出力する。図11(b)に示すように、再生クロックCLKは、有限な立ち上がり/立ち下がり時間をもつ電圧波形である。そのため、受信データ信号DINの立ち上がりエッジに同期して再生クロックCLKをトラックホールドすることで、受信データ信号DINと再生クロックCLKとの位相差が電圧に変換されて出力される。なお、図11では、受信データ信号DINの立ち上がりエッジに同期するトラックホールド回路のみの構成であるが、さらに受信データ信号DINの立ち下がりエッジに同期するトラックホールド回路を追加して、DINの立ち上がりと立ち下がりの両方のエッジについて、再生クロックCLKと位相比較を行うことも一般的に行われている。
【0005】
ところで、CDRを構成するにあたっては、クロックCLKの周波数をシンボルレートの1/2にして,クロックCLKの立ち上がりと立ち下がりの両方のエッジに同期して受信データ信号DINを判定するハーフレート構成,あるいは,周波数をシンボルレートの1/NとしN相のクロックCLKを用いる1/Nレート構成を用いることがある。図12に,図11に示した非特許文献1で開示されているトラックホールド方式の位相比較回路をハーフレート構成で使用した場合のタイミングチャートを示す。クロックCLKの周波数が受信データ信号DINのシンボルレートの1/2であるため、受信データ信号DINの立ち上がりエッジが、クロックCLKの立ち上がりに位置するか、クロックCLKの立ち下がりに位置するかに応じて,高低2種類の値が出力される。すなわち、図11に示した非特許文献1で開示されているトラックホールド方式の位相比較回路は,ハーフレート構成に使用すると,たとえ受信データ信号DINとクロックCLKとの位相差が同じであっても高低2種類の位相差信号を出力する可能性があり,位相比較回路としての用を為さない。
【0006】
図13は,この問題に対処するために,特許文献1で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路の構成を示した図である。図13に示したトラックホールド方式の位相比較回路は,トラックホールド回路1101に加えて,識別回路1301と極性反転回路1302とを備える。識別回路は,受信データ信号DINの立ち上がりエッジが,クロックCLKの立ち上がりに位置するか,あるいは,クロックCLKの立ち下がりに位置するか,を識別する。極性反転回路1302は,受信データ信号DINの立ち上がりエッジがクロックCLKの立ち上がりに位置する場合には,トラックホールド回路1101の出力をそのまま位相差信号104として出力し,受信データ信号DINの立ち上がりエッジがクロックCLKの立ち下がりに位置する場合には,トラックホールド回路1101の出力の極性を反転させて位相差信号として出力する。この結果,ハーフレート構成において,受信データ信号DINの立ち上がりエッジが,クロックCLKの立ち上がりに位置するか,クロックCLKの立ち下がりに位置するかに関わらず,正しい位相差信号を出力することが可能となる。
【0007】
さらに、図13に示した特許文献1で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路を用いる装置としては、データ通信装置内において、比較的低速な上位層のデジタルの信号と高速なシリアル信号(アナログ波形)との間の変換を行うSerDes中のCDR回路に組み込まれて使用される。
【0008】
【非特許文献1】A. Pottbacker他「A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8Gb/s」(IEEE Journal of Solid-State Circuits, Vol. 27, No. 12, pp 1747-1751, 1992
【特許文献1】特開2007−267005号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
図13に示した特許文献1で開示された、従来のハーフレート構成対応のトラックホールド方式の位相比較回路は,アナログ値であるトラックホールド回路1101の出力電圧の極性を,極性反転回路1302で反転させることが必要である。
【0010】
しかしながら,アナログ電圧値を精度よく極性反転させることは困難であり,位相差信号104に,極性反転回路に起因する誤差が発生するという問題がある。これを避けるためには,全ての信号および回路を差動構成として,極性反転回路をスイッチによる配線のつなぎかえによって実現することが考えられる。しかしながら,差動構成には回路規模と消費電力が大きいという問題点がある。
また、図13に示した特許文献1で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路は、受信データ信号DINの立ち上がりエッジが、クロック信号CLKの立ち上がりあるいは立ち下がりのどちらかに位置すること前提としている。ところが、CLKがシンボルレートの1/Nである1/Nレート構成においては、受信データ信号DINの立ち上がりエッジが、1つのクロック信号に対しては、立ち上がりエッジあるいは立ち下がりエッジのどちらにも位置しないことがある。したがって、図13に示した特許文献1で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路は、1/Nレート構成に使用することができないという問題がある。
【0011】
以上のように、従来のハーフレート構成対応のトラックホールド方式の位相比較回路は、極性反転回路を省電力で精度よく実現することが困難であると共に、1/Nレート構成に使用することができないという問題点があった。
【0012】
さらに、図13に示した特許文献1で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路は、通信装置内において、比較的低速な上位層のデジタルの信号と高速なシリアル信号(アナログ波形)との間の変換を行うSerDes中のCDR回路に組み込まれて使用されることが考えられる。このような場合、周期が1シンボル時間のN倍であるN相クロック信号を用いる1/Nレート構成のCDR回路においては、極性反転等のアナログ電圧値をアナログ値のまま演算する回路ブロックを必要とするため、通信装置を安価で生産すること、及び通信装置の省電力化が難しいという問題がある。本発明は、前記のような課題を解決するためになされたもので、ハーフレートあるいは1/Nレート構成対応のトラックホールド方式の位相比較回路を、省電力で精度よく実現することを目的の一つとする。また、ハーフレートあるいは1/Nレート構成対応のトラックホールド方式の位相比較回路を組み込んだCDR回路をSerDes中に用いる通信装置の安価な生産、及び省電力化を実現することを目的の一つとする。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
本発明の一側面では、入力信号とクロック信号との位相差を出力する位相比較回路において、前記クロック信号は、Nを2以上の整数として、周期が前記入力信号又は前記入力信号の反転信号のいずれか一方のN倍であり、互いに1/N周期ずつ位相のずれたN個のクロック信号で構成され、前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジと、前記N個のクロック信号のそれぞれと、の間の各位相差に関する信号を出力する位相比較手段と、前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相が0もしくはπの偶数倍に最も近い第一のクロック信号、又は前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相がπの奇数倍に最も近い第二のクロック信号、のいずれか一方を前記N個のクロック信号の中から識別する識別信号を出力する識別信号出力手段と、前記入力信号又は前記入力信号の反転信号のいずれか一方の立ち上がりエッジと、前記第一のクロック信号又は前記第二のクロック信号のいずれか一方、との間の位相差に関する信号を、前記位相比較手段が出力する前記各位相差に関する信号の中から前記識別信号に基づいて選択する信号選択手段と、を備えることを特徴とする位相比較回路である。また、本発明の他の側面では、光ネットワーク網から受信する光入力信号を電気信号に変換する第一の変換回路と、前記第一の変換回路が出力する前記電気信号をアナログ信号からデジタル信号に変換する第二の変換回路と、前記第二の変換回路が出力する前記デジタル信号の論理処理を行う論理回路と、を有する光通信装置であって、Nを2以上の整数として、前記第二の変換回路は、周期が前記電気信号又は前記電気信号の反転信号のいずれか一方のN倍であり、互いに1/N周期ずつ位相のずれたN個のクロック信号と、前記電気信号又は前記電気信号の反転信号のいずれか一方の立ち上がりエッジと、の位相差を出力する位相比較手段と、前記電気信号又は前記電気信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相が0もしくはπの偶数倍に最も近い第一のクロック信号、又は前記電気信号又は前記電気信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相がπの奇数倍に最も近い第二のクロック信号、のいずれか一方を前記N個のクロック信号の中から識別する識別信号を出力する識別信号出力手段と、前記電気信号又は前記電気信号の反転信号のいずれか一方の立ち上がりエッジと、前記第一のクロック信号又は前記第二のクロック信号のいずれか一方、との間の位相差に関する信号を、前記位相比較手段が出力する前記各位相差に関する信号の中から前記識別信号に基づいて選択して出力する信号選択手段と、を備えることを特徴とする光通信装置である。
【発明の効果】
【0014】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、1/Nレート構成に対応可能な、高精度のトラックホールド方式の位相比較回路を、小さな回路規模および省電力で実現することが可能となる。さらに、この位相比較回路を備えた通信装置は、通信装置内のSerDes中のCDR回路が、周期が1シンボル時間のN倍であるN相クロック信号を用いる場合、従来の通信装置と比較して安価で生産が可能となり、省電力で使用することが可能となる。
【発明を実施するための最良の形態】
【0015】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0016】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0017】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【実施例1】
【0018】
図1は、本発明の実施の形態1による信号再生回路向け位相比較回路について、その構成の一例を示すブロック図である。図1の位相比較回路101は、N個のトラックホールド回路105_1から105_N(ただしNは2以上の整数)で構成される位相比較部1050、識別信号発生回路106、および、信号選択手段であるN:1セレクタ107、を備えたものとなっている。N個のトラックホールド回路105_1から105_Nは、それぞれ、N相クロック信号103の互いに位相が2π/Nだけ離れた各クロック信号(CLK 1 103_1からCLK N 103_N)を、DINの立ち上がりエッジが生じた時点でトラックホールドして出力する。識別信号発生回路106は、DINがLからHに立ち上がる毎に動作し、DINの立ち上がりエッジが生じた時にN相クロック信号103の各クロック信号(CLK_1からCLK_N)のうち、どのクロック信号の位相が0もしくはπの偶数倍に最も近いかを識別して識別信号108を出力する。N:1セレクタ107は、N個のトラックホールド回路105_1から105_Nの出力から、前記識別信号108に応じて1つを選択し、位相差信号104として出力する。
【0019】
この結果、位相差信号104には、DINがLからHに立ち上がるたびに、DINの立ち上がりエッジが生じた時に位相が0もしくはπの偶数倍に最も近いクロック信号を、DINの立ち上がりエッジが生じた時点でトラックホールドしたものが出力されることになる。
【0020】
なお、ここでは、CLK_1からCLK_Nの中で、DINの立ち上がりエッジが生じた時に位相が0もしくはπの偶数倍に最も近いクロック信号を、DINの立ち上がりエッジが生じた時点でトラックホールドすることで位相比較に使用する例をしめしたが、N相クロック信号の各クロック信号(CLK_1からCLK_N)の中で、DINの立ち上がりエッジが生じた時に位相がπの奇数倍に最も近いクロック信号を、DINの立ち上がりエッジが生じた時点でトラックホールドする構成も可能である。また、N相クロック信号の各クロック信号(CLK_1からCLK_N)の立ち上がり時間、あるいは、N相クロック信号の各クロック信号(CLK_1からCLK_N)のフル振幅電圧、を調整することで位相比較回路の位相差と出力電圧との変換ゲインを調整することが可能である。さらに、N相クロック信号CLK_1からCLK_Nの立ち上がり時の出力電圧の変化(トランジェント波形)を調整することで、位相比較回路の位相差と出力電圧との間の関係を、非線形特性を含む任意の特性に調整することも可能である。
【0021】
以上の構成による位相比較回路では、受信データ信号DINの立ち上がりエッジが、クロックCLKの立ち上がり又は立ち下がりのいずれか一方にのみ位置するため、高低2種類の位相差信号を出力する可能性が無くなる。
【0022】
図2は、N:1セレクタ107について、その構成の一例を示すブロック図である。図2のN:1セレクタは、N個のスイッチ201_1から201_Nを備えており、それぞれN本の識別信号にしたがって、N本の入力信号と位相差信号出力104との間を、導通または非道通とする。ここで、N本の識別信号108は、N個のスイッチ201_1から201_Nのうち1個のみが導通となるような信号であり、N本の識別信号108のうち、N相クロック信号103の各クロック信号(CLK_1からCLK_N)のうち、DINの立ち上がりエッジとの位相差が0もしくはπの偶数倍に最も近いクロック信号に対応する番号の信別信号のみが導通し、その他のN−1本は非導通となる。また、識別信号発生回路106からN:1セレクタ107に入力される識別信号108はN本以下あるいはN本以上の信号とし、N:1セレクタ107内で、論理演算によって前述のN本の識別信号を算出する構成も可能である。
【0023】
図3は、識別信号発生回路106について、その構成の一例を示すブロック図である。図3において、N相クロック信号の各クロック信号CLK_1からCLK_Nは、互いに位相が2π/Nだけ離れた、デューティ比50%のクロックである。ただし、Nは偶数であるとする。N個の論理積回路AND301_1からAND301_Nで、N相クロック信号の互いに(N/2−1)相だけ離れたクロック信号同士の論理積をとり、N個の遅延回路で遅延させた後に、DINの立ち上がりエッジに同期したN個のフリップフロップFF303_1からFF303_Nでラッチして、N本の識別信号とする。ここで、N相クロック信号の互いに(N/2−1)相だけ離れたクロック信号同士の論理積をとるのは、デューティ比50%のN相クロック信号103から、互いに位相が2π/Nだけ離れ、かつ、Hの期間がシンボル時間に等しく、Lの期間がシンボル時間の(N−1)倍に等しいN相非対称クロックを生成するためである。
【0024】
また、遅延回路DLY302_1からDLY302_Nの遅延時間は1シンボル時間より短く、典型的には1シンボル時間の1/2の時間である。N本のセレクト信号1からセレクト信号Nに対して、1相(1シンボル時間)だけ位相が早い非対称クロックを1シンボル時間の1/2の時間遅延させた信号を、DINの立ち上がりに同期したフリップフロップでラッチすることで、N本の識別信号108のうち、N相クロック信号103の各クロック信号(CLK_1からCLK_N)のうち、DINの立ち上がりエッジとの位相差が0もしくはπの偶数倍に最も近いクロック信号に対応する番号のセレクト信号のみが選択される。
【0025】
ここで、論理積回路AND301_1からAND301_Nの遅延時間と、フリップフロップFF303_1からFF303_Nの必要セットアップ時間との組み合わせによっては、遅延回路をなくした構成も可能である。
【0026】
図4は、識別信号発生回路106について、その別の構成の一例を示すブロック図である。N相クロック信号の各クロック信号(CLK_1からCLK_N)をそれぞれ対応するN個の遅延回路で遅延させた後に、DINの立ち上がりエッジに同期したN個のフリップフロップFF303_1からFF303_Nでラッチして、N本の識別信号とする。ここで、遅延回路DLY302_1からDLY302_Nの遅延時間は1シンボル時間より短く、典型的には1シンボル時間の1/2の時間である。論理積回路AND301_1からAND301_Nの遅延時間と、フリップフロップFF303_1からFF303_N、の必要セットアップ時間との組み合わせによっては、遅延回路をなくした構成も可能である。図4において、N相クロック信号の各クロック信号(CLK_1からCLK_N)は、互いに位相が2π/Nだけ離れ、かつ、Hの期間がシンボル時間に等しく、Lの期間がシンボル時間の(N−1)倍に等しい非対称クロックである。図1において、トラックホールド回路は、受信データ信号DINの立ち上がりエッジが生じた時点におけるN相クロック信号の各クロック信号(CLK_1からCLK_N)の電圧のみを保持するものであるから、N相クロック信号の各クロック信号(CLK_1からCLK_N)が、互いに位相が2π/Nだけ離れ、かつ、Hの期間がシンボル時間に等しく、Lの期間がシンボル時間の(N−1)倍に等しい非対称クロックの場合にも正常に動作可能である。この場合、識別信号発生回路106は、もともとN相クロック信号の各クロック信号(CLK_1からCLK_N)として、互いに位相が2π/Nだけ離れ、かつ、Hの期間がシンボル時間に等しく、Lの期間がシンボル時間の(N−1)倍に等しい非対称クロックを用いているため、図3の構成で必要であった論理積回路が不要であり回路構成が簡単になる他、N相クロック信号CLKの相数Nが奇数の場合も使用可能である。
【0027】
なお、図3及び図4において、N個のフリップフロップFF303_1からFF303_Nの代わりに、DINがLのときにスルー動作、DINがHのときにホールド動作するレベルセンスラッチを使用する構成も可能である。レベルセンスラッチを使う構成は、フリップフロップを使う構成に比べて回路構成が単純になることに加えて、識別信号の、DINからの遅延が少なくなるため、トラックホールド回路105_1から105_Nからの位相差信号104の出力と、N個のスイッチ201_1から201_Nとの間のタイミング調整がしやすいという利点がある。
【0028】
ところで、図1に示した位相比較回路の構成は、DINの立ち上がりエッジのみについて位相比較を行うものであった。図5は、DINの立ち上がりエッジのみならず、DINの立ち下がりエッジにおいても位相比較を行う位相比較回路について、その構成の一例を示すブロック図である。図5の位相比較回路は、図1で示した位相比較回路101を2つ、および、セレクタ回路502を備えている。位相比較回路101のうちの一方は、DINの立ち上がりについて位相比較を行うものであるのに対して、もう一方はDINの立ち下がりエッジについて位相比較を行うものである。ここで、DINの立ち下がりエッジについて位相比較を行う位相比較回路は、DINの立ち上がりエッジについて位相比較を行う回路の入力に、DINの反転信号を入力する等の手段によって容易に実現が可能である。セレクタ回路502は、2つある位相比較回路の出力のうち、DINがHならばDINの立ち上がりについて位相比較を行う位相比較回路の出力を、DINがLならばDINの立ち下がりについて位相比較を行う位相比較回路の出力を、選択して位相差信号104として出力する。なお、2つある位相比較回路101として、図1で示した構成のほか、後述する別の構成を用いることも可能である。
【0029】
以上より、実施の形態1にかかる信号再生回路向け位相比較回路によれば、周期が1シンボル時間のN倍であるN相クロック信号を用いる1/Nレート構成において、極性反転等のアナログ電圧値をアナログ値のまま演算する回路ブロックを必要とせず、DINとクロックとの位相差を、簡単な回路で精度良く出力することが可能になる。
【実施例2】
【0030】
図6は、本発明の実施の形態2による信号再生回路向け位相比較回路について、その構成の一例を示すブロック図である。図6の位相比較回路は、それぞれN個(ただしNは2以上の整数)の、可変スルーレートドライバ回路604_1から604_Nと、トラック動作制御スイッチ605_1から605_Nと、トラック電圧保持キャパシタ606_1から606_Nと、固定ゲインのアンプ607_1から607_Nと、により構成される位相比較部2050、および、論理反転回路601と、識別信号であるDINパルス選択信号608(SEL_1からSEL_N)を出力するDINパルス選択回路602と、位相差信号電圧保持キャパシタ603と、信号選択手段としてのホールド動作制御スイッチ608_1から608_Nを備える。この構成による1/Nレート構成対応の位相比較回路は、トラックホールド回路の本来的な構成要素であるホールド動作制御スイッチが、信号選択の機能をも併せ持っており、位相差出力信号の精度を維持したまま、小さな回路規模および省電力動作を実現することが可能である。
【0031】
可変スルーレートドライバ回路604_1から604_Nは、N相クロック信号の各クロック信号(CLK_1からCLK_N)の、出力立ち上がり時間を指定した時間にして出力する回路であり、典型的には立ち上がり時間が1シンボル時間になるように設定して使用する。
【0032】
トラック動作制御スイッチ605_1から605_Nは、DINがLの期間導通し、可変スルーレートドライバ回路604_1から604_Nの出力を、トラック電圧保持キャパシタ606_1から606_Nに短絡させる。この結果、DINがHのとき、トラック電圧保持キャパシタ606_1から606_Nには、DINがLからHに立ち上がった時点での、可変スルーレートドライバ回路604_1から604_Nの出力電圧が保持されることになる。
【0033】
DINパルス選択回路602は、N本の信号の組であるDINパルス選択信号608(SEL_1からSEL_N)のうちの1本の信号に、DINのHパルスを選択して出力する。このとき、DINの立ち上がりエッジが生じた時にN相クロック信号103の各クロック信号(CLK_1からCLK_N)のうち、どのクロック信号の位相が0もしくはπの偶数倍に最も近いかを識別して、識別されたクロック信号に対応するDINパルス選択信号に、DINのHパルスを出力する。
【0034】
N個のホールド動作制御スイッチ608_1から608_Nは、それぞれ、前述のSEL_1からSEL_Nの各信号がHである期間導通し、トラック電圧保持キャパシタ606_1から606_Nにつながっている固定ゲインのアンプの出力を、位相差信号電圧保持キャパシタ603に短絡させる。
【0035】
つぎに、この実施の形態2による位相比較回路の動作について、図面を参照しながら説明する。図7は、この実施の形態2による位相比較回路の動作を示すタイミングチャートである。この図7に示すタイミングチャートは、N=4の場合を示している。
【0036】
受信データ信号DINは、NRZ形式で、LHLLHHLHLLHHLLHLの順に入力される。可変スルーレートドライバ回路の出力a1からa4は、周期がDINの4シンボル分、立ち上がり時間がDINの1シンボルの時間となっている4相クロックである。
【0037】
DINがLの間、トラック動作制御スイッチは導通しており、トラック電圧保持キャパシタの電圧b1からb2は、それぞれ、a1からa4と等しい。DINがLからHに立ち上がると、トラック動作制御スイッチが切断され、DINがHの間、DINがLからHに立ち上がった瞬間におけるa1からa4の電圧が、トラック電圧保持キャパシタに保持される。
【0038】
ゲイン固定アンプの出力は、トラック電圧保持キャパシタの電圧の固定倍の電圧である。図7では、ゲイン固定アンプのゲインが1である場合、すなわち、ゲイン固定アンプの出力が、トラック電圧保持キャパシタの電圧と等しいとした。
【0039】
DINパルス選択回路602は、DINの立ち上がりエッジが生じた時に、4相クロックa1からa4のうちのどのクロック信号の位相が0もしくはπの偶数倍に最も近いかを識別して、DINパルス制御信号SEL_1からSEL_4のうち、対応する番号の信号にのみDINのHパルスを出力する。
【0040】
図7の例では、DINの最初のHパルスは、その立ち上がりエッジがクロック信号a1の立ち上がりエッジのタイミングに位置しているので、SEL_1に出力される。DINの2番目のHパルスは、その立ち上がりエッジがクロック信号a4の立ち上がりエッジのタイミングに位置しているので、SEL_4に出力される。以下同様に、DINの3番目のHパルスはSEL_3に、DINの4番目と5番目のHパルスはSEL_2に出力される。
【0041】
これらDINパルス識別信号SEL_1からSEL_4が、それぞれ、対応するホールド動作制御スイッチを制御する。したがって、DINの最初のHパルス期間中は、c1と位相差信号電圧保持キャパシタ603が短絡し、位相差信号としてc1が出力される。同様に、DINの2番目のHパルス期間中はc4が、DINの3番目のHパルス期間中はc3が、DINの4番目と5番目のHパルス期間中はc2が、位相差信号電圧保持キャパシタ603と短絡し、位相差信号として出力される。
【0042】
一方、DINがLの期間中は、全てのホールド動作制御スイッチが切断されるため、位相差信号電圧保持キャパシタ603に保持されている電圧が位相差信号として出力される。すなわち、DINがLの期間中は、直前のDINがHの期間中の位相差信号出力がそのまま保持される。
【0043】
以上のように、位相差信号には、DINの立ち上がりエッジが生じた時に位相が0もしくはπの偶数倍に最も近いクロック信号を、DINの立ち上がりエッジが生じた時点でトラックホールドしたものが出力されることがわかる。この結果、1/Nレート構成において、正しく位相比較を行うことが可能となる。
【0044】
なお、実際のCDRでは、位相差信号104は前述のようにLPFで平均化して使用することが多々ある。この場合、固定ゲインのアンプ607_1から607_Nを省略して、トラック動作制御スイッチ605_1から605_Nと、ホールド動作制御スイッチ608_1から608_Nとを直結する構成も可能である。このとき、位相差信号104には、DINの各エッジにおけるクロックとの位相差が、トラック電圧保持キャパシタ606_1から606_Nと位相差信号電圧保持キャパシタ603との間の電荷再分配によって平均化されて出力される。
【0045】
また、可変スルーレートドライバ回路604_1から604_Nの、出力電圧の立ち上がり時間、あるいは、出力電圧のフル振幅、を調整することで位相比較回路の位相差と出力電圧との変換ゲインを調整することが可能である。さらに、可変スルーレートドライバ回路の、出力電圧の立ち上がり時の出力電圧の変化(トランジェント波形)を調整することで、位相比較回路の位相差と出力電圧との間の関係を、非線形特性を含む任意の特性に調整することも可能である。
【0046】
図8は、DINパルス選択回路602について、その構成の一例を示すブロック図である。図8において、N相クロック信号の各クロック信号(CLK_1からCLK_N)は、互いに位相が2π/Nだけ離れた、デューティ比50%のクロックである。ただし、Nは偶数であるとする。N個の論理積回路AND801_1からAND801_Nで、N相クロック信号の互いに(N/2−1)相だけ離れたクロック信号同士の論理積をとり、遅延回路で遅延させた後に、DINの立ち上がりエッジに同期したフリップフロップFF803_1からFF803_N、でラッチしたのち、論理積回路804_1から804_NによってDINとの論理積をとって、DINパルス識別信号SEL_1からSEL_Nとして出力する。ここで、遅延回路DLY802_1からDLY802_Nの遅延時間は典型的には1シンボル時間の1/2の時間になるように調整する。図8に示したDINパルス選択回路602は、図3に示した識別信号発生回路106の後段に、識別信号出力とDINとの論理積回路を付加した構成になっている。したがって、DINがLの期間は、N本のDINパルス識別信号SEL_1からSEL_Nの全てがLである一方で、DINがHの期間は、N本のDINパルス識別信号SEL_1からSEL_Nのうち、N相クロック信号103の各クロック信号(CLK_1からCLK_N)のうち、DINの立ち上がりエッジとの位相差が0もしくはπの偶数倍に最も近いクロック信号に対応する番号のDINパルス識別信号のみがHとなり、その他のN−1本はLのまま保持される。
【0047】
なお、N個のフリップフロップFF803_1からFF803_Nの代わりに、DINがLのときにスルー動作、DINがHのときにホールド動作するレベルセンスラッチを使用する構成も可能である。レベルセンスラッチを使う構成は、フリップフロップを使う構成に比べて回路構成が単純になることに加えて、DINパルス識別信号SEL_1からSEL_Nの、DINからの遅延が少なくなるため、トラック動作制御スイッチ605_1から605_Nと、ホールド動作制御スイッチ608_1から608_Nとの間のタイミング調整がしやすいという利点がある。
【0048】
また、DINパルス選択回路602にN相クロック信号の各クロック信号(CLK_1からCLK_N)を入力し、遅延回路DLY302_1からDLY302_Nによって1シンボル時間の1/2の時間だけ遅延させる構成ではなく、N相クロック信号の各クロック信号(CLK_1からCLK_N)から位相がπ/Nだけずれた(1シンボル時間の1/2の時間差をもつ)、別のN相クロック信号をDINパルス選択回路602に入力するという構成も可能である。この構成は、遅延回路の遅延ばらつきの影響をうけないという利点がある。N相クロック信号の各クロック信号(CLK_1からCLK_N)から位相がπ/Nだけずれた(1シンボル時間の1/2の時間差をもつ)、別のN相クロック信号は、2倍の周波数のクロックを分周する、あるいは、N相クロック信号の各クロック信号(CLK_1からCLK_N)の各クロック信号の中間位相のクロックを位相補間回路で位相補間する、といった公知の手段によって生成できる。
【0049】
なお、遅延回路DLY802_1からDLY802_Nの遅延時間のばらつきがあると、位相比較回路がリミットせずに位相差出力を出力できる最大のDINとクロックとの位相差が小さくなる。一方で、遅延回路DLY802_1からDLY802_Nの遅延時間のばらつきは、DINとクロックとの位相差がリミットしない範囲にある限り、DINとクロックとの位相差から位相差出力への変換の精度には影響しない。したがって、想定されるDINとクロックとの位相差の最大値がそれほど大きくない場合には、遅延回路DLY802_1からDLY802_Nの遅延時間のばらつきは、かなりの程度、許容可能である。
【0050】
図9は、DINパルス選択回路602について、その別の構成の一例を示すブロック図である。N相クロック信号の各クロック信号(CLK_1からCLK_N)をそれぞれ対応するN個の遅延回路で遅延させた後に、DINの立ち上がりエッジに同期したN個のフリップフロップFF303_1からFF303_Nでラッチし、さらにN個の論理積回路AND804_1からAND804_NでDINとの論理積をとることでN本の識別信号とする。図9において、N相クロック信号の各クロック信号(CLK_1からCLK_N)は、互いに位相が2π/Nだけ離れ、かつ、Hの期間がシンボル時間に等しく、Lの期間がシンボル時間の(N−1)倍に等しい非対称クロックである。図6において、トラック電圧保持キャパシタ606_1から606_Nは、受信データ信号DINの立ち上がりエッジが生じた時点におけるN相クロック信号の各クロック信号(CLK_1からCLK_N)の電圧のみを保持するものであるから、N相クロック信号の各クロック信号(CLK_1からCLK_N)が、互いに位相が2π/Nだけ離れ、かつ、Hの期間がシンボル時間に等しく、Lの期間がシンボル時間の(N−1)倍に等しい非対称クロックの場合にも正常に動作可能である。この場合、DINパルス選択回路602は、論理積回路が不要であり回路構成が簡単になる他、N相クロック信号CLKの相数Nが奇数の場合も使用可能である。
【0051】
図9に示したDINパルス選択回路602は、図4に示した識別信号発生回路106の後段に、識別信号出力とDINとの論理積回路を付加した構成になっている。したがって、DINがLの期間は、N本のDINパルス識別信号SEL_1からSEL_Nの全てがLである一方で、DINがHの期間は、N本のDINパルス識別信号SEL_1からSEL_Nのうち、N相クロック信号103の各クロック信号(CLK_1からCLK_N)のうち、DINの立ち上がりエッジとの位相差が0もしくはπの偶数倍に最も近いクロック信号に対応する番号のDINパルス識別信号のみがHとなり、その他のN−1本はLのまま保持される。
【0052】
なお、図9に示したDINパルス選択回路602の構成においても、図8の構成について述べたバリエーションも使用可能である。
【0053】
以上より、実施例2にかかる信号再生回路向け位相比較回路によれば、周期が1シンボル時間のN倍であるN相クロック信号を用いる1/Nレート構成において、DINとクロックとの位相差を、簡単な回路で精度良く出力することが可能になる。
【実施例3】
【0054】
図14は、本発明の実施の形態3による、実施例1または実施例2で説明した位相比較回路を備えた、GPON、10GPON、100GEthernet(IEEEE 802.3ba)等の光通信装置1400について、その構成の一例を示すブロック図である。
【0055】
図14の光通信装置は、MAC(MEDIA ACCESS CONTROL)等、レイヤー2以上のデジタル論理回路(上位層論理1404)と、比較的低速な上位層のデジタルの信号と高速なシリアル信号(アナログ波形)との間の変換を行うSerDes1403と、
SerDesが入出力する電気信号と、ファイバ上の光信号の間の変換を行う光フロントエンド部1402で構成される。
【0056】
光ファイバから光通信装置1400に入力された光信号1401は、光フロントエンド部1402にある、光/電気変換回路1405によって電気信号に変換される。光信号は複数の信号が波長多重されている場合もあるので、その場合は同時に波長分離も行う。SerDes1403内にある入力回路1407は、光/電気変換回路1405から入力された電気信号を増幅する。増幅した信号DIN102(アナログ信号)を図10で説明したCDR回路1000に入力して、デジタルデータDOUT(1002)と再生クロックCLK1413とを出力する。デジタルデータDOUT(1002)を、シリアル/パラレル変換回路1408で、低速なパラレルデータにして、上位層論理に出力する(1412)。このとき、CDRが出力した再生クロックCLK1413(タイミング情報)も出力する。上位層論理1404はデータ出力1412の論理処理を行った後、低速なデジタルデータ(1414)と、付随するクロック(1415)を、SerDes1403に入力する。パラレル/シリアル変換1410で高速なシリアル信号に変換して、出力回路1409でアナログ波形として光フロントエンド部1402に出力する。このとき、同時に波長多重化を行う場合もある。実施の形態3にかかる、実施例1または実施例2で説明した位相比較回路を備えた光通信装置によれば、比較的低速な上位層のデジタルの信号と高速なシリアル信号(アナログ波形)との間の変換を行うSerDes中のCDR回路において、周期が1シンボル時間のN倍であるN相クロック信号を用いる1/Nレート構成において、極性反転等のアナログ電圧値をアナログ値のまま演算する回路ブロックを必要とせず、従来の通信装置と比較して安価での生産が可能となるとともに、省電力で使用することが可能となる。
【産業上の利用可能性】
【0057】
本実施の形態による信号再生回路向け位相比較回路は、データ信号に埋め込まれたクロックを受信側で再生するエンベディッドクロック伝送システムの、受信側の位相比較回路に対して広く適用可能である。中でも、特に、高速な信号を低消費電力で処理することが要求されるため受信回路内のクロックレートをシンボルレートの1/Nにする構成をとることが多い、十Gbpsを超える高速シリアル伝送システム、あるいは、高速光伝送システムなどに適用して有益となる。
【図面の簡単な説明】
【0058】
【図1】本発明の実施の形態1による信号再生回路向け位相比較回路において、その構成の一例を示すブロック図である。
【図2】図1におけるN:1セレクタの詳細な構成例を示すブロック図である。
【図3】図1における識別信号発生回路の詳細な構成例を示すブロック図である。
【図4】図1における識別信号発生回路の他の構成例を示すブロック図である。
【図5】図1の信号再生回路向け位相比較回路を2つ用いて入力データ信号の立ち上がりと立ち下がりの両方のエッジについて位相比較をする信号再生回路向け位相比較回路の構成例を示すブロック図である。
【図6】本発明の実施の形態2による信号再生回路向け位相比較回路において、その構成の一例を示すブロック図である。
【図7】本発明の実施の形態2による信号再生回路向け位相比較回路の動作を説明するタイミングチャートである。
【図8】図6におけるDINパルス選択回路の詳細な構成例を示すブロック図である。
【図9】図6におけるDINパルス選択回路の他の構成例を示すブロック図である。
【図10】非特許文献1に開示された信号再生回路の構成を示すブロック図である。
【図11】図10における位相比較回路の詳細な構成を示すブロック図、および、そのタイミングチャートである。
【図12】図11における位相比較回路の問題点を説明するタイミングチャートである。
【図13】特許文献1に開示された位相比較回路の構成を示すブロック図である。
【図14】本発明の実施の形態3による、実施例1または実施例2で説明した位相比較回路を備えた、GPON、10GPON、100GEthernet(IEEEE 802.3ba)等の光通信装置1400について、その構成の一例を示すブロック図である。
【符号の説明】
【0059】
DIN 受信データ信号
CLK クロック信号
DOUT 再生データ信号
AND 論理積回路
FF フリップフロップ回路
SEL DINパルス識別信号
LPF ローパスフィルタ回路
VCO 電圧制御発振回路
【技術分野】
【0001】
本発明は位相比較回路に関し、特に、クロックデータリカバリ(CDR:Clock and Data Recovery)回路内の位相比較器に適用して有益な技術に関するものである。
【背景技術】
【0002】
近年、チップ間のデータ伝送に要求される帯域幅が急激に増加している。これに対応するために、従来の複数のデータおよびクロック信号を併走して伝送するパラレル伝送方式から、信号線間のスキューの影響を排除できるシリアル伝送方式が広く用いられている。シリアル伝送方式では、クロックをデータに埋め込んで1本の信号線で送信し、受信側に置かれるクロックデータリカバリ(CDR:Clock and Data Recovery)回路で、クロックとデータを再生する。
【0003】
図10は、非特許文献1で開示されたトラックホールド式の位相比較器を用いたCDRの概略構成を示した図である。符号判定器1001は、受信データ信号DIN102を、電圧制御発振器(VCO)1005で生成した再生クロックCLK103に同期して符号判定し、再生データDOUT1002を出力する。一方、位相比較器101は、再生クロックCLKと受信データ信号DINとの位相を比較し、再生クロックCLKと受信データ信号DINとの位相差に応じた位相差信号104を出力する。ローパスフィルタ1003は、位相差信号104を時間的に平均化してVCOの発振周波数制御電圧1004を出力する。すなわち、再生クロックCLKの位相が受信データ信号DINの位相よりも平均的に遅ければ発振周波数を高め、逆に、再生クロックCLKの位相が受信データ信号DINの位相よりも平均的に早ければ発振周波数を低くする。この結果、再生クロックCLKと受信データ信号DINとの位相が揃うため、符号判定器1001が正しく符号判定することが可能となる。
【0004】
図11は、図10に示したトラックホールド方式位相比較回路101の構成を示すものであり、(a)はその主要部の構成例を示す概略図、(b)はその動作の一例を示すタイミングチャートである。図11(a)に示すようにトラックホールド方式位相比較回路101は、トラックホールド回路1101で構成されており、受信データ信号DINの立ち上がりエッジに同期して再生クロックCLKをトラックホールドし、位相差信号として出力する。図11(b)に示すように、再生クロックCLKは、有限な立ち上がり/立ち下がり時間をもつ電圧波形である。そのため、受信データ信号DINの立ち上がりエッジに同期して再生クロックCLKをトラックホールドすることで、受信データ信号DINと再生クロックCLKとの位相差が電圧に変換されて出力される。なお、図11では、受信データ信号DINの立ち上がりエッジに同期するトラックホールド回路のみの構成であるが、さらに受信データ信号DINの立ち下がりエッジに同期するトラックホールド回路を追加して、DINの立ち上がりと立ち下がりの両方のエッジについて、再生クロックCLKと位相比較を行うことも一般的に行われている。
【0005】
ところで、CDRを構成するにあたっては、クロックCLKの周波数をシンボルレートの1/2にして,クロックCLKの立ち上がりと立ち下がりの両方のエッジに同期して受信データ信号DINを判定するハーフレート構成,あるいは,周波数をシンボルレートの1/NとしN相のクロックCLKを用いる1/Nレート構成を用いることがある。図12に,図11に示した非特許文献1で開示されているトラックホールド方式の位相比較回路をハーフレート構成で使用した場合のタイミングチャートを示す。クロックCLKの周波数が受信データ信号DINのシンボルレートの1/2であるため、受信データ信号DINの立ち上がりエッジが、クロックCLKの立ち上がりに位置するか、クロックCLKの立ち下がりに位置するかに応じて,高低2種類の値が出力される。すなわち、図11に示した非特許文献1で開示されているトラックホールド方式の位相比較回路は,ハーフレート構成に使用すると,たとえ受信データ信号DINとクロックCLKとの位相差が同じであっても高低2種類の位相差信号を出力する可能性があり,位相比較回路としての用を為さない。
【0006】
図13は,この問題に対処するために,特許文献1で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路の構成を示した図である。図13に示したトラックホールド方式の位相比較回路は,トラックホールド回路1101に加えて,識別回路1301と極性反転回路1302とを備える。識別回路は,受信データ信号DINの立ち上がりエッジが,クロックCLKの立ち上がりに位置するか,あるいは,クロックCLKの立ち下がりに位置するか,を識別する。極性反転回路1302は,受信データ信号DINの立ち上がりエッジがクロックCLKの立ち上がりに位置する場合には,トラックホールド回路1101の出力をそのまま位相差信号104として出力し,受信データ信号DINの立ち上がりエッジがクロックCLKの立ち下がりに位置する場合には,トラックホールド回路1101の出力の極性を反転させて位相差信号として出力する。この結果,ハーフレート構成において,受信データ信号DINの立ち上がりエッジが,クロックCLKの立ち上がりに位置するか,クロックCLKの立ち下がりに位置するかに関わらず,正しい位相差信号を出力することが可能となる。
【0007】
さらに、図13に示した特許文献1で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路を用いる装置としては、データ通信装置内において、比較的低速な上位層のデジタルの信号と高速なシリアル信号(アナログ波形)との間の変換を行うSerDes中のCDR回路に組み込まれて使用される。
【0008】
【非特許文献1】A. Pottbacker他「A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8Gb/s」(IEEE Journal of Solid-State Circuits, Vol. 27, No. 12, pp 1747-1751, 1992
【特許文献1】特開2007−267005号公報
【発明の開示】
【発明が解決しようとする課題】
【0009】
図13に示した特許文献1で開示された、従来のハーフレート構成対応のトラックホールド方式の位相比較回路は,アナログ値であるトラックホールド回路1101の出力電圧の極性を,極性反転回路1302で反転させることが必要である。
【0010】
しかしながら,アナログ電圧値を精度よく極性反転させることは困難であり,位相差信号104に,極性反転回路に起因する誤差が発生するという問題がある。これを避けるためには,全ての信号および回路を差動構成として,極性反転回路をスイッチによる配線のつなぎかえによって実現することが考えられる。しかしながら,差動構成には回路規模と消費電力が大きいという問題点がある。
また、図13に示した特許文献1で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路は、受信データ信号DINの立ち上がりエッジが、クロック信号CLKの立ち上がりあるいは立ち下がりのどちらかに位置すること前提としている。ところが、CLKがシンボルレートの1/Nである1/Nレート構成においては、受信データ信号DINの立ち上がりエッジが、1つのクロック信号に対しては、立ち上がりエッジあるいは立ち下がりエッジのどちらにも位置しないことがある。したがって、図13に示した特許文献1で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路は、1/Nレート構成に使用することができないという問題がある。
【0011】
以上のように、従来のハーフレート構成対応のトラックホールド方式の位相比較回路は、極性反転回路を省電力で精度よく実現することが困難であると共に、1/Nレート構成に使用することができないという問題点があった。
【0012】
さらに、図13に示した特許文献1で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路は、通信装置内において、比較的低速な上位層のデジタルの信号と高速なシリアル信号(アナログ波形)との間の変換を行うSerDes中のCDR回路に組み込まれて使用されることが考えられる。このような場合、周期が1シンボル時間のN倍であるN相クロック信号を用いる1/Nレート構成のCDR回路においては、極性反転等のアナログ電圧値をアナログ値のまま演算する回路ブロックを必要とするため、通信装置を安価で生産すること、及び通信装置の省電力化が難しいという問題がある。本発明は、前記のような課題を解決するためになされたもので、ハーフレートあるいは1/Nレート構成対応のトラックホールド方式の位相比較回路を、省電力で精度よく実現することを目的の一つとする。また、ハーフレートあるいは1/Nレート構成対応のトラックホールド方式の位相比較回路を組み込んだCDR回路をSerDes中に用いる通信装置の安価な生産、及び省電力化を実現することを目的の一つとする。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
本発明の一側面では、入力信号とクロック信号との位相差を出力する位相比較回路において、前記クロック信号は、Nを2以上の整数として、周期が前記入力信号又は前記入力信号の反転信号のいずれか一方のN倍であり、互いに1/N周期ずつ位相のずれたN個のクロック信号で構成され、前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジと、前記N個のクロック信号のそれぞれと、の間の各位相差に関する信号を出力する位相比較手段と、前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相が0もしくはπの偶数倍に最も近い第一のクロック信号、又は前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相がπの奇数倍に最も近い第二のクロック信号、のいずれか一方を前記N個のクロック信号の中から識別する識別信号を出力する識別信号出力手段と、前記入力信号又は前記入力信号の反転信号のいずれか一方の立ち上がりエッジと、前記第一のクロック信号又は前記第二のクロック信号のいずれか一方、との間の位相差に関する信号を、前記位相比較手段が出力する前記各位相差に関する信号の中から前記識別信号に基づいて選択する信号選択手段と、を備えることを特徴とする位相比較回路である。また、本発明の他の側面では、光ネットワーク網から受信する光入力信号を電気信号に変換する第一の変換回路と、前記第一の変換回路が出力する前記電気信号をアナログ信号からデジタル信号に変換する第二の変換回路と、前記第二の変換回路が出力する前記デジタル信号の論理処理を行う論理回路と、を有する光通信装置であって、Nを2以上の整数として、前記第二の変換回路は、周期が前記電気信号又は前記電気信号の反転信号のいずれか一方のN倍であり、互いに1/N周期ずつ位相のずれたN個のクロック信号と、前記電気信号又は前記電気信号の反転信号のいずれか一方の立ち上がりエッジと、の位相差を出力する位相比較手段と、前記電気信号又は前記電気信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相が0もしくはπの偶数倍に最も近い第一のクロック信号、又は前記電気信号又は前記電気信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相がπの奇数倍に最も近い第二のクロック信号、のいずれか一方を前記N個のクロック信号の中から識別する識別信号を出力する識別信号出力手段と、前記電気信号又は前記電気信号の反転信号のいずれか一方の立ち上がりエッジと、前記第一のクロック信号又は前記第二のクロック信号のいずれか一方、との間の位相差に関する信号を、前記位相比較手段が出力する前記各位相差に関する信号の中から前記識別信号に基づいて選択して出力する信号選択手段と、を備えることを特徴とする光通信装置である。
【発明の効果】
【0014】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、1/Nレート構成に対応可能な、高精度のトラックホールド方式の位相比較回路を、小さな回路規模および省電力で実現することが可能となる。さらに、この位相比較回路を備えた通信装置は、通信装置内のSerDes中のCDR回路が、周期が1シンボル時間のN倍であるN相クロック信号を用いる場合、従来の通信装置と比較して安価で生産が可能となり、省電力で使用することが可能となる。
【発明を実施するための最良の形態】
【0015】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0016】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0017】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【実施例1】
【0018】
図1は、本発明の実施の形態1による信号再生回路向け位相比較回路について、その構成の一例を示すブロック図である。図1の位相比較回路101は、N個のトラックホールド回路105_1から105_N(ただしNは2以上の整数)で構成される位相比較部1050、識別信号発生回路106、および、信号選択手段であるN:1セレクタ107、を備えたものとなっている。N個のトラックホールド回路105_1から105_Nは、それぞれ、N相クロック信号103の互いに位相が2π/Nだけ離れた各クロック信号(CLK 1 103_1からCLK N 103_N)を、DINの立ち上がりエッジが生じた時点でトラックホールドして出力する。識別信号発生回路106は、DINがLからHに立ち上がる毎に動作し、DINの立ち上がりエッジが生じた時にN相クロック信号103の各クロック信号(CLK_1からCLK_N)のうち、どのクロック信号の位相が0もしくはπの偶数倍に最も近いかを識別して識別信号108を出力する。N:1セレクタ107は、N個のトラックホールド回路105_1から105_Nの出力から、前記識別信号108に応じて1つを選択し、位相差信号104として出力する。
【0019】
この結果、位相差信号104には、DINがLからHに立ち上がるたびに、DINの立ち上がりエッジが生じた時に位相が0もしくはπの偶数倍に最も近いクロック信号を、DINの立ち上がりエッジが生じた時点でトラックホールドしたものが出力されることになる。
【0020】
なお、ここでは、CLK_1からCLK_Nの中で、DINの立ち上がりエッジが生じた時に位相が0もしくはπの偶数倍に最も近いクロック信号を、DINの立ち上がりエッジが生じた時点でトラックホールドすることで位相比較に使用する例をしめしたが、N相クロック信号の各クロック信号(CLK_1からCLK_N)の中で、DINの立ち上がりエッジが生じた時に位相がπの奇数倍に最も近いクロック信号を、DINの立ち上がりエッジが生じた時点でトラックホールドする構成も可能である。また、N相クロック信号の各クロック信号(CLK_1からCLK_N)の立ち上がり時間、あるいは、N相クロック信号の各クロック信号(CLK_1からCLK_N)のフル振幅電圧、を調整することで位相比較回路の位相差と出力電圧との変換ゲインを調整することが可能である。さらに、N相クロック信号CLK_1からCLK_Nの立ち上がり時の出力電圧の変化(トランジェント波形)を調整することで、位相比較回路の位相差と出力電圧との間の関係を、非線形特性を含む任意の特性に調整することも可能である。
【0021】
以上の構成による位相比較回路では、受信データ信号DINの立ち上がりエッジが、クロックCLKの立ち上がり又は立ち下がりのいずれか一方にのみ位置するため、高低2種類の位相差信号を出力する可能性が無くなる。
【0022】
図2は、N:1セレクタ107について、その構成の一例を示すブロック図である。図2のN:1セレクタは、N個のスイッチ201_1から201_Nを備えており、それぞれN本の識別信号にしたがって、N本の入力信号と位相差信号出力104との間を、導通または非道通とする。ここで、N本の識別信号108は、N個のスイッチ201_1から201_Nのうち1個のみが導通となるような信号であり、N本の識別信号108のうち、N相クロック信号103の各クロック信号(CLK_1からCLK_N)のうち、DINの立ち上がりエッジとの位相差が0もしくはπの偶数倍に最も近いクロック信号に対応する番号の信別信号のみが導通し、その他のN−1本は非導通となる。また、識別信号発生回路106からN:1セレクタ107に入力される識別信号108はN本以下あるいはN本以上の信号とし、N:1セレクタ107内で、論理演算によって前述のN本の識別信号を算出する構成も可能である。
【0023】
図3は、識別信号発生回路106について、その構成の一例を示すブロック図である。図3において、N相クロック信号の各クロック信号CLK_1からCLK_Nは、互いに位相が2π/Nだけ離れた、デューティ比50%のクロックである。ただし、Nは偶数であるとする。N個の論理積回路AND301_1からAND301_Nで、N相クロック信号の互いに(N/2−1)相だけ離れたクロック信号同士の論理積をとり、N個の遅延回路で遅延させた後に、DINの立ち上がりエッジに同期したN個のフリップフロップFF303_1からFF303_Nでラッチして、N本の識別信号とする。ここで、N相クロック信号の互いに(N/2−1)相だけ離れたクロック信号同士の論理積をとるのは、デューティ比50%のN相クロック信号103から、互いに位相が2π/Nだけ離れ、かつ、Hの期間がシンボル時間に等しく、Lの期間がシンボル時間の(N−1)倍に等しいN相非対称クロックを生成するためである。
【0024】
また、遅延回路DLY302_1からDLY302_Nの遅延時間は1シンボル時間より短く、典型的には1シンボル時間の1/2の時間である。N本のセレクト信号1からセレクト信号Nに対して、1相(1シンボル時間)だけ位相が早い非対称クロックを1シンボル時間の1/2の時間遅延させた信号を、DINの立ち上がりに同期したフリップフロップでラッチすることで、N本の識別信号108のうち、N相クロック信号103の各クロック信号(CLK_1からCLK_N)のうち、DINの立ち上がりエッジとの位相差が0もしくはπの偶数倍に最も近いクロック信号に対応する番号のセレクト信号のみが選択される。
【0025】
ここで、論理積回路AND301_1からAND301_Nの遅延時間と、フリップフロップFF303_1からFF303_Nの必要セットアップ時間との組み合わせによっては、遅延回路をなくした構成も可能である。
【0026】
図4は、識別信号発生回路106について、その別の構成の一例を示すブロック図である。N相クロック信号の各クロック信号(CLK_1からCLK_N)をそれぞれ対応するN個の遅延回路で遅延させた後に、DINの立ち上がりエッジに同期したN個のフリップフロップFF303_1からFF303_Nでラッチして、N本の識別信号とする。ここで、遅延回路DLY302_1からDLY302_Nの遅延時間は1シンボル時間より短く、典型的には1シンボル時間の1/2の時間である。論理積回路AND301_1からAND301_Nの遅延時間と、フリップフロップFF303_1からFF303_N、の必要セットアップ時間との組み合わせによっては、遅延回路をなくした構成も可能である。図4において、N相クロック信号の各クロック信号(CLK_1からCLK_N)は、互いに位相が2π/Nだけ離れ、かつ、Hの期間がシンボル時間に等しく、Lの期間がシンボル時間の(N−1)倍に等しい非対称クロックである。図1において、トラックホールド回路は、受信データ信号DINの立ち上がりエッジが生じた時点におけるN相クロック信号の各クロック信号(CLK_1からCLK_N)の電圧のみを保持するものであるから、N相クロック信号の各クロック信号(CLK_1からCLK_N)が、互いに位相が2π/Nだけ離れ、かつ、Hの期間がシンボル時間に等しく、Lの期間がシンボル時間の(N−1)倍に等しい非対称クロックの場合にも正常に動作可能である。この場合、識別信号発生回路106は、もともとN相クロック信号の各クロック信号(CLK_1からCLK_N)として、互いに位相が2π/Nだけ離れ、かつ、Hの期間がシンボル時間に等しく、Lの期間がシンボル時間の(N−1)倍に等しい非対称クロックを用いているため、図3の構成で必要であった論理積回路が不要であり回路構成が簡単になる他、N相クロック信号CLKの相数Nが奇数の場合も使用可能である。
【0027】
なお、図3及び図4において、N個のフリップフロップFF303_1からFF303_Nの代わりに、DINがLのときにスルー動作、DINがHのときにホールド動作するレベルセンスラッチを使用する構成も可能である。レベルセンスラッチを使う構成は、フリップフロップを使う構成に比べて回路構成が単純になることに加えて、識別信号の、DINからの遅延が少なくなるため、トラックホールド回路105_1から105_Nからの位相差信号104の出力と、N個のスイッチ201_1から201_Nとの間のタイミング調整がしやすいという利点がある。
【0028】
ところで、図1に示した位相比較回路の構成は、DINの立ち上がりエッジのみについて位相比較を行うものであった。図5は、DINの立ち上がりエッジのみならず、DINの立ち下がりエッジにおいても位相比較を行う位相比較回路について、その構成の一例を示すブロック図である。図5の位相比較回路は、図1で示した位相比較回路101を2つ、および、セレクタ回路502を備えている。位相比較回路101のうちの一方は、DINの立ち上がりについて位相比較を行うものであるのに対して、もう一方はDINの立ち下がりエッジについて位相比較を行うものである。ここで、DINの立ち下がりエッジについて位相比較を行う位相比較回路は、DINの立ち上がりエッジについて位相比較を行う回路の入力に、DINの反転信号を入力する等の手段によって容易に実現が可能である。セレクタ回路502は、2つある位相比較回路の出力のうち、DINがHならばDINの立ち上がりについて位相比較を行う位相比較回路の出力を、DINがLならばDINの立ち下がりについて位相比較を行う位相比較回路の出力を、選択して位相差信号104として出力する。なお、2つある位相比較回路101として、図1で示した構成のほか、後述する別の構成を用いることも可能である。
【0029】
以上より、実施の形態1にかかる信号再生回路向け位相比較回路によれば、周期が1シンボル時間のN倍であるN相クロック信号を用いる1/Nレート構成において、極性反転等のアナログ電圧値をアナログ値のまま演算する回路ブロックを必要とせず、DINとクロックとの位相差を、簡単な回路で精度良く出力することが可能になる。
【実施例2】
【0030】
図6は、本発明の実施の形態2による信号再生回路向け位相比較回路について、その構成の一例を示すブロック図である。図6の位相比較回路は、それぞれN個(ただしNは2以上の整数)の、可変スルーレートドライバ回路604_1から604_Nと、トラック動作制御スイッチ605_1から605_Nと、トラック電圧保持キャパシタ606_1から606_Nと、固定ゲインのアンプ607_1から607_Nと、により構成される位相比較部2050、および、論理反転回路601と、識別信号であるDINパルス選択信号608(SEL_1からSEL_N)を出力するDINパルス選択回路602と、位相差信号電圧保持キャパシタ603と、信号選択手段としてのホールド動作制御スイッチ608_1から608_Nを備える。この構成による1/Nレート構成対応の位相比較回路は、トラックホールド回路の本来的な構成要素であるホールド動作制御スイッチが、信号選択の機能をも併せ持っており、位相差出力信号の精度を維持したまま、小さな回路規模および省電力動作を実現することが可能である。
【0031】
可変スルーレートドライバ回路604_1から604_Nは、N相クロック信号の各クロック信号(CLK_1からCLK_N)の、出力立ち上がり時間を指定した時間にして出力する回路であり、典型的には立ち上がり時間が1シンボル時間になるように設定して使用する。
【0032】
トラック動作制御スイッチ605_1から605_Nは、DINがLの期間導通し、可変スルーレートドライバ回路604_1から604_Nの出力を、トラック電圧保持キャパシタ606_1から606_Nに短絡させる。この結果、DINがHのとき、トラック電圧保持キャパシタ606_1から606_Nには、DINがLからHに立ち上がった時点での、可変スルーレートドライバ回路604_1から604_Nの出力電圧が保持されることになる。
【0033】
DINパルス選択回路602は、N本の信号の組であるDINパルス選択信号608(SEL_1からSEL_N)のうちの1本の信号に、DINのHパルスを選択して出力する。このとき、DINの立ち上がりエッジが生じた時にN相クロック信号103の各クロック信号(CLK_1からCLK_N)のうち、どのクロック信号の位相が0もしくはπの偶数倍に最も近いかを識別して、識別されたクロック信号に対応するDINパルス選択信号に、DINのHパルスを出力する。
【0034】
N個のホールド動作制御スイッチ608_1から608_Nは、それぞれ、前述のSEL_1からSEL_Nの各信号がHである期間導通し、トラック電圧保持キャパシタ606_1から606_Nにつながっている固定ゲインのアンプの出力を、位相差信号電圧保持キャパシタ603に短絡させる。
【0035】
つぎに、この実施の形態2による位相比較回路の動作について、図面を参照しながら説明する。図7は、この実施の形態2による位相比較回路の動作を示すタイミングチャートである。この図7に示すタイミングチャートは、N=4の場合を示している。
【0036】
受信データ信号DINは、NRZ形式で、LHLLHHLHLLHHLLHLの順に入力される。可変スルーレートドライバ回路の出力a1からa4は、周期がDINの4シンボル分、立ち上がり時間がDINの1シンボルの時間となっている4相クロックである。
【0037】
DINがLの間、トラック動作制御スイッチは導通しており、トラック電圧保持キャパシタの電圧b1からb2は、それぞれ、a1からa4と等しい。DINがLからHに立ち上がると、トラック動作制御スイッチが切断され、DINがHの間、DINがLからHに立ち上がった瞬間におけるa1からa4の電圧が、トラック電圧保持キャパシタに保持される。
【0038】
ゲイン固定アンプの出力は、トラック電圧保持キャパシタの電圧の固定倍の電圧である。図7では、ゲイン固定アンプのゲインが1である場合、すなわち、ゲイン固定アンプの出力が、トラック電圧保持キャパシタの電圧と等しいとした。
【0039】
DINパルス選択回路602は、DINの立ち上がりエッジが生じた時に、4相クロックa1からa4のうちのどのクロック信号の位相が0もしくはπの偶数倍に最も近いかを識別して、DINパルス制御信号SEL_1からSEL_4のうち、対応する番号の信号にのみDINのHパルスを出力する。
【0040】
図7の例では、DINの最初のHパルスは、その立ち上がりエッジがクロック信号a1の立ち上がりエッジのタイミングに位置しているので、SEL_1に出力される。DINの2番目のHパルスは、その立ち上がりエッジがクロック信号a4の立ち上がりエッジのタイミングに位置しているので、SEL_4に出力される。以下同様に、DINの3番目のHパルスはSEL_3に、DINの4番目と5番目のHパルスはSEL_2に出力される。
【0041】
これらDINパルス識別信号SEL_1からSEL_4が、それぞれ、対応するホールド動作制御スイッチを制御する。したがって、DINの最初のHパルス期間中は、c1と位相差信号電圧保持キャパシタ603が短絡し、位相差信号としてc1が出力される。同様に、DINの2番目のHパルス期間中はc4が、DINの3番目のHパルス期間中はc3が、DINの4番目と5番目のHパルス期間中はc2が、位相差信号電圧保持キャパシタ603と短絡し、位相差信号として出力される。
【0042】
一方、DINがLの期間中は、全てのホールド動作制御スイッチが切断されるため、位相差信号電圧保持キャパシタ603に保持されている電圧が位相差信号として出力される。すなわち、DINがLの期間中は、直前のDINがHの期間中の位相差信号出力がそのまま保持される。
【0043】
以上のように、位相差信号には、DINの立ち上がりエッジが生じた時に位相が0もしくはπの偶数倍に最も近いクロック信号を、DINの立ち上がりエッジが生じた時点でトラックホールドしたものが出力されることがわかる。この結果、1/Nレート構成において、正しく位相比較を行うことが可能となる。
【0044】
なお、実際のCDRでは、位相差信号104は前述のようにLPFで平均化して使用することが多々ある。この場合、固定ゲインのアンプ607_1から607_Nを省略して、トラック動作制御スイッチ605_1から605_Nと、ホールド動作制御スイッチ608_1から608_Nとを直結する構成も可能である。このとき、位相差信号104には、DINの各エッジにおけるクロックとの位相差が、トラック電圧保持キャパシタ606_1から606_Nと位相差信号電圧保持キャパシタ603との間の電荷再分配によって平均化されて出力される。
【0045】
また、可変スルーレートドライバ回路604_1から604_Nの、出力電圧の立ち上がり時間、あるいは、出力電圧のフル振幅、を調整することで位相比較回路の位相差と出力電圧との変換ゲインを調整することが可能である。さらに、可変スルーレートドライバ回路の、出力電圧の立ち上がり時の出力電圧の変化(トランジェント波形)を調整することで、位相比較回路の位相差と出力電圧との間の関係を、非線形特性を含む任意の特性に調整することも可能である。
【0046】
図8は、DINパルス選択回路602について、その構成の一例を示すブロック図である。図8において、N相クロック信号の各クロック信号(CLK_1からCLK_N)は、互いに位相が2π/Nだけ離れた、デューティ比50%のクロックである。ただし、Nは偶数であるとする。N個の論理積回路AND801_1からAND801_Nで、N相クロック信号の互いに(N/2−1)相だけ離れたクロック信号同士の論理積をとり、遅延回路で遅延させた後に、DINの立ち上がりエッジに同期したフリップフロップFF803_1からFF803_N、でラッチしたのち、論理積回路804_1から804_NによってDINとの論理積をとって、DINパルス識別信号SEL_1からSEL_Nとして出力する。ここで、遅延回路DLY802_1からDLY802_Nの遅延時間は典型的には1シンボル時間の1/2の時間になるように調整する。図8に示したDINパルス選択回路602は、図3に示した識別信号発生回路106の後段に、識別信号出力とDINとの論理積回路を付加した構成になっている。したがって、DINがLの期間は、N本のDINパルス識別信号SEL_1からSEL_Nの全てがLである一方で、DINがHの期間は、N本のDINパルス識別信号SEL_1からSEL_Nのうち、N相クロック信号103の各クロック信号(CLK_1からCLK_N)のうち、DINの立ち上がりエッジとの位相差が0もしくはπの偶数倍に最も近いクロック信号に対応する番号のDINパルス識別信号のみがHとなり、その他のN−1本はLのまま保持される。
【0047】
なお、N個のフリップフロップFF803_1からFF803_Nの代わりに、DINがLのときにスルー動作、DINがHのときにホールド動作するレベルセンスラッチを使用する構成も可能である。レベルセンスラッチを使う構成は、フリップフロップを使う構成に比べて回路構成が単純になることに加えて、DINパルス識別信号SEL_1からSEL_Nの、DINからの遅延が少なくなるため、トラック動作制御スイッチ605_1から605_Nと、ホールド動作制御スイッチ608_1から608_Nとの間のタイミング調整がしやすいという利点がある。
【0048】
また、DINパルス選択回路602にN相クロック信号の各クロック信号(CLK_1からCLK_N)を入力し、遅延回路DLY302_1からDLY302_Nによって1シンボル時間の1/2の時間だけ遅延させる構成ではなく、N相クロック信号の各クロック信号(CLK_1からCLK_N)から位相がπ/Nだけずれた(1シンボル時間の1/2の時間差をもつ)、別のN相クロック信号をDINパルス選択回路602に入力するという構成も可能である。この構成は、遅延回路の遅延ばらつきの影響をうけないという利点がある。N相クロック信号の各クロック信号(CLK_1からCLK_N)から位相がπ/Nだけずれた(1シンボル時間の1/2の時間差をもつ)、別のN相クロック信号は、2倍の周波数のクロックを分周する、あるいは、N相クロック信号の各クロック信号(CLK_1からCLK_N)の各クロック信号の中間位相のクロックを位相補間回路で位相補間する、といった公知の手段によって生成できる。
【0049】
なお、遅延回路DLY802_1からDLY802_Nの遅延時間のばらつきがあると、位相比較回路がリミットせずに位相差出力を出力できる最大のDINとクロックとの位相差が小さくなる。一方で、遅延回路DLY802_1からDLY802_Nの遅延時間のばらつきは、DINとクロックとの位相差がリミットしない範囲にある限り、DINとクロックとの位相差から位相差出力への変換の精度には影響しない。したがって、想定されるDINとクロックとの位相差の最大値がそれほど大きくない場合には、遅延回路DLY802_1からDLY802_Nの遅延時間のばらつきは、かなりの程度、許容可能である。
【0050】
図9は、DINパルス選択回路602について、その別の構成の一例を示すブロック図である。N相クロック信号の各クロック信号(CLK_1からCLK_N)をそれぞれ対応するN個の遅延回路で遅延させた後に、DINの立ち上がりエッジに同期したN個のフリップフロップFF303_1からFF303_Nでラッチし、さらにN個の論理積回路AND804_1からAND804_NでDINとの論理積をとることでN本の識別信号とする。図9において、N相クロック信号の各クロック信号(CLK_1からCLK_N)は、互いに位相が2π/Nだけ離れ、かつ、Hの期間がシンボル時間に等しく、Lの期間がシンボル時間の(N−1)倍に等しい非対称クロックである。図6において、トラック電圧保持キャパシタ606_1から606_Nは、受信データ信号DINの立ち上がりエッジが生じた時点におけるN相クロック信号の各クロック信号(CLK_1からCLK_N)の電圧のみを保持するものであるから、N相クロック信号の各クロック信号(CLK_1からCLK_N)が、互いに位相が2π/Nだけ離れ、かつ、Hの期間がシンボル時間に等しく、Lの期間がシンボル時間の(N−1)倍に等しい非対称クロックの場合にも正常に動作可能である。この場合、DINパルス選択回路602は、論理積回路が不要であり回路構成が簡単になる他、N相クロック信号CLKの相数Nが奇数の場合も使用可能である。
【0051】
図9に示したDINパルス選択回路602は、図4に示した識別信号発生回路106の後段に、識別信号出力とDINとの論理積回路を付加した構成になっている。したがって、DINがLの期間は、N本のDINパルス識別信号SEL_1からSEL_Nの全てがLである一方で、DINがHの期間は、N本のDINパルス識別信号SEL_1からSEL_Nのうち、N相クロック信号103の各クロック信号(CLK_1からCLK_N)のうち、DINの立ち上がりエッジとの位相差が0もしくはπの偶数倍に最も近いクロック信号に対応する番号のDINパルス識別信号のみがHとなり、その他のN−1本はLのまま保持される。
【0052】
なお、図9に示したDINパルス選択回路602の構成においても、図8の構成について述べたバリエーションも使用可能である。
【0053】
以上より、実施例2にかかる信号再生回路向け位相比較回路によれば、周期が1シンボル時間のN倍であるN相クロック信号を用いる1/Nレート構成において、DINとクロックとの位相差を、簡単な回路で精度良く出力することが可能になる。
【実施例3】
【0054】
図14は、本発明の実施の形態3による、実施例1または実施例2で説明した位相比較回路を備えた、GPON、10GPON、100GEthernet(IEEEE 802.3ba)等の光通信装置1400について、その構成の一例を示すブロック図である。
【0055】
図14の光通信装置は、MAC(MEDIA ACCESS CONTROL)等、レイヤー2以上のデジタル論理回路(上位層論理1404)と、比較的低速な上位層のデジタルの信号と高速なシリアル信号(アナログ波形)との間の変換を行うSerDes1403と、
SerDesが入出力する電気信号と、ファイバ上の光信号の間の変換を行う光フロントエンド部1402で構成される。
【0056】
光ファイバから光通信装置1400に入力された光信号1401は、光フロントエンド部1402にある、光/電気変換回路1405によって電気信号に変換される。光信号は複数の信号が波長多重されている場合もあるので、その場合は同時に波長分離も行う。SerDes1403内にある入力回路1407は、光/電気変換回路1405から入力された電気信号を増幅する。増幅した信号DIN102(アナログ信号)を図10で説明したCDR回路1000に入力して、デジタルデータDOUT(1002)と再生クロックCLK1413とを出力する。デジタルデータDOUT(1002)を、シリアル/パラレル変換回路1408で、低速なパラレルデータにして、上位層論理に出力する(1412)。このとき、CDRが出力した再生クロックCLK1413(タイミング情報)も出力する。上位層論理1404はデータ出力1412の論理処理を行った後、低速なデジタルデータ(1414)と、付随するクロック(1415)を、SerDes1403に入力する。パラレル/シリアル変換1410で高速なシリアル信号に変換して、出力回路1409でアナログ波形として光フロントエンド部1402に出力する。このとき、同時に波長多重化を行う場合もある。実施の形態3にかかる、実施例1または実施例2で説明した位相比較回路を備えた光通信装置によれば、比較的低速な上位層のデジタルの信号と高速なシリアル信号(アナログ波形)との間の変換を行うSerDes中のCDR回路において、周期が1シンボル時間のN倍であるN相クロック信号を用いる1/Nレート構成において、極性反転等のアナログ電圧値をアナログ値のまま演算する回路ブロックを必要とせず、従来の通信装置と比較して安価での生産が可能となるとともに、省電力で使用することが可能となる。
【産業上の利用可能性】
【0057】
本実施の形態による信号再生回路向け位相比較回路は、データ信号に埋め込まれたクロックを受信側で再生するエンベディッドクロック伝送システムの、受信側の位相比較回路に対して広く適用可能である。中でも、特に、高速な信号を低消費電力で処理することが要求されるため受信回路内のクロックレートをシンボルレートの1/Nにする構成をとることが多い、十Gbpsを超える高速シリアル伝送システム、あるいは、高速光伝送システムなどに適用して有益となる。
【図面の簡単な説明】
【0058】
【図1】本発明の実施の形態1による信号再生回路向け位相比較回路において、その構成の一例を示すブロック図である。
【図2】図1におけるN:1セレクタの詳細な構成例を示すブロック図である。
【図3】図1における識別信号発生回路の詳細な構成例を示すブロック図である。
【図4】図1における識別信号発生回路の他の構成例を示すブロック図である。
【図5】図1の信号再生回路向け位相比較回路を2つ用いて入力データ信号の立ち上がりと立ち下がりの両方のエッジについて位相比較をする信号再生回路向け位相比較回路の構成例を示すブロック図である。
【図6】本発明の実施の形態2による信号再生回路向け位相比較回路において、その構成の一例を示すブロック図である。
【図7】本発明の実施の形態2による信号再生回路向け位相比較回路の動作を説明するタイミングチャートである。
【図8】図6におけるDINパルス選択回路の詳細な構成例を示すブロック図である。
【図9】図6におけるDINパルス選択回路の他の構成例を示すブロック図である。
【図10】非特許文献1に開示された信号再生回路の構成を示すブロック図である。
【図11】図10における位相比較回路の詳細な構成を示すブロック図、および、そのタイミングチャートである。
【図12】図11における位相比較回路の問題点を説明するタイミングチャートである。
【図13】特許文献1に開示された位相比較回路の構成を示すブロック図である。
【図14】本発明の実施の形態3による、実施例1または実施例2で説明した位相比較回路を備えた、GPON、10GPON、100GEthernet(IEEEE 802.3ba)等の光通信装置1400について、その構成の一例を示すブロック図である。
【符号の説明】
【0059】
DIN 受信データ信号
CLK クロック信号
DOUT 再生データ信号
AND 論理積回路
FF フリップフロップ回路
SEL DINパルス識別信号
LPF ローパスフィルタ回路
VCO 電圧制御発振回路
【特許請求の範囲】
【請求項1】
入力信号又は前記入力信号の反転信号のいずれか一方とクロック信号との位相差を出力する位相比較回路において、
前記クロック信号は、Nを2以上の整数として、周期が前記入力信号又は前記入力信号の反転信号のいずれか一方のN倍であり、互いに1/N周期ずつ位相のずれたN個のクロック信号で構成され、
前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジと、前記N個のクロック信号のそれぞれと、の間の各位相差に関する信号を出力する位相比較手段と、
前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相が0もしくはπの偶数倍に最も近い第一のクロック信号、又は前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相がπの奇数倍に最も近い第二のクロック信号、のいずれか一方を前記N個のクロック信号の中から識別する識別信号を出力する識別信号出力手段と、
前記入力信号又は前記入力信号の反転信号のいずれか一方の立ち上がりエッジと、前記第一のクロック信号又は前記第二のクロック信号のいずれか一方、との間の位相差に関する信号を、前記位相比較手段が出力する前記各位相差に関する信号の中から前記識別信号に基づいて選択する信号選択手段と、を備える
ことを特徴とする位相比較回路。
【請求項2】
請求項1に記載の位相比較回路であって、
前記位相比較手段は、
前記N個のクロック信号のそれぞれに個有の入力部と、
前記各位相差に関する信号のそれぞれに個有の第一の出力部と、を備える、
ことを特徴とする位相比較回路。
【請求項3】
請求項1に記載の位相比較回路であって、
前記位相比較手段は、
前記入力信号又は前記入力信号の反転信号のいずれか一方、のエッジが生じた時の前記N個のクロック信号の振幅値に基づいて前記各位相差に関する信号を出力する、
ことを特徴とする位相比較回路。
【請求項4】
請求項1に記載の位相比較回路であって、
前記信号選択手段は、
前記第一のクロック信号又は前記第二のクロック信号のいずれか一方を出力する第二の出力部を備え、
前記各位相差に関する信号の前記第二の出力部への導通を前記識別信号に基づいて行う第一の切替手段を、前記各位相差に関する信号のそれぞれごとに備える、
ことを特徴とする位相比較回路。
【請求項5】
請求項1に記載の位相比較回路であって、
前記識別信号出力手段は、
前記N個のクロック信号中の1つのクロック信号の論理値と、前記入力信号又は前記入力信号の反転信号のいずれか一方と、に基づいて前記識別信号を出力する、
ことを特徴とする位相比較回路。
【請求項6】
請求項5に記載の位相比較回路であって、
前記識別信号出力手段は、
前記論理値と、前記入力信号又は前記入力信号の反転信号のいずれか一方と、の間の第一の論理積に基づいて前記識別信号を出力する、
ことを特徴とする位相比較回路。
【請求項7】
請求項5に記載の位相比較回路であって、
前記1つのクロック信号は、
前記N個のクロック信号中の前記第一のクロック信号よりも位相が1/N周期早い第三のクロック信号、又は前記N個のクロック信号中の前記第二のクロック信号よりも位相が1/N周期早い第四のクロック信号、のいずれか一方である、
ことを特徴とする位相比較回路。
【請求項8】
請求項1に記載の位相比較回路であって、
前記識別信号出力手段は、
前記N個のクロック信号中の2つのクロック信号の間の第二の論理積と、前記入力信号又は前記入力信号の反転信号のいずれか一方と、に基づいて前記識別信号を出力する、
ことを特徴とする位相比較回路。
【請求項9】
請求項8に記載の位相比較回路であって、
前記識別信号出力手段は、
前記第二の論理積と、前記入力信号又は前記入力信号の反転信号のいずれか一方と、の間の第三の論理積に基づいて前記識別信号を出力する、
ことを特徴とする位相比較回路。
【請求項10】
請求項8に記載の位相比較回路であって、
Nは偶数であり、
前記2つのクロック信号は、
前記N個のクロック信号中の前記第一のクロック信号よりも位相が1/N周期早い第三のクロック信号と前記N個のクロック信号中の前記第三のクロック信号から位相が(1/2 − 1/N)周期ずれた第五のクロック信号、
又は前記N個のクロック信号中の前記第二のクロック信号よりも位相が1/N周期早い第四のクロック信号と前記N個のクロック信号中の前記第四のクロック信号から位相が(1/2 − 1/N)周期ずれた第六のクロック信号、
のいずれか一方である、
ことを特徴とする位相比較回路。
【請求項11】
請求5に記載の位相比較回路であって、
前記論理値は、フリップフロップ回路又はレベルセンスラッチ回路によって出力される、
ことを特徴とする位相比較回路。
【請求項12】
請求項1に記載の位相比較回路であって、
前記位相比較手段は、
前記N個のクロック信号をそれぞれ保持する第一の信号保持手段を前記N個のクロック信号のそれぞれごとに備え、
前記N個のクロック信号の前記第一の信号保持手段への導通を、前記入力信号又は前記入力信号の反転信号のいずれか一方が既定の論理値であるか否かに基づいて行う第二の切替手段を、前記N個のクロック信号のそれぞれごとに備える、
ことを特徴とする位相比較回路。
【請求項13】
光ネットワーク網から受信する光入力信号を電気信号に変換する第一の変換回路と、前記第一の変換回路が出力する前記電気信号をアナログ信号からデジタル信号に変換する第二の変換回路と、前記第二の変換回路が出力する前記デジタル信号の論理処理を行う論理回路と、を有する光通信装置であって、
Nを2以上の整数として、
前記第二の変換回路は、
周期が前記電気信号又は前記電気信号の反転信号のいずれか一方のN倍であり、互いに1/N周期ずつ位相のずれたN個のクロック信号と、前記電気信号又は前記電気信号の反転信号のいずれか一方の立ち上がりエッジと、の位相差を出力する位相比較手段と、
前記電気信号又は前記電気信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相が0もしくはπの偶数倍に最も近い第一のクロック信号、又は前記電気信号又は前記電気信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相がπの奇数倍に最も近い第二のクロック信号、のいずれか一方を前記N個のクロック信号の中から識別する識別信号を出力する識別信号出力手段と、
前記電気信号又は前記電気信号の反転信号のいずれか一方の立ち上がりエッジと、前記第一のクロック信号又は前記第二のクロック信号のいずれか一方、との間の位相差に関する信号を、前記位相比較手段が出力する前記各位相差に関する信号の中から前記識別信号に基づいて選択して出力する信号選択手段と、を備える
ことを特徴とする光通信装置。
【請求項14】
請求項13に記載の光通信装置であって、
前記位相比較手段は、
前記N個のクロック信号のそれぞれに個有の入力部と、
前記各位相差に関する信号のそれぞれに個有の第一の出力部と、を備える、
ことを特徴とする光通信装置。
【請求項15】
請求項13に記載の光通信装置であって、
前記位相比較手段は、
前記電気信号又は前記電気信号の反転信号のいずれか一方、のエッジが生じた時の前記N個のクロック信号の振幅値に基づいて前記各位相差に関する信号を出力する、
ことを特徴とする光通信装置。
【請求項16】
請求項13に記載の光通信装置であって、
前記信号選択手段は、
前記第一のクロック信号又は前記第二のクロック信号のいずれか一方を出力する第二の出力部を備え、
前記各位相差に関する信号の前記第二の出力部への導通を前記識別信号に基づいて行う第一の切替手段を、前記各位相差に関する信号のそれぞれごとに備える、
ことを特徴とする光通信装置。
【請求項17】
請求項13に記載の光通信装置であって、
前記識別信号出力手段は、
前記N個のクロック信号中の1つのクロック信号の論理値と、前記電気信号又は前記電気信号の反転信号のいずれか一方と、に基づいて前記識別信号を出力する、
ことを特徴とする光通信装置。
【請求項18】
請求項17に記載の光通信装置であって、
前記識別信号出力手段は、
前記論理値と、前記電気信号又は前記電気信号の反転信号のいずれか一方と、の間の第一の論理積に基づいて前記識別信号を出力する、
ことを特徴とする光通信装置。
【請求項19】
請求項17に記載の光通信装置であって、
前記1つのクロック信号は、
前記N個のクロック信号中の前記第一のクロック信号よりも位相が1/N周期早い第三のクロック信号、又は前記N個のクロック信号中の前記第二のクロック信号よりも位相が1/N周期早い第四のクロック信号、のいずれか一方である、
ことを特徴とする光通信装置。
【請求項20】
請求項13に記載の光通信装置であって、
前記識別信号出力手段は、
前記N個のクロック信号中の2つのクロック信号の間の第二の論理積と、前記電気信号又は前記電気信号の反転信号のいずれか一方と、に基づいて前記識別信号を出力する、
ことを特徴とする光通信装置。
【請求項21】
請求項20に記載の光通信装置であって、
前記識別信号出力手段は、
前記第二の論理積と、前記電気信号又は前記電気信号の反転信号のいずれか一方と、の間の第三の論理積に基づいて前記識別信号を出力する、
ことを特徴とする光通信装置。
【請求項22】
請求項20に記載の光通信装置であって、
Nは偶数であり、
前記2つのクロック信号は、
前記N個のクロック信号中の前記第一のクロック信号よりも位相が1/N周期早い第三のクロック信号と前記N個のクロック信号中の前記第三のクロック信号から位相が(1/2 − 1/N)周期ずれた第五のクロック信号、
又は前記N個のクロック信号中の前記第二のクロック信号よりも位相が1/N周期早い第四のクロック信号と前記N個のクロック信号中の前記第四のクロック信号から位相が(1/2 − 1/N)周期ずれた第六のクロック信号、
のいずれか一方である、
ことを特徴とする光通信装置。
【請求項23】
請求項17に記載の光通信装置であって、
前記論理値は、フリップフロップ回路又はレベルセンスラッチ回路によって出力される、
ことを特徴とする光通信装置。
【請求項24】
請求項13に記載の光通信装置であって、
前記位相比較手段は、
前記N個のクロック信号をそれぞれ保持する第一の信号保持手段を前記N個のクロック信号のそれぞれごとに備え、
前記N個のクロック信号の前記第一の信号保持手段への導通を、前記電気信号又は前記電気信号の反転信号のいずれか一方が既定の論理値であるか否かに基づいて行う第二の切替手段を、前記N個のクロック信号のそれぞれごとに備える、
ことを特徴とする光通信装置。
【請求項1】
入力信号又は前記入力信号の反転信号のいずれか一方とクロック信号との位相差を出力する位相比較回路において、
前記クロック信号は、Nを2以上の整数として、周期が前記入力信号又は前記入力信号の反転信号のいずれか一方のN倍であり、互いに1/N周期ずつ位相のずれたN個のクロック信号で構成され、
前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジと、前記N個のクロック信号のそれぞれと、の間の各位相差に関する信号を出力する位相比較手段と、
前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相が0もしくはπの偶数倍に最も近い第一のクロック信号、又は前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相がπの奇数倍に最も近い第二のクロック信号、のいずれか一方を前記N個のクロック信号の中から識別する識別信号を出力する識別信号出力手段と、
前記入力信号又は前記入力信号の反転信号のいずれか一方の立ち上がりエッジと、前記第一のクロック信号又は前記第二のクロック信号のいずれか一方、との間の位相差に関する信号を、前記位相比較手段が出力する前記各位相差に関する信号の中から前記識別信号に基づいて選択する信号選択手段と、を備える
ことを特徴とする位相比較回路。
【請求項2】
請求項1に記載の位相比較回路であって、
前記位相比較手段は、
前記N個のクロック信号のそれぞれに個有の入力部と、
前記各位相差に関する信号のそれぞれに個有の第一の出力部と、を備える、
ことを特徴とする位相比較回路。
【請求項3】
請求項1に記載の位相比較回路であって、
前記位相比較手段は、
前記入力信号又は前記入力信号の反転信号のいずれか一方、のエッジが生じた時の前記N個のクロック信号の振幅値に基づいて前記各位相差に関する信号を出力する、
ことを特徴とする位相比較回路。
【請求項4】
請求項1に記載の位相比較回路であって、
前記信号選択手段は、
前記第一のクロック信号又は前記第二のクロック信号のいずれか一方を出力する第二の出力部を備え、
前記各位相差に関する信号の前記第二の出力部への導通を前記識別信号に基づいて行う第一の切替手段を、前記各位相差に関する信号のそれぞれごとに備える、
ことを特徴とする位相比較回路。
【請求項5】
請求項1に記載の位相比較回路であって、
前記識別信号出力手段は、
前記N個のクロック信号中の1つのクロック信号の論理値と、前記入力信号又は前記入力信号の反転信号のいずれか一方と、に基づいて前記識別信号を出力する、
ことを特徴とする位相比較回路。
【請求項6】
請求項5に記載の位相比較回路であって、
前記識別信号出力手段は、
前記論理値と、前記入力信号又は前記入力信号の反転信号のいずれか一方と、の間の第一の論理積に基づいて前記識別信号を出力する、
ことを特徴とする位相比較回路。
【請求項7】
請求項5に記載の位相比較回路であって、
前記1つのクロック信号は、
前記N個のクロック信号中の前記第一のクロック信号よりも位相が1/N周期早い第三のクロック信号、又は前記N個のクロック信号中の前記第二のクロック信号よりも位相が1/N周期早い第四のクロック信号、のいずれか一方である、
ことを特徴とする位相比較回路。
【請求項8】
請求項1に記載の位相比較回路であって、
前記識別信号出力手段は、
前記N個のクロック信号中の2つのクロック信号の間の第二の論理積と、前記入力信号又は前記入力信号の反転信号のいずれか一方と、に基づいて前記識別信号を出力する、
ことを特徴とする位相比較回路。
【請求項9】
請求項8に記載の位相比較回路であって、
前記識別信号出力手段は、
前記第二の論理積と、前記入力信号又は前記入力信号の反転信号のいずれか一方と、の間の第三の論理積に基づいて前記識別信号を出力する、
ことを特徴とする位相比較回路。
【請求項10】
請求項8に記載の位相比較回路であって、
Nは偶数であり、
前記2つのクロック信号は、
前記N個のクロック信号中の前記第一のクロック信号よりも位相が1/N周期早い第三のクロック信号と前記N個のクロック信号中の前記第三のクロック信号から位相が(1/2 − 1/N)周期ずれた第五のクロック信号、
又は前記N個のクロック信号中の前記第二のクロック信号よりも位相が1/N周期早い第四のクロック信号と前記N個のクロック信号中の前記第四のクロック信号から位相が(1/2 − 1/N)周期ずれた第六のクロック信号、
のいずれか一方である、
ことを特徴とする位相比較回路。
【請求項11】
請求5に記載の位相比較回路であって、
前記論理値は、フリップフロップ回路又はレベルセンスラッチ回路によって出力される、
ことを特徴とする位相比較回路。
【請求項12】
請求項1に記載の位相比較回路であって、
前記位相比較手段は、
前記N個のクロック信号をそれぞれ保持する第一の信号保持手段を前記N個のクロック信号のそれぞれごとに備え、
前記N個のクロック信号の前記第一の信号保持手段への導通を、前記入力信号又は前記入力信号の反転信号のいずれか一方が既定の論理値であるか否かに基づいて行う第二の切替手段を、前記N個のクロック信号のそれぞれごとに備える、
ことを特徴とする位相比較回路。
【請求項13】
光ネットワーク網から受信する光入力信号を電気信号に変換する第一の変換回路と、前記第一の変換回路が出力する前記電気信号をアナログ信号からデジタル信号に変換する第二の変換回路と、前記第二の変換回路が出力する前記デジタル信号の論理処理を行う論理回路と、を有する光通信装置であって、
Nを2以上の整数として、
前記第二の変換回路は、
周期が前記電気信号又は前記電気信号の反転信号のいずれか一方のN倍であり、互いに1/N周期ずつ位相のずれたN個のクロック信号と、前記電気信号又は前記電気信号の反転信号のいずれか一方の立ち上がりエッジと、の位相差を出力する位相比較手段と、
前記電気信号又は前記電気信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相が0もしくはπの偶数倍に最も近い第一のクロック信号、又は前記電気信号又は前記電気信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相がπの奇数倍に最も近い第二のクロック信号、のいずれか一方を前記N個のクロック信号の中から識別する識別信号を出力する識別信号出力手段と、
前記電気信号又は前記電気信号の反転信号のいずれか一方の立ち上がりエッジと、前記第一のクロック信号又は前記第二のクロック信号のいずれか一方、との間の位相差に関する信号を、前記位相比較手段が出力する前記各位相差に関する信号の中から前記識別信号に基づいて選択して出力する信号選択手段と、を備える
ことを特徴とする光通信装置。
【請求項14】
請求項13に記載の光通信装置であって、
前記位相比較手段は、
前記N個のクロック信号のそれぞれに個有の入力部と、
前記各位相差に関する信号のそれぞれに個有の第一の出力部と、を備える、
ことを特徴とする光通信装置。
【請求項15】
請求項13に記載の光通信装置であって、
前記位相比較手段は、
前記電気信号又は前記電気信号の反転信号のいずれか一方、のエッジが生じた時の前記N個のクロック信号の振幅値に基づいて前記各位相差に関する信号を出力する、
ことを特徴とする光通信装置。
【請求項16】
請求項13に記載の光通信装置であって、
前記信号選択手段は、
前記第一のクロック信号又は前記第二のクロック信号のいずれか一方を出力する第二の出力部を備え、
前記各位相差に関する信号の前記第二の出力部への導通を前記識別信号に基づいて行う第一の切替手段を、前記各位相差に関する信号のそれぞれごとに備える、
ことを特徴とする光通信装置。
【請求項17】
請求項13に記載の光通信装置であって、
前記識別信号出力手段は、
前記N個のクロック信号中の1つのクロック信号の論理値と、前記電気信号又は前記電気信号の反転信号のいずれか一方と、に基づいて前記識別信号を出力する、
ことを特徴とする光通信装置。
【請求項18】
請求項17に記載の光通信装置であって、
前記識別信号出力手段は、
前記論理値と、前記電気信号又は前記電気信号の反転信号のいずれか一方と、の間の第一の論理積に基づいて前記識別信号を出力する、
ことを特徴とする光通信装置。
【請求項19】
請求項17に記載の光通信装置であって、
前記1つのクロック信号は、
前記N個のクロック信号中の前記第一のクロック信号よりも位相が1/N周期早い第三のクロック信号、又は前記N個のクロック信号中の前記第二のクロック信号よりも位相が1/N周期早い第四のクロック信号、のいずれか一方である、
ことを特徴とする光通信装置。
【請求項20】
請求項13に記載の光通信装置であって、
前記識別信号出力手段は、
前記N個のクロック信号中の2つのクロック信号の間の第二の論理積と、前記電気信号又は前記電気信号の反転信号のいずれか一方と、に基づいて前記識別信号を出力する、
ことを特徴とする光通信装置。
【請求項21】
請求項20に記載の光通信装置であって、
前記識別信号出力手段は、
前記第二の論理積と、前記電気信号又は前記電気信号の反転信号のいずれか一方と、の間の第三の論理積に基づいて前記識別信号を出力する、
ことを特徴とする光通信装置。
【請求項22】
請求項20に記載の光通信装置であって、
Nは偶数であり、
前記2つのクロック信号は、
前記N個のクロック信号中の前記第一のクロック信号よりも位相が1/N周期早い第三のクロック信号と前記N個のクロック信号中の前記第三のクロック信号から位相が(1/2 − 1/N)周期ずれた第五のクロック信号、
又は前記N個のクロック信号中の前記第二のクロック信号よりも位相が1/N周期早い第四のクロック信号と前記N個のクロック信号中の前記第四のクロック信号から位相が(1/2 − 1/N)周期ずれた第六のクロック信号、
のいずれか一方である、
ことを特徴とする光通信装置。
【請求項23】
請求項17に記載の光通信装置であって、
前記論理値は、フリップフロップ回路又はレベルセンスラッチ回路によって出力される、
ことを特徴とする光通信装置。
【請求項24】
請求項13に記載の光通信装置であって、
前記位相比較手段は、
前記N個のクロック信号をそれぞれ保持する第一の信号保持手段を前記N個のクロック信号のそれぞれごとに備え、
前記N個のクロック信号の前記第一の信号保持手段への導通を、前記電気信号又は前記電気信号の反転信号のいずれか一方が既定の論理値であるか否かに基づいて行う第二の切替手段を、前記N個のクロック信号のそれぞれごとに備える、
ことを特徴とする光通信装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2010−56989(P2010−56989A)
【公開日】平成22年3月11日(2010.3.11)
【国際特許分類】
【出願番号】特願2008−220787(P2008−220787)
【出願日】平成20年8月29日(2008.8.29)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
【公開日】平成22年3月11日(2010.3.11)
【国際特許分類】
【出願日】平成20年8月29日(2008.8.29)
【出願人】(000005108)株式会社日立製作所 (27,607)
【Fターム(参考)】
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