【課題】ＰＬＬのチャージポンプ回路からの出力電流ミスマッチにより、ＰＬＬの特性劣化に繋がるリファレンススプリアスが発生する問題がある。
【解決手段】基準信号とフィードバック信号との位相差に応じて第１、第２のパルス信号を出力する位相比較器と、第１の制御信号に応じて、前記第１、第２のパルス信号のパルス幅をそれぞれ調整した第３、第４のパルス信号を生成するパルス幅調整回路と、前記第３、第４のパルス信号に応じて出力電流を生成するチャージポンプと、前記チャージポンプの出力に接続され、電流を電圧に変換するループフィルタと、前記ループフィルタの変換した電圧を積分した検出結果を出力する検出回路と、前記検出結果に応じて、前記第１の制御信号を生成する制御回路と、を有するＰＬＬ回路。 （もっと読む）

【課題】 基準発振器、ＶＣＯ、位相比較器の純度が低くても位相雑音特性を良好にする。
【解決手段】 基準発振器２８ａが発振する基準周波数ｆ_refをＢＳ放送波のチャンネル間隔とされる３８．３６ＭＨｚに設定する。そして、中間周波数を２８２．２８（＝７×３８．３６+１３．７６）ＭＨｚとした場合は、１０４９．４８ＭＨｚのチャンネル周波数とされるＢＳ−１チャンネルがアサインされるＢＳ−ＩＦレベル調整ユニット１０では、局部発振器２８の出力周波数ｆ_outが７６７．２ＭＨｚになり、分周器２８ｅの分周数Ｎを２０とすればよい。基準周波数ｆ_refを３８．３６ＭＨｚと高くすることができるため、局部発振器２８の位相雑音特性が良好になる。 （もっと読む）

【課題】スタンバイ状態からの復帰後、電圧制御発振器に入力される電圧信号が短時間で一定となる、消費電力の低減された位相同期回路を提供することを課題とする。
【解決手段】電圧制御発振器の入力端子とループフィルタを構成する容量素子の間に、酸化物半導体材料を用いて半導体層を形成したトランジスタを設け、通常動作状態の時には当該トランジスタをオン状態に、スタンバイ状態の時には当該トランジスタをオフ状態とする。 （もっと読む）

【課題】回路の小面積化、低消費電力化を図ることが可能であり、しかも温度依存性の影響を受けない安定した位相比較が可能な同期信号処理装置を提供する。
【解決手段】水平同期信号を同期クロックで同期させ、当該同期クロックのタイミングでデジタルデータとして出力する時間デジタル変換器（ＴＤＣ）と、同期クロックをカウントして参照クロックを生成する参照クロック生成部と、ＴＤＣによるデジタルデータと参照クロックの位相比較を行うことにより位相差情報を得るデジタル位相比較器と、デジタル位相比較器の位相差情報に応じて上記参照クロックとＴＤＣによる水平同期信号のデジタルデータの位相が一致するように周波数が制御される同期クロックを生成する同期クロック生成装置と、を有する。 （もっと読む）

【課題】デジタルＰＬＬ（ＤＰＬＬ）は、入出力位相の小数部に基づいて動作を提供する。
【解決手段】ＤＰＬＬは、入力位相を得るために少なくとも１つの入力信号を蓄積し、例えばタイムデジタルコンバータ（ＴＤＣ）を使用して、発振器からの発振信号と参照信号との間の位相差に基づいて出力位相の小数部を決定する。ＤＰＬＬは、入力位相の小数部および出力位相の小数部に基づいて位相エラーを決定する。その後、ＤＰＬＬは、位相エラーに基づいて発振器のための制御信号を生成する。別の態様では、合成されたアキュムレータを含むＤＰＬＬは、参照信号に基づいて、発振信号サイクルの数のトラッキングを保持することにより粗い出力位相を決定する。 （もっと読む）

【課題】スペクトラム拡散クロックを画像データにより変調した信号を用いて画像を描画する場合に、スペクトラム拡散クロックの生成に用いる変調信号の周期性が画像に与える影響を小さくする。
【解決手段】画像形成装置は水平同期信号として機能するＢＤ信号を生成するＢＤ信号生成部と、スペクトラム拡散クロックＣＬＫ２を生成するクロック生成部３０１とを備える。クロック生成部３０１はＰＬＬ回路に変調信号生成部４１を加えた構成を有する。変調信号生成部４１は変調信号ＳＧ１の周期Ｔ１とＢＤ信号の周期Ｔ２とが下記式を満たす変調信号ＳＧ１を生成する。
Ｔ２＝Ｔ１×(ｎ＋０．５)
ｎは正の整数 （もっと読む）

【課題】 入力信号間の時間差を加算する時間差加算器を含むシステムオンチップを提供する。
【解決手段】 時間差加算器１００は、第１入力信号ＳＩＮ１、第２入力信号ＳＩＮ２、第３入力信号ＳＩＮ３、及び第４入力信号ＳＩＮ４に応答して第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を生成する。時間差加算器１００は、第１入力信号ＳＩＮ１と第２入力信号ＳＩＮ２との間の第１時間差ＴＤ１、及び、第３入力信号ＳＩＮ３と第４入力信号ＳＩＮ４との間の第２時間差ＴＤ２を加算することによって、第１時間差ＴＤ１と第２時間差ＴＤ２との和に相応する時間差（ＴＤ１＋ＴＤ２）を有する第１出力信号ＳＯＵＴ１及び第２出力信号ＳＯＵＴ２を出力する。これにより、低い電源電圧環境において、時間ドメインで信号処理を遂行することができ、性能を向上させることができる。 （もっと読む）

【課題】位相雑音の劣化を抑制することができる高周波発振源を得ることを目的とする。
【解決手段】所定の周波数で発振する基準発振器１と、その基準発振器の出力波が注入されていない場合の発振周波数が、その基準発振器の出力波の周波数の整数倍に設定されている（または設定される）注入同期発振器とを備え、その基準発振器から注入同期発振器に注入される電力を、注入同期発振器の低離調周波数の位相雑音が基準発振器の位相雑音と(同じ周波数で比較した場合に)等しくなるように、かつ高離調周波数の位相雑音が注入電力がない時の注入同期発振器の位相雑音と(同じ周波数で比較した場合に)等しくなるように適切な注入電力とする電力調整手段を設ける。 （もっと読む）

【課題】 サンプリング周波数の２倍の周波数における回転因子の集合に対応する、ＤＦＴ演算子と１／２ＤＦＴ演算子の組み合わせにもとづく周波数弁別器である。
【解決手段】 周波数弁別器は、ゼロ又は不連続点を持たないように選定される。そのため、この発明の弁別器は、拡張された動作範囲において、より安定的かつ良好に動作する。この発明の弁別器は、ＧＰＳ受信機に適用された場合、初めに大きな誤差が有っても、より確実にキャリヤ周波数にロックすることが可能であるとともに、誤ってロックする問題を防止するものである。 （もっと読む）

【課題】改良された電圧制御発振器を提供する。
【解決手段】電圧制御発振器（１６）は複数の直列に接続された合成利得段（４２、４４、４６）を含む。合成利得段はトランスコンダクタンス段（４８）及びトランスインピーダンス段（５０）を含む。トランスコンダクタンス段は第１電源電圧端子から第２電源電圧端子への第１電流経路（５２、５６、６４）及び第２電流経路（５４、５８、６６）を有する。第１可変抵抗（６２）は第１電流経路と第２電流経路との間に接続される。トランスインピーダンス段は、第１電流経路の出力に接続された入力端子と、出力端子とを有する第１インバータ（６８、７２）及び第２電流経路の出力に接続された入力端子と、出力端子とを有する第２インバータ（７０、７４）を有する。第２可変抵抗（７６）は第１インバータの入力端子と出力端子との間に、第３可変抵抗（７８）は第２インバータの入力端子と出力端子との間に接続される。 （もっと読む）

【課題】高速なクロックを内部回路に供給するためには、消費電力の高いクロックバッファを必要とする。そのため、高速なクロックを低消費電力で供給するクロック供給回路及び半導体集積回路が、望まれる。
【解決手段】クロック供給回路は、電圧制御発振器を含むＰＬＬ回路と、電圧制御発振器の発振周波数を制御する発振制御電圧に基づいて、電圧制御発振器の発振周波数と略同一の周波数を持つクロックを、ＰＬＬ回路のリファレンスクロックに同期させて出力する自己発振型バッファ回路と、を備えている。 （もっと読む）

【課題】ＰＬＬ回路を有する発振器であって、小型化を図ることができる発振器を提供する。
【解決手段】発振器１００は、基板１１０の上方に配置された第１ＭＥＭＳ振動子１２を含み第１発振信号を出力する基準発振回路と、基板１１０の上方に配置された第２ＭＥＭＳ振動子５２を含み制御信号で発振周波数が制御され第２発振信号を出力する電圧制御発振回路と、前記第２発振信号を分周して分周信号を出力する分周回路と、前記分周信号と前記第１発振信号との位相差に基づいた前記制御信号を出力する位相比較回路と、を含み、第１ＭＥＭＳ振動子１２および第２ＭＥＭＳ振動子５２の各々は、第１電極と、第２電極と、を有し、第２電極は、第１電極と対向配置された可動部を有し、基板の平面視において第１ＭＥＭＳ振動子１２の可動部の面積は、第２ＭＥＭＳ振動子５２の可動部の面積よりも大きい。 （もっと読む）

【課題】サイクルスリップが発生することでＰＬＬ回路の引き込み時間が遅れるという問題がある。そのため、サイクルスリップを低減し、高速にロックを行なうＰＬＬ回路の提供が望まれる。
【解決手段】図１に示すＰＬＬ回路は、位相比較器と、位相比較器と接続されるチャージポンプと、を備えている。さらに、位相比較器は、基準クロックを遅延させたクロック及びフィードバッククロックを遅延させたクロックに基づき、チャージポンプの出力電圧を上昇させる第１のＵＰ信号及びチャージポンプの出力電圧を下降させる第１のＤＷ信号を生成する制御信号生成回路と、基準クロックに同期させ、第１のＵＰ信号に基づきチャージポンプの出力電圧を上昇させる第２のＵＰ信号を出力する第１の保持回路と、フィードバッククロックに同期させ、第１のＤＷ信号に基づきチャージポンプの出力電圧を下降させる第２のＤＷ信号を出力する第２の保持回路と、を含んでいる。 （もっと読む）

【課題】簡単な構成で位相同期を行うことができるデジタル位相同期回路および物理量検出センサを提供する。
【解決手段】位相比較部は、サンプリング値の符号情報を示す符号クロックＣＬＫ１と分周器の分周クロックＣＬＫ２との位相差を算出する。このとき、位相比較部は、符号クロックＣＬＫ１による立上りタイミングからダウンカウントし、分周器の分周クロックＣＬＫ２による立下りタイミングにてアップカウントし、符号クロックＣＬＫ１による立上りタイミングにて得られたカウント値を位相比較カウント値として出力する。そして、加算器が、位相比較カウント値に位相補正部の位相補正値を加算してループフィルタに出力する。 （もっと読む）

【課題】アナログ特性を容易な設計で高速なデジタルアシストが可能な位相同期装置および位相同期回路の周波数キャリブレーション方法、並びにプログラムを提供する。
【解決手段】デジタルアシストキャリブレーション回路は、探索範囲を所定の値から順番に検索値を変更して、検索値と目的値との大小関係を確認する順次探索と、探索範囲の検索値の中央値と上記目的値との大小関係を確認し、目的値が含まれる側の半分の検索範囲に対してのみその半分の検索範囲の検索値の中央値と目的値との大小関係を確認して、目的値を検索していく二分探索と、を選択的に処理可能で、検索過程における最初の過程と最後の過程のうち、少なくとも最初の過程と最後の過程のいずれかにおいて二分探索を行い、残りの過程では順次探索処理を行う。 （もっと読む）

【課題】ＰＬＬ回路をベースとしたＣＤＲ回路を使用したトランシーバ間において、再同期を高速に行うことを目的とする。
【解決手段】ＰＬＬ回路により構成されるクロック抽出部１６に、受信信号を受信していない非受信状態の場合には、受信信号を受信している受信状態から非受信状態へ移行する時点におけるクロック信号の位相を示す位相情報を保持しておく受信側位相保持部２２を追加する。データ送信時には、受信側位相保持部２２が保持した位相情報を用いて生成されたクロック信号を用いて送信データを送信する。 （もっと読む）

【課題】ループフィルタをオンチップ化する際、トランジスタの素子サイズのバラツキによるＰＬＬ回路の特性バラツキを軽減して、回路規模と消費電力の増大を軽減する。
【解決手段】半導体集積回路は、位相周波数比較器１とループアッテネータ２とチャージポンプ３とループフィルタ４と電圧制御発振器５と分周器６を具備するフェーズロックドループ回路を内蔵する。アッテネータ２は、サンプリング回路２１とカウンタ２２とを含む。回路２１にサンプリングパルスＳＰＬ＿ＣＬＫと位相周波数比較器１から出力される第１と第２の出力信号が供給され、回路２１はサンプリング出力信号を出力する。カウンタ２２は回路２１から出力される所定個数のサンプリングパルスのカウントアップを完了すると、カウントアップ完了出力信号を出力する。チャージポンプ３は、カウントアップ完了出力信号に応答してループフィルタ４に充電電流または放電電流を出力する。 （もっと読む）

【課題】短時間でかつ正確に、所望の周波数の発振信号にロック可能なＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、粗調整ループ部と微調整ループ部を有する。前記粗調整ループ部は、前記複数の第１切替部の切替情報を記憶する切替情報記憶部と、複数の第１切替部の新たな切替情報を設定する切替情報設定部と、切替情報設定部で設定した複数の第１切替部の切替情報に基づいて調整した電圧制御型発振器の発振信号を分周した分周信号を生成する分周器と、分周信号の周波数と基準信号の周波数とを比較した結果に基づいて、切替情報設定部に対して切替情報の再設定を指示する発振周波数調整部と、切替情報設定部で設定した切替情報と、切替情報記憶部に記憶されている切替情報と、の差分情報を生成し、該差分情報が所定の閾値範囲内であれば、ループ制御部に粗調整の終了を報知し、差分情報が閾値範囲外の場合には、切替情報設定部に対して切替情報の再設定を指示する比較器と、を有する。 （もっと読む）

【課題】フラクショナル分周器の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制したアキュムレータ型フラクショナルＮ−ＰＬＬおよびその制御方法を実現する。
【解決手段】アキュムレータ型フラクショナルＮ−ＰＬＬシンセサイザ１００を、その参照信号入力側の位相検出器の前段にアキュムレータ１２０からの誤差信号によって上記参照信号に対し位相調整を行う位相調整回路１３０を介挿して構成し、出力段のＶＣＯ１１４の出力を前段側にフィードバックするフラクショナル分周器１１５の出力である帰還信号と、上記位相調整された参照信号との両信号の位相差が生じないようにして、該両信号の位相差に応じた出力を得る位相検出器１１１の出力によってチャージポンプ１１２が駆動されないようにすることによって、フラクショナル分周器１１５の分周数を周期的に切り替えることに起因するフラクショナルスプリアスを抑制するように構成する。 （もっと読む）

【課題】 フラクショナルＮ方式のＰＬＬ(Phase-locked loop；位相同期回路)周波数シンセサイザにおいて生じる、フラクショナルスプリアスを抑圧する。
【解決手段】 可変分周器の分周数を２つ以上の整数値で時間的に切り替えるフラクショナルＮ方式のＰＬＬ周波数シンセサイザにおいて、電圧制御発振器２とループフィルタ７の間に、抑圧周波数および減衰量の制御を可能とする可変ノッチフィルタ８を設けることで、フラクショナルスプリアスを抑圧することができる。 （もっと読む）