【課題】 各温度におけるＤ／Ａ変換器の温度補償値を短時間で取得できる温度補償型水晶発振器の温度補償値設定方法を提供する。
【解決手段】 ＰＣ２３が、ＰＬＬ回路２１からロック信号が入力されるまでは、ＰＬＬ回路２１からの制御電圧出力を選択してＶＣＸＯ１６に入力するようＳＷ１５を制御し、ＰＬＬ回路２１からロック信号を入力すると、Ａ／Ｄ変換器１２からの検出温度の値とＰＬＬ回路２１からの制御電圧出力についてバッファ１８、Ａ／Ｄ変換器１９により得られた電圧値を記憶すると共に、ＣＰＵ１３の内部メモリにロック状態の検出温度の値と制御電圧の値として設定して、Ｄ／Ａ変換器１４への温度補償値を取得する温度補償型水晶発振器の温度補償値設定方法である。 （もっと読む）

【課題】周波数逓倍回路を含む広帯域ＰＬＬ発振回路において、逓倍回路出力端に高調波等の不要周波数信号を除去するフィルタを必要とせず、簡単な構成によって不要周波数信号に起因して間違った周波数に同期することなく、安定した動作が得られる広帯域ＰＬＬ発振回路を提供する。
【解決手段】
逓倍回路に同調周波数制御機能を備え、発振周波数に応じて適切な同調周波数になるように制御する。また、ＰＬＬロックインまでの時間短縮のためにメモリに記憶した制御電圧情報をＶＣＯに印加する機能を備え、この制御電圧情報によって同時に逓倍回路の同調周波数を制御する。 （もっと読む）

【課題】 本発明の目的は、入力される２つの信号の位相差だけでなく周波数の差まで検出することができるタイム/デジタルコンバーター及びこれを用いるデジタル位相ロックループを提供することを目的とする。
【解決手段】 タイム/デジタルコンバーターが開示される。本タイム/デジタルコンバーターは、第１信号及び第２信号を受信し、直列接続された複数の遅延素子を用いて第２信号を段階的に遅延させ、遅延された第２信号と第１信号とを比較して第１信号に対する第２信号の位相エラーを出力するコンバーターと、第１信号及び複数の遅延素子のノードのうち一つのノードから第３信号を受信し、第１信号及び第３信号に対する位相差を出力する位相周波数検出器と、位相周波数検出器の出力信号と第２信号を用いて、第１信号に対する第２信号の周波数エラーをデジタルコードに出力する周波数検出器と、を含む。これにより、本タイム/デジタルコンバーターは入力される２つの信号間の位相差だけでなく周波数の差まで検出することができる。 （もっと読む）

例示的な態様は、周波数変調（ＦＭ）送信機及び非ＦＭ受信機を含み、それらは同一のＩＣチップ上にインプリメントされる。ＦＭ送信機は、デジタルＦＭ変調器、ロウパスフィルタ、増幅器、及びＬＣタンク回路を含む。デジタルＦＭ変調器は、デジタル入力信号を受け取り、デジタル入力信号によってＦＭ変調を行い、デジタルＦＭ信号を供給する。ロウパスフィルタは、デジタルＦＭ信号をフィルタし、フィルタされたＦＭ信号を供給する。増幅器は、フィルタされたＦＭ信号を増幅し、出力ＦＭ信号を供給する。ＬＣタンク回路は、出力ＦＭ信号をフィルタする。デジタルＦＭ変調器は、ＰＬＬ内のマルチモジュール分周器の可変分周比を変化させることによってＦＭ変調を行う。デルタ−シグマ変調器は、デジタル入力信号を受け取り、可変分周比を得るために用いられる変調器出力信号を発生する。
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【課題】ＰＬＬ回路におけるＰＬＬ応答特性を、参照電圧に応じた所望の特性にする。
【解決手段】ＰＬＬ回路は、入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周部から受けた前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部とを有するＰＬＬ回路であって、前記生成部から出力された前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、前記第２の状態において、前記分周信号の周波数と前記基準信号の周波数とを比較し、前記分周信号の周波数が前記基準信号の周波数に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振する周波数を補正する補正部とを備える。 （もっと読む）

【解決手段】 基準クロックの周波数を決定する装置、方法、システム、アルゴリズム、および回路を開示する。一実施形態によると、基準クロックの周波数を検出する回路であって、周波数が既知であり、精度は所定の値であるスリープクロックの所定の部分の間、基準クロックのサイクル数をカウントして、基準クロックサイクルカウント値を得るクロックカウンタと、基準クロックサイクルカウント値および既知であるスリープクロックの周波数に基づいて、基準クロックの周波数を推定する周波数推定部と、複数の許容周波数から、推定された基準クロックの周波数に最も近い周波数を選択する周波数選択部とを備える回路が提供される。 （もっと読む）

【課題】、目的周波数の基準信号の異常を、確実且つ正確に検出することができる基準信号発生装置を実現する。
【解決手段】基準信号発生装置１は、位相比較器１１、ループフィルタ１２、電圧制御発振器１３、分周器１４からなるＰＬＬ回路を備える。基準信号発生装置１の波数計測部１５は、ＰＬＬ回路の調整用タイミング信号に基づく期間での復調用基準周波数信号の波数をカウントし、期間毎のカウント値を異常発振検出部１６へ出力する。異常発振検出部１６は、調整用タイミング信号の元となる基準信号と復調用基準周波数信号との仕様周波数範囲の関係に基づいて設定される正常発振カウント値範囲を予め記憶している。異常発振検出部１６は、波数計測部１５から取得したカウント値が正常発振カウント値範囲内に無ければ異常発振として検出し、外部へ通知する。 （もっと読む）

【課題】温度補償回路を内蔵しない圧電発振器を用いて、ＧＰＳ衛星の測位信号の捕捉時
間を短縮化させることができる圧電発振器、その圧電発振器を用いた受信装置および圧電
発振器を用いた受信装置の衛星捕捉制御方法を提供する。
【解決手段】圧電発振器用ＩＣ２と圧電振動子４を同一パッケージに組み立てて圧電発振
器１を構成すると、温度センサ７は精度よく圧電振動子４の温度を検出できる。圧電発振
器１を恒温槽に入れて、温度Ｔと出力周波数ｆoutの周波数の関係を取得する。得られた
周波数−温度特性より、温度係数（Ａ，Ｂ，Ｃ，Ｄ）とオフセット係数（Ｅ）を算出して
メモリ１０に書き込む。この圧電発振器１を受信装置に組み込んだときにメモリ１０から
温度係数とオフセット係数を抽出して近似曲線計算式から圧電発振器１の周波数偏差を求
め、周波数偏差分だけ、衛星からの探索範囲をオフセットさせて、ＧＰＳ衛星の周波数を
捕捉する。 （もっと読む）

【解決手段】スプリアスを低減し受信機性能を向上し得るクロッククリーンアップ位相ロックループ（ＰＬＬ）が述べられる。典型的な一設計では、集積回路はＰＬＬ及びアナログ／デジタルコンバータ（ＡＤＣ）を含む。ＰＬＬは、フラクショナル分周比で生成され、突発的周波数ジャンプによるスプリアスを有する第１クロック信号を受信する。第１クロック信号は、集積回路外部のフラクショナルＮの周波数シンセサイザによって生成され得る。ＰＬＬは、整数の分周比で、低減されたスプリアスを有する第２クロック信号を生成する。ＡＤＣは、第２クロック信号に基づいてアナログベースバンド信号をデジタル化してデジタルサンプルを供給する。集積回路は更に、低ノイズ増幅器（ＬＮＡ）を有し、これは第１クロック信号をクリーンアップするＰＬＬの使用により、集積回路の基板を介して結合するより小さいスプリアスを観測し得る。 （もっと読む）

【課題】ロック状態を維持したまま、発振周波数のVCO制御電圧特性を粗調整する。
【解決手段】VCO６３は、トランジスタを内蔵し、入力されたVCO制御電圧に対応する発振周波数を発生させ、LPF１３１a乃至１３１dは、VCO６３が内蔵するトランジスタのゲートに、予め決められた変化率でトランジスタのゲート電圧を変化させる入力電圧を入力し、VCO制御電圧に対する、発振周波数のVCO制御電圧特性を粗調整する。本発明は、例えばPLL回路やCDR回路に適用することができる。 （もっと読む）

【課題】小規模の回路追加により、既存の回路を有効に活用しながら映像信号のクロックの周期とサンプリングクロックの周期との齟齬を解消する発振回路、及び映像表示装置を提供することを課題とする
【解決手段】分周器３３と位相比較器３１とを有する生成回路３へ、所定の発振信号を供する発振回路４であって、位相比較器３１における比較結果に応じた周期のクロック信号を生成するクロック信号生成部４２と、クロック信号生成部４２が生成したクロック信号の一部をマスクした信号を分周器３３へ供するクロック信号マスク部４３と、を備え、クロック信号マスク部４３は、生成回路３が生成するサンプリング信号の周期が、映像信号を生成する際に用いられるクロックの周期と同じになるようにクロック信号の一部をマスクする。 （もっと読む）

信号較正方式において、一連の複数の信号の間で所望の位相関係が維持される。たとえば、いくつかの態様では、高速度の基準クロック信号から発生したクロックツリーの所望の位相を、低速度の基準クロック信号と、クロックツリーの様々な位相に関連付けられた低速度のクロック信号との間の位相差を検出することにより、維持することが可能である。いくつかの態様では、クロックツリーの使用中に発生するフレーミングオフセットを検出することにより、クロックツリーの所望の位相を維持することが可能である。 （もっと読む）

【課題】ＣＲ発振クロックの周期調整が完了したかを判定できるＣＲ発振クロック内蔵マイクロコンピュータの提供。
【解決手段】判定回路は、カウント数下限設定レジスタが示す値とカウント数上限設定レジスタが示す値との間に、外部発振パルスカウンタが示す値が収まっているかを判定する（Ｓ１７０）。収まっていると判定すると（Ｓ１７０でＹｅｓ）、判定回路は、補正完了カウンタに格納されている値に１を足してカウントアップする（Ｓ１８０）。その後、出力回路が、補正完了カウンタのカウント数が補正完了カウント数設定レジスタに格納された値以上であるかを判断する（Ｓ１９０）。以上であると判断すると（Ｓ１９０でＹｅｓ）、出力回路は、補正完了レジスタに「１」（周期調整が完了したことを示す情報）を入力する（Ｓ２００）。そして、これらのステップを繰り返す。 （もっと読む）

【課題】入力データに位相を合わせたクロック信号を安定的かつ低消費電力で得る受信回路を提供する。
【解決手段】受信回路において、制御回路３０、発振回路４０、分周回路５０、フリップフロップ回路、第１および第２の位相比較回路などを備え、発振回路４０の発振周波数は、入力データに信号情報が有る時にはクロック信号と入力データの位相比較結果に基づいて制御し、入力データに信号情報が無い時にはクロック信号を分周して得たフィードバック信号と一定の周期で変化するリファレンス信号の位相比較結果に基づいて制御する。発振回路４０は、２系統の制御信号によって発振周波数を制御でき、一方の系統の制御信号の変化に対しては徐々にかつ大きく発振周波数が変化し、他方の系統の制御信号の変化に対しては直ちにかつ小さく（少しだけ）発振周波数が変化するように構成する。 （もっと読む）

【課題】チップ占有面積が低減され、ディジタル制御発振器ＤＣＯの制御ゲインのばらつきを低減する。
【解決手段】半導体集積回路はディジタル制御発振器ＤＣＯを具備し、ＤＣＯは発振素子ＮＭ１、ＮＭ２と共振回路２０を含み、共振回路２０はインダクタンスＬ１１、Ｌ１２と周波数粗調整用可変容量アレーＣＣＴ１１と周波数微調整用可変容量アレーＣＦＴ１１と含む。粗調整用可変容量アレーＣＣＴ１１は複数個の粗調整容量ユニットセルＣＣＴ＜０＞、＜１＞…を含み、微調整用可変容量アレーＣＦＴ１１は複数個の微調整容量ユニットセルＣＦＴ＜０＞、＜１＞…を含む。粗調整用アレーＣＣＴ１１の複数個の粗調整容量ユニットセルの容量値はバイナリウェイト２^Ｍ−１に従って設定され、微調整用アレーＣＦＴ１１の前記複数個の微調整容量ユニットセルの容量値もバイナリウェイト２^Ｎ−１に従って設定される。 （もっと読む）

【課題】クロック信号の周波数を大きく変更することなく、クロック信号の高調波による受信信号への影響を抑制する。
【解決手段】制御部１３により、受信信号に影響を与えるクロック信号１６Ｓの高調波１７Ｓが持つ高調波周波数が、受信搬送波周波数と一致するように、ＰＬＬ回路１６Ａの分周比を制御して前記クロック周波数を調整する。 （もっと読む）

【課題】ループ中に、バッファアンプや逓倍回路と、不要周波数成分を除去するフィルタを含むＰＬＬ発振回路において、広帯域に発振周波数を変化させた場合でも、簡単な構成によって、発振ループ中の不要周波数信号成分を除去し、安定化した発振出力を得ることが可能なＰＬＬ発振回路を提供する。
【解決手段】ＰＬＬ発振回路において、電圧制御発振器と位相比較器との間に不要周波数成分を除去するフィルタ回路を挿入するとともに、電圧制御発振器の制御電圧情報を記憶した制御電圧メモリの出力信号によって、上記フィルタ回路の通過周波数帯域を変更するように構成する。 （もっと読む）

本開示によれば、高周波数で動作するように構成されたマルチモジュール分周器（ＭＭＤ）回路は、入力クロック信号を分周してパルス信号を生成するカスケードの複数の２又は３分周セルを含む。ＭＭＤ回路はまた、パルス信号の期間を伸張し、出力クロック信号を出力するパルスストレッチング回路を含む。カスケードの２又は３分周セル及びパルスストレッチング回路は、フルスイングの相補型金属酸化物半導体（ＣＭＯＳ）回路を用いてインプリメントされるかもしれない。各２又は３分周セルは、２又は３分周セルのクリティカルパスが、第１のダイナミックフリップフロップと、第２のダイナミックフリップフロップと、第１のダイナミックフリップフロップと第２のダイナミックフリップフロップとの間の２よりも多くないロジックステージとを備えるようにオーガナイズされている。
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【課題】入力された信号の位相と内部クロック信号の位相との差を所定の範囲内で吸収する能力を正確に試験することができる半導体集積回路を提供する。
【解決手段】半導体集積回路は、入力された信号の位相によって制御された位相を有する信号を生成する信号生成回路と、制御値を生成する制御値生成ブロックとを備えており、制御値生成ブロックが生成した制御値に応じて信号生成回路が生成する信号の位相を強制的にずらすことによって信号生成回路を試験する。ここで、制御値生成ブロックは、内部クロック信号に同期して動作するとともに、外部から、内部クロック信号よりも低い周波数を有する外部クロック信号に同期して目標値を受信し、受信した目標値に基づいて、内部クロック信号に同期して変化する制御値を生成する。 （もっと読む）

【課題】面積増大や消費電流増大を伴うことなくＰＬＬロック時の位相オフセット量により生じるクロックの位相ばらつきを極力小さし、またロック後の温度や電源電圧変動へも対応できるようにする。
【解決手段】基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相を位相周波数比較器４１で比較した結果に応じて出力クロックＣＬＫ３の周波数を決定するＰＬＬ回路において、出力クロックＣＬＫ３がクロックバッファ６を介して入力する分周回路５と分周回路５の出力クロックが入力し帰還クロックＣＬＫ２を出力する可変遅延回路９と、その帰還クロックＣＬＫ２の位相と基準クロックＣＬＫ１の位相を比較する位相比較器８とを備える。可変遅延回路９は、位相比較器８における基準クロックＣＬＫ１の位相と帰還クロックＣＬＫ２の位相の位相差がキャンセルされるようにその遅延量が制御され、結果としてＰＬＬ出力クロックＣＬＫ３の位相を調整できる。 （もっと読む）