スイッチトキャパシタ回路、サンプル・ホールド回路、および、Ａ／Ｄ変換装置
【課題】ＣＬＳ技術を用いたスイッチトキャパシタ回路に適用する演算増幅器の動作速度に関する所要水準を抑制しつつ比較的振幅の大きい入力信号にも適合するという優位性を維持したスイッチトキャパシタ回路等を実現する。
【解決手段】コンデンサＣｃｌｓおよびスイッチＳＷ１０４、ＳＷ１０５、ＳＷ１０６を含んでＣＬＳ回路１２０を構成する一方、スイッチＳＷ１０７が介挿された導体部、および、ＳＷ１０４、ＳＷ１０５、ＳＷ１０６により切替え回路１３０を構成し、この切替え回路１３０によってレベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器１１０の出力端子との間に介挿されるように接続関係を切替えるように構成する。
【解決手段】コンデンサＣｃｌｓおよびスイッチＳＷ１０４、ＳＷ１０５、ＳＷ１０６を含んでＣＬＳ回路１２０を構成する一方、スイッチＳＷ１０７が介挿された導体部、および、ＳＷ１０４、ＳＷ１０５、ＳＷ１０６により切替え回路１３０を構成し、この切替え回路１３０によってレベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器１１０の出力端子との間に介挿されるように接続関係を切替えるように構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ回路、サンプル・ホールド回路、および、Ａ／Ｄ変換装置に関し、特に、適用する演算増幅器の動作速度に関する所要水準を抑制しつつ比較的振幅の大きい入力信号にも対応可能なスイッチトキャパシタ回路、サンプル・ホールド回路、および、Ａ／Ｄ変換装置に関する。
【背景技術】
【０００２】
各種の画像センサの駆動回路や画像処理回路等において、１クロックで複数の信号処理を行うため、複数のステージを互いに縦列に多段で接続してアナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄ変換装置が知られている。
このパイプライン型Ａ／Ｄ変換装置における各ステージはスイッチトキャパシタ回路やＡ／Ｄコンバータ等から構成され、アナログ入力信号に応じた所定ビットのデジタル信号を出力する。
【０００３】
図５（ａ）は、これら各ステージにおけるＡ／Ｄコンバータを表す図である。
入力端Ｖａ１へのアナログ入力信号Ｖｉｎ１がＡ／Ｄコンバータ５１０によってデジタル出力信号Ｄｏ１に変換され、出力端子Ｖｂ１から出力される。そして、これら各ステージから出力されたデジタル信号を合成することによって、アナログ信号に対応するデジタル信号を生成する。
【０００４】
周知の如く、信号帯域が高くなるにつれ、外部の信号を直接Ａ／Ｄコンバータに入力することは次第に困難になる傾向を呈する。このため、外部からのアナログ入力信号をＡ／Ｄコンバータに供給するインターフェースとして、アナログ入力信号をサンプルした後その信号を一定に保持（ホールド）するサンプル・ホールド回路を用いる図５（ｂ）に示すようなる回路構成を採る場合がある。
【０００５】
図５（ｂ）の回路では、入力端Ｖｂ１へのアナログ入力信号Ｖｉｎ２がＡ／Ｄコンバータ５２０に供給される経路にサンプル・ホールド回路５３０を介挿している。アナログ入力信号Ｖｉｎ２はこのサンプル・ホールド回路５３０でサンプル・ホールドされて信号Ｖｉｎ３となり、この信号Ｖｉｎ３がＡ／Ｄコンバータ５２０によってデジタル出力信号Ｄｏ２に変換されて、出力端子Ｖｂ２から出力される。
【０００６】
また、高速処理に対応するために複数のＡ／Ｄコンバータを並列に並べて時分割する図６（ａ）に示す方法がある。この方法では、入力端Ｖａ１へのアナログ入力信号Ｖｉｎ１が２系統のＡ／Ｄコンバータ６１１および６１２によって順次交互に時分割でデジタル出力信号Ｄｏ（ａ）１およびＤｏ（ｂ）１に変換され、出力端子Ｖｂ１１およびＶｂ１２から出力される。
【０００７】
より実際的には、各Ａ／Ｄコンバータのサンプル誤差を防ぐために、図６（ｂ）に示すようにインターフェースにサンプル・ホールド回路を用いることが一般的である。
即ち、入力端Ｖａ１へのアナログ入力信号Ｖｉｎ１が２系統のＡ／Ｄコンバータ６１１および６１２に供給されるよりも前段の位置にサンプル・ホールド回路６３０が設けられる。アナログ入力信号Ｖｉｎ２はこのサンプル・ホールド回路６３０でサンプル・ホールドされて信号Ｖｉｎ３となり、この信号Ｖｉｎ３が２系統のＡ／Ｄコンバータ６１１および６１２によって順次交互に時分割でデジタル出力信号Ｄｏ（ａ）２およびＤｏ（ｂ）２に変換され、出力端子Ｖｂ２１およびＶｂ２２から出力される。
【０００８】
次に、図７を参照して、従来における、演算増幅器を用いた代表的なサンプル・ホールド回路の回路構成について説明する。
図７は、従来における、演算増幅器を用いた代表的なサンプル・ホールド回路の構成を示す回路構成図である。ここでは簡単のためシングルエンドで表記するが、実回路では差動回路として扱うことが多い。
このようなサンプル・ホールド回路は、例えば図７に示すようにスイッチトキャパシタ回路７００で構成される。
図７に示すスイッチトキャパシタ回路７００は、入力端子Ｖａ、出力端子Ｖｂ、演算増幅器７１０、スイッチＳＷ７０１〜ＳＷ７０３およびコンデンサＣ１を備えて構成される。
【０００９】
入力端子Ｖａは、アナログ入力信号Ｖｉｎを入力する端子である。出力端子Ｖｂは、入力端子Ｖａから入力されたアナログ入力信号Ｖｉｎが保持され、アナログ出力信号Ｖｏｕｔとして出力される端子である。
スイッチＳＷ７０１〜ＳＷ７０３は、例えば図示しない制御部から出力される制御信号によって回路の接続状態を切り替えることにより、アナログ入力信号Ｖｉｎをサンプリング（サンプルおよびホールド）するためのサンプリング用スイッチである。
【００１０】
コンデンサＣ１は、ＳＷ７０１〜ＳＷ７０３と図示の如くそれぞれ接続され、これらのオン・オフの状態を切り替えることによって、アナログ入力信号Ｖｉｎに対応する電荷を蓄積・保持し、入力端子Ｖａから入力されたアナログ入力信号をサンプルおよびホールドするためのサンプリング用コンデンサである。
演算増幅器７１０は、コンデンサＣ１でサンプルおよびホールドされたアナログ入力信号Ｖｉｎを、ゲインＡおよびループ帰還係数βで増幅する。スイッチＳＷ７０３がオンであるときには、演算増幅器７１０の反転入力（−）端子および出力端子ＶｂにコンデンサＣ１が接続される。また、スイッチＳＷ７０３がオフであるときには、コンデンサＣ１がグランドに接続される。
【００１１】
スイッチトキャパシタ回路７００において、先ずサンプル動作期間（フェーズ）で、スイッチＳＷ７０１、ＳＷ７０２がオンになると共に、スイッチＳＷ７０３がオフとなる。すると、コンデンサＣ１にアナログ入力信号Ｖｉｎに対応する電荷が蓄積され、アナログ入力信号Ｖｉｎがサンプルされる。
次に、ホールドフェーズで、スイッチＳＷ７０１、ＳＷ７０２がオフとなると共に、スイッチＳＷ７０３がオンとなる。コンデンサＣ１に蓄積された電荷が保持されるため、演算増幅器７１０によってアナログ入力信号Ｖｉｎを保持したアナログ出力信号Ｖｏｕｔが出力端子Ｖｂから出力される。
【００１２】
上述のようなサンプル動作およびホールド動作を交互に繰り返すことによって信号処理が行われる。
しかしながら、このスイッチトキャパシタ回路７００の出力精度は、演算増幅器７１０の有限ゲインＡとホールド時のループ帰還係数βとに依存し、また、エラー量は、およそ１／（β・Ａ）に比例する。このため、演算増幅器７１０のゲインＡが十分大きくないときには、十分な出力精度を得られなくなる場合があった。さらに、演算増幅器７１０のアナログ出力信号Ｖｏｕｔの振れ幅が大きくなると、演算増幅器７１０のゲインＡが減少する可能性があり、そのため出力の振れ幅が制限されてしまう場合があった。
【００１３】
以上の問題を解決するべく、非特許文献１に開示されるようなＣＬＳ（Correlated Level Shift）技術が提案されている。
ここで、図８を参照して、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路の回路構成について説明する。
図８は、ＣＬＳ技術を用いて構成される従来のスイッチトキャパシタ回路の構成を示す回路構成図である。
図８に示すスイッチトキャパシタ回路８００は、図７に示したスイッチトキャパシタ回路７００が備える演算増幅器７１０に相当する演算増幅器８１０、スイッチＳＷ７０１〜ＳＷ７０３に相当するスイッチＳＷ８０１〜ＳＷ８０３、および、コンデンサＣ１を含む構成に、さらに、スイッチＳＷ８０４〜ＳＷ８０６およびコンデンサＣｃｌｓを備えて構成される。
【００１４】
コンデンサＣｃｌｓは、演算増幅器８１０から出力される、入力信号と同電位のアナログ信号をサンプルし、アナログ出力信号Ｖｏｕｔにレベルシフトするレベルシフト用コンデンサとして機能する。
スイッチＳＷ８０４〜ＳＷ８０６は、演算増幅器８１０とコンデンサＣｃｌｓとの接続状態を切り替えるレベルシフト用スイッチとして機能する。
図８に示すスイッチトキャパシタ回路８００において、スイッチＳＷ８０１〜ＳＷ８０３は図７を参照して上述したスイッチトキャパシタ回路７００におけるスイッチＳＷ７０１〜ＳＷ７０３と同様の動作をするが、図８スイッチトキャパシタ回路８００では、ホールドフェーズがエスティメート（Estimate）フェーズとレベルシフト（Level Shift）フェーズとの２つのフェーズに分割されている。
【００１５】
先ず、エスティメートフェーズで、スイッチＳＷ８０４，ＳＷ８０６がオンとなると共に、スイッチＳＷ８０５がオフとなる。すると、コンデンサＣｃｌｓは、演算増幅器８１０の出力端子（従って、出力端子Ｖｂ）とグランドとの間に接続され、演算増幅器８１０で保持されたアナログ入力信号をコンデンサＣｃｌｓにサンプルする。
その後、レベルシフトフェーズで、スイッチＳＷ８０４，ＳＷ８０６がオフとなると共に、スイッチＳＷ８０５がオンとなる。すると、コンデンサＣｃｌｓは、スイッチＳＷ８０５を介して演算増幅器８１０の出力端子と出力端子Ｖｂとの間に介挿されることになり、演算増幅器８１０の出力をコモンにレベルシフトする。
【００１６】
回路全体の実効的なループゲインは、演算増幅器８１０の出力信号がコモン電圧にレベルシフトされるため、エスティメートフェーズ時のループゲイン（β・Ａ）に、ゲイン帰還係数βと演算増幅器８１０のゲインＡとの積（＝β・Ａ）を加算した値になる。
また、レベルシフトフェーズ時の演算増幅器８１０のゲインＡは、演算増幅器８１０の出力動作点がコモンである時のゲインとなる。このため、演算増幅器８１０は出力の振れ幅が制限されること無く、ほぼレイル・ツー・レイルでの高精度な出力動作が可能となる。
即ち、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路８００では、演算増幅器８１０のゲインＡが小さくても、回路全体としては大きなゲインを得ることができる。さらに、アナログ出力信号Ｖｏｕｔのノイズ成分よりも信号成分の方が大きくなることから、Ｓ／Ｎ比特性が向上するという利点を備えている。
【先行技術文献】
【非特許文献】
【００１７】
【非特許文献１】B.Rpbert Gregoire, Un-Ku Moon著「An Over-60dB True Rail-to-Rail Performance Using Correlated Level Shifting and an Opamp with 30dB Loop Gain」IEEE ISSCC 2008 Conference 2008年2月6日 p540
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路では、上述したような優位性が見出せる一方で、信号処理期間（ホールドフェーズ）を分割する必要が生じ、この回路に適用される演算増幅器に要求される動作速度は通常動作の倍となる。このため、演算増幅器の帯域を上げるべく回路に供給する電力を増やす必要が生じる場合があった。
本発明は上述したような状況に鑑みてなされたものであり、ＣＬＳ技術を用いたスイッチトキャパシタ回路に適用する演算増幅器の動作速度に関する所要水準を抑制しつつ比較的振幅の大きい入力信号にも適合するという優位性を維持したスイッチトキャパシタ回路、サンプル・ホールド回路、および、Ａ／Ｄ変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するべく、本願では次に列記するようなスイッチトキャパシタ回路を提案する。
（１） アナログ入力信号が入力されるアナログ信号入力端子と、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしホールドフェーズでホールドするサンプリング用コンデンサと、
前記サンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を出力する演算増幅器と、
既定のタイミングでオン・オフすることによって前記サンプリング用コンデンサにおけるサンプル動作およびホールド動作を切替える複数のスイッチと、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしレベルシフトフェーズでレベルシフトするレベルシフト用コンデンサ、および、前記レベルシフト用コンデンサと前記演算増幅器との接続関係を前記サンプリングフェーズおよびレベルシフトフェーズに順次対応する既定の状態となるように切り替える複数のスイッチを含んで構成されるＣＬＳ（Correlated Level Shift）回路と、
前記ＣＬＳ回路でレベルシフトされたアナログ信号を出力するアナログ信号出力端子と、
を備えたスイッチトキャパシタ回路において、
前記レベルシフト用コンデンサを、前記サンプリングフェーズで、前記アナログ信号入力端子に入力されたアナログ入力信号で充電されるように接続し、前記レベルシフトフェーズで、前記アナログ信号出力端子と前記演算増幅器の出力端子との間に介挿されるように接続関係を切替える切替え回路を更に備えたことを特徴とするスイッチトキャパシタ回路。
【００２０】
上記（１）のスイッチトキャパシタ回路では、上記レベルシフト用コンデンサが、サンプリングフェーズにおいてアナログ入力信号を直接取り込むことにより、余計な期間（エスティメートフェーズ）を必要とせずにレベルシフトフェーズに遷移できる。即ち、通常のＣＬＳ動作に必要なエスティメートフェーズを必要としないため、所要の信号処理速度を増やすことなくＣＬＳ効果が奏される。従って、信号処理速度を増大させる場合に生じる演算増幅器の負担増を低減させ、スイッチトキャパシタ回路での消費電力の増加を大幅に抑制することが可能となる。
【００２１】
（２）前記切替え回路は、前記アナログ信号入力端子と前記レベルシフト用コンデンサの前記アナログ信号出力端子側の端部との間にバッファとスイッチとが直列に介挿された導体によって構成されていることを特徴とする（１）のスイッチトキャパシタ回路。
上記（２）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、上記バッファの介挿によって、外部から見た所要の負荷駆動電力が低減されたスイッチトキャパシタ回路が実現される。従って、このスイッチトキャパシタ回路によるサンプル・ホールド回路の電力増加を抑えられるのみならず、この回路を駆動する前段のバッファの負荷が軽減し、システム全体の増加を大幅に低減することが可能となる。
【００２２】
（３）前記アナログ信号出力端子は、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のＡ／Ｄコンバータが並列に接続されていることを特徴とする（１）のスイッチトキャパシタ回路。
上記（３）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、各Ａ／Ｄコンバータの処理速度は半分となり、全体の消費電力が大幅に抑えられる可能性があるのみならず、サンプル・ホールド回路においても消費電力の増加を大幅に低減することが可能となる。
【００２３】
（４）前記複数の各Ａ／Ｄコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記Ａ／Ｄコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする（３）のスイッチトキャパシタ回路。
上記（４）のスイッチトキャパシタ回路では、（３）のスイッチトキャパシタ回路において特に、のスイッチトキャパシタ回路によるサンプル・ホールド回路が入力信号をサンプルする際に、次段のＡ／Ｄコンバータのコンデンサ（サンプリングキャパシタ）にも同時に入力信号をサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器の出力がコモンにレベルシフトされ、次段のＡ／Ｄコンバータに出力する信号のエラーが減少する。
【００２４】
（５）上記（１）のスイッチトキャパシタ回路における前記アナログ信号出力端子に、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のＡ／Ｄコンバータが並列に接続されていることを特徴とするＡ／Ｄ変換装置。
上記（５）のＡ／Ｄ変換装置では、その各Ａ／Ｄコンバータの処理速度は半分となり、全体の消費電力が大幅に抑えられる可能性があるのみならず、サンプル・ホールド回路においても消費電力の増加を大幅に低減することが可能となる。
【００２５】
（６）前記複数の各Ａ／Ｄコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記Ａ／Ｄコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする（５）のＡ／Ｄ変換装置。
上記（６）のＡ／Ｄ変換装置では、（５）のＡ／Ｄ変換装置において特に、上述のスイッチトキャパシタ回路によるサンプル・ホールド回路が入力信号をサンプルする際に、次段のＡ／Ｄコンバータのコンデンサ（サンプリングキャパシタ）にも同時に入力信号をサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器の出力がコモンにレベルシフトされ、次段のＡ／Ｄコンバータに出力する信号のエラーが減少する。
【００２６】
（７）上記（１）〜（４）の何れか一のスイッチトキャパシタ回路により構成されることを特徴とするサンプル・ホールド回路。
上記（７）のサンプル・ホールド回路では、上記（１）〜（４）の何れか一のスイッチトキャパシタ回路を備えて構成され、これにより、パイプライン型Ａ／Ｄ変換装置を駆動するサンプル・ホールド回路おいて、演算増幅器の負荷を低減させ、スイッチトキャパシタ回路での電力の増加を大幅に低減できる。
（８）上記（７）のサンプル・ホールド回路の出力が複数の各Ａ／Ｄコンバータの入力端に供給されるように構成されていることを特徴とするＡ／Ｄ変換装置。
上記（８）のＡ／Ｄ変換装置では、電力の増加を大幅に低減できる。
【発明の効果】
【００２７】
本発明によれば、レベルシフト用コンデンサをサンプリングフェーズにおいて直接入力信号に接続することによってホールドフェーズをエスティメートフェーズとレベルシフトフェーズとの２つのフェーズに分割する必要がなくなる。即ち、信号処理時間を分割することなくＣＬＳ効果を奏するため、演算増幅器の動作速度に関する所要水準を抑制することができる。従って、スイッチトキャパシタ回路での電力の増加を大幅に低減して、低電力で回路を動作させることができる。
また、演算増幅器のゲインを大きくする必要がないので、低電力であっても、高精度な大きなアナログ出力信号を得ることができる。さらに、演算増幅器の動作速度に関する所要水準が低減されるために、回路全体のサイズを小さくしたり、生産コストを安価にしたりすることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
【図２】本発明の第２実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
【図３】本発明の第３実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
【図４】本発明の第４実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
【図５】従来のパイプライン型Ａ／Ｄ変換装置における各ステージにおけるＡ／Ｄコンバータおよびサンプル・ホールド回路を表す図である。
【図６】複数のＡ／Ｄコンバータを並列に並べて時分割する従来の回路構成を表す図およびこの回路構成にサンプル・ホールド回路を付加した従来の回路構成を表す図である。
【図７】従来における、演算増幅器を用いた代表的なサンプル・ホールド回路の構成を示す回路構成図である。
【図８】ＣＬＳ技術を用いて構成される従来のスイッチトキャパシタ回路の構成を示す回路構成図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の実施の形態につき詳述することによって本発明を明らかにする。
（第１実施形態に係るスイッチトキャパシタ回路）
先ず、図１を参照して、本発明の第１実施形態に係るスイッチトキャパシタ回路について説明する。
図１は、本発明の第１実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
図１に示すスイッチトキャパシタ回路１００は、入力端子Ｖａ、出力端子Ｖｂ、演算増幅器１１０、スイッチＳＷ１０１〜ＳＷ１０７およびコンデンサＣ１ならびにコンデンサＣｃｌｓを図示のように備えて構成される。
【００３０】
即ち、入力端子Ｖａと演算増幅器１１０の反転入力端子（−）間にスイッチＳＷ１０１およびコンデンサＣ１がこの順に介挿されている。また、演算増幅器１１０の非反転入力端子（＋）は接地され、且つ、演算増幅器１１０の非反転入力端子（＋）と反転入力端子（−）間にスイッチＳＷ１０２が設けられている。さらに、出力端子ＶｂからスイッチＳＷ１０１とコンデンサＣ１との接続中点への信号伝送経路にスイッチＳＷ１０３が介挿されている。
【００３１】
一方、演算増幅器１１０の出力端子と出力端子Ｖｂとの間には、スイッチＳＷ１０５、コンデンサＣｃｌｓ、および、スイッチＳＷ１０６が、この順に介挿されている。さらに、スイッチＳＷ１０５とコンデンサＣｃｌｓの接続中点がスイッチＳＷ１０４を介して接地されている。さらにまた、入力端子ＶａからコンデンサＣｃｌｓ（出力端子Ｖｂ側、即ちスイッチＳＷ１０６側の端部）への充電経路にスイッチＳＷ１０７が介挿されている。
【００３２】
上述の構成において、コンデンサＣｃｌｓは、図８を参照して説明したスイッチトキャパシタ回路８００のコンデンサＣｃｌｓと実質的に同様に機能するレベルシフト用コンデンサである。そして、コンデンサＣｃｌｓおよびスイッチＳＷ１０４、ＳＷ１０５、ＳＷ１０６を含んでＣＬＳ（Correlated Level Shift）回路１２０が構成されている。
ただし、図８を参照して説明した通常のＣＬＳ動作では、ホールドフェーズを２期間に分割したうちのエスティメートフェーズにおいて出力信号をコンデンサＣｃｌｓに溜めて、レベルシフトフェーズにおいて演算増幅器の出力端子をコモンにレベルシフトするのに対し、図１の回路では、サンプリングフェーズにおいてスイッチＳＷ１０７をオンにすることにより、アナログ入力信号を直接コンデンサＣｃｌｓに蓄積する。
【００３３】
即ち、スイッチＳＷ１０７が介挿された導体部、および、ＳＷ１０４、ＳＷ１０５、ＳＷ１０６は、レベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器１１０の出力端子との間に介挿されるように接続関係を切替える切替え回路１３０を構成している。
【００３４】
具体的には、サンプリングフェーズにおいて図１のスイッチＳＷ１０１およびＳＷ１０２がオンとなりコンデンサＣ１に入力信号Ｖｉｎがサンプルされると同時に、スイッチＳＷ１０４およびＳＷ１０７がオンとなりコンデンサＣｃｌｓにも入力信号Ｖｉｎがサンプルされる。一方、このときスイッチＳＷ１０３、ＳＷ１０５、ＳＷ１０６はオフとなっている。
【００３５】
その後ホールドフェーズにおいてスイッチＳＷ１０１、ＳＷ１０２、ＳＷ１０４、ＳＷ１０７がオフになると同時に、スイッチＳＷ１０３およびＳＷ１０５およびＳＷ１０６がオンとなり、出力端子Ｖｂには出力信号ＶｏｕｔとしてサンプリングフェーズにおいてサンプルしたＶｉｎと同じ電圧が出力される。即ち、図１のスイッチトキャパシタ回路１００は、サンプル・ホールド回路として機能する
電荷保存則を用いて出力結果を計算すると、演算増幅器１１０のゲインをＡ、コンデンサＣ１の容量をＣ１、コンデンサＣｃｌｓの容量をＣｃｌｓとおくと、通常のサンプル・ホールド回路が約１／Ａのエラーを持つのに対して、図１のサンプル・ホールド回路におけるエラーは約Ｃ１／Ｃｃｌｓ／（Ａ＋１）となる。これは、ＣｃｌｓがＣ１に対して無限大に大きい場合にエラーが０になることを示している。
【００３６】
そして、本実施形態のサンプル・ホールド回路１００では、ＣＬＳ技術を用いているため、演算増幅器１１０の出力はコンデンサＣｃｌｓによりコモンにレベルシフトされる。従って、演算増幅器１１０のゲインＡが小さくても、大きなゲインを得ることができる。さらに、アナログ出力信号Ｖｏｕｔのノイズ成分よりも信号成分の方が大きくなることから、Ｓ／Ｎ比特性が向上するという利点を備えている。
さらにまた、サンプリングフェーズにおいて、レベルシフト用のコンデンサＣｃｌｓに入力信号を直接取り込むため、既述のようなエスティメートフェーズを経ずしてレベルシフトフェーズに遷移できるため、応答性に優れる。従って、演算増幅器１１０の信号処理速度に関する所要水準はＣＬＳ技術を用いない回路方式と同等程度に抑制される。
【００３７】
（第２実施形態に係るスイッチトキャパシタ回路）
続いて、図２を参照して、本発明の第２実施形態に係るスイッチトキャパシタ回路について説明する。
図２は、本発明の第２実施形態に係るスイッチトキャパシタ回路の構成を示す回路図である。
図２に示すスイッチトキャパシタ回路２００は、図１を参照して上述した第１実施形態に係るスイッチトキャパシタ回路１００と多くの点で共通する回路構成である。
即ち、図２におけるスイッチトキャパシタ回路２００を構成する各スイッチＳＷ２０１〜ＳＷ２０７は図１のスイッチトキャパシタ回路１００における各スイッチＳＷ１０１〜ＳＷ１０７にこの順に対応し、それらの作用も、各対応するスイッチ毎に相似的であり、且つ、双方の回路２００，１００においてコンデンサＣ１ならびにコンデンサＣｃｌｓの作用も相似的である。
【００３８】
そして、図２におけるスイッチトキャパシタ回路２００では、スイッチＳＷ２０７の片端子と入力信号Ｖｉｎを受ける入力端子Ｖａとの間にゲイン１倍のバッファ２４０が挿入されている点が特徴である。
このバッファ２４０自体はレプリカのスイッチトキャパシタ回路として構成され得る。また、図７に示したようなサンプル・ホールド回路であってもよく、また、単にソースフォロアの様なバッファであってもよい。
【００３９】
また、バッファ２４０以外の部分については、既述のとおり、図１のスイッチトキャパシタ回路１００におけると同様であり、コンデンサＣｃｌｓおよびスイッチＳＷ２０４、ＳＷ２０５、ＳＷ２０６を含んでＣＬＳ回路２２０が構成されている。
また、スイッチＳＷ２０７が介挿された導体部、および、ＳＷ２０４、ＳＷ２０５、ＳＷ２０６は、レベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器１１０の出力端子との間に介挿されるように接続関係を切替える切替え回路２３０を構成している。
【００４０】
図２のスイッチトキャパシタ回路２００においても図１の回路におけるように、サンプル・ホールド回路として機能する。
そして、図２におけるスイッチトキャパシタ回路２００では、図１の実施形態との共通部分では、同等の作用、効果を奏し、さらに、バッファ２４０を有するため、サンプリングフェーズにおいてこのスイッチトキャパシタ回路２００に入力信号を供給するべく入力端子Ｖａに接続される外付け回路（図示せず）が、コンデンサＣｃｌｓを直接駆動する必要が無くなり、負荷（即ち、上述の外付け回路における出力の所要の駆動能力）が小さくて済む。
【００４１】
（第３実施形態に係るスイッチトキャパシタ回路）
続いて、図３を参照して、本発明の第３実施形態に係るスイッチトキャパシタ回路について説明する。
図３（ａ）は、第３実施形態に係るスイッチトキャパシタ回路の構成を示す回路図であり、図３（ｂ）は、図３（ａ）のスイッチトキャパシタ回路の動作における各フェーズのタイミング関係を表すタイムチャートである。
図３に示すスイッチトキャパシタ回路３００は、図１を参照して上述した第１実施形態に係るスイッチトキャパシタ回路１００と多くの点で共通する回路構成である。
【００４２】
即ち、図３におけるスイッチトキャパシタ回路３００を構成する各スイッチＳＷ３０１〜ＳＷ３０７は図１のスイッチトキャパシタ回路１００における各スイッチＳＷ１０１〜ＳＷ１０７にこの順に対応し、それらの作用も、各対応するスイッチ毎に相似的である。
また、図３および図１の各スイッチトキャパシタ回路３００および１００においてコンデンサＣ１ならびにコンデンサＣｃｌｓの接続および作用も相似的である。
即ち、図３のスイッチトキャパシタ回路３００もサンプル・ホールド回路として機能する。
そして、図３におけるスイッチトキャパシタ回路３００では、出力信号Ｖｏｕｔを出力する出力端子Ｖｂに複数のＡ／Ｄコンバータ３２０−１、３２０−２、…が並列に接続されていることが特徴である。
【００４３】
従って、図３に表されている回路は、全体として、スイッチトキャパシタ回路３００の出力端子Ｖｂに複数のＡ／Ｄコンバータ３２０−１、３２０−２、…が並列に接続されてＡ／Ｄ変換装置を構成している。
スイッチトキャパシタ回路３００に着目すれば、上述のようなＡ／Ｄコンバータ３２０−１、３２０−２、…が並列に接続されている点以外は、既述のとおり、図１のスイッチトキャパシタ回路１００におけると同様であり、コンデンサＣｃｌｓおよびスイッチＳＷ３０４、ＳＷ３０５、ＳＷ３０６を含んでＣＬＳ回路３２０が構成されている。
【００４４】
また、スイッチＳＷ３０７が介挿された導体部、および、ＳＷ３０４、ＳＷ３０５、ＳＷ３０６は、レベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器３１０の出力端子との間に介挿されるように接続関係を切替える切替え回路３３０を構成している。
ここでは説明の便宜上、図中ＡＤＣ（Ａ）と表記のＡ／Ｄコンバータ３２０−１と図中ＡＤＣ（Ｂ）と表記のＡ／Ｄコンバータ３２０−２との２チャンネルのＡ／Ｄコンバータを並列に接続した場合を例にする。
【００４５】
また、図３の表記では、複数のＡ／Ｄコンバータ３２０−１、３２０−２について、注目すべき現象の説明を簡素化するために、それらのサンプル回路部分のみを示している。
図示のとおり、Ａ／Ｄコンバータ３２０−１は、一端が出力端子Ｖｂに接続されたスイッチＳＷ３０１ａと、一端がこのスイッチＳＷ３０１ａの他端に接続され他端がスイッチＳＷ３０３ａの一端に接続されたコンデンサＣｌａと、一端がコンデンサ（サンプリングキャパシタ）Ｃｌａに接続され他端が接地されたスイッチＳＷ３０３ａとを含んで構成されている。
【００４６】
同様に、Ａ／Ｄコンバータ３２０−２は、一端が出力端子Ｖｂに接続されたスイッチＳＷ３０１ｂと、一端がこのスイッチＳＷ３０１ｂの他端に接続され他端がスイッチＳＷ３０３ｂの一端に接続されたコンデンサ（サンプリングキャパシタ）Ｃｌｂと、一端がコンデンサＣｌｂに接続され他端が接地されたスイッチＳＷ３０３ｂとを含んで構成されている。
次に、図３（ａ）のスイッチトキャパシタ回路３００の動作を図３（ｂ）を参照して説明する。図３（ｂ）はスイッチトキャパシタ回路３００おける各フェーズのタイミング関係を表すタイムチャートである。
【００４７】
フェーズ・１（φ１）のとき、スイッチＳＷ３０1、ＳＷ３０２、ＳＷ３０４、ＳＷ３０７がオンとなり、スイッチＳＷ３０３、ＳＷ３０５、ＳＷ３０６がオフとなることにより、コンデンサＣ１およびＣｃｌｓに入力信号Ｖｉｎがサンプルされる。また、Ａ／Ｄコンバータ３２０−１のスイッチＳＷ３０１ａはオフになっている。またスイッチＳＷ３０３ａはオンでもオフでもどちらでも良い。また、Ａ／Ｄコンバータ３２０−２はホールド状態であり、信号処理をしながら次段にアナログ信号を送出している。
【００４８】
次にフェーズ・２（φ２）のとき、スイッチＳＷ３０３、ＳＷ３０５、ＳＷ３０６がオンとなり、スイッチＳＷ３０1、ＳＷ３０２、ＳＷ３０４、ＳＷ３０７がオフとなることにより、出力信号Ｖｏｕｔを出力する出力端子ＶｂにはサンプリングフェーズでサンプルしたＶｉｎと同じ電圧が出力される。また、Ａ／Ｄコンバータ３２０−１はサンプル状態となり、スイッチＳＷ３０1ａ、ＳＷ３０３ａがオンになり、サンプル・ホールド回路から出力される信号をコンデンサＣｌａにサンプルする。この時、Ａ／Ｄコンバータ３２０−２はホールド状態のままである。
【００４９】
次にフェーズ・３（φ３）の時、スイッチＳＷ３０1、ＳＷ３０２、ＳＷ３０４、ＳＷ３０７がオンとなり、スイッチＳＷ３０３、ＳＷ３０５、ＳＷ３０６がオフとなることにより、コンデンサＣ１およびＣｃｌｓに入力信号Ｖｉｎがサンプルされる。また、Ａ／Ｄコンバータ３２０−１はホールド状態となり、スイッチＳＷ３０1ａがオフになり、フェーズ・２（φ２）の期間にサンプルした信号を処理しながら次段にアナログ信号を送る。
また、Ａ／Ｄコンバータ３２０−２のスイッチＳＷ３０1ｂはオフとなり、スイッチＳＷ３０３ｂはオンでもオフでもどちらでも良い。
【００５０】
次にフェーズ・４（φ４）の時、スイッチＳＷ３０３、ＳＷ３０５、ＳＷ３０６がオンとなり、スイッチＳＷ３０1、ＳＷ３０２、ＳＷ３０４、ＳＷ３０７がオフとなることにより、出力信号Ｖｏｕｔを出力する出力端子ＶｂにはサンプリングフェーズでサンプルしたＶｉｎと同じ電圧が出力される。
また、Ａ／Ｄコンバータ３２０−２はサンプル状態となり、スイッチＳＷ３０1ｂ、ＳＷｂ３０３ｂがオンとなり、サンプル・ホールド回路から出力される信号をコンデンサＣｌｂにサンプルする。一方、このフェーズ・４（φ４）の期間では、Ａ／Ｄコンバータ３２０−１はホールド状態のままである。
そして、上記の動作を交互に繰り返すことによって信号処理が行われる。
【００５１】
図３の実施形態におけるスイッチトキャパシタ回路３００では、図１の実施形態との共通部分では、同等の作用、効果を奏し、さらに、上述のような態様の複数の時分割で作動するＡ／Ｄコンバータ３２０−１、３２０−２を有するため、各個のＡ／Ｄコンバータでの所要の処理速度は単一の場合に比し半分となる。従って、スイッチトキャパシタ回路３００全体として、応答速度を向上させつつ、消費電力が大幅に低減される。
【００５２】
（第４実施形態に係るスイッチトキャパシタ回路）
続いて、図４を参照して、本発明の第４実施形態に係るスイッチトキャパシタ回路について説明する。
図４（ａ）は、第４実施形態に係るスイッチトキャパシタ回路の構成を示す回路図であり、図４（ｂ）は、図４（ａ）のスイッチトキャパシタ回路の動作における各フェーズのタイミング関係を表すタイムチャートである。
図４に示すスイッチトキャパシタ回路４００は、図３を参照して上述した第３実施形態に係るスイッチトキャパシタ回路３００と多くの点で共通する回路構成である。
【００５３】
即ち、図４におけるスイッチトキャパシタ回路４００を構成する各スイッチＳＷ４０１〜ＳＷ４０７は図３のスイッチトキャパシタ回路３００における各スイッチＳＷ３０１〜ＳＷ３０７にこの順に対応し、それらの作用も、各対応するスイッチ毎に相似的である。また、図４および図３の各スイッチトキャパシタ回路４００および３００においてコンデンサＣ１ならびにコンデンサＣｃｌｓの接続関係および作用も相似的である。
【００５４】
従って、コンデンサＣｃｌｓおよびスイッチＳＷ４０４、ＳＷ４０５、ＳＷ４０６を含んでＣＬＳ回路４２０が構成されている。
また、スイッチＳＷ４０７が介挿された導体部、および、ＳＷ４０４、ＳＷ４０５、ＳＷ６０６は、レベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器４１０の出力端子との間に介挿されるように接続関係を切替える切替え回路４３０を構成している。
そして、図４のスイッチトキャパシタ回路４００もサンプル・ホールド回路として機能する。
【００５５】
更に、図４におけるスイッチトキャパシタ回路４００における出力信号Ｖｏｕｔを出力する出力端子Ｖｂに複数のＡ／Ｄコンバータ４２０−１、４２０−２、…が並列に接続されている構成も、図３のスイッチトキャパシタ回路３００において複数のＡ／Ｄコンバータ３２０−１、３２０−２、…が並列に設けられている構成と相似的である。図４の表記においても、複数のＡ／Ｄコンバータ４２０−１、４２０−２について、注目すべき現象の説明を簡素化するために、それらのサンプル回路部分のみを示している。
【００５６】
図示のように、Ａ／Ｄコンバータ４２０−１は、一端が出力端子Ｖｂに接続されたスイッチＳＷ４０１ａと、一端がこのスイッチＳＷ４０１ａの他端に接続され他端がスイッチＳＷ４０３ａの一端に接続されたコンデンサ（サンプリングキャパシタ）Ｃｌａと、一端がコンデンサＣｌａに接続され他端が接地されたスイッチＳＷ４０３ａとを含み、更に、スイッチＳＷ４０２ａを含んで構成されている。
同様に、Ａ／Ｄコンバータ４２０−２は、一端が出力端子Ｖｂに接続されたスイッチＳＷ４０１ｂと、一端がこのスイッチＳＷ４０１ｂの他端に接続され他端がスイッチＳＷ４０３ｂの一端に接続されたコンデンサ（サンプリングキャパシタ）Ｃｌｂと、一端がコンデンサＣｌｂに接続され他端が接地されたスイッチＳＷ４０３ｂとを含み、更に、スイッチＳＷ４０２ｂを含んで構成されている。
【００５７】
即ち、図４に示すスイッチトキャパシタ回路４００では、特に、Ａ／Ｄコンバータ４２０−１およびＡ／Ｄコンバータ４２０−２のサンプリングキャパシタＣｌａおよびＣｌｂの各一端側（各対応するスイッチＳＷ４０１ａ、ＳＷ４０１ｂへの接続端部）と、入力端子Ｖａとの間にスイッチＳＷ４０２ａおよびＳＷ４０２ｂが挿入されている。
次に、図４（ａ）のスイッチトキャパシタ回路４００の動作を図４（ｂ）を参照して説明する。図４（ｂ）はスイッチトキャパシタ回路４００おける各フェーズのタイミング関係を表すタイムチャートである。
【００５８】
フェーズ・１（φ１）のとき、スイッチＳＷ４０1、ＳＷ４０２、ＳＷ４０４、ＳＷ４０７がオンとなり、スイッチＳＷ４０３、ＳＷ４０５、ＳＷ４０６がオフとなることにより、コンデンサＣ１およびＣｃｌｓに入力信号Ｖｉｎがサンプルされる。さらに、Ａ／Ｄコンバータ４２０−１のスイッチＳＷ４０２ａ、ＳＷ４０３ａがオンとなり、スイッチＳＷ４０１ａがオフとなることにより、コンデンサＣｌａにも入力信号Ｖｉｎがサンプルされる。このとき、スイッチＳＷ４０１ｂ、ＳＷ４０２ｂはオフとなり、Ａ／Ｄコンバータ４２０−２はホールド状態で、信号処理をしながら次段にアナログ信号を送出している。
【００５９】
次にフェーズ・２（φ２）のとき、スイッチＳＷ４０３、ＳＷ４０５、ＳＷ４０６がオンとなり、スイッチＳＷ４０1、ＳＷ４０２、ＳＷ４０４、ＳＷ４０７がオフとなることにより、出力端子ＶｂにはサンプリングフェーズでサンプルしたＶｉｎと同じ電圧がＶｏｕｔとして出力される。また、Ａ／Ｄコンバータ４２０−１はサンプル状態となり、スイッチＳＷ４０1ａ、ＳＷ４０３ａがオンとなり、スイッチＳＷ４０２ａがオフとなることにより、サンプル・ホールド回路から出力される信号をコンデンサＣｌａにサンプルする。このとき、Ａ／Ｄコンバータ４２０−２はホールド状態のままである。
【００６０】
次にフェーズ・３（φ３）のとき、スイッチＳＷ４０1、ＳＷ４０２、ＳＷ４０４、ＳＷ４０７がオンとなり、スイッチＳＷ４０３、ＳＷ４０５、ＳＷ４０６がオフとなることにより、コンデンサＣ１およびＣｃｌｓに入力信号Ｖｉｎがサンプルされる。また、Ａ／Ｄコンバータ４２０−２のスイッチＳＷ４０１ｂおよびＳＷ４０３ｂがオンとなり、ＳＷｂ１がオフとなることにより、コンデンサＣｌｂにも入力信号Ｖｉｎがサンプルされる。
このとき、Ａ／Ｄコンバータ４２０−１はホールド状態となり、スイッチＳＷ４０１ａ、ＳＷ４０２ａはオフとなり、フェーズ・２（φ２）の期間にサンプルした信号を処理しながら次段にアナログ信号を送る。
【００６１】
次にフェーズ・４（φ４）のとき、スイッチＳＷ４０３、ＳＷ４０５、ＳＷ４０６がオンとなり、スイッチＳＷ４０1、ＳＷ４０２、ＳＷ４０４、ＳＷ４０７がオフとなることにより、出力ノードＶｏｕｔにはサンプリングフェーズでサンプルしたＶｉｎと同じ電圧が出力される。また、Ａ／Ｄコンバータ４２０−２はサンプル状態となり、スイッチＳＷｂ１、ＳＷｂ３がオンとなりスイッチＳＷ４０２ｂがオフとなることにより、サンプル・ホールド回路から出力される信号をコンデンサＣｌｂにサンプルする。このとき、Ａ／Ｄコンバータ４２０−１はホールド状態のままである。
【００６２】
上記の動作を交互に繰り返すことによって信号処理が行われる。
従って、図４に表されている回路は、全体として、スイッチトキャパシタ回路４００の出力端子Ｖｂに複数のＡ／Ｄコンバータ４２０−１、４２０−２、…が並列に接続されてＡ／Ｄ変換装置を構成している。
そして、スイッチトキャパシタ回路４００に着目すれば、図３におけるスイッチトキャパシタ回路３００と異なり、サンプル・ホールド回路が入力信号Ｖｉｎをサンプルする際に、次段のＡ／Ｄコンバータのコンデンサ（サンプリングキャパシタ）にも同時に入力信号Ｖｉｎをサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器４１０の出力がコモンにレベルシフトされ、次段のＡ／Ｄコンバータに出力する信号のエラーが減少する。
【００６３】
以上の各実施形態で説明されたサンプル・ホールド回路は、パイプライン型Ａ／Ｄ変換装置で例示したものであるが、パイプライン型Ａ／Ｄ変換装置のみならず、ＦＬＡＳＨ型Ａ／Ｄ変換装置や逐次比較型Ａ／Ｄ変換装置等、信号を離散値化してデジタルに変換する全ての方式に有用である。また、スイッチトキャパシタ回路の構成、各コンデンサの接続位置等については本発明を説明するために例示したものである。従って本発明は、説明された実施形態に限定されるものではなく、スイッチトキャパシタ回路およびサンプル・ホールド回路を構成する演算増幅器等の設計仕様に適合するように、前掲の「課題を解決するための手段」における技術的思想の範囲を逸脱しない態様で種々変形ないし変更することができる。
【産業上の利用可能性】
【００６４】
ＣＭＯＳイメージセンサ等を構成するパイプライン型Ａ／Ｄ変換装置などのスイッチトキャパシタ構成のＡ／Ｄを駆動するサンプル・ホールド回路として利用される。
【符号の説明】
【００６５】
１００，２００，３００，４００，５００，６００ スイッチトキャパシタ回路
Ｖａ，Ｖａ′，Ｖａ１，Ｖａ２ 入力端子
Ｖｂ，Ｖｂ１，Ｖｂ２，Ｖｂ１１，Ｖｂ１２，Ｖｂ２１，Ｖｂ２２ 出力端子
１１０，２１０，３１０，４１０，５１０，６１０，７１０，８１０ 増幅演算器
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ回路、サンプル・ホールド回路、および、Ａ／Ｄ変換装置に関し、特に、適用する演算増幅器の動作速度に関する所要水準を抑制しつつ比較的振幅の大きい入力信号にも対応可能なスイッチトキャパシタ回路、サンプル・ホールド回路、および、Ａ／Ｄ変換装置に関する。
【背景技術】
【０００２】
各種の画像センサの駆動回路や画像処理回路等において、１クロックで複数の信号処理を行うため、複数のステージを互いに縦列に多段で接続してアナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄ変換装置が知られている。
このパイプライン型Ａ／Ｄ変換装置における各ステージはスイッチトキャパシタ回路やＡ／Ｄコンバータ等から構成され、アナログ入力信号に応じた所定ビットのデジタル信号を出力する。
【０００３】
図５（ａ）は、これら各ステージにおけるＡ／Ｄコンバータを表す図である。
入力端Ｖａ１へのアナログ入力信号Ｖｉｎ１がＡ／Ｄコンバータ５１０によってデジタル出力信号Ｄｏ１に変換され、出力端子Ｖｂ１から出力される。そして、これら各ステージから出力されたデジタル信号を合成することによって、アナログ信号に対応するデジタル信号を生成する。
【０００４】
周知の如く、信号帯域が高くなるにつれ、外部の信号を直接Ａ／Ｄコンバータに入力することは次第に困難になる傾向を呈する。このため、外部からのアナログ入力信号をＡ／Ｄコンバータに供給するインターフェースとして、アナログ入力信号をサンプルした後その信号を一定に保持（ホールド）するサンプル・ホールド回路を用いる図５（ｂ）に示すようなる回路構成を採る場合がある。
【０００５】
図５（ｂ）の回路では、入力端Ｖｂ１へのアナログ入力信号Ｖｉｎ２がＡ／Ｄコンバータ５２０に供給される経路にサンプル・ホールド回路５３０を介挿している。アナログ入力信号Ｖｉｎ２はこのサンプル・ホールド回路５３０でサンプル・ホールドされて信号Ｖｉｎ３となり、この信号Ｖｉｎ３がＡ／Ｄコンバータ５２０によってデジタル出力信号Ｄｏ２に変換されて、出力端子Ｖｂ２から出力される。
【０００６】
また、高速処理に対応するために複数のＡ／Ｄコンバータを並列に並べて時分割する図６（ａ）に示す方法がある。この方法では、入力端Ｖａ１へのアナログ入力信号Ｖｉｎ１が２系統のＡ／Ｄコンバータ６１１および６１２によって順次交互に時分割でデジタル出力信号Ｄｏ（ａ）１およびＤｏ（ｂ）１に変換され、出力端子Ｖｂ１１およびＶｂ１２から出力される。
【０００７】
より実際的には、各Ａ／Ｄコンバータのサンプル誤差を防ぐために、図６（ｂ）に示すようにインターフェースにサンプル・ホールド回路を用いることが一般的である。
即ち、入力端Ｖａ１へのアナログ入力信号Ｖｉｎ１が２系統のＡ／Ｄコンバータ６１１および６１２に供給されるよりも前段の位置にサンプル・ホールド回路６３０が設けられる。アナログ入力信号Ｖｉｎ２はこのサンプル・ホールド回路６３０でサンプル・ホールドされて信号Ｖｉｎ３となり、この信号Ｖｉｎ３が２系統のＡ／Ｄコンバータ６１１および６１２によって順次交互に時分割でデジタル出力信号Ｄｏ（ａ）２およびＤｏ（ｂ）２に変換され、出力端子Ｖｂ２１およびＶｂ２２から出力される。
【０００８】
次に、図７を参照して、従来における、演算増幅器を用いた代表的なサンプル・ホールド回路の回路構成について説明する。
図７は、従来における、演算増幅器を用いた代表的なサンプル・ホールド回路の構成を示す回路構成図である。ここでは簡単のためシングルエンドで表記するが、実回路では差動回路として扱うことが多い。
このようなサンプル・ホールド回路は、例えば図７に示すようにスイッチトキャパシタ回路７００で構成される。
図７に示すスイッチトキャパシタ回路７００は、入力端子Ｖａ、出力端子Ｖｂ、演算増幅器７１０、スイッチＳＷ７０１〜ＳＷ７０３およびコンデンサＣ１を備えて構成される。
【０００９】
入力端子Ｖａは、アナログ入力信号Ｖｉｎを入力する端子である。出力端子Ｖｂは、入力端子Ｖａから入力されたアナログ入力信号Ｖｉｎが保持され、アナログ出力信号Ｖｏｕｔとして出力される端子である。
スイッチＳＷ７０１〜ＳＷ７０３は、例えば図示しない制御部から出力される制御信号によって回路の接続状態を切り替えることにより、アナログ入力信号Ｖｉｎをサンプリング（サンプルおよびホールド）するためのサンプリング用スイッチである。
【００１０】
コンデンサＣ１は、ＳＷ７０１〜ＳＷ７０３と図示の如くそれぞれ接続され、これらのオン・オフの状態を切り替えることによって、アナログ入力信号Ｖｉｎに対応する電荷を蓄積・保持し、入力端子Ｖａから入力されたアナログ入力信号をサンプルおよびホールドするためのサンプリング用コンデンサである。
演算増幅器７１０は、コンデンサＣ１でサンプルおよびホールドされたアナログ入力信号Ｖｉｎを、ゲインＡおよびループ帰還係数βで増幅する。スイッチＳＷ７０３がオンであるときには、演算増幅器７１０の反転入力（−）端子および出力端子ＶｂにコンデンサＣ１が接続される。また、スイッチＳＷ７０３がオフであるときには、コンデンサＣ１がグランドに接続される。
【００１１】
スイッチトキャパシタ回路７００において、先ずサンプル動作期間（フェーズ）で、スイッチＳＷ７０１、ＳＷ７０２がオンになると共に、スイッチＳＷ７０３がオフとなる。すると、コンデンサＣ１にアナログ入力信号Ｖｉｎに対応する電荷が蓄積され、アナログ入力信号Ｖｉｎがサンプルされる。
次に、ホールドフェーズで、スイッチＳＷ７０１、ＳＷ７０２がオフとなると共に、スイッチＳＷ７０３がオンとなる。コンデンサＣ１に蓄積された電荷が保持されるため、演算増幅器７１０によってアナログ入力信号Ｖｉｎを保持したアナログ出力信号Ｖｏｕｔが出力端子Ｖｂから出力される。
【００１２】
上述のようなサンプル動作およびホールド動作を交互に繰り返すことによって信号処理が行われる。
しかしながら、このスイッチトキャパシタ回路７００の出力精度は、演算増幅器７１０の有限ゲインＡとホールド時のループ帰還係数βとに依存し、また、エラー量は、およそ１／（β・Ａ）に比例する。このため、演算増幅器７１０のゲインＡが十分大きくないときには、十分な出力精度を得られなくなる場合があった。さらに、演算増幅器７１０のアナログ出力信号Ｖｏｕｔの振れ幅が大きくなると、演算増幅器７１０のゲインＡが減少する可能性があり、そのため出力の振れ幅が制限されてしまう場合があった。
【００１３】
以上の問題を解決するべく、非特許文献１に開示されるようなＣＬＳ（Correlated Level Shift）技術が提案されている。
ここで、図８を参照して、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路の回路構成について説明する。
図８は、ＣＬＳ技術を用いて構成される従来のスイッチトキャパシタ回路の構成を示す回路構成図である。
図８に示すスイッチトキャパシタ回路８００は、図７に示したスイッチトキャパシタ回路７００が備える演算増幅器７１０に相当する演算増幅器８１０、スイッチＳＷ７０１〜ＳＷ７０３に相当するスイッチＳＷ８０１〜ＳＷ８０３、および、コンデンサＣ１を含む構成に、さらに、スイッチＳＷ８０４〜ＳＷ８０６およびコンデンサＣｃｌｓを備えて構成される。
【００１４】
コンデンサＣｃｌｓは、演算増幅器８１０から出力される、入力信号と同電位のアナログ信号をサンプルし、アナログ出力信号Ｖｏｕｔにレベルシフトするレベルシフト用コンデンサとして機能する。
スイッチＳＷ８０４〜ＳＷ８０６は、演算増幅器８１０とコンデンサＣｃｌｓとの接続状態を切り替えるレベルシフト用スイッチとして機能する。
図８に示すスイッチトキャパシタ回路８００において、スイッチＳＷ８０１〜ＳＷ８０３は図７を参照して上述したスイッチトキャパシタ回路７００におけるスイッチＳＷ７０１〜ＳＷ７０３と同様の動作をするが、図８スイッチトキャパシタ回路８００では、ホールドフェーズがエスティメート（Estimate）フェーズとレベルシフト（Level Shift）フェーズとの２つのフェーズに分割されている。
【００１５】
先ず、エスティメートフェーズで、スイッチＳＷ８０４，ＳＷ８０６がオンとなると共に、スイッチＳＷ８０５がオフとなる。すると、コンデンサＣｃｌｓは、演算増幅器８１０の出力端子（従って、出力端子Ｖｂ）とグランドとの間に接続され、演算増幅器８１０で保持されたアナログ入力信号をコンデンサＣｃｌｓにサンプルする。
その後、レベルシフトフェーズで、スイッチＳＷ８０４，ＳＷ８０６がオフとなると共に、スイッチＳＷ８０５がオンとなる。すると、コンデンサＣｃｌｓは、スイッチＳＷ８０５を介して演算増幅器８１０の出力端子と出力端子Ｖｂとの間に介挿されることになり、演算増幅器８１０の出力をコモンにレベルシフトする。
【００１６】
回路全体の実効的なループゲインは、演算増幅器８１０の出力信号がコモン電圧にレベルシフトされるため、エスティメートフェーズ時のループゲイン（β・Ａ）に、ゲイン帰還係数βと演算増幅器８１０のゲインＡとの積（＝β・Ａ）を加算した値になる。
また、レベルシフトフェーズ時の演算増幅器８１０のゲインＡは、演算増幅器８１０の出力動作点がコモンである時のゲインとなる。このため、演算増幅器８１０は出力の振れ幅が制限されること無く、ほぼレイル・ツー・レイルでの高精度な出力動作が可能となる。
即ち、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路８００では、演算増幅器８１０のゲインＡが小さくても、回路全体としては大きなゲインを得ることができる。さらに、アナログ出力信号Ｖｏｕｔのノイズ成分よりも信号成分の方が大きくなることから、Ｓ／Ｎ比特性が向上するという利点を備えている。
【先行技術文献】
【非特許文献】
【００１７】
【非特許文献１】B.Rpbert Gregoire, Un-Ku Moon著「An Over-60dB True Rail-to-Rail Performance Using Correlated Level Shifting and an Opamp with 30dB Loop Gain」IEEE ISSCC 2008 Conference 2008年2月6日 p540
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路では、上述したような優位性が見出せる一方で、信号処理期間（ホールドフェーズ）を分割する必要が生じ、この回路に適用される演算増幅器に要求される動作速度は通常動作の倍となる。このため、演算増幅器の帯域を上げるべく回路に供給する電力を増やす必要が生じる場合があった。
本発明は上述したような状況に鑑みてなされたものであり、ＣＬＳ技術を用いたスイッチトキャパシタ回路に適用する演算増幅器の動作速度に関する所要水準を抑制しつつ比較的振幅の大きい入力信号にも適合するという優位性を維持したスイッチトキャパシタ回路、サンプル・ホールド回路、および、Ａ／Ｄ変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するべく、本願では次に列記するようなスイッチトキャパシタ回路を提案する。
（１） アナログ入力信号が入力されるアナログ信号入力端子と、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしホールドフェーズでホールドするサンプリング用コンデンサと、
前記サンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を出力する演算増幅器と、
既定のタイミングでオン・オフすることによって前記サンプリング用コンデンサにおけるサンプル動作およびホールド動作を切替える複数のスイッチと、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしレベルシフトフェーズでレベルシフトするレベルシフト用コンデンサ、および、前記レベルシフト用コンデンサと前記演算増幅器との接続関係を前記サンプリングフェーズおよびレベルシフトフェーズに順次対応する既定の状態となるように切り替える複数のスイッチを含んで構成されるＣＬＳ（Correlated Level Shift）回路と、
前記ＣＬＳ回路でレベルシフトされたアナログ信号を出力するアナログ信号出力端子と、
を備えたスイッチトキャパシタ回路において、
前記レベルシフト用コンデンサを、前記サンプリングフェーズで、前記アナログ信号入力端子に入力されたアナログ入力信号で充電されるように接続し、前記レベルシフトフェーズで、前記アナログ信号出力端子と前記演算増幅器の出力端子との間に介挿されるように接続関係を切替える切替え回路を更に備えたことを特徴とするスイッチトキャパシタ回路。
【００２０】
上記（１）のスイッチトキャパシタ回路では、上記レベルシフト用コンデンサが、サンプリングフェーズにおいてアナログ入力信号を直接取り込むことにより、余計な期間（エスティメートフェーズ）を必要とせずにレベルシフトフェーズに遷移できる。即ち、通常のＣＬＳ動作に必要なエスティメートフェーズを必要としないため、所要の信号処理速度を増やすことなくＣＬＳ効果が奏される。従って、信号処理速度を増大させる場合に生じる演算増幅器の負担増を低減させ、スイッチトキャパシタ回路での消費電力の増加を大幅に抑制することが可能となる。
【００２１】
（２）前記切替え回路は、前記アナログ信号入力端子と前記レベルシフト用コンデンサの前記アナログ信号出力端子側の端部との間にバッファとスイッチとが直列に介挿された導体によって構成されていることを特徴とする（１）のスイッチトキャパシタ回路。
上記（２）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、上記バッファの介挿によって、外部から見た所要の負荷駆動電力が低減されたスイッチトキャパシタ回路が実現される。従って、このスイッチトキャパシタ回路によるサンプル・ホールド回路の電力増加を抑えられるのみならず、この回路を駆動する前段のバッファの負荷が軽減し、システム全体の増加を大幅に低減することが可能となる。
【００２２】
（３）前記アナログ信号出力端子は、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のＡ／Ｄコンバータが並列に接続されていることを特徴とする（１）のスイッチトキャパシタ回路。
上記（３）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、各Ａ／Ｄコンバータの処理速度は半分となり、全体の消費電力が大幅に抑えられる可能性があるのみならず、サンプル・ホールド回路においても消費電力の増加を大幅に低減することが可能となる。
【００２３】
（４）前記複数の各Ａ／Ｄコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記Ａ／Ｄコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする（３）のスイッチトキャパシタ回路。
上記（４）のスイッチトキャパシタ回路では、（３）のスイッチトキャパシタ回路において特に、のスイッチトキャパシタ回路によるサンプル・ホールド回路が入力信号をサンプルする際に、次段のＡ／Ｄコンバータのコンデンサ（サンプリングキャパシタ）にも同時に入力信号をサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器の出力がコモンにレベルシフトされ、次段のＡ／Ｄコンバータに出力する信号のエラーが減少する。
【００２４】
（５）上記（１）のスイッチトキャパシタ回路における前記アナログ信号出力端子に、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のＡ／Ｄコンバータが並列に接続されていることを特徴とするＡ／Ｄ変換装置。
上記（５）のＡ／Ｄ変換装置では、その各Ａ／Ｄコンバータの処理速度は半分となり、全体の消費電力が大幅に抑えられる可能性があるのみならず、サンプル・ホールド回路においても消費電力の増加を大幅に低減することが可能となる。
【００２５】
（６）前記複数の各Ａ／Ｄコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記Ａ／Ｄコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする（５）のＡ／Ｄ変換装置。
上記（６）のＡ／Ｄ変換装置では、（５）のＡ／Ｄ変換装置において特に、上述のスイッチトキャパシタ回路によるサンプル・ホールド回路が入力信号をサンプルする際に、次段のＡ／Ｄコンバータのコンデンサ（サンプリングキャパシタ）にも同時に入力信号をサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器の出力がコモンにレベルシフトされ、次段のＡ／Ｄコンバータに出力する信号のエラーが減少する。
【００２６】
（７）上記（１）〜（４）の何れか一のスイッチトキャパシタ回路により構成されることを特徴とするサンプル・ホールド回路。
上記（７）のサンプル・ホールド回路では、上記（１）〜（４）の何れか一のスイッチトキャパシタ回路を備えて構成され、これにより、パイプライン型Ａ／Ｄ変換装置を駆動するサンプル・ホールド回路おいて、演算増幅器の負荷を低減させ、スイッチトキャパシタ回路での電力の増加を大幅に低減できる。
（８）上記（７）のサンプル・ホールド回路の出力が複数の各Ａ／Ｄコンバータの入力端に供給されるように構成されていることを特徴とするＡ／Ｄ変換装置。
上記（８）のＡ／Ｄ変換装置では、電力の増加を大幅に低減できる。
【発明の効果】
【００２７】
本発明によれば、レベルシフト用コンデンサをサンプリングフェーズにおいて直接入力信号に接続することによってホールドフェーズをエスティメートフェーズとレベルシフトフェーズとの２つのフェーズに分割する必要がなくなる。即ち、信号処理時間を分割することなくＣＬＳ効果を奏するため、演算増幅器の動作速度に関する所要水準を抑制することができる。従って、スイッチトキャパシタ回路での電力の増加を大幅に低減して、低電力で回路を動作させることができる。
また、演算増幅器のゲインを大きくする必要がないので、低電力であっても、高精度な大きなアナログ出力信号を得ることができる。さらに、演算増幅器の動作速度に関する所要水準が低減されるために、回路全体のサイズを小さくしたり、生産コストを安価にしたりすることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
【図２】本発明の第２実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
【図３】本発明の第３実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
【図４】本発明の第４実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
【図５】従来のパイプライン型Ａ／Ｄ変換装置における各ステージにおけるＡ／Ｄコンバータおよびサンプル・ホールド回路を表す図である。
【図６】複数のＡ／Ｄコンバータを並列に並べて時分割する従来の回路構成を表す図およびこの回路構成にサンプル・ホールド回路を付加した従来の回路構成を表す図である。
【図７】従来における、演算増幅器を用いた代表的なサンプル・ホールド回路の構成を示す回路構成図である。
【図８】ＣＬＳ技術を用いて構成される従来のスイッチトキャパシタ回路の構成を示す回路構成図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の実施の形態につき詳述することによって本発明を明らかにする。
（第１実施形態に係るスイッチトキャパシタ回路）
先ず、図１を参照して、本発明の第１実施形態に係るスイッチトキャパシタ回路について説明する。
図１は、本発明の第１実施形態に係るスイッチトキャパシタ回路の構成を示す回路構成図である。
図１に示すスイッチトキャパシタ回路１００は、入力端子Ｖａ、出力端子Ｖｂ、演算増幅器１１０、スイッチＳＷ１０１〜ＳＷ１０７およびコンデンサＣ１ならびにコンデンサＣｃｌｓを図示のように備えて構成される。
【００３０】
即ち、入力端子Ｖａと演算増幅器１１０の反転入力端子（−）間にスイッチＳＷ１０１およびコンデンサＣ１がこの順に介挿されている。また、演算増幅器１１０の非反転入力端子（＋）は接地され、且つ、演算増幅器１１０の非反転入力端子（＋）と反転入力端子（−）間にスイッチＳＷ１０２が設けられている。さらに、出力端子ＶｂからスイッチＳＷ１０１とコンデンサＣ１との接続中点への信号伝送経路にスイッチＳＷ１０３が介挿されている。
【００３１】
一方、演算増幅器１１０の出力端子と出力端子Ｖｂとの間には、スイッチＳＷ１０５、コンデンサＣｃｌｓ、および、スイッチＳＷ１０６が、この順に介挿されている。さらに、スイッチＳＷ１０５とコンデンサＣｃｌｓの接続中点がスイッチＳＷ１０４を介して接地されている。さらにまた、入力端子ＶａからコンデンサＣｃｌｓ（出力端子Ｖｂ側、即ちスイッチＳＷ１０６側の端部）への充電経路にスイッチＳＷ１０７が介挿されている。
【００３２】
上述の構成において、コンデンサＣｃｌｓは、図８を参照して説明したスイッチトキャパシタ回路８００のコンデンサＣｃｌｓと実質的に同様に機能するレベルシフト用コンデンサである。そして、コンデンサＣｃｌｓおよびスイッチＳＷ１０４、ＳＷ１０５、ＳＷ１０６を含んでＣＬＳ（Correlated Level Shift）回路１２０が構成されている。
ただし、図８を参照して説明した通常のＣＬＳ動作では、ホールドフェーズを２期間に分割したうちのエスティメートフェーズにおいて出力信号をコンデンサＣｃｌｓに溜めて、レベルシフトフェーズにおいて演算増幅器の出力端子をコモンにレベルシフトするのに対し、図１の回路では、サンプリングフェーズにおいてスイッチＳＷ１０７をオンにすることにより、アナログ入力信号を直接コンデンサＣｃｌｓに蓄積する。
【００３３】
即ち、スイッチＳＷ１０７が介挿された導体部、および、ＳＷ１０４、ＳＷ１０５、ＳＷ１０６は、レベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器１１０の出力端子との間に介挿されるように接続関係を切替える切替え回路１３０を構成している。
【００３４】
具体的には、サンプリングフェーズにおいて図１のスイッチＳＷ１０１およびＳＷ１０２がオンとなりコンデンサＣ１に入力信号Ｖｉｎがサンプルされると同時に、スイッチＳＷ１０４およびＳＷ１０７がオンとなりコンデンサＣｃｌｓにも入力信号Ｖｉｎがサンプルされる。一方、このときスイッチＳＷ１０３、ＳＷ１０５、ＳＷ１０６はオフとなっている。
【００３５】
その後ホールドフェーズにおいてスイッチＳＷ１０１、ＳＷ１０２、ＳＷ１０４、ＳＷ１０７がオフになると同時に、スイッチＳＷ１０３およびＳＷ１０５およびＳＷ１０６がオンとなり、出力端子Ｖｂには出力信号ＶｏｕｔとしてサンプリングフェーズにおいてサンプルしたＶｉｎと同じ電圧が出力される。即ち、図１のスイッチトキャパシタ回路１００は、サンプル・ホールド回路として機能する
電荷保存則を用いて出力結果を計算すると、演算増幅器１１０のゲインをＡ、コンデンサＣ１の容量をＣ１、コンデンサＣｃｌｓの容量をＣｃｌｓとおくと、通常のサンプル・ホールド回路が約１／Ａのエラーを持つのに対して、図１のサンプル・ホールド回路におけるエラーは約Ｃ１／Ｃｃｌｓ／（Ａ＋１）となる。これは、ＣｃｌｓがＣ１に対して無限大に大きい場合にエラーが０になることを示している。
【００３６】
そして、本実施形態のサンプル・ホールド回路１００では、ＣＬＳ技術を用いているため、演算増幅器１１０の出力はコンデンサＣｃｌｓによりコモンにレベルシフトされる。従って、演算増幅器１１０のゲインＡが小さくても、大きなゲインを得ることができる。さらに、アナログ出力信号Ｖｏｕｔのノイズ成分よりも信号成分の方が大きくなることから、Ｓ／Ｎ比特性が向上するという利点を備えている。
さらにまた、サンプリングフェーズにおいて、レベルシフト用のコンデンサＣｃｌｓに入力信号を直接取り込むため、既述のようなエスティメートフェーズを経ずしてレベルシフトフェーズに遷移できるため、応答性に優れる。従って、演算増幅器１１０の信号処理速度に関する所要水準はＣＬＳ技術を用いない回路方式と同等程度に抑制される。
【００３７】
（第２実施形態に係るスイッチトキャパシタ回路）
続いて、図２を参照して、本発明の第２実施形態に係るスイッチトキャパシタ回路について説明する。
図２は、本発明の第２実施形態に係るスイッチトキャパシタ回路の構成を示す回路図である。
図２に示すスイッチトキャパシタ回路２００は、図１を参照して上述した第１実施形態に係るスイッチトキャパシタ回路１００と多くの点で共通する回路構成である。
即ち、図２におけるスイッチトキャパシタ回路２００を構成する各スイッチＳＷ２０１〜ＳＷ２０７は図１のスイッチトキャパシタ回路１００における各スイッチＳＷ１０１〜ＳＷ１０７にこの順に対応し、それらの作用も、各対応するスイッチ毎に相似的であり、且つ、双方の回路２００，１００においてコンデンサＣ１ならびにコンデンサＣｃｌｓの作用も相似的である。
【００３８】
そして、図２におけるスイッチトキャパシタ回路２００では、スイッチＳＷ２０７の片端子と入力信号Ｖｉｎを受ける入力端子Ｖａとの間にゲイン１倍のバッファ２４０が挿入されている点が特徴である。
このバッファ２４０自体はレプリカのスイッチトキャパシタ回路として構成され得る。また、図７に示したようなサンプル・ホールド回路であってもよく、また、単にソースフォロアの様なバッファであってもよい。
【００３９】
また、バッファ２４０以外の部分については、既述のとおり、図１のスイッチトキャパシタ回路１００におけると同様であり、コンデンサＣｃｌｓおよびスイッチＳＷ２０４、ＳＷ２０５、ＳＷ２０６を含んでＣＬＳ回路２２０が構成されている。
また、スイッチＳＷ２０７が介挿された導体部、および、ＳＷ２０４、ＳＷ２０５、ＳＷ２０６は、レベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器１１０の出力端子との間に介挿されるように接続関係を切替える切替え回路２３０を構成している。
【００４０】
図２のスイッチトキャパシタ回路２００においても図１の回路におけるように、サンプル・ホールド回路として機能する。
そして、図２におけるスイッチトキャパシタ回路２００では、図１の実施形態との共通部分では、同等の作用、効果を奏し、さらに、バッファ２４０を有するため、サンプリングフェーズにおいてこのスイッチトキャパシタ回路２００に入力信号を供給するべく入力端子Ｖａに接続される外付け回路（図示せず）が、コンデンサＣｃｌｓを直接駆動する必要が無くなり、負荷（即ち、上述の外付け回路における出力の所要の駆動能力）が小さくて済む。
【００４１】
（第３実施形態に係るスイッチトキャパシタ回路）
続いて、図３を参照して、本発明の第３実施形態に係るスイッチトキャパシタ回路について説明する。
図３（ａ）は、第３実施形態に係るスイッチトキャパシタ回路の構成を示す回路図であり、図３（ｂ）は、図３（ａ）のスイッチトキャパシタ回路の動作における各フェーズのタイミング関係を表すタイムチャートである。
図３に示すスイッチトキャパシタ回路３００は、図１を参照して上述した第１実施形態に係るスイッチトキャパシタ回路１００と多くの点で共通する回路構成である。
【００４２】
即ち、図３におけるスイッチトキャパシタ回路３００を構成する各スイッチＳＷ３０１〜ＳＷ３０７は図１のスイッチトキャパシタ回路１００における各スイッチＳＷ１０１〜ＳＷ１０７にこの順に対応し、それらの作用も、各対応するスイッチ毎に相似的である。
また、図３および図１の各スイッチトキャパシタ回路３００および１００においてコンデンサＣ１ならびにコンデンサＣｃｌｓの接続および作用も相似的である。
即ち、図３のスイッチトキャパシタ回路３００もサンプル・ホールド回路として機能する。
そして、図３におけるスイッチトキャパシタ回路３００では、出力信号Ｖｏｕｔを出力する出力端子Ｖｂに複数のＡ／Ｄコンバータ３２０−１、３２０−２、…が並列に接続されていることが特徴である。
【００４３】
従って、図３に表されている回路は、全体として、スイッチトキャパシタ回路３００の出力端子Ｖｂに複数のＡ／Ｄコンバータ３２０−１、３２０−２、…が並列に接続されてＡ／Ｄ変換装置を構成している。
スイッチトキャパシタ回路３００に着目すれば、上述のようなＡ／Ｄコンバータ３２０−１、３２０−２、…が並列に接続されている点以外は、既述のとおり、図１のスイッチトキャパシタ回路１００におけると同様であり、コンデンサＣｃｌｓおよびスイッチＳＷ３０４、ＳＷ３０５、ＳＷ３０６を含んでＣＬＳ回路３２０が構成されている。
【００４４】
また、スイッチＳＷ３０７が介挿された導体部、および、ＳＷ３０４、ＳＷ３０５、ＳＷ３０６は、レベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器３１０の出力端子との間に介挿されるように接続関係を切替える切替え回路３３０を構成している。
ここでは説明の便宜上、図中ＡＤＣ（Ａ）と表記のＡ／Ｄコンバータ３２０−１と図中ＡＤＣ（Ｂ）と表記のＡ／Ｄコンバータ３２０−２との２チャンネルのＡ／Ｄコンバータを並列に接続した場合を例にする。
【００４５】
また、図３の表記では、複数のＡ／Ｄコンバータ３２０−１、３２０−２について、注目すべき現象の説明を簡素化するために、それらのサンプル回路部分のみを示している。
図示のとおり、Ａ／Ｄコンバータ３２０−１は、一端が出力端子Ｖｂに接続されたスイッチＳＷ３０１ａと、一端がこのスイッチＳＷ３０１ａの他端に接続され他端がスイッチＳＷ３０３ａの一端に接続されたコンデンサＣｌａと、一端がコンデンサ（サンプリングキャパシタ）Ｃｌａに接続され他端が接地されたスイッチＳＷ３０３ａとを含んで構成されている。
【００４６】
同様に、Ａ／Ｄコンバータ３２０−２は、一端が出力端子Ｖｂに接続されたスイッチＳＷ３０１ｂと、一端がこのスイッチＳＷ３０１ｂの他端に接続され他端がスイッチＳＷ３０３ｂの一端に接続されたコンデンサ（サンプリングキャパシタ）Ｃｌｂと、一端がコンデンサＣｌｂに接続され他端が接地されたスイッチＳＷ３０３ｂとを含んで構成されている。
次に、図３（ａ）のスイッチトキャパシタ回路３００の動作を図３（ｂ）を参照して説明する。図３（ｂ）はスイッチトキャパシタ回路３００おける各フェーズのタイミング関係を表すタイムチャートである。
【００４７】
フェーズ・１（φ１）のとき、スイッチＳＷ３０1、ＳＷ３０２、ＳＷ３０４、ＳＷ３０７がオンとなり、スイッチＳＷ３０３、ＳＷ３０５、ＳＷ３０６がオフとなることにより、コンデンサＣ１およびＣｃｌｓに入力信号Ｖｉｎがサンプルされる。また、Ａ／Ｄコンバータ３２０−１のスイッチＳＷ３０１ａはオフになっている。またスイッチＳＷ３０３ａはオンでもオフでもどちらでも良い。また、Ａ／Ｄコンバータ３２０−２はホールド状態であり、信号処理をしながら次段にアナログ信号を送出している。
【００４８】
次にフェーズ・２（φ２）のとき、スイッチＳＷ３０３、ＳＷ３０５、ＳＷ３０６がオンとなり、スイッチＳＷ３０1、ＳＷ３０２、ＳＷ３０４、ＳＷ３０７がオフとなることにより、出力信号Ｖｏｕｔを出力する出力端子ＶｂにはサンプリングフェーズでサンプルしたＶｉｎと同じ電圧が出力される。また、Ａ／Ｄコンバータ３２０−１はサンプル状態となり、スイッチＳＷ３０1ａ、ＳＷ３０３ａがオンになり、サンプル・ホールド回路から出力される信号をコンデンサＣｌａにサンプルする。この時、Ａ／Ｄコンバータ３２０−２はホールド状態のままである。
【００４９】
次にフェーズ・３（φ３）の時、スイッチＳＷ３０1、ＳＷ３０２、ＳＷ３０４、ＳＷ３０７がオンとなり、スイッチＳＷ３０３、ＳＷ３０５、ＳＷ３０６がオフとなることにより、コンデンサＣ１およびＣｃｌｓに入力信号Ｖｉｎがサンプルされる。また、Ａ／Ｄコンバータ３２０−１はホールド状態となり、スイッチＳＷ３０1ａがオフになり、フェーズ・２（φ２）の期間にサンプルした信号を処理しながら次段にアナログ信号を送る。
また、Ａ／Ｄコンバータ３２０−２のスイッチＳＷ３０1ｂはオフとなり、スイッチＳＷ３０３ｂはオンでもオフでもどちらでも良い。
【００５０】
次にフェーズ・４（φ４）の時、スイッチＳＷ３０３、ＳＷ３０５、ＳＷ３０６がオンとなり、スイッチＳＷ３０1、ＳＷ３０２、ＳＷ３０４、ＳＷ３０７がオフとなることにより、出力信号Ｖｏｕｔを出力する出力端子ＶｂにはサンプリングフェーズでサンプルしたＶｉｎと同じ電圧が出力される。
また、Ａ／Ｄコンバータ３２０−２はサンプル状態となり、スイッチＳＷ３０1ｂ、ＳＷｂ３０３ｂがオンとなり、サンプル・ホールド回路から出力される信号をコンデンサＣｌｂにサンプルする。一方、このフェーズ・４（φ４）の期間では、Ａ／Ｄコンバータ３２０−１はホールド状態のままである。
そして、上記の動作を交互に繰り返すことによって信号処理が行われる。
【００５１】
図３の実施形態におけるスイッチトキャパシタ回路３００では、図１の実施形態との共通部分では、同等の作用、効果を奏し、さらに、上述のような態様の複数の時分割で作動するＡ／Ｄコンバータ３２０−１、３２０−２を有するため、各個のＡ／Ｄコンバータでの所要の処理速度は単一の場合に比し半分となる。従って、スイッチトキャパシタ回路３００全体として、応答速度を向上させつつ、消費電力が大幅に低減される。
【００５２】
（第４実施形態に係るスイッチトキャパシタ回路）
続いて、図４を参照して、本発明の第４実施形態に係るスイッチトキャパシタ回路について説明する。
図４（ａ）は、第４実施形態に係るスイッチトキャパシタ回路の構成を示す回路図であり、図４（ｂ）は、図４（ａ）のスイッチトキャパシタ回路の動作における各フェーズのタイミング関係を表すタイムチャートである。
図４に示すスイッチトキャパシタ回路４００は、図３を参照して上述した第３実施形態に係るスイッチトキャパシタ回路３００と多くの点で共通する回路構成である。
【００５３】
即ち、図４におけるスイッチトキャパシタ回路４００を構成する各スイッチＳＷ４０１〜ＳＷ４０７は図３のスイッチトキャパシタ回路３００における各スイッチＳＷ３０１〜ＳＷ３０７にこの順に対応し、それらの作用も、各対応するスイッチ毎に相似的である。また、図４および図３の各スイッチトキャパシタ回路４００および３００においてコンデンサＣ１ならびにコンデンサＣｃｌｓの接続関係および作用も相似的である。
【００５４】
従って、コンデンサＣｃｌｓおよびスイッチＳＷ４０４、ＳＷ４０５、ＳＷ４０６を含んでＣＬＳ回路４２０が構成されている。
また、スイッチＳＷ４０７が介挿された導体部、および、ＳＷ４０４、ＳＷ４０５、ＳＷ６０６は、レベルシフト用コンデンサＣｃｌｓを、サンプリングフェーズで、アナログ入力信号Ｖｉｎで充電されるように接続し、レベルシフトフェーズで、アナログ信号出力端子Ｖｂと演算増幅器４１０の出力端子との間に介挿されるように接続関係を切替える切替え回路４３０を構成している。
そして、図４のスイッチトキャパシタ回路４００もサンプル・ホールド回路として機能する。
【００５５】
更に、図４におけるスイッチトキャパシタ回路４００における出力信号Ｖｏｕｔを出力する出力端子Ｖｂに複数のＡ／Ｄコンバータ４２０−１、４２０−２、…が並列に接続されている構成も、図３のスイッチトキャパシタ回路３００において複数のＡ／Ｄコンバータ３２０−１、３２０−２、…が並列に設けられている構成と相似的である。図４の表記においても、複数のＡ／Ｄコンバータ４２０−１、４２０−２について、注目すべき現象の説明を簡素化するために、それらのサンプル回路部分のみを示している。
【００５６】
図示のように、Ａ／Ｄコンバータ４２０−１は、一端が出力端子Ｖｂに接続されたスイッチＳＷ４０１ａと、一端がこのスイッチＳＷ４０１ａの他端に接続され他端がスイッチＳＷ４０３ａの一端に接続されたコンデンサ（サンプリングキャパシタ）Ｃｌａと、一端がコンデンサＣｌａに接続され他端が接地されたスイッチＳＷ４０３ａとを含み、更に、スイッチＳＷ４０２ａを含んで構成されている。
同様に、Ａ／Ｄコンバータ４２０−２は、一端が出力端子Ｖｂに接続されたスイッチＳＷ４０１ｂと、一端がこのスイッチＳＷ４０１ｂの他端に接続され他端がスイッチＳＷ４０３ｂの一端に接続されたコンデンサ（サンプリングキャパシタ）Ｃｌｂと、一端がコンデンサＣｌｂに接続され他端が接地されたスイッチＳＷ４０３ｂとを含み、更に、スイッチＳＷ４０２ｂを含んで構成されている。
【００５７】
即ち、図４に示すスイッチトキャパシタ回路４００では、特に、Ａ／Ｄコンバータ４２０−１およびＡ／Ｄコンバータ４２０−２のサンプリングキャパシタＣｌａおよびＣｌｂの各一端側（各対応するスイッチＳＷ４０１ａ、ＳＷ４０１ｂへの接続端部）と、入力端子Ｖａとの間にスイッチＳＷ４０２ａおよびＳＷ４０２ｂが挿入されている。
次に、図４（ａ）のスイッチトキャパシタ回路４００の動作を図４（ｂ）を参照して説明する。図４（ｂ）はスイッチトキャパシタ回路４００おける各フェーズのタイミング関係を表すタイムチャートである。
【００５８】
フェーズ・１（φ１）のとき、スイッチＳＷ４０1、ＳＷ４０２、ＳＷ４０４、ＳＷ４０７がオンとなり、スイッチＳＷ４０３、ＳＷ４０５、ＳＷ４０６がオフとなることにより、コンデンサＣ１およびＣｃｌｓに入力信号Ｖｉｎがサンプルされる。さらに、Ａ／Ｄコンバータ４２０−１のスイッチＳＷ４０２ａ、ＳＷ４０３ａがオンとなり、スイッチＳＷ４０１ａがオフとなることにより、コンデンサＣｌａにも入力信号Ｖｉｎがサンプルされる。このとき、スイッチＳＷ４０１ｂ、ＳＷ４０２ｂはオフとなり、Ａ／Ｄコンバータ４２０−２はホールド状態で、信号処理をしながら次段にアナログ信号を送出している。
【００５９】
次にフェーズ・２（φ２）のとき、スイッチＳＷ４０３、ＳＷ４０５、ＳＷ４０６がオンとなり、スイッチＳＷ４０1、ＳＷ４０２、ＳＷ４０４、ＳＷ４０７がオフとなることにより、出力端子ＶｂにはサンプリングフェーズでサンプルしたＶｉｎと同じ電圧がＶｏｕｔとして出力される。また、Ａ／Ｄコンバータ４２０−１はサンプル状態となり、スイッチＳＷ４０1ａ、ＳＷ４０３ａがオンとなり、スイッチＳＷ４０２ａがオフとなることにより、サンプル・ホールド回路から出力される信号をコンデンサＣｌａにサンプルする。このとき、Ａ／Ｄコンバータ４２０−２はホールド状態のままである。
【００６０】
次にフェーズ・３（φ３）のとき、スイッチＳＷ４０1、ＳＷ４０２、ＳＷ４０４、ＳＷ４０７がオンとなり、スイッチＳＷ４０３、ＳＷ４０５、ＳＷ４０６がオフとなることにより、コンデンサＣ１およびＣｃｌｓに入力信号Ｖｉｎがサンプルされる。また、Ａ／Ｄコンバータ４２０−２のスイッチＳＷ４０１ｂおよびＳＷ４０３ｂがオンとなり、ＳＷｂ１がオフとなることにより、コンデンサＣｌｂにも入力信号Ｖｉｎがサンプルされる。
このとき、Ａ／Ｄコンバータ４２０−１はホールド状態となり、スイッチＳＷ４０１ａ、ＳＷ４０２ａはオフとなり、フェーズ・２（φ２）の期間にサンプルした信号を処理しながら次段にアナログ信号を送る。
【００６１】
次にフェーズ・４（φ４）のとき、スイッチＳＷ４０３、ＳＷ４０５、ＳＷ４０６がオンとなり、スイッチＳＷ４０1、ＳＷ４０２、ＳＷ４０４、ＳＷ４０７がオフとなることにより、出力ノードＶｏｕｔにはサンプリングフェーズでサンプルしたＶｉｎと同じ電圧が出力される。また、Ａ／Ｄコンバータ４２０−２はサンプル状態となり、スイッチＳＷｂ１、ＳＷｂ３がオンとなりスイッチＳＷ４０２ｂがオフとなることにより、サンプル・ホールド回路から出力される信号をコンデンサＣｌｂにサンプルする。このとき、Ａ／Ｄコンバータ４２０−１はホールド状態のままである。
【００６２】
上記の動作を交互に繰り返すことによって信号処理が行われる。
従って、図４に表されている回路は、全体として、スイッチトキャパシタ回路４００の出力端子Ｖｂに複数のＡ／Ｄコンバータ４２０−１、４２０−２、…が並列に接続されてＡ／Ｄ変換装置を構成している。
そして、スイッチトキャパシタ回路４００に着目すれば、図３におけるスイッチトキャパシタ回路３００と異なり、サンプル・ホールド回路が入力信号Ｖｉｎをサンプルする際に、次段のＡ／Ｄコンバータのコンデンサ（サンプリングキャパシタ）にも同時に入力信号Ｖｉｎをサンプルすることによって、サンプル・ホールド回路がホールドフェーズになったときに、演算増幅器４１０の出力がコモンにレベルシフトされ、次段のＡ／Ｄコンバータに出力する信号のエラーが減少する。
【００６３】
以上の各実施形態で説明されたサンプル・ホールド回路は、パイプライン型Ａ／Ｄ変換装置で例示したものであるが、パイプライン型Ａ／Ｄ変換装置のみならず、ＦＬＡＳＨ型Ａ／Ｄ変換装置や逐次比較型Ａ／Ｄ変換装置等、信号を離散値化してデジタルに変換する全ての方式に有用である。また、スイッチトキャパシタ回路の構成、各コンデンサの接続位置等については本発明を説明するために例示したものである。従って本発明は、説明された実施形態に限定されるものではなく、スイッチトキャパシタ回路およびサンプル・ホールド回路を構成する演算増幅器等の設計仕様に適合するように、前掲の「課題を解決するための手段」における技術的思想の範囲を逸脱しない態様で種々変形ないし変更することができる。
【産業上の利用可能性】
【００６４】
ＣＭＯＳイメージセンサ等を構成するパイプライン型Ａ／Ｄ変換装置などのスイッチトキャパシタ構成のＡ／Ｄを駆動するサンプル・ホールド回路として利用される。
【符号の説明】
【００６５】
１００，２００，３００，４００，５００，６００ スイッチトキャパシタ回路
Ｖａ，Ｖａ′，Ｖａ１，Ｖａ２ 入力端子
Ｖｂ，Ｖｂ１，Ｖｂ２，Ｖｂ１１，Ｖｂ１２，Ｖｂ２１，Ｖｂ２２ 出力端子
１１０，２１０，３１０，４１０，５１０，６１０，７１０，８１０ 増幅演算器
【特許請求の範囲】
【請求項１】
アナログ入力信号が入力されるアナログ信号入力端子と、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしホールドフェーズでホールドするサンプリング用コンデンサと、
前記サンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を出力する演算増幅器と、
既定のタイミングでオン・オフすることによって前記サンプリング用コンデンサにおけるサンプル動作およびホールド動作を切替える複数のスイッチと、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしレベルシフトフェーズでレベルシフトするレベルシフト用コンデンサ、および、前記レベルシフト用コンデンサと前記演算増幅器との接続関係を前記サンプリングフェーズおよびレベルシフトフェーズに順次対応する既定の状態となるように切り替える複数のスイッチを含んで構成されるＣＬＳ（Correlated Level Shift）回路と、
前記ＣＬＳ回路でレベルシフトされたアナログ信号を出力するアナログ信号出力端子と、
を備えたスイッチトキャパシタ回路において、
前記レベルシフト用コンデンサを、前記サンプリングフェーズで、前記アナログ信号入力端子に入力されたアナログ入力信号で充電されるように接続し、前記レベルシフトフェーズで、前記アナログ信号出力端子と前記演算増幅器の出力端子との間に介挿されるように接続関係を切替える切替え回路を更に備えたことを特徴とするスイッチトキャパシタ回路。
【請求項２】
前記切替え回路は、前記アナログ信号入力端子と前記レベルシフト用コンデンサの前記アナログ信号出力端子側の端部との間にバッファとスイッチとが直列に介挿された導体によって構成されていることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項３】
前記アナログ信号出力端子は、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のＡ／Ｄコンバータが並列に接続されていることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項４】
前記複数の各Ａ／Ｄコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記Ａ／Ｄコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする請求項３に記載のスイッチトキャパシタ回路。
【請求項５】
請求項１に記載のスイッチトキャパシタ回路における前記アナログ信号出力端子に、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のＡ／Ｄコンバータが並列に接続されていることを特徴とするＡ／Ｄ変換装置。
【請求項６】
前記複数の各Ａ／Ｄコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記Ａ／Ｄコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする請求項５に記載のＡ／Ｄ変換装置。
【請求項７】
請求項１〜４のいずれか１項に記載されたスイッチトキャパシタ回路により構成されることを特徴とするサンプル・ホールド回路。
【請求項８】
請求項７に記載されたサンプル・ホールド回路の出力が複数の各Ａ／Ｄコンバータの入力端に供給されるように構成されていることを特徴とするＡ／Ｄ変換装置。
【請求項１】
アナログ入力信号が入力されるアナログ信号入力端子と、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしホールドフェーズでホールドするサンプリング用コンデンサと、
前記サンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を出力する演算増幅器と、
既定のタイミングでオン・オフすることによって前記サンプリング用コンデンサにおけるサンプル動作およびホールド動作を切替える複数のスイッチと、
前記アナログ信号入力端子に入力されたアナログ入力信号をサンプリングフェーズでサンプルしレベルシフトフェーズでレベルシフトするレベルシフト用コンデンサ、および、前記レベルシフト用コンデンサと前記演算増幅器との接続関係を前記サンプリングフェーズおよびレベルシフトフェーズに順次対応する既定の状態となるように切り替える複数のスイッチを含んで構成されるＣＬＳ（Correlated Level Shift）回路と、
前記ＣＬＳ回路でレベルシフトされたアナログ信号を出力するアナログ信号出力端子と、
を備えたスイッチトキャパシタ回路において、
前記レベルシフト用コンデンサを、前記サンプリングフェーズで、前記アナログ信号入力端子に入力されたアナログ入力信号で充電されるように接続し、前記レベルシフトフェーズで、前記アナログ信号出力端子と前記演算増幅器の出力端子との間に介挿されるように接続関係を切替える切替え回路を更に備えたことを特徴とするスイッチトキャパシタ回路。
【請求項２】
前記切替え回路は、前記アナログ信号入力端子と前記レベルシフト用コンデンサの前記アナログ信号出力端子側の端部との間にバッファとスイッチとが直列に介挿された導体によって構成されていることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項３】
前記アナログ信号出力端子は、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のＡ／Ｄコンバータが並列に接続されていることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項４】
前記複数の各Ａ／Ｄコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記Ａ／Ｄコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする請求項３に記載のスイッチトキャパシタ回路。
【請求項５】
請求項１に記載のスイッチトキャパシタ回路における前記アナログ信号出力端子に、時分割でサンプル状態およびホールド状態が切り替わるように制御される複数のＡ／Ｄコンバータが並列に接続されていることを特徴とするＡ／Ｄ変換装置。
【請求項６】
前記複数の各Ａ／Ｄコンバータはサンプリングキャパシタを有し、前記サンプリングフェーズで前記Ａ／Ｄコンバータのサンプリングキャパシタを前記アナログ信号入力端子に接続することによって前記サンプリングキャパシタに前記アナログ信号入力端子に入力された前記アナログ入力信号をホールドさせるサンプリングキャパシタ接続回路を更に備えたことを特徴とする請求項５に記載のＡ／Ｄ変換装置。
【請求項７】
請求項１〜４のいずれか１項に記載されたスイッチトキャパシタ回路により構成されることを特徴とするサンプル・ホールド回路。
【請求項８】
請求項７に記載されたサンプル・ホールド回路の出力が複数の各Ａ／Ｄコンバータの入力端に供給されるように構成されていることを特徴とするＡ／Ｄ変換装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−８５１３３（Ｐ２０１２−８５１３３Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１０−２３０２５９（Ｐ２０１０−２３０２５９）
【出願日】平成２２年１０月１３日（２０１０．１０．１３）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２２年１０月１３日（２０１０．１０．１３）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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