データ記録装置
【課題】小型化回路規模のオーバーライト回避機能を備えたデータ記録装置を提供する。
【解決手段】第１の閾値を超える第1の電気信号の供給によって第１の状態への書き込みが行われ、前記第１の電気信号とは逆極性であってかつ第２の閾値を超える第２の電気信号の供給によって第２の状態への書き込みが行われ、第１及び第２の端子を有する抵抗変化型メモリ素子と、第１及び第２の端子にそれぞれ第１及び第２の電気信号を供給する第１及び第２の電源回路と、第１の端子に接続され、第１の端子に供給される電気信号で前記メモリ素子の前記第１の状態を検出する第１の検出回路と、第２の端子に接続され、第２の端子に供給される電気信号でメモリ素子の第２の状態を検出する第２の検出回路と、抵抗変化型メモリ素子のオーバーライトを防止するため第１及び第２の検出回路の検出信号に従って第１及び第２の電源回路の出力を制御する制御回路とを具備する。
【解決手段】第１の閾値を超える第1の電気信号の供給によって第１の状態への書き込みが行われ、前記第１の電気信号とは逆極性であってかつ第２の閾値を超える第２の電気信号の供給によって第２の状態への書き込みが行われ、第１及び第２の端子を有する抵抗変化型メモリ素子と、第１及び第２の端子にそれぞれ第１及び第２の電気信号を供給する第１及び第２の電源回路と、第１の端子に接続され、第１の端子に供給される電気信号で前記メモリ素子の前記第１の状態を検出する第１の検出回路と、第２の端子に接続され、第２の端子に供給される電気信号でメモリ素子の第２の状態を検出する第２の検出回路と、抵抗変化型メモリ素子のオーバーライトを防止するため第１及び第２の検出回路の検出信号に従って第１及び第２の電源回路の出力を制御する制御回路とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型メモリ素子へデータを記録するデータ記録装置に関する。
【背景技術】
【０００２】
両端の電極に印加する電圧の極性を変えることにより抵抗値が変化する抵抗変化型メモリ素子が開発されている（非特許文献１）。このメモリ素子は、例えば、記録部分として固体電解質であるＣｕ２Ｓが使用され、ＣｕとＴｉの２つの電極によって記録部分をはさんだ構造を有している。このような構造のメモリ素子は、初期状態には高抵抗状態、例えば１ＭΩ以上となり、低抵抗状態へ書き込みを行うときには、Ｔｉ電極側が低電位になるように電圧が両電極にそれぞれ印加される。この操作により、Ｃｕ電極のＣｕの一部がイオン化され、固体電解質中を移動し、Ｔｉ電極で電子を受け取って析出していく。これによって、両電極をショートするＣｕの導電経路が記録部分に形成される。このように両電極がショートしたことによりメモリ素子は低抵抗状態、例えば５０Ωとなる。高抵抗状態への書き込みは、低抵抗状態への書き込みとは逆極性の書き込み電圧を両電極にそれぞれ印加し、電極間のＣｕ導電経路を消滅することによって行われる。このメモリ素子は、動作電圧が低く、低抵抗状態の抵抗値が低いという特徴から、不揮発性ＲＡＭやＦＰＧＡ配線切り替えスイッチとしての応用が期待されている。
【非特許文献１】T. Sakamoto, et al, 2004 IEEE International Solid-State Circuits Conference p.290-291。
【非特許文献２】N.E. Gilbert, M.N. Kozicki ; An Embeddable Multilevel-Cell Solid Electrolyte Memory Array, IEEE Journal of Solid-State Circuits, Volume 42, Issue 6, June 2007 Page(s):1383 - 1391
【非特許文献３】W. W. Zhuang, W. Pan, B. D. Ulrich, J. J. Lee, L. Stecker, A. Burmaster, D. R. Evans, S. T. Hsu, M. Tajiri, A. Shimaoka, K. Inoue, T. Naka, N. Awaya, K. Sakiyama, Y. Wang, S. Q. Liu, N. J. Wu, A. Ignatiev; Novell colossal magnetoresistive thin film nonvolatile resistance random access memory (RRAM), IEDM Tech. Dig., pp. 193 - 196, December 2002.
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のメモリ素子では、先に述べたような動作原理であることから、書き込み時間が、状態変化の完了する時間より長い場合、Ｃｕ導電経路が余分に太る又は細るというオーバーライトが起こるという問題がある。オーバーライトが発生すると書き込み時間や抵抗値にばらつきが生じ、正常な回路動作を妨げることになる。この問題を解決するために非特許文献１では、状態変化の完了を検出する機能を備えたデータ書込回路を提案している。このデータ書込回路は、状態変化の完了を検出するために参照抵抗とコンパレータを使用しているため、回路面積が大きくなる。このようなメモリ素子をメモリブロックサイズが小さいＲＡＭやＦＰＧＡ配線切り替えスイッチに応用する場合、オーバーライトを回避するために多数の状態変化検出回路が必要となる。このため、記憶装置全体の回路規模は大きくなってしまう。そこで、状態変化検出回路の回路規模を小さくする必要がある。
【０００４】
本発明は、できるだけ小さい回路規模で状態変化を検出する、オーバーライト回避機能を備えたデータ記録装置を実現することを目的とする。
【課題を解決するための手段】
【０００５】
メモリ素子の記録状態をそれぞれ異なるノードの信号変化で検出し書込電源をシャットダウンする小型のデータ記録装置を提供する。
【０００６】
本発明の一態様は、第１の閾値を超える第1の電気信号の供給によって第１の状態への書き込みが行われ、前記第１の電気信号とは逆極性であってかつ第２の閾値を超える第２の電気信号の供給によって第２の状態への書き込みが行われ、少なくとも第１及び第２の端子を有する抵抗変化型メモリ素子と、前記抵抗変化型メモリ素子の前記第１及び第２の端子にそれぞれ前記第１及び第２の電気信号を供給する第１及び第２の電源回路と、前記抵抗変化型メモリ素子の前記第１の端子に接続され、前記第１の端子に供給される電気信号で前記メモリ素子の前記第１の状態を検出する第１の検出回路と、前記抵抗変化型メモリ素子の前記第２の端子に接続され、前記第２の端子に供給される電気信号で前記メモリ素子の前記第２の状態を検出する第２の検出回路と、前記抵抗変化型メモリ素子のオーバーライトを防止するため前記第１及び前記第２の検出回路の検出信号に従って前記第１及び第２の電源回路の出力を制御する制御回路と、を具備するデータ記憶装置を提供する。
【発明の効果】
【０００７】
電源回路を遮断してオーバーライトを回避するための書込状態を検出する素子としてインバータを用いているのでデータ記録装置の回路規模が小型化できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。
【０００９】
図１に示す第１の実施形態のデータ記録装置は、抵抗変化型メモリ素子１１、この抵抗変化型メモリ素子１１の２端子にそれぞれ接続される電源回路１２、１３、メモリ素子１１の端子１４，１５にそれぞれ接続される検出回路１６、１７及び電源回路１２，１３及び検出回路１６，１７に接続されるプログラミング制御回路１８により構成される。電源回路１２、１３、検出回路１６、１７及びプログラミング制御回路１８はオーバーライト防止回路を構成する。
【００１０】
抵抗変化型メモリ素子１１は逆極性の電圧を両端子にそれぞれ印加することによって異なる状態（例えば１ＭΩ以上の高抵抗状態及び例えば５０Ω程度の低抵抗状態）のデータを書き込むことができる特性を持つメモリ素子である。このメモリ素子はCu2S、Ag2S、Ta2O5、Ag-Ge-S、ZnxCd1-xS、TiOx、Cr-doped SrZrO3、Pr0.7Ca0.3MnO3又は磁気抵抗変化素子を使用できる。電源回路１２、１３はメモリ素子１１の端子１４、１５に書込電圧を与える。
【００１１】
図１のデータ記憶装置によると、メモリ素子１１にデータ１を書き込む場合、第１の閾値を超える電気信号が電源回路１２からメモリ素子１１に供給される。このときの端子１４の信号変化が検出回路１６によってメモリ素子１１の状態１として検出される。この検出信号によってプログラミング制御回路１８を介して電源回路１２が遮断される。データ０を書き込む場合、第１の閾値を超える電気信号とは逆極性であってかつ第２の閾値を超える電気信号が電源回路１３から供給される。このときの端子１５の信号変化が検出回路１７によってメモリ素子１１の状態０として検出され、この検出信号によりプログラミング制御回路１８を介して電源回路１３が遮断される。このように検出回路１６，１７の検出信号により電源回路を遮断することによりオーバーライトが低減される。
【００１２】
上記実施形態によれば、メモリ素子を書き換えるときに電気信号の書き換える方向が逆になるが、電気信号の電位が高い方が書き換えるデータによって変わる。変わることによって電位の高い方の信号で検出する方が大きな電位の変化を見ることができる。従って検出回路としてインバータを使用しても信号変化を容易に検出することができる。また、メモリ素子の両端において検出する閾値がそれぞれ大きく違うので２つの検出回路によって別々にその値だけを検出すればよいので検出が容易となる。
【００１３】
図２の第２の実施形態は半導体集積回路として構成されるデータ記録装置を提供している。この第２の実施形態では、抵抗変化型メモリ素子１１は二端子メモリ素子ＭＤ１を備えている。トランジスタＭ１及びインバータＩＮＶ１及びトランジスタＭ１３を介してプログラミング制御回路１８に接続されると共にトランジスタＭ３及びインバータＩＮＶ２を介してプログラミング制御回路１８に接続される。電源回路１２は、ｐチャンネルトランジスタＭ１とｎチャンネルトランジスタＭ４とで構成され、電源回路１３はｐチャンネルトランジスタＭ３とｎチャンネルトランジスタＭ２とで構成される。検出回路１６及び１７はインバータＩＮＶ１及びＩＮＶ２により構成される。プログラミング制御回路１８はリセット機能付きＤフリップフロップＤＦＦ１とセット機能付きＤフリップフロップＤＦＦ２とトランジスタＭ１２とＭ１３により構成される。第２の実施形態においても電源回路１２、１３、検出回路１６、１７及びプログラミング制御回路１８はオーバーライト防止回路を構成する。
【００１４】
電源回路１２のトランジスタＭ１のソースは電源ＶＯＮに接続され、ドレインはメモリ素子１１の端子１４に接続され、ゲートはＤフリップフロップＤＦＦ１の反転出力端子／Ｑ１に接続される。トランジスタＭ４のドレインはメモリ素子１１の端子１４に接続され、ソースは接地され、ゲートはＤフリップフロップＤＦＦ２の反転出力端子／Ｑ２に接続される。トランジスタＭ３のソースは電源ＶＯＦＦに接続され、ドレインはメモリ素子１１の端子１５に接続され、ゲートはＤフリップフロップＤＦＦ２の出力端子Ｑ２に接続される。トランジスタＭ２のドレインはメモリ素子１１の端子１５に接続され、ソースは接地され、ゲートはＤフリップフロップＤＦＦ１の出力端子Ｑ１に接続される。「１（低抵抗状態）」を検出するためのインバータＩＮＶ１の入力端子及び出力端子は端子１４及びＤフリップフロップＤＦＦ１のリセット端子Ｒ１につながるトランジスタＭ１３にそれぞれ接続される。「０（高抵抗状態）」を検出するためのインバータＩＮＶ２の入力端子及び出力端子は端子１５及びＤフリップフロップＤＦＦ２のセット端子Ｓ２にそれぞれ接続される。
【００１５】
図２に示す第２の実施形態のデータ記録装置において、０から１（低抵抗状態）へと書き込むためには電源ＶＯＮとＧＮＤを制御するトランジスタＭ１とＭ２がオンにされ、１から０（高抵抗状態）へと書き込むためには電源ＶＯＦＦとＧＮＤを制御するトランジスタＭ３とＭ４がオンにされる。
【００１６】
端子１４にＶＯＮが、端子２にＧＮＤが接続している時、メモリ素子ＭＤ１が低抵抗状態になった又は低抵抗状態である時、端子１４の電圧はメモリ素子ＭＤ１の抵抗値に依存して一定値Ｖ１となる。インバータＩＮＶ１は、入力電圧がＶ１以下となった時、論理が反転するインバータである。一方、インバータＩＮＶ２は「０（高抵抗状態）」を検出するためのインバータである。端子２にＶＯＦＦが、端子１４にＧＮＤが接続している時、メモリ素子ＭＤ１が高抵抗状態になった或いは高抵抗状態である時、端子１５の電圧はメモリ素子ＭＤ１の抵抗値に依存した一定値Ｖ２となる。インバータＩＮＶ２は、入力電圧がＶ２以上となった時、論理が反転するインバータである。インバータの論理が反転する電圧はＭＯＳトランジスタのサイズや基板電圧などをパラメータとして、変えることができる。
【００１７】
第２実施形態のデータ記録装置の動作を図３のタイミングチャートを参照して説明する。
【００１８】
ＤフリップフロップＤＦＦ１のリセット端子Ｒ１に入力する信号は、トランジスタＭ１２、Ｍ１３により、書込タイミング信号が立ち下がっているときは０Ｖとなる。データ１を書き込む場合、入力データ＝１がＤフリップフロップＤＦＦ１、ＤＦＦ２の入力端子Ｄに入力される。書込タイミング信号が立ち上がったとき、ＤフリップフロップＤＦＦ１、ＤＦＦ２がＱ１＝Ｑ２＝１、／Ｑ１＝／Ｑ２＝０となるためトランジスタＭ１とＭ２がＯＮ状態、トランジスタＭ３とＭ４がＯＦＦ状態となる。そのため端子１４、端子１５はそれぞれ１書き込み条件の電圧値ＶＯＮ１、ＶＯＮ２となり、メモリ素子ＭＤ１へ１の書き込みが行われる。
【００１９】
メモリ素子ＭＤ１が低抵抗状態になった時又は低抵抗状態である時、端子１４の電圧はＶ１となり、インバータＩＮＶ１で反転され、ＤフリップフロップＤＦＦ１のリセット端子Ｒ１には１が入る。これによりＤフリップフロップＤＦＦ１のＱ１、／Ｑ１の値が反転し、トランジスタＭ１とＭ２がＯＦＦ状態となり、１書き込み条件の電圧が遮断されることになる。この結果、メモリ素子ＭＤ１に過剰な書き込み電圧が印加されることが回避できる。
【００２０】
また、データ０を書き込む場合、入力データ＝０が入力され、書込タイミング信号が立ち上がったとき、ＤフリップフロップＤＦＦ１、ＤＦＦ２がＱ１＝Ｑ２＝０、／Ｑ１＝／Ｑ２＝１となるためトランジスタＭ３とＭ４がＯＮ状態、トランジスタＭ１とＭ２がＯＦＦ状態となる。そのため端子１４、端子１５はそれぞれ０書き込み条件の電圧値ＶＯＦＦ１、ＶＯＦＦ２となり、メモリ素子ＭＤ１への０の書き込みが行われる。
【００２１】
メモリ素子ＭＤ１が高抵抗状態になった時又は高抵抗状態である時、端子１５の電圧はＶ４となり、インバータＩＮＶ２で反転され、フリップフロップＤＦＦ２のセット端子Ｓ２には０が入力される。これによりＤフリップフロップＤＦＦ２の出力Ｑ２、／Ｑ２の値が反転し、トランジスタＭ３とＭ４がＯＦＦ状態となり、０書き込み条件の電圧が遮断されることになる。
【００２２】
上記の第２の実施形態のデータ記録装置によると、素子状態検出部分はトランジスタ４個で構成することができ、従来のコンパレータと参照抵抗２個から成る検出回路と比較して、面積を小さくすることができる。
【００２３】
図４を参照して第３の実施形態を説明する。この第３の実施形態においては、オーバーライト防止回路は第２の実施形態と同様な構成を有し、電源回路１２，１３の間に複数の二端子メモリ素子ＭＤ１、ＭＤ２，ＭＤ３が選択トランジスタＭ５，Ｍ６，Ｍ７をそれぞれ介して並列に接続される。選択トランジスタＭ５，Ｍ６，Ｍ７はこれら選択トランジスタＭ５，Ｍ６，Ｍ７のゲートに接続されたワードラインＷＬ１，ＷＬ２，ＷＬ３にワード選択信号が入力されることにより選択される。
【００２４】
この第３の実施形態において、ワード選択線にワード選択信号が入力され、トランジスタＭ６が選択されるとすると、データ１を書き込む場合、入力データ＝１がＤフリップフロップＤＦＦ１、ＤＦＦ２の入力端子Ｄに入力される。書込タイミング信号が立ち上がったとき、ＤフリップフロップＤＦＦ１、ＤＦＦ２がＱ１＝Ｑ２＝１、／Ｑ１＝／Ｑ２＝０となるためトランジスタＭ１とＭ２がＯＮ状態、トランジスタＭ３とＭ４がＯＦＦ状態となる。そのため端子１４、端子１５はそれぞれ１書き込み条件の電圧値となり、メモリ素子ＭＤ２へ１の書き込みが行われる。データ０を書き込む場合、入力データ＝０が入力され、書込タイミング信号が立ち上がったとき、ＤフリップフロップＤＦＦ１、ＤＦＦ２がＱ１＝Ｑ２＝０、／Ｑ１＝／Ｑ２＝１となるためトランジスタＭ３とＭ４がＯＮ状態、トランジスタＭ１とＭ２がＯＦＦ状態となる。そのため端子１４、端子１５はそれぞれ０書き込み条件の電圧値となり、メモリ素子ＭＤ２への０の書き込みが行われる。
【００２５】
図５を参照して、二端子メモリ素子が多値メモリである場合の第４の実施形態を説明する。この第４の実施形態によると、プログラミング制御回路１８はラッチ回路１９、デコーダ２０、停止信号制御回路２１から構成される。電源回路１２，１３が二端子メモリ素子ＭＤ１の端子１４，１５にそれぞれ接続される。端子１４はトランジスタＭ８及びインバータＩＮＶ３を介して停止信号制御回路２１に接続されると共にトランジスタＭ９及びインバータＩＮＶ４を介して停止信号制御回路２１に接続される。さらに、端子１４はトランジスタＭ１０及びインバータＩＮＶ５を介して停止信号制御回路２１に接続される。端子１５はトランジスタＭ１１及びインバータＩＮＶ６を介して停止信号制御回路２１に接続される。
【００２６】
二端子メモリ素子を異なる２以上の抵抗状態にプログラムすることは、非特許文献２及び３に述べられているように、二端子メモリ素子に与える電気信号の大きさや回数を変えることにより行われる。
【００２７】
二端子メモリ素子に４値の抵抗状態をプログラムする場合、たとえば高抵抗状態、低抵抗状態１、低抵抗状態２、低抵抗状態３となるように、二端子メモリ素子に電気信号を与える。まず、２ビットの入力データを書き込みタイミング信号の立ち上がりと同時にラッチ回路１９で取り込み、そのデータをデコーダ２０で４ビットにデコードする。デコードされた信号は停止信号制御回路２１を通過し、プログラムする状態に応じた電源回路１２、１３と検出回路につながるトランジスタをそれぞれオンさせる。たとえば、高抵抗状態にプログラムする場合は電源回路１２、１３において二端子メモリ素子ＭＤ１に高抵抗状態にプログラムする電源がそれぞれ選択され、高抵抗状態を検出する検出回路ＩＮＶ６につながるトランジスタＭ１１が選択される。二端子メモリ素子ＭＤ１が高抵抗状態へ変化すると端子１５の電圧値が変化することから検出回路ＩＮＶ６の値が反転し、その信号を受け取った停止信号制御回路２１が二端子メモリ素子ＭＤ１に電気信号を供給する電源回路１２、１３をシャットダウンさせる信号を出力する。
【００２８】
また、低抵抗状態１、２、３への状態変化検出は、それぞれの状態に変化した際の抵抗値に応じて端子１４にかかる電圧値が異なることから、その異なる電圧値で論理が反転するように設定した検出回路ＩＮＶ３、ＩＮＶ４、ＩＮＶ５を用いて、同様に行われる。
【図面の簡単な説明】
【００２９】
【図１】第１の実施形態のデータ記録装置のブロック図である。
【図２】第２の実施形態のデータ記録装置の回路図である。
【図３】図２のデータ記録装置の動作を説明するためのタイミングチャートである。
【図４】複数のメモリ素子へデータの書込を行うデータ記録装置の回路図である。
【図５】多値メモリにデータの書込を行うデータ記録装置の回路図である。
【符号の説明】
【００３０】
１１…二端子メモリ素子、１２，１３…電源回路、１４，１５…端子、１６，１７…検出回路、１８…プログラミング制御回路、１９…ラッチ回路、２０…デコーダ、２１…停止信号制御回路、Ｍ１〜Ｍ４…トランジスタ、ＩＮＶ１，ＩＮＶ２…インバータ、ＤＦＦ１，ＤＦＦ２…Ｄフリップフロップ、Ｍ５〜Ｍ７…スイッチトランジスタ、ＭＤ１〜ＭＤ３…二端子メモリ素子、Ｍ８〜Ｍ１１…スイッチトランジスタ、ＩＮＶ３〜ＩＮＶ６…インバータ
【技術分野】
【０００１】
本発明は、抵抗変化型メモリ素子へデータを記録するデータ記録装置に関する。
【背景技術】
【０００２】
両端の電極に印加する電圧の極性を変えることにより抵抗値が変化する抵抗変化型メモリ素子が開発されている（非特許文献１）。このメモリ素子は、例えば、記録部分として固体電解質であるＣｕ２Ｓが使用され、ＣｕとＴｉの２つの電極によって記録部分をはさんだ構造を有している。このような構造のメモリ素子は、初期状態には高抵抗状態、例えば１ＭΩ以上となり、低抵抗状態へ書き込みを行うときには、Ｔｉ電極側が低電位になるように電圧が両電極にそれぞれ印加される。この操作により、Ｃｕ電極のＣｕの一部がイオン化され、固体電解質中を移動し、Ｔｉ電極で電子を受け取って析出していく。これによって、両電極をショートするＣｕの導電経路が記録部分に形成される。このように両電極がショートしたことによりメモリ素子は低抵抗状態、例えば５０Ωとなる。高抵抗状態への書き込みは、低抵抗状態への書き込みとは逆極性の書き込み電圧を両電極にそれぞれ印加し、電極間のＣｕ導電経路を消滅することによって行われる。このメモリ素子は、動作電圧が低く、低抵抗状態の抵抗値が低いという特徴から、不揮発性ＲＡＭやＦＰＧＡ配線切り替えスイッチとしての応用が期待されている。
【非特許文献１】T. Sakamoto, et al, 2004 IEEE International Solid-State Circuits Conference p.290-291。
【非特許文献２】N.E. Gilbert, M.N. Kozicki ; An Embeddable Multilevel-Cell Solid Electrolyte Memory Array, IEEE Journal of Solid-State Circuits, Volume 42, Issue 6, June 2007 Page(s):1383 - 1391
【非特許文献３】W. W. Zhuang, W. Pan, B. D. Ulrich, J. J. Lee, L. Stecker, A. Burmaster, D. R. Evans, S. T. Hsu, M. Tajiri, A. Shimaoka, K. Inoue, T. Naka, N. Awaya, K. Sakiyama, Y. Wang, S. Q. Liu, N. J. Wu, A. Ignatiev; Novell colossal magnetoresistive thin film nonvolatile resistance random access memory (RRAM), IEDM Tech. Dig., pp. 193 - 196, December 2002.
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のメモリ素子では、先に述べたような動作原理であることから、書き込み時間が、状態変化の完了する時間より長い場合、Ｃｕ導電経路が余分に太る又は細るというオーバーライトが起こるという問題がある。オーバーライトが発生すると書き込み時間や抵抗値にばらつきが生じ、正常な回路動作を妨げることになる。この問題を解決するために非特許文献１では、状態変化の完了を検出する機能を備えたデータ書込回路を提案している。このデータ書込回路は、状態変化の完了を検出するために参照抵抗とコンパレータを使用しているため、回路面積が大きくなる。このようなメモリ素子をメモリブロックサイズが小さいＲＡＭやＦＰＧＡ配線切り替えスイッチに応用する場合、オーバーライトを回避するために多数の状態変化検出回路が必要となる。このため、記憶装置全体の回路規模は大きくなってしまう。そこで、状態変化検出回路の回路規模を小さくする必要がある。
【０００４】
本発明は、できるだけ小さい回路規模で状態変化を検出する、オーバーライト回避機能を備えたデータ記録装置を実現することを目的とする。
【課題を解決するための手段】
【０００５】
メモリ素子の記録状態をそれぞれ異なるノードの信号変化で検出し書込電源をシャットダウンする小型のデータ記録装置を提供する。
【０００６】
本発明の一態様は、第１の閾値を超える第1の電気信号の供給によって第１の状態への書き込みが行われ、前記第１の電気信号とは逆極性であってかつ第２の閾値を超える第２の電気信号の供給によって第２の状態への書き込みが行われ、少なくとも第１及び第２の端子を有する抵抗変化型メモリ素子と、前記抵抗変化型メモリ素子の前記第１及び第２の端子にそれぞれ前記第１及び第２の電気信号を供給する第１及び第２の電源回路と、前記抵抗変化型メモリ素子の前記第１の端子に接続され、前記第１の端子に供給される電気信号で前記メモリ素子の前記第１の状態を検出する第１の検出回路と、前記抵抗変化型メモリ素子の前記第２の端子に接続され、前記第２の端子に供給される電気信号で前記メモリ素子の前記第２の状態を検出する第２の検出回路と、前記抵抗変化型メモリ素子のオーバーライトを防止するため前記第１及び前記第２の検出回路の検出信号に従って前記第１及び第２の電源回路の出力を制御する制御回路と、を具備するデータ記憶装置を提供する。
【発明の効果】
【０００７】
電源回路を遮断してオーバーライトを回避するための書込状態を検出する素子としてインバータを用いているのでデータ記録装置の回路規模が小型化できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。
【０００９】
図１に示す第１の実施形態のデータ記録装置は、抵抗変化型メモリ素子１１、この抵抗変化型メモリ素子１１の２端子にそれぞれ接続される電源回路１２、１３、メモリ素子１１の端子１４，１５にそれぞれ接続される検出回路１６、１７及び電源回路１２，１３及び検出回路１６，１７に接続されるプログラミング制御回路１８により構成される。電源回路１２、１３、検出回路１６、１７及びプログラミング制御回路１８はオーバーライト防止回路を構成する。
【００１０】
抵抗変化型メモリ素子１１は逆極性の電圧を両端子にそれぞれ印加することによって異なる状態（例えば１ＭΩ以上の高抵抗状態及び例えば５０Ω程度の低抵抗状態）のデータを書き込むことができる特性を持つメモリ素子である。このメモリ素子はCu2S、Ag2S、Ta2O5、Ag-Ge-S、ZnxCd1-xS、TiOx、Cr-doped SrZrO3、Pr0.7Ca0.3MnO3又は磁気抵抗変化素子を使用できる。電源回路１２、１３はメモリ素子１１の端子１４、１５に書込電圧を与える。
【００１１】
図１のデータ記憶装置によると、メモリ素子１１にデータ１を書き込む場合、第１の閾値を超える電気信号が電源回路１２からメモリ素子１１に供給される。このときの端子１４の信号変化が検出回路１６によってメモリ素子１１の状態１として検出される。この検出信号によってプログラミング制御回路１８を介して電源回路１２が遮断される。データ０を書き込む場合、第１の閾値を超える電気信号とは逆極性であってかつ第２の閾値を超える電気信号が電源回路１３から供給される。このときの端子１５の信号変化が検出回路１７によってメモリ素子１１の状態０として検出され、この検出信号によりプログラミング制御回路１８を介して電源回路１３が遮断される。このように検出回路１６，１７の検出信号により電源回路を遮断することによりオーバーライトが低減される。
【００１２】
上記実施形態によれば、メモリ素子を書き換えるときに電気信号の書き換える方向が逆になるが、電気信号の電位が高い方が書き換えるデータによって変わる。変わることによって電位の高い方の信号で検出する方が大きな電位の変化を見ることができる。従って検出回路としてインバータを使用しても信号変化を容易に検出することができる。また、メモリ素子の両端において検出する閾値がそれぞれ大きく違うので２つの検出回路によって別々にその値だけを検出すればよいので検出が容易となる。
【００１３】
図２の第２の実施形態は半導体集積回路として構成されるデータ記録装置を提供している。この第２の実施形態では、抵抗変化型メモリ素子１１は二端子メモリ素子ＭＤ１を備えている。トランジスタＭ１及びインバータＩＮＶ１及びトランジスタＭ１３を介してプログラミング制御回路１８に接続されると共にトランジスタＭ３及びインバータＩＮＶ２を介してプログラミング制御回路１８に接続される。電源回路１２は、ｐチャンネルトランジスタＭ１とｎチャンネルトランジスタＭ４とで構成され、電源回路１３はｐチャンネルトランジスタＭ３とｎチャンネルトランジスタＭ２とで構成される。検出回路１６及び１７はインバータＩＮＶ１及びＩＮＶ２により構成される。プログラミング制御回路１８はリセット機能付きＤフリップフロップＤＦＦ１とセット機能付きＤフリップフロップＤＦＦ２とトランジスタＭ１２とＭ１３により構成される。第２の実施形態においても電源回路１２、１３、検出回路１６、１７及びプログラミング制御回路１８はオーバーライト防止回路を構成する。
【００１４】
電源回路１２のトランジスタＭ１のソースは電源ＶＯＮに接続され、ドレインはメモリ素子１１の端子１４に接続され、ゲートはＤフリップフロップＤＦＦ１の反転出力端子／Ｑ１に接続される。トランジスタＭ４のドレインはメモリ素子１１の端子１４に接続され、ソースは接地され、ゲートはＤフリップフロップＤＦＦ２の反転出力端子／Ｑ２に接続される。トランジスタＭ３のソースは電源ＶＯＦＦに接続され、ドレインはメモリ素子１１の端子１５に接続され、ゲートはＤフリップフロップＤＦＦ２の出力端子Ｑ２に接続される。トランジスタＭ２のドレインはメモリ素子１１の端子１５に接続され、ソースは接地され、ゲートはＤフリップフロップＤＦＦ１の出力端子Ｑ１に接続される。「１（低抵抗状態）」を検出するためのインバータＩＮＶ１の入力端子及び出力端子は端子１４及びＤフリップフロップＤＦＦ１のリセット端子Ｒ１につながるトランジスタＭ１３にそれぞれ接続される。「０（高抵抗状態）」を検出するためのインバータＩＮＶ２の入力端子及び出力端子は端子１５及びＤフリップフロップＤＦＦ２のセット端子Ｓ２にそれぞれ接続される。
【００１５】
図２に示す第２の実施形態のデータ記録装置において、０から１（低抵抗状態）へと書き込むためには電源ＶＯＮとＧＮＤを制御するトランジスタＭ１とＭ２がオンにされ、１から０（高抵抗状態）へと書き込むためには電源ＶＯＦＦとＧＮＤを制御するトランジスタＭ３とＭ４がオンにされる。
【００１６】
端子１４にＶＯＮが、端子２にＧＮＤが接続している時、メモリ素子ＭＤ１が低抵抗状態になった又は低抵抗状態である時、端子１４の電圧はメモリ素子ＭＤ１の抵抗値に依存して一定値Ｖ１となる。インバータＩＮＶ１は、入力電圧がＶ１以下となった時、論理が反転するインバータである。一方、インバータＩＮＶ２は「０（高抵抗状態）」を検出するためのインバータである。端子２にＶＯＦＦが、端子１４にＧＮＤが接続している時、メモリ素子ＭＤ１が高抵抗状態になった或いは高抵抗状態である時、端子１５の電圧はメモリ素子ＭＤ１の抵抗値に依存した一定値Ｖ２となる。インバータＩＮＶ２は、入力電圧がＶ２以上となった時、論理が反転するインバータである。インバータの論理が反転する電圧はＭＯＳトランジスタのサイズや基板電圧などをパラメータとして、変えることができる。
【００１７】
第２実施形態のデータ記録装置の動作を図３のタイミングチャートを参照して説明する。
【００１８】
ＤフリップフロップＤＦＦ１のリセット端子Ｒ１に入力する信号は、トランジスタＭ１２、Ｍ１３により、書込タイミング信号が立ち下がっているときは０Ｖとなる。データ１を書き込む場合、入力データ＝１がＤフリップフロップＤＦＦ１、ＤＦＦ２の入力端子Ｄに入力される。書込タイミング信号が立ち上がったとき、ＤフリップフロップＤＦＦ１、ＤＦＦ２がＱ１＝Ｑ２＝１、／Ｑ１＝／Ｑ２＝０となるためトランジスタＭ１とＭ２がＯＮ状態、トランジスタＭ３とＭ４がＯＦＦ状態となる。そのため端子１４、端子１５はそれぞれ１書き込み条件の電圧値ＶＯＮ１、ＶＯＮ２となり、メモリ素子ＭＤ１へ１の書き込みが行われる。
【００１９】
メモリ素子ＭＤ１が低抵抗状態になった時又は低抵抗状態である時、端子１４の電圧はＶ１となり、インバータＩＮＶ１で反転され、ＤフリップフロップＤＦＦ１のリセット端子Ｒ１には１が入る。これによりＤフリップフロップＤＦＦ１のＱ１、／Ｑ１の値が反転し、トランジスタＭ１とＭ２がＯＦＦ状態となり、１書き込み条件の電圧が遮断されることになる。この結果、メモリ素子ＭＤ１に過剰な書き込み電圧が印加されることが回避できる。
【００２０】
また、データ０を書き込む場合、入力データ＝０が入力され、書込タイミング信号が立ち上がったとき、ＤフリップフロップＤＦＦ１、ＤＦＦ２がＱ１＝Ｑ２＝０、／Ｑ１＝／Ｑ２＝１となるためトランジスタＭ３とＭ４がＯＮ状態、トランジスタＭ１とＭ２がＯＦＦ状態となる。そのため端子１４、端子１５はそれぞれ０書き込み条件の電圧値ＶＯＦＦ１、ＶＯＦＦ２となり、メモリ素子ＭＤ１への０の書き込みが行われる。
【００２１】
メモリ素子ＭＤ１が高抵抗状態になった時又は高抵抗状態である時、端子１５の電圧はＶ４となり、インバータＩＮＶ２で反転され、フリップフロップＤＦＦ２のセット端子Ｓ２には０が入力される。これによりＤフリップフロップＤＦＦ２の出力Ｑ２、／Ｑ２の値が反転し、トランジスタＭ３とＭ４がＯＦＦ状態となり、０書き込み条件の電圧が遮断されることになる。
【００２２】
上記の第２の実施形態のデータ記録装置によると、素子状態検出部分はトランジスタ４個で構成することができ、従来のコンパレータと参照抵抗２個から成る検出回路と比較して、面積を小さくすることができる。
【００２３】
図４を参照して第３の実施形態を説明する。この第３の実施形態においては、オーバーライト防止回路は第２の実施形態と同様な構成を有し、電源回路１２，１３の間に複数の二端子メモリ素子ＭＤ１、ＭＤ２，ＭＤ３が選択トランジスタＭ５，Ｍ６，Ｍ７をそれぞれ介して並列に接続される。選択トランジスタＭ５，Ｍ６，Ｍ７はこれら選択トランジスタＭ５，Ｍ６，Ｍ７のゲートに接続されたワードラインＷＬ１，ＷＬ２，ＷＬ３にワード選択信号が入力されることにより選択される。
【００２４】
この第３の実施形態において、ワード選択線にワード選択信号が入力され、トランジスタＭ６が選択されるとすると、データ１を書き込む場合、入力データ＝１がＤフリップフロップＤＦＦ１、ＤＦＦ２の入力端子Ｄに入力される。書込タイミング信号が立ち上がったとき、ＤフリップフロップＤＦＦ１、ＤＦＦ２がＱ１＝Ｑ２＝１、／Ｑ１＝／Ｑ２＝０となるためトランジスタＭ１とＭ２がＯＮ状態、トランジスタＭ３とＭ４がＯＦＦ状態となる。そのため端子１４、端子１５はそれぞれ１書き込み条件の電圧値となり、メモリ素子ＭＤ２へ１の書き込みが行われる。データ０を書き込む場合、入力データ＝０が入力され、書込タイミング信号が立ち上がったとき、ＤフリップフロップＤＦＦ１、ＤＦＦ２がＱ１＝Ｑ２＝０、／Ｑ１＝／Ｑ２＝１となるためトランジスタＭ３とＭ４がＯＮ状態、トランジスタＭ１とＭ２がＯＦＦ状態となる。そのため端子１４、端子１５はそれぞれ０書き込み条件の電圧値となり、メモリ素子ＭＤ２への０の書き込みが行われる。
【００２５】
図５を参照して、二端子メモリ素子が多値メモリである場合の第４の実施形態を説明する。この第４の実施形態によると、プログラミング制御回路１８はラッチ回路１９、デコーダ２０、停止信号制御回路２１から構成される。電源回路１２，１３が二端子メモリ素子ＭＤ１の端子１４，１５にそれぞれ接続される。端子１４はトランジスタＭ８及びインバータＩＮＶ３を介して停止信号制御回路２１に接続されると共にトランジスタＭ９及びインバータＩＮＶ４を介して停止信号制御回路２１に接続される。さらに、端子１４はトランジスタＭ１０及びインバータＩＮＶ５を介して停止信号制御回路２１に接続される。端子１５はトランジスタＭ１１及びインバータＩＮＶ６を介して停止信号制御回路２１に接続される。
【００２６】
二端子メモリ素子を異なる２以上の抵抗状態にプログラムすることは、非特許文献２及び３に述べられているように、二端子メモリ素子に与える電気信号の大きさや回数を変えることにより行われる。
【００２７】
二端子メモリ素子に４値の抵抗状態をプログラムする場合、たとえば高抵抗状態、低抵抗状態１、低抵抗状態２、低抵抗状態３となるように、二端子メモリ素子に電気信号を与える。まず、２ビットの入力データを書き込みタイミング信号の立ち上がりと同時にラッチ回路１９で取り込み、そのデータをデコーダ２０で４ビットにデコードする。デコードされた信号は停止信号制御回路２１を通過し、プログラムする状態に応じた電源回路１２、１３と検出回路につながるトランジスタをそれぞれオンさせる。たとえば、高抵抗状態にプログラムする場合は電源回路１２、１３において二端子メモリ素子ＭＤ１に高抵抗状態にプログラムする電源がそれぞれ選択され、高抵抗状態を検出する検出回路ＩＮＶ６につながるトランジスタＭ１１が選択される。二端子メモリ素子ＭＤ１が高抵抗状態へ変化すると端子１５の電圧値が変化することから検出回路ＩＮＶ６の値が反転し、その信号を受け取った停止信号制御回路２１が二端子メモリ素子ＭＤ１に電気信号を供給する電源回路１２、１３をシャットダウンさせる信号を出力する。
【００２８】
また、低抵抗状態１、２、３への状態変化検出は、それぞれの状態に変化した際の抵抗値に応じて端子１４にかかる電圧値が異なることから、その異なる電圧値で論理が反転するように設定した検出回路ＩＮＶ３、ＩＮＶ４、ＩＮＶ５を用いて、同様に行われる。
【図面の簡単な説明】
【００２９】
【図１】第１の実施形態のデータ記録装置のブロック図である。
【図２】第２の実施形態のデータ記録装置の回路図である。
【図３】図２のデータ記録装置の動作を説明するためのタイミングチャートである。
【図４】複数のメモリ素子へデータの書込を行うデータ記録装置の回路図である。
【図５】多値メモリにデータの書込を行うデータ記録装置の回路図である。
【符号の説明】
【００３０】
１１…二端子メモリ素子、１２，１３…電源回路、１４，１５…端子、１６，１７…検出回路、１８…プログラミング制御回路、１９…ラッチ回路、２０…デコーダ、２１…停止信号制御回路、Ｍ１〜Ｍ４…トランジスタ、ＩＮＶ１，ＩＮＶ２…インバータ、ＤＦＦ１，ＤＦＦ２…Ｄフリップフロップ、Ｍ５〜Ｍ７…スイッチトランジスタ、ＭＤ１〜ＭＤ３…二端子メモリ素子、Ｍ８〜Ｍ１１…スイッチトランジスタ、ＩＮＶ３〜ＩＮＶ６…インバータ
【特許請求の範囲】
【請求項１】
第１の閾値を超える第1の電気信号の供給によって第１の状態への書き込みが行われ、前記第１の電気信号とは逆極性であって、かつ第２の閾値を超える第２の電気信号の供給によって第２の状態への書き込みが行われ、少なくとも第１及び第２の端子を有する抵抗変化型メモリ素子と、
前記抵抗変化型メモリ素子の前記第１及び第２の端子にそれぞれ前記第１及び第２の電気信号を供給する第１及び第２の電源回路と、
前記抵抗変化型メモリ素子の前記第１の端子に接続され、前記第１の端子に供給される電気信号で前記メモリ素子の前記第１の状態を検出する第１の検出回路と、
前記抵抗変化型メモリ素子の前記第２の端子に接続され、前記第２の端子に供給される電気信号で前記メモリ素子の前記第２の状態を検出する第２の検出回路と、
前記抵抗変化型メモリ素子のオーバーライトを回避するため前記第１及び前記第２の検出回路の検出信号に従って前記第１及び第２の電源回路の出力を制御する制御回路と、
を具備するデータ記憶装置。
【請求項２】
前記第１及び第２の電源回路の各々は少なくとも二種類の電源と前記抵抗変化型メモリ素子の前記第１及び第２の端子に接続される前記電源を選択する制御スイッチとを備え、前記制御回路は前記第１及び第２の端子に接続する前記電源の組み合わせを変えることによって前記メモリ素子へ供給する前記第１及び第２の電気信号の極性及び絶対値を制御する、請求項１に記載のデータ記録装置。
【請求項３】
前記第１の検出回路は、前記第１の状態の前記メモリ素子に前記第１の電気信号を供給した場合の前記第１の端子の電気信号に等しい閾値で論理が反転するインバータにより構成され、前記第２の検出回路は、前記第２の状態の前記メモリ素子に前記第２の電気信号を供給した場合の前記第２の端子の電気信号に等しい閾値で論理が反転するインバータにより構成される、請求項１又は２に記載のデータ記録装置。
【請求項４】
前記抵抗変化型メモリ素子は並列に接続された複数の抵抗変化型メモリ素子によって構成される、請求項１乃至３のいずれか１項に記載のデータ記録装置。
【請求項５】
第１の端子及び第２の端子を有し、抵抗変化型メモリ素子により構成される多値メモリ素子と、
前記第１の端子及び第２の端子にそれぞれ電気信号を供給する第１及び第２の電源回路と、
前記メモリ素子の前記第１又は第２の端子に接続され、前記多値メモリ素子の２以上の異なる抵抗状態を検出する２以上のインバータと、
前記メモリ素子のオーバーライトを回避するため前記インバータの検出信号によって前記第１及び第２の電源回路の出力を制御する制御回路と、
を具備するデータ記憶装置。
【請求項６】
前記第１及び第２の電源回路は電源を制御する制御スイッチを含み、前記メモリ素子の第１及び第２の状態の抵抗値のうち少なくとも一方の抵抗値が前記第１及び第２の電源回路の制御スイッチのオン抵抗以上である、請求項１乃至５のいずれか1項に記載のデータ記録装置。
【請求項７】
前記メモリ素子は、Ｃｕ２Ｓ、Ａｇ２Ｓ、Ｔａ２Ｏ５、Ａｇ−Ｇｅ−Ｓ、ＺｎｘＣｄ１−ｘＳ、ＴｉＯｘ、Ｃｒ−ｄｏｐｅｄ ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、及び磁気抵抗変化素子のいずれかによって構成される、請求項１乃至６のいずれか１項に記載のデータ記録装置。
【請求項１】
第１の閾値を超える第1の電気信号の供給によって第１の状態への書き込みが行われ、前記第１の電気信号とは逆極性であって、かつ第２の閾値を超える第２の電気信号の供給によって第２の状態への書き込みが行われ、少なくとも第１及び第２の端子を有する抵抗変化型メモリ素子と、
前記抵抗変化型メモリ素子の前記第１及び第２の端子にそれぞれ前記第１及び第２の電気信号を供給する第１及び第２の電源回路と、
前記抵抗変化型メモリ素子の前記第１の端子に接続され、前記第１の端子に供給される電気信号で前記メモリ素子の前記第１の状態を検出する第１の検出回路と、
前記抵抗変化型メモリ素子の前記第２の端子に接続され、前記第２の端子に供給される電気信号で前記メモリ素子の前記第２の状態を検出する第２の検出回路と、
前記抵抗変化型メモリ素子のオーバーライトを回避するため前記第１及び前記第２の検出回路の検出信号に従って前記第１及び第２の電源回路の出力を制御する制御回路と、
を具備するデータ記憶装置。
【請求項２】
前記第１及び第２の電源回路の各々は少なくとも二種類の電源と前記抵抗変化型メモリ素子の前記第１及び第２の端子に接続される前記電源を選択する制御スイッチとを備え、前記制御回路は前記第１及び第２の端子に接続する前記電源の組み合わせを変えることによって前記メモリ素子へ供給する前記第１及び第２の電気信号の極性及び絶対値を制御する、請求項１に記載のデータ記録装置。
【請求項３】
前記第１の検出回路は、前記第１の状態の前記メモリ素子に前記第１の電気信号を供給した場合の前記第１の端子の電気信号に等しい閾値で論理が反転するインバータにより構成され、前記第２の検出回路は、前記第２の状態の前記メモリ素子に前記第２の電気信号を供給した場合の前記第２の端子の電気信号に等しい閾値で論理が反転するインバータにより構成される、請求項１又は２に記載のデータ記録装置。
【請求項４】
前記抵抗変化型メモリ素子は並列に接続された複数の抵抗変化型メモリ素子によって構成される、請求項１乃至３のいずれか１項に記載のデータ記録装置。
【請求項５】
第１の端子及び第２の端子を有し、抵抗変化型メモリ素子により構成される多値メモリ素子と、
前記第１の端子及び第２の端子にそれぞれ電気信号を供給する第１及び第２の電源回路と、
前記メモリ素子の前記第１又は第２の端子に接続され、前記多値メモリ素子の２以上の異なる抵抗状態を検出する２以上のインバータと、
前記メモリ素子のオーバーライトを回避するため前記インバータの検出信号によって前記第１及び第２の電源回路の出力を制御する制御回路と、
を具備するデータ記憶装置。
【請求項６】
前記第１及び第２の電源回路は電源を制御する制御スイッチを含み、前記メモリ素子の第１及び第２の状態の抵抗値のうち少なくとも一方の抵抗値が前記第１及び第２の電源回路の制御スイッチのオン抵抗以上である、請求項１乃至５のいずれか1項に記載のデータ記録装置。
【請求項７】
前記メモリ素子は、Ｃｕ２Ｓ、Ａｇ２Ｓ、Ｔａ２Ｏ５、Ａｇ−Ｇｅ−Ｓ、ＺｎｘＣｄ１−ｘＳ、ＴｉＯｘ、Ｃｒ−ｄｏｐｅｄ ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、及び磁気抵抗変化素子のいずれかによって構成される、請求項１乃至６のいずれか１項に記載のデータ記録装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−８０９０１（Ｐ２００９−８０９０１Ａ）
【公開日】平成２１年４月１６日（２００９．４．１６）
【国際特許分類】
【出願番号】特願２００７−２５００９１（Ｐ２００７−２５００９１）
【出願日】平成１９年９月２６日（２００７．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年４月１６日（２００９．４．１６）
【国際特許分類】
【出願日】平成１９年９月２６日（２００７．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]