メモリ装置
【課題】メモリセルの占有面積が小さいメモリ装置、また、メモリセルの占有面積が小さく、データ保持期間の極めて長いメモリ装置を提供する。
【解決手段】ビット線と、容量素子と、該ビット線上に設けられた溝部を有する第１の絶縁層と、一部が該溝部の底部で該ビット線と電気的に接続し、他の一部が該第１の絶縁層の上面で該容量素子の一方の電極と電気的に接する半導体層と、該半導体層と接する第２の絶縁層と、該第２の絶縁層と接するワード線と、を有する構成のメモリ装置とする。
【解決手段】ビット線と、容量素子と、該ビット線上に設けられた溝部を有する第１の絶縁層と、一部が該溝部の底部で該ビット線と電気的に接続し、他の一部が該第１の絶縁層の上面で該容量素子の一方の電極と電気的に接する半導体層と、該半導体層と接する第２の絶縁層と、該第２の絶縁層と接するワード線と、を有する構成のメモリ装置とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体特性を利用したメモリ装置に関する。
【背景技術】
【０００２】
メモリセルが１つのキャパシタと１つのトランジスタ（セルトランジスタともいう）から構成されるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、代表的なメモリ装置として広く用いられる。
【０００３】
なお、本明細書において、メモリセルとは最小単位の情報を保持するために必要な回路構成のことを指し、メモリ装置とは少なくとも集積化したメモリセルを含む半導体装置のことを指す。
【０００４】
従来、ＤＲＡＭはプレーナ型トランジスタを用いて形成されてきたが、回路の微細化に伴う短チャネル効果によるリーク電流を防止するために、ゲートを立体的に配置するＲＣＡＴ（Ｒｅｃｅｓｓｅｄ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒｓ）を用いる方法が採用されている（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｋｉｍ，”Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ” ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ，ｐｐ３３３−３３６，２００５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のＤＲＡＭでは、情報を読み出すと容量素子の電荷は失われるため、情報の読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が流れるため、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短くなる。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要となる問題があった。
【０００７】
一方でメモリ装置の高容量化に伴い、メモリセルの占有面積の縮小が求められている。上述のプレーナ型トランジスタ及びその変形であるＲＣＡＴにおいては、回路の配線幅を小さくすることで更に集積密度を高めることはできるが、技術的課題も多く、実現が困難となっている。一方で、構造の工夫で占有面積を縮小することが期待されている。現状のメモリセルの面積は、８Ｆ２以上（Ｆは最小加工寸法）、又は６Ｆ２以上であり、例えば４Ｆ２でメモリセルを構成することができれば、メモリ装置の占有面積を縮小することができる。
【０００８】
本発明は、このような技術的背景のもとでなされたものであり、メモリセルの占有面積が小さいメモリ装置を提供することを目的の一つとする。また、メモリセルの占有面積が小さく、データ保持期間の極めて長いメモリ装置を提供することを目的の一つとする。
【課題を解決するための手段】
【０００９】
本明細書で開示する本発明の一態様は、絶縁層に形成された溝部の側壁部を利用して縦型のセルトランジスタを形成することでメモリセルの占有面積を縮小したメモリ装置に関する。
【００１０】
本明細書で開示する本発明の一態様は、ビット線と、容量素子と、ビット線上に設けられた溝部を有する第１の絶縁層と、一部が溝部の底部でビット線と電気的に接続し、他の一部が該第１の絶縁層の上面で容量素子の一方の電極と電気的に接する半導体層と、半導体層と接する第２の絶縁層と、第２の絶縁層と接するワード線と、を有することを特徴とするメモリ装置である。
【００１１】
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、順序や数を限定するものではないことを付記する。
【００１２】
上記溝部の深さは、溝部の幅の２倍以上２０倍以下であることが好ましい。
【００１３】
また、上記半導体層は、バンドギャップが２．５ｅＶ以上４ｅＶ以下の材料から構成されることが好ましい。例えば、酸化物半導体などを用いることができる。該半導体層をチャネル形成領域に用いたトランジスタは、極めて低いオフ電流特性を示す。したがって、容量素子の電荷の流出量、または流入量が極めて少なく、データの保持期間を長くすることができる。すなわち、一定時間内におけるリフレッシュ動作の回数を少なくすることができる。
【００１４】
また、上記ビット線の下側にセルトランジスタを駆動する駆動回路を設けることが好ましい。該駆動回路をビット線の下側に設けることで、占有面積を削減することができる。該駆動回路は、単結晶半導体を用いて形成することが好ましい。
【００１５】
また、上記ビット線と上記半導体層の一部との電気的な接続、及び上記電極と上記半導体層の他の一部との電気的な接続は、導電層を介した接続であっても良い。
【発明の効果】
【００１６】
本発明の一態様を用いることで、メモリセルの占有面積が小さいメモリ装置を提供することができる。また、メモリセルの占有面積が小さく、データ保持期間の極めて長いメモリ装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一態様におけるメモリ装置を説明する図。
【図２】本発明の一態様におけるメモリ装置の作製方法を説明する図。
【図３】本発明の一態様におけるメモリ装置の作製方法を説明する図。
【図４】本発明の一態様におけるメモリ装置の作製方法を説明する図。
【図５】本発明の一態様におけるメモリ装置の作製方法を説明する図。
【図６】本発明の一態様におけるメモリ装置を説明する図。
【図７】メモリセルの等価回路図。
【図８】酸化物半導体の一例。
【図９】酸化物半導体の一例。
【図１０】酸化物半導体の一例。
【図１１】ゲート電圧と電界効果移動度の関係。
【図１２】ゲート電圧とドレイン電流の関係。
【図１３】ゲート電圧とドレイン電流の関係。
【図１４】ゲート電圧とドレイン電流の関係。
【図１５】トランジスタの特性。
【図１６】トランジスタの特性。
【図１７】トランジスタの特性。
【図１８】トランジスタのオフ電流の温度依存性。
【発明を実施するための形態】
【００１８】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
【００１９】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２０】
また、本明細書においては、セルトランジスタのソースとはビット線側の電極あるいは領域を指し、セルトランジスタのドレインとは容量素子側の電極あるいは領域を指すものとする。
【００２１】
（実施の形態１）
本実施の形態では、本発明の一態様であるメモリセル及びメモリ装置の構成例について説明する。なお、本実施の形態では、メモリ装置の一部を図示した図面を用いて説明するが、ビット線やワード線は例示された本数に限らず、実施者が自由に設定することができる。
【００２２】
図１（Ｂ）は、本発明の一態様におけるメモリ装置の上面図の一部であり、ビット線１２０ａ、１２０ｂ、ワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄ、コンタクトプラグ１７０、１８０で概略の構成を示し、明瞭化のため他の構成要素を省いて図示している。
【００２３】
図１（Ａ）は、図１（Ｂ）に示す線分Ａ−Ｂにおける該メモリ装置の断面図である。該メモリ装置は、基板１００上にビット線１２０ａと、該ビット線上に形成された第１の絶縁層２１０と、該第１の絶縁層に埋設され、該ビット線と電気的に接続されたコンタクトプラグ１７０と、該第１の絶縁層上に形成された、溝部を有する第２の絶縁層２２０と、該第２の絶縁層の上面に形成された電極１３０と、該電極及びコンタクトプラグ１７０のそれぞれと一部が電気的に接続する半導体層１４０と、該半導体層を覆う第３の絶縁層２３０と、該第３の絶縁層と接し、少なくとも該半導体層の一部と重なるワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄと、該ワード線及び該第３の絶縁層上に形成された第４の絶縁層２４０と、該第４の絶縁層上に形成された第５の絶縁層２５０と、該第４の絶縁層及び該第５の絶縁層に埋設され、電極１３０と電気的に接続するコンタクトプラグ１８０と、該第５の絶縁層上に形成された第６の絶縁層２６０と、該第６の絶縁層に形成された溝部に設けられ、コンタクトプラグ１８０と一方の電極が電気的に接続する容量素子３００と、を有する。なお、ここでは図示されていないが、容量素子３００の他方の電極は容量線に電気的に接続される。
【００２４】
本発明の一態様におけるメモリ装置は、並行する複数のビット線、及びビット線と直交する複数のワード線を有し、ビット線とワード線の重なる領域及びその近傍に２Ｆ×２Ｆ（４Ｆ２）の面積を有するメモリセルが形成されている。該メモリセルの領域には、セルトランジスタ及び容量素子が積層して形成されている。以下では図１（Ａ）、（Ｂ）に点線枠で囲んだワード線１６０ｂを含むメモリセルの構成について詳細を説明する。
【００２５】
基板１００には、例えばガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。また、単結晶シリコン基板などの半導体基板を用いれば、メモリセルの下にセルトランジスタを駆動するための駆動回路を設けることもでき、メモリ装置の面積を縮小させることができる。
【００２６】
セルトランジスタは、半導体層１４０、ゲート絶縁膜となる第３の絶縁層２３０、ソース電極となるコンタクトプラグ１７０、ドレイン電極となる電極１３０及び／またはコンタクトプラグ１８０、ゲート電極となるワード線１６０ｂを含んで構成される。ここで、半導体層１４０は、第２の絶縁層２２０に設けられた溝部の壁面部の一部を覆う形状に形成されており、該壁面部を覆う半導体層１４０の大部分がチャネル形成領域となるようにする。このような構成にすることによって、実質的なトランジスタの占有面積を縮小しつつ、チャネル長を長くすることができ、短チャネル効果を抑制することができる。なお、短チャネル効果をより抑制するには、第２の絶縁層に設ける溝部の深さを該溝部の幅の２倍以上２０倍以下にすることが好ましい。
【００２７】
ここで、ソース電極となるコンタクトプラグ１７０を省いた構成とし、半導体層１４０がビット線１２０ａと直接接してソース領域を形成する構成としても良い。また、電極１３０を省いた構成とし、コンタクトプラグ１８０のみと半導体層１４０が接してドレイン領域を形成する構成としても良い。
【００２８】
ワード線１６０ｂの上部は、第４の絶縁層２４０によって覆うことでコンタクトプラグ１８０とは絶縁される。また、コンタクトプラグ１８０の上面は容量素子の一方の電極と電気的に接続される。ここで、ワード線１６０ｂの幅、ビット線１２０ａの幅、容量素子３００の幅は概略一致するものであり、それらを最小加工寸法（Ｆ）で形成することで、メモリセルの占有面積を極めて小さい２Ｆ×２Ｆ（４Ｆ２）とすることができる。
【００２９】
セルトランジスタにオフ電流が極めて小さいトランジスタを用いることによって、容量素子３００に長期間に渡って電荷を保持することが可能となる。したがって、メモリ装置において、定期的なリフレッシュ動作が不要、またはリフレッシュ動作を行う頻度を極めて低くすることが可能となり、実質的に不揮発性のメモリ装置として機能させることも可能となる。
【００３０】
また、容量素子３００の容量は、セルトランジスタのオフ電流が低いほど、言い換えるとセルトランジスタのオフ抵抗が高いほど小さくすることもできる。
【００３１】
オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体をチャネル形成領域に用いたトランジスタが挙げられる。シリコンよりも広いバンドギャップを有する半導体としては化合物半導体があり、例えば、酸化物半導体、窒化物半導体などが知られている。
【００３２】
具体的には、非常に高いオフ抵抗を得るためには、シリコン（バンドギャップ１．１ｅＶ）では不十分で、バンドギャップが２．５ｅＶ以上４ｅＶ以下、好ましくは３ｅＶ以上３．８ｅＶ以下のワイドバンドギャップ半導体を使用することが必要となる。例えば、チャネルが形成される半導体層１４０に酸化インジウム、または酸化亜鉛等を含む酸化物半導体、窒化ガリウム等を含む窒化物半導体、硫化亜鉛等を含む硫化物半導体等を用いることができる。
【００３３】
トランジスタのオフ抵抗は、チャネルが形成される半導体層において、熱的に励起されるキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１ｅＶなので、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
【００３４】
一方、バンドギャップ３．２ｅＶの半導体では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２ｅＶの半導体の抵抗率は、シリコンより１８桁も大きくなる。
【００３５】
このようなバンドギャップの広い半導体が用いられたセルトランジスタはオフ電流が極めて小さいため、電荷を保持する容量素子３００のサイズを縮小することもできる。
【００３６】
以上のように、本実施の形態で例示したメモリ装置は、基板１００の表面に対して極めて占有面積が小さいメモリセルを有するメモリ装置である。また、セルトランジスタをオフ電流の極めて小さいトランジスタとすることにより、データ保持期間の極めて長いメモリ装置とすることが可能となる。
【００３７】
図７は、ビット線１２０ａ及びワード線１６０ｂを含むメモリセルの等価回路である。該メモリセルにデータを書込む際には、セルトランジスタがオン状態となる電位をワード線１６０ｂに供給し、ビット線１２０ａと容量線１９０との電位差に従って流れる電流により容量素子３００を充電する。その後セルトランジスタをオフ状態とすることにより、書込まれたデータを保持することができる。
【００３８】
また、データを読み出す際は、セルトランジスタがオン状態となる電位をワード線１６０ｂに供給し、ビット線１２０ａと容量素子３００とを導通させて、ビット線１２０ａの寄生容量（ビット線容量）と容量素子３００の間で電荷を再分配させる。その結果、ビット線１２０ａの電位が変化する。このビット線１２０ａの電位を所定の電位と比較することで、情報を読み出すことができる。
【００３９】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００４０】
（実施の形態２）
本実施の形態では、実施の形態１で例示したメモリ装置の作製方法について説明する。なお、説明に用いる図は、図１（Ｂ）の線分Ａ−Ｂに対応する断面図に相当する。
【００４１】
まず、基板１００上にビット線１２０ａを形成し、該基板及び該ビット線上に第１の絶縁層２１０を形成する（図２（Ａ）参照）。
【００４２】
基板１００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板１００にはガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。ここではガラス基板を用いる。
【００４３】
なお、基板１００上には下地膜となる絶縁層を設けてもよい。下地膜は、基板１００からの不純物の拡散を抑制する機能を有する。例えば、酸化物絶縁膜、窒化物絶縁膜などをプラズマＣＶＤ法やスパッタ法などの各種成膜方法で形成すればよい。また基板１００に半導体基板を用いる場合には、その表面を熱酸化して形成してもよい。
【００４４】
ビット線１２０ａは、スパッタ法などの成膜方法により導電膜を形成した後、公知のフォトリソグラフィ法及びエッチング法を用いて形成することができる。
【００４５】
該導電膜に用いられる材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン等から選ばれた元素、または上述した元素を成分とする合金、または上述した元素を組み合わせた合金などが挙げられる。また、該導電膜は単層でも２層以上の積層としてもよい。例えば、アルミニウムや銅などの金属膜の下側、または上側、若しくはその両方にクロム、タンタル、チタン、モリブデン、タングステン等の高融点金属膜を積層する構成とすることもできる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００４６】
第１の絶縁層２１０として用いることのできる材料は特に限定されず、例えば、酸化物絶縁膜、窒化物絶縁膜などを用いれば良い。該絶縁膜は、プラズマＣＶＤ法やスパッタ法などの各種成膜方法で形成することができる。
【００４７】
次に、ビット線１２０ａの一部に通じるコンタクトホールを第１の絶縁層２１０に形成する（図２（Ｂ）参照）。該コンタクトホールは、公知のフォトリソグラフィ法及びエッチング法を用いて形成することができる。
【００４８】
次に、第１の絶縁層２１０に形成したコンタクトホールを充填するように導電膜を形成する。該導電膜には、ビット線１２０ａと同様の材料を用いることができ、スパッタ法などの成膜方法により形成することができる。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等によって平坦化処理を行うことで第１の絶縁層２１０の表面上の不要な導電膜を除去し、該コンタクトホールを充填するコンタクトプラグ１７０を形成する（図２（Ｃ）参照）。
【００４９】
次に、第１の絶縁層２１０及びコンタクトプラグ１７０上に、第２の絶縁層２２０を形成し、該第２の絶縁膜上に導電膜１３０ａを形成する（図２（Ｄ）参照）。該第２の絶縁層及び該導電膜は、プラズマＣＶＤ法やスパッタ法などの各種成膜方法で形成することができる。
【００５０】
第２の絶縁層２２０には、酸素を含む絶縁層を用いることが好ましい。例えば、酸化シリコン、窒化シリコン、酸化ガリウム、酸化ガリウム亜鉛、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、またはこれらの混合材料を用いて単層で、または積層して形成する。第２の絶縁層２２０に酸素を含む絶縁層を用いることで、後述する酸化物半導体層の酸素欠損に対して酸素の補填を容易に行うことができる。
【００５１】
また、電極１３０となる導電膜１３０ａには、ビット線１２０ａと同様の導電材料を用いることができ、スパッタ法などの成膜方法で形成することができる。
【００５２】
次に、公知のフォトリソグラフィ法及びエッチング法を用いて導電膜１３０ａ及び第２の絶縁層２２０を加工し、該第２の絶縁層に溝部を形成する。また、該第２の絶縁層の上面には電極１３０を形成する（図３（Ａ）参照）。このとき、該溝部の底部においては、コンタクトプラグ１７０の上面が露出する状態とする。
【００５３】
次に、第２の絶縁層２２０の上面および第２の絶縁層２２０に設けた溝部を覆うように半導体膜を形成する。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜をスパッタ法により形成する。
【００５４】
なお、酸化物半導体膜として用いることのできる材料は上記に限られず、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉを含ませてもよい。
【００５５】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜をスパッタ法で成膜する際に用いる成膜用ターゲットには、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物を用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物を用いてもよい。
【００５６】
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一つ、または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００５７】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、更に好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００５８】
ここで、酸化物半導体膜にはアルカリ金属、水素原子、水素分子、水、水酸基、または水素化合物などの不純物ができるだけ混入しないように形成することが好ましい。例えば、スパッタ成膜用ターゲットや成膜に用いるガスに上記不純物が混入しないようにする。また、成膜の際、成膜装置内を十分排気し、成膜時に基板を加熱しながら成膜することにより、成膜された酸化物半導体膜に含まれる不純物濃度を低減することができる。また、酸化物半導体膜に加熱処理をして酸化物半導体膜中の水分及び水素を脱離しても良い。なお、該加熱処理は、酸化物半導体膜の成膜後であれば、どの時点で行っても良い。
【００５９】
そして、公知のフォトリソグラフィ法及びエッチング法を用いて該半導体膜を加工し、半導体層１４０を形成する。このとき、半導体層１４０の一部は、該溝部の底部においてコンタクトプラグ１７０と電気的に接続する構成となり、半導体層１４０の他の一部は、電極１３０と電気的に接続する構成となる。
【００６０】
次に、第２の絶縁層２２０に設けた溝部、第２の絶縁層２２０の上面に設けた電極１３０、および半導体層１４０を覆うようにゲート絶縁膜となる第３の絶縁層２３０を形成する（図３（Ｂ）参照）。第３の絶縁層２３０には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ガリウム、酸化ガリウムアルミニウム、酸化ガリウム亜鉛、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等の絶縁膜を単層または積層で用いることができる。
【００６１】
次に、第３の絶縁層２３０が形成された溝部を充填するように導電膜をスパッタ法などの成膜方法で形成する。該導電膜には、ビット線１２０ａと同様の材料を用いることができる。そして、公知のフォトリソグラフィ法及びエッチング法を用いて該導電膜を加工し、ワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄを形成する（図３（Ｃ）参照）。なお、図３（Ｃ）においてワード線の上面を平坦な形状として示しているが、凹型または凸型の形状であっても良い。
【００６２】
ここで、半導体層１４０とコンタクトプラグ１７０が接する領域がソース領域、半導体層１４０と電極１３０が接する領域がドレイン領域、第３の絶縁層２３０がゲート絶縁膜、ワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄがゲート電極となり、第２の絶縁層２２０の壁面部に形成された半導体層１４０の大部分の領域をチャネル形成領域とするセルトランジスタが形成される。
【００６３】
次に、ワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄの露出している領域を覆うように第４の絶縁層２４０を形成する。更に、第４の絶縁層２４０上に第５の絶縁層２５０を形成する（図４（Ａ）参照）。第４の絶縁層２４０及び第５の絶縁層２５０には、第２の絶縁層２２０と同様の材料を用いることができ、プラズマＣＶＤ法やスパッタ法などの各種成膜方法で形成することができる。
【００６４】
なお、後のコンタクトホールを形成する工程において、ワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄが露出しないようにするため、同一のエッチング方法において、第４の絶縁層２４０にはエッチングレートの小さい材料を用い、第５の絶縁層２５０にはエッチングレートの大きい材料を用いることが好ましい。
【００６５】
次に、公知のフォトリソグラフィ法及びエッチング法を用いて第４の絶縁層２４０及び第５の絶縁層２５０にコンタクトホールを形成し、電極１３０及び半導体層１４０の一部を露出させる（図４（Ｂ）参照）。なお、電極１３０の一部のみを露出させる構成、及び半導体層１４０の一部のみを露出させる構成であっても良い。また、図４（Ｂ）では、ワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄの側面部に第４の絶縁層２４０のみが残る構成を示しているが、第５の絶縁層２５０の一部が残る構成であっても良い。
【００６６】
次に、上記コンタクトホールを充填するように導電膜を形成する。該導電膜には、ビット線１２０ａと同様の材料を用いることができ、スパッタ法などの成膜方法により形成することができる。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等によって平坦化処理を行うことで第５の絶縁層２５０上の不要な導電膜を除去し、該コンタクトホールを充填するコンタクトプラグ１８０を形成する（図４（Ｃ）参照）。
【００６７】
ここで、コンタクトホールの底部において、コンタクトプラグ１８０が半導体層１４０と接する場合は、その領域がセルトランジスタのドレイン領域となる。したがって、電極１３０を省く構成とすることもできる。
【００６８】
次に、第５の絶縁層２５０及びコンタクトプラグ１８０上に第６の絶縁層２６０を形成する。該第６の絶縁層２６０には、第２の絶縁層と同様の材料を用いることができ、プラズマＣＶＤ法やスパッタ法などの各種成膜方法で形成することができる。そして、公知のフォトリソグラフィ法及びエッチング法を用いて、第６の絶縁層２６０に溝部を形成する（図５（Ａ）参照）。
【００６９】
次に、上記溝部に容量素子３００を形成する（図５（Ｂ）参照）。容量素子３００は、該溝部の壁面部に接する一方の電極と、誘電体層を挟んで一方の電極と対向する他方の電極からなり、それらによって該溝部は充填される。ここで、容量素子３００の一方の電極は、該溝部の底部においてコンタクトプラグ１８０と電気的に接続され、他方の電極は、容量線（図示無し）と接続される。なお、容量素子３００を構成する材料は特に限定されないが、例えば、一方の電極及び他方の電極には、ビット線１２０ａと同様の材料を用いることができ、誘電体層には、第２の絶縁層２２０と同様の材料を用いることができる。
【００７０】
以上の工程により、基板表面に対する占有面積が極めて低減された複数のメモリセルを有するメモリ装置を形成することができる。またこのような工程を経て作製されたメモリ装置は、データ保持期間を極めて長くすることが可能であるため、リフレッシュ動作が不要、またはその頻度が極めて低いメモリ装置とすることができる。
【００７１】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００７２】
（実施の形態３）
本実施の形態では、半導体回路が形成された基板上に、実施の形態１及び２で説明したメモリセルが積層されたメモリ装置の例について説明する。
【００７３】
図６は、駆動回路部が形成された半導体基板上にメモリセル部が積層されたメモリ装置の断面図である。該メモリ装置は、センスアンプや、デコーダ等のメモリセルを駆動するための駆動回路部４２０が単結晶半導体基板４００表面に公知の半導体集積回路技術を用いて形成されている。メモリセル部４４０は、実施の形態２を参照して作製することができる。
【００７４】
セルトランジスタに接続されるビット線は、コンタクトプラグを介してその下層に設けられた駆動回路部４２０と電気的に接続される。したがって、駆動回路部４２０から出力された電位信号は、共通するビット線を介して各セルトランジスタに入力される。
【００７５】
また、ここでは図示しないが、セルトランジスタのゲート電極であるワード線は、ビット線と同様にコンタクトプラグ等を介して駆動回路部４２０に電気的に接続されている。したがって、駆動回路部４２０から出力される電位に応じて、セルトランジスタのオン、オフを制御することができる。
【００７６】
このような構成とすることにより、メモリ装置のセルトランジスタは、その下方に設けられる駆動回路部４２０によって制御することができる。
【００７７】
以上のように、単結晶半導体基板４００に設けられた駆動回路部４２０上に、メモリセル部４４０を積層することにより、高密度に集積化されたメモリ装置とすることができる。
【００７８】
なお、図６に示すメモリ装置のメモリセル部４４０の上部に、絶縁層を介して更にメモリセル部を一層以上積層する構成としても良い。そのような構成とすることで、更に高密度に集積化されたメモリ装置とすることができる。
【００７９】
本実施の形態は、本明細書等で例示する他の実施の形態と適宜組み合わせて実施することができる。
【００８０】
（実施の形態４）
酸化物半導体の概念について再度詳しく説明する。
【００８１】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
【００８２】
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドのから選ばれた一種又は複数種を有することが好ましい。
【００８３】
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
【００８４】
酸化物半導体は、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００８５】
酸化物半導体は単結晶でも、非単結晶でもよい。
【００８６】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
【００８７】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【００８８】
（実施の形態５）
結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている酸化物半導体であるＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜について説明する。
【００８９】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００９０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００９１】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００９２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線方向または表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。
【００９３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００９４】
なお、酸化物半導体層を構成する酸素の一部は窒素で置換されてもよい。
【００９５】
また、ＣＡＡＣ−ＯＳ膜のように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００９６】
図８乃至図１０を用いて、ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について説明する。
【００９７】
なお、図８乃至図１０において、上方向がｃ軸方向であり、ｃ軸方向と直交する面がａｂ面である。
【００９８】
本実施の形態において、上半分、下半分とは、ａｂ面を境にした場合の上半分、下半分をいう。
【００９９】
図８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造Ａを示す。
【０１００】
ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。
【０１０１】
構造Ａは、八面体構造をとるが、簡単のため平面構造で示している。
【０１０２】
なお、構造Ａは上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。構造Ａに示す小グループは電荷が０である。
【０１０３】
図８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造Ｂを示す。
【０１０４】
３配位のＯは、いずれもａｂ面に存在する。構造Ｂの上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。
【０１０５】
また、Ｉｎも５配位をとるため、構造Ｂをとりうる。構造Ｂの小グループは電荷が０である。
【０１０６】
図８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造Ｃを示す。
【０１０７】
構造Ｃの上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。構造Ｃの小グループは電荷が０である。
【０１０８】
図８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造Ｄを示す。
【０１０９】
構造Ｄの上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。
【０１１０】
構造Ｄの小グループは電荷が＋１となる。
【０１１１】
図８（Ｅ）に、２個のＺｎを構造Ｅを示す。
【０１１２】
構造Ｅの上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。構造Ｅの小グループは電荷が−１となる。
【０１１３】
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１１４】
ここで、これらの小グループ同士が結合する規則について説明する。
【０１１５】
Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。
【０１１６】
Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。
【０１１７】
Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。
【０１１８】
このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。
【０１１９】
Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。
【０１２０】
したがって、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【０１２１】
その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０１２２】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
【０１２３】
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１２４】
図９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループＡのモデル図を示す。
【０１２５】
図９（Ｂ）に、３つの中グループで構成される大グループＢを示す。
【０１２６】
なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１２７】
中グループＡでは、３配位のＯは省略し、４配位のＯは個数のみである。
【０１２８】
例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。
【０１２９】
同様に、中グループＡにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。
【０１３０】
また、中グループＡにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１３１】
中グループＡにおいて、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合する。
【０１３２】
そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合する。
【０１３３】
そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０１３４】
そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合する。
【０１３５】
この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。
【０１３６】
この中グループが複数結合して大グループを構成する。
【０１３７】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。
【０１３８】
例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。したがって、Ｓｎを含む小グループは電荷が＋１となる。
【０１３９】
そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。
【０１４０】
電荷−１をとる構造として、構造Ｅに示すように、２個のＺｎを含む小グループが挙げられる。
【０１４１】
例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１４２】
具体的には、大グループＢが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。
【０１４３】
得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１４４】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０１４５】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系以外の酸化物半導体を用いた場合も同様である。
【０１４６】
例えば、図１０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループＬのモデル図を示す。
【０１４７】
中グループＬにおいて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合する。
【０１４８】
そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合する。
【０１４９】
そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０１５０】
この中グループが複数結合して大グループを構成する。
【０１５１】
図１０（Ｂ）に３つの中グループで構成される大グループＭを示す。
【０１５２】
なお、図１０（Ｃ）は、図１０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１５３】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。
【０１５４】
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１５５】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、中グループＬに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１５６】
（実施の形態６）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
【０１５７】
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１５８】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表される。
【０１５９】
【数１】
【０１６０】
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０１６１】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０１６２】
【数２】
【０１６３】
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
【０１６４】
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０１６５】
線形領域におけるドレイン電流Ｉｄは、以下の式で表される。
【０１６６】
【数３】
【０１６７】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
【０１６８】
また、Ｖｄはドレイン電圧である。
【０１６９】
式Ｃの両辺をＶｇで割り、更に両辺の対数を取ると、以下の式で表される。
【０１７０】
【数４】
【０１７１】
式Ｄの右辺はＶｇの関数である。
【０１７２】
上式のからわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。
【０１７３】
すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。
【０１７４】
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１７５】
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。
【０１７６】
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。
【０１７７】
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０１７８】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
【０１７９】
【数５】
【０１８０】
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
【０１８１】
Ｄが増加する（すなわち、ゲート電圧が高くなる）と式Ｅの第２項が増加するため、移動度μ１は低下することがわかる。
【０１８２】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果Ｅを図１１に示す。
【０１８３】
なお、計算にはシノプシス社製のソフトであるＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０１８４】
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
【０１８５】
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０１８６】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
【０１８７】
また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０１８８】
計算結果Ｅで示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
【０１８９】
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０１９０】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
【０１９１】
なお、計算に用いたトランジスタは酸化物半導体層に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
【０１９２】
一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。
【０１９３】
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
【０１９４】
また、ゲート電極の側壁にサイドウォールを有する。
【０１９５】
サイドウォールと重なる半導体領域をオフセット領域として計算した。
【０１９６】
計算にはシノプシス社製のソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０１９７】
図１２は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
【０１９８】
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１９９】
図１２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０２００】
図１２（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０２０１】
図１２（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０２０２】
ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
【０２０３】
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０２０４】
図１３は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
【０２０５】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２０６】
図１３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０２０７】
図１３（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０２０８】
図１３（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０２０９】
図１４は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
【０２１０】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２１１】
図１４（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０２１２】
図１４（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０２１３】
図１４（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０２１４】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２１５】
なお、移動度μのピークは、図１２では８０ｃｍ２／Ｖｓ程度であるが、図１３では６０ｃｍ２／Ｖｓ程度、図１４では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。
【０２１６】
また、オフ電流も同様な傾向がある。
【０２１７】
一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０２１８】
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２１９】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【実施例１】
【０２２０】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０２２１】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０２２２】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０２２３】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０２２４】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０２２５】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０２２６】
以下Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
【０２２７】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０２２８】
次に、酸化物半導体層を島状になるようにエッチング加工した。
【０２２９】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
【０２３０】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁膜とした。
【０２３１】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０２３２】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０２３３】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
【０２３４】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０２３５】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０２３６】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０２３７】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０２３８】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０２３９】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０２４０】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０２４１】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０２４２】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０２４３】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０２４４】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０２４５】
（サンプルＡ〜Ｃのトランジスタの特性）
図１５（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０２４６】
図１５（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０２４７】
図１５（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０２４８】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０２４９】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０２５０】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０２５１】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０２５２】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０２５３】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０２５４】
また、図１５（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０２５５】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０２５６】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０２５７】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０２５８】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０２５９】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）とに対してゲートＢＴストレス試験を行った。
【０２６０】
まず、基板温度を２５℃とし、ドレイン電圧（Ｖｄ）を１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性（ゲート電圧―ドレイン電流特性）の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０２６１】
次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。
【０２６２】
次に、ゲート電圧（Ｖｇ）を２０Ｖ印加し、そのまま１時間保持した。
【０２６３】
次に、Ｖｇを０Ｖとした。
【０２６４】
次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０２６５】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０２６６】
一方、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０２６７】
次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。
【０２６８】
次に、Ｖｇを−２０Ｖ印加し、そのまま１時間保持した。
【０２６９】
次に、Ｖｇを０Ｖとした。
【０２７０】
次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０２７１】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０２７２】
図１６（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図１６（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０２７３】
図１７（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図１７（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０２７４】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図１６（Ａ）及び図１７（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０２７５】
特に、図１６（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０２７６】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０２７７】
図１８はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０２７８】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２７９】
なお、図１８ではチャネル幅１μｍの場合における電流量を図示している。
【０２８０】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０２８１】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
【０２８２】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０２８３】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【符号の説明】
【０２８４】
１００ 基板
１３０ 電極
１４０ 半導体層
１７０ コンタクトプラグ
１８０ コンタクトプラグ
１９０ 容量線
２１０ 第１の絶縁層
２２０ 第２の絶縁層
２３０ 第３の絶縁層
２４０ 第４の絶縁層
２５０ 第５の絶縁層
２６０ 第６の絶縁層
３００ 容量素子
４００ 単結晶半導体基板
４２０ 駆動回路部
４４０ メモリセル部
１２０ａ ビット線
１２０ｂ ビット線
１３０ａ 導電膜
１６０ａ ワード線
１６０ｂ ワード線
１６０ｃ ワード線
１６０ｄ ワード線
【技術分野】
【０００１】
本発明は、半導体特性を利用したメモリ装置に関する。
【背景技術】
【０００２】
メモリセルが１つのキャパシタと１つのトランジスタ（セルトランジスタともいう）から構成されるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、代表的なメモリ装置として広く用いられる。
【０００３】
なお、本明細書において、メモリセルとは最小単位の情報を保持するために必要な回路構成のことを指し、メモリ装置とは少なくとも集積化したメモリセルを含む半導体装置のことを指す。
【０００４】
従来、ＤＲＡＭはプレーナ型トランジスタを用いて形成されてきたが、回路の微細化に伴う短チャネル効果によるリーク電流を防止するために、ゲートを立体的に配置するＲＣＡＴ（Ｒｅｃｅｓｓｅｄ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒｓ）を用いる方法が採用されている（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｋｉｍ，”Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ” ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ，ｐｐ３３３−３３６，２００５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のＤＲＡＭでは、情報を読み出すと容量素子の電荷は失われるため、情報の読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が流れるため、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短くなる。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要となる問題があった。
【０００７】
一方でメモリ装置の高容量化に伴い、メモリセルの占有面積の縮小が求められている。上述のプレーナ型トランジスタ及びその変形であるＲＣＡＴにおいては、回路の配線幅を小さくすることで更に集積密度を高めることはできるが、技術的課題も多く、実現が困難となっている。一方で、構造の工夫で占有面積を縮小することが期待されている。現状のメモリセルの面積は、８Ｆ２以上（Ｆは最小加工寸法）、又は６Ｆ２以上であり、例えば４Ｆ２でメモリセルを構成することができれば、メモリ装置の占有面積を縮小することができる。
【０００８】
本発明は、このような技術的背景のもとでなされたものであり、メモリセルの占有面積が小さいメモリ装置を提供することを目的の一つとする。また、メモリセルの占有面積が小さく、データ保持期間の極めて長いメモリ装置を提供することを目的の一つとする。
【課題を解決するための手段】
【０００９】
本明細書で開示する本発明の一態様は、絶縁層に形成された溝部の側壁部を利用して縦型のセルトランジスタを形成することでメモリセルの占有面積を縮小したメモリ装置に関する。
【００１０】
本明細書で開示する本発明の一態様は、ビット線と、容量素子と、ビット線上に設けられた溝部を有する第１の絶縁層と、一部が溝部の底部でビット線と電気的に接続し、他の一部が該第１の絶縁層の上面で容量素子の一方の電極と電気的に接する半導体層と、半導体層と接する第２の絶縁層と、第２の絶縁層と接するワード線と、を有することを特徴とするメモリ装置である。
【００１１】
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、順序や数を限定するものではないことを付記する。
【００１２】
上記溝部の深さは、溝部の幅の２倍以上２０倍以下であることが好ましい。
【００１３】
また、上記半導体層は、バンドギャップが２．５ｅＶ以上４ｅＶ以下の材料から構成されることが好ましい。例えば、酸化物半導体などを用いることができる。該半導体層をチャネル形成領域に用いたトランジスタは、極めて低いオフ電流特性を示す。したがって、容量素子の電荷の流出量、または流入量が極めて少なく、データの保持期間を長くすることができる。すなわち、一定時間内におけるリフレッシュ動作の回数を少なくすることができる。
【００１４】
また、上記ビット線の下側にセルトランジスタを駆動する駆動回路を設けることが好ましい。該駆動回路をビット線の下側に設けることで、占有面積を削減することができる。該駆動回路は、単結晶半導体を用いて形成することが好ましい。
【００１５】
また、上記ビット線と上記半導体層の一部との電気的な接続、及び上記電極と上記半導体層の他の一部との電気的な接続は、導電層を介した接続であっても良い。
【発明の効果】
【００１６】
本発明の一態様を用いることで、メモリセルの占有面積が小さいメモリ装置を提供することができる。また、メモリセルの占有面積が小さく、データ保持期間の極めて長いメモリ装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一態様におけるメモリ装置を説明する図。
【図２】本発明の一態様におけるメモリ装置の作製方法を説明する図。
【図３】本発明の一態様におけるメモリ装置の作製方法を説明する図。
【図４】本発明の一態様におけるメモリ装置の作製方法を説明する図。
【図５】本発明の一態様におけるメモリ装置の作製方法を説明する図。
【図６】本発明の一態様におけるメモリ装置を説明する図。
【図７】メモリセルの等価回路図。
【図８】酸化物半導体の一例。
【図９】酸化物半導体の一例。
【図１０】酸化物半導体の一例。
【図１１】ゲート電圧と電界効果移動度の関係。
【図１２】ゲート電圧とドレイン電流の関係。
【図１３】ゲート電圧とドレイン電流の関係。
【図１４】ゲート電圧とドレイン電流の関係。
【図１５】トランジスタの特性。
【図１６】トランジスタの特性。
【図１７】トランジスタの特性。
【図１８】トランジスタのオフ電流の温度依存性。
【発明を実施するための形態】
【００１８】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
【００１９】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２０】
また、本明細書においては、セルトランジスタのソースとはビット線側の電極あるいは領域を指し、セルトランジスタのドレインとは容量素子側の電極あるいは領域を指すものとする。
【００２１】
（実施の形態１）
本実施の形態では、本発明の一態様であるメモリセル及びメモリ装置の構成例について説明する。なお、本実施の形態では、メモリ装置の一部を図示した図面を用いて説明するが、ビット線やワード線は例示された本数に限らず、実施者が自由に設定することができる。
【００２２】
図１（Ｂ）は、本発明の一態様におけるメモリ装置の上面図の一部であり、ビット線１２０ａ、１２０ｂ、ワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄ、コンタクトプラグ１７０、１８０で概略の構成を示し、明瞭化のため他の構成要素を省いて図示している。
【００２３】
図１（Ａ）は、図１（Ｂ）に示す線分Ａ−Ｂにおける該メモリ装置の断面図である。該メモリ装置は、基板１００上にビット線１２０ａと、該ビット線上に形成された第１の絶縁層２１０と、該第１の絶縁層に埋設され、該ビット線と電気的に接続されたコンタクトプラグ１７０と、該第１の絶縁層上に形成された、溝部を有する第２の絶縁層２２０と、該第２の絶縁層の上面に形成された電極１３０と、該電極及びコンタクトプラグ１７０のそれぞれと一部が電気的に接続する半導体層１４０と、該半導体層を覆う第３の絶縁層２３０と、該第３の絶縁層と接し、少なくとも該半導体層の一部と重なるワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄと、該ワード線及び該第３の絶縁層上に形成された第４の絶縁層２４０と、該第４の絶縁層上に形成された第５の絶縁層２５０と、該第４の絶縁層及び該第５の絶縁層に埋設され、電極１３０と電気的に接続するコンタクトプラグ１８０と、該第５の絶縁層上に形成された第６の絶縁層２６０と、該第６の絶縁層に形成された溝部に設けられ、コンタクトプラグ１８０と一方の電極が電気的に接続する容量素子３００と、を有する。なお、ここでは図示されていないが、容量素子３００の他方の電極は容量線に電気的に接続される。
【００２４】
本発明の一態様におけるメモリ装置は、並行する複数のビット線、及びビット線と直交する複数のワード線を有し、ビット線とワード線の重なる領域及びその近傍に２Ｆ×２Ｆ（４Ｆ２）の面積を有するメモリセルが形成されている。該メモリセルの領域には、セルトランジスタ及び容量素子が積層して形成されている。以下では図１（Ａ）、（Ｂ）に点線枠で囲んだワード線１６０ｂを含むメモリセルの構成について詳細を説明する。
【００２５】
基板１００には、例えばガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。また、単結晶シリコン基板などの半導体基板を用いれば、メモリセルの下にセルトランジスタを駆動するための駆動回路を設けることもでき、メモリ装置の面積を縮小させることができる。
【００２６】
セルトランジスタは、半導体層１４０、ゲート絶縁膜となる第３の絶縁層２３０、ソース電極となるコンタクトプラグ１７０、ドレイン電極となる電極１３０及び／またはコンタクトプラグ１８０、ゲート電極となるワード線１６０ｂを含んで構成される。ここで、半導体層１４０は、第２の絶縁層２２０に設けられた溝部の壁面部の一部を覆う形状に形成されており、該壁面部を覆う半導体層１４０の大部分がチャネル形成領域となるようにする。このような構成にすることによって、実質的なトランジスタの占有面積を縮小しつつ、チャネル長を長くすることができ、短チャネル効果を抑制することができる。なお、短チャネル効果をより抑制するには、第２の絶縁層に設ける溝部の深さを該溝部の幅の２倍以上２０倍以下にすることが好ましい。
【００２７】
ここで、ソース電極となるコンタクトプラグ１７０を省いた構成とし、半導体層１４０がビット線１２０ａと直接接してソース領域を形成する構成としても良い。また、電極１３０を省いた構成とし、コンタクトプラグ１８０のみと半導体層１４０が接してドレイン領域を形成する構成としても良い。
【００２８】
ワード線１６０ｂの上部は、第４の絶縁層２４０によって覆うことでコンタクトプラグ１８０とは絶縁される。また、コンタクトプラグ１８０の上面は容量素子の一方の電極と電気的に接続される。ここで、ワード線１６０ｂの幅、ビット線１２０ａの幅、容量素子３００の幅は概略一致するものであり、それらを最小加工寸法（Ｆ）で形成することで、メモリセルの占有面積を極めて小さい２Ｆ×２Ｆ（４Ｆ２）とすることができる。
【００２９】
セルトランジスタにオフ電流が極めて小さいトランジスタを用いることによって、容量素子３００に長期間に渡って電荷を保持することが可能となる。したがって、メモリ装置において、定期的なリフレッシュ動作が不要、またはリフレッシュ動作を行う頻度を極めて低くすることが可能となり、実質的に不揮発性のメモリ装置として機能させることも可能となる。
【００３０】
また、容量素子３００の容量は、セルトランジスタのオフ電流が低いほど、言い換えるとセルトランジスタのオフ抵抗が高いほど小さくすることもできる。
【００３１】
オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体をチャネル形成領域に用いたトランジスタが挙げられる。シリコンよりも広いバンドギャップを有する半導体としては化合物半導体があり、例えば、酸化物半導体、窒化物半導体などが知られている。
【００３２】
具体的には、非常に高いオフ抵抗を得るためには、シリコン（バンドギャップ１．１ｅＶ）では不十分で、バンドギャップが２．５ｅＶ以上４ｅＶ以下、好ましくは３ｅＶ以上３．８ｅＶ以下のワイドバンドギャップ半導体を使用することが必要となる。例えば、チャネルが形成される半導体層１４０に酸化インジウム、または酸化亜鉛等を含む酸化物半導体、窒化ガリウム等を含む窒化物半導体、硫化亜鉛等を含む硫化物半導体等を用いることができる。
【００３３】
トランジスタのオフ抵抗は、チャネルが形成される半導体層において、熱的に励起されるキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１ｅＶなので、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
【００３４】
一方、バンドギャップ３．２ｅＶの半導体では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２ｅＶの半導体の抵抗率は、シリコンより１８桁も大きくなる。
【００３５】
このようなバンドギャップの広い半導体が用いられたセルトランジスタはオフ電流が極めて小さいため、電荷を保持する容量素子３００のサイズを縮小することもできる。
【００３６】
以上のように、本実施の形態で例示したメモリ装置は、基板１００の表面に対して極めて占有面積が小さいメモリセルを有するメモリ装置である。また、セルトランジスタをオフ電流の極めて小さいトランジスタとすることにより、データ保持期間の極めて長いメモリ装置とすることが可能となる。
【００３７】
図７は、ビット線１２０ａ及びワード線１６０ｂを含むメモリセルの等価回路である。該メモリセルにデータを書込む際には、セルトランジスタがオン状態となる電位をワード線１６０ｂに供給し、ビット線１２０ａと容量線１９０との電位差に従って流れる電流により容量素子３００を充電する。その後セルトランジスタをオフ状態とすることにより、書込まれたデータを保持することができる。
【００３８】
また、データを読み出す際は、セルトランジスタがオン状態となる電位をワード線１６０ｂに供給し、ビット線１２０ａと容量素子３００とを導通させて、ビット線１２０ａの寄生容量（ビット線容量）と容量素子３００の間で電荷を再分配させる。その結果、ビット線１２０ａの電位が変化する。このビット線１２０ａの電位を所定の電位と比較することで、情報を読み出すことができる。
【００３９】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００４０】
（実施の形態２）
本実施の形態では、実施の形態１で例示したメモリ装置の作製方法について説明する。なお、説明に用いる図は、図１（Ｂ）の線分Ａ−Ｂに対応する断面図に相当する。
【００４１】
まず、基板１００上にビット線１２０ａを形成し、該基板及び該ビット線上に第１の絶縁層２１０を形成する（図２（Ａ）参照）。
【００４２】
基板１００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板１００にはガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。ここではガラス基板を用いる。
【００４３】
なお、基板１００上には下地膜となる絶縁層を設けてもよい。下地膜は、基板１００からの不純物の拡散を抑制する機能を有する。例えば、酸化物絶縁膜、窒化物絶縁膜などをプラズマＣＶＤ法やスパッタ法などの各種成膜方法で形成すればよい。また基板１００に半導体基板を用いる場合には、その表面を熱酸化して形成してもよい。
【００４４】
ビット線１２０ａは、スパッタ法などの成膜方法により導電膜を形成した後、公知のフォトリソグラフィ法及びエッチング法を用いて形成することができる。
【００４５】
該導電膜に用いられる材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン等から選ばれた元素、または上述した元素を成分とする合金、または上述した元素を組み合わせた合金などが挙げられる。また、該導電膜は単層でも２層以上の積層としてもよい。例えば、アルミニウムや銅などの金属膜の下側、または上側、若しくはその両方にクロム、タンタル、チタン、モリブデン、タングステン等の高融点金属膜を積層する構成とすることもできる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００４６】
第１の絶縁層２１０として用いることのできる材料は特に限定されず、例えば、酸化物絶縁膜、窒化物絶縁膜などを用いれば良い。該絶縁膜は、プラズマＣＶＤ法やスパッタ法などの各種成膜方法で形成することができる。
【００４７】
次に、ビット線１２０ａの一部に通じるコンタクトホールを第１の絶縁層２１０に形成する（図２（Ｂ）参照）。該コンタクトホールは、公知のフォトリソグラフィ法及びエッチング法を用いて形成することができる。
【００４８】
次に、第１の絶縁層２１０に形成したコンタクトホールを充填するように導電膜を形成する。該導電膜には、ビット線１２０ａと同様の材料を用いることができ、スパッタ法などの成膜方法により形成することができる。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等によって平坦化処理を行うことで第１の絶縁層２１０の表面上の不要な導電膜を除去し、該コンタクトホールを充填するコンタクトプラグ１７０を形成する（図２（Ｃ）参照）。
【００４９】
次に、第１の絶縁層２１０及びコンタクトプラグ１７０上に、第２の絶縁層２２０を形成し、該第２の絶縁膜上に導電膜１３０ａを形成する（図２（Ｄ）参照）。該第２の絶縁層及び該導電膜は、プラズマＣＶＤ法やスパッタ法などの各種成膜方法で形成することができる。
【００５０】
第２の絶縁層２２０には、酸素を含む絶縁層を用いることが好ましい。例えば、酸化シリコン、窒化シリコン、酸化ガリウム、酸化ガリウム亜鉛、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、またはこれらの混合材料を用いて単層で、または積層して形成する。第２の絶縁層２２０に酸素を含む絶縁層を用いることで、後述する酸化物半導体層の酸素欠損に対して酸素の補填を容易に行うことができる。
【００５１】
また、電極１３０となる導電膜１３０ａには、ビット線１２０ａと同様の導電材料を用いることができ、スパッタ法などの成膜方法で形成することができる。
【００５２】
次に、公知のフォトリソグラフィ法及びエッチング法を用いて導電膜１３０ａ及び第２の絶縁層２２０を加工し、該第２の絶縁層に溝部を形成する。また、該第２の絶縁層の上面には電極１３０を形成する（図３（Ａ）参照）。このとき、該溝部の底部においては、コンタクトプラグ１７０の上面が露出する状態とする。
【００５３】
次に、第２の絶縁層２２０の上面および第２の絶縁層２２０に設けた溝部を覆うように半導体膜を形成する。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜をスパッタ法により形成する。
【００５４】
なお、酸化物半導体膜として用いることのできる材料は上記に限られず、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉを含ませてもよい。
【００５５】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜をスパッタ法で成膜する際に用いる成膜用ターゲットには、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物を用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物を用いてもよい。
【００５６】
また、酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一つ、または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００５７】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、更に好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００５８】
ここで、酸化物半導体膜にはアルカリ金属、水素原子、水素分子、水、水酸基、または水素化合物などの不純物ができるだけ混入しないように形成することが好ましい。例えば、スパッタ成膜用ターゲットや成膜に用いるガスに上記不純物が混入しないようにする。また、成膜の際、成膜装置内を十分排気し、成膜時に基板を加熱しながら成膜することにより、成膜された酸化物半導体膜に含まれる不純物濃度を低減することができる。また、酸化物半導体膜に加熱処理をして酸化物半導体膜中の水分及び水素を脱離しても良い。なお、該加熱処理は、酸化物半導体膜の成膜後であれば、どの時点で行っても良い。
【００５９】
そして、公知のフォトリソグラフィ法及びエッチング法を用いて該半導体膜を加工し、半導体層１４０を形成する。このとき、半導体層１４０の一部は、該溝部の底部においてコンタクトプラグ１７０と電気的に接続する構成となり、半導体層１４０の他の一部は、電極１３０と電気的に接続する構成となる。
【００６０】
次に、第２の絶縁層２２０に設けた溝部、第２の絶縁層２２０の上面に設けた電極１３０、および半導体層１４０を覆うようにゲート絶縁膜となる第３の絶縁層２３０を形成する（図３（Ｂ）参照）。第３の絶縁層２３０には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ガリウム、酸化ガリウムアルミニウム、酸化ガリウム亜鉛、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等の絶縁膜を単層または積層で用いることができる。
【００６１】
次に、第３の絶縁層２３０が形成された溝部を充填するように導電膜をスパッタ法などの成膜方法で形成する。該導電膜には、ビット線１２０ａと同様の材料を用いることができる。そして、公知のフォトリソグラフィ法及びエッチング法を用いて該導電膜を加工し、ワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄを形成する（図３（Ｃ）参照）。なお、図３（Ｃ）においてワード線の上面を平坦な形状として示しているが、凹型または凸型の形状であっても良い。
【００６２】
ここで、半導体層１４０とコンタクトプラグ１７０が接する領域がソース領域、半導体層１４０と電極１３０が接する領域がドレイン領域、第３の絶縁層２３０がゲート絶縁膜、ワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄがゲート電極となり、第２の絶縁層２２０の壁面部に形成された半導体層１４０の大部分の領域をチャネル形成領域とするセルトランジスタが形成される。
【００６３】
次に、ワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄの露出している領域を覆うように第４の絶縁層２４０を形成する。更に、第４の絶縁層２４０上に第５の絶縁層２５０を形成する（図４（Ａ）参照）。第４の絶縁層２４０及び第５の絶縁層２５０には、第２の絶縁層２２０と同様の材料を用いることができ、プラズマＣＶＤ法やスパッタ法などの各種成膜方法で形成することができる。
【００６４】
なお、後のコンタクトホールを形成する工程において、ワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄが露出しないようにするため、同一のエッチング方法において、第４の絶縁層２４０にはエッチングレートの小さい材料を用い、第５の絶縁層２５０にはエッチングレートの大きい材料を用いることが好ましい。
【００６５】
次に、公知のフォトリソグラフィ法及びエッチング法を用いて第４の絶縁層２４０及び第５の絶縁層２５０にコンタクトホールを形成し、電極１３０及び半導体層１４０の一部を露出させる（図４（Ｂ）参照）。なお、電極１３０の一部のみを露出させる構成、及び半導体層１４０の一部のみを露出させる構成であっても良い。また、図４（Ｂ）では、ワード線１６０ａ、１６０ｂ、１６０ｃ、１６０ｄの側面部に第４の絶縁層２４０のみが残る構成を示しているが、第５の絶縁層２５０の一部が残る構成であっても良い。
【００６６】
次に、上記コンタクトホールを充填するように導電膜を形成する。該導電膜には、ビット線１２０ａと同様の材料を用いることができ、スパッタ法などの成膜方法により形成することができる。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等によって平坦化処理を行うことで第５の絶縁層２５０上の不要な導電膜を除去し、該コンタクトホールを充填するコンタクトプラグ１８０を形成する（図４（Ｃ）参照）。
【００６７】
ここで、コンタクトホールの底部において、コンタクトプラグ１８０が半導体層１４０と接する場合は、その領域がセルトランジスタのドレイン領域となる。したがって、電極１３０を省く構成とすることもできる。
【００６８】
次に、第５の絶縁層２５０及びコンタクトプラグ１８０上に第６の絶縁層２６０を形成する。該第６の絶縁層２６０には、第２の絶縁層と同様の材料を用いることができ、プラズマＣＶＤ法やスパッタ法などの各種成膜方法で形成することができる。そして、公知のフォトリソグラフィ法及びエッチング法を用いて、第６の絶縁層２６０に溝部を形成する（図５（Ａ）参照）。
【００６９】
次に、上記溝部に容量素子３００を形成する（図５（Ｂ）参照）。容量素子３００は、該溝部の壁面部に接する一方の電極と、誘電体層を挟んで一方の電極と対向する他方の電極からなり、それらによって該溝部は充填される。ここで、容量素子３００の一方の電極は、該溝部の底部においてコンタクトプラグ１８０と電気的に接続され、他方の電極は、容量線（図示無し）と接続される。なお、容量素子３００を構成する材料は特に限定されないが、例えば、一方の電極及び他方の電極には、ビット線１２０ａと同様の材料を用いることができ、誘電体層には、第２の絶縁層２２０と同様の材料を用いることができる。
【００７０】
以上の工程により、基板表面に対する占有面積が極めて低減された複数のメモリセルを有するメモリ装置を形成することができる。またこのような工程を経て作製されたメモリ装置は、データ保持期間を極めて長くすることが可能であるため、リフレッシュ動作が不要、またはその頻度が極めて低いメモリ装置とすることができる。
【００７１】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００７２】
（実施の形態３）
本実施の形態では、半導体回路が形成された基板上に、実施の形態１及び２で説明したメモリセルが積層されたメモリ装置の例について説明する。
【００７３】
図６は、駆動回路部が形成された半導体基板上にメモリセル部が積層されたメモリ装置の断面図である。該メモリ装置は、センスアンプや、デコーダ等のメモリセルを駆動するための駆動回路部４２０が単結晶半導体基板４００表面に公知の半導体集積回路技術を用いて形成されている。メモリセル部４４０は、実施の形態２を参照して作製することができる。
【００７４】
セルトランジスタに接続されるビット線は、コンタクトプラグを介してその下層に設けられた駆動回路部４２０と電気的に接続される。したがって、駆動回路部４２０から出力された電位信号は、共通するビット線を介して各セルトランジスタに入力される。
【００７５】
また、ここでは図示しないが、セルトランジスタのゲート電極であるワード線は、ビット線と同様にコンタクトプラグ等を介して駆動回路部４２０に電気的に接続されている。したがって、駆動回路部４２０から出力される電位に応じて、セルトランジスタのオン、オフを制御することができる。
【００７６】
このような構成とすることにより、メモリ装置のセルトランジスタは、その下方に設けられる駆動回路部４２０によって制御することができる。
【００７７】
以上のように、単結晶半導体基板４００に設けられた駆動回路部４２０上に、メモリセル部４４０を積層することにより、高密度に集積化されたメモリ装置とすることができる。
【００７８】
なお、図６に示すメモリ装置のメモリセル部４４０の上部に、絶縁層を介して更にメモリセル部を一層以上積層する構成としても良い。そのような構成とすることで、更に高密度に集積化されたメモリ装置とすることができる。
【００７９】
本実施の形態は、本明細書等で例示する他の実施の形態と適宜組み合わせて実施することができる。
【００８０】
（実施の形態４）
酸化物半導体の概念について再度詳しく説明する。
【００８１】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
【００８２】
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドのから選ばれた一種又は複数種を有することが好ましい。
【００８３】
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
【００８４】
酸化物半導体は、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００８５】
酸化物半導体は単結晶でも、非単結晶でもよい。
【００８６】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
【００８７】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【００８８】
（実施の形態５）
結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている酸化物半導体であるＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜について説明する。
【００８９】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００９０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００９１】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００９２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線方向または表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。
【００９３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００９４】
なお、酸化物半導体層を構成する酸素の一部は窒素で置換されてもよい。
【００９５】
また、ＣＡＡＣ−ＯＳ膜のように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００９６】
図８乃至図１０を用いて、ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について説明する。
【００９７】
なお、図８乃至図１０において、上方向がｃ軸方向であり、ｃ軸方向と直交する面がａｂ面である。
【００９８】
本実施の形態において、上半分、下半分とは、ａｂ面を境にした場合の上半分、下半分をいう。
【００９９】
図８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造Ａを示す。
【０１００】
ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。
【０１０１】
構造Ａは、八面体構造をとるが、簡単のため平面構造で示している。
【０１０２】
なお、構造Ａは上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。構造Ａに示す小グループは電荷が０である。
【０１０３】
図８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造Ｂを示す。
【０１０４】
３配位のＯは、いずれもａｂ面に存在する。構造Ｂの上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。
【０１０５】
また、Ｉｎも５配位をとるため、構造Ｂをとりうる。構造Ｂの小グループは電荷が０である。
【０１０６】
図８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造Ｃを示す。
【０１０７】
構造Ｃの上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。構造Ｃの小グループは電荷が０である。
【０１０８】
図８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造Ｄを示す。
【０１０９】
構造Ｄの上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。
【０１１０】
構造Ｄの小グループは電荷が＋１となる。
【０１１１】
図８（Ｅ）に、２個のＺｎを構造Ｅを示す。
【０１１２】
構造Ｅの上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。構造Ｅの小グループは電荷が−１となる。
【０１１３】
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１１４】
ここで、これらの小グループ同士が結合する規則について説明する。
【０１１５】
Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。
【０１１６】
Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。
【０１１７】
Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。
【０１１８】
このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。
【０１１９】
Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。
【０１２０】
したがって、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【０１２１】
その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０１２２】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
【０１２３】
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１２４】
図９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループＡのモデル図を示す。
【０１２５】
図９（Ｂ）に、３つの中グループで構成される大グループＢを示す。
【０１２６】
なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１２７】
中グループＡでは、３配位のＯは省略し、４配位のＯは個数のみである。
【０１２８】
例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。
【０１２９】
同様に、中グループＡにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。
【０１３０】
また、中グループＡにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１３１】
中グループＡにおいて、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合する。
【０１３２】
そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合する。
【０１３３】
そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０１３４】
そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合する。
【０１３５】
この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。
【０１３６】
この中グループが複数結合して大グループを構成する。
【０１３７】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。
【０１３８】
例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。したがって、Ｓｎを含む小グループは電荷が＋１となる。
【０１３９】
そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。
【０１４０】
電荷−１をとる構造として、構造Ｅに示すように、２個のＺｎを含む小グループが挙げられる。
【０１４１】
例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１４２】
具体的には、大グループＢが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。
【０１４３】
得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１４４】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０１４５】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系以外の酸化物半導体を用いた場合も同様である。
【０１４６】
例えば、図１０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループＬのモデル図を示す。
【０１４７】
中グループＬにおいて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合する。
【０１４８】
そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合する。
【０１４９】
そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０１５０】
この中グループが複数結合して大グループを構成する。
【０１５１】
図１０（Ｂ）に３つの中グループで構成される大グループＭを示す。
【０１５２】
なお、図１０（Ｃ）は、図１０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１５３】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。
【０１５４】
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１５５】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、中グループＬに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１５６】
（実施の形態６）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
【０１５７】
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１５８】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表される。
【０１５９】
【数１】
【０１６０】
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０１６１】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０１６２】
【数２】
【０１６３】
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
【０１６４】
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０１６５】
線形領域におけるドレイン電流Ｉｄは、以下の式で表される。
【０１６６】
【数３】
【０１６７】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
【０１６８】
また、Ｖｄはドレイン電圧である。
【０１６９】
式Ｃの両辺をＶｇで割り、更に両辺の対数を取ると、以下の式で表される。
【０１７０】
【数４】
【０１７１】
式Ｄの右辺はＶｇの関数である。
【０１７２】
上式のからわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。
【０１７３】
すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。
【０１７４】
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１７５】
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。
【０１７６】
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。
【０１７７】
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０１７８】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
【０１７９】
【数５】
【０１８０】
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
【０１８１】
Ｄが増加する（すなわち、ゲート電圧が高くなる）と式Ｅの第２項が増加するため、移動度μ１は低下することがわかる。
【０１８２】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果Ｅを図１１に示す。
【０１８３】
なお、計算にはシノプシス社製のソフトであるＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０１８４】
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
【０１８５】
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０１８６】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
【０１８７】
また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０１８８】
計算結果Ｅで示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
【０１８９】
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０１９０】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
【０１９１】
なお、計算に用いたトランジスタは酸化物半導体層に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
【０１９２】
一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。
【０１９３】
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
【０１９４】
また、ゲート電極の側壁にサイドウォールを有する。
【０１９５】
サイドウォールと重なる半導体領域をオフセット領域として計算した。
【０１９６】
計算にはシノプシス社製のソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０１９７】
図１２は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
【０１９８】
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１９９】
図１２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０２００】
図１２（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０２０１】
図１２（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０２０２】
ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
【０２０３】
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０２０４】
図１３は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
【０２０５】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２０６】
図１３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０２０７】
図１３（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０２０８】
図１３（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０２０９】
図１４は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
【０２１０】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２１１】
図１４（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０２１２】
図１４（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０２１３】
図１４（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０２１４】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２１５】
なお、移動度μのピークは、図１２では８０ｃｍ２／Ｖｓ程度であるが、図１３では６０ｃｍ２／Ｖｓ程度、図１４では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。
【０２１６】
また、オフ電流も同様な傾向がある。
【０２１７】
一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０２１８】
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２１９】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【実施例１】
【０２２０】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０２２１】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０２２２】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０２２３】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０２２４】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０２２５】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０２２６】
以下Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
【０２２７】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０２２８】
次に、酸化物半導体層を島状になるようにエッチング加工した。
【０２２９】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
【０２３０】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁膜とした。
【０２３１】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０２３２】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０２３３】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
【０２３４】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０２３５】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０２３６】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０２３７】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０２３８】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０２３９】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０２４０】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０２４１】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０２４２】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０２４３】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０２４４】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０２４５】
（サンプルＡ〜Ｃのトランジスタの特性）
図１５（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０２４６】
図１５（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０２４７】
図１５（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０２４８】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０２４９】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０２５０】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０２５１】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０２５２】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０２５３】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０２５４】
また、図１５（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０２５５】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０２５６】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０２５７】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０２５８】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０２５９】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）とに対してゲートＢＴストレス試験を行った。
【０２６０】
まず、基板温度を２５℃とし、ドレイン電圧（Ｖｄ）を１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性（ゲート電圧―ドレイン電流特性）の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０２６１】
次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。
【０２６２】
次に、ゲート電圧（Ｖｇ）を２０Ｖ印加し、そのまま１時間保持した。
【０２６３】
次に、Ｖｇを０Ｖとした。
【０２６４】
次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０２６５】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０２６６】
一方、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０２６７】
次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。
【０２６８】
次に、Ｖｇを−２０Ｖ印加し、そのまま１時間保持した。
【０２６９】
次に、Ｖｇを０Ｖとした。
【０２７０】
次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０２７１】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０２７２】
図１６（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図１６（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０２７３】
図１７（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図１７（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０２７４】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図１６（Ａ）及び図１７（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０２７５】
特に、図１６（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０２７６】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０２７７】
図１８はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０２７８】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２７９】
なお、図１８ではチャネル幅１μｍの場合における電流量を図示している。
【０２８０】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０２８１】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
【０２８２】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０２８３】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【符号の説明】
【０２８４】
１００ 基板
１３０ 電極
１４０ 半導体層
１７０ コンタクトプラグ
１８０ コンタクトプラグ
１９０ 容量線
２１０ 第１の絶縁層
２２０ 第２の絶縁層
２３０ 第３の絶縁層
２４０ 第４の絶縁層
２５０ 第５の絶縁層
２６０ 第６の絶縁層
３００ 容量素子
４００ 単結晶半導体基板
４２０ 駆動回路部
４４０ メモリセル部
１２０ａ ビット線
１２０ｂ ビット線
１３０ａ 導電膜
１６０ａ ワード線
１６０ｂ ワード線
１６０ｃ ワード線
１６０ｄ ワード線
【特許請求の範囲】
【請求項１】
ビット線と、
容量素子と、
前記ビット線上に設けられた溝部を有する第１の絶縁層と、
一部が前記溝部の底部でビット線と電気的に接続し、他の一部が前記第１の絶縁層の上面で前記容量素子の一方の電極と電気的に接する半導体層と、
前記半導体層と接する第２の絶縁層と、
前記第２の絶縁層と接するワード線と、
を有することを特徴とするメモリ装置。
【請求項２】
請求項１において、前記溝部の深さは、前記溝部の幅の２倍以上２０倍以下であることを特徴とするメモリ装置。
【請求項３】
請求項１または２において、前記半導体層は、バンドギャップが２．５ｅＶ以上４ｅＶ以下の材料から構成されることを特徴とするメモリ装置。
【請求項４】
請求項３において、前記半導体層は、酸化物半導体から構成されることを特徴とするメモリ装置。
【請求項５】
請求項１乃至４のいずれか一項において、前記ビット線の下側に駆動回路を設けることを特徴とするメモリ装置。
【請求項６】
請求項１乃至５のいずれか一項において、前記ビット線と前記半導体層が導電層を介して電気的に接続されていることを特徴とするメモリ装置。
【請求項７】
請求項１乃至６のいずれか一項において、前記半導体層の他の一部と前記容量素子の一方の電極が導電層を介して電気的に接続されていることを特徴とするメモリ装置。
【請求項１】
ビット線と、
容量素子と、
前記ビット線上に設けられた溝部を有する第１の絶縁層と、
一部が前記溝部の底部でビット線と電気的に接続し、他の一部が前記第１の絶縁層の上面で前記容量素子の一方の電極と電気的に接する半導体層と、
前記半導体層と接する第２の絶縁層と、
前記第２の絶縁層と接するワード線と、
を有することを特徴とするメモリ装置。
【請求項２】
請求項１において、前記溝部の深さは、前記溝部の幅の２倍以上２０倍以下であることを特徴とするメモリ装置。
【請求項３】
請求項１または２において、前記半導体層は、バンドギャップが２．５ｅＶ以上４ｅＶ以下の材料から構成されることを特徴とするメモリ装置。
【請求項４】
請求項３において、前記半導体層は、酸化物半導体から構成されることを特徴とするメモリ装置。
【請求項５】
請求項１乃至４のいずれか一項において、前記ビット線の下側に駆動回路を設けることを特徴とするメモリ装置。
【請求項６】
請求項１乃至５のいずれか一項において、前記ビット線と前記半導体層が導電層を介して電気的に接続されていることを特徴とするメモリ装置。
【請求項７】
請求項１乃至６のいずれか一項において、前記半導体層の他の一部と前記容量素子の一方の電極が導電層を介して電気的に接続されていることを特徴とするメモリ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図９】
【図１０】
【公開番号】特開２０１２−２５６８５２（Ｐ２０１２−２５６８５２Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−７３５９６（Ｐ２０１２−７３５９６）
【出願日】平成２４年３月２８日（２０１２．３．２８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２４年３月２８日（２０１２．３．２８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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