位相ロックループ回路
【課題】電圧制御発振回路の入力部でのリークに起因する定常位相誤差を防止できる位相ロックループ回路を提供する。
【解決手段】リファレンスクロック信号とフィードバッククロック信号の位相差を検出する位相比較回路と、検出された位相差に応じた電流を第１の容量に出力するチャージポンプ回路と、第１の容量に蓄積されている電荷に基づく制御電圧に応じた発振周波数の出力クロック信号を生成する電圧制御発振回路とを有する位相ロックループ回路にて、チャージポンプ回路による第１の容量への電流の出力完了後の第１の時刻に第１の電圧を保持し、保持された第１の電圧に基づき電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成し、生成された電流に応じた補正電流をカレントミラー回路を介して第１の容量に出力するようにして、リーク電流による制御電圧の変動を抑制する。
【解決手段】リファレンスクロック信号とフィードバッククロック信号の位相差を検出する位相比較回路と、検出された位相差に応じた電流を第１の容量に出力するチャージポンプ回路と、第１の容量に蓄積されている電荷に基づく制御電圧に応じた発振周波数の出力クロック信号を生成する電圧制御発振回路とを有する位相ロックループ回路にて、チャージポンプ回路による第１の容量への電流の出力完了後の第１の時刻に第１の電圧を保持し、保持された第１の電圧に基づき電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成し、生成された電流に応じた補正電流をカレントミラー回路を介して第１の容量に出力するようにして、リーク電流による制御電圧の変動を抑制する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相ロックループ（ＰＬＬ：Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、クロック周波数の逓倍やＬＳＩ（Large-scale Integrated Circuit）内部のクロック信号のスキュー（Skew）調整等を行う機能を有しており、近年のＬＳＩの高速化及び大規模化を実現させるために必須の回路（マクロ）として提供されている。
【０００３】
そのような市場動向に伴い、ＰＬＬ回路が半導体チップに搭載されるのが当然となってきた。半導体チップの低電圧化、微細化に伴い、ＰＬＬ回路を構成するトランジスタも低電圧化、微細化が進められていることは認知されてきた。しかし、近年、微細化により、アナログ回路のアナログ的動作として無視できていたトランジスタのリークによる特性劣化量が無視できないほど大きくなり、定常位相誤差を悪化させる大きな要因の１つとなってきた。
【０００４】
図８は、ＰＬＬ回路の構成例を示す図であり、図９及び図１０は、図８に示すＰＬＬ回路の動作例を示すタイミングチャートである。ＰＬＬ回路は、位相比較回路（ＰＦＤ）２０１、チャージポンプ回路（ＣＰ）２０２、ローパスフィルタ（ＬＰＦ）２０３、電圧制御発振回路（ＶＣＯ）２０４、及び分周器（ＤＩＶ）２０５を有する。電圧制御発振回路２０４は、発振器（ＯＳＣ）２０６及び入力トランジスタ２０７を有する。
【０００５】
位相比較回路２０１は、リファレンスクロック信号ＲＥＦＣＬＫの立ち上がり（又は立ち下がり）とフィードバッククロック信号ＦＢＣＬＫの立ち上がり（又は立ち下がり）の位相を比較する。位相比較回路２０１は、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相差を制御信号ＵＰＢ及びＤＮとしてチャージポンプ回路２０２へ出力する。フィードバッククロック信号ＦＢＣＬＫがリファレンスクロック信号ＲＥＦＣＬＫに対して遅れているときには制御信号ＵＰＢ及びＤＮがローレベルになる。また、フィードバッククロック信号ＦＢＣＬＫがリファレンスクロック信号ＲＥＦＣＬＫに対して進んでいるときには制御信号ＵＰＢ及びＤＮがハイレベルになる。
【０００６】
チャージポンプ回路２０２は、制御信号ＵＰＢ及びＤＮに応じた電荷をローパスフィルタ２０３内の容量に対して注入又は抜くことで、制御電圧ＶＣＮＴを制御する。制御信号ＵＰＢ及びＤＮがローレベルになると、ローパスフィルタ２０３内の容量は電源電圧に接続され、制御電圧ＶＣＮＴが上昇する。また、制御信号ＵＰＢ及びＤＮがハイレベルになると、ローパスフィルタ２０３内の容量は基準電位に接続され、制御電圧ＶＣＮＴが低下する。電圧制御発振回路２０４は、制御電圧ＶＣＮＴに応じた発振周波数の出力クロック信号ＣＫＯを出力する。制御電圧ＶＣＮＴが上昇すると出力クロック信号ＣＫＯの周波数は高くなり、制御電圧ＶＣＮＴが低下すると出力クロック信号ＣＫＯの周波数は低くなる。分周器２０５は、出力クロック信号ＣＫＯをＮ分周し、フィードバッククロック信号ＦＢＣＬＫを出力する。出力クロック信号ＣＫＯは、リファレンスクロック信号ＲＥＦＣＬＫに対してＮ倍高い周波数として出力される。
【０００７】
さらに詳しく動作を説明すると、リファレンスクロック信号ＲＥＦＣＬＫよりフィードバッククロック信号ＦＢＣＬＫの位相が進んでいる場合には、出力クロック信号ＣＫＯの周波数が高すぎると認識させて、出力クロック信号ＣＫＯの周波数を下げる動作を行う。そのため、位相比較回路２０１は制御信号ＵＰＢ及びＤＮをハイレベルにし、チャージポンプ回路２０２はローパスフィルタ２０３内の容量に蓄積されている電荷を抜くことで、制御電圧ＶＣＮＴを下げる。また、反対に、リファレンスクロック信号ＲＥＦＣＬＫよりフィードバッククロック信号ＦＢＣＬＫの位相が遅れている場合には、出力クロック信号ＣＫＯの周波数が低すぎると認識させて、出力クロック信号ＣＫＯの周波数を上げる動作を行う。そのため、位相比較回路２０１は制御信号ＵＰＢ及びＤＮをローレベルにし、チャージポンプ回路２０２はローパスフィルタ２０３内の容量に電荷を注入することで、制御電圧ＶＣＮＴを上げる。このようにＰＬＬ回路は、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相を合わせるように制御電圧ＶＣＮＴを変化させることによって、出力クロック信号ＣＫＯの周波数を調整しターゲット周波数でロックする。
【０００８】
なお、図８のＰＬＬ回路において、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間は、チャージポンプ回路２０２からローパスフィルタ２０３内の容量への電荷の授受は行われない。すなわち、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間、チャージポンプ回路２０２の出力及び電圧制御発振回路２０４の入力はともにハイインピーダンスとなり、ローパスフィルタ２０３内の容量に蓄積されている電荷は保持される。その結果、図９に示すように制御電圧ＶＣＮＴは一定値を保ち、出力クロック信号ＣＫＯの周波数も一定値を保つ。
【０００９】
しかし、近年のトランジスタの微細化の影響により、電圧制御発振回路２０４の入力部でハイインピーダンスをとらなくなってきており、いわゆるゲートリーク電流が発生する。そのため、ローパスフィルタ２０３内の容量に蓄積されている電荷が電圧制御発振回路２０４の入力部から抜けてしまう（又は電圧制御発振回路２０４の入力部から電荷が注入されてしまう）。その結果、図１０に示すように、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの期間において、制御電圧ＶＣＮＴを一定値に保てなくなり、制御電圧ＶＣＮＴが低下してしまい、出力クロック信号ＣＫＯの周波数も低下してしまう。
【００１０】
前述のように制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間、制御電圧ＶＣＮＴを一定値に維持できないため、位相が合うように制御電圧ＶＣＮＴを調整しても、次に位相比較するときに制御電圧ＶＣＮＴが調整した値からずれてしまう。そのため、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫにおいて、定常的な位相差（定常位相誤差）φが発生する。さらに、この位相差（定常位相誤差）φをなくすように位相比較回路２０１がクロック信号の立ち上がり毎に制御電圧ＶＣＮＴを制御するため、クロック信号の立ち上がり毎に出力クロック信号ＣＫＯにスプリアス（周波数ずれ）が発生する。
【００１１】
下記特許文献１には、ローパスフィルタにリーク電流のあるゲート酸化膜の薄いＭＯＳトランジスタを容量として用いるために、ローパスフィルタにおけるリーク電流を補償するリーク電流補償回路を備えたＰＬＬ回路が提案されている。また、下記特許文献２には、ローパスフィルタにおけるリーク電流を補償するＰＬＬ回路が提案されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−１８４７７８号公報
【特許文献２】特開２００８−１４７８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、電圧制御発振回路の入力部でのリークに起因する定常位相誤差を防止することができる位相ロックループ回路を提供することにある。
【課題を解決するための手段】
【００１４】
位相ロックループ回路の一態様は、リファレンスクロック信号とフィードバッククロック信号の位相差を検出する位相比較回路と、第１の電圧を保持する第１の容量と、検出された位相差に応じた電流を第１の容量に出力するチャージポンプ回路と、第１の容量の第１の電圧に応じた発振周波数の出力クロック信号を生成し、出力クロック信号又はそれに応じた信号をフィードバッククロック信号として位相比較回路に出力する電圧制御発振回路とを有する。さらに、チャージポンプ回路による第１の容量への電流の出力完了後の第１の時刻に第１の電圧を保持し、第１の時刻に保持された第１の電圧に基づく制御情報を出力する補正制御回路と、補正制御回路からの制御情報に基づいて、電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成する電流生成回路と、生成された電流に応じた補正電流を第１の容量に出力するカレントミラー回路とを有する。
【発明の効果】
【００１５】
本発明によれば、補正制御回路及び電流生成回路により位相ロックループ回路が有する電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成し、それに応じた補正電流をカレントミラー回路を介して第１の容量に出力する。これにより、電圧制御発振回路の入力部でのリーク電流により第１の電圧が変動することを抑制することができ、定常位相誤差を防止することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態によるＰＬＬ回路の構成例を示す図である。
【図２】図１に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図３】本発明の第２の実施形態によるＰＬＬ回路の構成例を示す図である。
【図４】図３に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図５】本発明の第５の実施形態によるＰＬＬ回路の構成例を示す図である。
【図６】本発明の第６の実施形態によるＰＬＬ回路の構成例を示す図である。
【図７】本発明の実施形態におけるＰＬＬ回路の構成例を示す図である。
【図８】ＰＬＬ回路の構成例を示す図である。
【図９】図８に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図１０】図８に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図１１】本発明の第３の実施形態によるＰＬＬ回路の構成例を示す図である。
【図１２】図１１に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図１３】本発明の第４の実施形態によるＰＬＬ回路の構成例を示す図である。
【図１４】図１３に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図１５】本発明の第５の実施形態によるＰＬＬ回路の他の構成例を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態を図面に基づいて説明する。
【００１８】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態による位相ロックループ（ＰＬＬ）回路の構成例を示す図である。また、図２は、図１に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【００１９】
図１に示すように、ＰＬＬ回路は、位相比較回路（ＰＦＤ）１、チャージポンプ回路（ＣＰ）２、ローパスフィルタ（ＬＰＦ）３、電圧制御発振回路（ＶＣＯ）４Ａ、及び分周器（ＤＩＶ）５を有する。また、ＰＬＬ回路は、補正制御回路（ＣＴＬ）６Ａ、ゲート容量７Ａ、及びカレントミラー回路（ＣＭ）８Ａを有する。
【００２０】
チャージポンプ回路２は、スイッチ１１、１４及び定電流源１２、１３を有する。スイッチ１１及び定電流源１２の直列接続回路は、正の電源電圧及び制御電圧ＶＣＮＴＡのノード間に接続され、定電流源１３及びスイッチ１４の直列接続回路は、制御電圧ＶＣＮＴＡのノード及び基準電位（例えばグランド電位）間に接続される。ローパスフィルタ３は、抵抗１５及び容量１６、１７を有する。抵抗１５及び容量１６の直列接続回路は、制御電圧ＶＣＮＴＡのノード及び基準電位間に接続され、容量１７は、制御電圧ＶＣＮＴＡのノード及び基準電位間に接続される。電圧制御発振回路４Ａは、発振器（ＯＳＣ）１８及び入力トランジスタ１９を有する。入力トランジスタ１９は、ｎチャネルＭＯＳ電界効果トランジスタであり、ゲートが制御電圧ＶＣＮＴＡのノードに接続され、ソースが基準電位に接続され、ドレインが発振器１８に接続される。
【００２１】
位相比較回路１は、リファレンスクロック信号ＲＥＦＣＬＫの立ち上がり（又は立ち下がり）とフィードバッククロック信号ＦＢＣＬＫの立ち上がり（又は立ち下がり）の位相を比較する。位相比較回路１は、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相差を制御信号ＵＰＢ及びＤＮとしてチャージポンプ回路２へ出力する。フィードバッククロック信号ＦＢＣＬＫがリファレンスクロック信号ＲＥＦＣＬＫに対して遅れているときには、制御信号ＵＰＢ及びＤＮがローレベルになる。また、フィードバッククロック信号ＦＢＣＬＫがリファレンスクロック信号ＲＥＦＣＬＫに対して進んでいるときには、制御信号ＵＰＢ及びＤＮがハイレベルになる。ここで、制御信号ＵＰＢはネゲートされているときにハイレベルの信号であり、制御信号ＤＮはネゲートされているときにローレベルの信号である。制御信号ＵＰＢ及びＤＮのパルス幅（アサートされる期間の長さ）は、フィードバッククロック信号ＦＢＣＬＫ及びリファレンスクロック信号ＲＥＦＣＬＫの位相差が大きいほど広くなる。
【００２２】
チャージポンプ回路２は、制御信号ＵＰＢ及びＤＮに応じた電流をローパスフィルタ３に対して出力し、制御信号ＵＰＢ及びＤＮに応じた電荷をローパスフィルタ３内の容量１６及び１７に対して注入又は抜くことで制御電圧ＶＣＮＴＡを制御する。スイッチ１１は、制御信号ＵＰＢがローレベルになるとオンし（導通状態）、制御信号ＵＰＢがハイレベルとなるとオフする（非導通状態）。スイッチ１４は、制御信号ＤＮがハイレベルになるとオンし（導通状態）、制御信号ＤＮがローレベルとなるとオフする（非導通状態）。制御信号ＵＰＢ及びＤＮがローレベルになると、ローパスフィルタ３内の容量１６及び１７は正の電源電圧に接続されて電荷が注入され、制御電圧ＶＣＮＴＡが上昇する。また、制御信号ＵＰＢ及びＤＮがハイレベルになると、ローパスフィルタ３内の容量１６及び１７は基準電位に接続されて電荷が引き抜かれ、制御電圧ＶＣＮＴＡが低下する。なお、フィードバッククロック信号ＦＢＣＬＫ及びリファレンスクロック信号ＲＥＦＣＬＫの立ち上がり（又は立ち下がり）位相が同じときには、狭パルス幅で制御信号ＵＰＢがローレベル、制御信号ＤＮがハイレベルになり、制御電圧ＶＣＮＴＡは変化しない。
【００２３】
電圧制御発振回路４Ａは、制御電圧ＶＣＮＴＡに応じた発振周波数の出力クロック信号ＣＫＯを出力する。制御電圧ＶＣＮＴＡが上昇すると出力クロック信号ＣＫＯの周波数は高くなり、制御電圧ＶＣＮＴＡが低下すると出力クロック信号ＣＫＯの周波数は低くなる。分周器５は、出力クロック信号ＣＫＯをＮ分周（Ｎは自然数）し、フィードバッククロック信号ＦＢＣＬＫを出力する。出力クロック信号ＣＫＯは、リファレンスクロック信号ＲＥＦＣＬＫに対してＮ倍高い周波数として出力される。
【００２４】
第１の実施形態におけるＰＬＬ回路の基本動作について説明する。
リファレンスクロック信号ＲＥＦＣＬＫよりフィードバッククロック信号ＦＢＣＬＫの位相が進んでいる場合には、制御信号ＵＰＢ及びＤＮがハイレベルになり、チャージポンプ回路２内のスイッチ１１がオフし、スイッチ１４がオンする。これにより、ローパスフィルタ３内の容量１６及び１７が基準電位に接続されて、容量１６及び１７に蓄積されている電荷が引き抜かれ、制御電圧ＶＣＮＴＡは低下する。電圧制御発振回路４Ａは、制御電圧ＶＣＮＴＡが低下すると出力クロック信号ＣＫＯの発振周波数を下げる。その結果、リファレンスクロック信号ＲＥＦＣＬＫに対してフィードバッククロック信号ＦＢＣＬＫは位相の進み量が小さくなり、やがて両者の位相差が０になる。
【００２５】
逆に、リファレンスクロック信号ＲＥＦＣＬＫよりフィードバッククロック信号ＦＢＣＬＫの位相が遅れている場合には、制御信号ＵＰＢ及びＤＮがローレベルになり、チャージポンプ回路２内のスイッチ１１がオンし、スイッチ１４がオフする。これにより、ローパスフィルタ３内の容量１６及び１７が電源電圧に接続されて、容量１６及び１７に電荷が注入され、制御電圧ＶＣＮＴＡは上昇する。電圧制御発振回路４Ａは、制御電圧ＶＣＮＴＡが上昇すると出力クロック信号ＣＫＯの発振周波数を上げる。その結果、リファレンスクロック信号ＲＥＦＣＬＫに対してフィードバッククロック信号ＦＢＣＬＫは位相の遅れ量が小さくなり、やがて両者の位相差が０になる。
【００２６】
ここで、制御電圧ＶＣＮＴＡのノードは、電圧制御発振回路４Ａの入力端子（入力トランジスタ１９のゲート）に接続されている。前述したように、近年のトランジスタの微細化の影響により、電圧制御発振回路４Ａの入力部は完全なハイインピーダンスにはならず、入力トランジスタ１９のゲートリーク電流ＩＡが発生する。そのため、チャージポンプ回路２内のスイッチ１１、１４がともにオフであっても、ローパスフィルタ３内の容量１６及び１７に蓄積されている電荷が電圧制御発振回路４Ａの入力部を介して抜けてしまう。その結果、何ら改善策を施さなければ、電圧制御発振回路４Ａへ入力される制御電圧は、図２において破線で示した制御電圧ＶＣＮＴＡ’のように一定値にならず、低下してしまう。
【００２７】
本実施形態では、補正制御回路６Ａ、ゲート容量７Ａ、及びカレントミラー回路８Ａにより、電圧制御発振回路４Ａの入力部のリークによる制御電圧の変化を補正し電圧制御発振回路４Ａへ入力される制御電圧を一定値に保つ。
【００２８】
補正制御回路６Ａは、２入力の論理積演算回路（ＡＮＤ回路）２１、３３Ａ、インバータ２２、２９、カウンタ（ＣＮＴＲ）２３、アンプ２４、３０、３１、３２、スイッチ２５、２６、及び容量２７、２８を有する。ＡＮＤ回路２１は、一方の入力端に制御信号ＵＰＢが入力され、他方の入力端にインバータ２２を介して制御信号ＤＮが入力され、出力端から信号ＰＤＢＡを出力する。この信号ＰＤＢＡに応じて、カウンタ２３及びアンプ２４、３０、３１、３２が動作する。本実施形態では、信号ＰＤＢＡがハイレベルのときにカウンタ２３及びアンプ２４、３０、３１、３２が動作状態となり、信号ＰＤＢＡがローレベルのときにカウンタ２３及びアンプ２４、３０、３１、３２が停止（非動作）状態となる。
【００２９】
カウンタ２３は、出力クロック信号ＣＫＯが入力され、出力クロック信号ＣＫＯのパルス数をカウントする。カウンタ２３は、動作開始時において出力がローレベルであり、カウントしたパルス数が所定数に達すると出力をパルス状にハイレベルにする。カウンタ２３の出力は、信号ＳＷＡとしてスイッチ２５に出力されるとともに、インバータ２９を介して信号ＳＷＢとしてスイッチ２６及びＡＮＤ回路３３Ａに出力される。なお、カウンタ２３は、動作開始時において出力をハイレベルとし、カウントしたパルス数が所定数に達すると出力をハイレベルからローレベルに変化させるようにしても良い。
【００３０】
アンプ２４は、一方の入力端が制御電圧ＶＣＮＴＡのノードに接続され、他方の入力端が自らの出力端に接続される。また、アンプ２４の出力端が、スイッチ２５を介して、一方の電極が基準電位に接続された容量２７の他方の電極、及びアンプ３０の一方の入力端に接続される。同様に、アンプ２４の出力端が、スイッチ２６を介して、一方の電極が基準電位に接続された容量２８の他方の電極、及びアンプ３１の一方の入力端に接続される。スイッチ２５は、信号ＳＷＡによってオン／オフ制御され、信号ＳＷＡがハイレベルになるとオンし（導通状態）、信号ＳＷＡがローレベルとなるとオフする（非導通状態）。スイッチ２６は、信号ＳＷＢによってオン／オフ制御され、信号ＳＷＢがハイレベルになるとオンし（導通状態）、信号ＳＷＢがローレベルとなるとオフする（非導通状態）。
【００３１】
アンプ３０は、出力端及び他方の入力端が電圧ＶＴＡＲＧのノードに接続される。アンプ３１は、出力端及び他方の入力端が電圧ＶＣＮＴＢのノードに接続される。アンプ３２は、一方の入力端が電圧ＶＴＡＲＧのノードに接続され、他方の入力端が電圧ＶＣＮＴＢのノードに接続される。ＡＮＤ回路３３Ａは、一方の入力端に信号ＰＤＢＡが入力され、他方の入力端に信号ＳＷＢが入力され、出力端から信号ＰＤＢＢを出力する。
【００３２】
ゲート容量７Ａは、電圧制御発振回路４Ａ内の入力トランジスタ１９のゲートサイズと同じサイズのゲート容量であり、入力トランジスタ１９と同じサイズのｎチャネルトランジスタを用いて構成される。ゲート容量７Ａは、ゲートが補正制御回路６Ａのアンプ３２の出力端に接続され、ソース及びドレインが基準電位に接続される。
【００３３】
カレントミラー回路８Ａは、ｐチャネルＭＯＳ電界効果トランジスタ３４、３５、３６を有する。ｐチャネルトランジスタ３４は、ソースが正の電源電圧に接続され、ゲート及びドレインが補正制御回路６Ａのアンプ３２の出力端とゲート容量７Ａのゲートとの相互接続点に接続される。ｐチャネルトランジスタ３５は、ｐチャネルトランジスタ３４と同じサイズのトランジスタであり、ソースが正の電源電圧に接続され、ドレインが制御電圧ＶＣＮＴＡのノードに接続される。また、ｐチャネルトランジスタ３５は、ゲートがノードＶＣＮＴＦＢを介してｐチャネルトランジスタ３４のゲートに接続される。ｐチャネルトランジスタ３６は、ソースが正の電源電圧に接続され、ドレインがノードＶＣＮＴＦＢに接続される。また、ｐチャネルトランジスタ３６のゲートには、信号ＰＤＢＢが供給される。すなわち、カレントミラー回路８Ａは、ｐチャネルトランジスタ３４を入力側トランジスタとし、ｐチャネルトランジスタ３５を出力側トランジスタとし、ｐチャネルトランジスタ３６をリセット用（動作制御用）トランジスタとしたカレントミラー回路である。カレントミラー回路８Ａは、信号ＰＤＢＢがハイレベルのときに動作状態となり、信号ＰＤＢＢがローレベルのときにリセット状態となる。
【００３４】
第１の実施形態によるＰＬＬ回路において、電圧制御発振回路４Ａへ入力される制御電圧を一定値に保つための補正制御回路６Ａ、ゲート容量７Ａ、及びカレントミラー回路８Ａによる動作について説明する。
【００３５】
図２に示すように、位相比較回路１での比較結果に基づいて制御信号ＵＰＢ及びＤＮの少なくとも一方がアサートされているとき、補正制御回路６ＡのＡＮＤ回路２１及び３３Ａからそれぞれ出力される信号ＰＤＢＡ及びＰＤＢＢはローレベルとなる。このとき、補正制御回路６Ａのカウンタ２３及びアンプ２４、３０、３１、３２は停止状態である。また、カレントミラー回路８Ａのｐチャネルトランジスタ３６がオンであり（導通状態）、カレントミラー回路８Ａはリセット状態となる。
【００３６】
制御信号ＵＰＢ及びＤＮがともにネゲートされる、すなわちチャージポンプ回路２内のスイッチ１１、１４がともにオフにされると、補正制御回路６ＡのＡＮＤ回路２１から出力される信号ＰＤＢＡがハイレベルとなる。これにより、補正制御回路６Ａのカウンタ２３及びアンプ２４、３０、３１、３２が動作を開始し、カウンタ２３は、電圧制御発振回路４Ａより出力される出力クロック信号ＣＫＯのパルス数をカウントする。カウントしたパルス数が所定数に達しカウンタ２３が出力をパルス状にハイレベルにすると、信号ＳＷＡがハイレベルとなる。これにより、スイッチ２５がオンし、そのときの制御電圧ＶＣＮＴＡが容量２７に記憶（保持）される。この容量２７に保持された制御電圧ＶＣＮＴＡが電圧ＶＴＡＲＧとされる。
【００３７】
その後、カウンタ２３の出力がローレベルとなることで、信号ＳＷＡがローレベルになり、信号ＳＷＢがハイレベルとなる。これにより、スイッチ２５がオフすると同時にスイッチ２６がオンし、制御電圧ＶＣＮＴＡがスイッチ２６及びアンプ３１を介してアンプ３２に電圧ＶＣＮＴＢとして供給される。また、補正制御回路６ＡのＡＮＤ回路３３Ａから出力される信号ＰＤＢＢがローレベルからハイレベルに変化し、カレントミラー回路８Ａは、リセット状態が解除され動作状態となる。
【００３８】
このようにして、容量２７に保持された制御電圧ＶＣＮＴＡである電圧ＶＴＡＲＧと時間経過後の制御電圧ＶＣＮＴＡである電圧ＶＣＮＴＢとがアンプ３２で随時比較される。そして、比較結果に基づき電圧ＶＣＮＴＢが電圧ＶＴＡＲＧと等しくなるように補正制御回路６Ａが制御をかけることで、ゲート容量７Ａにおけるゲートリーク電流ＩＢが、入力トランジスタ１９におけるゲートリーク電流ＩＡと等しくなる。また、カレントミラー回路８Ａの入力側のｐチャネルトランジスタ３４における入力電流と、出力側のｐチャネルトランジスタ３５における出力電流ＩＣは等しいので、ゲートリーク電流ＩＢと出力電流ＩＣは等しい。したがって、電圧ＶＣＮＴＢが電圧ＶＴＡＲＧと等しくなるように制御することで、制御電圧ＶＣＮＴＡのノードにおいて流れ出すゲートリーク電流ＩＡと流れ込む電流（補正電流）ＩＣは等しくなり、ゲートリーク電流ＩＡにより抜けた量の電荷が電流ＩＣにより供給される。その結果、制御電圧ＶＣＮＴＡは、図２に示したように、チャージポンプ回路２内のスイッチ１１、１４がともにオフのときには、一定値を保つことができる。なお、この制御は、分周器５の出力の位相比較回路１への入力毎に繰り返し実行される。
【００３９】
本実施形態によれば、電圧制御発振回路４Ａ内の入力トランジスタ１９におけるゲートリーク電流による電圧変化を抑制するための電流を、補正制御回路６Ａ及びゲート容量７Ａを用いて生成しカレントミラー回路８Ａを介して制御電圧ＶＣＮＴＡのノードに流す。これにより、制御電圧ＶＣＮＴＡのノードに対して、入力トランジスタ１９におけるゲートリーク電流により抜けた量と同じ量の電荷を供給することができ、電圧制御発振回路４Ａの入力部における電荷漏れによる制御電圧ＶＣＮＴＡの低下を防止することができる。したがって、電圧制御発振回路４Ａの入力部でのリークによる制御電圧ＶＣＮＴＡの変動を抑制することができ、定常位相誤差を防止することができる。また、定常位相誤差を防止することにより、電圧制御発振回路４Ａの出力クロック信号ＣＫＯに発生するスプリアス（周波数ずれ）を抑制することができる。
【００４０】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図３は、第２の実施形態によるＰＬＬ回路の構成例を示す図である。また、図４は、図３に示すＰＬＬ回路の動作例を示すタイミングチャートである。図３において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００４１】
図３に示すように、ＰＬＬ回路は、位相比較回路（ＰＦＤ）１、チャージポンプ回路（ＣＰ）２、ローパスフィルタ（ＬＰＦ）３、電圧制御発振回路（ＶＣＯ）４Ｂ、及び分周器（ＤＩＶ）５を有する。また、ＰＬＬ回路は、補正制御回路（ＣＴＬ）６Ｂ、ゲート容量７Ｂ、及びカレントミラー回路（ＣＭ）８Ｂを有する。
【００４２】
ローパスフィルタ３において、抵抗１５及び容量１６の直列接続回路は、正の電源電圧及び制御電圧ＶＣＮＴＡのノード間に接続され、容量１７は、正の電源電圧及び制御電圧ＶＣＮＴＡのノード間に接続される。電圧制御発振回路４Ｂは、発振器（ＯＳＣ）１８及び入力トランジスタ４１を有する。入力トランジスタ４１は、ｐチャネルＭＯＳ電界効果トランジスタであり、ゲートが制御電圧ＶＣＮＴＡのノードに接続され、ソースが正の電源電圧に接続され、ドレインが発振器１８に接続される。なお、第２の実施形態におけるＰＬＬ回路の基本動作は、第１の実施形態におけるＰＬＬ回路の基本動作と同様である。
【００４３】
第２の実施形態では、補正制御回路６Ｂ、ゲート容量７Ｂ、及びカレントミラー回路８Ｂにより、電圧制御発振回路４Ｂの入力部のリークによる制御電圧の変化を補正し電圧制御発振回路４Ｂへ入力される制御電圧を一定値に保つ。
【００４４】
補正制御回路６Ｂは、ＡＮＤ回路２１、インバータ２２、２９、カウンタ（ＣＮＴＲ）２３、アンプ２４、３０、３１、３２、スイッチ２５、２６、容量２７、２８、及び２入力の否定論理積演算回路（ＮＡＮＤ回路）３３Ｂを有する。補正制御回路６Ｂでは、容量２７は、一方の電極が正の電源電圧に接続され、他方の電極がスイッチ２５を介してアンプ２４の出力端に接続される。同様に、容量２８は、一方の電極が正の電源電圧に接続され、他方の電極がスイッチ２６を介してアンプ２４の出力端に接続される。ＮＡＮＤ回路３３Ｂは、一方の入力端に信号ＰＤＢＡが入力され、他方の入力端に信号ＳＷＢが入力され、出力端から信号ＰＤＢＢを出力する。
【００４５】
ゲート容量７Ｂは、電圧制御発振回路４Ｂ内の入力トランジスタ４１のゲートサイズと同じサイズのゲート容量であり、入力トランジスタ４１と同じサイズのｐチャネルトランジスタを用いて構成される。ゲート容量７Ｂは、ゲートが補正制御回路６Ｂのアンプ３２の出力端に接続され、ソース及びドレインが正の電源電圧に接続される。
【００４６】
カレントミラー回路８Ｂは、ｎチャネルＭＯＳ電界効果トランジスタ４２、４３、４４を有する。ｎチャネルトランジスタ４２は、ソースが基準電位に接続され、ゲート及びドレインが補正制御回路６Ｂのアンプ３２の出力端とゲート容量７Ｂのゲートとの相互接続点に接続される。ｎチャネルトランジスタ４３は、ｎチャネルトランジスタ４２と同じサイズのトランジスタである。ｎチャネルトランジスタ４３は、ソースが基準電位に接続され、ドレインが制御電圧ＶＣＮＴＡのノードに接続され、ゲートがノードＶＣＮＴＦＢを介してｎチャネルトランジスタ４２のゲートに接続される。ｎチャネルトランジスタ４４は、ソースが基準電位に接続され、ドレインがノードＶＣＮＴＦＢに接続される。また、ｎチャネルトランジスタ４４のゲートには、信号ＰＤＢＢが供給される。すなわち、カレントミラー回路８Ｂは、ｎチャネルトランジスタ４２を入力側トランジスタとし、ｎチャネルトランジスタ４３を出力側トランジスタとし、ｎチャネルトランジスタ４４をリセット用（動作制御用）トランジスタとしたカレントミラー回路である。カレントミラー回路８Ｂは、信号ＰＤＢＢがローレベルのときに動作状態となり、信号ＰＤＢＢがハイレベルのときにリセット状態となる。
【００４７】
第２の実施形態によるＰＬＬ回路において、電圧制御発振回路４Ｂへ入力される制御電圧を一定値に保つための補正制御回路６Ｂ、ゲート容量７Ｂ、及びカレントミラー回路８Ｂによる動作について説明する。
【００４８】
図４に示すように、位相比較回路１での比較結果に基づいて制御信号ＵＰＢ及びＤＮの少なくとも一方がアサートされているとき、補正制御回路６ＢのＡＮＤ回路２１から出力される信号ＰＤＢＡはローレベルとなる。また、補正制御回路６ＢのＮＡＮＤ回路３３Ｂから出力される信号ＰＤＢＢはハイレベルとなる。このとき、補正制御回路６Ｂのカウンタ２３及びアンプ２４、３０、３１、３２は停止状態であり、カレントミラー回路８Ｂはリセット状態である。
【００４９】
制御信号ＵＰＢ及びＤＮがともにネゲートされる、すなわちチャージポンプ回路２内のスイッチ１１、１４がともにオフにされると、補正制御回路６ＢのＡＮＤ回路２１から出力される信号ＰＤＢＡがハイレベルとなる。これにより、補正制御回路６Ｂのカウンタ２３及びアンプ２４、３０、３１、３２が動作を開始し、カウンタ２３は、電圧制御発振回路４Ｂより出力される出力クロック信号ＣＫＯのパルス数をカウントする。カウントしたパルス数が所定数に達しカウンタ２３が出力をパルス状にハイレベルにすると、信号ＳＷＡがハイレベルとなる。これにより、スイッチ２５がオンし、そのときの制御電圧ＶＣＮＴＡが容量２７に記憶（保持）される。この容量２７に保持された制御電圧ＶＣＮＴＡが電圧ＶＴＡＲＧとされる。
【００５０】
その後、カウンタ２３の出力がローレベルとなることで、信号ＳＷＡがローレベルになり、信号ＳＷＢがハイレベルとなる。これにより、スイッチ２５がオフすると同時にスイッチ２６がオンし、制御電圧ＶＣＮＴＡがスイッチ２６及びアンプ３１を介してアンプ３２に電圧ＶＣＮＴＢとして供給される。また、補正制御回路６ＢのＮＡＮＤ回路３３Ｂから出力される信号ＰＤＢＢがハイレベルからローレベルに変化し、カレントミラー回路８Ｂは、リセット状態が解除され動作状態となる。
【００５１】
このようにして、容量２７に保持された制御電圧ＶＣＮＴＡである電圧ＶＴＡＲＧと時間経過後の制御電圧ＶＣＮＴＡである電圧ＶＣＮＴＢとがアンプ３２で随時比較される。そして、比較結果に基づき電圧ＶＣＮＴＢが電圧ＶＴＡＲＧと等しくなるように補正制御回路６Ｂが制御をかけることで、ゲート容量７Ｂにおけるゲートリーク電流ＩＢが、入力トランジスタ４１におけるゲートリーク電流ＩＡと等しくなる。また、ゲートリーク電流ＩＢと出力電流ＩＣは等しいので、電圧ＶＣＮＴＢが電圧ＶＴＡＲＧと等しくなるように制御することで、制御電圧ＶＣＮＴＡのノードにおいて流れ込むゲートリーク電流ＩＡと流れ出す電流（補正電流）ＩＣは等しくなる。したがって、ゲートリーク電流ＩＡにより制御電圧ＶＣＮＴＡのノードに注入された電荷量が、電流ＩＣによって制御電圧ＶＣＮＴＡのノードから引き抜かれる。その結果、制御電圧ＶＣＮＴＡは、図４に示したように、チャージポンプ回路２内のスイッチ１１、１４がともにオフのときには、一定値を保つことができる。なお、この制御は、分周器５の出力の位相比較回路１への入力毎に繰り返し実行される。
【００５２】
第２の実施形態によれば、電圧制御発振回路４Ｂの入力トランジスタ４１におけるゲートリーク電流による電圧変化を抑制するための電流を、補正制御回路６Ｂ及びゲート容量７Ｂを用いて生成しカレントミラー回路８Ｂを介して制御電圧ＶＣＮＴＡのノードに流す。これにより、制御電圧ＶＣＮＴＡのノードに対して、入力トランジスタ４１におけるゲートリーク電流により注入された量と同じ量の電荷を引き抜くことができ、電圧制御発振回路４Ｂの入力部からの電荷注入による制御電圧ＶＣＮＴＡの上昇を防止することができる。したがって、電圧制御発振回路４Ｂの入力部でのリークによる制御電圧ＶＣＮＴＡの変動を抑制することができ、定常位相誤差を防止することができる。また、定常位相誤差を防止することにより、電圧制御発振回路４Ｂの出力クロック信号ＣＫＯに発生するスプリアス（周波数ずれ）を抑制することができる。
【００５３】
なお、前述した第１及び第２の実施形態では、カウンタ２３からの１つの出力を用いてスイッチ２５及び２６を制御するようにしているが、カウンタ２３から個別に出力を行うようにしてスイッチ２５及び２６を独立して制御するようにしても良い。また、電圧ＶＴＡＲＧとする制御電圧ＶＣＮＴＡを容量２７に保持し、スイッチ２５をオフすると同時にスイッチ２６をオンするようにしているが、同時でなくとも良く、スイッチ２５をオフすると同時に若しくは遅れてスイッチ２６をオンすれば良い。すなわち、スイッチ２６をオンする前にスイッチ２５をオフすれば良い。また、前述した第１及び第２の実施形態ではカウンタ２３を用いているが、これに限らず、チャージポンプ回路２内のスイッチ１１、１４がともにオフにされてから一定時間経過後にスイッチ２５をオフし、スイッチ２６をオンするように切り替える機能を有する任意の回路が適用可能である。
【００５４】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図１１は、第３の実施形態によるＰＬＬ回路の構成例を示す図である。また、図１２は、図１１に示すＰＬＬ回路の動作例を示すタイミングチャートである。図１１において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００５５】
図１１に示すように、ＰＬＬ回路は、位相比較回路（ＰＦＤ）１、チャージポンプ回路（ＣＰ）２、ローパスフィルタ（ＬＰＦ）３、電圧制御発振回路（ＶＣＯ）４Ａ、及び分周器（ＤＩＶ）５を有する。また、ＰＬＬ回路は、補正制御回路（ＣＴＬ）６Ｃ、ゲート容量７Ａ、及びカレントミラー回路（ＣＭ）８Ａを有する。第３の実施形態におけるＰＬＬ回路の基本動作は、第１の実施形態におけるＰＬＬ回路の基本動作と同様である。
【００５６】
第３の実施形態では、補正制御回路６Ｃ、ゲート容量７Ａ、及びカレントミラー回路８Ａにより、電圧制御発振回路４Ａの入力部のリークによる制御電圧の変化を補正し電圧制御発振回路４Ａへ入力される制御電圧を一定値に保つ。
【００５７】
補正制御回路６Ｃは、ＡＮＤ回路２１、３３Ａ、７１、７２、インバータ２２、２９、７３、カウンタ（ＣＮＴＲ）２３、アンプ２４、３０、スイッチ２５、容量２７、及びロック状態判定部（ＬＯＣＫ）７０を有する。補正制御回路６Ｃのカウンタ２３は、動作開始時において出力がハイレベルとなり、カウントしたパルス数が所定数に達すると出力をハイレベルからローレベルに変化させる。
【００５８】
ロック状態判定部７０は、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相を比較し、比較結果に応じた信号ＬＯＣＫを出力する。リファレンスクロック信号ＲＥＦＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの位相が等しいロック状態のときには、信号ＬＯＣＫがハイレベルになる。リファレンスクロック信号ＲＥＦＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの位相が等しくないときには、信号ＬＯＣＫはローレベルである。
【００５９】
ＡＮＤ回路７１は、一方の入力端に信号ＬＯＣＫが入力され、他方の入力端にＡＮＤ回路２１の出力が入力される。ＡＮＤ回路７２は、一方の入力端にＡＮＤ回路７１の出力が入力され、他方の入力端にインバータ７３を介して信号ＰＤＢＢが入力され、出力端から信号ＰＤＢＡを出力する。また、補正制御回路６Ｃでは、ＡＮＤ回路３３Ａは、一方の入力端にＡＮＤ回路７１の出力が入力され、他方の入力端に信号ＳＷＢが入力され、出力端から信号ＰＤＢＢを出力する。補正制御回路６Ｃのカウンタ２３及びアンプ２４は、信号ＰＤＢＡにより制御され、信号ＰＤＢＡがハイレベルのときに動作状態となり、信号ＰＤＢＡがローレベルのときに停止（非動作）状態となる。また、補正制御回路６Ｃのアンプ３０は、ＡＮＤ回路７１の出力により制御され、ＡＮＤ回路７１の出力がハイレベルのときに動作状態となり、ＡＮＤ回路７１の出力がローレベルのときに停止（非動作）状態となる。また、第３の実施形態において、ゲート容量７Ａのゲートは、電圧ＶＴＡＲＧのノードに接続される。
【００６０】
第３の実施形態によるＰＬＬ回路において、電圧制御発振回路４Ａへ入力される制御電圧を一定値に保つための補正制御回路６Ｃ、ゲート容量７Ａ、及びカレントミラー回路８Ａによる動作について説明する。
【００６１】
リファレンスクロック信号ＲＥＦＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの位相が等しくない、すなわちロック状態でないときには、信号ＬＯＣＫはローレベルであるので、ＡＮＤ回路７１の出力はローレベルとなる。したがって、補正制御回路６ＣのＡＮＤ回路７２から出力される信号ＰＤＢＡ、及びＡＮＤ回路３３Ａから出力される信号ＰＤＢＢは、ローレベルとなる。このとき、補正制御回路６Ｃのカウンタ２３及びアンプ２４、３０は停止状態であり、カレントミラー回路８Ａはリセット状態である。言い換えれば、リファレンスクロック信号ＲＥＦＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの位相が等しくなり信号ＬＯＣＫがハイレベルとなるまで、補正制御回路６Ｃのカウンタ２３及びアンプ２４、３０は動作しない。
【００６２】
リファレンスクロック信号ＲＥＦＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの位相が等しくなると、信号ＬＯＣＫがハイレベルとなる。この状態で、図１２に示すように、制御信号ＵＰＢ及びＤＮがともにネゲートされる、すなわちチャージポンプ回路２内のスイッチ１１、１４がともにオフにされると、補正制御回路６ＣのＡＮＤ回路７１の出力、及びＡＮＤ回路７２から出力される信号ＰＤＢＡがハイレベルとなる。これにより、補正制御回路６Ｃのカウンタ２３及びアンプ２４、３０が動作を開始する。
【００６３】
カウンタ２３は、動作を開始すると、電圧制御発振回路４Ａより出力される出力クロック信号ＣＫＯのパルス数をカウントするとともに、出力をハイレベルにする。これにより、信号ＳＷＡがハイレベルとなってスイッチ２５がオンし、制御電圧ＶＣＮＴＡが容量２７に供給される。その後、カウンタ２３は、カウントしたパルス数が所定数に達すると、出力をハイレベルからローレベルに変化させる。カウンタ２３の出力がローレベルとなることで、信号ＳＷＡがローレベルになり、信号ＳＷＢがハイレベルとなる。これにより、スイッチ２５がオフし、そのときの制御電圧ＶＣＮＴＡが容量２７に記憶（保持）される。この容量２７に保持された制御電圧ＶＣＮＴＡが電圧ＶＴＡＲＧのノードを介してゲート容量７Ａのゲートに供給される。また、補正制御回路６ＣのＡＮＤ回路３３Ａから出力される信号ＰＤＢＢがローレベルからハイレベルに変化し、カレントミラー回路８Ａは、リセット状態が解除され動作状態となる。
【００６４】
このとき、ゲート容量７Ａには、入力トランジスタ１９におけるゲートリーク電流ＩＡと等しいゲートリーク電流ＩＢが流れ、電圧ＶＴＡＲＧと電圧ＶＣＮＴＡは同電位となる。また、ゲートリーク電流ＩＢと出力電流ＩＣは等しいので、制御電圧ＶＣＮＴＡのノードにおいて流れ出すゲートリーク電流ＩＡと流れ込む電流（補正電流）ＩＣは等しく、ゲートリーク電流ＩＡにより抜けた量の電荷が電流ＩＣにより供給される。その結果、制御電圧ＶＣＮＴＡは、図１２に示したように、チャージポンプ回路２内のスイッチ１１、１４がともにオフのときに一定値を保つことができる。また、このとき信号ＰＤＢＢがローレベルからハイレベルに変化することで、信号ＰＤＢＡがローレベルになり、補正制御回路６Ｃのカウンタ２３及びアンプ２４は動作を停止する。これにより、制御電圧ＶＣＮＴＡのノードからのフィードバックはなくなり、容量２７からのフィードバックのみで動作する。
【００６５】
第３の実施形態によれば、電圧制御発振回路４Ａの入力トランジスタ１９におけるゲートリーク電流による電圧変化を抑制するための電流を、補正制御回路６Ｃ及びゲート容量７Ａを用いて生成しカレントミラー回路８Ａを介して制御電圧ＶＣＮＴＡのノードに流す。これにより、制御電圧ＶＣＮＴＡのノードに対して、入力トランジスタ１９におけるゲートリーク電流により抜けた量と同じ量の電荷を供給することができ、電圧制御発振回路４Ａの入力部における電荷漏れによる制御電圧ＶＣＮＴＡの低下を防止することができる。したがって、電圧制御発振回路４Ａの入力部でのリークによる制御電圧ＶＣＮＴＡの変動を抑制することができ、定常位相誤差を防止することができる。また、定常位相誤差を防止することにより、電圧制御発振回路４Ａの出力クロック信号ＣＫＯに発生するスプリアス（周波数ずれ）を抑制することができる。
【００６６】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
図１３は、第４の実施形態によるＰＬＬ回路の構成例を示す図である。また、図１４は、図１３に示すＰＬＬ回路の動作例を示すタイミングチャートである。図１３において、図１、図３、図１１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００６７】
図１３に示すように、ＰＬＬ回路は、位相比較回路（ＰＦＤ）１、チャージポンプ回路（ＣＰ）２、ローパスフィルタ（ＬＰＦ）３、電圧制御発振回路（ＶＣＯ）４Ｂ、及び分周器（ＤＩＶ）５を有する。また、ＰＬＬ回路は、補正制御回路（ＣＴＬ）６Ｄ、ゲート容量７Ｂ、及びカレントミラー回路（ＣＭ）８Ｂを有する。第４の実施形態におけるローパスフィルタ３は、第２の実施形態におけるローパスフィルタ３と同様である。また、第４の実施形態におけるＰＬＬ回路の基本動作は、第２の実施形態におけるＰＬＬ回路の基本動作と同様である。
【００６８】
第４の実施形態では、補正制御回路６Ｄ、ゲート容量７Ｂ、及びカレントミラー回路８Ｂにより、電圧制御発振回路４Ｂの入力部のリークによる制御電圧の変化を補正し電圧制御発振回路４Ｂへ入力される制御電圧を一定値に保つ。
【００６９】
補正制御回路６Ｄは、ＡＮＤ回路２１、７１、７２、インバータ２２、２９、カウンタ（ＣＮＴＲ）２３、アンプ２４、３０、スイッチ２５、容量２７、ＮＡＮＤ回路３３Ｂ、及びロック状態判定部（ＬＯＣＫ）７０を有する。補正制御回路６Ｄのカウンタ２３は、動作開始時において出力がハイレベルとなり、カウントしたパルス数が所定数に達すると出力をハイレベルからローレベルに変化させる。補正制御回路６Ｄでは、容量２７は、一方の電極が正の電源電圧に接続され、他方の電極がスイッチ２５を介してアンプ２４の出力端に接続される。また、ＮＡＮＤ回路３３Ｂは、一方の入力端にＡＮＤ回路７１の出力が入力され、他方の入力端に信号ＳＷＢが入力され、出力端から信号ＰＤＢＢを出力する。ＡＮＤ回路７２は、一方の入力端にＡＮＤ回路７１の出力が入力され、他方の入力端に信号ＰＤＢＢが入力され、出力端から信号ＰＤＢＡを出力する。また、第４の実施形態において、ゲート容量７Ｂのゲートは、電圧ＶＴＡＲＧのノードに接続される。
【００７０】
第４の実施形態によるＰＬＬ回路において、電圧制御発振回路４Ｂへ入力される制御電圧を一定値に保つための補正制御回路６Ｄ、ゲート容量７Ｂ、及びカレントミラー回路８Ｂによる動作について説明する。
【００７１】
ロック状態でなく信号ＬＯＣＫがローレベルであるときには、信号ＰＤＢＡはローレベルとなり、信号ＰＤＢＢはハイレベルとなる。このとき、補正制御回路６Ｄのカウンタ２３及びアンプ２４、３０は停止状態であり、カレントミラー回路８Ｂはリセット状態である。
【００７２】
ロック状態になり信号ＬＯＣＫがハイレベルとなった状態で、図１４に示すように、制御信号ＵＰＢ及びＤＮがともにネゲートされると、補正制御回路６ＤのＡＮＤ回路７１の出力、及びＡＮＤ回路７２から出力される信号ＰＤＢＡがハイレベルとなる。これにより、補正制御回路６Ｄのカウンタ２３及びアンプ２４、３０が動作を開始する。
【００７３】
カウンタ２３は、動作を開始すると、電圧制御発振回路４Ｂより出力される出力クロック信号ＣＫＯのパルス数をカウントするとともに、出力をハイレベルにする。これにより、信号ＳＷＡがハイレベルとなってスイッチ２５がオンし、制御電圧ＶＣＮＴＡが容量２７に供給される。その後、カウントしたパルス数が所定数に達しカウンタ２３が出力をハイレベルからローレベルに変化させると、信号ＳＷＡがローレベルになり、信号ＳＷＢがハイレベルとなる。これにより、スイッチ２５がオフし、そのときの制御電圧ＶＣＮＴＡが容量２７に記憶（保持）される。この容量２７に保持された制御電圧ＶＣＮＴＡが電圧ＶＴＡＲＧのノードを介してゲート容量７Ｂのゲートに供給される。また、補正制御回路６ＤのＮＡＮＤ回路３３Ｂから出力される信号ＰＤＢＢがハイレベルからローレベルに変化し、カレントミラー回路８Ｂは、リセット状態が解除され動作状態となる。
【００７４】
このとき、ゲート容量７Ｂには、入力トランジスタ４１におけるゲートリーク電流ＩＡと等しいゲートリーク電流ＩＢが流れ、電圧ＶＴＡＲＧと電圧ＶＣＮＴＡは同電位となる。また、ゲートリーク電流ＩＢと出力電流ＩＣは等しいので、制御電圧ＶＣＮＴＡのノードにおいて流れ込むゲートリーク電流ＩＡと流れ出す電流（補正電流）ＩＣは等しく、制御電圧ＶＣＮＴＡのノードにおいてゲートリーク電流ＩＡにより注入された電荷量が電流ＩＣによって引き抜かれる。その結果、制御電圧ＶＣＮＴＡは、図１４に示したように、チャージポンプ回路２内のスイッチ１１、１４がともにオフのときに一定値を保つことができる。また、このとき信号ＰＤＢＢがハイレベルからローレベルに変化することで、信号ＰＤＢＡがローレベルになり、補正制御回路６Ｄのカウンタ２３及びアンプ２４は動作を停止する。これにより、制御電圧ＶＣＮＴＡのノードからのフィードバックはなくなり、容量２７からのフィードバックのみで動作する。
【００７５】
第４の実施形態によれば、電圧制御発振回路４Ｂの入力トランジスタ４１におけるゲートリーク電流による電圧変化を抑制するための電流を、補正制御回路６Ｄ及びゲート容量７Ｂを用いて生成しカレントミラー回路８Ｂを介して制御電圧ＶＣＮＴＡのノードに流す。これにより、制御電圧ＶＣＮＴＡのノードに対して、入力トランジスタ４１におけるゲートリーク電流により注入された量と同じ量の電荷を引き抜くことができ、電圧制御発振回路４Ｂの入力部からの電荷注入による制御電圧ＶＣＮＴＡの上昇を防止することができる。したがって、電圧制御発振回路４Ｂの入力部でのリークによる制御電圧ＶＣＮＴＡの変動を抑制することができ、定常位相誤差を防止することができる。また、定常位相誤差を防止することにより、電圧制御発振回路４Ｂの出力クロック信号ＣＫＯに発生するスプリアス（周波数ずれ）を抑制することができる。
【００７６】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。
図５は、第５の実施形態によるＰＬＬ回路の構成例を示す図である。図５において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第５の実施形態（図５）は、第１の実施形態（図１）に対して、定電流源１２及び１３を削除し、抵抗５１を追加したものである。以下では、第５の実施形態が、第１の実施形態と異なる点を説明する。抵抗５１は、スイッチ１１及び１４の相互接続点と制御電圧ＶＣＮＴＡのノードとの間に接続される。スイッチ１１は正の電源電圧及び抵抗５１間に接続され、スイッチ１４は抵抗５１及び基準電位間に接続される。
【００７７】
以上のように、本実施形態は、図１のチャージポンプ回路２内の定電流源１２及び１３を削除し、チャージポンプ回路２の出力に抵抗５１を直列に接続した回路構成でも、第１の実施形態と同様の効果を実現できる。同様に、図３のチャージポンプ回路２内の定電流源１２及び１３を削除し、チャージポンプ回路２の出力に抵抗５１を直列に接続した回路構成でも、第２の実施形態と同様の効果を実現できる。また、図１５に例示するように、図１１のチャージポンプ回路２内の定電流源１２及び１３を削除し、チャージポンプ回路２の出力に抵抗５１を直列に接続した回路構成でも、第３の実施形態と同様の効果を実現できる。また、同様に、図１３のチャージポンプ回路２内の定電流源１２及び１３を削除し、チャージポンプ回路２の出力に抵抗５１を直列に接続した回路構成でも、第４の実施形態と同様の効果を実現できる。
【００７８】
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。
図６は、第６の実施形態によるＰＬＬ回路の構成例を示す図である。図６において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第６の実施形態（図６）は、第１の実施形態（図１）に対して、ローパスフィルタ３を１つの半導体チップとして構成されたＰＬＬ回路用ＩＣ（集積回路）６１の外部に設けた点が異なる。その他の点については、第６の実施形態は、第１の実施形態と同様である。ローパスフィルタ３をＰＬＬ回路用ＩＣ６１の外部に設けて、ローパスフィルタ３をＰＬＬ回路用ＩＣ６１内の制御電圧ＶＣＮＴＡのノードに接続した場合でも、第１の実施形態と同様の効果を実現できる。また、同様に、図３、図１１、図１３のローパスフィルタ３をＰＬＬ回路用ＩＣの外部に設けて、ローパスフィルタ３をＰＬＬ回路用ＩＣ内の制御電圧ＶＣＮＴＡのノードに接続した場合でも、それぞれの実施形態と同様の効果を実現できる。また、さらに、第５の実施形態と同様に、チャージポンプ回路２内の定電流源１２及び１３を削除し、チャージポンプ回路２の出力に抵抗５１を直列に接続するようにしても良い。
【００７９】
なお、前述した各実施形態において、ローパスフィルタ３内の抵抗１５及び容量１６は削除しても良い。また、分周器５を削除し、電圧制御発振回路４Ａ（又は４Ｂ）の出力クロック信号ＣＫＯをフィードバッククロック信号ＦＢＣＬＫとして位相比較回路１に直接入力しても良い。その場合、出力クロック信号ＣＫＯは、リファレンスクロック信号ＲＥＦＣＬＫと同じ周波数として出力される。
【００８０】
また、各実施形態では、電圧制御発振回路４Ａ（又は４Ｂ）内の入力トランジスタ１９（又は４１）と同じサイズのゲート容量を用いて、電圧制御発振回路の入力部でのリークによる制御電圧ＶＣＮＴＡの変動を抑制するようにしているが、これに限定されるものではない。電圧制御発振回路の入力部でのリークが原因で発生する入力ノードの電位変化を抑制できれば良く、例えば図７に示すように電圧制御発振回路を２つ設け、出力クロック信号を出力する電圧制御発振回路における入力ノードの電位変化を抑制するようにしても良い。
【００８１】
図７は、本発明の実施形態によるＰＬＬ回路の他の構成例を示す図である。ＰＬＬ回路は、位相比較回路１０１、チャージポンプ回路１０２、ローパスフィルタ１０３、第１の電圧制御発振回路１０４、及び分周器１０５を有する。また、ＰＬＬ回路は、補正制御回路１０６、第２の電圧制御発振回路１０７、及びカレントミラー回路１０８を有する。位相比較回路１０１、チャージポンプ回路１０２、ローパスフィルタ１０３、及び第１の電圧制御発振回路１０４は、前述した実施形態における位相比較回路１、チャージポンプ回路２、ローパスフィルタ３、及び電圧制御発振回路４Ａ（又は４Ｂ）にそれぞれ相当する。また、分周器１０５、補正制御回路１０６、及びカレントミラー回路１０８は、前述した実施形態における分周器５、補正制御回路６Ａ（又は６Ｂ、６Ｃ、６Ｄ）、及びカレントミラー回路８Ａ（又は８Ｂ）にそれぞれ相当する。なお、第１の電圧制御発振回路１０４、補正制御回路１０６、及びカレントミラー回路１０８に対応する電圧制御発振回路４Ａ又は４Ｂ、補正制御回路６Ａ、６Ｂ、６Ｃ、又は６Ｄ、及びカレントミラー回路８Ａ又は８Ｂは、前述した各実施形態に示した組み合わせで適用される。
【００８２】
第２の電圧制御発振回路１０７は、その入力部が第１の電圧制御発振回路１０４の入力部と同様に構成されている。第２の電圧制御発振回路１０７は、例えば内部構成が第１の電圧制御発振回路１０４と同様に構成された第１の電圧制御発振回路１０４の複製回路である。第２の電圧制御発振回路１０７は、補正制御回路１０６がアンプ３２を有していればアンプ３２の出力が、アンプ３２を有していなければアンプ３０の出力が、制御電圧として供給されている。第２の電圧制御発振回路１０７の入力部で発生したリーク電流は、カレントミラー回路１０８で複製され補正電流ＩＣＭとして制御電圧ＶＣＮＴのノードに出力される。これにより、第１の電圧制御発振回路１０４の入力部でロック状態時に発生するリーク電流に等しい補正電流を供給することができ、第１の電圧制御発振回路１０４の入力部でのリークによる制御電圧ＶＣＮＴの変動を抑制し、定常位相誤差を防止することができる。
【００８３】
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００８４】
（付記１）
リファレンスクロック信号とフィードバッククロック信号の位相を比較して位相差を検出する位相比較回路と、
第１の電圧を保持する第１の容量と、
前記位相比較回路により検出された位相差に応じた電流を前記第１の容量に出力するチャージポンプ回路と、
前記第１の容量の前記第１の電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相比較回路に出力する電圧制御発振回路と、
前記チャージポンプ回路による前記第１の容量への電流の出力完了後の第１の時刻に前記第１の電圧を保持し、前記第１の時刻に保持された前記第１の電圧に基づく制御情報を出力する補正制御回路と、
前記補正制御回路より出力された前記制御情報に基づいて、前記電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成する電流生成回路と、
前記電流生成回路により生成された電流に応じた補正電流を前記第１の容量に出力するカレントミラー回路とを有することを特徴とする位相ロックループ回路。
（付記２）
前記補正制御回路は、前記チャージポンプ回路による前記第１の容量への電流の出力が完了する度に、出力完了後の前記第１の時刻に前記第１の電圧を保持して、前記第１の時刻以後は、前記第１の容量の前記第１の電圧と前記第１の時刻に保持した前記第１の電圧とを比較し、比較結果を前記制御情報として出力することを特徴とする付記１記載の位相ロックループ回路。
（付記３）
前記補正制御回路は、
前記第１の時刻における前記第１の電圧を保持する第２の容量と、
前記第２の容量に保持した前記第１の電圧が一方の入力端に入力され、前記第１の時刻以後において前記第１の容量の前記第１の電圧が他方の入力端に入力され、出力が前記補正制御回路の出力とされるアンプとを有することを特徴とする付記２記載の位相ロックループ回路。
（付記４）
前記補正制御回路は、前記第１の容量の前記第１の電圧を、前記第１の時刻に前記第２の容量に入力し、前記第１の時刻以後は前記アンプの前記他方の入力端に入力するよう切り替える切り替え回路を有することを特徴とする付記３記載の位相ロックループ回路。
（付記５）
前記切り替え回路は、
前記第１の容量の前記第１の電圧を前記第２の容量に入力させる第１のスイッチと、
前記第１の容量の前記第１の電圧を前記アンプの前記他方の入力端に入力させる第２のスイッチと、
前記第１の時刻に前記第１のスイッチを導通させ、前記第１の時刻以後は前記第１のスイッチを非導通とし前記第２のスイッチを導通させる制御回路とを有することを特徴とする付記４記載の位相ロックループ回路。
（付記６）
前記補正制御回路は、前記チャージポンプ回路による前記第１の容量への電流の出力が完了する度に、出力完了後の前記第１の時刻に前記第１の電圧を保持し、前記制御情報として前記第１の時刻に保持された前記第１の電圧を出力することを特徴とする付記１記載の位相ロックループ回路。
（付記７）
前記補正制御回路は、
前記第１の時刻における前記第１の電圧を保持する第２の容量と、
前記第２の容量に保持された前記第１の電圧を前記制御情報として出力する出力回路とを有することを特徴とする付記６記載の位相ロックループ回路。
（付記８）
前記電流生成回路は、前記電圧制御発振回路の入力トランジスタと同じサイズであって、ゲートに前記補正制御回路より出力された前記制御情報が入力されるゲート容量を有することを特徴とする付記１〜７の何れか１項に記載の位相ロックループ回路。
（付記９）
前記電流生成回路は、前記補正制御回路の出力が入力電圧として入力される、前記電圧制御発振回路の複製回路であることを特徴とする付記１〜７の何れか１項に記載の位相ロックループ回路。
（付記１０）
前記チャージポンプ回路は、電源電圧及び前記第１の容量間に接続される第３のスイッチ及び第１の電流源と、前記第１の容量及び基準電位間に接続される第４のスイッチ及び第２の電流源とを有することを特徴とする付記１〜９の何れか１項に記載の位相ロックループ回路。
（付記１１）
前記チャージポンプ回路及び前記第１の容量間に接続される抵抗を有し、
前記チャージポンプ回路は、電源電圧及び前記抵抗間に接続される第３のスイッチと、前記抵抗及び基準電位間に接続される第４のスイッチとを有することを特徴とする付記１〜９の何れか１項に記載の位相ロックループ回路。
（付記１２）
前記位相比較回路、前記チャージポンプ回路、前記電圧制御発振回路、前記補正制御回路、前記電流生成回路、及び前記カレントミラー回路は、同一の半導体チップ内に設けられ、
前記第１の容量は、前記半導体チップの外部に設けられることを特徴とする付記１〜１１の何れか１項に記載の位相ロックループ回路。
【符号の説明】
【００８５】
１ 位相比較回路
２ チャージポンプ回路
３ ローパスフィルタ
４Ａ、４Ｂ 電圧制御発振回路
５ 分周器
６Ａ、６Ｂ、６Ｃ、６Ｄ 補正制御回路
７Ａ、７Ｂ ゲート容量
８Ａ、８Ｂ カレントミラー回路
【技術分野】
【０００１】
本発明は、位相ロックループ（ＰＬＬ：Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、クロック周波数の逓倍やＬＳＩ（Large-scale Integrated Circuit）内部のクロック信号のスキュー（Skew）調整等を行う機能を有しており、近年のＬＳＩの高速化及び大規模化を実現させるために必須の回路（マクロ）として提供されている。
【０００３】
そのような市場動向に伴い、ＰＬＬ回路が半導体チップに搭載されるのが当然となってきた。半導体チップの低電圧化、微細化に伴い、ＰＬＬ回路を構成するトランジスタも低電圧化、微細化が進められていることは認知されてきた。しかし、近年、微細化により、アナログ回路のアナログ的動作として無視できていたトランジスタのリークによる特性劣化量が無視できないほど大きくなり、定常位相誤差を悪化させる大きな要因の１つとなってきた。
【０００４】
図８は、ＰＬＬ回路の構成例を示す図であり、図９及び図１０は、図８に示すＰＬＬ回路の動作例を示すタイミングチャートである。ＰＬＬ回路は、位相比較回路（ＰＦＤ）２０１、チャージポンプ回路（ＣＰ）２０２、ローパスフィルタ（ＬＰＦ）２０３、電圧制御発振回路（ＶＣＯ）２０４、及び分周器（ＤＩＶ）２０５を有する。電圧制御発振回路２０４は、発振器（ＯＳＣ）２０６及び入力トランジスタ２０７を有する。
【０００５】
位相比較回路２０１は、リファレンスクロック信号ＲＥＦＣＬＫの立ち上がり（又は立ち下がり）とフィードバッククロック信号ＦＢＣＬＫの立ち上がり（又は立ち下がり）の位相を比較する。位相比較回路２０１は、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相差を制御信号ＵＰＢ及びＤＮとしてチャージポンプ回路２０２へ出力する。フィードバッククロック信号ＦＢＣＬＫがリファレンスクロック信号ＲＥＦＣＬＫに対して遅れているときには制御信号ＵＰＢ及びＤＮがローレベルになる。また、フィードバッククロック信号ＦＢＣＬＫがリファレンスクロック信号ＲＥＦＣＬＫに対して進んでいるときには制御信号ＵＰＢ及びＤＮがハイレベルになる。
【０００６】
チャージポンプ回路２０２は、制御信号ＵＰＢ及びＤＮに応じた電荷をローパスフィルタ２０３内の容量に対して注入又は抜くことで、制御電圧ＶＣＮＴを制御する。制御信号ＵＰＢ及びＤＮがローレベルになると、ローパスフィルタ２０３内の容量は電源電圧に接続され、制御電圧ＶＣＮＴが上昇する。また、制御信号ＵＰＢ及びＤＮがハイレベルになると、ローパスフィルタ２０３内の容量は基準電位に接続され、制御電圧ＶＣＮＴが低下する。電圧制御発振回路２０４は、制御電圧ＶＣＮＴに応じた発振周波数の出力クロック信号ＣＫＯを出力する。制御電圧ＶＣＮＴが上昇すると出力クロック信号ＣＫＯの周波数は高くなり、制御電圧ＶＣＮＴが低下すると出力クロック信号ＣＫＯの周波数は低くなる。分周器２０５は、出力クロック信号ＣＫＯをＮ分周し、フィードバッククロック信号ＦＢＣＬＫを出力する。出力クロック信号ＣＫＯは、リファレンスクロック信号ＲＥＦＣＬＫに対してＮ倍高い周波数として出力される。
【０００７】
さらに詳しく動作を説明すると、リファレンスクロック信号ＲＥＦＣＬＫよりフィードバッククロック信号ＦＢＣＬＫの位相が進んでいる場合には、出力クロック信号ＣＫＯの周波数が高すぎると認識させて、出力クロック信号ＣＫＯの周波数を下げる動作を行う。そのため、位相比較回路２０１は制御信号ＵＰＢ及びＤＮをハイレベルにし、チャージポンプ回路２０２はローパスフィルタ２０３内の容量に蓄積されている電荷を抜くことで、制御電圧ＶＣＮＴを下げる。また、反対に、リファレンスクロック信号ＲＥＦＣＬＫよりフィードバッククロック信号ＦＢＣＬＫの位相が遅れている場合には、出力クロック信号ＣＫＯの周波数が低すぎると認識させて、出力クロック信号ＣＫＯの周波数を上げる動作を行う。そのため、位相比較回路２０１は制御信号ＵＰＢ及びＤＮをローレベルにし、チャージポンプ回路２０２はローパスフィルタ２０３内の容量に電荷を注入することで、制御電圧ＶＣＮＴを上げる。このようにＰＬＬ回路は、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相を合わせるように制御電圧ＶＣＮＴを変化させることによって、出力クロック信号ＣＫＯの周波数を調整しターゲット周波数でロックする。
【０００８】
なお、図８のＰＬＬ回路において、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間は、チャージポンプ回路２０２からローパスフィルタ２０３内の容量への電荷の授受は行われない。すなわち、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間、チャージポンプ回路２０２の出力及び電圧制御発振回路２０４の入力はともにハイインピーダンスとなり、ローパスフィルタ２０３内の容量に蓄積されている電荷は保持される。その結果、図９に示すように制御電圧ＶＣＮＴは一定値を保ち、出力クロック信号ＣＫＯの周波数も一定値を保つ。
【０００９】
しかし、近年のトランジスタの微細化の影響により、電圧制御発振回路２０４の入力部でハイインピーダンスをとらなくなってきており、いわゆるゲートリーク電流が発生する。そのため、ローパスフィルタ２０３内の容量に蓄積されている電荷が電圧制御発振回路２０４の入力部から抜けてしまう（又は電圧制御発振回路２０４の入力部から電荷が注入されてしまう）。その結果、図１０に示すように、制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの期間において、制御電圧ＶＣＮＴを一定値に保てなくなり、制御電圧ＶＣＮＴが低下してしまい、出力クロック信号ＣＫＯの周波数も低下してしまう。
【００１０】
前述のように制御信号ＵＰＢがハイレベルかつ制御信号ＤＮがローレベルの間、制御電圧ＶＣＮＴを一定値に維持できないため、位相が合うように制御電圧ＶＣＮＴを調整しても、次に位相比較するときに制御電圧ＶＣＮＴが調整した値からずれてしまう。そのため、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫにおいて、定常的な位相差（定常位相誤差）φが発生する。さらに、この位相差（定常位相誤差）φをなくすように位相比較回路２０１がクロック信号の立ち上がり毎に制御電圧ＶＣＮＴを制御するため、クロック信号の立ち上がり毎に出力クロック信号ＣＫＯにスプリアス（周波数ずれ）が発生する。
【００１１】
下記特許文献１には、ローパスフィルタにリーク電流のあるゲート酸化膜の薄いＭＯＳトランジスタを容量として用いるために、ローパスフィルタにおけるリーク電流を補償するリーク電流補償回路を備えたＰＬＬ回路が提案されている。また、下記特許文献２には、ローパスフィルタにおけるリーク電流を補償するＰＬＬ回路が提案されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−１８４７７８号公報
【特許文献２】特開２００８−１４７８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、電圧制御発振回路の入力部でのリークに起因する定常位相誤差を防止することができる位相ロックループ回路を提供することにある。
【課題を解決するための手段】
【００１４】
位相ロックループ回路の一態様は、リファレンスクロック信号とフィードバッククロック信号の位相差を検出する位相比較回路と、第１の電圧を保持する第１の容量と、検出された位相差に応じた電流を第１の容量に出力するチャージポンプ回路と、第１の容量の第１の電圧に応じた発振周波数の出力クロック信号を生成し、出力クロック信号又はそれに応じた信号をフィードバッククロック信号として位相比較回路に出力する電圧制御発振回路とを有する。さらに、チャージポンプ回路による第１の容量への電流の出力完了後の第１の時刻に第１の電圧を保持し、第１の時刻に保持された第１の電圧に基づく制御情報を出力する補正制御回路と、補正制御回路からの制御情報に基づいて、電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成する電流生成回路と、生成された電流に応じた補正電流を第１の容量に出力するカレントミラー回路とを有する。
【発明の効果】
【００１５】
本発明によれば、補正制御回路及び電流生成回路により位相ロックループ回路が有する電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成し、それに応じた補正電流をカレントミラー回路を介して第１の容量に出力する。これにより、電圧制御発振回路の入力部でのリーク電流により第１の電圧が変動することを抑制することができ、定常位相誤差を防止することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態によるＰＬＬ回路の構成例を示す図である。
【図２】図１に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図３】本発明の第２の実施形態によるＰＬＬ回路の構成例を示す図である。
【図４】図３に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図５】本発明の第５の実施形態によるＰＬＬ回路の構成例を示す図である。
【図６】本発明の第６の実施形態によるＰＬＬ回路の構成例を示す図である。
【図７】本発明の実施形態におけるＰＬＬ回路の構成例を示す図である。
【図８】ＰＬＬ回路の構成例を示す図である。
【図９】図８に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図１０】図８に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図１１】本発明の第３の実施形態によるＰＬＬ回路の構成例を示す図である。
【図１２】図１１に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図１３】本発明の第４の実施形態によるＰＬＬ回路の構成例を示す図である。
【図１４】図１３に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図１５】本発明の第５の実施形態によるＰＬＬ回路の他の構成例を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態を図面に基づいて説明する。
【００１８】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態による位相ロックループ（ＰＬＬ）回路の構成例を示す図である。また、図２は、図１に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【００１９】
図１に示すように、ＰＬＬ回路は、位相比較回路（ＰＦＤ）１、チャージポンプ回路（ＣＰ）２、ローパスフィルタ（ＬＰＦ）３、電圧制御発振回路（ＶＣＯ）４Ａ、及び分周器（ＤＩＶ）５を有する。また、ＰＬＬ回路は、補正制御回路（ＣＴＬ）６Ａ、ゲート容量７Ａ、及びカレントミラー回路（ＣＭ）８Ａを有する。
【００２０】
チャージポンプ回路２は、スイッチ１１、１４及び定電流源１２、１３を有する。スイッチ１１及び定電流源１２の直列接続回路は、正の電源電圧及び制御電圧ＶＣＮＴＡのノード間に接続され、定電流源１３及びスイッチ１４の直列接続回路は、制御電圧ＶＣＮＴＡのノード及び基準電位（例えばグランド電位）間に接続される。ローパスフィルタ３は、抵抗１５及び容量１６、１７を有する。抵抗１５及び容量１６の直列接続回路は、制御電圧ＶＣＮＴＡのノード及び基準電位間に接続され、容量１７は、制御電圧ＶＣＮＴＡのノード及び基準電位間に接続される。電圧制御発振回路４Ａは、発振器（ＯＳＣ）１８及び入力トランジスタ１９を有する。入力トランジスタ１９は、ｎチャネルＭＯＳ電界効果トランジスタであり、ゲートが制御電圧ＶＣＮＴＡのノードに接続され、ソースが基準電位に接続され、ドレインが発振器１８に接続される。
【００２１】
位相比較回路１は、リファレンスクロック信号ＲＥＦＣＬＫの立ち上がり（又は立ち下がり）とフィードバッククロック信号ＦＢＣＬＫの立ち上がり（又は立ち下がり）の位相を比較する。位相比較回路１は、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相差を制御信号ＵＰＢ及びＤＮとしてチャージポンプ回路２へ出力する。フィードバッククロック信号ＦＢＣＬＫがリファレンスクロック信号ＲＥＦＣＬＫに対して遅れているときには、制御信号ＵＰＢ及びＤＮがローレベルになる。また、フィードバッククロック信号ＦＢＣＬＫがリファレンスクロック信号ＲＥＦＣＬＫに対して進んでいるときには、制御信号ＵＰＢ及びＤＮがハイレベルになる。ここで、制御信号ＵＰＢはネゲートされているときにハイレベルの信号であり、制御信号ＤＮはネゲートされているときにローレベルの信号である。制御信号ＵＰＢ及びＤＮのパルス幅（アサートされる期間の長さ）は、フィードバッククロック信号ＦＢＣＬＫ及びリファレンスクロック信号ＲＥＦＣＬＫの位相差が大きいほど広くなる。
【００２２】
チャージポンプ回路２は、制御信号ＵＰＢ及びＤＮに応じた電流をローパスフィルタ３に対して出力し、制御信号ＵＰＢ及びＤＮに応じた電荷をローパスフィルタ３内の容量１６及び１７に対して注入又は抜くことで制御電圧ＶＣＮＴＡを制御する。スイッチ１１は、制御信号ＵＰＢがローレベルになるとオンし（導通状態）、制御信号ＵＰＢがハイレベルとなるとオフする（非導通状態）。スイッチ１４は、制御信号ＤＮがハイレベルになるとオンし（導通状態）、制御信号ＤＮがローレベルとなるとオフする（非導通状態）。制御信号ＵＰＢ及びＤＮがローレベルになると、ローパスフィルタ３内の容量１６及び１７は正の電源電圧に接続されて電荷が注入され、制御電圧ＶＣＮＴＡが上昇する。また、制御信号ＵＰＢ及びＤＮがハイレベルになると、ローパスフィルタ３内の容量１６及び１７は基準電位に接続されて電荷が引き抜かれ、制御電圧ＶＣＮＴＡが低下する。なお、フィードバッククロック信号ＦＢＣＬＫ及びリファレンスクロック信号ＲＥＦＣＬＫの立ち上がり（又は立ち下がり）位相が同じときには、狭パルス幅で制御信号ＵＰＢがローレベル、制御信号ＤＮがハイレベルになり、制御電圧ＶＣＮＴＡは変化しない。
【００２３】
電圧制御発振回路４Ａは、制御電圧ＶＣＮＴＡに応じた発振周波数の出力クロック信号ＣＫＯを出力する。制御電圧ＶＣＮＴＡが上昇すると出力クロック信号ＣＫＯの周波数は高くなり、制御電圧ＶＣＮＴＡが低下すると出力クロック信号ＣＫＯの周波数は低くなる。分周器５は、出力クロック信号ＣＫＯをＮ分周（Ｎは自然数）し、フィードバッククロック信号ＦＢＣＬＫを出力する。出力クロック信号ＣＫＯは、リファレンスクロック信号ＲＥＦＣＬＫに対してＮ倍高い周波数として出力される。
【００２４】
第１の実施形態におけるＰＬＬ回路の基本動作について説明する。
リファレンスクロック信号ＲＥＦＣＬＫよりフィードバッククロック信号ＦＢＣＬＫの位相が進んでいる場合には、制御信号ＵＰＢ及びＤＮがハイレベルになり、チャージポンプ回路２内のスイッチ１１がオフし、スイッチ１４がオンする。これにより、ローパスフィルタ３内の容量１６及び１７が基準電位に接続されて、容量１６及び１７に蓄積されている電荷が引き抜かれ、制御電圧ＶＣＮＴＡは低下する。電圧制御発振回路４Ａは、制御電圧ＶＣＮＴＡが低下すると出力クロック信号ＣＫＯの発振周波数を下げる。その結果、リファレンスクロック信号ＲＥＦＣＬＫに対してフィードバッククロック信号ＦＢＣＬＫは位相の進み量が小さくなり、やがて両者の位相差が０になる。
【００２５】
逆に、リファレンスクロック信号ＲＥＦＣＬＫよりフィードバッククロック信号ＦＢＣＬＫの位相が遅れている場合には、制御信号ＵＰＢ及びＤＮがローレベルになり、チャージポンプ回路２内のスイッチ１１がオンし、スイッチ１４がオフする。これにより、ローパスフィルタ３内の容量１６及び１７が電源電圧に接続されて、容量１６及び１７に電荷が注入され、制御電圧ＶＣＮＴＡは上昇する。電圧制御発振回路４Ａは、制御電圧ＶＣＮＴＡが上昇すると出力クロック信号ＣＫＯの発振周波数を上げる。その結果、リファレンスクロック信号ＲＥＦＣＬＫに対してフィードバッククロック信号ＦＢＣＬＫは位相の遅れ量が小さくなり、やがて両者の位相差が０になる。
【００２６】
ここで、制御電圧ＶＣＮＴＡのノードは、電圧制御発振回路４Ａの入力端子（入力トランジスタ１９のゲート）に接続されている。前述したように、近年のトランジスタの微細化の影響により、電圧制御発振回路４Ａの入力部は完全なハイインピーダンスにはならず、入力トランジスタ１９のゲートリーク電流ＩＡが発生する。そのため、チャージポンプ回路２内のスイッチ１１、１４がともにオフであっても、ローパスフィルタ３内の容量１６及び１７に蓄積されている電荷が電圧制御発振回路４Ａの入力部を介して抜けてしまう。その結果、何ら改善策を施さなければ、電圧制御発振回路４Ａへ入力される制御電圧は、図２において破線で示した制御電圧ＶＣＮＴＡ’のように一定値にならず、低下してしまう。
【００２７】
本実施形態では、補正制御回路６Ａ、ゲート容量７Ａ、及びカレントミラー回路８Ａにより、電圧制御発振回路４Ａの入力部のリークによる制御電圧の変化を補正し電圧制御発振回路４Ａへ入力される制御電圧を一定値に保つ。
【００２８】
補正制御回路６Ａは、２入力の論理積演算回路（ＡＮＤ回路）２１、３３Ａ、インバータ２２、２９、カウンタ（ＣＮＴＲ）２３、アンプ２４、３０、３１、３２、スイッチ２５、２６、及び容量２７、２８を有する。ＡＮＤ回路２１は、一方の入力端に制御信号ＵＰＢが入力され、他方の入力端にインバータ２２を介して制御信号ＤＮが入力され、出力端から信号ＰＤＢＡを出力する。この信号ＰＤＢＡに応じて、カウンタ２３及びアンプ２４、３０、３１、３２が動作する。本実施形態では、信号ＰＤＢＡがハイレベルのときにカウンタ２３及びアンプ２４、３０、３１、３２が動作状態となり、信号ＰＤＢＡがローレベルのときにカウンタ２３及びアンプ２４、３０、３１、３２が停止（非動作）状態となる。
【００２９】
カウンタ２３は、出力クロック信号ＣＫＯが入力され、出力クロック信号ＣＫＯのパルス数をカウントする。カウンタ２３は、動作開始時において出力がローレベルであり、カウントしたパルス数が所定数に達すると出力をパルス状にハイレベルにする。カウンタ２３の出力は、信号ＳＷＡとしてスイッチ２５に出力されるとともに、インバータ２９を介して信号ＳＷＢとしてスイッチ２６及びＡＮＤ回路３３Ａに出力される。なお、カウンタ２３は、動作開始時において出力をハイレベルとし、カウントしたパルス数が所定数に達すると出力をハイレベルからローレベルに変化させるようにしても良い。
【００３０】
アンプ２４は、一方の入力端が制御電圧ＶＣＮＴＡのノードに接続され、他方の入力端が自らの出力端に接続される。また、アンプ２４の出力端が、スイッチ２５を介して、一方の電極が基準電位に接続された容量２７の他方の電極、及びアンプ３０の一方の入力端に接続される。同様に、アンプ２４の出力端が、スイッチ２６を介して、一方の電極が基準電位に接続された容量２８の他方の電極、及びアンプ３１の一方の入力端に接続される。スイッチ２５は、信号ＳＷＡによってオン／オフ制御され、信号ＳＷＡがハイレベルになるとオンし（導通状態）、信号ＳＷＡがローレベルとなるとオフする（非導通状態）。スイッチ２６は、信号ＳＷＢによってオン／オフ制御され、信号ＳＷＢがハイレベルになるとオンし（導通状態）、信号ＳＷＢがローレベルとなるとオフする（非導通状態）。
【００３１】
アンプ３０は、出力端及び他方の入力端が電圧ＶＴＡＲＧのノードに接続される。アンプ３１は、出力端及び他方の入力端が電圧ＶＣＮＴＢのノードに接続される。アンプ３２は、一方の入力端が電圧ＶＴＡＲＧのノードに接続され、他方の入力端が電圧ＶＣＮＴＢのノードに接続される。ＡＮＤ回路３３Ａは、一方の入力端に信号ＰＤＢＡが入力され、他方の入力端に信号ＳＷＢが入力され、出力端から信号ＰＤＢＢを出力する。
【００３２】
ゲート容量７Ａは、電圧制御発振回路４Ａ内の入力トランジスタ１９のゲートサイズと同じサイズのゲート容量であり、入力トランジスタ１９と同じサイズのｎチャネルトランジスタを用いて構成される。ゲート容量７Ａは、ゲートが補正制御回路６Ａのアンプ３２の出力端に接続され、ソース及びドレインが基準電位に接続される。
【００３３】
カレントミラー回路８Ａは、ｐチャネルＭＯＳ電界効果トランジスタ３４、３５、３６を有する。ｐチャネルトランジスタ３４は、ソースが正の電源電圧に接続され、ゲート及びドレインが補正制御回路６Ａのアンプ３２の出力端とゲート容量７Ａのゲートとの相互接続点に接続される。ｐチャネルトランジスタ３５は、ｐチャネルトランジスタ３４と同じサイズのトランジスタであり、ソースが正の電源電圧に接続され、ドレインが制御電圧ＶＣＮＴＡのノードに接続される。また、ｐチャネルトランジスタ３５は、ゲートがノードＶＣＮＴＦＢを介してｐチャネルトランジスタ３４のゲートに接続される。ｐチャネルトランジスタ３６は、ソースが正の電源電圧に接続され、ドレインがノードＶＣＮＴＦＢに接続される。また、ｐチャネルトランジスタ３６のゲートには、信号ＰＤＢＢが供給される。すなわち、カレントミラー回路８Ａは、ｐチャネルトランジスタ３４を入力側トランジスタとし、ｐチャネルトランジスタ３５を出力側トランジスタとし、ｐチャネルトランジスタ３６をリセット用（動作制御用）トランジスタとしたカレントミラー回路である。カレントミラー回路８Ａは、信号ＰＤＢＢがハイレベルのときに動作状態となり、信号ＰＤＢＢがローレベルのときにリセット状態となる。
【００３４】
第１の実施形態によるＰＬＬ回路において、電圧制御発振回路４Ａへ入力される制御電圧を一定値に保つための補正制御回路６Ａ、ゲート容量７Ａ、及びカレントミラー回路８Ａによる動作について説明する。
【００３５】
図２に示すように、位相比較回路１での比較結果に基づいて制御信号ＵＰＢ及びＤＮの少なくとも一方がアサートされているとき、補正制御回路６ＡのＡＮＤ回路２１及び３３Ａからそれぞれ出力される信号ＰＤＢＡ及びＰＤＢＢはローレベルとなる。このとき、補正制御回路６Ａのカウンタ２３及びアンプ２４、３０、３１、３２は停止状態である。また、カレントミラー回路８Ａのｐチャネルトランジスタ３６がオンであり（導通状態）、カレントミラー回路８Ａはリセット状態となる。
【００３６】
制御信号ＵＰＢ及びＤＮがともにネゲートされる、すなわちチャージポンプ回路２内のスイッチ１１、１４がともにオフにされると、補正制御回路６ＡのＡＮＤ回路２１から出力される信号ＰＤＢＡがハイレベルとなる。これにより、補正制御回路６Ａのカウンタ２３及びアンプ２４、３０、３１、３２が動作を開始し、カウンタ２３は、電圧制御発振回路４Ａより出力される出力クロック信号ＣＫＯのパルス数をカウントする。カウントしたパルス数が所定数に達しカウンタ２３が出力をパルス状にハイレベルにすると、信号ＳＷＡがハイレベルとなる。これにより、スイッチ２５がオンし、そのときの制御電圧ＶＣＮＴＡが容量２７に記憶（保持）される。この容量２７に保持された制御電圧ＶＣＮＴＡが電圧ＶＴＡＲＧとされる。
【００３７】
その後、カウンタ２３の出力がローレベルとなることで、信号ＳＷＡがローレベルになり、信号ＳＷＢがハイレベルとなる。これにより、スイッチ２５がオフすると同時にスイッチ２６がオンし、制御電圧ＶＣＮＴＡがスイッチ２６及びアンプ３１を介してアンプ３２に電圧ＶＣＮＴＢとして供給される。また、補正制御回路６ＡのＡＮＤ回路３３Ａから出力される信号ＰＤＢＢがローレベルからハイレベルに変化し、カレントミラー回路８Ａは、リセット状態が解除され動作状態となる。
【００３８】
このようにして、容量２７に保持された制御電圧ＶＣＮＴＡである電圧ＶＴＡＲＧと時間経過後の制御電圧ＶＣＮＴＡである電圧ＶＣＮＴＢとがアンプ３２で随時比較される。そして、比較結果に基づき電圧ＶＣＮＴＢが電圧ＶＴＡＲＧと等しくなるように補正制御回路６Ａが制御をかけることで、ゲート容量７Ａにおけるゲートリーク電流ＩＢが、入力トランジスタ１９におけるゲートリーク電流ＩＡと等しくなる。また、カレントミラー回路８Ａの入力側のｐチャネルトランジスタ３４における入力電流と、出力側のｐチャネルトランジスタ３５における出力電流ＩＣは等しいので、ゲートリーク電流ＩＢと出力電流ＩＣは等しい。したがって、電圧ＶＣＮＴＢが電圧ＶＴＡＲＧと等しくなるように制御することで、制御電圧ＶＣＮＴＡのノードにおいて流れ出すゲートリーク電流ＩＡと流れ込む電流（補正電流）ＩＣは等しくなり、ゲートリーク電流ＩＡにより抜けた量の電荷が電流ＩＣにより供給される。その結果、制御電圧ＶＣＮＴＡは、図２に示したように、チャージポンプ回路２内のスイッチ１１、１４がともにオフのときには、一定値を保つことができる。なお、この制御は、分周器５の出力の位相比較回路１への入力毎に繰り返し実行される。
【００３９】
本実施形態によれば、電圧制御発振回路４Ａ内の入力トランジスタ１９におけるゲートリーク電流による電圧変化を抑制するための電流を、補正制御回路６Ａ及びゲート容量７Ａを用いて生成しカレントミラー回路８Ａを介して制御電圧ＶＣＮＴＡのノードに流す。これにより、制御電圧ＶＣＮＴＡのノードに対して、入力トランジスタ１９におけるゲートリーク電流により抜けた量と同じ量の電荷を供給することができ、電圧制御発振回路４Ａの入力部における電荷漏れによる制御電圧ＶＣＮＴＡの低下を防止することができる。したがって、電圧制御発振回路４Ａの入力部でのリークによる制御電圧ＶＣＮＴＡの変動を抑制することができ、定常位相誤差を防止することができる。また、定常位相誤差を防止することにより、電圧制御発振回路４Ａの出力クロック信号ＣＫＯに発生するスプリアス（周波数ずれ）を抑制することができる。
【００４０】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図３は、第２の実施形態によるＰＬＬ回路の構成例を示す図である。また、図４は、図３に示すＰＬＬ回路の動作例を示すタイミングチャートである。図３において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００４１】
図３に示すように、ＰＬＬ回路は、位相比較回路（ＰＦＤ）１、チャージポンプ回路（ＣＰ）２、ローパスフィルタ（ＬＰＦ）３、電圧制御発振回路（ＶＣＯ）４Ｂ、及び分周器（ＤＩＶ）５を有する。また、ＰＬＬ回路は、補正制御回路（ＣＴＬ）６Ｂ、ゲート容量７Ｂ、及びカレントミラー回路（ＣＭ）８Ｂを有する。
【００４２】
ローパスフィルタ３において、抵抗１５及び容量１６の直列接続回路は、正の電源電圧及び制御電圧ＶＣＮＴＡのノード間に接続され、容量１７は、正の電源電圧及び制御電圧ＶＣＮＴＡのノード間に接続される。電圧制御発振回路４Ｂは、発振器（ＯＳＣ）１８及び入力トランジスタ４１を有する。入力トランジスタ４１は、ｐチャネルＭＯＳ電界効果トランジスタであり、ゲートが制御電圧ＶＣＮＴＡのノードに接続され、ソースが正の電源電圧に接続され、ドレインが発振器１８に接続される。なお、第２の実施形態におけるＰＬＬ回路の基本動作は、第１の実施形態におけるＰＬＬ回路の基本動作と同様である。
【００４３】
第２の実施形態では、補正制御回路６Ｂ、ゲート容量７Ｂ、及びカレントミラー回路８Ｂにより、電圧制御発振回路４Ｂの入力部のリークによる制御電圧の変化を補正し電圧制御発振回路４Ｂへ入力される制御電圧を一定値に保つ。
【００４４】
補正制御回路６Ｂは、ＡＮＤ回路２１、インバータ２２、２９、カウンタ（ＣＮＴＲ）２３、アンプ２４、３０、３１、３２、スイッチ２５、２６、容量２７、２８、及び２入力の否定論理積演算回路（ＮＡＮＤ回路）３３Ｂを有する。補正制御回路６Ｂでは、容量２７は、一方の電極が正の電源電圧に接続され、他方の電極がスイッチ２５を介してアンプ２４の出力端に接続される。同様に、容量２８は、一方の電極が正の電源電圧に接続され、他方の電極がスイッチ２６を介してアンプ２４の出力端に接続される。ＮＡＮＤ回路３３Ｂは、一方の入力端に信号ＰＤＢＡが入力され、他方の入力端に信号ＳＷＢが入力され、出力端から信号ＰＤＢＢを出力する。
【００４５】
ゲート容量７Ｂは、電圧制御発振回路４Ｂ内の入力トランジスタ４１のゲートサイズと同じサイズのゲート容量であり、入力トランジスタ４１と同じサイズのｐチャネルトランジスタを用いて構成される。ゲート容量７Ｂは、ゲートが補正制御回路６Ｂのアンプ３２の出力端に接続され、ソース及びドレインが正の電源電圧に接続される。
【００４６】
カレントミラー回路８Ｂは、ｎチャネルＭＯＳ電界効果トランジスタ４２、４３、４４を有する。ｎチャネルトランジスタ４２は、ソースが基準電位に接続され、ゲート及びドレインが補正制御回路６Ｂのアンプ３２の出力端とゲート容量７Ｂのゲートとの相互接続点に接続される。ｎチャネルトランジスタ４３は、ｎチャネルトランジスタ４２と同じサイズのトランジスタである。ｎチャネルトランジスタ４３は、ソースが基準電位に接続され、ドレインが制御電圧ＶＣＮＴＡのノードに接続され、ゲートがノードＶＣＮＴＦＢを介してｎチャネルトランジスタ４２のゲートに接続される。ｎチャネルトランジスタ４４は、ソースが基準電位に接続され、ドレインがノードＶＣＮＴＦＢに接続される。また、ｎチャネルトランジスタ４４のゲートには、信号ＰＤＢＢが供給される。すなわち、カレントミラー回路８Ｂは、ｎチャネルトランジスタ４２を入力側トランジスタとし、ｎチャネルトランジスタ４３を出力側トランジスタとし、ｎチャネルトランジスタ４４をリセット用（動作制御用）トランジスタとしたカレントミラー回路である。カレントミラー回路８Ｂは、信号ＰＤＢＢがローレベルのときに動作状態となり、信号ＰＤＢＢがハイレベルのときにリセット状態となる。
【００４７】
第２の実施形態によるＰＬＬ回路において、電圧制御発振回路４Ｂへ入力される制御電圧を一定値に保つための補正制御回路６Ｂ、ゲート容量７Ｂ、及びカレントミラー回路８Ｂによる動作について説明する。
【００４８】
図４に示すように、位相比較回路１での比較結果に基づいて制御信号ＵＰＢ及びＤＮの少なくとも一方がアサートされているとき、補正制御回路６ＢのＡＮＤ回路２１から出力される信号ＰＤＢＡはローレベルとなる。また、補正制御回路６ＢのＮＡＮＤ回路３３Ｂから出力される信号ＰＤＢＢはハイレベルとなる。このとき、補正制御回路６Ｂのカウンタ２３及びアンプ２４、３０、３１、３２は停止状態であり、カレントミラー回路８Ｂはリセット状態である。
【００４９】
制御信号ＵＰＢ及びＤＮがともにネゲートされる、すなわちチャージポンプ回路２内のスイッチ１１、１４がともにオフにされると、補正制御回路６ＢのＡＮＤ回路２１から出力される信号ＰＤＢＡがハイレベルとなる。これにより、補正制御回路６Ｂのカウンタ２３及びアンプ２４、３０、３１、３２が動作を開始し、カウンタ２３は、電圧制御発振回路４Ｂより出力される出力クロック信号ＣＫＯのパルス数をカウントする。カウントしたパルス数が所定数に達しカウンタ２３が出力をパルス状にハイレベルにすると、信号ＳＷＡがハイレベルとなる。これにより、スイッチ２５がオンし、そのときの制御電圧ＶＣＮＴＡが容量２７に記憶（保持）される。この容量２７に保持された制御電圧ＶＣＮＴＡが電圧ＶＴＡＲＧとされる。
【００５０】
その後、カウンタ２３の出力がローレベルとなることで、信号ＳＷＡがローレベルになり、信号ＳＷＢがハイレベルとなる。これにより、スイッチ２５がオフすると同時にスイッチ２６がオンし、制御電圧ＶＣＮＴＡがスイッチ２６及びアンプ３１を介してアンプ３２に電圧ＶＣＮＴＢとして供給される。また、補正制御回路６ＢのＮＡＮＤ回路３３Ｂから出力される信号ＰＤＢＢがハイレベルからローレベルに変化し、カレントミラー回路８Ｂは、リセット状態が解除され動作状態となる。
【００５１】
このようにして、容量２７に保持された制御電圧ＶＣＮＴＡである電圧ＶＴＡＲＧと時間経過後の制御電圧ＶＣＮＴＡである電圧ＶＣＮＴＢとがアンプ３２で随時比較される。そして、比較結果に基づき電圧ＶＣＮＴＢが電圧ＶＴＡＲＧと等しくなるように補正制御回路６Ｂが制御をかけることで、ゲート容量７Ｂにおけるゲートリーク電流ＩＢが、入力トランジスタ４１におけるゲートリーク電流ＩＡと等しくなる。また、ゲートリーク電流ＩＢと出力電流ＩＣは等しいので、電圧ＶＣＮＴＢが電圧ＶＴＡＲＧと等しくなるように制御することで、制御電圧ＶＣＮＴＡのノードにおいて流れ込むゲートリーク電流ＩＡと流れ出す電流（補正電流）ＩＣは等しくなる。したがって、ゲートリーク電流ＩＡにより制御電圧ＶＣＮＴＡのノードに注入された電荷量が、電流ＩＣによって制御電圧ＶＣＮＴＡのノードから引き抜かれる。その結果、制御電圧ＶＣＮＴＡは、図４に示したように、チャージポンプ回路２内のスイッチ１１、１４がともにオフのときには、一定値を保つことができる。なお、この制御は、分周器５の出力の位相比較回路１への入力毎に繰り返し実行される。
【００５２】
第２の実施形態によれば、電圧制御発振回路４Ｂの入力トランジスタ４１におけるゲートリーク電流による電圧変化を抑制するための電流を、補正制御回路６Ｂ及びゲート容量７Ｂを用いて生成しカレントミラー回路８Ｂを介して制御電圧ＶＣＮＴＡのノードに流す。これにより、制御電圧ＶＣＮＴＡのノードに対して、入力トランジスタ４１におけるゲートリーク電流により注入された量と同じ量の電荷を引き抜くことができ、電圧制御発振回路４Ｂの入力部からの電荷注入による制御電圧ＶＣＮＴＡの上昇を防止することができる。したがって、電圧制御発振回路４Ｂの入力部でのリークによる制御電圧ＶＣＮＴＡの変動を抑制することができ、定常位相誤差を防止することができる。また、定常位相誤差を防止することにより、電圧制御発振回路４Ｂの出力クロック信号ＣＫＯに発生するスプリアス（周波数ずれ）を抑制することができる。
【００５３】
なお、前述した第１及び第２の実施形態では、カウンタ２３からの１つの出力を用いてスイッチ２５及び２６を制御するようにしているが、カウンタ２３から個別に出力を行うようにしてスイッチ２５及び２６を独立して制御するようにしても良い。また、電圧ＶＴＡＲＧとする制御電圧ＶＣＮＴＡを容量２７に保持し、スイッチ２５をオフすると同時にスイッチ２６をオンするようにしているが、同時でなくとも良く、スイッチ２５をオフすると同時に若しくは遅れてスイッチ２６をオンすれば良い。すなわち、スイッチ２６をオンする前にスイッチ２５をオフすれば良い。また、前述した第１及び第２の実施形態ではカウンタ２３を用いているが、これに限らず、チャージポンプ回路２内のスイッチ１１、１４がともにオフにされてから一定時間経過後にスイッチ２５をオフし、スイッチ２６をオンするように切り替える機能を有する任意の回路が適用可能である。
【００５４】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図１１は、第３の実施形態によるＰＬＬ回路の構成例を示す図である。また、図１２は、図１１に示すＰＬＬ回路の動作例を示すタイミングチャートである。図１１において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００５５】
図１１に示すように、ＰＬＬ回路は、位相比較回路（ＰＦＤ）１、チャージポンプ回路（ＣＰ）２、ローパスフィルタ（ＬＰＦ）３、電圧制御発振回路（ＶＣＯ）４Ａ、及び分周器（ＤＩＶ）５を有する。また、ＰＬＬ回路は、補正制御回路（ＣＴＬ）６Ｃ、ゲート容量７Ａ、及びカレントミラー回路（ＣＭ）８Ａを有する。第３の実施形態におけるＰＬＬ回路の基本動作は、第１の実施形態におけるＰＬＬ回路の基本動作と同様である。
【００５６】
第３の実施形態では、補正制御回路６Ｃ、ゲート容量７Ａ、及びカレントミラー回路８Ａにより、電圧制御発振回路４Ａの入力部のリークによる制御電圧の変化を補正し電圧制御発振回路４Ａへ入力される制御電圧を一定値に保つ。
【００５７】
補正制御回路６Ｃは、ＡＮＤ回路２１、３３Ａ、７１、７２、インバータ２２、２９、７３、カウンタ（ＣＮＴＲ）２３、アンプ２４、３０、スイッチ２５、容量２７、及びロック状態判定部（ＬＯＣＫ）７０を有する。補正制御回路６Ｃのカウンタ２３は、動作開始時において出力がハイレベルとなり、カウントしたパルス数が所定数に達すると出力をハイレベルからローレベルに変化させる。
【００５８】
ロック状態判定部７０は、リファレンスクロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの位相を比較し、比較結果に応じた信号ＬＯＣＫを出力する。リファレンスクロック信号ＲＥＦＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの位相が等しいロック状態のときには、信号ＬＯＣＫがハイレベルになる。リファレンスクロック信号ＲＥＦＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの位相が等しくないときには、信号ＬＯＣＫはローレベルである。
【００５９】
ＡＮＤ回路７１は、一方の入力端に信号ＬＯＣＫが入力され、他方の入力端にＡＮＤ回路２１の出力が入力される。ＡＮＤ回路７２は、一方の入力端にＡＮＤ回路７１の出力が入力され、他方の入力端にインバータ７３を介して信号ＰＤＢＢが入力され、出力端から信号ＰＤＢＡを出力する。また、補正制御回路６Ｃでは、ＡＮＤ回路３３Ａは、一方の入力端にＡＮＤ回路７１の出力が入力され、他方の入力端に信号ＳＷＢが入力され、出力端から信号ＰＤＢＢを出力する。補正制御回路６Ｃのカウンタ２３及びアンプ２４は、信号ＰＤＢＡにより制御され、信号ＰＤＢＡがハイレベルのときに動作状態となり、信号ＰＤＢＡがローレベルのときに停止（非動作）状態となる。また、補正制御回路６Ｃのアンプ３０は、ＡＮＤ回路７１の出力により制御され、ＡＮＤ回路７１の出力がハイレベルのときに動作状態となり、ＡＮＤ回路７１の出力がローレベルのときに停止（非動作）状態となる。また、第３の実施形態において、ゲート容量７Ａのゲートは、電圧ＶＴＡＲＧのノードに接続される。
【００６０】
第３の実施形態によるＰＬＬ回路において、電圧制御発振回路４Ａへ入力される制御電圧を一定値に保つための補正制御回路６Ｃ、ゲート容量７Ａ、及びカレントミラー回路８Ａによる動作について説明する。
【００６１】
リファレンスクロック信号ＲＥＦＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの位相が等しくない、すなわちロック状態でないときには、信号ＬＯＣＫはローレベルであるので、ＡＮＤ回路７１の出力はローレベルとなる。したがって、補正制御回路６ＣのＡＮＤ回路７２から出力される信号ＰＤＢＡ、及びＡＮＤ回路３３Ａから出力される信号ＰＤＢＢは、ローレベルとなる。このとき、補正制御回路６Ｃのカウンタ２３及びアンプ２４、３０は停止状態であり、カレントミラー回路８Ａはリセット状態である。言い換えれば、リファレンスクロック信号ＲＥＦＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの位相が等しくなり信号ＬＯＣＫがハイレベルとなるまで、補正制御回路６Ｃのカウンタ２３及びアンプ２４、３０は動作しない。
【００６２】
リファレンスクロック信号ＲＥＦＣＬＫ及びフィードバッククロック信号ＦＢＣＬＫの位相が等しくなると、信号ＬＯＣＫがハイレベルとなる。この状態で、図１２に示すように、制御信号ＵＰＢ及びＤＮがともにネゲートされる、すなわちチャージポンプ回路２内のスイッチ１１、１４がともにオフにされると、補正制御回路６ＣのＡＮＤ回路７１の出力、及びＡＮＤ回路７２から出力される信号ＰＤＢＡがハイレベルとなる。これにより、補正制御回路６Ｃのカウンタ２３及びアンプ２４、３０が動作を開始する。
【００６３】
カウンタ２３は、動作を開始すると、電圧制御発振回路４Ａより出力される出力クロック信号ＣＫＯのパルス数をカウントするとともに、出力をハイレベルにする。これにより、信号ＳＷＡがハイレベルとなってスイッチ２５がオンし、制御電圧ＶＣＮＴＡが容量２７に供給される。その後、カウンタ２３は、カウントしたパルス数が所定数に達すると、出力をハイレベルからローレベルに変化させる。カウンタ２３の出力がローレベルとなることで、信号ＳＷＡがローレベルになり、信号ＳＷＢがハイレベルとなる。これにより、スイッチ２５がオフし、そのときの制御電圧ＶＣＮＴＡが容量２７に記憶（保持）される。この容量２７に保持された制御電圧ＶＣＮＴＡが電圧ＶＴＡＲＧのノードを介してゲート容量７Ａのゲートに供給される。また、補正制御回路６ＣのＡＮＤ回路３３Ａから出力される信号ＰＤＢＢがローレベルからハイレベルに変化し、カレントミラー回路８Ａは、リセット状態が解除され動作状態となる。
【００６４】
このとき、ゲート容量７Ａには、入力トランジスタ１９におけるゲートリーク電流ＩＡと等しいゲートリーク電流ＩＢが流れ、電圧ＶＴＡＲＧと電圧ＶＣＮＴＡは同電位となる。また、ゲートリーク電流ＩＢと出力電流ＩＣは等しいので、制御電圧ＶＣＮＴＡのノードにおいて流れ出すゲートリーク電流ＩＡと流れ込む電流（補正電流）ＩＣは等しく、ゲートリーク電流ＩＡにより抜けた量の電荷が電流ＩＣにより供給される。その結果、制御電圧ＶＣＮＴＡは、図１２に示したように、チャージポンプ回路２内のスイッチ１１、１４がともにオフのときに一定値を保つことができる。また、このとき信号ＰＤＢＢがローレベルからハイレベルに変化することで、信号ＰＤＢＡがローレベルになり、補正制御回路６Ｃのカウンタ２３及びアンプ２４は動作を停止する。これにより、制御電圧ＶＣＮＴＡのノードからのフィードバックはなくなり、容量２７からのフィードバックのみで動作する。
【００６５】
第３の実施形態によれば、電圧制御発振回路４Ａの入力トランジスタ１９におけるゲートリーク電流による電圧変化を抑制するための電流を、補正制御回路６Ｃ及びゲート容量７Ａを用いて生成しカレントミラー回路８Ａを介して制御電圧ＶＣＮＴＡのノードに流す。これにより、制御電圧ＶＣＮＴＡのノードに対して、入力トランジスタ１９におけるゲートリーク電流により抜けた量と同じ量の電荷を供給することができ、電圧制御発振回路４Ａの入力部における電荷漏れによる制御電圧ＶＣＮＴＡの低下を防止することができる。したがって、電圧制御発振回路４Ａの入力部でのリークによる制御電圧ＶＣＮＴＡの変動を抑制することができ、定常位相誤差を防止することができる。また、定常位相誤差を防止することにより、電圧制御発振回路４Ａの出力クロック信号ＣＫＯに発生するスプリアス（周波数ずれ）を抑制することができる。
【００６６】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
図１３は、第４の実施形態によるＰＬＬ回路の構成例を示す図である。また、図１４は、図１３に示すＰＬＬ回路の動作例を示すタイミングチャートである。図１３において、図１、図３、図１１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００６７】
図１３に示すように、ＰＬＬ回路は、位相比較回路（ＰＦＤ）１、チャージポンプ回路（ＣＰ）２、ローパスフィルタ（ＬＰＦ）３、電圧制御発振回路（ＶＣＯ）４Ｂ、及び分周器（ＤＩＶ）５を有する。また、ＰＬＬ回路は、補正制御回路（ＣＴＬ）６Ｄ、ゲート容量７Ｂ、及びカレントミラー回路（ＣＭ）８Ｂを有する。第４の実施形態におけるローパスフィルタ３は、第２の実施形態におけるローパスフィルタ３と同様である。また、第４の実施形態におけるＰＬＬ回路の基本動作は、第２の実施形態におけるＰＬＬ回路の基本動作と同様である。
【００６８】
第４の実施形態では、補正制御回路６Ｄ、ゲート容量７Ｂ、及びカレントミラー回路８Ｂにより、電圧制御発振回路４Ｂの入力部のリークによる制御電圧の変化を補正し電圧制御発振回路４Ｂへ入力される制御電圧を一定値に保つ。
【００６９】
補正制御回路６Ｄは、ＡＮＤ回路２１、７１、７２、インバータ２２、２９、カウンタ（ＣＮＴＲ）２３、アンプ２４、３０、スイッチ２５、容量２７、ＮＡＮＤ回路３３Ｂ、及びロック状態判定部（ＬＯＣＫ）７０を有する。補正制御回路６Ｄのカウンタ２３は、動作開始時において出力がハイレベルとなり、カウントしたパルス数が所定数に達すると出力をハイレベルからローレベルに変化させる。補正制御回路６Ｄでは、容量２７は、一方の電極が正の電源電圧に接続され、他方の電極がスイッチ２５を介してアンプ２４の出力端に接続される。また、ＮＡＮＤ回路３３Ｂは、一方の入力端にＡＮＤ回路７１の出力が入力され、他方の入力端に信号ＳＷＢが入力され、出力端から信号ＰＤＢＢを出力する。ＡＮＤ回路７２は、一方の入力端にＡＮＤ回路７１の出力が入力され、他方の入力端に信号ＰＤＢＢが入力され、出力端から信号ＰＤＢＡを出力する。また、第４の実施形態において、ゲート容量７Ｂのゲートは、電圧ＶＴＡＲＧのノードに接続される。
【００７０】
第４の実施形態によるＰＬＬ回路において、電圧制御発振回路４Ｂへ入力される制御電圧を一定値に保つための補正制御回路６Ｄ、ゲート容量７Ｂ、及びカレントミラー回路８Ｂによる動作について説明する。
【００７１】
ロック状態でなく信号ＬＯＣＫがローレベルであるときには、信号ＰＤＢＡはローレベルとなり、信号ＰＤＢＢはハイレベルとなる。このとき、補正制御回路６Ｄのカウンタ２３及びアンプ２４、３０は停止状態であり、カレントミラー回路８Ｂはリセット状態である。
【００７２】
ロック状態になり信号ＬＯＣＫがハイレベルとなった状態で、図１４に示すように、制御信号ＵＰＢ及びＤＮがともにネゲートされると、補正制御回路６ＤのＡＮＤ回路７１の出力、及びＡＮＤ回路７２から出力される信号ＰＤＢＡがハイレベルとなる。これにより、補正制御回路６Ｄのカウンタ２３及びアンプ２４、３０が動作を開始する。
【００７３】
カウンタ２３は、動作を開始すると、電圧制御発振回路４Ｂより出力される出力クロック信号ＣＫＯのパルス数をカウントするとともに、出力をハイレベルにする。これにより、信号ＳＷＡがハイレベルとなってスイッチ２５がオンし、制御電圧ＶＣＮＴＡが容量２７に供給される。その後、カウントしたパルス数が所定数に達しカウンタ２３が出力をハイレベルからローレベルに変化させると、信号ＳＷＡがローレベルになり、信号ＳＷＢがハイレベルとなる。これにより、スイッチ２５がオフし、そのときの制御電圧ＶＣＮＴＡが容量２７に記憶（保持）される。この容量２７に保持された制御電圧ＶＣＮＴＡが電圧ＶＴＡＲＧのノードを介してゲート容量７Ｂのゲートに供給される。また、補正制御回路６ＤのＮＡＮＤ回路３３Ｂから出力される信号ＰＤＢＢがハイレベルからローレベルに変化し、カレントミラー回路８Ｂは、リセット状態が解除され動作状態となる。
【００７４】
このとき、ゲート容量７Ｂには、入力トランジスタ４１におけるゲートリーク電流ＩＡと等しいゲートリーク電流ＩＢが流れ、電圧ＶＴＡＲＧと電圧ＶＣＮＴＡは同電位となる。また、ゲートリーク電流ＩＢと出力電流ＩＣは等しいので、制御電圧ＶＣＮＴＡのノードにおいて流れ込むゲートリーク電流ＩＡと流れ出す電流（補正電流）ＩＣは等しく、制御電圧ＶＣＮＴＡのノードにおいてゲートリーク電流ＩＡにより注入された電荷量が電流ＩＣによって引き抜かれる。その結果、制御電圧ＶＣＮＴＡは、図１４に示したように、チャージポンプ回路２内のスイッチ１１、１４がともにオフのときに一定値を保つことができる。また、このとき信号ＰＤＢＢがハイレベルからローレベルに変化することで、信号ＰＤＢＡがローレベルになり、補正制御回路６Ｄのカウンタ２３及びアンプ２４は動作を停止する。これにより、制御電圧ＶＣＮＴＡのノードからのフィードバックはなくなり、容量２７からのフィードバックのみで動作する。
【００７５】
第４の実施形態によれば、電圧制御発振回路４Ｂの入力トランジスタ４１におけるゲートリーク電流による電圧変化を抑制するための電流を、補正制御回路６Ｄ及びゲート容量７Ｂを用いて生成しカレントミラー回路８Ｂを介して制御電圧ＶＣＮＴＡのノードに流す。これにより、制御電圧ＶＣＮＴＡのノードに対して、入力トランジスタ４１におけるゲートリーク電流により注入された量と同じ量の電荷を引き抜くことができ、電圧制御発振回路４Ｂの入力部からの電荷注入による制御電圧ＶＣＮＴＡの上昇を防止することができる。したがって、電圧制御発振回路４Ｂの入力部でのリークによる制御電圧ＶＣＮＴＡの変動を抑制することができ、定常位相誤差を防止することができる。また、定常位相誤差を防止することにより、電圧制御発振回路４Ｂの出力クロック信号ＣＫＯに発生するスプリアス（周波数ずれ）を抑制することができる。
【００７６】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。
図５は、第５の実施形態によるＰＬＬ回路の構成例を示す図である。図５において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第５の実施形態（図５）は、第１の実施形態（図１）に対して、定電流源１２及び１３を削除し、抵抗５１を追加したものである。以下では、第５の実施形態が、第１の実施形態と異なる点を説明する。抵抗５１は、スイッチ１１及び１４の相互接続点と制御電圧ＶＣＮＴＡのノードとの間に接続される。スイッチ１１は正の電源電圧及び抵抗５１間に接続され、スイッチ１４は抵抗５１及び基準電位間に接続される。
【００７７】
以上のように、本実施形態は、図１のチャージポンプ回路２内の定電流源１２及び１３を削除し、チャージポンプ回路２の出力に抵抗５１を直列に接続した回路構成でも、第１の実施形態と同様の効果を実現できる。同様に、図３のチャージポンプ回路２内の定電流源１２及び１３を削除し、チャージポンプ回路２の出力に抵抗５１を直列に接続した回路構成でも、第２の実施形態と同様の効果を実現できる。また、図１５に例示するように、図１１のチャージポンプ回路２内の定電流源１２及び１３を削除し、チャージポンプ回路２の出力に抵抗５１を直列に接続した回路構成でも、第３の実施形態と同様の効果を実現できる。また、同様に、図１３のチャージポンプ回路２内の定電流源１２及び１３を削除し、チャージポンプ回路２の出力に抵抗５１を直列に接続した回路構成でも、第４の実施形態と同様の効果を実現できる。
【００７８】
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。
図６は、第６の実施形態によるＰＬＬ回路の構成例を示す図である。図６において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第６の実施形態（図６）は、第１の実施形態（図１）に対して、ローパスフィルタ３を１つの半導体チップとして構成されたＰＬＬ回路用ＩＣ（集積回路）６１の外部に設けた点が異なる。その他の点については、第６の実施形態は、第１の実施形態と同様である。ローパスフィルタ３をＰＬＬ回路用ＩＣ６１の外部に設けて、ローパスフィルタ３をＰＬＬ回路用ＩＣ６１内の制御電圧ＶＣＮＴＡのノードに接続した場合でも、第１の実施形態と同様の効果を実現できる。また、同様に、図３、図１１、図１３のローパスフィルタ３をＰＬＬ回路用ＩＣの外部に設けて、ローパスフィルタ３をＰＬＬ回路用ＩＣ内の制御電圧ＶＣＮＴＡのノードに接続した場合でも、それぞれの実施形態と同様の効果を実現できる。また、さらに、第５の実施形態と同様に、チャージポンプ回路２内の定電流源１２及び１３を削除し、チャージポンプ回路２の出力に抵抗５１を直列に接続するようにしても良い。
【００７９】
なお、前述した各実施形態において、ローパスフィルタ３内の抵抗１５及び容量１６は削除しても良い。また、分周器５を削除し、電圧制御発振回路４Ａ（又は４Ｂ）の出力クロック信号ＣＫＯをフィードバッククロック信号ＦＢＣＬＫとして位相比較回路１に直接入力しても良い。その場合、出力クロック信号ＣＫＯは、リファレンスクロック信号ＲＥＦＣＬＫと同じ周波数として出力される。
【００８０】
また、各実施形態では、電圧制御発振回路４Ａ（又は４Ｂ）内の入力トランジスタ１９（又は４１）と同じサイズのゲート容量を用いて、電圧制御発振回路の入力部でのリークによる制御電圧ＶＣＮＴＡの変動を抑制するようにしているが、これに限定されるものではない。電圧制御発振回路の入力部でのリークが原因で発生する入力ノードの電位変化を抑制できれば良く、例えば図７に示すように電圧制御発振回路を２つ設け、出力クロック信号を出力する電圧制御発振回路における入力ノードの電位変化を抑制するようにしても良い。
【００８１】
図７は、本発明の実施形態によるＰＬＬ回路の他の構成例を示す図である。ＰＬＬ回路は、位相比較回路１０１、チャージポンプ回路１０２、ローパスフィルタ１０３、第１の電圧制御発振回路１０４、及び分周器１０５を有する。また、ＰＬＬ回路は、補正制御回路１０６、第２の電圧制御発振回路１０７、及びカレントミラー回路１０８を有する。位相比較回路１０１、チャージポンプ回路１０２、ローパスフィルタ１０３、及び第１の電圧制御発振回路１０４は、前述した実施形態における位相比較回路１、チャージポンプ回路２、ローパスフィルタ３、及び電圧制御発振回路４Ａ（又は４Ｂ）にそれぞれ相当する。また、分周器１０５、補正制御回路１０６、及びカレントミラー回路１０８は、前述した実施形態における分周器５、補正制御回路６Ａ（又は６Ｂ、６Ｃ、６Ｄ）、及びカレントミラー回路８Ａ（又は８Ｂ）にそれぞれ相当する。なお、第１の電圧制御発振回路１０４、補正制御回路１０６、及びカレントミラー回路１０８に対応する電圧制御発振回路４Ａ又は４Ｂ、補正制御回路６Ａ、６Ｂ、６Ｃ、又は６Ｄ、及びカレントミラー回路８Ａ又は８Ｂは、前述した各実施形態に示した組み合わせで適用される。
【００８２】
第２の電圧制御発振回路１０７は、その入力部が第１の電圧制御発振回路１０４の入力部と同様に構成されている。第２の電圧制御発振回路１０７は、例えば内部構成が第１の電圧制御発振回路１０４と同様に構成された第１の電圧制御発振回路１０４の複製回路である。第２の電圧制御発振回路１０７は、補正制御回路１０６がアンプ３２を有していればアンプ３２の出力が、アンプ３２を有していなければアンプ３０の出力が、制御電圧として供給されている。第２の電圧制御発振回路１０７の入力部で発生したリーク電流は、カレントミラー回路１０８で複製され補正電流ＩＣＭとして制御電圧ＶＣＮＴのノードに出力される。これにより、第１の電圧制御発振回路１０４の入力部でロック状態時に発生するリーク電流に等しい補正電流を供給することができ、第１の電圧制御発振回路１０４の入力部でのリークによる制御電圧ＶＣＮＴの変動を抑制し、定常位相誤差を防止することができる。
【００８３】
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００８４】
（付記１）
リファレンスクロック信号とフィードバッククロック信号の位相を比較して位相差を検出する位相比較回路と、
第１の電圧を保持する第１の容量と、
前記位相比較回路により検出された位相差に応じた電流を前記第１の容量に出力するチャージポンプ回路と、
前記第１の容量の前記第１の電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相比較回路に出力する電圧制御発振回路と、
前記チャージポンプ回路による前記第１の容量への電流の出力完了後の第１の時刻に前記第１の電圧を保持し、前記第１の時刻に保持された前記第１の電圧に基づく制御情報を出力する補正制御回路と、
前記補正制御回路より出力された前記制御情報に基づいて、前記電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成する電流生成回路と、
前記電流生成回路により生成された電流に応じた補正電流を前記第１の容量に出力するカレントミラー回路とを有することを特徴とする位相ロックループ回路。
（付記２）
前記補正制御回路は、前記チャージポンプ回路による前記第１の容量への電流の出力が完了する度に、出力完了後の前記第１の時刻に前記第１の電圧を保持して、前記第１の時刻以後は、前記第１の容量の前記第１の電圧と前記第１の時刻に保持した前記第１の電圧とを比較し、比較結果を前記制御情報として出力することを特徴とする付記１記載の位相ロックループ回路。
（付記３）
前記補正制御回路は、
前記第１の時刻における前記第１の電圧を保持する第２の容量と、
前記第２の容量に保持した前記第１の電圧が一方の入力端に入力され、前記第１の時刻以後において前記第１の容量の前記第１の電圧が他方の入力端に入力され、出力が前記補正制御回路の出力とされるアンプとを有することを特徴とする付記２記載の位相ロックループ回路。
（付記４）
前記補正制御回路は、前記第１の容量の前記第１の電圧を、前記第１の時刻に前記第２の容量に入力し、前記第１の時刻以後は前記アンプの前記他方の入力端に入力するよう切り替える切り替え回路を有することを特徴とする付記３記載の位相ロックループ回路。
（付記５）
前記切り替え回路は、
前記第１の容量の前記第１の電圧を前記第２の容量に入力させる第１のスイッチと、
前記第１の容量の前記第１の電圧を前記アンプの前記他方の入力端に入力させる第２のスイッチと、
前記第１の時刻に前記第１のスイッチを導通させ、前記第１の時刻以後は前記第１のスイッチを非導通とし前記第２のスイッチを導通させる制御回路とを有することを特徴とする付記４記載の位相ロックループ回路。
（付記６）
前記補正制御回路は、前記チャージポンプ回路による前記第１の容量への電流の出力が完了する度に、出力完了後の前記第１の時刻に前記第１の電圧を保持し、前記制御情報として前記第１の時刻に保持された前記第１の電圧を出力することを特徴とする付記１記載の位相ロックループ回路。
（付記７）
前記補正制御回路は、
前記第１の時刻における前記第１の電圧を保持する第２の容量と、
前記第２の容量に保持された前記第１の電圧を前記制御情報として出力する出力回路とを有することを特徴とする付記６記載の位相ロックループ回路。
（付記８）
前記電流生成回路は、前記電圧制御発振回路の入力トランジスタと同じサイズであって、ゲートに前記補正制御回路より出力された前記制御情報が入力されるゲート容量を有することを特徴とする付記１〜７の何れか１項に記載の位相ロックループ回路。
（付記９）
前記電流生成回路は、前記補正制御回路の出力が入力電圧として入力される、前記電圧制御発振回路の複製回路であることを特徴とする付記１〜７の何れか１項に記載の位相ロックループ回路。
（付記１０）
前記チャージポンプ回路は、電源電圧及び前記第１の容量間に接続される第３のスイッチ及び第１の電流源と、前記第１の容量及び基準電位間に接続される第４のスイッチ及び第２の電流源とを有することを特徴とする付記１〜９の何れか１項に記載の位相ロックループ回路。
（付記１１）
前記チャージポンプ回路及び前記第１の容量間に接続される抵抗を有し、
前記チャージポンプ回路は、電源電圧及び前記抵抗間に接続される第３のスイッチと、前記抵抗及び基準電位間に接続される第４のスイッチとを有することを特徴とする付記１〜９の何れか１項に記載の位相ロックループ回路。
（付記１２）
前記位相比較回路、前記チャージポンプ回路、前記電圧制御発振回路、前記補正制御回路、前記電流生成回路、及び前記カレントミラー回路は、同一の半導体チップ内に設けられ、
前記第１の容量は、前記半導体チップの外部に設けられることを特徴とする付記１〜１１の何れか１項に記載の位相ロックループ回路。
【符号の説明】
【００８５】
１ 位相比較回路
２ チャージポンプ回路
３ ローパスフィルタ
４Ａ、４Ｂ 電圧制御発振回路
５ 分周器
６Ａ、６Ｂ、６Ｃ、６Ｄ 補正制御回路
７Ａ、７Ｂ ゲート容量
８Ａ、８Ｂ カレントミラー回路
【特許請求の範囲】
【請求項１】
リファレンスクロック信号とフィードバッククロック信号の位相を比較して位相差を検出する位相比較回路と、
第１の電圧を保持する第１の容量と、
前記位相比較回路により検出された位相差に応じた電流を前記第１の容量に出力するチャージポンプ回路と、
前記第１の容量の前記第１の電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相比較回路に出力する電圧制御発振回路と、
前記チャージポンプ回路による前記第１の容量への電流の出力完了後の第１の時刻に前記第１の電圧を保持し、前記第１の時刻に保持された前記第１の電圧に基づく制御情報を出力する補正制御回路と、
前記補正制御回路より出力された前記制御情報に基づいて、前記電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成する電流生成回路と、
前記電流生成回路により生成された電流に応じた補正電流を前記第１の容量に出力するカレントミラー回路とを有することを特徴とする位相ロックループ回路。
【請求項２】
前記補正制御回路は、前記チャージポンプ回路による前記第１の容量への電流の出力が完了する度に、出力完了後の前記第１の時刻に前記第１の電圧を保持して、前記第１の時刻以後は、前記第１の容量の前記第１の電圧と前記第１の時刻に保持した前記第１の電圧とを比較し、比較結果を前記制御情報として出力することを特徴とする請求項１記載の位相ロックループ回路。
【請求項３】
前記補正制御回路は、
前記第１の時刻における前記第１の電圧を保持する第２の容量と、
前記第２の容量に保持した前記第１の電圧が一方の入力端に入力され、前記第１の時刻以後において前記第１の容量の前記第１の電圧が他方の入力端に入力され、出力が前記補正制御回路の出力とされるアンプとを有することを特徴とする請求項２記載の位相ロックループ回路。
【請求項４】
前記補正制御回路は、前記第１の容量の前記第１の電圧を、前記第１の時刻に前記第２の容量に入力し、前記第１の時刻以後は前記アンプの前記他方の入力端に入力するよう切り替える切り替え回路を有することを特徴とする請求項３記載の位相ロックループ回路。
【請求項５】
前記補正制御回路は、前記チャージポンプ回路による前記第１の容量への電流の出力が完了する度に、出力完了後の前記第１の時刻に前記第１の電圧を保持し、前記制御情報として前記第１の時刻に保持された前記第１の電圧を出力することを特徴とする請求項１記載の位相ロックループ回路。
【請求項６】
前記補正制御回路は、
前記第１の時刻における前記第１の電圧を保持する第２の容量と、
前記第２の容量に保持された前記第１の電圧を前記制御情報として出力する出力回路とを有することを特徴とする請求項５記載の位相ロックループ回路。
【請求項１】
リファレンスクロック信号とフィードバッククロック信号の位相を比較して位相差を検出する位相比較回路と、
第１の電圧を保持する第１の容量と、
前記位相比較回路により検出された位相差に応じた電流を前記第１の容量に出力するチャージポンプ回路と、
前記第１の容量の前記第１の電圧に応じた発振周波数の出力クロック信号を生成し、前記出力クロック信号又は前記出力クロック信号に応じた信号を前記フィードバッククロック信号として前記位相比較回路に出力する電圧制御発振回路と、
前記チャージポンプ回路による前記第１の容量への電流の出力完了後の第１の時刻に前記第１の電圧を保持し、前記第１の時刻に保持された前記第１の電圧に基づく制御情報を出力する補正制御回路と、
前記補正制御回路より出力された前記制御情報に基づいて、前記電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成する電流生成回路と、
前記電流生成回路により生成された電流に応じた補正電流を前記第１の容量に出力するカレントミラー回路とを有することを特徴とする位相ロックループ回路。
【請求項２】
前記補正制御回路は、前記チャージポンプ回路による前記第１の容量への電流の出力が完了する度に、出力完了後の前記第１の時刻に前記第１の電圧を保持して、前記第１の時刻以後は、前記第１の容量の前記第１の電圧と前記第１の時刻に保持した前記第１の電圧とを比較し、比較結果を前記制御情報として出力することを特徴とする請求項１記載の位相ロックループ回路。
【請求項３】
前記補正制御回路は、
前記第１の時刻における前記第１の電圧を保持する第２の容量と、
前記第２の容量に保持した前記第１の電圧が一方の入力端に入力され、前記第１の時刻以後において前記第１の容量の前記第１の電圧が他方の入力端に入力され、出力が前記補正制御回路の出力とされるアンプとを有することを特徴とする請求項２記載の位相ロックループ回路。
【請求項４】
前記補正制御回路は、前記第１の容量の前記第１の電圧を、前記第１の時刻に前記第２の容量に入力し、前記第１の時刻以後は前記アンプの前記他方の入力端に入力するよう切り替える切り替え回路を有することを特徴とする請求項３記載の位相ロックループ回路。
【請求項５】
前記補正制御回路は、前記チャージポンプ回路による前記第１の容量への電流の出力が完了する度に、出力完了後の前記第１の時刻に前記第１の電圧を保持し、前記制御情報として前記第１の時刻に保持された前記第１の電圧を出力することを特徴とする請求項１記載の位相ロックループ回路。
【請求項６】
前記補正制御回路は、
前記第１の時刻における前記第１の電圧を保持する第２の容量と、
前記第２の容量に保持された前記第１の電圧を前記制御情報として出力する出力回路とを有することを特徴とする請求項５記載の位相ロックループ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−２３１４４７（Ｐ２０１２−２３１４４７Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１２−１２２９２（Ｐ２０１２−１２２９２）
【出願日】平成２４年１月２４日（２０１２．１．２４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２４年１月２４日（２０１２．１．２４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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