位相同期回路
【課題】 セレクタ３によるクロックの切り替え時に、効果的に出力クロックｆｏの波形の乱れを抑制することは困難であった。
【解決手段】 複数のクロックのいずれかを入力クロックとして選択するセレクタ３と、入力クロックを分周する１／ｍ分周器４と、出力クロックｆｏを分周する１／ｎ分周器５と、１／ｍ分周器４により分周されたクロックと１／ｎ分周器５により分周されたクロックとの位相差を検出する位相差検出器７と、位相差検出器７により検出されたその位相差に応じて電圧レベルが変動する入力電圧に基づいて出力クロックｆｏを出力する電圧制御発振器９と、を備え、その入力電圧の電圧レベルが実質的に一定に保持されたうえで、セレクタ３によって入力クロックとして選択されるクロックが変更される。
【解決手段】 複数のクロックのいずれかを入力クロックとして選択するセレクタ３と、入力クロックを分周する１／ｍ分周器４と、出力クロックｆｏを分周する１／ｎ分周器５と、１／ｍ分周器４により分周されたクロックと１／ｎ分周器５により分周されたクロックとの位相差を検出する位相差検出器７と、位相差検出器７により検出されたその位相差に応じて電圧レベルが変動する入力電圧に基づいて出力クロックｆｏを出力する電圧制御発振器９と、を備え、その入力電圧の電圧レベルが実質的に一定に保持されたうえで、セレクタ３によって入力クロックとして選択されるクロックが変更される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路に関する。
【背景技術】
【０００２】
従来から、入力クロックに同期した出力クロックを生成する、いわゆる位相同期回路（以下、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路）が広く知られている。
【０００３】
特許文献１には、複数のクロックの１つを入力クロックとして選択するセレクタを含んで構成されるＰＬＬ回路が示されている。
【特許文献１】特開２００１−９４４２０
【０００４】
図８に、特許文献１記載のＰＬＬ回路を示す。図８に示すように、ＰＬＬ回路１００は、セレクタ１０１、１／Ｍ分周器（１／Ｍ ＤＩＶ）１０２、位相比較器（ＰＤ）１０３、ループフィルタ（ＲＦ）１０４、電圧制御発振器（ＶＣＯ）１０５、１／Ｍ分周器（１／Ｍ ＤＩＶ）１０６、１／Ｌ固定分周器（１／Ｌ ＤＩＶ）１０７、制御回路１０８を有する。
【０００５】
ポートＰ３からセレクタ１０１に、「系切り替え信号」が与えられる。セレクタ１００は、「系切り替え信号」に基づいて、ポートＰ１から与えられるクロックｆ１又はポートＰ２から与えられるクロックｆ２のいずれかを入力クロックとして選択し、１／Ｍ分周器（１／Ｍ ＤＩＶ）１０２に与える。
【０００６】
入力クロックは、１／Ｍ分周器１０２により分周され、位相比較器１０３に与えられる。また、１／Ｌ分周器１０７、１／Ｍ分周器１０６により分周された出力クロックｆｏも位相比較器１０３に与えられる。位相比較器１０３は、与えられた２つのクロックの位相差を比較する。位相比較器１０３からの出力される位相差信号は、ループフィルタ１０４によりその交流成分が除かれたうえで、電圧制御発振器９５に与えられる。電圧制御発振器９５から出力される出力クロックｆｏの周波数は、ループフィルタ１０４から与えられる電圧に基づいて制御される。
【０００７】
図８に示すように、ＰＬＬ回路１００における「系切り替え」が行われる際、ポートＰ３から入力される「系切り替え信号」は、セレクタ１０１のほか、制御回路１０８にも与えられる。制御回路１０８は、「系切り替え信号」を受けて、セレクタ１０１によるクロックの切り替えが行われた直後に、１／Ｍ分周器（１／Ｍ ＤＩＶ）１０２、１０６の分周比を所定の分周比よりも小さく設定する（分周比Ｍの値を小さくする）。その後、分周器１０２、１０６、１０７をリセットして、分周比を所定の分周比に切り替える。
【０００８】
このような動作によって、セレクタ１０１によるクロックの切り替え時に、出力クロックｆｏが新たな入力クロックに比較的短時間で同期することが可能となる。
【０００９】
しかしながら、特許文献１では、セレクタ１０１によるクロックの切り替え時に、ＶＣＯ１０５に与えられる入力電圧を制御することができない。すなわち、セレクタ１０１によるクロックの選択の変更が行われるとき、１／Ｍ分周器１０２から位相比較器１０３に与えられるクロックと、１／Ｍ分周器１０６から位相比較器１０３に与えられるクロックとの位相差は不定であり、許容範囲外の入力電圧が電圧制御発振器９５に与えられるおそれがある。結果として、電圧制御発振器９５の出力クロックｆｏの波形は乱れてしまう。出力クロックｆｏの波形の乱れは、ＰＬＬ１００の後続に接続される回路の動作に影響を与えるおそれもある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述のように、セレクタによるクロックの切り替え時に、効果的に出力クロックの波形の乱れを抑制することは困難であった。
【課題を解決するための手段】
【００１１】
本発明にかかる位相同期回路は、複数のクロックのいずれかを入力クロックとして選択するセレクタと、前記入力クロックを分周する第１分周器と、出力クロックを分周する第２分周器と、前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差を検出する位相差検出器と、前記位相差検出器により検出された前記位相差に応じて電圧レベルが変動する入力電圧に基づいて前記出力クロックを出力する電圧制御発振器と、を備え、前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される。
【００１２】
本発明にかかる位相同期回路は、複数のクロックのいずれかを入力クロックとして選択するセレクタと、前記入力クロックを分周する第１分周器と、出力クロックを分周する第２分周器と、前記第１分周器により分周されたクロックに同期した第１タイミング信号を出力し、前記第２分周器により分周されたクロックに同期した第２タイミング信号を出力するタイミング検出回路と、前記第１タイミング信号及び前記第２タイミング信号に基づいて電圧レベルが変動する入力電圧に応じて前記出力クロックを出力する電圧制御発振器と、を備え、前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される。
【００１３】
本発明にかかる位相同期回路は、複数のクロックのいずれかを入力クロックとして選択するセレクタと、前記入力クロックを分周する第１分周器と、出力クロックを分周する第２分周器と、前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差に応じて電圧レベルが変動する入力電圧に基づいて前記出力クロックを出力する電圧制御発振器と、を備え、前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される。
【００１４】
位相差検出器から電圧制御発振器に与えられる出力電圧の電圧レベルが実質的に一定に保持されたうえで、セレクタによってクロックの選択が変更される。よって、セレクタによるクロックの選択の変更がされるとき、出力クロックの波形が乱れることが抑制される。
【発明の効果】
【００１５】
セレクタによるクロックの切り替え時に、効果的に出力クロックの波形の乱れを抑制することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略するものとする。
【００１７】
〔第１の実施の形態〕
図１に、第１の実施の形態にかかる位相同期回路１（ＰＬＬ回路１）のブロック図を示す。尚、制御回路２もあわせて図１に示す。
【００１８】
図１に示すように、ＰＬＬ回路１は、セレクタ３、１／ｍ分周器（１／ｍ ＤＩＶ）４、１／ｎ分周器（１／ｎ ＤＩＶ）５、スイッチ回路６ａ、６ｂ、位相差検出器７、ローパスフィルタ回路８、電圧制御発振器（ＶＣＯ）９、を備える。
【００１９】
ＰＬＬ回路１は、制御回路２から与えられる制御信号（ＣＣＳ（Ｃｌｏｃｋ Ｃｈａｎｇｅ Ｓｉｇｎａｌ）、ＤＩＶｒｅｓｅｔ、Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）、Ｍａｓｋ）に基づいて、入力クロックとして選択されるクロックの選択を切り替える。制御回路２は、制御ポート１５から与えられる「系切り替え信号（ＦＣＳ（Ｆａｓｅ Ｃｈａｎｇｅ Ｓｉｇｎａｌ））」に基づいて、制御信号（ＣＣＳ、ＤＩＶｒｅｓｅｔ、Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）、Ｍａｓｋ）を生成する。制御回路２により生成される制御信号（ＣＣＳ、ＤＩＶｒｅｓｅｔ、Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）、Ｍａｓｋ）は、ＰＬＬ回路１に、所定の順番で所定のタイミングで与えられる。
【００２０】
（セレクタ３）
セレクタ３は、第１入力ポート１２からクロックｆ１（第１クロック）が入力される。また、セレクタ３は、第２入力ポート１３からクロックｆ２（第２クロック）が入力される。セレクタ３は、制御回路２から与えられる制御信号ＣＣＳ（クロック切り替え信号）に基づいて、クロックｆ１又はクロックｆ２のいずれかを入力クロックとして選択する。制御信号ＣＣＳがローレベルの信号（Ｌ）であれば、セレクタ３はクロックｆ１を選択して出力し、制御信号ＣＣＳがハイレベル信号（Ｈ）であれば、セレクタ３はクロックｆ２を選択して出力する。セレクタ３により選択された入力クロックは、１／ｍ分周器４に出力される。
【００２１】
（１／ｍ分周器４）
セレクタ３には、１／ｍ分周器４が接続される。１／ｍ分周器４は、セレクタ３から与えられる入力クロックを分周し、分周して得たクロック（第１分周クロック）を出力する。１／ｍ分周器４は、いわゆるカウンタとして構成される。
【００２２】
制御回路２から与えられる制御信号ＤＩＶｒｅｓｅｔにより、１／ｍ分周器４のカウント状態はリセットされる。また、制御回路２から与えられる制御信号Ｓｅｔ（ｍ）により、１／ｍ分周器４における分周比ｍは設定される。
【００２３】
（１／ｎ分周器５）
１／ｎ分周器５は、後述する電圧制御発振器９に接続される。１／ｎ分周器５は、電圧制御発振器９から出力される出力クロックｆｏを分周し、分周して得たクロック（第２分周クロック）を出力する。なお、１／ｎ分周器５は、１／ｍ分周器４と同様に、カウンタで構成される。
【００２４】
制御回路２から与えられる制御信号ＤＩＶｒｅｓｅｔにより、１／ｎ分周器５のカウント状態はリセットされる。また、制御回路２から与えられる制御信号Ｓｅｔ（ｎ）により、１／ｎ分周器５における分周比ｎは設定される。
【００２５】
（スイッチ回路６ａ、６ｂ）
本実施形態では、１／ｍ分周器４から出力されるクロックが、位相差検出器７（後述するタイミング検出回路１０の入力端子ａ）に入力される前段階で、スイッチ回路６ａに入力される。また、１／ｎ分周器５から出力されるクロックが、位相差検出器７（後述するタイミング検出回路１０の入力端子ｂ）に入力される前段階で、スイッチ回路６ｂに入力される。
【００２６】
かかる構成を採用することにより、入力クロックとして選択されるクロックが切り替えられる、いわゆる「系切り替え」が行われるときでも、電圧制御発振器９から出力される出力クロックｆｏの波形に乱れが生じることを抑制できる。この点については、後述する説明からも明らかとなる。
【００２７】
スイッチ回路６ａは、ＮＡＮＤ２０から構成される。ＮＡＮＤ２０は、２入力１出力の論理回路である。ＮＡＮＤ２０の入力端子ａは、１／ｍ分周器４の出力に接続され、１／ｍ分周器４により分周されたクロックが与えられる。ＮＡＮＤ２０の入力端子ｂには、制御回路２に接続され、制御回路２から制御信号Ｍａｓｋが与えられる。
【００２８】
ＮＡＮＤ２０の出力状態は、制御回路２から与えられる制御信号Ｍａｓｋに基づいて決定される。すなわち、ＮＡＮＤ２０は、制御信号Ｍａｓｋがハイレベルの電圧であれば、１／ｍ分周器４から出力されるクロックを反転して出力する。制御信号Ｍａｓｋがローレベルの電圧であれば、ＮＡＮＤ２０は、常にハイレベルの信号を出力する。
【００２９】
すなわち、スイッチ回路６ａは、制御回路２から与えられる制御信号Ｍａｓｋに基づいて、１／ｍ分周器４により分周されたクロック又はハイレベルの電圧信号（実質的に一定の電圧）のいずれかを位相差検出回路７（後述するタイミング検出回路１０の入力端子ａ）に選択的に出力する。
【００３０】
スイッチ回路６ｂの構成はスイッチ回路６ａの構成に等しい。つまり、スイッチ回路６ｂを構成するＮＡＮＤ２１は、スイッチ回路６ａを構成するＮＡＮＤ２０に相当する。
【００３１】
ただし、ＮＡＮＤ２１の入力端子ａは、１／ｎ分周器５の出力に接続され、１／ｎ分周器５により分周されたクロックが与えられる。ＮＡＮＤ２１の入力端子ｂは、制御回路２に接続され、制御回路２から制御信号Ｍａｓｋが与えられる。
【００３２】
ＮＡＮＤ２１の出力状態は、ＮＡＮＤ２０と同様に、制御回路２から与えられる制御信号Ｍａｓｋに基づいて決定される。すなわち、ＮＡＮＤ２１は、制御信号Ｍａｓｋがハイレベルの電圧信号であれば、１／ｎ分周器５から出力されるクロックを反転して出力する。制御信号Ｍａｓｋがローレベルの電圧信号であれば、ＮＡＮＤ２１は、常にハイレベルの電圧信号を出力する。
【００３３】
すなわち、スイッチ回路６ｂは、制御回路２から与えられる制御信号Ｍａｓｋに基づいて、１／ｎ分周器５により分周されたクロック又はハイレベルの電圧信号（実質的に一定の電圧）のいずれかを位相差検出回路７（後述するタイミング検出回路１０の入力端子ｂ）に選択的に出力する。
【００３４】
（位相差検出器７）
図１に示すように、位相差検出器７は、タイミング検出回路（ＴＤＣ）１０、チャージポンプ回路１１を備える。
【００３５】
タイミング検出回路１０は、２入力２出力の論理回路である。タイミング検出回路１０の入力端子ａは、スイッチ回路６ａの出力端子に接続される。タイミング検出回路１０の入力端子ｂは、スイッチ回路６ｂの出力端子に接続される。タイミング検出回路１０の出力ＵＰは、後述するチャージポンプ回路１１の第１制御端子（Ｐ型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＴＲ１のゲート）に接続される。タイミング検出回路１０の出力端子ＤＯＷＮは、後述するチャージポンプ回路１１の第２制御端子（Ｎ型のＭＯＳトランジスタＴＲ２のゲート）に接続される。
【００３６】
タイミング検出回路１０は、入力端子ａに与えられるクロックの立下りを検出すると、出力端子ＵＰｂａｒから出力されていた電圧信号（第１タイミング信号）をハイレベルからローレベルに変更する。また、タイミング検出回路１０は、入力端子ｂに与えられるクロックの立下りを検出すると、出力端子ＤＯＷＮから出力されていた電圧信号（第２タイミング信号）をローレベルからハイレベルに変更する。
【００３７】
チャージポンプ回路１１は、直列接続されたＰ型のＭＯＳトランジスタＴＲ１とＮ型のＭＯＳトランジスタＴＲ２とから構成されるインバータを出力段に含んで構成される。ＴＲ１のソースは、電源電位（ＶＤＤ）に接続される。ＴＲ１のゲート（第１制御端子）は、タイミング検出回路１０の出力端子ＵＰｂａｒに接続される。ＴＲ１のドレインは、ＴＲ２のドレインに接続される。ＴＲ２のゲート（第２制御端子）は、タイミング検出回路１０の出力端子ＤＯＷＮに接続される。ＴＲ２のソースは、接地電位（ＧＮＤ）に接続される。
【００３８】
チャージポンプ回路１１は、１／ｍ分周器４により分周されたクロックと１／ｎ分周器５により分周されたクロックとの間の位相差に応じた電流（位相差電流）を生成する。チャージポンプ回路１１の動作については、図２を用いて後述する。
【００３９】
（ローパスフィルタ回路８）
図１に示すように、ローパスフィルタ回路８は、位相差検出器７と後述する電圧制御発振器９との間の節点Ｎ１に並列接続される。ローパスフィルタ回路８は、少なくとも１つのキャパシタを含んで構成される。
【００４０】
１／ｍ分周器４により分周されたクロックと１／ｎ分周器５により分周されたクロックとの間の位相差に応じた電流（位相差電流）がチャージポンプ回路１１で生成されると、ローパスフィルタ回路８に含まれるキャパシタは充電（チャージ）又は放電（ディスチャージ）される。ローパスフィルタ回路８に含まれるキャパシタの充放電に基づいて、節点Ｎ１における電圧は変動する。これによって、電圧制御発振器９の出力クロックｆｏの周波数が調整される。尚、節点Ｎ１における電圧は、電圧制御発振器９の入力電圧を構成する。
【００４１】
（電圧制御発振器９）
図１に示すように、電圧制御発振器９は、入力端子が位相差検出器７、ローパスフィルタ回路８に接続され、出力端子が出力ポート１４、１／ｎ分周器５に接続される。電圧制御発振器９から出力される出力クロックｆｏは、出力ポート１４に与えられる。また、出力クロックｆｏは、上述の１／ｎ分周器５に与えられる。
【００４２】
電圧制御発振器９は、入力端子に入力される入力電圧の電圧レベル（節点Ｎ１における電圧レベル）に応じた周波数の出力クロックｆｏを出力する。すなわち、入力電圧（節点Ｎ１の電圧）の電圧レベルが低くなると、電圧制御発振器９から出力される出力クロックｆｏの周波数は低くなる。入力電圧の電圧レベル（節点Ｎ１の電圧）が高くなると、電圧制御発振器９から出力される出力クロックｆｏの周波数は高くなる。
【００４３】
ここで、図２を用いて、チャージポンプ回路１１の動作について説明する。
【００４４】
図２に示すように、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される第１タイミング信号がローレベルであり、出力端子ＤＯＷＮから出力される第２タイミング信号がローレベルであるとき、チャージポンプ回路１１は「チャージ状態」にある。すなわち、第１タイミング信号がローレベルであるとき、ＴＲ１はオン状態であり、第２タイミング信号がローレベルであるとき、ＴＲ２はオフ状態である。そして、チャージポンプ回路１１からローパスフィルタ回路８に電流が入力される。換言すると、ローパスフィルタ回路８に含まれるキャパシタは、チャージポンプ回路１１にて生成された電流により充電される。
【００４５】
なお、この状態において、第２タイミング信号がハイレベルに変化すると、タイミング検出回路１０はリセット状態となる。よって、チャージポンプ回路１１が「チャージ状態」にあるとき、チャージポンプ回路１１からローパスフィルタ回路８に入力される電流は、１／ｍ分周器４により分周されたクロックと、１／ｎ分周器５により分周されたクロックとの位相差に応じた位相差電流となる。具体的には、出力クロックｆｏの位相遅れ量を反映した電流である。
【００４６】
また、図２に示すように、第１タイミング信号がハイレベルであり、第２タイミング信号がハイレベルであれば、チャージポンプ回路１１は「ディスチャージ状態」にある。すなわち、第１タイミング信号がハイレベルであれば、ＴＲ１はオフ状態であり、第２タイミング信号がハイレベルであれば、ＴＲ２はオン状態である。そして、ローパスフィルタ回路８からチャージポンプ回路１１に電流が入力される。換言すると、ローパスフィルタ回路８に含まれるキャパシタからチャージポンプ回路１１に電流が入力され、チャージポンプ回路１１に電流が生成される。
【００４７】
なお、この状態において、第１タイミング信号がローレベルに変化すると、タイミング検出回路１０はリセット状態となる。よって、チャージポンプ回路１１が「ディスチャージ状態」にあるとき、チャージポンプ回路１１からローパスフィルタ回路８に入力される電流は、１／ｍ分周器４により分周されたクロックと、１／ｎ分周器５により分周されたクロックとの位相差に応じた位相差電流となる。具体的には、出力クロックｆｏの位相進み量を反映した電流である。
【００４８】
（タイミングチャート）
ここで、図３を用いて、制御回路２からＰＬＬ回路１に与えられる制御信号に基づいて、ＰＬＬ回路１が入力クロックとして選択するクロックを切り替える（系切り替え）動作について説明する。
【００４９】
系切り替えが行われる前の時刻ｔ１〜時刻ｔ２の間においては、タイミング検出回路１０の入力端子ａには、１／ｍ分周器４により分周されたクロックが、スイッチ回路６ａにより反転されたうえで与えられる。また、タイミング検出回路１０の入力端子ｂには、１／ｎ分周器５により分周されたクロックが、スイッチ回路６ｂにより反転されたうえで与えられる。
【００５０】
時刻ｔ２では、制御端子１５から制御回路２に与えられる「系切り替え信号（ＦＣＳ）」がローレベル（Ｌ）からハイレベル（Ｈ）に変更される。これを受けて、制御回路２は制御信号（ＣＣＳ、ＤＩＶｒｅｓｅｔ、Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）、Ｍａｓｋ）を生成する。なお、「系切り替え信号」がハイレベルのときクロックｆ２が選択され、「系切り替え信号」がローレベルのときクロックｆ１が選択される。
【００５１】
時刻ｔ３では、制御回路２からスイッチ回路６ａの入力端子ｂ、及びスイッチ回路６ｂの入力端子ｂに与えられる制御信号Ｍａｓｋがハイレベル（Ｈ）からローレベル（Ｌ）に変更される。このとき、上述のとおり、スイッチ回路６ａの出力は、ハイレベルの電圧信号に固定される。同様に、スイッチ回路６ｂの出力も、ハイレベルの電圧信号に固定される。制御信号Ｍａｓｋは、時刻ｔ８までローレベルに維持される。
【００５２】
タイミング検出回路１０は、上述のとおり、入力端子ａに入力されるクロックの立下りを検出し、入力端子ｂに入力されるクロックの立下りを検出する。入力端子ａ、入力端子ｂの入力電圧が上述のようにハイレベルの電圧信号（実質的に一定の電圧）に固定されることにより、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される電圧信号（第１タイミング信号）及び出力端子ＤＯＷＮから出力される電圧信号（第２タイミング信号）は変更されなくなる。すなわち、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される電圧信号はハイレベルに維持される。また、タイミング検出回路１０の出力端子ＤＯＷＮから出力される電圧信号はローレベルに維持される。そして、チャージポンプ回路１１のＴＲ１、ＴＲ２は、ともにオフ状態となる。
なお、電圧制御発振器９は、時刻ｔ３にて出力していた周波数で出力クロックｆｏを出力し続ける。換言すると、電圧制御発振器９は自走状態にある。
【００５３】
時刻ｔ４では、制御回路２から１／ｍ分周器４及び１／ｎ分周器５に与えられる御信号ＤＩＶｒｅｓｅｔがハイレベル（Ｈ）からローレベル（Ｌ）に変更される。１／ｍ分周器４及び１／ｎ分周器５は、リセット端子にローレベル電圧が与えられ、カウンタ値がリセットされる。制御信号ＤＩＶｒｅｓｅｔは、時刻ｔ７までローレベルに維持される。
【００５４】
時刻ｔ５では、制御回路２からセレクタ３に与えられる制御信号ＣＣＳがローレベル（Ｌ）からハイレベル（Ｈ）に変更される。これにより、セレクタ３は、入力クロックとして選択するクロックをクロックｆ１からクロックｆ２に変更する。
【００５５】
また、時刻ｔ５では、制御回路２から１／ｍ分周器４に分周比ｍを設定する制御信号Ｓｅｔ（ｍ）が与えられる。また、時刻ｔ５では、制御回路２から１／ｎ分周器５に分周比ｎを設定する制御信号Ｓｅｔ（ｎ）が与えられる。制御信号Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）は、時刻ｔ６までアクティブ（ａｃ）な状態が維持され、時刻ｔ６経過後にはインアクティブ（ｉａｃ）な状態となる。
【００５６】
時刻ｔ７では、制御回路２から１／ｍ分周器４及び１／ｎ分周器５に与えられていた制御信号ＤＩＶｒｅｓｅｔが、ローレベル（Ｌ）からハイレベル（Ｈ）に変更される。これによって、１／ｍ分周器４及び１／ｎ分周器５は、同時にカウントを始める。
【００５７】
時刻ｔ８では、制御回路２からスイッチ回路６ａ、６ｂに与えられていた制御信号Ｍａｓｋがローレベル（Ｌ）からハイレベル（Ｈ）に変更される。これと同時に、タイミング検出回路１０の入力端子ａには、第１分周クロックが反転されたクロックが与えられる。また、タイミング検出回路１０の入力端子ｂには、第２分周クロックが反転されたクロックが与えられる。
【００５８】
電圧制御発振器９は、時刻ｔ８までは、時刻ｔ３において出力していた出力クロックｆｏの周波数と同じ周波数の出力クロックｆｏを出力し続ける。時刻ｔ８以降は、クロックｆ２に同期した出力クロックｆｏを出力する。節点Ｎ１の電圧が実質的に一定に維持されるたうえで、クロックの切り替えが行われるため、出力クロックｆｏの波形が乱れることが抑制された状態で、新たな入力クロックに同期できる。
【００５９】
なお、ＦＣＳがハイレベル（Ｈ）からローレベル（Ｌ）に変更される場合も上述の同様の説明が当てはまる。すなわち、入力クロックとして選択されるクロックがｆ２からｆ１に変更される場合についても上述と同様に説明が当てはまる。ただし、ＦＣＳがハイレベル（Ｈ）からローレベル（Ｌ）に変更される場合には、これに対応して、ＣＣＳはハイレベル（Ｈ）からローレベル（Ｌ）に変更される。
【００６０】
本実施形態においては、上述のように、セレクタ３によって入力クロックとして選択されるクロックが、クロックｆ１からクロックｆ２に切り替わる前、あらかじめ制御回路２からスイッチ回路６ａ、６ｂに与えられる制御信号Ｍａｓｋがローレベルに設定される。これにより、スイッチ回路６ａ、６ｂの出力信号は、ハイレベルに設定される。そして、タイミング検出回路１０から出力される第１タイミング信号及び第２タイミング信号も所定の電圧レベルに設定される。そして、チャージポンプ回路１１には、比較されるクロックの位相差に応じた位相差電流が生成されなくなる。これにより、実質的に節点Ｎ１の電圧変動が抑制される。
【００６１】
上述のように節点Ｎ１の電圧の変動を抑制した状態で、セレクタ３によりクロックｆ１からクロックｆ２への選択の切り替えを行う。また、この状態で、１／ｍ分周器４及び１／ｎ分周器５をリセットし、１／ｍ分周器４及び１／ｎ分周器５のそれぞれの分周比をクロックｆ２に対応したものに変更する。これによって、電圧制御発振器９を自走状態とさせたままで、かつ、出力クロックｆｏの波形が乱れることが抑制された状態で、「系切り替え」を行うことができる。すなわち、ＰＬＬ回路３０の動作を完全にリセットさせることなく、「系切り替え」を行えるとともに、「系切り替え」の際に、出力クロックｆｏの波形が乱れることも抑制される。
なお、１／ｍ分周器４及び１／ｎ分周器５をリセットするタイミングは、セレクタ３によるクロックの選択の切り替えと同時に行う必要はない。
【００６２】
〔第２の実施の形態〕
第２の実施の形態にかかるＰＬＬ回路３０について説明する。第１の実施の形態と異なる点は、タイミング検出回路１０をリセット状態とし、タイミング検出回路１０から出力される第１タイミング信号、第２タイミング信号を、チャージポンプ回路１１に電流が発生しないように設定することである。
【００６３】
図４に示すように、ＰＬＬ回路３０は、１／ｍ分周器４により分周された第１分周クロックは、バッファ３１により反転された上で、タイミング検出回路１０の入力端子ａに入力される。また、１／ｎ分周器５により分周された第２分周クロックは、バッファ３２により反転された上で、タイミング検出回路１０の入力端子ｂに入力される。
【００６４】
タイミング検出回路１０が、入力端子ａに入力されるクロックの立下りを検出する点、入力端子ｂに入力されるクロックの立下りを検出する点は、第１の実施の形態と同様である。また、チャージポンプ回路１１の動作、ローパスフィルタ回路８の動作、電圧制御発振器９の動作も同様である。
【００６５】
本実施形態においては、制御回路２からタイミング検出回路１０のリセット端子に制御信号ＴＤＣｒｅｓｅｔが与えられる。制御信号ＴＤＣｒｅｓｅｔがローレベルに維持されている間は、タイミング検出回路１０はリセット状態となる。そして、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される第１タイミング信号はハイレベルに設定される。また、タイミング検出回路１０の出力端子ＤＯＷＮから出力される第２制御信号はローレベルに設定される。このとき、ＴＲ１、ＴＲ２はオフ状態となる。よって、チャージポンプ回路１１からローパスフィルタ回路８に電流が入力されることもない。また、ローパスフィルタ回路８からチャージポンプ回路１１に電流が入力されることもない。すなわち、チャージポンプ回路１１に位相差電流が生成されることはない。したがって、節点Ｎ１の電圧は、実質的に一定の電圧に保持される。
【００６６】
なお、制御信号ＴＤＣｒｅｓｅｔがハイレベルに維持されている間は、タイミング検出回路１０は通常の動作状態にある。
【００６７】
（タイミングチャート）
ここで、図５のタイミングチャートを用いて、ＰＬＬ回路３０の動作について説明する。
【００６８】
系切り替え（入力クロックとして選択されるクロックの変更）が行われる前の時刻ｔ１〜時刻ｔ２の間においては、タイミング検出回路１０の入力端子ａには、１／ｍ分周器４により分周されたクロックがバッファ３１で反転されたうえで与えられる。また、タイミング検出回路１０の入力端子ｂには、１／ｎ分周器５により分周されたクロックがバッファ３２で反転されたうえで与えられる。
【００６９】
時刻ｔ２では、制御ポート１５から「系切り替え信号（ＦＣＳ）」が制御回路２に与えられる。これを受けて、制御回路２は制御信号（ＣＣＳ、ＤＩＶｒｅｓｅｔ、Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）、ＴＤＣｒｅｓｅｔ）を生成する。
【００７０】
時刻ｔ３では、制御回路２からタイミング検出回路１０に与えられる制御信号ＴＤＣｒｅｓｅｔがハイレベル（Ｈ）からローレベル（Ｌ）に変更される。そして、タイミング検出回路１０の出力端子ＵＰｂａｒは、ハイレベルの電圧信号に設定される。同様に、タイミング検出回路１０の出力端子ＤＯＷＮは、ローレベルの電圧信号に設定される。制御信号ＴＤＣｒｅｓｅｔは、時刻ｔ８までローレベルに維持される。
【００７１】
タイミング検出回路１０は、上述のとおり、入力端子ａに入力されるクロックの立下りを検出し、入力端子ｂに入力されるクロックの立下りを検出する。入力端子ａ、入力端子ｂの入力電圧が上述のようにハイレベル（実質的に一定の電圧）に設定されることによって、タイミング検出回路１０は出力端子ＵＰｂａｒから出力される電圧信号（第１タイミング信号）及び出力端子ＤＯＷＮから出力される電圧信号（第２タイミング信号）は変更されなくなる。すなわち、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される電圧信号は、ハイレベルに維持される。また、タイミング検出回路１０の出力端子ＤＯＷＮから出力される電圧信号は、ローレベルに維持される。そして、チャージポンプ回路１１のＴＲ１、ＴＲ２は、ともにオフ状態となる。なお、電圧制御発振器９は、時刻ｔ３にて出力していた周波数で出力クロックｆｏを出力し続ける。
【００７２】
時刻ｔ４〜時刻ｔ７までの動作は、第１の実施の形態と同様である。従って、重複する説明は省略する。
【００７３】
時刻ｔ８では、制御回路２からタイミング検出回路１０に与えられる制御信号ＴＤＣｒｅｓｅｔがローレベル（Ｌ）からハイレベル（Ｈ）に設定される。そして、タイミング検出回路１０の入力端子ａには、第１分周クロックが反転されたクロックが与えられる。また、タイミング検出回路１０の入力端子ｂには、第２分周クロックが反転されたクロックが与えられる。
【００７４】
電圧制御発振器９は、時刻ｔ８までは、時刻ｔ３において出力していた出力クロックｆｏの周波数と同じ周波数の出力クロックｆｏを出力し続ける。時刻ｔ８以降は、クロックｆ２に同期した出力クロックｆｏを出力する。節点Ｎ１の電圧が実質的に一定に維持されるたうえで、クロックの切り替えが行われるため、出力クロックｆｏは波形が乱れることが抑制された状態で、新たな入力クロックに同期できる。
【００７５】
なお、ＦＣＳがハイレベル（Ｈ）からローレベル（Ｌ）に変更される場合も、第１の実施の形態と同様に、上述の同様の説明が当てはまる。ただし、ＦＣＳがハイレベル（Ｈ）からローレベル（Ｌ）に変更される場合には、これに対応して、ＣＣＳはハイレベル（Ｈ）からローレベル（Ｌ）に変更される。
【００７６】
上述のように「系切り替え」の際、あらかじめ制御回路２からタイミング検出回路１０に与えられる制御信号ＴＤＣｒｅｓｅｔはローレベルに設定される。これにより、タイミング検出回路１０から出力される第１タイミング信号及び第２タイミング信号の信号レベルは、チャージポンプ回路１１に位相差電流が生成されないように設定される。これにより、節点Ｎ１の電圧変動が抑制される。
【００７７】
そして、このように節点Ｎ１の電圧の変動を抑制した状態で、セレクタ３によりクロックｆ１からクロックｆ２への選択の切り替えを行う。また、この状態で、１／ｍ分周器４及び１／ｎ分周器５をリセットし、１／ｍ分周器４及び１／ｎ分周器５のそれぞれの分周比をクロックｆ２に対応したものに変更する。これによって、電圧制御発振器９を自走状態とさせたままで、かつ、出力クロックｆｏの波形が乱れることが抑制された状態で、「系切り替え」を行うことができる。すなわち、ＰＬＬ回路３０の動作を完全にリセットさせることなく、「系切り替え」を行えるとともに、「系切り替え」の際に、出力クロックｆｏの波形が乱れることが抑制される。
なお、１／ｍ分周器４及び１／ｎ分周器５をリセットするタイミングは、セレクタ３によるクロックの選択の切り替えと同時に行う必要はない。
【００７８】
〔第３の実施の形態〕
第３の実施の形態にかかるＰＬＬ回路５０について、以下説明する。第１の実施の形態と異なる点は、１／ｍ分周器５１及び１／ｎ分周器５２をリセット状態とし、タイミング検出回路１０の入力端子ａ及び入力端子ｂに入力される電圧をハイレベルに設定する点である。これにより、タイミング検出回路１０から出力される第１タイミング信号、第２タイミング信号は、チャージポンプ回路１１に電流が発生しないように設定される。以下、具体的に説明する。
【００７９】
（１／ｍ分周器５１）
１／ｍ分周器（１／ｍ ＤＩＶ）５１の入力端子は、セレクタ３に接続される。１／ｍ分周器５１の出力端子は、タイミング検出回路１０の入力端子ａに接続される。
１／ｍ分周器５１は、セレクタ３から与えられる入力クロックを分周し、分周して得たクロック（第１分周クロック）を反転して出力する。１／ｍ分周器５１は、いわゆるカウンタとして構成される。
【００８０】
１／ｍ分周器５１のカウント状態は、制御回路２から与えられる制御信号ＤＩＶｒｅｓｅｔによりリセットされる。本実施形態においては、１／ｍ分周器５１がリセット状態にあるとき、１／ｍ分周器５１の出力端子からはハイレベルの電圧信号（実質的に一定の電圧）が出力される。
制御回路２から与えられる制御信号Ｓｅｔ（ｍ）により、１／ｍ分周器５１における分周比ｍが設定される点は、第１の実施の形態と同様である。
【００８１】
（１／ｎ分周器５２）
１／ｎ分周器（１／ｎ ＤＩＶ）５２の入力端子は、電圧制御発振器９に接続される。１／ｎ分周器５２の出力端子は、タイミング検出回路１０の入力端子ｂに接続される。１／ｎ分周器５２は、電圧制御発振器９から与えられる出力クロックｆｏを分周し、分周して得たクロック（第２分周クロック）を反転して出力する。なお、１／ｎ分周器５２は、１／ｍ分周器５１と同様に、カウンタで構成される。
【００８２】
１／ｎ分周器５２のカウント状態は、制御回路２から与えられる制御信号ＤＩＶｒｅｓｅｔによりリセットされる。本実施形態においては、１／ｎ分周器５２がリセット状態にあるとき、１／ｎ分周器５２の出力端子からはハイレベルの電圧信号（実質的に一定の電圧）が出力される。
制御回路２から与えられる制御信号Ｓｅｔ（ｎ）により、１／ｎ分周器５１における分周比ｎが設定される点は、第１の実施の形態と同様である。
【００８３】
上述のように、本実施形態では、制御回路２から与えられる制御信号ＤＩＶｒｅｓｅｔにより、１／ｍ分周器５１がリセット状態にあるとき、１／ｍ分周器５１からタイミング検出回路の入力端子ａにハイレベルの電圧信号が入力される。同様に、制御回路２から与えられる制御信号ＤＩＶｒｅｓｅｔにより、１／ｎ分周器５２がリセット状態にあるとき、１／ｎ分周器５２からタイミング検出回路の入力端子ｂにハイレベルの電圧信号が入力される。
【００８４】
タイミング検出回路は、第１の実施の形態と同様に、入力端子ａに入力される電圧信号の立下りを検出して、第１タイミング信号を出力する。同様に、タイミング検出回路は、入力端子ｂに入力される電圧信号の立下りを検出して、第２タイミング信号を出力する。
【００８５】
１／ｍ分周器５１がリセット状態にあり、タイミング検出回路１０に与えられる電圧信号がハイレベルの電圧信号（実質的に一定の電圧）に設定されていれば、タイミング検出回路の出力端子ＵＰｂａｒから出力される第１タイミング信号も所定の信号レベルに設定される。同様に、１／ｎ分周器５２がリセット状態にあり、タイミング検出回路１０に与えられる電圧信号がハイレベルの電圧信号（実質的に一定の電圧）に設定されていれば、タイミング検出回路の出力端子ＤＯＷＮから出力される第２タイミング信号も所定の信号レベルに設定される。
【００８６】
すなわち、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される第１タイミング信号はハイレベルに設定される。また、タイミング検出回路１０の出力端子ＤＯＷＮから出力される第２タイミング信号はローレベルに設定される。このとき、ＴＲ１、ＴＲ２はオフ状態となる。よって、チャージポンプ回路１１からローパスフィルタ回路８に電流が入力されることもない。また、ローパスフィルタ回路８からチャージポンプ回路１１に電流が入力されることもない。すなわち、チャージポンプ回路１１に位相差電流が生成されることはない。したがって、節点Ｎ１の電圧は、実質的に一定の電圧に保持される。
【００８７】
（タイミングチャート）
ここで、図７のタイミングチャートを用いて、ＰＬＬ回路５０の動作について説明する。
【００８８】
系切り替え（入力クロックとして選択されるクロックの変更）が行われる前の時刻ｔ１〜時刻ｔ２の間においては、タイミング検出回路１０の入力端子ａには、１／ｍ分周器５１により分周反転されたクロックが与えられる。また、タイミング検出回路１０の入力端子ｂには、１／ｎ分周器５により分周反転されたクロックが与えられる。
【００８９】
時刻ｔ２では、制御ポート１５から「系切り替え信号（ＦＣＳ）」が制御回路２に与えられる。これを受けて、制御回路２は制御信号（ＣＣＳ、ＤＩＶｒｅｓｅｔ、Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ））を生成する。
【００９０】
時刻ｔ３では、制御回路２から１／ｍ分周器５１、１／ｎ分周器５２に与えられる制御信号ＤＩＶｒｅｓｅｔがハイレベル（Ｈ）からローレベル（Ｌ）に変更される。そして、１／ｍ分周器５１から出力は、ハイレベルの電圧信号に設定される。同様に、１／ｎ分周器５２の出力は、ハイレベルの電圧信号に設定される。
【００９１】
このとき、上述のとおり、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される第１タイミング信号はハイレベルに設定される。また、タイミング検出回路１０の出力端子ＤＯＷＮから出力される第２タイミング信号はローレベルに設定される。そして、ＴＲ１、ＴＲ２はオフ状態となる。よって、チャージポンプ回路１１からローパスフィルタ回路８に電流が入力されることもない。また、ローパスフィルタ回路８からチャージポンプ回路１１に電流が入力されることもない。すなわち、チャージポンプ回路１１に位相差電流が生成されることはない。したがって、節点Ｎ１の電圧は、実質的に一定の電圧に保持される。
制御信号ＤＩＶｒｅｓｅｔは、時刻ｔ６までローレベルに維持される。なお、電圧制御発振器９は、時刻ｔ３にて出力していた周波数で出力クロックｆｏを出力し続ける。
【００９２】
時刻ｔ４では、第１の実施の形態と同様に、制御回路２からセレクタ３に与えられる制御信号ＣＣＳがローレベル（Ｌ）からハイレベル（Ｈ）に変更される。これにより、セレクタ３は、入力クロックとして選択するクロックをクロックｆ１からクロックｆ２に変更する。
【００９３】
また、時刻ｔ４では、制御回路２から１／ｍ分周器５１に分周比ｍを設定する制御信号Ｓｅｔ（ｍ）が与えられる。また、時刻ｔ４では、制御回路２から１／ｎ分周器５２に分周比ｎを設定する制御信号Ｓｅｔ（ｎ）が与えられる。制御信号Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）は、時刻ｔ５までアクティブ（ａｃ）な状態が維持され、時刻ｔ５経過後にはインアクティブ（ｉａｃ）な状態となる。
【００９４】
時刻ｔ６では、制御回路２から１／ｍ分周器５１及び１／ｎ分周器５２に与えられていた制御信号ＤＩＶｒｅｓｅｔが、ローレベル（Ｌ）からハイレベル（Ｈ）に変更される。これによって、１／ｍ分周器５１及び１／ｎ分周器５２は、同時にカウントを始める。そして、タイミング検出回路１０の入力端子ａには、１／ｍ分周器５１で分周反転されたクロックが与えられる。また、タイミング検出回路１０の入力端子ｂには、１／ｎ分周器５２で分周反転されたクロックが与えられる。
【００９５】
電圧制御発振器９は、時刻ｔ６までは、時刻ｔ３において出力していた出力クロックｆｏの周波数と同じ周波数の出力クロックｆｏを出力し続ける。時刻ｔ６以降は、クロックｆ２に同期した出力クロックｆｏを出力する。節点Ｎ１の電圧が実質的に一定に維持されるたうえで、クロックの切り替えが行われるため、出力クロックｆｏの波形が乱れることが抑制された状態で、新たな入力クロックに同期できる。
【００９６】
なお、ＦＣＳがハイレベル（Ｈ）からローレベル（Ｌ）に変更される場合も、第１の実施の形態と同様に、上述の同様の説明が当てはまる。ただし、ＦＣＳがハイレベル（Ｈ）からローレベル（Ｌ）に変更される場合には、これに対応して、ＣＣＳはハイレベル（Ｈ）からローレベル（Ｌ）に変更される。
【００９７】
上述のように「系切り替え」の際、あらかじめ制御回路２から１／ｍ分周器５１、１／ｎ分周器５２に与えられる制御信号ＤＩＶｒｅｓｅｔはローレベルに設定される。これにより、タイミング検出回路１０の入力端子ａ、ｂに与えられる電圧はハイレベル（実質的に一定の電圧）となる。そして、タイミング検出回路１０から出力される第１タイミング信号及び第２タイミング信号の信号レベルは、チャージポンプ回路１１に位相差電流が生成されないように設定される。これにより、節点Ｎ１の電圧変動が抑制される。
【００９８】
そして、このように節点Ｎ１の電圧の変動を抑制した状態で、セレクタ３によりクロックｆ１からクロックｆ２への選択の切り替えを行う。また、この状態で、１／ｍ分周器５１及び１／ｎ分周器５２のそれぞれの分周比をクロックｆ２に対応したものに変更する。これによって、電圧制御発振器９を自走状態とさせたままで、かつ、出力クロックｆｏの波形が乱れることが抑制された状態で、「系切り替え」を行うことができる。すなわち、ＰＬＬ回路３０の動作を完全にリセットさせることなく「系切り替え」を行えるとともに、この「系切り替え」の際に、出力クロックｆｏの波形が乱れることが抑制される。
なお、１／ｍ分周器５１及び１／ｎ分周器５２の分周比を設定するタイミングは、セレクタ３によるクロックの選択の切り替えと同時に行う必要はない。
【００９９】
本実施形態においては、ＰＬＬ回路５０の構成に必要な１／ｍ分周器５１、１／ｎ分周器５２をリセット状態とすることで、節点Ｎ１の電圧レベルが変動しないように構成する。よって、第１の実施の形態、第２の実施の形態よりも、ＰＬＬ回路の構成を簡素なものとすることができる。また、「系切り替え」に要する時間を短縮することもできる。
【０１００】
本発明の技術的範囲は、上述の実施の形態に限定されない。電圧制御発振器９の入力電圧を無変動とするため、他の技術を用いることも可能である。
【図面の簡単な説明】
【０１０１】
【図１】第１の実施の形態にかかるＰＬＬ回路１の構成を説明するための概略図である。
【図２】チャージポンプ回路１１の動作を説明するための表である。
【図３】入力クロックとして選択するクロックを変更するＰＬＬ回路１の動作を説明するためのタイミングチャートである。
【図４】第２の実施の形態にかかるＰＬＬ回路３０の構成を説明するための概略図である。
【図５】入力クロックとして選択するクロックを変更するＰＬＬ回路３０の動作を説明するためのタイミングチャートである。
【図６】第３の実施の形態にかかるＰＬＬ回路５０の構成を説明するための概略図である。
【図７】入力クロックとして選択するクロックを変更するＰＬＬ回路５０の動作を説明するためのタイミングチャートである。
【図８】従来のＰＬＬ回路１００の構成を説明するための概略図である。
【符号の説明】
【０１０２】
１ 位相同期回路
２ 制御回路
３ セレクタ
４ １／ｍ分周器
５ １／ｎ分周器
６ａ スイッチ回路
６ｂ スイッチ回路
７ 位相差検出器
８ ローパスフィルタ回路
９ 電圧制御発振器
１０ タイミング検出回路
１０ 電圧制御発振器
１１ チャージポンプ回路
３１ バッファ
３２ バッファ
ｆ１ クロック
ｆ２ クロック
ｆｏ 出力クロック
ｍ、ｎ 分周比
Ｎ１ 節点
ＴＲ１ トランジスタ
ＴＲ２ トランジスタ
【技術分野】
【０００１】
本発明は、位相同期回路に関する。
【背景技術】
【０００２】
従来から、入力クロックに同期した出力クロックを生成する、いわゆる位相同期回路（以下、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路）が広く知られている。
【０００３】
特許文献１には、複数のクロックの１つを入力クロックとして選択するセレクタを含んで構成されるＰＬＬ回路が示されている。
【特許文献１】特開２００１−９４４２０
【０００４】
図８に、特許文献１記載のＰＬＬ回路を示す。図８に示すように、ＰＬＬ回路１００は、セレクタ１０１、１／Ｍ分周器（１／Ｍ ＤＩＶ）１０２、位相比較器（ＰＤ）１０３、ループフィルタ（ＲＦ）１０４、電圧制御発振器（ＶＣＯ）１０５、１／Ｍ分周器（１／Ｍ ＤＩＶ）１０６、１／Ｌ固定分周器（１／Ｌ ＤＩＶ）１０７、制御回路１０８を有する。
【０００５】
ポートＰ３からセレクタ１０１に、「系切り替え信号」が与えられる。セレクタ１００は、「系切り替え信号」に基づいて、ポートＰ１から与えられるクロックｆ１又はポートＰ２から与えられるクロックｆ２のいずれかを入力クロックとして選択し、１／Ｍ分周器（１／Ｍ ＤＩＶ）１０２に与える。
【０００６】
入力クロックは、１／Ｍ分周器１０２により分周され、位相比較器１０３に与えられる。また、１／Ｌ分周器１０７、１／Ｍ分周器１０６により分周された出力クロックｆｏも位相比較器１０３に与えられる。位相比較器１０３は、与えられた２つのクロックの位相差を比較する。位相比較器１０３からの出力される位相差信号は、ループフィルタ１０４によりその交流成分が除かれたうえで、電圧制御発振器９５に与えられる。電圧制御発振器９５から出力される出力クロックｆｏの周波数は、ループフィルタ１０４から与えられる電圧に基づいて制御される。
【０００７】
図８に示すように、ＰＬＬ回路１００における「系切り替え」が行われる際、ポートＰ３から入力される「系切り替え信号」は、セレクタ１０１のほか、制御回路１０８にも与えられる。制御回路１０８は、「系切り替え信号」を受けて、セレクタ１０１によるクロックの切り替えが行われた直後に、１／Ｍ分周器（１／Ｍ ＤＩＶ）１０２、１０６の分周比を所定の分周比よりも小さく設定する（分周比Ｍの値を小さくする）。その後、分周器１０２、１０６、１０７をリセットして、分周比を所定の分周比に切り替える。
【０００８】
このような動作によって、セレクタ１０１によるクロックの切り替え時に、出力クロックｆｏが新たな入力クロックに比較的短時間で同期することが可能となる。
【０００９】
しかしながら、特許文献１では、セレクタ１０１によるクロックの切り替え時に、ＶＣＯ１０５に与えられる入力電圧を制御することができない。すなわち、セレクタ１０１によるクロックの選択の変更が行われるとき、１／Ｍ分周器１０２から位相比較器１０３に与えられるクロックと、１／Ｍ分周器１０６から位相比較器１０３に与えられるクロックとの位相差は不定であり、許容範囲外の入力電圧が電圧制御発振器９５に与えられるおそれがある。結果として、電圧制御発振器９５の出力クロックｆｏの波形は乱れてしまう。出力クロックｆｏの波形の乱れは、ＰＬＬ１００の後続に接続される回路の動作に影響を与えるおそれもある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述のように、セレクタによるクロックの切り替え時に、効果的に出力クロックの波形の乱れを抑制することは困難であった。
【課題を解決するための手段】
【００１１】
本発明にかかる位相同期回路は、複数のクロックのいずれかを入力クロックとして選択するセレクタと、前記入力クロックを分周する第１分周器と、出力クロックを分周する第２分周器と、前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差を検出する位相差検出器と、前記位相差検出器により検出された前記位相差に応じて電圧レベルが変動する入力電圧に基づいて前記出力クロックを出力する電圧制御発振器と、を備え、前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される。
【００１２】
本発明にかかる位相同期回路は、複数のクロックのいずれかを入力クロックとして選択するセレクタと、前記入力クロックを分周する第１分周器と、出力クロックを分周する第２分周器と、前記第１分周器により分周されたクロックに同期した第１タイミング信号を出力し、前記第２分周器により分周されたクロックに同期した第２タイミング信号を出力するタイミング検出回路と、前記第１タイミング信号及び前記第２タイミング信号に基づいて電圧レベルが変動する入力電圧に応じて前記出力クロックを出力する電圧制御発振器と、を備え、前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される。
【００１３】
本発明にかかる位相同期回路は、複数のクロックのいずれかを入力クロックとして選択するセレクタと、前記入力クロックを分周する第１分周器と、出力クロックを分周する第２分周器と、前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差に応じて電圧レベルが変動する入力電圧に基づいて前記出力クロックを出力する電圧制御発振器と、を備え、前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される。
【００１４】
位相差検出器から電圧制御発振器に与えられる出力電圧の電圧レベルが実質的に一定に保持されたうえで、セレクタによってクロックの選択が変更される。よって、セレクタによるクロックの選択の変更がされるとき、出力クロックの波形が乱れることが抑制される。
【発明の効果】
【００１５】
セレクタによるクロックの切り替え時に、効果的に出力クロックの波形の乱れを抑制することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略するものとする。
【００１７】
〔第１の実施の形態〕
図１に、第１の実施の形態にかかる位相同期回路１（ＰＬＬ回路１）のブロック図を示す。尚、制御回路２もあわせて図１に示す。
【００１８】
図１に示すように、ＰＬＬ回路１は、セレクタ３、１／ｍ分周器（１／ｍ ＤＩＶ）４、１／ｎ分周器（１／ｎ ＤＩＶ）５、スイッチ回路６ａ、６ｂ、位相差検出器７、ローパスフィルタ回路８、電圧制御発振器（ＶＣＯ）９、を備える。
【００１９】
ＰＬＬ回路１は、制御回路２から与えられる制御信号（ＣＣＳ（Ｃｌｏｃｋ Ｃｈａｎｇｅ Ｓｉｇｎａｌ）、ＤＩＶｒｅｓｅｔ、Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）、Ｍａｓｋ）に基づいて、入力クロックとして選択されるクロックの選択を切り替える。制御回路２は、制御ポート１５から与えられる「系切り替え信号（ＦＣＳ（Ｆａｓｅ Ｃｈａｎｇｅ Ｓｉｇｎａｌ））」に基づいて、制御信号（ＣＣＳ、ＤＩＶｒｅｓｅｔ、Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）、Ｍａｓｋ）を生成する。制御回路２により生成される制御信号（ＣＣＳ、ＤＩＶｒｅｓｅｔ、Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）、Ｍａｓｋ）は、ＰＬＬ回路１に、所定の順番で所定のタイミングで与えられる。
【００２０】
（セレクタ３）
セレクタ３は、第１入力ポート１２からクロックｆ１（第１クロック）が入力される。また、セレクタ３は、第２入力ポート１３からクロックｆ２（第２クロック）が入力される。セレクタ３は、制御回路２から与えられる制御信号ＣＣＳ（クロック切り替え信号）に基づいて、クロックｆ１又はクロックｆ２のいずれかを入力クロックとして選択する。制御信号ＣＣＳがローレベルの信号（Ｌ）であれば、セレクタ３はクロックｆ１を選択して出力し、制御信号ＣＣＳがハイレベル信号（Ｈ）であれば、セレクタ３はクロックｆ２を選択して出力する。セレクタ３により選択された入力クロックは、１／ｍ分周器４に出力される。
【００２１】
（１／ｍ分周器４）
セレクタ３には、１／ｍ分周器４が接続される。１／ｍ分周器４は、セレクタ３から与えられる入力クロックを分周し、分周して得たクロック（第１分周クロック）を出力する。１／ｍ分周器４は、いわゆるカウンタとして構成される。
【００２２】
制御回路２から与えられる制御信号ＤＩＶｒｅｓｅｔにより、１／ｍ分周器４のカウント状態はリセットされる。また、制御回路２から与えられる制御信号Ｓｅｔ（ｍ）により、１／ｍ分周器４における分周比ｍは設定される。
【００２３】
（１／ｎ分周器５）
１／ｎ分周器５は、後述する電圧制御発振器９に接続される。１／ｎ分周器５は、電圧制御発振器９から出力される出力クロックｆｏを分周し、分周して得たクロック（第２分周クロック）を出力する。なお、１／ｎ分周器５は、１／ｍ分周器４と同様に、カウンタで構成される。
【００２４】
制御回路２から与えられる制御信号ＤＩＶｒｅｓｅｔにより、１／ｎ分周器５のカウント状態はリセットされる。また、制御回路２から与えられる制御信号Ｓｅｔ（ｎ）により、１／ｎ分周器５における分周比ｎは設定される。
【００２５】
（スイッチ回路６ａ、６ｂ）
本実施形態では、１／ｍ分周器４から出力されるクロックが、位相差検出器７（後述するタイミング検出回路１０の入力端子ａ）に入力される前段階で、スイッチ回路６ａに入力される。また、１／ｎ分周器５から出力されるクロックが、位相差検出器７（後述するタイミング検出回路１０の入力端子ｂ）に入力される前段階で、スイッチ回路６ｂに入力される。
【００２６】
かかる構成を採用することにより、入力クロックとして選択されるクロックが切り替えられる、いわゆる「系切り替え」が行われるときでも、電圧制御発振器９から出力される出力クロックｆｏの波形に乱れが生じることを抑制できる。この点については、後述する説明からも明らかとなる。
【００２７】
スイッチ回路６ａは、ＮＡＮＤ２０から構成される。ＮＡＮＤ２０は、２入力１出力の論理回路である。ＮＡＮＤ２０の入力端子ａは、１／ｍ分周器４の出力に接続され、１／ｍ分周器４により分周されたクロックが与えられる。ＮＡＮＤ２０の入力端子ｂには、制御回路２に接続され、制御回路２から制御信号Ｍａｓｋが与えられる。
【００２８】
ＮＡＮＤ２０の出力状態は、制御回路２から与えられる制御信号Ｍａｓｋに基づいて決定される。すなわち、ＮＡＮＤ２０は、制御信号Ｍａｓｋがハイレベルの電圧であれば、１／ｍ分周器４から出力されるクロックを反転して出力する。制御信号Ｍａｓｋがローレベルの電圧であれば、ＮＡＮＤ２０は、常にハイレベルの信号を出力する。
【００２９】
すなわち、スイッチ回路６ａは、制御回路２から与えられる制御信号Ｍａｓｋに基づいて、１／ｍ分周器４により分周されたクロック又はハイレベルの電圧信号（実質的に一定の電圧）のいずれかを位相差検出回路７（後述するタイミング検出回路１０の入力端子ａ）に選択的に出力する。
【００３０】
スイッチ回路６ｂの構成はスイッチ回路６ａの構成に等しい。つまり、スイッチ回路６ｂを構成するＮＡＮＤ２１は、スイッチ回路６ａを構成するＮＡＮＤ２０に相当する。
【００３１】
ただし、ＮＡＮＤ２１の入力端子ａは、１／ｎ分周器５の出力に接続され、１／ｎ分周器５により分周されたクロックが与えられる。ＮＡＮＤ２１の入力端子ｂは、制御回路２に接続され、制御回路２から制御信号Ｍａｓｋが与えられる。
【００３２】
ＮＡＮＤ２１の出力状態は、ＮＡＮＤ２０と同様に、制御回路２から与えられる制御信号Ｍａｓｋに基づいて決定される。すなわち、ＮＡＮＤ２１は、制御信号Ｍａｓｋがハイレベルの電圧信号であれば、１／ｎ分周器５から出力されるクロックを反転して出力する。制御信号Ｍａｓｋがローレベルの電圧信号であれば、ＮＡＮＤ２１は、常にハイレベルの電圧信号を出力する。
【００３３】
すなわち、スイッチ回路６ｂは、制御回路２から与えられる制御信号Ｍａｓｋに基づいて、１／ｎ分周器５により分周されたクロック又はハイレベルの電圧信号（実質的に一定の電圧）のいずれかを位相差検出回路７（後述するタイミング検出回路１０の入力端子ｂ）に選択的に出力する。
【００３４】
（位相差検出器７）
図１に示すように、位相差検出器７は、タイミング検出回路（ＴＤＣ）１０、チャージポンプ回路１１を備える。
【００３５】
タイミング検出回路１０は、２入力２出力の論理回路である。タイミング検出回路１０の入力端子ａは、スイッチ回路６ａの出力端子に接続される。タイミング検出回路１０の入力端子ｂは、スイッチ回路６ｂの出力端子に接続される。タイミング検出回路１０の出力ＵＰは、後述するチャージポンプ回路１１の第１制御端子（Ｐ型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＴＲ１のゲート）に接続される。タイミング検出回路１０の出力端子ＤＯＷＮは、後述するチャージポンプ回路１１の第２制御端子（Ｎ型のＭＯＳトランジスタＴＲ２のゲート）に接続される。
【００３６】
タイミング検出回路１０は、入力端子ａに与えられるクロックの立下りを検出すると、出力端子ＵＰｂａｒから出力されていた電圧信号（第１タイミング信号）をハイレベルからローレベルに変更する。また、タイミング検出回路１０は、入力端子ｂに与えられるクロックの立下りを検出すると、出力端子ＤＯＷＮから出力されていた電圧信号（第２タイミング信号）をローレベルからハイレベルに変更する。
【００３７】
チャージポンプ回路１１は、直列接続されたＰ型のＭＯＳトランジスタＴＲ１とＮ型のＭＯＳトランジスタＴＲ２とから構成されるインバータを出力段に含んで構成される。ＴＲ１のソースは、電源電位（ＶＤＤ）に接続される。ＴＲ１のゲート（第１制御端子）は、タイミング検出回路１０の出力端子ＵＰｂａｒに接続される。ＴＲ１のドレインは、ＴＲ２のドレインに接続される。ＴＲ２のゲート（第２制御端子）は、タイミング検出回路１０の出力端子ＤＯＷＮに接続される。ＴＲ２のソースは、接地電位（ＧＮＤ）に接続される。
【００３８】
チャージポンプ回路１１は、１／ｍ分周器４により分周されたクロックと１／ｎ分周器５により分周されたクロックとの間の位相差に応じた電流（位相差電流）を生成する。チャージポンプ回路１１の動作については、図２を用いて後述する。
【００３９】
（ローパスフィルタ回路８）
図１に示すように、ローパスフィルタ回路８は、位相差検出器７と後述する電圧制御発振器９との間の節点Ｎ１に並列接続される。ローパスフィルタ回路８は、少なくとも１つのキャパシタを含んで構成される。
【００４０】
１／ｍ分周器４により分周されたクロックと１／ｎ分周器５により分周されたクロックとの間の位相差に応じた電流（位相差電流）がチャージポンプ回路１１で生成されると、ローパスフィルタ回路８に含まれるキャパシタは充電（チャージ）又は放電（ディスチャージ）される。ローパスフィルタ回路８に含まれるキャパシタの充放電に基づいて、節点Ｎ１における電圧は変動する。これによって、電圧制御発振器９の出力クロックｆｏの周波数が調整される。尚、節点Ｎ１における電圧は、電圧制御発振器９の入力電圧を構成する。
【００４１】
（電圧制御発振器９）
図１に示すように、電圧制御発振器９は、入力端子が位相差検出器７、ローパスフィルタ回路８に接続され、出力端子が出力ポート１４、１／ｎ分周器５に接続される。電圧制御発振器９から出力される出力クロックｆｏは、出力ポート１４に与えられる。また、出力クロックｆｏは、上述の１／ｎ分周器５に与えられる。
【００４２】
電圧制御発振器９は、入力端子に入力される入力電圧の電圧レベル（節点Ｎ１における電圧レベル）に応じた周波数の出力クロックｆｏを出力する。すなわち、入力電圧（節点Ｎ１の電圧）の電圧レベルが低くなると、電圧制御発振器９から出力される出力クロックｆｏの周波数は低くなる。入力電圧の電圧レベル（節点Ｎ１の電圧）が高くなると、電圧制御発振器９から出力される出力クロックｆｏの周波数は高くなる。
【００４３】
ここで、図２を用いて、チャージポンプ回路１１の動作について説明する。
【００４４】
図２に示すように、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される第１タイミング信号がローレベルであり、出力端子ＤＯＷＮから出力される第２タイミング信号がローレベルであるとき、チャージポンプ回路１１は「チャージ状態」にある。すなわち、第１タイミング信号がローレベルであるとき、ＴＲ１はオン状態であり、第２タイミング信号がローレベルであるとき、ＴＲ２はオフ状態である。そして、チャージポンプ回路１１からローパスフィルタ回路８に電流が入力される。換言すると、ローパスフィルタ回路８に含まれるキャパシタは、チャージポンプ回路１１にて生成された電流により充電される。
【００４５】
なお、この状態において、第２タイミング信号がハイレベルに変化すると、タイミング検出回路１０はリセット状態となる。よって、チャージポンプ回路１１が「チャージ状態」にあるとき、チャージポンプ回路１１からローパスフィルタ回路８に入力される電流は、１／ｍ分周器４により分周されたクロックと、１／ｎ分周器５により分周されたクロックとの位相差に応じた位相差電流となる。具体的には、出力クロックｆｏの位相遅れ量を反映した電流である。
【００４６】
また、図２に示すように、第１タイミング信号がハイレベルであり、第２タイミング信号がハイレベルであれば、チャージポンプ回路１１は「ディスチャージ状態」にある。すなわち、第１タイミング信号がハイレベルであれば、ＴＲ１はオフ状態であり、第２タイミング信号がハイレベルであれば、ＴＲ２はオン状態である。そして、ローパスフィルタ回路８からチャージポンプ回路１１に電流が入力される。換言すると、ローパスフィルタ回路８に含まれるキャパシタからチャージポンプ回路１１に電流が入力され、チャージポンプ回路１１に電流が生成される。
【００４７】
なお、この状態において、第１タイミング信号がローレベルに変化すると、タイミング検出回路１０はリセット状態となる。よって、チャージポンプ回路１１が「ディスチャージ状態」にあるとき、チャージポンプ回路１１からローパスフィルタ回路８に入力される電流は、１／ｍ分周器４により分周されたクロックと、１／ｎ分周器５により分周されたクロックとの位相差に応じた位相差電流となる。具体的には、出力クロックｆｏの位相進み量を反映した電流である。
【００４８】
（タイミングチャート）
ここで、図３を用いて、制御回路２からＰＬＬ回路１に与えられる制御信号に基づいて、ＰＬＬ回路１が入力クロックとして選択するクロックを切り替える（系切り替え）動作について説明する。
【００４９】
系切り替えが行われる前の時刻ｔ１〜時刻ｔ２の間においては、タイミング検出回路１０の入力端子ａには、１／ｍ分周器４により分周されたクロックが、スイッチ回路６ａにより反転されたうえで与えられる。また、タイミング検出回路１０の入力端子ｂには、１／ｎ分周器５により分周されたクロックが、スイッチ回路６ｂにより反転されたうえで与えられる。
【００５０】
時刻ｔ２では、制御端子１５から制御回路２に与えられる「系切り替え信号（ＦＣＳ）」がローレベル（Ｌ）からハイレベル（Ｈ）に変更される。これを受けて、制御回路２は制御信号（ＣＣＳ、ＤＩＶｒｅｓｅｔ、Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）、Ｍａｓｋ）を生成する。なお、「系切り替え信号」がハイレベルのときクロックｆ２が選択され、「系切り替え信号」がローレベルのときクロックｆ１が選択される。
【００５１】
時刻ｔ３では、制御回路２からスイッチ回路６ａの入力端子ｂ、及びスイッチ回路６ｂの入力端子ｂに与えられる制御信号Ｍａｓｋがハイレベル（Ｈ）からローレベル（Ｌ）に変更される。このとき、上述のとおり、スイッチ回路６ａの出力は、ハイレベルの電圧信号に固定される。同様に、スイッチ回路６ｂの出力も、ハイレベルの電圧信号に固定される。制御信号Ｍａｓｋは、時刻ｔ８までローレベルに維持される。
【００５２】
タイミング検出回路１０は、上述のとおり、入力端子ａに入力されるクロックの立下りを検出し、入力端子ｂに入力されるクロックの立下りを検出する。入力端子ａ、入力端子ｂの入力電圧が上述のようにハイレベルの電圧信号（実質的に一定の電圧）に固定されることにより、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される電圧信号（第１タイミング信号）及び出力端子ＤＯＷＮから出力される電圧信号（第２タイミング信号）は変更されなくなる。すなわち、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される電圧信号はハイレベルに維持される。また、タイミング検出回路１０の出力端子ＤＯＷＮから出力される電圧信号はローレベルに維持される。そして、チャージポンプ回路１１のＴＲ１、ＴＲ２は、ともにオフ状態となる。
なお、電圧制御発振器９は、時刻ｔ３にて出力していた周波数で出力クロックｆｏを出力し続ける。換言すると、電圧制御発振器９は自走状態にある。
【００５３】
時刻ｔ４では、制御回路２から１／ｍ分周器４及び１／ｎ分周器５に与えられる御信号ＤＩＶｒｅｓｅｔがハイレベル（Ｈ）からローレベル（Ｌ）に変更される。１／ｍ分周器４及び１／ｎ分周器５は、リセット端子にローレベル電圧が与えられ、カウンタ値がリセットされる。制御信号ＤＩＶｒｅｓｅｔは、時刻ｔ７までローレベルに維持される。
【００５４】
時刻ｔ５では、制御回路２からセレクタ３に与えられる制御信号ＣＣＳがローレベル（Ｌ）からハイレベル（Ｈ）に変更される。これにより、セレクタ３は、入力クロックとして選択するクロックをクロックｆ１からクロックｆ２に変更する。
【００５５】
また、時刻ｔ５では、制御回路２から１／ｍ分周器４に分周比ｍを設定する制御信号Ｓｅｔ（ｍ）が与えられる。また、時刻ｔ５では、制御回路２から１／ｎ分周器５に分周比ｎを設定する制御信号Ｓｅｔ（ｎ）が与えられる。制御信号Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）は、時刻ｔ６までアクティブ（ａｃ）な状態が維持され、時刻ｔ６経過後にはインアクティブ（ｉａｃ）な状態となる。
【００５６】
時刻ｔ７では、制御回路２から１／ｍ分周器４及び１／ｎ分周器５に与えられていた制御信号ＤＩＶｒｅｓｅｔが、ローレベル（Ｌ）からハイレベル（Ｈ）に変更される。これによって、１／ｍ分周器４及び１／ｎ分周器５は、同時にカウントを始める。
【００５７】
時刻ｔ８では、制御回路２からスイッチ回路６ａ、６ｂに与えられていた制御信号Ｍａｓｋがローレベル（Ｌ）からハイレベル（Ｈ）に変更される。これと同時に、タイミング検出回路１０の入力端子ａには、第１分周クロックが反転されたクロックが与えられる。また、タイミング検出回路１０の入力端子ｂには、第２分周クロックが反転されたクロックが与えられる。
【００５８】
電圧制御発振器９は、時刻ｔ８までは、時刻ｔ３において出力していた出力クロックｆｏの周波数と同じ周波数の出力クロックｆｏを出力し続ける。時刻ｔ８以降は、クロックｆ２に同期した出力クロックｆｏを出力する。節点Ｎ１の電圧が実質的に一定に維持されるたうえで、クロックの切り替えが行われるため、出力クロックｆｏの波形が乱れることが抑制された状態で、新たな入力クロックに同期できる。
【００５９】
なお、ＦＣＳがハイレベル（Ｈ）からローレベル（Ｌ）に変更される場合も上述の同様の説明が当てはまる。すなわち、入力クロックとして選択されるクロックがｆ２からｆ１に変更される場合についても上述と同様に説明が当てはまる。ただし、ＦＣＳがハイレベル（Ｈ）からローレベル（Ｌ）に変更される場合には、これに対応して、ＣＣＳはハイレベル（Ｈ）からローレベル（Ｌ）に変更される。
【００６０】
本実施形態においては、上述のように、セレクタ３によって入力クロックとして選択されるクロックが、クロックｆ１からクロックｆ２に切り替わる前、あらかじめ制御回路２からスイッチ回路６ａ、６ｂに与えられる制御信号Ｍａｓｋがローレベルに設定される。これにより、スイッチ回路６ａ、６ｂの出力信号は、ハイレベルに設定される。そして、タイミング検出回路１０から出力される第１タイミング信号及び第２タイミング信号も所定の電圧レベルに設定される。そして、チャージポンプ回路１１には、比較されるクロックの位相差に応じた位相差電流が生成されなくなる。これにより、実質的に節点Ｎ１の電圧変動が抑制される。
【００６１】
上述のように節点Ｎ１の電圧の変動を抑制した状態で、セレクタ３によりクロックｆ１からクロックｆ２への選択の切り替えを行う。また、この状態で、１／ｍ分周器４及び１／ｎ分周器５をリセットし、１／ｍ分周器４及び１／ｎ分周器５のそれぞれの分周比をクロックｆ２に対応したものに変更する。これによって、電圧制御発振器９を自走状態とさせたままで、かつ、出力クロックｆｏの波形が乱れることが抑制された状態で、「系切り替え」を行うことができる。すなわち、ＰＬＬ回路３０の動作を完全にリセットさせることなく、「系切り替え」を行えるとともに、「系切り替え」の際に、出力クロックｆｏの波形が乱れることも抑制される。
なお、１／ｍ分周器４及び１／ｎ分周器５をリセットするタイミングは、セレクタ３によるクロックの選択の切り替えと同時に行う必要はない。
【００６２】
〔第２の実施の形態〕
第２の実施の形態にかかるＰＬＬ回路３０について説明する。第１の実施の形態と異なる点は、タイミング検出回路１０をリセット状態とし、タイミング検出回路１０から出力される第１タイミング信号、第２タイミング信号を、チャージポンプ回路１１に電流が発生しないように設定することである。
【００６３】
図４に示すように、ＰＬＬ回路３０は、１／ｍ分周器４により分周された第１分周クロックは、バッファ３１により反転された上で、タイミング検出回路１０の入力端子ａに入力される。また、１／ｎ分周器５により分周された第２分周クロックは、バッファ３２により反転された上で、タイミング検出回路１０の入力端子ｂに入力される。
【００６４】
タイミング検出回路１０が、入力端子ａに入力されるクロックの立下りを検出する点、入力端子ｂに入力されるクロックの立下りを検出する点は、第１の実施の形態と同様である。また、チャージポンプ回路１１の動作、ローパスフィルタ回路８の動作、電圧制御発振器９の動作も同様である。
【００６５】
本実施形態においては、制御回路２からタイミング検出回路１０のリセット端子に制御信号ＴＤＣｒｅｓｅｔが与えられる。制御信号ＴＤＣｒｅｓｅｔがローレベルに維持されている間は、タイミング検出回路１０はリセット状態となる。そして、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される第１タイミング信号はハイレベルに設定される。また、タイミング検出回路１０の出力端子ＤＯＷＮから出力される第２制御信号はローレベルに設定される。このとき、ＴＲ１、ＴＲ２はオフ状態となる。よって、チャージポンプ回路１１からローパスフィルタ回路８に電流が入力されることもない。また、ローパスフィルタ回路８からチャージポンプ回路１１に電流が入力されることもない。すなわち、チャージポンプ回路１１に位相差電流が生成されることはない。したがって、節点Ｎ１の電圧は、実質的に一定の電圧に保持される。
【００６６】
なお、制御信号ＴＤＣｒｅｓｅｔがハイレベルに維持されている間は、タイミング検出回路１０は通常の動作状態にある。
【００６７】
（タイミングチャート）
ここで、図５のタイミングチャートを用いて、ＰＬＬ回路３０の動作について説明する。
【００６８】
系切り替え（入力クロックとして選択されるクロックの変更）が行われる前の時刻ｔ１〜時刻ｔ２の間においては、タイミング検出回路１０の入力端子ａには、１／ｍ分周器４により分周されたクロックがバッファ３１で反転されたうえで与えられる。また、タイミング検出回路１０の入力端子ｂには、１／ｎ分周器５により分周されたクロックがバッファ３２で反転されたうえで与えられる。
【００６９】
時刻ｔ２では、制御ポート１５から「系切り替え信号（ＦＣＳ）」が制御回路２に与えられる。これを受けて、制御回路２は制御信号（ＣＣＳ、ＤＩＶｒｅｓｅｔ、Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）、ＴＤＣｒｅｓｅｔ）を生成する。
【００７０】
時刻ｔ３では、制御回路２からタイミング検出回路１０に与えられる制御信号ＴＤＣｒｅｓｅｔがハイレベル（Ｈ）からローレベル（Ｌ）に変更される。そして、タイミング検出回路１０の出力端子ＵＰｂａｒは、ハイレベルの電圧信号に設定される。同様に、タイミング検出回路１０の出力端子ＤＯＷＮは、ローレベルの電圧信号に設定される。制御信号ＴＤＣｒｅｓｅｔは、時刻ｔ８までローレベルに維持される。
【００７１】
タイミング検出回路１０は、上述のとおり、入力端子ａに入力されるクロックの立下りを検出し、入力端子ｂに入力されるクロックの立下りを検出する。入力端子ａ、入力端子ｂの入力電圧が上述のようにハイレベル（実質的に一定の電圧）に設定されることによって、タイミング検出回路１０は出力端子ＵＰｂａｒから出力される電圧信号（第１タイミング信号）及び出力端子ＤＯＷＮから出力される電圧信号（第２タイミング信号）は変更されなくなる。すなわち、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される電圧信号は、ハイレベルに維持される。また、タイミング検出回路１０の出力端子ＤＯＷＮから出力される電圧信号は、ローレベルに維持される。そして、チャージポンプ回路１１のＴＲ１、ＴＲ２は、ともにオフ状態となる。なお、電圧制御発振器９は、時刻ｔ３にて出力していた周波数で出力クロックｆｏを出力し続ける。
【００７２】
時刻ｔ４〜時刻ｔ７までの動作は、第１の実施の形態と同様である。従って、重複する説明は省略する。
【００７３】
時刻ｔ８では、制御回路２からタイミング検出回路１０に与えられる制御信号ＴＤＣｒｅｓｅｔがローレベル（Ｌ）からハイレベル（Ｈ）に設定される。そして、タイミング検出回路１０の入力端子ａには、第１分周クロックが反転されたクロックが与えられる。また、タイミング検出回路１０の入力端子ｂには、第２分周クロックが反転されたクロックが与えられる。
【００７４】
電圧制御発振器９は、時刻ｔ８までは、時刻ｔ３において出力していた出力クロックｆｏの周波数と同じ周波数の出力クロックｆｏを出力し続ける。時刻ｔ８以降は、クロックｆ２に同期した出力クロックｆｏを出力する。節点Ｎ１の電圧が実質的に一定に維持されるたうえで、クロックの切り替えが行われるため、出力クロックｆｏは波形が乱れることが抑制された状態で、新たな入力クロックに同期できる。
【００７５】
なお、ＦＣＳがハイレベル（Ｈ）からローレベル（Ｌ）に変更される場合も、第１の実施の形態と同様に、上述の同様の説明が当てはまる。ただし、ＦＣＳがハイレベル（Ｈ）からローレベル（Ｌ）に変更される場合には、これに対応して、ＣＣＳはハイレベル（Ｈ）からローレベル（Ｌ）に変更される。
【００７６】
上述のように「系切り替え」の際、あらかじめ制御回路２からタイミング検出回路１０に与えられる制御信号ＴＤＣｒｅｓｅｔはローレベルに設定される。これにより、タイミング検出回路１０から出力される第１タイミング信号及び第２タイミング信号の信号レベルは、チャージポンプ回路１１に位相差電流が生成されないように設定される。これにより、節点Ｎ１の電圧変動が抑制される。
【００７７】
そして、このように節点Ｎ１の電圧の変動を抑制した状態で、セレクタ３によりクロックｆ１からクロックｆ２への選択の切り替えを行う。また、この状態で、１／ｍ分周器４及び１／ｎ分周器５をリセットし、１／ｍ分周器４及び１／ｎ分周器５のそれぞれの分周比をクロックｆ２に対応したものに変更する。これによって、電圧制御発振器９を自走状態とさせたままで、かつ、出力クロックｆｏの波形が乱れることが抑制された状態で、「系切り替え」を行うことができる。すなわち、ＰＬＬ回路３０の動作を完全にリセットさせることなく、「系切り替え」を行えるとともに、「系切り替え」の際に、出力クロックｆｏの波形が乱れることが抑制される。
なお、１／ｍ分周器４及び１／ｎ分周器５をリセットするタイミングは、セレクタ３によるクロックの選択の切り替えと同時に行う必要はない。
【００７８】
〔第３の実施の形態〕
第３の実施の形態にかかるＰＬＬ回路５０について、以下説明する。第１の実施の形態と異なる点は、１／ｍ分周器５１及び１／ｎ分周器５２をリセット状態とし、タイミング検出回路１０の入力端子ａ及び入力端子ｂに入力される電圧をハイレベルに設定する点である。これにより、タイミング検出回路１０から出力される第１タイミング信号、第２タイミング信号は、チャージポンプ回路１１に電流が発生しないように設定される。以下、具体的に説明する。
【００７９】
（１／ｍ分周器５１）
１／ｍ分周器（１／ｍ ＤＩＶ）５１の入力端子は、セレクタ３に接続される。１／ｍ分周器５１の出力端子は、タイミング検出回路１０の入力端子ａに接続される。
１／ｍ分周器５１は、セレクタ３から与えられる入力クロックを分周し、分周して得たクロック（第１分周クロック）を反転して出力する。１／ｍ分周器５１は、いわゆるカウンタとして構成される。
【００８０】
１／ｍ分周器５１のカウント状態は、制御回路２から与えられる制御信号ＤＩＶｒｅｓｅｔによりリセットされる。本実施形態においては、１／ｍ分周器５１がリセット状態にあるとき、１／ｍ分周器５１の出力端子からはハイレベルの電圧信号（実質的に一定の電圧）が出力される。
制御回路２から与えられる制御信号Ｓｅｔ（ｍ）により、１／ｍ分周器５１における分周比ｍが設定される点は、第１の実施の形態と同様である。
【００８１】
（１／ｎ分周器５２）
１／ｎ分周器（１／ｎ ＤＩＶ）５２の入力端子は、電圧制御発振器９に接続される。１／ｎ分周器５２の出力端子は、タイミング検出回路１０の入力端子ｂに接続される。１／ｎ分周器５２は、電圧制御発振器９から与えられる出力クロックｆｏを分周し、分周して得たクロック（第２分周クロック）を反転して出力する。なお、１／ｎ分周器５２は、１／ｍ分周器５１と同様に、カウンタで構成される。
【００８２】
１／ｎ分周器５２のカウント状態は、制御回路２から与えられる制御信号ＤＩＶｒｅｓｅｔによりリセットされる。本実施形態においては、１／ｎ分周器５２がリセット状態にあるとき、１／ｎ分周器５２の出力端子からはハイレベルの電圧信号（実質的に一定の電圧）が出力される。
制御回路２から与えられる制御信号Ｓｅｔ（ｎ）により、１／ｎ分周器５１における分周比ｎが設定される点は、第１の実施の形態と同様である。
【００８３】
上述のように、本実施形態では、制御回路２から与えられる制御信号ＤＩＶｒｅｓｅｔにより、１／ｍ分周器５１がリセット状態にあるとき、１／ｍ分周器５１からタイミング検出回路の入力端子ａにハイレベルの電圧信号が入力される。同様に、制御回路２から与えられる制御信号ＤＩＶｒｅｓｅｔにより、１／ｎ分周器５２がリセット状態にあるとき、１／ｎ分周器５２からタイミング検出回路の入力端子ｂにハイレベルの電圧信号が入力される。
【００８４】
タイミング検出回路は、第１の実施の形態と同様に、入力端子ａに入力される電圧信号の立下りを検出して、第１タイミング信号を出力する。同様に、タイミング検出回路は、入力端子ｂに入力される電圧信号の立下りを検出して、第２タイミング信号を出力する。
【００８５】
１／ｍ分周器５１がリセット状態にあり、タイミング検出回路１０に与えられる電圧信号がハイレベルの電圧信号（実質的に一定の電圧）に設定されていれば、タイミング検出回路の出力端子ＵＰｂａｒから出力される第１タイミング信号も所定の信号レベルに設定される。同様に、１／ｎ分周器５２がリセット状態にあり、タイミング検出回路１０に与えられる電圧信号がハイレベルの電圧信号（実質的に一定の電圧）に設定されていれば、タイミング検出回路の出力端子ＤＯＷＮから出力される第２タイミング信号も所定の信号レベルに設定される。
【００８６】
すなわち、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される第１タイミング信号はハイレベルに設定される。また、タイミング検出回路１０の出力端子ＤＯＷＮから出力される第２タイミング信号はローレベルに設定される。このとき、ＴＲ１、ＴＲ２はオフ状態となる。よって、チャージポンプ回路１１からローパスフィルタ回路８に電流が入力されることもない。また、ローパスフィルタ回路８からチャージポンプ回路１１に電流が入力されることもない。すなわち、チャージポンプ回路１１に位相差電流が生成されることはない。したがって、節点Ｎ１の電圧は、実質的に一定の電圧に保持される。
【００８７】
（タイミングチャート）
ここで、図７のタイミングチャートを用いて、ＰＬＬ回路５０の動作について説明する。
【００８８】
系切り替え（入力クロックとして選択されるクロックの変更）が行われる前の時刻ｔ１〜時刻ｔ２の間においては、タイミング検出回路１０の入力端子ａには、１／ｍ分周器５１により分周反転されたクロックが与えられる。また、タイミング検出回路１０の入力端子ｂには、１／ｎ分周器５により分周反転されたクロックが与えられる。
【００８９】
時刻ｔ２では、制御ポート１５から「系切り替え信号（ＦＣＳ）」が制御回路２に与えられる。これを受けて、制御回路２は制御信号（ＣＣＳ、ＤＩＶｒｅｓｅｔ、Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ））を生成する。
【００９０】
時刻ｔ３では、制御回路２から１／ｍ分周器５１、１／ｎ分周器５２に与えられる制御信号ＤＩＶｒｅｓｅｔがハイレベル（Ｈ）からローレベル（Ｌ）に変更される。そして、１／ｍ分周器５１から出力は、ハイレベルの電圧信号に設定される。同様に、１／ｎ分周器５２の出力は、ハイレベルの電圧信号に設定される。
【００９１】
このとき、上述のとおり、タイミング検出回路１０の出力端子ＵＰｂａｒから出力される第１タイミング信号はハイレベルに設定される。また、タイミング検出回路１０の出力端子ＤＯＷＮから出力される第２タイミング信号はローレベルに設定される。そして、ＴＲ１、ＴＲ２はオフ状態となる。よって、チャージポンプ回路１１からローパスフィルタ回路８に電流が入力されることもない。また、ローパスフィルタ回路８からチャージポンプ回路１１に電流が入力されることもない。すなわち、チャージポンプ回路１１に位相差電流が生成されることはない。したがって、節点Ｎ１の電圧は、実質的に一定の電圧に保持される。
制御信号ＤＩＶｒｅｓｅｔは、時刻ｔ６までローレベルに維持される。なお、電圧制御発振器９は、時刻ｔ３にて出力していた周波数で出力クロックｆｏを出力し続ける。
【００９２】
時刻ｔ４では、第１の実施の形態と同様に、制御回路２からセレクタ３に与えられる制御信号ＣＣＳがローレベル（Ｌ）からハイレベル（Ｈ）に変更される。これにより、セレクタ３は、入力クロックとして選択するクロックをクロックｆ１からクロックｆ２に変更する。
【００９３】
また、時刻ｔ４では、制御回路２から１／ｍ分周器５１に分周比ｍを設定する制御信号Ｓｅｔ（ｍ）が与えられる。また、時刻ｔ４では、制御回路２から１／ｎ分周器５２に分周比ｎを設定する制御信号Ｓｅｔ（ｎ）が与えられる。制御信号Ｓｅｔ（ｍ）、Ｓｅｔ（ｎ）は、時刻ｔ５までアクティブ（ａｃ）な状態が維持され、時刻ｔ５経過後にはインアクティブ（ｉａｃ）な状態となる。
【００９４】
時刻ｔ６では、制御回路２から１／ｍ分周器５１及び１／ｎ分周器５２に与えられていた制御信号ＤＩＶｒｅｓｅｔが、ローレベル（Ｌ）からハイレベル（Ｈ）に変更される。これによって、１／ｍ分周器５１及び１／ｎ分周器５２は、同時にカウントを始める。そして、タイミング検出回路１０の入力端子ａには、１／ｍ分周器５１で分周反転されたクロックが与えられる。また、タイミング検出回路１０の入力端子ｂには、１／ｎ分周器５２で分周反転されたクロックが与えられる。
【００９５】
電圧制御発振器９は、時刻ｔ６までは、時刻ｔ３において出力していた出力クロックｆｏの周波数と同じ周波数の出力クロックｆｏを出力し続ける。時刻ｔ６以降は、クロックｆ２に同期した出力クロックｆｏを出力する。節点Ｎ１の電圧が実質的に一定に維持されるたうえで、クロックの切り替えが行われるため、出力クロックｆｏの波形が乱れることが抑制された状態で、新たな入力クロックに同期できる。
【００９６】
なお、ＦＣＳがハイレベル（Ｈ）からローレベル（Ｌ）に変更される場合も、第１の実施の形態と同様に、上述の同様の説明が当てはまる。ただし、ＦＣＳがハイレベル（Ｈ）からローレベル（Ｌ）に変更される場合には、これに対応して、ＣＣＳはハイレベル（Ｈ）からローレベル（Ｌ）に変更される。
【００９７】
上述のように「系切り替え」の際、あらかじめ制御回路２から１／ｍ分周器５１、１／ｎ分周器５２に与えられる制御信号ＤＩＶｒｅｓｅｔはローレベルに設定される。これにより、タイミング検出回路１０の入力端子ａ、ｂに与えられる電圧はハイレベル（実質的に一定の電圧）となる。そして、タイミング検出回路１０から出力される第１タイミング信号及び第２タイミング信号の信号レベルは、チャージポンプ回路１１に位相差電流が生成されないように設定される。これにより、節点Ｎ１の電圧変動が抑制される。
【００９８】
そして、このように節点Ｎ１の電圧の変動を抑制した状態で、セレクタ３によりクロックｆ１からクロックｆ２への選択の切り替えを行う。また、この状態で、１／ｍ分周器５１及び１／ｎ分周器５２のそれぞれの分周比をクロックｆ２に対応したものに変更する。これによって、電圧制御発振器９を自走状態とさせたままで、かつ、出力クロックｆｏの波形が乱れることが抑制された状態で、「系切り替え」を行うことができる。すなわち、ＰＬＬ回路３０の動作を完全にリセットさせることなく「系切り替え」を行えるとともに、この「系切り替え」の際に、出力クロックｆｏの波形が乱れることが抑制される。
なお、１／ｍ分周器５１及び１／ｎ分周器５２の分周比を設定するタイミングは、セレクタ３によるクロックの選択の切り替えと同時に行う必要はない。
【００９９】
本実施形態においては、ＰＬＬ回路５０の構成に必要な１／ｍ分周器５１、１／ｎ分周器５２をリセット状態とすることで、節点Ｎ１の電圧レベルが変動しないように構成する。よって、第１の実施の形態、第２の実施の形態よりも、ＰＬＬ回路の構成を簡素なものとすることができる。また、「系切り替え」に要する時間を短縮することもできる。
【０１００】
本発明の技術的範囲は、上述の実施の形態に限定されない。電圧制御発振器９の入力電圧を無変動とするため、他の技術を用いることも可能である。
【図面の簡単な説明】
【０１０１】
【図１】第１の実施の形態にかかるＰＬＬ回路１の構成を説明するための概略図である。
【図２】チャージポンプ回路１１の動作を説明するための表である。
【図３】入力クロックとして選択するクロックを変更するＰＬＬ回路１の動作を説明するためのタイミングチャートである。
【図４】第２の実施の形態にかかるＰＬＬ回路３０の構成を説明するための概略図である。
【図５】入力クロックとして選択するクロックを変更するＰＬＬ回路３０の動作を説明するためのタイミングチャートである。
【図６】第３の実施の形態にかかるＰＬＬ回路５０の構成を説明するための概略図である。
【図７】入力クロックとして選択するクロックを変更するＰＬＬ回路５０の動作を説明するためのタイミングチャートである。
【図８】従来のＰＬＬ回路１００の構成を説明するための概略図である。
【符号の説明】
【０１０２】
１ 位相同期回路
２ 制御回路
３ セレクタ
４ １／ｍ分周器
５ １／ｎ分周器
６ａ スイッチ回路
６ｂ スイッチ回路
７ 位相差検出器
８ ローパスフィルタ回路
９ 電圧制御発振器
１０ タイミング検出回路
１０ 電圧制御発振器
１１ チャージポンプ回路
３１ バッファ
３２ バッファ
ｆ１ クロック
ｆ２ クロック
ｆｏ 出力クロック
ｍ、ｎ 分周比
Ｎ１ 節点
ＴＲ１ トランジスタ
ＴＲ２ トランジスタ
【特許請求の範囲】
【請求項１】
複数のクロックのいずれかを入力クロックとして選択するセレクタと、
前記入力クロックを分周する第１分周器と、
出力クロックを分周する第２分周器と、
前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差を検出する位相差検出器と、
前記位相差検出器により検出された前記位相差に応じて電圧レベルが変動する入力電圧に基づいて前記出力クロックを出力する電圧制御発振器と、
を備え、
前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される、位相同期回路。
【請求項２】
前記位相差検出器と前記電圧制御発振器との間の節点に並列接続されるローパスフィルタ回路と、をさらに備えることを特徴とする請求項１記載の位相同期回路。
【請求項３】
前記位相差検出器は、
前記第１分周器により分周されたクロックに同期した第１タイミング信号を出力し、前記第２分周器により分周されたクロックに同期した第２タイミング信号を出力するタイミング検出回路と、
前記第１タイミング信号及び前記第２タイミング信号に基づいて前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差に応じた位相差電流を生成するチャージポンプ回路と、
を備えることを特徴とする請求項２記載の位相同期回路。
【請求項４】
前記タイミング検出回路は、前記第１分周器により分周されたクロックの立上り又は立下りに同期した第１タイミング信号を出力し、前記第２分周器により分周されたクロックの立上り又は立下りに同期した第２タイミング信号を出力することを特徴とする請求項３記載の位相同期回路。
【請求項５】
前記第１分周器により分周されたクロックに代えて、実質的に一定の電圧が前記タイミング検出回路に与えられ、
前記第２分周器により分周されたクロックに代えて、実質的に一定の電圧が前記タイミング検出回路に与えられ、
前記チャージポンプ回路により前記位相差電流が生成されないように前記第１タイミング信号及び前記第２タイミング信号の電圧レベルが設定され、
前記入力電圧の電圧レベルが実質的に一定に保持されることを特徴とする請求項４記載の位相同期回路。
【請求項６】
前記第１分周器がリセット状態に設定され、当該第１分周器から前記タイミング検出回路に実質的に一定の電圧が与えられ、
前記第２分周器がリセット状態に設定され、当該第２分周器から前記タイミング検出回路に実質的に一定の電圧が与えられることを特徴とする請求項５記載の位相同期回路。
【請求項７】
制御回路からの制御信号に基づいて、実質的に一定の電圧又は前記第１分周器により分周されたクロックのいずれかを前記タイミング検出回路に選択的に出力する第１スイッチ回路と、
制御回路からの制御信号に基づいて、実質的に一定の電圧又は前記第２分周器により分周されたクロックのいずれかを前記タイミング検出回路に選択的に出力する第２スイッチ回路と、をさらに備え、
前記第１スイッチ回路及び前記第２スイッチ回路の出力は実質的に一定の電圧の出力に設定され、前記チャージポンプ回路により前記位相差電流が生成されないように前記第１タイミング信号及び前記第２タイミング信号の電圧レベルが設定され、前記入力電圧の電圧レベルが実質的に一定に保持されることを特徴とする請求項４記載の位相同期回路。
【請求項８】
前記チャージポンプ回路により前記位相差電流が生成されないように前記第１タイミング信号及び前記第２タイミング信号の電圧レベルが設定され、前記入力電圧の電圧レベルを実質的に一定に保持することを特徴とする請求項３記載の位相同期回路。
【請求項９】
前記タイミング検出回路がリセット状態に設定され、前記チャージポンプ回路により前記位相差電流が生成されないように前記第１タイミング信号及び前記第２タイミング信号の電圧レベルが設定されることを特徴とする請求項８記載の位相同期回路。
【請求項１０】
複数のクロックのいずれかを入力クロックとして選択するセレクタと、
前記入力クロックを分周する第１分周器と、
出力クロックを分周する第２分周器と、
前記第１分周器により分周されたクロックに同期した第１タイミング信号を出力し、前記第２分周器により分周されたクロックに同期した第２タイミング信号を出力するタイミング検出回路と、
前記第１タイミング信号及び前記第２タイミング信号に基づいて電圧レベルが変動する入力電圧に応じて前記出力クロックを出力する電圧制御発振器と、
を備え、
前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される、位相同期回路。
【請求項１１】
前記第１タイミング信号及び前記第２タイミング信号に基づいて前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差に応じた位相差電流を生成するチャージポンプ回路と、
前記位相差検出器と前記電圧制御発振器との間の節点に並列接続されるローパスフィルタ回路と、をさらに備えることを特徴とする請求項１０記載の位相同期回路。
【請求項１２】
複数のクロックのいずれかを入力クロックとして選択するセレクタと、
前記入力クロックを分周する第１分周器と、
出力クロックを分周する第２分周器と、
前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差に応じて電圧レベルが変動する入力電圧に基づいて前記出力クロックを出力する電圧制御発振器と、
を備え、
前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される、位相同期回路。
【請求項１】
複数のクロックのいずれかを入力クロックとして選択するセレクタと、
前記入力クロックを分周する第１分周器と、
出力クロックを分周する第２分周器と、
前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差を検出する位相差検出器と、
前記位相差検出器により検出された前記位相差に応じて電圧レベルが変動する入力電圧に基づいて前記出力クロックを出力する電圧制御発振器と、
を備え、
前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される、位相同期回路。
【請求項２】
前記位相差検出器と前記電圧制御発振器との間の節点に並列接続されるローパスフィルタ回路と、をさらに備えることを特徴とする請求項１記載の位相同期回路。
【請求項３】
前記位相差検出器は、
前記第１分周器により分周されたクロックに同期した第１タイミング信号を出力し、前記第２分周器により分周されたクロックに同期した第２タイミング信号を出力するタイミング検出回路と、
前記第１タイミング信号及び前記第２タイミング信号に基づいて前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差に応じた位相差電流を生成するチャージポンプ回路と、
を備えることを特徴とする請求項２記載の位相同期回路。
【請求項４】
前記タイミング検出回路は、前記第１分周器により分周されたクロックの立上り又は立下りに同期した第１タイミング信号を出力し、前記第２分周器により分周されたクロックの立上り又は立下りに同期した第２タイミング信号を出力することを特徴とする請求項３記載の位相同期回路。
【請求項５】
前記第１分周器により分周されたクロックに代えて、実質的に一定の電圧が前記タイミング検出回路に与えられ、
前記第２分周器により分周されたクロックに代えて、実質的に一定の電圧が前記タイミング検出回路に与えられ、
前記チャージポンプ回路により前記位相差電流が生成されないように前記第１タイミング信号及び前記第２タイミング信号の電圧レベルが設定され、
前記入力電圧の電圧レベルが実質的に一定に保持されることを特徴とする請求項４記載の位相同期回路。
【請求項６】
前記第１分周器がリセット状態に設定され、当該第１分周器から前記タイミング検出回路に実質的に一定の電圧が与えられ、
前記第２分周器がリセット状態に設定され、当該第２分周器から前記タイミング検出回路に実質的に一定の電圧が与えられることを特徴とする請求項５記載の位相同期回路。
【請求項７】
制御回路からの制御信号に基づいて、実質的に一定の電圧又は前記第１分周器により分周されたクロックのいずれかを前記タイミング検出回路に選択的に出力する第１スイッチ回路と、
制御回路からの制御信号に基づいて、実質的に一定の電圧又は前記第２分周器により分周されたクロックのいずれかを前記タイミング検出回路に選択的に出力する第２スイッチ回路と、をさらに備え、
前記第１スイッチ回路及び前記第２スイッチ回路の出力は実質的に一定の電圧の出力に設定され、前記チャージポンプ回路により前記位相差電流が生成されないように前記第１タイミング信号及び前記第２タイミング信号の電圧レベルが設定され、前記入力電圧の電圧レベルが実質的に一定に保持されることを特徴とする請求項４記載の位相同期回路。
【請求項８】
前記チャージポンプ回路により前記位相差電流が生成されないように前記第１タイミング信号及び前記第２タイミング信号の電圧レベルが設定され、前記入力電圧の電圧レベルを実質的に一定に保持することを特徴とする請求項３記載の位相同期回路。
【請求項９】
前記タイミング検出回路がリセット状態に設定され、前記チャージポンプ回路により前記位相差電流が生成されないように前記第１タイミング信号及び前記第２タイミング信号の電圧レベルが設定されることを特徴とする請求項８記載の位相同期回路。
【請求項１０】
複数のクロックのいずれかを入力クロックとして選択するセレクタと、
前記入力クロックを分周する第１分周器と、
出力クロックを分周する第２分周器と、
前記第１分周器により分周されたクロックに同期した第１タイミング信号を出力し、前記第２分周器により分周されたクロックに同期した第２タイミング信号を出力するタイミング検出回路と、
前記第１タイミング信号及び前記第２タイミング信号に基づいて電圧レベルが変動する入力電圧に応じて前記出力クロックを出力する電圧制御発振器と、
を備え、
前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される、位相同期回路。
【請求項１１】
前記第１タイミング信号及び前記第２タイミング信号に基づいて前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差に応じた位相差電流を生成するチャージポンプ回路と、
前記位相差検出器と前記電圧制御発振器との間の節点に並列接続されるローパスフィルタ回路と、をさらに備えることを特徴とする請求項１０記載の位相同期回路。
【請求項１２】
複数のクロックのいずれかを入力クロックとして選択するセレクタと、
前記入力クロックを分周する第１分周器と、
出力クロックを分周する第２分周器と、
前記第１分周器により分周されたクロックと前記第２分周器により分周されたクロックとの位相差に応じて電圧レベルが変動する入力電圧に基づいて前記出力クロックを出力する電圧制御発振器と、
を備え、
前記入力電圧の電圧レベルが実質的に一定に保持されたうえで、前記セレクタによって前記入力クロックとして選択される前記クロックが変更される、位相同期回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００８−６０８９５（Ｐ２００８−６０８９５Ａ）
【公開日】平成２０年３月１３日（２００８．３．１３）
【国際特許分類】
【出願番号】特願２００６−２３５１９３（Ｐ２００６−２３５１９３）
【出願日】平成１８年８月３１日（２００６．８．３１）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２０年３月１３日（２００８．３．１３）
【国際特許分類】
【出願日】平成１８年８月３１日（２００６．８．３１）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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