半導体パッケージ
【課題】半導体素子チップと、複数の光電変換モジュールと、複数の光電変換モジュールよりも少ない数の外部光接続部と、複数の光電変換モジュールと外部光接続部との間に形成された複数の光導波路とを備え、複数の光導波路における光学損失の絶対値を小さくでき、複数の光導波路間の光学損失のばらつきを小さくでき、複数の光導波路を小さい面積で配設可能な半導体パッケージを提供する。
【解決手段】複数の光導波路５が束ねられて光電変換モジュール３より少ない数の外部光接続部に接続されており、かつ、個々の光導波路５は、外部光接続部側から見て、第１の直線部１４と、変曲点を持たない曲線部１５と、第１の直線部１４と線方向の異なる第２の直線部１６とから構成されている。
【解決手段】複数の光導波路５が束ねられて光電変換モジュール３より少ない数の外部光接続部に接続されており、かつ、個々の光導波路５は、外部光接続部側から見て、第１の直線部１４と、変曲点を持たない曲線部１５と、第１の直線部１４と線方向の異なる第２の直線部１６とから構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも１つの半導体素子チップと、電気信号と光信号との相互変換が可能な複数の光電変換モジュールとを備えた光インタフェイス内蔵の半導体パッケージに関するものである。
【背景技術】
【０００２】
インターネットの普及等に伴い、サーバやルータ等の通信機器が扱う情報量は急激に増大しており、これら通信機器に搭載されるＬＳＩ（large-scale integrated circuit）等の複数の半導体素子間でやり取りされる信号の伝送容量は益々増大していくことが予測されている。このような背景から、ＬＳＩ等の複数の半導体素子間の信号伝送の高速・大容量化が重要な課題となっている。
【０００３】
従来、ＬＳＩ等の複数の半導体素子間は電気配線で互いに接続されて、電気信号の伝送が行われているが、電気信号伝送には以下のような問題がある。
第１に、 電気配線では、信号の伝送レートが高くなる程、損失、反射、及びクロストーク等による信号波形の劣化が著しくなり、伝送エラーの確率が増大する。波形整形回路等を用いることにより、劣化した信号波形をある程度修復できるが、信号の伝送レートが増大する程、波形整形回路が複雑・大規模化して消費電力が増大する。
第２に、電気配線間のクロストークを低減するには、配線間隔を広げる、あるいは配線間にシールドを設ける等の工夫が必要であるため、配線の高密度実装が難しく、機器全体の小型化が難しい。
第３に、電気配線は電磁ノイズの影響を受けるため、電磁ノイズの影響を低減するためにシールド等が必要であり、配線の高密度実装が難しく、機器全体の小型化が難しい。
【０００４】
電気配線には上記のような問題があるため、ＬＳＩ等の複数の半導体素子間を光配線で接続して光信号の伝送を行う「光インタコネクション技術」への期待が高まっている。光配線は、電気配線に比べて以下の優位性がある。
第１に、光配線では高周波損失及び反射の影響が無視できる程小さく、クロストークもないため、信号の劣化が非常に小さい。そのため、波形整形回路が不要であり、消費電力も小さい。
第２に、光配線はクロストークがないため、配線間隔を広げる、あるいは配線間にシールドを設ける等の工夫が不要であり、配線の高密度実装が可能であり、機器全体の小型化が可能である。
第３に、 光配線は電磁ノイズの影響を受けないので、電磁ノイズに対するシールド等も不要であり、配線の高密度実装が可能であり、機器全体の小型化が可能である。
光配線は上記優位性を有しているので、光インタコネクション技術を用いれば、今後のＬＳＩ等の複数の半導体素子間の高速・大容量の信号伝送を高密度かつ低電力で実現することが可能になると期待されている。
【０００５】
光インタコネクションでは、電気信号と光信号との相互変換を行う光インタフェイスが必要である。
光インタフェイスは概略、レーザダイオード等の発光素子又はフォトダイオード等の受光素子からなる光素子と、これに電気的に接続される電気回路とから構成される。非特許文献１には、同一基板上にＬＳＩチップと光インタフェイスとが実装された光インタフェイス内蔵の半導体パッケージが提案されている。光インタフェイスは通常、基板上に、発光素子又は受光素子からなる少なくとも１つの光素子を含む光素子チップと電気回路を含む電気素子チップとが搭載されて、モジュール化された光電変換モジュールの形態で搭載される。光素子の種類の異なる複数の光電変換モジュールを搭載する、あるいは種類の異なる複数の光素子を備えた少なくとも１つの光電変換モジュールを搭載することで、光入出力が可能な半導体パッケージが実現できる。１つの半導体パッケージに複数の光電変換モジュールを搭載すれば、複数チャンネルによる信号の伝送が可能となり、好ましい。
【０００６】
外部配線の簡便性を考慮すれば、複数チャンネルの光インタフェイス内蔵の半導体パッケージに対して、１つのコネクタに接続可能な単数又は複数の外部光配線が接続され、当該外部光配線を介して複数の光電変換モジュールからの光信号出力、及び複数の光電変換モジュールへの光信号入力がなされることが好ましい。
本明細書において、「外部光配線」には、複数本のシングルコアの光ファイバ配線が束ねられてケーブル化されたものなどが含まれる。外部光配線としては、１本又は複数本のマルチコアの光ファイバ配線を用いることもできる。
【０００７】
複数の光電変換モジュールと外部光配線とを接続する複数の内部光配線としては、下部クラッド層、コア層、及び上部クラッド層の積層構造を有するポリマ光導波路が好ましい。
複数の内部光配線として複数の光ファイバを用いる場合には、複数チャンネルの光ファイバ敷設やこれらの余長処理等の手間がかかる。また、個々の光電変換モジュールに対してそれぞれ異なる光コネクタを用いて外部光配線を接続しなければならないため、光電変換モジュールと同じ数の光コネクタと外部光配線とのユニットが必要である。
これに対して、光導波路であれば任意の形状の複数チャンネルの光配線をポリマ塗布成膜及びリソグラフィ技術等により一括形成でき、光ファイバを用いた場合に比べて半導体パッケージのアセンブリコストを削減できる。複数の光導波路を束ねて、これに対して１個の光コネクタを介して外部光配線と接続することが可能である。
複数の光電変換モジュールと外部光配線とを複数の光導波路を用いて光接続することで、半導体パッケージのアセンブリコストを削減でき、高価な光コネクタの個数を削減でき、外部配線構造を簡素化できる。
【０００８】
光インタフェイス内蔵の半導体パッケージを小型化するには、複数の光導波路を可能な限り小さい曲率半径で曲げ、狭い範囲で高密度に集約することが重要な課題となる。
複数の光導波路を束ねて外部光配線と接続する際の複数の光導波路の集約パターンとしては、特許文献１の図４の符号５で示されるパターンが一般的である。
【０００９】
図面を参照して、従来の光インタフェイス内蔵の半導体パッケージの構成について説明する。図１６は従来の半導体パッケージを搭載したボードの全体上面図、図１７及び図１８は図１６の部分拡大図（透視図）である。これらの図は、後記本発明に係る一実施形態の半導体パッケージの図１〜図３に対応した図である。断面構造については、後記本発明に係る一実施形態の半導体パッケージと同様であるので、そちらを参照されたい。
【００１０】
従来の半導体パッケージ１０００においては、パッケージ基板１０１の上面に、１個のＬＳＩチップ（半導体素子チップ）１０２と、ＬＳＩチップ１０２に対して電気配線１０４を介して接続された４個の光電変換モジュール１０３とが搭載されている。
パッケージ基板１０１には、各光電変換モジュール１０３の下方にミラー１１０（図１７を参照）が設けられ、これに繋がってポリマ光導波路１０５が形成されている。複数の光電変換モジュール１０３に対応して設けられた複数の光導波路１０５が束ねられて、１個の光コネクタ１０６を介して外部光ファイバ配線１０７に接続されている。
半導体パッケージ１０００と外部光ファイバ配線１０７はボード１１１に搭載されており、電気配線１１２を介して、ボード１１１とパッケージ１０００との間の電気信号のやりとり、給電、ＧＮＤ（グラウンド）接続等が行われるようになっている。
【００１１】
図１８に拡大して示すように、個々の光電変換モジュール１０３は、基板１３１に１個の光素子チップ１３２と電気回路を含む１個の電気素子チップ１３３とが実装されたものである。この例では、１個の光素子チップ１３２に４個の光素子１３４が一直線上に搭載されている。
【００１２】
半導体パッケージ１０００における複数の光導波路１０５の集約パターンは、特許文献１の図４の符号５で示されるものである。
すなわち、図１７に拡大して示すように、個々の光導波路１０５は、外部光ファイバ配線１０７側から見て、パッケージ１０００の中心線１１３と平行な第１の直線部１１４と、変曲点を有する曲線部１１５と、パッケージの中心線１１３と平行な第２直線部１１６とを有する湾曲パターンを有している。変曲点を有する曲線部１１５は、第１の直線部１１４と変曲点の間に形成され、パッケージの中心線１１３に向かって凸湾曲した第１の曲線部１１５Ａと、変曲点と第２直線部１１６の間に形成され、パッケージの中心線１１３に向かって凹湾曲した第２の曲線部１１５Ｂとからなっている。このパターンでは、パッケージの中心線１１３から離れる程、光導波路１０５の曲線部１１５の長さ及び光導波路１０５の全体長さが長くなっている。
【００１３】
図１８に拡大して示すように、個々の光電変換モジュール１０３においては、光素子チップ１３２と電気素子チップ１３３とがいずれも略矩形状であり、これらは光素子チップ１３２の各辺と電気素子チップ１３３の各辺とが互いに平行に配置されている。光素子チップ１３２において、複数の光素子１３４は、光導波路１０５の第２の直線部１１６に対して略直交する方向に配置されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開2000-294809号公報
【特許文献２】特許第4214862号公報
【非特許文献】
【００１５】
【非特許文献１】畠山 他「光I/O内蔵システムLSIモジュールによる高速光インターコネクション」電子情報通信学会ソサイエティ大会予稿集2004.
【発明の概要】
【発明が解決しようとする課題】
【００１６】
図１７に示す光導波路パターンでは、パッケージの中心線１１３から離れる程、光導波路１０５の曲線部１１５の長さ及び光導波路１０５の全体長さが長くなっている。そのため、光導波路１０５によって光学損失のばらつきが大きく、光電変換モジュールの出力パワーをチャンネルごとに調整しなければならない。
【００１７】
一般に光導波路においては、曲線部における光学損失が直線部における光学損失に比べて大きい。また、曲線部の曲率半径が小さくなる程、光学損失が増大する傾向にある。特に、パッケージ基板に直接形成が可能なポリマ光導波路では、これらの傾向が顕著である。
【００１８】
発明者による実際のエポキシ系ポリマ光導波路の測定例では、直線導波路の損失は０．０６ｄＢ／ｃｍであったが、曲率半径５ｍｍ、内角９０°の円弧形状の曲線導波路の損失は０．５３ｄＢ／ｃｍであった。この円弧の長さは０．７９ｃｍなので、同じ長さの直線導波路に比べて光学損失は約９倍であった。
【００１９】
図１７に示したパターンでは、本発明者は光導波路１０５の曲線部１０５の曲率半径を５ｍｍとし、光電変換モジュール１０３の大きさを４ｍｍ角として作図してある。この例では、最長のポリマ光導波路（パッケージの中心線１１３から最も遠い導波路）と最短のポリマ光導波路（パッケージの中心線１１３に最も近い導波路）とで、曲線部１１５の長さが４．９ｍｍも異なる。
【００２０】
発明者による実際の測定から得られた上記光学損失のデータを基に、直線部の損失を０．０６ｄＢ／ｃｍとし、曲率半径５ｍｍの円弧形状の曲線部の損失を０．５３ｄＢ／ｃｍとして計算したところ、最長のポリマ光導波路の光学損失は０．６２ｄＢ、最短のポリマ光導波路の光学損失は０．３８ｄＢとなり、最長と最短のポリマ光導波路の光学損失の差は０．２４ｄＢであった。この差は無視できないレベルである。
【００２１】
一般に、光インタフェイス内蔵の半導体パッケージ１０００の出力端である光コネクタ１０６のところでは、すべてのチャンネルの光信号のパワーを略同一に揃える必要がある。そうするためには、パッケージの中心線１１３から離れるにしたがって光電変換モジュールの出力パワーが徐々に強くなるように、各光電変換モジュールの出力パワーを調整しなければならない。
【００２２】
図１７のパターンでは、パッケージの中心線１１３から最も遠い光電変換モジュール１０３は、パッケージの中心線１１３に最も近い光電変換モジュール１０３に比べて０．２４ｄＢ大きなパワーを出力しなければならない。パーセンテージに換算すれば、パッケージの中心線１１３から最も遠い光電変換モジュール１０３は、パッケージの中心線１１３に最も近い光電変換モジュール１０３に比べて約５％大きなパワーを出力しなければならない。
【００２３】
ポリマ光導波路１０５の曲線部１１５の曲率半径を大きくすれば、曲線部１１５での光学損失は低減でき、チャンネル間の損失差も低減できるが、その場合は半導体パッケージ１０００のサイズが大きくなり、パッケージの小型化ができない。
また、仮に曲線部１０５の曲線部１１５の曲率半径を２倍の１０ｍｍにしたとしても、曲線光導波路の損失は依然として直線導波路の損失の３．７倍もあるため、チャンネル間の損失のばらつきは解消されない。
【００２４】
複数の光導波路の集約パターンとしては、特許文献２の図１に示されるパターンが提案されている。
特許文献２に記載の光導波路のパターンを図１９に示す。このパターンでは、パッケージの中心線１１３に平行な複数の直線部１２２、１２５、１２８と、パッケージの中心線１１３に向かって凸湾曲した複数の曲線部１２３、１２６と、パッケージの中心線１１３に向かって凹湾曲した複数の曲線部１２４、１２７とから構成されている。このパターンでは、すべての光導波路１０５の直線部の長さを等しくし、かつ、曲線部の曲率半径と長さを等しくすることができ、チャンネル間の光学損失差を解消することができる
【００２５】
しかしながら、図１９に示すパターンでは、光導波路の曲線部の長さ及び全体長さが図１７に示したパターンの曲線部よりも長くなり、光学損失の絶対値が大きくなる。この場合、光電変換モジュール１０３の出力パワーを大きくしなければならず、光電変換モジュール１０３の消費電力が増大する。また、光導波路の全体長さが図１７に示したパターンより長くなるため、半導体パッケージ１０００のサイズが大きくなり、パッケージの小型化ができない。
【００２６】
本発明は上記事情に鑑みてなされたものであり、少なくとも１つの半導体素子チップと、複数の光電変換モジュールと、複数の光電変換モジュールよりも少ない数の外部光接続部と、複数の光電変換モジュールと外部光接続部との間に形成された複数の光導波路とを備え、
複数の光導波路における光学損失の絶対値を小さくでき、複数の光導波路間の光学損失のばらつきを小さくでき、複数の光導波路を小さい面積で配設でき、パッケージ全体の小型化が可能な半導体パッケージを提供することを目的とするものである。
【課題を解決するための手段】
【００２７】
本発明の半導体パッケージは、
実装基板に、
少なくとも１つの半導体素子チップと、
発光素子又は受光素子からなる少なくとも１つの光素子を含む光素子チップと当該光素子に接続された電気回路を含む電気素子チップとが搭載され、前記電気素子チップに対して電気的に接続されると共に外部光配線と光接続される複数の光電変換モジュールと、
前記外部光配線が接続される外部光接続部と、
前記複数の光電変換モジュールと前記外部光接続部との間に形成された複数の光導波路とを備えた半導体パッケージであって、
複数の前記光導波路が束ねられて前記光電変換モジュールより少ない数の前記外部光接続部に接続されており、
かつ、個々の前記光導波路は、前記外部光接続部側から見て、第１の直線部と、変曲点を持たない曲線部と、前記第１の直線部と線方向の異なる第２の直線部とからなるものである。
【発明の効果】
【００２８】
本発明によれば、複数の光導波路における光学損失の絶対値を小さくでき、複数の光導波路間の光学損失のばらつきを小さくでき、複数の光導波路を小さい面積で配設でき、パッケージ全体の小型化が可能な光インタフェイス内蔵の半導体パッケージを提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明に係る一実施形態の光インタフェイス内蔵の半導体パッケージを搭載したボードの全体上面図である。
【図２】図１の部分拡大図である。
【図３】図１の部分拡大図である。
【図４】図１の全体断面図である。
【図５】図４の部分拡大図である。
【図６】設計変更例を示す図である。
【図７】設計変更例を示す図である。
【図８】設計変更例を示す図である。
【図９】設計変更例を示す図である。
【図１０】設計変更例を示す図である。
【図１１】設計変更例を示す図である。
【図１２】設計変更例を示す図である。
【図１３】設計変更例を示す図である。
【図１４】設計変更例を示す図である。
【図１５】設計変更例を示す図である。
【図１６】従来の光インタフェイス内蔵の半導体パッケージを搭載したボードの全体上面図である。
【図１７】図１６の部分拡大図である。
【図１８】図１６の部分拡大図である。
【図１９】その他の従来技術を示す図である。
【発明を実施するための形態】
【００３０】
「光インタフェイス内蔵の半導体パッケージ」
図面を参照して、本発明に係る一実施形態の光インタフェイス内蔵の半導体パッケージの構成について説明する。本実施形態の半導体パッケージ１００は、サーバ、ルータ、及びコンピュータ等の電子機器の光インタコネクションに使用できるものである。
図１は、本実施形態の半導体パッケージを搭載したボードの全体上面図、図２及び図３は図１の部分拡大図（透視図）である。図４は図１のＡ−Ｂ断面図、図５は図４の部分拡大図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。
【００３１】
図１及び図４に示すように、本実施形態の半導体パッケージ１００においては、パッケージ基板（実装基板）１の上面に、１個のＬＳＩ（large-scale integrated circuit）チップ（半導体素子チップ）２と、ＬＳＩチップ２に対して電気配線４を介して接続された複数の光電変換モジュール３とが、半田ボール８を用いて実装されている。
【００３２】
図５に示すように、個々の光電変換モジュール３は、基板３１に１個の光素子チップ３２と電気回路を含む１個の電気素子チップ３３とが、半田ボール３５を用いてフリップチップ実装されたものである。光素子チップ３２と電気素子チップ３３とは電気配線３６を介して電気的に接続されている。図３に示すように、本実施形態では、１個の光素子チップ３２に複数の光素子３４が一直線上に搭載されている。
光電変換モジュール３における光素子チップ３２及び電気素子チップ３３の実装方法は上記態様に限らず、ワイヤボンディングやＴＡＢ等を用いた実装でも構わない。
個々の光電変換モジュール３に搭載される光素子チップ３２と電気素子チップ３３の個数は適宜設計でき、光素子チップ３２及び／又は電気素子チップ３３の個数は複数であっても構わない。
【００３３】
光素子チップ３２に搭載されている各光素子３４は、レーザダイオード等の発光素子、あるいはフォトダイオード等の受光素子である。光素子３４として発光素子を備えた光電変換モジュール３に搭載された電気素子チップ３３には、発光素子を駆動する電気回路が搭載されている。光素子３４として受光素子を備えた光電変換モジュール３に搭載された電気素子チップ３３には、受光素子からの電気信号を増幅する電気回路が搭載されている。
【００３４】
電気素子チップ３３には、光素子チップ３２の発光素子３４を駆動するための電気回路あるいは光素子チップ３２の受光素子３４が出力する電気信号を増幅する電気回路以外の他の任意の処理を行う回路が含まれていてもよい。光素子チップ３２には光素子３４だけでなく、任意の電子デバイスや電気回路、例えば光素子３４を駆動する駆動回路が形成されていてもよい。
【００３５】
発光素子とこれを駆動する電気回路を備えた光電変換モジュール３は光信号を送信する光送信モジュールとなり、受光素子及び受光素子からの電気信号を増幅する電気回路を備えた光電変換モジュール３は光信号を受信する光受信モジュールとなる。
【００３６】
発光素子とこれを駆動する電気回路とを備えた光電変換モジュール３（光送信モジュール）においては、光電変換モジュール３に電気信号が入力されると、電気素子チップ３３の電気回路が光素子チップ３２の発光素子を駆動して発光素子が発光し、光電変換モジュール３から光信号が出力される。
受光素子と受光素子からの電気信号を増幅する電気回路とを備えた光電変換モジュール３（光受信モジュール）においては、光電変換モジュール３に光信号が入力されると、光素子チップ３２の受光素子が光信号を電気信号に変換し、その電気信号を電気素子チップ３３の電気回路が増幅して、光電変換モジュール３から電気信号が出力される。
【００３７】
パッケージ基板１には、各光素子チップ３２の下方にミラー１０が形成され、これに繋がって複数の光導波路５が形成されている。各光導波路５は各光素子３４に対応して設けられている。
本実施形態において、ミラー１０はダイシング加工あるいはレーザ加工等によって基板３１に形成された斜面である。この斜面には金属蒸着等により反射膜を形成してもよい。
本実施形態において、光導波路５はポリマ塗布成膜及びリソグラフィ技術等により一括形成されたポリマ光導波路である。光導波路５は、下部クラッド層５Ａ、コア層５Ｂ、及び上部クラッド層５Ｃの積層構造を有している。
光導波路５の材質としては、光導波路５の下地よりも大きな屈折率を持つポリマが用いられる。
基板１／光導波路５の材質の組合わせ例としては、表面酸化シリコン膜を有するシリコン基板／ＳｉＯ２より大きな屈折率を持つフッ素化ポリイミド等のポリマが挙げられる。
ミラー１０は、光素子３４及び光導波路５の光素子３４側の端面に対向するよう斜めに形成されている。
【００３８】
本実施形態では、パッケージ基板１に１個のＬＳＩチップ２と４個の光電変換モジュール３とが実装され、個々の光電変換モジュール３の光素子チップ３２に４個の光素子３４が搭載され、１６本の光導波路５が形成され、１６チャンネルの信号伝送が可能となっている。
半導体パッケージ１００においては、４個の光電変換モジュール３のうち、２個が光送信モジュールであり、残りの２個が光受信モジュールであり、光入出力が可能な構成になっている。
ただし、本発明は上記態様に限らず、半導体素子チップ２の種類と数、光電変換モジュール３の数、及び各光素子チップに搭載される光素子３４の数、光導波路５の数は適宜設計変更可能である。
【００３９】
半導体パッケージ１００には、１本の外部光ファイバ配線（外部光配線）７が接続される１個の光コネクタ（外部光接続部）６が設けられている。複数の光導波路５は束ねられて１個の光コネクタ６に接続されている。
本実施形態において、外部光ファイバ配線７は複数本のシングルコアの光ファイバ配線が束ねられてケーブル化された光ファイバケーブルである。外部光ファイバ配線７としては、１本のマルチコアの光ファイバ配線、又は複数本のマルチコアの光ファイバ配線が束ねられてケーブル化された光ファイバケーブルを用いることもできる。
半導体パッケージ１００及び外部光ファイバ配線７が、ボード１１上に配設されている。ボード１１の上面には電気配線１２が形成されており、半導体パッケージ１００は、ソケット９を介してボード１１の電気配線１２と電気的に接続されている。ソケット９及び電気配線１２を介して、ボード１１とパッケージ１００との間の電気信号のやりとり、給電、ＧＮＤ（グラウンド）接続等が行われるようになっている。
パッケージ基板１とボード上電気配線１２とは、ソケット９を用いた上記接続態様に限らず、半田ボール等を用いた接続でも構わない。
【００４０】
半導体パッケージ１００において、ＬＳＩチップ２から出力された電気信号は、パッケージ基板１の電気配線４を介して光電変換モジュール３に入力され、光信号に変換される。光電変換モジュール３から出力された光信号は、ミラー１０で光路変換されて光導波路５に入射し、光導波路５内を伝播し、外部光ファイバ配線７に出力される。
外部光ファイバ配線７から入力された光信号は、光導波路５内を伝播し、ミラー１０で光路変換されて光電変換モジュール３に入力され、電気信号に変換される。光電変換モジュール３から出力された電気信号は、パッケージ基板１の電気配線４を介してＬＳＩチップ２に入力される。
半導体パッケージ１００を複数用いることで、外部光ファイバ配線７を介して、高速・大容量な光信号のやり取りを実現することができる。
【００４１】
本実施形態において、図２に拡大して示すように、１６（４×４）チャンネルの光導波路５はパッケージの中心線１３に対して線対称に配置されており、個々の光導波路５は、光コネクタ６側（外部光ファイバ配線７側）から見て、パッケージの中心線１３に平行な第１の直線部１４と、パッケージの中心線１３に向かって凸湾曲した変曲点を持たない曲線部１５と、第１の直線部１４と線方向の異なる第２の直線部１６とから構成されている。
【００４２】
本実施形態において、１６チャンネルすべての光導波路５の曲線部１５の曲率半径と長さがいずれも略等しく設計されている。本実施形態においてはさらに、１６チャンネルすべての光導波路５の第２の直線部１６の第１の直線部１４（パッケージの中心線１３）に対する傾斜角がいずれも略等しく設計されている。
本明細書において、「略等しい」とは、規格値（平均値）に対するばらつきが１０％以内であると定義する。
【００４３】
図１７に示した従来例では光導波路の第２の直線部はパッケージの中心線に平行となっているが、本実施形態では光導波路５の第２の直線部１６はパッケージの中心線に対して斜めになっている。
【００４４】
図３に拡大して示すように、本実施形態において、各光電変換モジュール３に搭載された光素子チップ３２と電気素子チップ３３とはいずれも略矩形状のチップである。
本明細書において、「略矩形状」とは、正方形状、長方形状、及びこれらの形状の角部が面取りされた形状等である。
本実施形態において、光素子チップ３２は、光素子チップ３２の一辺３２Ｓに略平行な１本の直線上に複数の光素子３４が搭載されたものである。
【００４５】
本実施形態では、光素子チップ３２と電気素子チップ３３と光導波路５とが、光素子チップ３２の辺と電気素子チップ３３の辺とが互いに非平行であり、かつ、光素子チップ３２における光素子３４の配置方向と光導波路５の第２の直線部１６とが互いに非平行である位置関係で配置されている。
本実施形態では、互いに対向する光素子チップ３２の辺３２Ｓと電気素子チップ３３の辺３３Ｓとがなす角度が略４５°であり、光素子チップ３２における光素子３４の配置方向と光導波路５の第２の直線部１６とが略直交している。
本明細書において、「略平行」あるいは「略直交」とは、完全平行あるいは完全直交とのずれ角が０．８°以内と定義する。
【００４６】
一般に、光素子チップにおける光素子のピッチには規格があり、市販の光素子チップでは２５０μｍピッチが一般的である。本実施形態においては、光素子チップ３２の光素子３４は一般的な２５０μｍピッチで配置されている。
本実施形態では４個の光電変換モジュール３がパッケージ基板１に搭載されている。個々の光電変換モジュール３から光素子３４の数に対応して４本の光導波路５が延びている。ある１個の光電変換モジュール３から延びる４本の光導波路５のピッチは光素子３４のピッチと同じ２５０μｍに設定されており、このピッチは光電変換モジュール３側から光コネクタ６まで変わらない。
本実施形態において、４個の光電変換モジュール３のピッチは２５０μｍに設定されている。
ただし、光素子チップ３２における光素子３４のピッチ、光導波路５のピッチ、及び光電変換モジュール３のピッチは上記に限らず、適宜設計される。光導波路５の光コネクタ６側のピッチは、光素子３４のピッチと同一に設定しなくてもよい。光導波路５の光コネクタ６側のピッチは、光素子３４のピッチよりも狭くしてもよいし、広くしてもよい。
【００４７】
本実施形態では、個々の光導波路５を、光コネクタ６側（外部光ファイバ配線７側）から見て、第１の直線部１４と、変曲点を持たない曲線部１５と、第１の直線部１４と線方向の異なる第２の直線部１６とから構成しているので、曲線部が複数必要な図１７及び図１９に示した従来例よりも曲線部の数を少なくでき、曲線部の長さを大幅に短縮できる。
図２では、図１７の従来例と同様に、光導波路５の曲線部１５の曲率半径を５ｍｍ、光電変換モジュール３の大きさを４ｍｍ角として作図してある。この場合、本実施形態の半導体パッケージ１００における最長の光導波路５の曲線部１５の長さは、図１７の従来例の曲線部の０．３５倍に大幅に短縮される。
【００４８】
一般に光導波路では曲線部における光学損失が大きいため、本実施形態では、曲線部の多い従来の光導波路のパターンに比較して、光導波路５の光学損失の絶対値を低減することができる。例として、図１７の従来例と同じ材料のポリマ光導波路で計算比較した場合、図１７の従来例では、最長のポリマ光導波路の光学損失は０．６２ｄＢであるのに対して、本実施形態による構成では最長のポリマ光導波路の光学損失は０．２６ｄＢである。したがって、本発明によれば、従来例に比べて最長の光導波路５の光学損失が０．３６ｄＢ低減される。パーセンテージに換算すると、０．３６ｄＢの光学損失は信号の８％に相当する。本実施形態では光導波路５における光学損失の絶対値を低減できるので、光電変換モジュール３の出力パワーを低減でき、光電変換モジュール３の消費電力を低減できる。
【００４９】
一般に光学損失は曲線部において大きく起こるので、個々の光導波路５を、光コネクタ６側から見て、第１の直線部１４と、変曲点を持たない曲線部１５と、第１の直線部１４と線方向の異なる第２の直線部１６とから構成している本実施形態では、従来例よりも曲線部の数が少なく、１６チャンネルの光導波路５間の光学損失の差も小さくできる。
本実施形態では、１６チャンネルすべての光導波路５の曲線部１５の曲率半径と長さをいずれも略等しく設計しているが、１６チャンネルすべての光導波路５の曲線部１５の曲率半径と長さをいずれも略等しくしなくても、複数の光導波路５間の光学損失の差も小さくできるという上記効果は得られる。
【００５０】
一般に光学損失は曲線部において大きく起こるので、複数の光導波路５の直線部の長さに差があっても、光学損失の差はそれ程大きく影響されない。１６チャンネルすべての光導波路５の曲線部１５の曲率半径と長さをいずれも略等しく設計すれば、１６チャンネルすべての光導波路５間の光学損失の差をほぼゼロにすることも可能である。
例として、図１７の従来例と同じ材料のポリマ光導波路で計算比較した場合、本実施形態の構成では、最長の光導波路と最短の光導波路では、直線部の長さに約１．８ｍｍの差がある。しかしながら、光導波路の直線部の損失は０．０６ｄＢ／ｃｍと非常に小さいため、直線部の長さに１．８ｍｍの差があっても、光学損失差は０．０１ｄＢと実用上無視できる程度である。本実施形態の構成では、最長の光導波路と最短の光導波路の曲線部の曲率半径と長さをいずれも略等しくしているので、最長の光導波路と最短の光導波路の曲線部の光学損失の差はない。このため、本実施形態では、最長の光導波路の光学損失は０．２６ｄＢ、最短の光導波路の光学損失は０．２５ｄＢであり、最長と最短の光導波路の光学損失差は０．０１ｄＢであり、実用上無視できるレベルである。その結果、すべての光電変換モジュール３の出力パワーを略同一に設定すればよく、従来例のようなチャンネルごとの光電変換モジュールの出力パワーの調整が不要になる。
【００５１】
以上の計算はあくまで例であり、設計仕様や光導波路５の材質等によって光学損失の数値はもちろん変わる。
本実施形態では、複数の光導波路５においては、曲線部の光学損失が支配的であり、かつ、ｍｍオーダーの長さの差では直線部の損失差が実用上無視できるレベルであることに着目して、パターン設計されている。
【００５２】
本実施形態では、１６チャンネルすべての光導波路５の曲線部１５の曲率半径と長さをいずれも略等しく設計し、１６チャンネルすべての光導波路５の第２の直線部１６の第１の直線部１４（パッケージの中心線１３）に対する傾斜角をいずれも略等しく設計しているので、複数チャンネルの光導波路５のレイアウト設計が簡単で、設計に要する時間を短縮できる。光導波路５のチャンネル数が増えても、同じ仕様で設計すればよく、容易に多チャンネル化に対応できる。
本実施形態では、曲線部の数が少ないので、光導波路５の全体的な長さも従来例よりも短くできる。そのため、複数の光導波路５を小さい面積で配設でき、パッケージ１００全体の小型化が可能である。
【００５３】
以上説明したように、本実施形態によれば、複数の光導波路５における光学損失の絶対値を小さくでき、複数の光導波路５間の光学損失のばらつきを小さくでき、複数の光導波路５を小さい面積で配設でき、パッケージ全体の小型化が可能な、光インタフェイス内蔵の半導体パッケージ１００を提供することができる。
【００５４】
（設計変更）
各光電変換モジュール３において、光素子チップ３２における光素子３４の配列パターン、光素子チップ３２と電気素子チップ３３と光導波路５の第２の直線部との位置関係については、適宜設計変更可能である。
【００５５】
図６〜図９に設計変更例を示す。図６〜図９は上記実施形態の図３に対応する図である。
図６に示す設計変更例では、
光素子チップ３２と電気素子チップ３３とはいずれも略矩形状のチップであり、
光素子チップ３２は、光素子チップ３２の辺に非平行な１本の直線上に複数の光素子３４が搭載されたものであり、
光素子チップ３２と電気素子チップ３３と光導波路５とが、光素子チップ３２の辺と電気素子チップ３３の辺とが互いに略平行であり、かつ、光素子チップ３２の辺と光導波路５の第２の直線部１６とが互いに非平行である位置関係で配置されている。
この例では、互いに対向する光素子チップ３２の辺３２Ｓと電気素子チップ３３の辺３３Ｓとが略平行であり、光素子チップ３２には、光素子チップ３２の対角線上に４個の光素子３４が搭載されており、光素子チップ３２における光素子３４の配置方向（対角線方向）と光導波路５の第２の直線部１６とが略直交している。
【００５６】
図７及び図８に示す設計変更例では、
光素子チップ３２と電気素子チップ３３とはいずれも略矩形状のチップであり、
光素子チップ３２は、光素子チップ３２の辺に略平行な複数本の直線上に複数の光素子３４が搭載されたものであり、
光素子チップ３２と電気素子チップ３３と光導波路５とが、光素子チップ３２の辺と電気素子チップ３３の辺とが互いに略平行であり、かつ、光素子チップ３２の辺と光導波路５の第２の直線部１６とが互いに非平行である位置関係で配置されている。
これらの例では、互いに対向する光素子チップ３２の辺３２Ｓと電気素子チップ３３の辺３３Ｓとが略平行であり、光素子チップ３２においては、光素子チップ３２の辺３２Ｓに略平行な２本の直線上に２個ずつ光素子３４が搭載されている。
【００５７】
図９に示す設計変更例では、
光素子チップ３２と電気素子チップ３３とはいずれも略矩形状のチップであり、
光素子チップ３２は、光素子チップ３２の辺に略平行な１本の直線上に複数の光素子３４が搭載されたものであり、
光素子チップ３２と電気素子チップ３３と光導波路５とが、光素子チップ３２の辺と電気素子チップ３３の辺とが互いに略平行であり、かつ、光素子チップ３２の辺と光導波路５の第２の直線部１６とが互いに非平行である位置関係で配置されている。
この例では、互いに対向する光素子チップ３２の辺３２Ｓと電気素子チップ３３の辺３３Ｓとが略平行であり、
光素子チップ３２においては、光素子チップ３２の辺３２Ｓに略平行な１本の直線上に４個の光素子３４が搭載されている。
【００５８】
図６〜図９に示す設計変更においても、上記実施形態と同様の効果が得られる。図６〜図９に示す設計変更では、光素子チップ３２を電気素子チップ３３に対して斜めに傾けて実装しなくてよいので、上記実施形態よりも実装を簡単にすることができる。
【００５９】
（その他の設計変更）
上記実施形態においては、光電変換モジュール３において、基板３１上に光素子チップ３２と電気素子チップ３３とを並べて実装する場合について説明したが、
図１０に示すように、光電変換モジュール３において、光素子チップ３２と電気素子チップ３３とを高さ方向に重ねて３次元実装することで、光電変換モジュール３を小型化し、半導体パッケージ１００を小型化することができる。
【００６０】
図１０に示す例では、基板３１の図示下面に光素子チップ３２が実装され、基板３１の図示上面に電気素子チップ３３が実装されている。図１０は上記実施形態の図５に対応する図である。
光素子チップ３２と電気素子チップ３３とを高さ方向に重ねて３次元実装した図１０の態様は、図３及び図６〜図９のいずれのパターンにも適用可能である。
光素子チップ３２と電気素子チップ３３とを高さ方向に重ねて３次元実装した図１０の態様を図３及び図６〜図９のパターンに適用したものを図１１〜図１５に示す。
【００６１】
（その他の設計変更）
本発明は上記態様に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更が可能である。
上記実施形態では、１個の光素子チップ３２には、光素子３４として、発光素子のみ、あるいは受光素子のみが形成されているとしたが、１個の光素子チップ３２に発光素子と受光素子の両方が形成されていてもよい。
上記実施形態では、光電変換モジュール３と光導波路５とをミラー１０のみを用いて光学結合したが、結合効率の向上等を目的として、光電変換モジュール３と光導波路５とを、レンズやコネクタ等の任意の光学部材を用いて、あるいはこれらとミラーとを併用して、光学結合する構成としてもよい。また、光導波路５の材質はポリマ以外のものを用いてもよい。
上記実施形態では、パッケージ基板１の上面に光導波路５を形成したが、光導波路５はパッケージ基板１の内部に形成してもよい。
上記実施形態では、光コネクタ６及び外部光ファイバ配線７の個数を１個ずつとしたが、これらの数は光電変換モジュール３より少ない数であれば、本発明を適用可能である。
【符号の説明】
【００６２】
１００ 光インタフェイス内蔵の半導体パッケージ
１ パッケージ基板（実装基板）
２ ＬＳＩチップ（半導体素子チップ）
３ 光電変換モジュール
５ 光導波路
６ 光コネクタ（外部光接続部）
７ 外部光ファイバ配線（外部光配線）
１４ 光導波路の第１の直線部
１５ 光導波路の曲線部
１６ 光導波路の第２の直線部
３２ 光素子チップ
３２Ｓ 光素子チップの辺
３３ 電気素子チップ
３３Ｓ 電気素子チップの辺
３４ 光素子
【技術分野】
【０００１】
本発明は、少なくとも１つの半導体素子チップと、電気信号と光信号との相互変換が可能な複数の光電変換モジュールとを備えた光インタフェイス内蔵の半導体パッケージに関するものである。
【背景技術】
【０００２】
インターネットの普及等に伴い、サーバやルータ等の通信機器が扱う情報量は急激に増大しており、これら通信機器に搭載されるＬＳＩ（large-scale integrated circuit）等の複数の半導体素子間でやり取りされる信号の伝送容量は益々増大していくことが予測されている。このような背景から、ＬＳＩ等の複数の半導体素子間の信号伝送の高速・大容量化が重要な課題となっている。
【０００３】
従来、ＬＳＩ等の複数の半導体素子間は電気配線で互いに接続されて、電気信号の伝送が行われているが、電気信号伝送には以下のような問題がある。
第１に、 電気配線では、信号の伝送レートが高くなる程、損失、反射、及びクロストーク等による信号波形の劣化が著しくなり、伝送エラーの確率が増大する。波形整形回路等を用いることにより、劣化した信号波形をある程度修復できるが、信号の伝送レートが増大する程、波形整形回路が複雑・大規模化して消費電力が増大する。
第２に、電気配線間のクロストークを低減するには、配線間隔を広げる、あるいは配線間にシールドを設ける等の工夫が必要であるため、配線の高密度実装が難しく、機器全体の小型化が難しい。
第３に、電気配線は電磁ノイズの影響を受けるため、電磁ノイズの影響を低減するためにシールド等が必要であり、配線の高密度実装が難しく、機器全体の小型化が難しい。
【０００４】
電気配線には上記のような問題があるため、ＬＳＩ等の複数の半導体素子間を光配線で接続して光信号の伝送を行う「光インタコネクション技術」への期待が高まっている。光配線は、電気配線に比べて以下の優位性がある。
第１に、光配線では高周波損失及び反射の影響が無視できる程小さく、クロストークもないため、信号の劣化が非常に小さい。そのため、波形整形回路が不要であり、消費電力も小さい。
第２に、光配線はクロストークがないため、配線間隔を広げる、あるいは配線間にシールドを設ける等の工夫が不要であり、配線の高密度実装が可能であり、機器全体の小型化が可能である。
第３に、 光配線は電磁ノイズの影響を受けないので、電磁ノイズに対するシールド等も不要であり、配線の高密度実装が可能であり、機器全体の小型化が可能である。
光配線は上記優位性を有しているので、光インタコネクション技術を用いれば、今後のＬＳＩ等の複数の半導体素子間の高速・大容量の信号伝送を高密度かつ低電力で実現することが可能になると期待されている。
【０００５】
光インタコネクションでは、電気信号と光信号との相互変換を行う光インタフェイスが必要である。
光インタフェイスは概略、レーザダイオード等の発光素子又はフォトダイオード等の受光素子からなる光素子と、これに電気的に接続される電気回路とから構成される。非特許文献１には、同一基板上にＬＳＩチップと光インタフェイスとが実装された光インタフェイス内蔵の半導体パッケージが提案されている。光インタフェイスは通常、基板上に、発光素子又は受光素子からなる少なくとも１つの光素子を含む光素子チップと電気回路を含む電気素子チップとが搭載されて、モジュール化された光電変換モジュールの形態で搭載される。光素子の種類の異なる複数の光電変換モジュールを搭載する、あるいは種類の異なる複数の光素子を備えた少なくとも１つの光電変換モジュールを搭載することで、光入出力が可能な半導体パッケージが実現できる。１つの半導体パッケージに複数の光電変換モジュールを搭載すれば、複数チャンネルによる信号の伝送が可能となり、好ましい。
【０００６】
外部配線の簡便性を考慮すれば、複数チャンネルの光インタフェイス内蔵の半導体パッケージに対して、１つのコネクタに接続可能な単数又は複数の外部光配線が接続され、当該外部光配線を介して複数の光電変換モジュールからの光信号出力、及び複数の光電変換モジュールへの光信号入力がなされることが好ましい。
本明細書において、「外部光配線」には、複数本のシングルコアの光ファイバ配線が束ねられてケーブル化されたものなどが含まれる。外部光配線としては、１本又は複数本のマルチコアの光ファイバ配線を用いることもできる。
【０００７】
複数の光電変換モジュールと外部光配線とを接続する複数の内部光配線としては、下部クラッド層、コア層、及び上部クラッド層の積層構造を有するポリマ光導波路が好ましい。
複数の内部光配線として複数の光ファイバを用いる場合には、複数チャンネルの光ファイバ敷設やこれらの余長処理等の手間がかかる。また、個々の光電変換モジュールに対してそれぞれ異なる光コネクタを用いて外部光配線を接続しなければならないため、光電変換モジュールと同じ数の光コネクタと外部光配線とのユニットが必要である。
これに対して、光導波路であれば任意の形状の複数チャンネルの光配線をポリマ塗布成膜及びリソグラフィ技術等により一括形成でき、光ファイバを用いた場合に比べて半導体パッケージのアセンブリコストを削減できる。複数の光導波路を束ねて、これに対して１個の光コネクタを介して外部光配線と接続することが可能である。
複数の光電変換モジュールと外部光配線とを複数の光導波路を用いて光接続することで、半導体パッケージのアセンブリコストを削減でき、高価な光コネクタの個数を削減でき、外部配線構造を簡素化できる。
【０００８】
光インタフェイス内蔵の半導体パッケージを小型化するには、複数の光導波路を可能な限り小さい曲率半径で曲げ、狭い範囲で高密度に集約することが重要な課題となる。
複数の光導波路を束ねて外部光配線と接続する際の複数の光導波路の集約パターンとしては、特許文献１の図４の符号５で示されるパターンが一般的である。
【０００９】
図面を参照して、従来の光インタフェイス内蔵の半導体パッケージの構成について説明する。図１６は従来の半導体パッケージを搭載したボードの全体上面図、図１７及び図１８は図１６の部分拡大図（透視図）である。これらの図は、後記本発明に係る一実施形態の半導体パッケージの図１〜図３に対応した図である。断面構造については、後記本発明に係る一実施形態の半導体パッケージと同様であるので、そちらを参照されたい。
【００１０】
従来の半導体パッケージ１０００においては、パッケージ基板１０１の上面に、１個のＬＳＩチップ（半導体素子チップ）１０２と、ＬＳＩチップ１０２に対して電気配線１０４を介して接続された４個の光電変換モジュール１０３とが搭載されている。
パッケージ基板１０１には、各光電変換モジュール１０３の下方にミラー１１０（図１７を参照）が設けられ、これに繋がってポリマ光導波路１０５が形成されている。複数の光電変換モジュール１０３に対応して設けられた複数の光導波路１０５が束ねられて、１個の光コネクタ１０６を介して外部光ファイバ配線１０７に接続されている。
半導体パッケージ１０００と外部光ファイバ配線１０７はボード１１１に搭載されており、電気配線１１２を介して、ボード１１１とパッケージ１０００との間の電気信号のやりとり、給電、ＧＮＤ（グラウンド）接続等が行われるようになっている。
【００１１】
図１８に拡大して示すように、個々の光電変換モジュール１０３は、基板１３１に１個の光素子チップ１３２と電気回路を含む１個の電気素子チップ１３３とが実装されたものである。この例では、１個の光素子チップ１３２に４個の光素子１３４が一直線上に搭載されている。
【００１２】
半導体パッケージ１０００における複数の光導波路１０５の集約パターンは、特許文献１の図４の符号５で示されるものである。
すなわち、図１７に拡大して示すように、個々の光導波路１０５は、外部光ファイバ配線１０７側から見て、パッケージ１０００の中心線１１３と平行な第１の直線部１１４と、変曲点を有する曲線部１１５と、パッケージの中心線１１３と平行な第２直線部１１６とを有する湾曲パターンを有している。変曲点を有する曲線部１１５は、第１の直線部１１４と変曲点の間に形成され、パッケージの中心線１１３に向かって凸湾曲した第１の曲線部１１５Ａと、変曲点と第２直線部１１６の間に形成され、パッケージの中心線１１３に向かって凹湾曲した第２の曲線部１１５Ｂとからなっている。このパターンでは、パッケージの中心線１１３から離れる程、光導波路１０５の曲線部１１５の長さ及び光導波路１０５の全体長さが長くなっている。
【００１３】
図１８に拡大して示すように、個々の光電変換モジュール１０３においては、光素子チップ１３２と電気素子チップ１３３とがいずれも略矩形状であり、これらは光素子チップ１３２の各辺と電気素子チップ１３３の各辺とが互いに平行に配置されている。光素子チップ１３２において、複数の光素子１３４は、光導波路１０５の第２の直線部１１６に対して略直交する方向に配置されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開2000-294809号公報
【特許文献２】特許第4214862号公報
【非特許文献】
【００１５】
【非特許文献１】畠山 他「光I/O内蔵システムLSIモジュールによる高速光インターコネクション」電子情報通信学会ソサイエティ大会予稿集2004.
【発明の概要】
【発明が解決しようとする課題】
【００１６】
図１７に示す光導波路パターンでは、パッケージの中心線１１３から離れる程、光導波路１０５の曲線部１１５の長さ及び光導波路１０５の全体長さが長くなっている。そのため、光導波路１０５によって光学損失のばらつきが大きく、光電変換モジュールの出力パワーをチャンネルごとに調整しなければならない。
【００１７】
一般に光導波路においては、曲線部における光学損失が直線部における光学損失に比べて大きい。また、曲線部の曲率半径が小さくなる程、光学損失が増大する傾向にある。特に、パッケージ基板に直接形成が可能なポリマ光導波路では、これらの傾向が顕著である。
【００１８】
発明者による実際のエポキシ系ポリマ光導波路の測定例では、直線導波路の損失は０．０６ｄＢ／ｃｍであったが、曲率半径５ｍｍ、内角９０°の円弧形状の曲線導波路の損失は０．５３ｄＢ／ｃｍであった。この円弧の長さは０．７９ｃｍなので、同じ長さの直線導波路に比べて光学損失は約９倍であった。
【００１９】
図１７に示したパターンでは、本発明者は光導波路１０５の曲線部１０５の曲率半径を５ｍｍとし、光電変換モジュール１０３の大きさを４ｍｍ角として作図してある。この例では、最長のポリマ光導波路（パッケージの中心線１１３から最も遠い導波路）と最短のポリマ光導波路（パッケージの中心線１１３に最も近い導波路）とで、曲線部１１５の長さが４．９ｍｍも異なる。
【００２０】
発明者による実際の測定から得られた上記光学損失のデータを基に、直線部の損失を０．０６ｄＢ／ｃｍとし、曲率半径５ｍｍの円弧形状の曲線部の損失を０．５３ｄＢ／ｃｍとして計算したところ、最長のポリマ光導波路の光学損失は０．６２ｄＢ、最短のポリマ光導波路の光学損失は０．３８ｄＢとなり、最長と最短のポリマ光導波路の光学損失の差は０．２４ｄＢであった。この差は無視できないレベルである。
【００２１】
一般に、光インタフェイス内蔵の半導体パッケージ１０００の出力端である光コネクタ１０６のところでは、すべてのチャンネルの光信号のパワーを略同一に揃える必要がある。そうするためには、パッケージの中心線１１３から離れるにしたがって光電変換モジュールの出力パワーが徐々に強くなるように、各光電変換モジュールの出力パワーを調整しなければならない。
【００２２】
図１７のパターンでは、パッケージの中心線１１３から最も遠い光電変換モジュール１０３は、パッケージの中心線１１３に最も近い光電変換モジュール１０３に比べて０．２４ｄＢ大きなパワーを出力しなければならない。パーセンテージに換算すれば、パッケージの中心線１１３から最も遠い光電変換モジュール１０３は、パッケージの中心線１１３に最も近い光電変換モジュール１０３に比べて約５％大きなパワーを出力しなければならない。
【００２３】
ポリマ光導波路１０５の曲線部１１５の曲率半径を大きくすれば、曲線部１１５での光学損失は低減でき、チャンネル間の損失差も低減できるが、その場合は半導体パッケージ１０００のサイズが大きくなり、パッケージの小型化ができない。
また、仮に曲線部１０５の曲線部１１５の曲率半径を２倍の１０ｍｍにしたとしても、曲線光導波路の損失は依然として直線導波路の損失の３．７倍もあるため、チャンネル間の損失のばらつきは解消されない。
【００２４】
複数の光導波路の集約パターンとしては、特許文献２の図１に示されるパターンが提案されている。
特許文献２に記載の光導波路のパターンを図１９に示す。このパターンでは、パッケージの中心線１１３に平行な複数の直線部１２２、１２５、１２８と、パッケージの中心線１１３に向かって凸湾曲した複数の曲線部１２３、１２６と、パッケージの中心線１１３に向かって凹湾曲した複数の曲線部１２４、１２７とから構成されている。このパターンでは、すべての光導波路１０５の直線部の長さを等しくし、かつ、曲線部の曲率半径と長さを等しくすることができ、チャンネル間の光学損失差を解消することができる
【００２５】
しかしながら、図１９に示すパターンでは、光導波路の曲線部の長さ及び全体長さが図１７に示したパターンの曲線部よりも長くなり、光学損失の絶対値が大きくなる。この場合、光電変換モジュール１０３の出力パワーを大きくしなければならず、光電変換モジュール１０３の消費電力が増大する。また、光導波路の全体長さが図１７に示したパターンより長くなるため、半導体パッケージ１０００のサイズが大きくなり、パッケージの小型化ができない。
【００２６】
本発明は上記事情に鑑みてなされたものであり、少なくとも１つの半導体素子チップと、複数の光電変換モジュールと、複数の光電変換モジュールよりも少ない数の外部光接続部と、複数の光電変換モジュールと外部光接続部との間に形成された複数の光導波路とを備え、
複数の光導波路における光学損失の絶対値を小さくでき、複数の光導波路間の光学損失のばらつきを小さくでき、複数の光導波路を小さい面積で配設でき、パッケージ全体の小型化が可能な半導体パッケージを提供することを目的とするものである。
【課題を解決するための手段】
【００２７】
本発明の半導体パッケージは、
実装基板に、
少なくとも１つの半導体素子チップと、
発光素子又は受光素子からなる少なくとも１つの光素子を含む光素子チップと当該光素子に接続された電気回路を含む電気素子チップとが搭載され、前記電気素子チップに対して電気的に接続されると共に外部光配線と光接続される複数の光電変換モジュールと、
前記外部光配線が接続される外部光接続部と、
前記複数の光電変換モジュールと前記外部光接続部との間に形成された複数の光導波路とを備えた半導体パッケージであって、
複数の前記光導波路が束ねられて前記光電変換モジュールより少ない数の前記外部光接続部に接続されており、
かつ、個々の前記光導波路は、前記外部光接続部側から見て、第１の直線部と、変曲点を持たない曲線部と、前記第１の直線部と線方向の異なる第２の直線部とからなるものである。
【発明の効果】
【００２８】
本発明によれば、複数の光導波路における光学損失の絶対値を小さくでき、複数の光導波路間の光学損失のばらつきを小さくでき、複数の光導波路を小さい面積で配設でき、パッケージ全体の小型化が可能な光インタフェイス内蔵の半導体パッケージを提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明に係る一実施形態の光インタフェイス内蔵の半導体パッケージを搭載したボードの全体上面図である。
【図２】図１の部分拡大図である。
【図３】図１の部分拡大図である。
【図４】図１の全体断面図である。
【図５】図４の部分拡大図である。
【図６】設計変更例を示す図である。
【図７】設計変更例を示す図である。
【図８】設計変更例を示す図である。
【図９】設計変更例を示す図である。
【図１０】設計変更例を示す図である。
【図１１】設計変更例を示す図である。
【図１２】設計変更例を示す図である。
【図１３】設計変更例を示す図である。
【図１４】設計変更例を示す図である。
【図１５】設計変更例を示す図である。
【図１６】従来の光インタフェイス内蔵の半導体パッケージを搭載したボードの全体上面図である。
【図１７】図１６の部分拡大図である。
【図１８】図１６の部分拡大図である。
【図１９】その他の従来技術を示す図である。
【発明を実施するための形態】
【００３０】
「光インタフェイス内蔵の半導体パッケージ」
図面を参照して、本発明に係る一実施形態の光インタフェイス内蔵の半導体パッケージの構成について説明する。本実施形態の半導体パッケージ１００は、サーバ、ルータ、及びコンピュータ等の電子機器の光インタコネクションに使用できるものである。
図１は、本実施形態の半導体パッケージを搭載したボードの全体上面図、図２及び図３は図１の部分拡大図（透視図）である。図４は図１のＡ−Ｂ断面図、図５は図４の部分拡大図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。
【００３１】
図１及び図４に示すように、本実施形態の半導体パッケージ１００においては、パッケージ基板（実装基板）１の上面に、１個のＬＳＩ（large-scale integrated circuit）チップ（半導体素子チップ）２と、ＬＳＩチップ２に対して電気配線４を介して接続された複数の光電変換モジュール３とが、半田ボール８を用いて実装されている。
【００３２】
図５に示すように、個々の光電変換モジュール３は、基板３１に１個の光素子チップ３２と電気回路を含む１個の電気素子チップ３３とが、半田ボール３５を用いてフリップチップ実装されたものである。光素子チップ３２と電気素子チップ３３とは電気配線３６を介して電気的に接続されている。図３に示すように、本実施形態では、１個の光素子チップ３２に複数の光素子３４が一直線上に搭載されている。
光電変換モジュール３における光素子チップ３２及び電気素子チップ３３の実装方法は上記態様に限らず、ワイヤボンディングやＴＡＢ等を用いた実装でも構わない。
個々の光電変換モジュール３に搭載される光素子チップ３２と電気素子チップ３３の個数は適宜設計でき、光素子チップ３２及び／又は電気素子チップ３３の個数は複数であっても構わない。
【００３３】
光素子チップ３２に搭載されている各光素子３４は、レーザダイオード等の発光素子、あるいはフォトダイオード等の受光素子である。光素子３４として発光素子を備えた光電変換モジュール３に搭載された電気素子チップ３３には、発光素子を駆動する電気回路が搭載されている。光素子３４として受光素子を備えた光電変換モジュール３に搭載された電気素子チップ３３には、受光素子からの電気信号を増幅する電気回路が搭載されている。
【００３４】
電気素子チップ３３には、光素子チップ３２の発光素子３４を駆動するための電気回路あるいは光素子チップ３２の受光素子３４が出力する電気信号を増幅する電気回路以外の他の任意の処理を行う回路が含まれていてもよい。光素子チップ３２には光素子３４だけでなく、任意の電子デバイスや電気回路、例えば光素子３４を駆動する駆動回路が形成されていてもよい。
【００３５】
発光素子とこれを駆動する電気回路を備えた光電変換モジュール３は光信号を送信する光送信モジュールとなり、受光素子及び受光素子からの電気信号を増幅する電気回路を備えた光電変換モジュール３は光信号を受信する光受信モジュールとなる。
【００３６】
発光素子とこれを駆動する電気回路とを備えた光電変換モジュール３（光送信モジュール）においては、光電変換モジュール３に電気信号が入力されると、電気素子チップ３３の電気回路が光素子チップ３２の発光素子を駆動して発光素子が発光し、光電変換モジュール３から光信号が出力される。
受光素子と受光素子からの電気信号を増幅する電気回路とを備えた光電変換モジュール３（光受信モジュール）においては、光電変換モジュール３に光信号が入力されると、光素子チップ３２の受光素子が光信号を電気信号に変換し、その電気信号を電気素子チップ３３の電気回路が増幅して、光電変換モジュール３から電気信号が出力される。
【００３７】
パッケージ基板１には、各光素子チップ３２の下方にミラー１０が形成され、これに繋がって複数の光導波路５が形成されている。各光導波路５は各光素子３４に対応して設けられている。
本実施形態において、ミラー１０はダイシング加工あるいはレーザ加工等によって基板３１に形成された斜面である。この斜面には金属蒸着等により反射膜を形成してもよい。
本実施形態において、光導波路５はポリマ塗布成膜及びリソグラフィ技術等により一括形成されたポリマ光導波路である。光導波路５は、下部クラッド層５Ａ、コア層５Ｂ、及び上部クラッド層５Ｃの積層構造を有している。
光導波路５の材質としては、光導波路５の下地よりも大きな屈折率を持つポリマが用いられる。
基板１／光導波路５の材質の組合わせ例としては、表面酸化シリコン膜を有するシリコン基板／ＳｉＯ２より大きな屈折率を持つフッ素化ポリイミド等のポリマが挙げられる。
ミラー１０は、光素子３４及び光導波路５の光素子３４側の端面に対向するよう斜めに形成されている。
【００３８】
本実施形態では、パッケージ基板１に１個のＬＳＩチップ２と４個の光電変換モジュール３とが実装され、個々の光電変換モジュール３の光素子チップ３２に４個の光素子３４が搭載され、１６本の光導波路５が形成され、１６チャンネルの信号伝送が可能となっている。
半導体パッケージ１００においては、４個の光電変換モジュール３のうち、２個が光送信モジュールであり、残りの２個が光受信モジュールであり、光入出力が可能な構成になっている。
ただし、本発明は上記態様に限らず、半導体素子チップ２の種類と数、光電変換モジュール３の数、及び各光素子チップに搭載される光素子３４の数、光導波路５の数は適宜設計変更可能である。
【００３９】
半導体パッケージ１００には、１本の外部光ファイバ配線（外部光配線）７が接続される１個の光コネクタ（外部光接続部）６が設けられている。複数の光導波路５は束ねられて１個の光コネクタ６に接続されている。
本実施形態において、外部光ファイバ配線７は複数本のシングルコアの光ファイバ配線が束ねられてケーブル化された光ファイバケーブルである。外部光ファイバ配線７としては、１本のマルチコアの光ファイバ配線、又は複数本のマルチコアの光ファイバ配線が束ねられてケーブル化された光ファイバケーブルを用いることもできる。
半導体パッケージ１００及び外部光ファイバ配線７が、ボード１１上に配設されている。ボード１１の上面には電気配線１２が形成されており、半導体パッケージ１００は、ソケット９を介してボード１１の電気配線１２と電気的に接続されている。ソケット９及び電気配線１２を介して、ボード１１とパッケージ１００との間の電気信号のやりとり、給電、ＧＮＤ（グラウンド）接続等が行われるようになっている。
パッケージ基板１とボード上電気配線１２とは、ソケット９を用いた上記接続態様に限らず、半田ボール等を用いた接続でも構わない。
【００４０】
半導体パッケージ１００において、ＬＳＩチップ２から出力された電気信号は、パッケージ基板１の電気配線４を介して光電変換モジュール３に入力され、光信号に変換される。光電変換モジュール３から出力された光信号は、ミラー１０で光路変換されて光導波路５に入射し、光導波路５内を伝播し、外部光ファイバ配線７に出力される。
外部光ファイバ配線７から入力された光信号は、光導波路５内を伝播し、ミラー１０で光路変換されて光電変換モジュール３に入力され、電気信号に変換される。光電変換モジュール３から出力された電気信号は、パッケージ基板１の電気配線４を介してＬＳＩチップ２に入力される。
半導体パッケージ１００を複数用いることで、外部光ファイバ配線７を介して、高速・大容量な光信号のやり取りを実現することができる。
【００４１】
本実施形態において、図２に拡大して示すように、１６（４×４）チャンネルの光導波路５はパッケージの中心線１３に対して線対称に配置されており、個々の光導波路５は、光コネクタ６側（外部光ファイバ配線７側）から見て、パッケージの中心線１３に平行な第１の直線部１４と、パッケージの中心線１３に向かって凸湾曲した変曲点を持たない曲線部１５と、第１の直線部１４と線方向の異なる第２の直線部１６とから構成されている。
【００４２】
本実施形態において、１６チャンネルすべての光導波路５の曲線部１５の曲率半径と長さがいずれも略等しく設計されている。本実施形態においてはさらに、１６チャンネルすべての光導波路５の第２の直線部１６の第１の直線部１４（パッケージの中心線１３）に対する傾斜角がいずれも略等しく設計されている。
本明細書において、「略等しい」とは、規格値（平均値）に対するばらつきが１０％以内であると定義する。
【００４３】
図１７に示した従来例では光導波路の第２の直線部はパッケージの中心線に平行となっているが、本実施形態では光導波路５の第２の直線部１６はパッケージの中心線に対して斜めになっている。
【００４４】
図３に拡大して示すように、本実施形態において、各光電変換モジュール３に搭載された光素子チップ３２と電気素子チップ３３とはいずれも略矩形状のチップである。
本明細書において、「略矩形状」とは、正方形状、長方形状、及びこれらの形状の角部が面取りされた形状等である。
本実施形態において、光素子チップ３２は、光素子チップ３２の一辺３２Ｓに略平行な１本の直線上に複数の光素子３４が搭載されたものである。
【００４５】
本実施形態では、光素子チップ３２と電気素子チップ３３と光導波路５とが、光素子チップ３２の辺と電気素子チップ３３の辺とが互いに非平行であり、かつ、光素子チップ３２における光素子３４の配置方向と光導波路５の第２の直線部１６とが互いに非平行である位置関係で配置されている。
本実施形態では、互いに対向する光素子チップ３２の辺３２Ｓと電気素子チップ３３の辺３３Ｓとがなす角度が略４５°であり、光素子チップ３２における光素子３４の配置方向と光導波路５の第２の直線部１６とが略直交している。
本明細書において、「略平行」あるいは「略直交」とは、完全平行あるいは完全直交とのずれ角が０．８°以内と定義する。
【００４６】
一般に、光素子チップにおける光素子のピッチには規格があり、市販の光素子チップでは２５０μｍピッチが一般的である。本実施形態においては、光素子チップ３２の光素子３４は一般的な２５０μｍピッチで配置されている。
本実施形態では４個の光電変換モジュール３がパッケージ基板１に搭載されている。個々の光電変換モジュール３から光素子３４の数に対応して４本の光導波路５が延びている。ある１個の光電変換モジュール３から延びる４本の光導波路５のピッチは光素子３４のピッチと同じ２５０μｍに設定されており、このピッチは光電変換モジュール３側から光コネクタ６まで変わらない。
本実施形態において、４個の光電変換モジュール３のピッチは２５０μｍに設定されている。
ただし、光素子チップ３２における光素子３４のピッチ、光導波路５のピッチ、及び光電変換モジュール３のピッチは上記に限らず、適宜設計される。光導波路５の光コネクタ６側のピッチは、光素子３４のピッチと同一に設定しなくてもよい。光導波路５の光コネクタ６側のピッチは、光素子３４のピッチよりも狭くしてもよいし、広くしてもよい。
【００４７】
本実施形態では、個々の光導波路５を、光コネクタ６側（外部光ファイバ配線７側）から見て、第１の直線部１４と、変曲点を持たない曲線部１５と、第１の直線部１４と線方向の異なる第２の直線部１６とから構成しているので、曲線部が複数必要な図１７及び図１９に示した従来例よりも曲線部の数を少なくでき、曲線部の長さを大幅に短縮できる。
図２では、図１７の従来例と同様に、光導波路５の曲線部１５の曲率半径を５ｍｍ、光電変換モジュール３の大きさを４ｍｍ角として作図してある。この場合、本実施形態の半導体パッケージ１００における最長の光導波路５の曲線部１５の長さは、図１７の従来例の曲線部の０．３５倍に大幅に短縮される。
【００４８】
一般に光導波路では曲線部における光学損失が大きいため、本実施形態では、曲線部の多い従来の光導波路のパターンに比較して、光導波路５の光学損失の絶対値を低減することができる。例として、図１７の従来例と同じ材料のポリマ光導波路で計算比較した場合、図１７の従来例では、最長のポリマ光導波路の光学損失は０．６２ｄＢであるのに対して、本実施形態による構成では最長のポリマ光導波路の光学損失は０．２６ｄＢである。したがって、本発明によれば、従来例に比べて最長の光導波路５の光学損失が０．３６ｄＢ低減される。パーセンテージに換算すると、０．３６ｄＢの光学損失は信号の８％に相当する。本実施形態では光導波路５における光学損失の絶対値を低減できるので、光電変換モジュール３の出力パワーを低減でき、光電変換モジュール３の消費電力を低減できる。
【００４９】
一般に光学損失は曲線部において大きく起こるので、個々の光導波路５を、光コネクタ６側から見て、第１の直線部１４と、変曲点を持たない曲線部１５と、第１の直線部１４と線方向の異なる第２の直線部１６とから構成している本実施形態では、従来例よりも曲線部の数が少なく、１６チャンネルの光導波路５間の光学損失の差も小さくできる。
本実施形態では、１６チャンネルすべての光導波路５の曲線部１５の曲率半径と長さをいずれも略等しく設計しているが、１６チャンネルすべての光導波路５の曲線部１５の曲率半径と長さをいずれも略等しくしなくても、複数の光導波路５間の光学損失の差も小さくできるという上記効果は得られる。
【００５０】
一般に光学損失は曲線部において大きく起こるので、複数の光導波路５の直線部の長さに差があっても、光学損失の差はそれ程大きく影響されない。１６チャンネルすべての光導波路５の曲線部１５の曲率半径と長さをいずれも略等しく設計すれば、１６チャンネルすべての光導波路５間の光学損失の差をほぼゼロにすることも可能である。
例として、図１７の従来例と同じ材料のポリマ光導波路で計算比較した場合、本実施形態の構成では、最長の光導波路と最短の光導波路では、直線部の長さに約１．８ｍｍの差がある。しかしながら、光導波路の直線部の損失は０．０６ｄＢ／ｃｍと非常に小さいため、直線部の長さに１．８ｍｍの差があっても、光学損失差は０．０１ｄＢと実用上無視できる程度である。本実施形態の構成では、最長の光導波路と最短の光導波路の曲線部の曲率半径と長さをいずれも略等しくしているので、最長の光導波路と最短の光導波路の曲線部の光学損失の差はない。このため、本実施形態では、最長の光導波路の光学損失は０．２６ｄＢ、最短の光導波路の光学損失は０．２５ｄＢであり、最長と最短の光導波路の光学損失差は０．０１ｄＢであり、実用上無視できるレベルである。その結果、すべての光電変換モジュール３の出力パワーを略同一に設定すればよく、従来例のようなチャンネルごとの光電変換モジュールの出力パワーの調整が不要になる。
【００５１】
以上の計算はあくまで例であり、設計仕様や光導波路５の材質等によって光学損失の数値はもちろん変わる。
本実施形態では、複数の光導波路５においては、曲線部の光学損失が支配的であり、かつ、ｍｍオーダーの長さの差では直線部の損失差が実用上無視できるレベルであることに着目して、パターン設計されている。
【００５２】
本実施形態では、１６チャンネルすべての光導波路５の曲線部１５の曲率半径と長さをいずれも略等しく設計し、１６チャンネルすべての光導波路５の第２の直線部１６の第１の直線部１４（パッケージの中心線１３）に対する傾斜角をいずれも略等しく設計しているので、複数チャンネルの光導波路５のレイアウト設計が簡単で、設計に要する時間を短縮できる。光導波路５のチャンネル数が増えても、同じ仕様で設計すればよく、容易に多チャンネル化に対応できる。
本実施形態では、曲線部の数が少ないので、光導波路５の全体的な長さも従来例よりも短くできる。そのため、複数の光導波路５を小さい面積で配設でき、パッケージ１００全体の小型化が可能である。
【００５３】
以上説明したように、本実施形態によれば、複数の光導波路５における光学損失の絶対値を小さくでき、複数の光導波路５間の光学損失のばらつきを小さくでき、複数の光導波路５を小さい面積で配設でき、パッケージ全体の小型化が可能な、光インタフェイス内蔵の半導体パッケージ１００を提供することができる。
【００５４】
（設計変更）
各光電変換モジュール３において、光素子チップ３２における光素子３４の配列パターン、光素子チップ３２と電気素子チップ３３と光導波路５の第２の直線部との位置関係については、適宜設計変更可能である。
【００５５】
図６〜図９に設計変更例を示す。図６〜図９は上記実施形態の図３に対応する図である。
図６に示す設計変更例では、
光素子チップ３２と電気素子チップ３３とはいずれも略矩形状のチップであり、
光素子チップ３２は、光素子チップ３２の辺に非平行な１本の直線上に複数の光素子３４が搭載されたものであり、
光素子チップ３２と電気素子チップ３３と光導波路５とが、光素子チップ３２の辺と電気素子チップ３３の辺とが互いに略平行であり、かつ、光素子チップ３２の辺と光導波路５の第２の直線部１６とが互いに非平行である位置関係で配置されている。
この例では、互いに対向する光素子チップ３２の辺３２Ｓと電気素子チップ３３の辺３３Ｓとが略平行であり、光素子チップ３２には、光素子チップ３２の対角線上に４個の光素子３４が搭載されており、光素子チップ３２における光素子３４の配置方向（対角線方向）と光導波路５の第２の直線部１６とが略直交している。
【００５６】
図７及び図８に示す設計変更例では、
光素子チップ３２と電気素子チップ３３とはいずれも略矩形状のチップであり、
光素子チップ３２は、光素子チップ３２の辺に略平行な複数本の直線上に複数の光素子３４が搭載されたものであり、
光素子チップ３２と電気素子チップ３３と光導波路５とが、光素子チップ３２の辺と電気素子チップ３３の辺とが互いに略平行であり、かつ、光素子チップ３２の辺と光導波路５の第２の直線部１６とが互いに非平行である位置関係で配置されている。
これらの例では、互いに対向する光素子チップ３２の辺３２Ｓと電気素子チップ３３の辺３３Ｓとが略平行であり、光素子チップ３２においては、光素子チップ３２の辺３２Ｓに略平行な２本の直線上に２個ずつ光素子３４が搭載されている。
【００５７】
図９に示す設計変更例では、
光素子チップ３２と電気素子チップ３３とはいずれも略矩形状のチップであり、
光素子チップ３２は、光素子チップ３２の辺に略平行な１本の直線上に複数の光素子３４が搭載されたものであり、
光素子チップ３２と電気素子チップ３３と光導波路５とが、光素子チップ３２の辺と電気素子チップ３３の辺とが互いに略平行であり、かつ、光素子チップ３２の辺と光導波路５の第２の直線部１６とが互いに非平行である位置関係で配置されている。
この例では、互いに対向する光素子チップ３２の辺３２Ｓと電気素子チップ３３の辺３３Ｓとが略平行であり、
光素子チップ３２においては、光素子チップ３２の辺３２Ｓに略平行な１本の直線上に４個の光素子３４が搭載されている。
【００５８】
図６〜図９に示す設計変更においても、上記実施形態と同様の効果が得られる。図６〜図９に示す設計変更では、光素子チップ３２を電気素子チップ３３に対して斜めに傾けて実装しなくてよいので、上記実施形態よりも実装を簡単にすることができる。
【００５９】
（その他の設計変更）
上記実施形態においては、光電変換モジュール３において、基板３１上に光素子チップ３２と電気素子チップ３３とを並べて実装する場合について説明したが、
図１０に示すように、光電変換モジュール３において、光素子チップ３２と電気素子チップ３３とを高さ方向に重ねて３次元実装することで、光電変換モジュール３を小型化し、半導体パッケージ１００を小型化することができる。
【００６０】
図１０に示す例では、基板３１の図示下面に光素子チップ３２が実装され、基板３１の図示上面に電気素子チップ３３が実装されている。図１０は上記実施形態の図５に対応する図である。
光素子チップ３２と電気素子チップ３３とを高さ方向に重ねて３次元実装した図１０の態様は、図３及び図６〜図９のいずれのパターンにも適用可能である。
光素子チップ３２と電気素子チップ３３とを高さ方向に重ねて３次元実装した図１０の態様を図３及び図６〜図９のパターンに適用したものを図１１〜図１５に示す。
【００６１】
（その他の設計変更）
本発明は上記態様に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更が可能である。
上記実施形態では、１個の光素子チップ３２には、光素子３４として、発光素子のみ、あるいは受光素子のみが形成されているとしたが、１個の光素子チップ３２に発光素子と受光素子の両方が形成されていてもよい。
上記実施形態では、光電変換モジュール３と光導波路５とをミラー１０のみを用いて光学結合したが、結合効率の向上等を目的として、光電変換モジュール３と光導波路５とを、レンズやコネクタ等の任意の光学部材を用いて、あるいはこれらとミラーとを併用して、光学結合する構成としてもよい。また、光導波路５の材質はポリマ以外のものを用いてもよい。
上記実施形態では、パッケージ基板１の上面に光導波路５を形成したが、光導波路５はパッケージ基板１の内部に形成してもよい。
上記実施形態では、光コネクタ６及び外部光ファイバ配線７の個数を１個ずつとしたが、これらの数は光電変換モジュール３より少ない数であれば、本発明を適用可能である。
【符号の説明】
【００６２】
１００ 光インタフェイス内蔵の半導体パッケージ
１ パッケージ基板（実装基板）
２ ＬＳＩチップ（半導体素子チップ）
３ 光電変換モジュール
５ 光導波路
６ 光コネクタ（外部光接続部）
７ 外部光ファイバ配線（外部光配線）
１４ 光導波路の第１の直線部
１５ 光導波路の曲線部
１６ 光導波路の第２の直線部
３２ 光素子チップ
３２Ｓ 光素子チップの辺
３３ 電気素子チップ
３３Ｓ 電気素子チップの辺
３４ 光素子
【特許請求の範囲】
【請求項１】
実装基板に、
少なくとも１つの半導体素子チップと、
発光素子又は受光素子からなる少なくとも１つの光素子を含む光素子チップと当該光素子に接続された電気回路を含む電気素子チップとが搭載され、前記半導体素子チップに対して電気的に接続されると共に外部光配線と光接続される複数の光電変換モジュールと、
前記外部光配線が接続される外部光接続部と、
前記複数の光電変換モジュールと前記外部光接続部との間に形成された複数の光導波路とを備えた半導体パッケージであって、
複数の前記光導波路が束ねられて前記光電変換モジュールより少ない数の前記外部光接続部に接続されており、
かつ、個々の前記光導波路は、前記外部光接続部側から見て、第１の直線部と、変曲点を持たない曲線部と、前記第１の直線部と線方向の異なる第２の直線部とからなる半導体パッケージ。
【請求項２】
前記複数の光導波路の前記曲線部の曲率半径と長さがいずれも略等しい請求項１に記載の半導体パッケージ。
【請求項３】
前記複数の光導波路の前記第２の直線部の前記第１の直線部に対する傾斜角がいずれも略等しい請求項１又は２に記載の半導体パッケージ。
【請求項４】
前記光素子チップと前記電気素子チップとはいずれも略矩形状のチップであり、
前記光素子チップは、当該光素子チップの一辺に略平行な少なくとも１本の直線上に複数の前記光素子が搭載されたものであり、
前記光素子チップと前記電気素子チップと前記光導波路とが、前記光素子チップの辺と前記電気素子チップの辺とが互いに非平行であり、かつ、前記光素子チップにおける前記光素子の配置方向と前記光導波路の前記第２の直線部とが互いに非平行である位置関係で配置された請求項１〜３のいずれかに記載の半導体パッケージ。
【請求項５】
前記光素子チップと前記電気素子チップとはいずれも略矩形状のチップであり、
前記光素子チップは、当該光素子チップの辺に非平行な少なくとも１本の直線上に複数の前記光素子が搭載されたものであり、
前記光素子チップと前記電気素子チップと前記光導波路とが、前記光素子チップの辺と前記電気素子チップの辺とが互いに略平行であり、かつ、前記光素子チップの辺と前記光導波路の前記第２の直線部とが互いに非平行である位置関係で配置された請求項１〜３のいずれかに記載の半導体パッケージ。
【請求項６】
前記光素子チップと前記電気素子チップとはいずれも略矩形状のチップであり、
前記光素子チップは、当該光素子チップの辺に略平行な少なくとも１本の直線上に複数の前記光素子が搭載されたものであり、
前記光素子チップと前記電気素子チップと前記光導波路とが、前記光素子チップの辺と前記電気素子チップの辺とが互いに略平行であり、かつ、前記光素子チップの辺と前記光導波路の前記第２の直線部とが互いに非平行である位置関係で配置された請求項１〜３のいずれかに記載の半導体パッケージ。
【請求項７】
前記光電変換モジュールは、前記光素子チップと前記電気素子チップとが高さ方向に重なって３次元実装されたものである請求項１〜６のいずれかに記載の半導体パッケージ。
【請求項１】
実装基板に、
少なくとも１つの半導体素子チップと、
発光素子又は受光素子からなる少なくとも１つの光素子を含む光素子チップと当該光素子に接続された電気回路を含む電気素子チップとが搭載され、前記半導体素子チップに対して電気的に接続されると共に外部光配線と光接続される複数の光電変換モジュールと、
前記外部光配線が接続される外部光接続部と、
前記複数の光電変換モジュールと前記外部光接続部との間に形成された複数の光導波路とを備えた半導体パッケージであって、
複数の前記光導波路が束ねられて前記光電変換モジュールより少ない数の前記外部光接続部に接続されており、
かつ、個々の前記光導波路は、前記外部光接続部側から見て、第１の直線部と、変曲点を持たない曲線部と、前記第１の直線部と線方向の異なる第２の直線部とからなる半導体パッケージ。
【請求項２】
前記複数の光導波路の前記曲線部の曲率半径と長さがいずれも略等しい請求項１に記載の半導体パッケージ。
【請求項３】
前記複数の光導波路の前記第２の直線部の前記第１の直線部に対する傾斜角がいずれも略等しい請求項１又は２に記載の半導体パッケージ。
【請求項４】
前記光素子チップと前記電気素子チップとはいずれも略矩形状のチップであり、
前記光素子チップは、当該光素子チップの一辺に略平行な少なくとも１本の直線上に複数の前記光素子が搭載されたものであり、
前記光素子チップと前記電気素子チップと前記光導波路とが、前記光素子チップの辺と前記電気素子チップの辺とが互いに非平行であり、かつ、前記光素子チップにおける前記光素子の配置方向と前記光導波路の前記第２の直線部とが互いに非平行である位置関係で配置された請求項１〜３のいずれかに記載の半導体パッケージ。
【請求項５】
前記光素子チップと前記電気素子チップとはいずれも略矩形状のチップであり、
前記光素子チップは、当該光素子チップの辺に非平行な少なくとも１本の直線上に複数の前記光素子が搭載されたものであり、
前記光素子チップと前記電気素子チップと前記光導波路とが、前記光素子チップの辺と前記電気素子チップの辺とが互いに略平行であり、かつ、前記光素子チップの辺と前記光導波路の前記第２の直線部とが互いに非平行である位置関係で配置された請求項１〜３のいずれかに記載の半導体パッケージ。
【請求項６】
前記光素子チップと前記電気素子チップとはいずれも略矩形状のチップであり、
前記光素子チップは、当該光素子チップの辺に略平行な少なくとも１本の直線上に複数の前記光素子が搭載されたものであり、
前記光素子チップと前記電気素子チップと前記光導波路とが、前記光素子チップの辺と前記電気素子チップの辺とが互いに略平行であり、かつ、前記光素子チップの辺と前記光導波路の前記第２の直線部とが互いに非平行である位置関係で配置された請求項１〜３のいずれかに記載の半導体パッケージ。
【請求項７】
前記光電変換モジュールは、前記光素子チップと前記電気素子チップとが高さ方向に重なって３次元実装されたものである請求項１〜６のいずれかに記載の半導体パッケージ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−２２７３７１（Ｐ２０１１−２２７３７１Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１０−９８７１０（Ｐ２０１０−９８７１０）
【出願日】平成２２年４月２２日（２０１０．４．２２）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２１年度、独立行政法人新エネルギー・産業技術総合開発機構「グリーンネットワーク・システム技術研究開発プロジェクト（グリーンＩＴプロジェクト）／（１）エネルギー利用最適化データセンタ基盤技術の研究開発 ａサーバの最適構成とクラウド・コンピューティング環境における進化するアーキテクチャーの開発 ア）将来の進化を想定した低消費電力アーキテクチャーの開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２２年４月２２日（２０１０．４．２２）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２１年度、独立行政法人新エネルギー・産業技術総合開発機構「グリーンネットワーク・システム技術研究開発プロジェクト（グリーンＩＴプロジェクト）／（１）エネルギー利用最適化データセンタ基盤技術の研究開発 ａサーバの最適構成とクラウド・コンピューティング環境における進化するアーキテクチャーの開発 ア）将来の進化を想定した低消費電力アーキテクチャーの開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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