半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法
【課題】積層チップパッケージの電気的な接続に関する信頼性を高める。
【解決手段】半導体基板はスクライブラインに沿って複数の溝部が形成されている。半導体基板は、複数の溝部のいずれか少なくとも一つに接する単位領域と、その単位領域内に一部が配置されている配線電極とを有している。そして、複数の溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成されている口広構造を有している。半導体基板は、幅広部が入り口の長さ方向全体に形成されていてもよい。
【解決手段】半導体基板はスクライブラインに沿って複数の溝部が形成されている。半導体基板は、複数の溝部のいずれか少なくとも一つに接する単位領域と、その単位領域内に一部が配置されている配線電極とを有している。そして、複数の溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成されている口広構造を有している。半導体基板は、幅広部が入り口の長さ方向全体に形成されていてもよい。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層された複数のチップを含む積層チップパッケージを製造するための半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法に関する。
【背景技術】
【0002】
近年、携帯電話やノート型パーソナルコンピュータといった電子機器では、軽量化と高性能化が求められている。それに伴い、電子機器に用いられる電子部品の高集積化が求められている。また、半導体記憶装置の大容量化のためにも電子部品の高集積化が求められている。
【0003】
近年、高集積化された電子部品としてシステム・イン・パッケージ(System in Package、以下「SIP」という)が注目されている。SIPは、LSIを重ね合わせ1つのパッケージに実装したデバイスであり、近年、複数のチップを積層する3次元実装技術を用いたSIPが注目されている。そのようなSIPとして、積層された複数のチップを有するパッケージ、すなわち、積層チップパッケージが知られている。積層チップパッケージは高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるといった利点を有している。
【0004】
積層チップパッケージを製造するための3次元実装技術として、ワイヤボンディング方式と、貫通電極方式とが知られている。ワイヤボンディング方式は、複数のチップを基板上に積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とをワイヤボンディングによって接続する方式である。貫通電極方式は、積層されるそれぞれのチップに複数の貫通電極を形成し、その貫通電極によって各チップ間の配線を行う方式である。
【0005】
ワイヤボンディング方式には、ワイヤ同士が接触しないように電極の間隔を狭めることが難しいといった課題や、ワイヤの抵抗値が高いため回路の動作を高速化することが難しい、薄型化が難しいといった課題がある。
貫通電極方式では、ワイヤボンディング方式における前述の課題が解消されるものの、各チップに貫通電極を形成するために多くの工程を要するため、積層チップパッケージのコストが高くなるといった課題がある。
【0006】
積層チップパッケージの製造方法として、従来、例えば特許文献1や、特許文献2が知られている。特許文献1には、次のような製造方法が記載されている。この製造方法では、まず、ウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込む。その後、各チップに接続される複数のリードを形成してNeo-Waferと呼ばれる構造物を作成する。次に、Neo-Waferを切断して、チップとその周囲を囲む樹脂と、複数のリードとを含むNeo-chipと呼ばれる複数の構造体を作成する。このとき、チップに接続された複数のリードの端面はNeo-chipの側面に露出している。そして、複数種類のNeo-chipを積層して積層体を作成する。この積層体では、各層のチップに接続された複数のリードの端面は積層体の同じ側面に露出している。
【0007】
また、非特許文献1には、特許文献1に記載された製造方法と同様の方法で積層体を製造してその積層体の2つの側面に配線を形成することが記載されている。
一方、特許文献2には、フレキシブルなポリマー基板に1以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】米国特許第5,953,588号明細書
【特許文献2】米国特許第7,127,807 B2号明細書
【非特許文献】
【0009】
【非特許文献1】Keith D. Gann, “Neo-StackingTechnology”, HDI Magazine, 1999 年12月
【発明の概要】
【発明が解決しようとする課題】
【0010】
ところで、積層チップパッケージは、次のような手順で製造される。まず、ウェハプロセスを施すことにより、複数のデバイスが作り込まれたウェハ(デバイスウェハ)を作成する。そして、デバイスウェハにスクライブラインに沿った溝部を複数形成する。さらに、その溝部にエポキシ樹脂、ポリイミド樹脂といった樹脂を埋め込むことによって絶縁層を形成し、それによって溝付きデバイスウェハを作成する。このような溝付きデバイスウェハを絶縁性の接着材で張り合わせて積層デバイスウェハを作成する。この積層デバイスウェハを溝部に沿って切断することによって積層チップパッケージを製造する。
【0011】
一方、積層チップパッケージは、複数のデバイスプレートが重なっている。積層デバイスウェハを溝部に沿って切断すると、溝付きデバイスウェハも溝部に沿って切断される。溝付きデバイスウェハが溝部に沿って切断されたことによって形成される板状の部材がデバイスプレートである。
【0012】
そして、積層チップパッケージを製造する際、前述したように、デバイスウェハにスクライブラインに沿った溝部を複数形成したあと、その溝部に樹脂を埋め込むことによって絶縁層が形成されている。
【0013】
ところが、溝部に樹脂を埋め込む際、デバイスウェハの表面に液状の樹脂を塗布しており、その樹脂が溝部の内側にうまく入り込まないことがあった。特に溝部の深さを深くしたり幅を狭くしているときは、樹脂がほとんど入り込まないこともあった。
【0014】
一方、デバイスウェハには複数のデバイスが作り込まれており、その各デバイスにつながる配線が、絶縁層が形成された後に形成されている。
【0015】
ところが、各デバイスにつながる配線は溝部の上側にも形成されるため、溝部の中に樹脂で満たされていない部分(未充填部分、空隙ともいう)が現れると、溝付きデバイスウェハを積層した際、絶縁層の表面がくぼむなどして各デバイスにつながる配線が変形等するおそれがあった。そうすると、積層チップパッケージにおいて各デバイスプレート間の電気的な接続が不確実になるおそれがあり、積層チップパッケージの電気的な接続に関する信頼性を高めることができなかった。
【0016】
本発明は、上記課題を解決するためになされたもので、積層チップパッケージの電気的な接続に関する信頼性を高めることができる構造を備えた半導体基板、その半導体基板を用いた積層チップパッケージおよび半導体プレート並びにこれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【0017】
上記課題を解決するため、本発明は、スクライブラインに沿って複数の溝部が形成されている半導体基板であって、複数の溝部のいずれか少なくとも一つに接する単位領域と、その単位領域内に一部が配置されている配線電極とを有し、複数の溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有する半導体基板を特徴とする。
【0018】
上記半導体基板は、各溝部が口広構造を有しているため、各溝部の内側に樹脂が入り込みやすくなり、各溝部の内側に未充填部分が生じにくくなる。
【0019】
また、上記半導体基板では、複数の溝部は、幅広部が入り口の長さ方向全体に形成されていることが好ましい。
【0020】
幅広部が入り口の長さ方向全体に形成されていることにより、複数の溝部の長さ方向全体について、内側に樹脂が入り込みやすくなり、未充填部分が生じにくくなる。
【0021】
さらに、上記半導体基板では、複数の溝部に隙間なく樹脂を充填することによって形成されている絶縁層を更に有し、その絶縁層は、溝下部の内側に形成されている下部絶縁層と、幅広部の内側に形成されている上部絶縁層とが重なった2層構造を有し、かつ下部絶縁層が上部絶縁層を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されていることが好ましい。
【0022】
この半導体基板では、樹脂が相対的に入り込みにくい溝下部の内側に低粘性樹脂を用いた下部絶縁層が形成されていることで、溝部の内側にいっそう未充填部分が生じにくくなっている。
【0023】
また、上記半導体基板では、単位領域は、半導体装置を有するデバイス領域として形成され、デバイス領域を覆うように形成され、半導体基板の表層を構成している表面絶縁層を更に有し、その表面絶縁層は、上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されていることが好ましい。
【0024】
このような半導体基板は、上部絶縁層と表面絶縁層とを同じ樹脂を用いて一つの工程で形成することができるため、簡易に製造することができる。
【0025】
さらに、配線電極は、単位領域から溝部の内側に延出された延出端子部を有するようにすることができる。
【0026】
さらにまた、配線電極は、デバイス領域から溝部の内側に延出された延出端子部を有し、かつ表面絶縁層の表面よりも上に浮かび上がった凸状に形成されているようにすることもできる。
【0027】
さらに、配線電極は、表面絶縁層の表面よりも外側に突出し、かつ、表面絶縁層の表面と交差している交差側面と、表面絶縁層の表面よりも外側に突出し、かつ、表面絶縁層の表面に沿った天端面と、表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有するようにすることもできる。
【0028】
そして、上記半導体基板において、半導体装置と接続されている接続パッドと、接続パッドの形成位置に接続用ホールが形成され、かつ表面絶縁層の下側に配置されて、デバイス領域を覆うように形成されている保護絶縁層とを更に有し、配線電極は、表面絶縁層の表面よりも外側から接続パッドに至るまでの拡張高を備えた電極パッドを有することが好ましい。
【0029】
そして、本発明は、第1の半導体装置が形成されている第1の半導体プレートおよび第2の半導体装置が形成されている第2の半導体プレートを含む複数の半導体プレートが積層されている積層チップパッケージであって、第1の半導体プレートおよび第2の半導体プレートは、側面全体がそれぞれ第1の絶縁層および第2の絶縁層で覆われ、その第1の絶縁層および第2の絶縁層は、それぞれ下部絶縁層の上に上部絶縁層が重なった2層構造を有し、第2の半導体プレートは、第1の半導体プレートの下側に積層されている積層チップパッケージを提供する。
【0030】
また、この積層チップパッケージでは、下部絶縁層と上部絶縁層とはともに樹脂を用いて形成され、かつ下部絶縁層が上部絶縁層を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されているようにすることができる。
【0031】
また、上部絶縁層は、下部絶縁層よりも大きい奥行きを有しているようにすることができる。
【0032】
さらに、第1の半導体プレートは第1の半導体装置を覆うように形成され積層チップパッケージの表層を構成している第1の表面絶縁層を更に有し、その第1の表面絶縁層は、上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されているようにすることができる。
【0033】
また、第1の半導体装置に接続され、かつ第1の表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている第1の配線電極を更に有するようにすることができる。
【0034】
そして、本発明は、半導体装置が形成されている半導体プレートであって、側面全体が絶縁層で覆われ、その絶縁層は、下部絶縁層の上に上部絶縁層が重なった2層構造を有する半導体プレートを提供する。
【0035】
上記半導体プレートにおいて、下部絶縁層と上部絶縁層とはともに樹脂を用いて形成され、かつ下部絶縁層が上部絶縁層よりも粘度の低い低粘性樹脂を用いて形成されていることが好ましい。
【0036】
また、上部絶縁層は、下部絶縁層よりも大きい奥行きを有しているようにすることができる。
【0037】
さらに、半導体装置を覆うように形成され、半導体プレートの表層を構成している表面絶縁層を更に有し、その表面絶縁層は、上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されているようにすることができる。
【0038】
そして、本発明は、半導体装置が形成されている処理前基板について、スクライブラインに沿って第1の幅および第1の深さを備えた第1の溝部を複数形成する第1の溝部形成工程と、複数の第1の溝部の入り口に第1の幅よりも幅の広い第2の幅を有し、かつ第1の深さよりも浅い第2の深さを備えた第2の溝部を形成する第2の溝部形成工程と、第1の溝部および第2の溝部が形成されている側の表面に樹脂を塗布して第1の溝部および第2の溝部の内側に絶縁層を形成する絶縁層形成工程と、半導体装置に接続される配線電極を絶縁層よりも後に形成する配線電極形成工程とを有する半導体基板の製造方法を提供する。
【0039】
この製造方法では、絶縁層形成工程において、樹脂を塗布するのに先立って、その樹脂よりも粘度の低い低粘性樹脂を表面に塗布して第1の溝部の内側に下部絶縁層を形成することが好ましい。
【0040】
絶縁層形成工程において、第1の溝部および第2の溝部が形成されている側の表面に樹脂によって表面絶縁層を形成し、配線電極形成工程において、配線電極を表面絶縁層の表面よりも上に浮かび上がった凸状に形成することが好ましい。
【0041】
また、配線電極形成工程において、複数の第1の溝部のいずれか少なくとも一つに接するデバイス領域から第1の溝部に延出された延出端子部を表面絶縁層の表面よりも上に浮かび上がった凸状に形成することが好ましい。
【0042】
さらに本発明は、上記製造方法によって製造された半導体基板を少なくとも2枚積層して積層デバイスウェハを形成し、その積層デバイスウェハを第1の溝部に沿って切断したときの切断面に、下部絶縁層を含む2層構造の絶縁層の断面と、各半導体基板に形成されている配線電極の端面とを出現させてデバイスブロックを製造し、各配線電極の端面を接続する接続電極をデバイスブロックの切断面に形成する積層チップパッケージの製造方法を提供する。
【0043】
また、デバイスブロックを製造するときに、配線電極の端面を表面絶縁層の表面よりも外側に突出している突出端面として出現させることが好ましい。
【発明の効果】
【0044】
以上詳述したように、本発明によれば、積層チップパッケージの電気的な接続に関する信頼性を高めることができる構造を備えた半導体基板、その半導体基板を用いた積層チップパッケージおよび半導体プレート並びにこれらの製造方法が得られる。
【図面の簡単な説明】
【0045】
【図1】本発明の第1の実施の形態に係る半導体ウェハの全体を示す斜視図である。
【図2】半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。
【図3】図2の3−3線断面図である。
【図4】2枚の半導体ウェハを用いた積層チップパッケージの、メモリセルを中心に示した断面図である。
【図5】図1の半導体ウェハの要部を示す一部省略した斜視図である。
【図6】図5の6−6線断面図である。
【図7】製造途中の半導体ウェハを示す図2と同様の平面図である。
【図8】図7の後続の半導体ウェハを示す図2と同様の平面図である。
【図9】図8の後続の半導体ウェハを示す図2と同様の平面図である。
【図10】図9の後続の半導体ウェハを示す図2と同様の平面図である。
【図11】図10の後続の半導体ウェハを示す図2と同様の平面図である。
【図12】溝部を中心に示した半導体ウェハの断面図で(A)は第1の溝部形成工程を実行した状態を示し、(B)は第2の溝部形成工程を実行した状態を示している。
【図13】図12の後続の半導体ウェハの断面図で(A)は下部絶縁層を形成した状態を示し、(B)は上部絶縁層および表面絶縁層を形成した状態を示している。
【図14】図7の14−14線断面図である。
【図15】図8の15−15線断面図である。
【図16】図9の16−16線断面図である。
【図17】図10の17−17線断面図である。
【図18】図11の18−18線断面図である。
【図19】積層チップパッケージを製造する途中の半導体ウェハおよび台座を示す図3と同様の断面図である。
【図20】図19の後続の工程を示す図3と同様の断面図である。
【図21】図20の後続の工程を示す図3と同様の断面図である。
【図22】図21の後続の工程を示す図3と同様の断面図である。
【図23】積層チップパッケージを構成するデバイスプレートの一例を示す斜視図である。
【図24】デバイスブロックの一例を示す斜視図である。
【図25】積層チップパッケージの一例を示す一部省略した斜視図である。
【図26】図25と同じ積層チップパッケージの一例を示す斜視図である。
【図27】本発明の第2の実施の形態に係る半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。
【図28】本発明の他の実施の形態に係る半導体ウェハの全体を示す斜視図である。
【図29】図28の半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。
【図30】更に別の実施の形態に係る半導体ウェハの全体を示す斜視図である。
【図31】別の積層チップパッケージを示す斜視図である。
【図32】別のデバイスプレートを示す斜視図である。
【図33】(A)は溝部が溝下部だけを備えている場合において樹脂を塗布したときを模式的に示した断面図、(B)は(A)よりも幅の広い溝部を備えている場合において樹脂を塗布したときを模式的に示した断面図である。
【図34】デバイスブロックにおける角部の要部を一方の側面を断面にし、他方の側面を内部構造とともに示した斜視図である。
【図35】(A)は変形例に係る図6同様の断面図、(B)は別の変形例に係る図6同様の断面図である。
【発明を実施するための形態】
【0046】
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
第1の実施の形態
(半導体ウェハの構造)
まず、図1〜図3、図5〜図6を参照して、本発明の実施の形態に係る半導体基板の一例となる半導体ウェハ1の構造について説明する。
【0047】
図1は本発明の第1の実施の形態に係る半導体ウェハ1の全体を示す斜視図である。図2は半導体ウェハ1に形成されているデバイス領域10とその周辺の領域とを示す平面図、図3は図2の3−3線断面図である。図5は半導体ウェハ1の要部を示す一部省略した斜視図、図6は図5の6−6線断面図である。
【0048】
半導体ウェハ1はシリコンウェハ2を用いて構成されている。半導体ウェハ1は図1に示すように、シリコンウェハ2の第1の表面1a(第1の表面1aの裏面側が第2の表面1b)にスクライブライン3A,3Bが形成されている。スクライブライン3A,3Bは第1の表面1aにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線上に形成されている。スクライブライン3Aとスクライブライン3Bとは直交している。隣接するスクライブライン3A,3Aおよび3B,3Bで囲まれた領域に後述するデバイス領域10が形成されている。
【0049】
そして、半導体ウェハ1は第1の表面1aに溝部20,21が形成されている。溝部20,21はそれぞれスクライブライン3A,3Bに沿って形成されている。
【0050】
溝部20は図6に詳しく示すように、溝下部20aと幅広部20bとを有し、第1の表面1aとほぼ直交する方向に形成されている。
【0051】
溝下部20aは溝部20の底部20cを含む、底部20cからある程度の高さの部分である(底部20cについては図12、図13参照)。溝下部20aは溝部20の中で相対的に樹脂が入り込み難い下側の部分であり、図12(A),(B)に示すように、幅w1(約60〜80μm)、深さd1(約10〜40μm)を有している。溝下部20aの内側には、図3、図6等に示すように後述する下部絶縁層23が形成されている。
【0052】
幅広部20bは溝部20における溝下部20aよりも上側に配置されている部分であって、溝部20の入り口20dを含む、入り口20dからある程度の深さの部分である。この幅広部20bは溝下部20aよりも幅が広く形成され、溝部20における入り口20dの長さ方向全体に形成されている。すなわち、図12(A),(B)に示すように、幅広部20bの幅w2は溝下部20aの幅w1よりも大きくなっている(w2>w1)。幅広部20bの幅w2は約80〜120μm、深さd2は約10〜40μmである。そして、幅広部20bの内側には後述する上部絶縁層22aが形成されている。
【0053】
溝部21は溝下部21aと幅広部21bとを有し、第1の表面1aとほぼ直交する方向に形成されている。溝下部21aは溝下部20aと同様の底部からある程度の高さの部分であって、溝下部20aと同じ幅および深さを有している。溝下部21aの内側には溝下部20aと同様に下部絶縁層23が形成されている。幅広部21bは溝下部21aよりも上側に配置されている部分である。幅広部21bは、溝下部21aよりも幅が広く形成され、幅広部20bと同様の幅および深さを有している。幅広部21bの内側には幅広部20bと同様に上部絶縁層22aが形成されている。
【0054】
このように、溝部20、21は溝下部20a、21aよりも幅の広い幅広部20b、幅広部21bがそれぞれ入り口に形成されている口広構造を有している。そして、溝部20、21の内側には、下部絶縁層23の上に上部絶縁層22aが重なった2層構造の絶縁層が形成されている。
【0055】
そして、半導体ウェハ1は、図3に詳しく示すように表面絶縁層22を有している。表面絶縁層22はデバイス領域10を覆うように形成され、半導体ウェハ1の第1の表面1aのほぼ全体をカバーして、半導体ウェハ1の表層を構成している。表面絶縁層22は後述する保護絶縁層31よりも厚さが厚く、しかも表面22cが平坦に形成されており、後述する配線電極15、配線電極16の形成されている部分を除いて半導体ウェハ1の最も外側に配置されている。
【0056】
また、表面絶縁層22は溝部20,21の内側に形成されている上部絶縁層22aと一体となって構成され、上部絶縁層22aとそれ以外の部分とのつなぎ目がなく一まとまりに形成されている。表面絶縁層22はコンタクトホール22bが複数形成されており、各コンタクトホール22bに配線電極15または配線電極16が一つずつ形成されている。
【0057】
表面絶縁層22は、エポキシ樹脂、ポリイミド樹脂といった樹脂や、シリコンシリケートグラス(SOG)等からなる絶縁材を用いて形成することができる。本実施の形態では、樹脂を用いた場合を想定している。特に、表面絶縁層22は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部20,21に沿って半導体ウェハ1をダイシングソーで切断するときに、その切断を容易に行うことができる。
【0058】
下部絶縁層23も、表面絶縁層22と同様に樹脂を用いて形成されている。ただし、下部絶縁層23は、表面絶縁層22を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されている。
【0059】
さらに、半導体ウェハ1はシリコンウェハ2によって構成されるシリコン基板30を有し、その上側部分がデバイス領域10となっている。デバイス領域10は表面に複数の接続パッド32が形成されており、接続パッド32以外の部分が保護絶縁層31によって被覆されている。
【0060】
保護絶縁層31は、表面絶縁層22の下側に配置されていて、デバイス領域10を覆うように形成されている。保護絶縁層31は、二酸化シリコン(SiO2)等からなり、各接続パッド32の形成位置に接続用ホール31aが形成されている。接続用ホール31aは接続パッド32を露出させて後述する配線電極15,16を接続パッド32に接続するために形成されている。接続パッド32はデバイス領域10の半導体装置に接続されている(詳しくは図4参照)。
【0061】
デバイス領域10は、図2に詳しく示すように、隣接する溝部20,20と、溝部21,21とによって囲まれた矩形状の領域である。デバイス領域10は、第1の表面1aに複数形成されており、そのそれぞれは溝部20,21によって隣接する領域と分けられている単位領域となっている。
【0062】
各デバイス領域10は、ウェハプロセスを施すことによって第1の表面1aに形成されたメモリ部を有し、配線電極15,16が複数形成されている。なお、ウェハプロセスとは、シリコンウェハ2等のウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。
【0063】
デバイス領域10は半導体装置としてメモリ部の他、CPU,センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域10はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。
【0064】
配線電極15はCu等の導電性の材料からなっている。配線電極15は延出端子部15aと、矩形状の電極パッド15bとを有し、延出端子部15aと電極パッド15bの全体が表面絶縁層22の表面22cよりも上に浮かび上がり立体的になった凸状構造を有している。
【0065】
配線電極15は図3のほか、図5、図23に詳しく示されている。配線電極15は延出端子部15aの端面15gが表面絶縁層22の表面22cよりも外側に突出している突出端面となっている。また、配線電極15は、交差側面15dと、天端面15eと、埋込部15fとを有している。
【0066】
交差側面15dは表面絶縁層22の表面22cよりも外側に突出し、しかも表面22cから起立するように(ほぼ直交状に)交差している側面部分である。天端面15eは、交差側面15dに接続され、表面22cよりも外側に突出し、しかも表面22cに沿った方向に配置された矩形状部分およびそこから溝部20に向かって表面22cに沿った方向に伸びる帯状部分を有している。埋込部15fは表面22cよりも内側に入り込み、接続パッド32に接続されている部分である。
【0067】
そして、電極パッド15bが交差側面15d、天端面15eおよび埋込部15fによって構成され、延出端子部15aが交差側面15dと天端面15eとによって構成されている。
【0068】
また、電極パッド15bは、上下に重なって配置されているコンタクトホール22bおよび接続用ホール31aを介して接続パッド32に接続されていて、接続パッド32にまで届く深さを有している。つまり、電極パッド15bは表面22cよりも外側の天端面15eからコンタクトホール22bおよび接続用ホール31aを介して接続パッド32に至るまでの拡張された高さ(拡張高)h15を有している。この拡張高h15は、接続パッド32の高さh32よりも大きくなっている(h15>h32)。例えば、h15は2〜6μm程度、h32は0.5〜1μm程度である。
【0069】
配線電極16もCu等の導電性の材料からなっている。配線電極16は延出端子部16aと、矩形状の電極パッド16bとを有し、延出端子部16aと電極パッド16bの全体が配線電極15と同様の凸状構造を有している。配線電極16は延出端子部16aの端面16gが表面22cよりも外側に突出している突出端面となっている。
【0070】
また、配線電極16は交差側面16dと、天端面16eと、埋込部16fとを有している。交差側面16dは交差側面15dと同様に表面22cと交差している側面部分である。天端面16eは天端面15eと同様に表面22cに沿った方向に配置された矩形状部分およびそこから溝部20に向かって表面22cに沿った方向に伸びる帯状部分を有している。埋込部16fは埋込部15fと同様に表面22cよりも内側に入り込み、接続パッド32に接続されている部分である。そして、電極パッド16bが交差側面16d、天端面16eおよび埋込部16fによって構成され、延出端子部16aが交差側面16dと天端面16eとによって構成されている。電極パッド16bも電極パッド15bと同様の拡張高を有している。
【0071】
そして、配線電極15は、延出端子部15aと電極パッド15bとがデバイス領域10の外周の一部分に沿って形成されているが、配線電極16はデバイス領域10を跨ぐようにして延出端子部16aが形成されている。また、電極パッド16bはデバイス領域10の外周の一部分に沿って電極パッド15bと対向するように配置されている。
【0072】
延出端子部15a、延出端子部16aはそれぞれの一部分がデバイス領域10から溝部20の内側に延出している。すなわち、延出端子部15a、延出端子部16aは、電極パッド15b、16bから離れた先端側の一部分が溝部20のエッジ部分(前述した入り口20d)から張り出し、溝部20の幅方向内側に収まるようにして形成されている。そして、延出端子部15a、延出端子部16aは、それぞれにおけるデバイス領域10から延出している部分が表面絶縁層22の表面22cよりも上に浮かび上がった凸状に形成されている。
【0073】
また、図2、図5、図6に示すように、延出端子部15a、延出端子部16aは溝部20の幅方向両側から張り出していて、溝部20の幅方向中央付近で端面15g同士、端面16g同士がわずかに離れて互いに対峙している。
【0074】
半導体ウェハ1は、延出端子部15a、延出端子部16aを有している。そのため、半導体ウェハ1は、溝部20に沿って切断したときの切断面に、後述する端面15c、16cが表面22cよりも外側に突出して出現するようになっている。
【0075】
さらに、配線電極15、16は溝部20に沿って交互に多数並べられている。これらの配線電極15、16はひとつにまとまった配線電極群17を形成している。また、配線電極15、16は、デバイス領域10を取り囲み、デバイス領域10に接している溝部の全体、すなわち隣接している2本の溝部20,20および2本の溝部21,21のうち、これら4本の溝部の一部分である左側または右側の溝部20にだけ延出端子部15a、16aが延出している。配線電極群17は、延出端子部15a、16aのこのような偏った配置による偏在構造を有している。
【0076】
デバイス領域10のメモリ部には半導体装置としてのメモリセル41が多数形成されている。メモリセル41は図4に示すような構造を有している。図4は、2枚の半導体ウェハ1を用いた後述する積層チップパッケージ100の、メモリセル41を中心に示した断面図である。
【0077】
メモリセル41は、接続パッド32を介して配線電極15、16が接続されている。メモリセル41は半導体ウェハ1を構成しているN型基板71の表面上に形成されている。図4では、接着層33を介して2つのメモリセル41が積層されている。接着層33は、半導体ウェハ1を接着するときに用いた接着材で構成されている。
【0078】
各メモリセル41は、フラッシュメモリを構成していて、N型基板71の表面上に形成されたP型ウェル72上に形成されている。メモリセル41は、ソース73Aおよびドレイン73Bと、絶縁層77と、絶縁膜81、浮遊ゲート82、絶縁膜83および制御ゲート84とを有している。さらに、メモリセル41はソース電極74と、ドレイン電極76と、ゲート電極75とを有している。
【0079】
ソース73Aおよびドレイン73BはいずれもN型領域であり、それぞれソース電極74と、ドレイン電極76が接続されている。絶縁層77は、接続パッド32をそれぞれソース電極74、ドレイン電極76に接続するためのコンタクトホールが形成されている。ソース電極74、ゲート電極75、ドレイン電極76はそれぞれ対応するコンタクトホールを介してソース73A、制御ゲート84、ドレイン73Bに接続されている。
【0080】
(半導体ウェハの製造方法)
続いて以上のような構成を有する半導体ウェハ1の製造方法について、図7〜図18を参照して説明する。ここで、図7は製造途中の半導体ウェハを示す図2と同様の平面図、図8は図7の後続の半導体ウェハを示す図2と同様の平面図である。図9〜図11は順に後続の半導体ウェハを示した図2と同様の平面図である。図12は、溝部を中心に示した半導体ウェハの断面図で(A)は第1の溝部形成工程を実行した状態を示し、(B)は第2の溝部形成工程を実行した状態を示している。図13は、図12の後続の半導体ウェハの断面図で(A)は下部絶縁層を形成した状態を示し、(B)は上部絶縁層および表面絶縁層を形成した状態を示している。そして、図14〜図18はそれぞれ図7〜図11の14−14線、15−15線、16−16線、17−17線、18−18線断面図である。なお、図示の都合上、図10,11では、表面絶縁層22にハッチングを付している。
【0081】
半導体ウェハ1を製造するときは、まずウェハプロセスを施すことによって、デバイス領域10にメモリ部と複数の接続パッド32が形成されているウェハ(処理前ウェハ)を準備する。そして、処理前ウェハについて、図14に示すように、第1の表面1a上に保護絶縁層31を形成し、その保護絶縁層31の各接続パッド32の形成箇所に接続用ホール31aを形成する。次に、スクライブライン3A,3Bに沿って溝部20,21を形成する。溝部20,21はダイシングソー方式によって形成する。溝部20,21は、反応性イオンエッチング等のエッチングによって形成してもよい。
【0082】
溝部20,21を形成するときは、次に示す第1の溝部形成工程と、第2の溝部形成工程とを順に実行する。
【0083】
第1の溝部形成工程では、図7、図12(A)、図14に示すように第1の表面1aに、図示しない第1のブレード(切削刃)を用いてスクライブライン3A,3Bに沿って、第1の幅および第1の深さを備えた溝部(第1の溝部120)を形成する。第1の溝部120は底部からある程度の高さの部分が後に溝下部20aまたは溝下部21aとなる。ここで、第1の幅は前述の幅w1であって約60〜80μm、第1の深さは図12(A)に示す深さd0であって約40〜80μmである。
【0084】
続いて第2の溝部形成工程を実行する。第2の溝部形成工程では、図8、図12(B)、図15に示すように、図示しない第2のブレードを用いて第1の溝部120の入り口に、第1の溝部120の長さ方向全体に沿って第2の溝部121を形成する。第2の溝部121は第2の幅と第2の深さを備えている。第2の幅は、前述の幅w2であって約80〜120μm、第2の深さは前述の深さd2であって約10〜40μmである。第2の幅は第1の幅よりも大きく、第2の深さd2は第1の深さd0よりも浅くなっている(d0>d2)。第2の溝部121を形成することによって、第1の溝部120における底部からある程度の高さの部分が溝下部20a、溝下部21aとなり、溝下部20a、溝下部21aの上側部分がそれぞれ幅広部20b、幅広部21bとなる。
【0085】
次に、絶縁層形成工程を実行する。絶縁層形成工程では、表面絶縁層22を形成するための樹脂(表層用樹脂ともいう)を塗布するのに先立ち予め、この表層用樹脂よりも粘度の低い低粘性樹脂を第1の表面1aに塗布する。そして、塗布した低粘性樹脂を図示しないスピンコータなどを用いて第1の表面1a上に均一に行き渡らせる。低粘性樹脂は粘度が低くてサラサラしており流動性が良好である。そのため、低粘性樹脂は、相対的に入り込みにくい溝下部20a、溝下部21aの内側にも確実に入り込む。しかも、溝下部20a、溝下部21aの上側にそれぞれ幅広部20b、21bが形成されているので、低粘性樹脂は溝下部20a、溝下部21aの内側により入り込みやすくなっている。
【0086】
そして、図9、図13(A)、図16に示すように、溝下部20a、溝下部21aの内側に残った低粘性樹脂によって下部絶縁層23が形成される。なお、低粘性樹脂は溝部20,21の内側に入り込むほか、溝部20,21の外側(例えば保護絶縁層31の上側)に残ることもあるが、溝部20,21の外側に残った低粘性樹脂は図示を省略している。
【0087】
次に、図10,図13(B),図17に示すように、第1の表面1a全体に、表層用樹脂を塗布する。そして、塗布した表層用樹脂を図示しないスピンコータなどを用いて第1の表面1a上に均一に行き渡らせる。この表層用樹脂は例えばエポキシ樹脂、ポリイミド樹脂等であるが、低粘性樹脂よりは粘度が高く流動性が低い。そのため、表層用樹脂は幅が狭くて深さの深い溝部の内側には入り込み難い。しかしながら、溝部20,21の入り口に幅広部20b、21bが形成されている。そのため、表層用樹脂は溝部20,21の内側には入り込みやすい。
【0088】
そして、表層用樹脂を塗布するのに先立ち予め低粘性樹脂を塗布したことによって、溝下部20a、溝下部21aに下部絶縁層23が形成されている。そのため、溝部20,21の内側に表層用樹脂が入り込むと、その表層用樹脂によって溝部20,21の内側に下部絶縁層23とは別の絶縁層が形成される。この絶縁層が上部絶縁層22aとなる。こうして、溝部20,21の内側に2層構造の絶縁層が形成される。
【0089】
続いて、処理前ウェハの表面を研磨して平坦化すると、処理前ウェハの表面全体を覆うようにして表面絶縁層22が形成される。塗布した表層用樹脂のうちの溝部20,21の内側に入り込んだ部分が上部絶縁層22aとなるため、表面絶縁層22は上部絶縁層22aと一体となって形成される。
【0090】
次いで図11,18に示すように、表面絶縁層22にコンタクトホール22bを形成して接続パッド32を露出させる。その後、配線電極形成工程を行い、配線電極15、16を形成する。配線電極15、16は、前述した凸状構造を有し、しかも延出端子部15a、16aを備える形状で形成する。配線電極15、16は、例えば以下のような手順で形成することができる。
【0091】
まず、表面絶縁層22の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム(図示せず)を形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極15、16の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極15、16を形成することができる。
【0092】
配線電極15、16は表面絶縁層22よりも後に形成されるので、延出端子部15a、16aはその全体が表面絶縁層22の表面22cの上側に配置される格好で形成される。電極パッド15b、16bは、周辺部分が表面22cの上側に配置されるとともに、中央部分が表面22cよりも内側に入り込み、接続パッド32につながって形成される。
【0093】
以上の工程を経ることにより、前述した構造を備えた半導体ウェハ1を製造することができる。半導体ウェハ1は、溝部20,21が口広構造を有しているため溝部20,21の内側に液状の樹脂が入り込みやすくなっている。そのため、液状の樹脂を用いて、溝部20,21の内側に絶縁層を形成する際、その樹脂が溝部20,21の内側に確実に入り込む。したがって、樹脂で満たされていない未充填部分(空隙)が溝部20,21の内側に形成されることがない。すなわち、溝部20,21の内側全体が樹脂で満たされている。
【0094】
半導体ウェハ1は、このような空隙を形成することなく充満した樹脂によって下部絶縁層23および上部絶縁層22aが形成されている。つまり、半導体ウェハ1は、低粘性樹脂および表層用樹脂という複数の樹脂からなる絶縁層によって内側が隙間なく満たされた構造(この構造を「充満構造」という)の溝部20,21を有している。
【0095】
ところで、半導体ウェハ1を用いて積層チップパッケージ100を製造するときは複数の半導体ウェハ1を積層する必要がある(詳しくは後述する)。そのため、上に積層された半導体ウェハ1からの荷重が下に積層されている半導体ウェハ1に作用し、その荷重は延出端子部15a、16aにも作用する。延出端子部15a、16aは先端側の一部分がデバイス領域10から延出し、溝部20の上側に配置されている。そのため、延出端子部15a、16aは上からの荷重が作用すると、溝部20の入り口20dを境目にして先端側が下方に折れ曲がりやすい。
【0096】
しかし、半導体ウェハ1では、溝部20,21が充満構造を有しているため、下部絶縁層23および上部絶縁層22aが溝部20,21の内側で動くようなことはなく、したがって、表面絶縁層22の表面22cの位置が変わることがない。表面絶縁層22、上部絶縁層22aおよび下部絶縁層23は延出端子部15a、16aを支える支持部材であるが、これらの位置が変わることがないため、延出端子部15a、16aが表面絶縁層22、上部絶縁層22aおよび下部絶縁層23によって確実に支えられる(図6参照)。したがって、延出端子部15a、16aは、上からの荷重が作用しても変形することはなく、元の形状を確実に維持することができる。こうして、半導体ウェハ1を用いることによって、積層チップパッケージの電気的な接続を確実なものとすることができる(詳しくは後述する)。
【0097】
また、溝部20,21では、幅広部20b、21bが入り口20dの長さ方向全体に形成されている。そのため、溝部20,21の全体について、内側に樹脂が入り込みやすくなっている。したがって、溝部20,21のどの部分に対しても、変形しない延出端子部15a、16aを形成することができる。
【0098】
そして、溝部20,21のうち、溝下部20a、21aは底部よりに位置しているため、他の部分よりも相対的に樹脂が入り込みにくい。そこで、半導体ウェハ1では、低粘性樹脂を用いて溝下部20a、21aの内側に下部絶縁層23を形成している。低粘性樹脂は流動性が良好なため、入り込みにくい部分にも確実に入り込む。したがって、低粘性樹脂は溝部20,21を充満構造とするのに極めて好適である。このように、半導体ウェハ1は、低粘性樹脂を用いることによって、溝部20,21の充満構造がより確実に形成されるようにしている。
【0099】
一方、表層用樹脂は低粘性樹脂よりも粘度が高くて流動性が低い。そのため、仮に、溝部20,21が溝下部20a、21aだけで構成され、口広構造でなかったとすると、図33(A)に示すように、表層用樹脂が溝部20(21)の入り口付近に留まり内側に入り込みにくくなる。そうすると、樹脂の存在しない空隙25が溝部20,21の内側に現れるため、溝部20,21の上側の表面絶縁層22がたわんでしまう。また、表層用樹脂は流動性が低いため図33(B)に示すように溝部20(21)の幅を広げても、溝部20(21)を充満構造とすることは困難である。したがって、表層用樹脂だけでは、溝部20(21)の内側に空隙25が現れる事態を回避することが困難であり、延出端子部15a、16aの変形を回避することも困難である。
【0100】
そこで、半導体ウェハ1を製造するときは、表層用樹脂を塗布するのに先立ち予め低粘性樹脂を第1の表面1aに塗布することとしている。こうすると、溝部20,21の入り口20dを表層用樹脂で塞ぐ前に、相対的に樹脂が入り込みにくく、表層用樹脂の入り込みの困難な溝下部20a、21aの内側に低粘性樹脂を充填しておくことができる。こうすることによって、空隙25の発生が皆無になり、より確実に溝部20,21の充満構造が得られるようになる。
さらに、半導体ウェハ1は、上部絶縁層22aと表面絶縁層22とを同じ樹脂を用いて一つの工程で形成することができるため、簡易に製造することができる。
【0101】
(積層チップパッケージの製造方法、積層チップパッケージおよびデバイスプレートの構造)
以上のような構成を有する半導体ウェハ1は、同じもの複数枚を用いることによって積層チップパッケージ100を製造することができる。積層チップパッケージ100の製造方法を図19〜図22を用いて説明すれば次のとおりである。
【0102】
ここで、図19は、積層チップパッケージ100を製造する途中の半導体ウェハ1および台座34を示す図3と同様の断面図である。図20は図12の後続の工程を示す図3と同様の断面図、図21は図20の後続の工程を示す図3と同様の断面図、図22は図21の後続の工程を示す図3と同様の断面図である。
【0103】
積層チップパッケージ100は次のようにして製造する。まず、前述した半導体ウェハ1の第1の表面1aに接着材を塗布して台座34に固定する。図19では、このとき塗布した接着材からなる接着層33が示されている。半導体ウェハ1は後述する積層デバイスウェハ98の最も上位に配置される最上位基板として用いられる。台座34は半導体ウェハ1をサポートするための部材であって、図19ではガラス板を用いている。続いて、半導体ウェハ1の第2の表面1bを溝部20,21が出現するまで研摩して図19に示すように半導体ウェハ1の厚さを薄くする。
【0104】
次に、半導体ウェハ1と同じ構成を備えた別の半導体ウェハ1Aを用意し、それを図20に示すように半導体ウェハ1の第2の表面1b側に接着材を用いて接着する。このとき、半導体ウェハ1と半導体ウェハ1Aについて、双方の溝部20,21の位置が揃うように位置合わせ行う。それから半導体ウェハ1Aの第2の表面1bを溝部20,21が出現するまで研摩する。この研磨によって半導体ウェハ1Aの厚さを薄くすると積層デバイスウェハが得られる。積層デバイスウェハは半導体ウェハ1が複数積層されている。
【0105】
さらに、図21に示すように半導体ウェハ1と同じ構成を備えた別の半導体ウェハ1B,1Cを用意する。そして、半導体ウェハ1B,1Cのそれぞれについて、積層デバイスウェハの第2の表面1b側に接着してから研磨する工程(接着・研磨工程)を実行する。
【0106】
引き続いて接着・研磨工程を繰り返し実行し、その後、台座34および接着層33を除去すると、図22に示すような積層デバイスウェハ98が製造される。積層デバイスウェハ98は半導体ウェハ1と半導体ウェハ1A、1B、1C、1D、1E、1F、1Gが重なり全部で8枚の半導体ウェハが積層されている。この積層デバイスウェハ98は、台座34および接着層33が除去されているため、半導体ウェハ1の配線電極15,16が凸状に出現している。
【0107】
続いて、積層デバイスウェハ98を溝部20,21に沿って切断する。すると、図24に示すように、直方体状のデバイスブロック99が得られる。図24は、デバイスブロック99を示す斜視図である。デバイスブロック99は、4つの側面のうちの一つが配線用側面99aとなっている。配線用側面99aには、延出端子部15a、16aの後述する端面15c、16cが表面絶縁層22の表面22cよりも外側に突出して出現している。
【0108】
一方、積層デバイスウェハ98を溝部20,21に沿って切断する際、図6に示したように、溝部20,21がカットラインCLに沿って切断される。すると、延出端子部16a(延出端子部15aも同様)がカットラインCLに沿って切断される。また、前述したように、各半導体ウェハ1では、溝部20,21の内側に2層構造の絶縁層が形成されている。そのため、積層デバイスウェハ98を溝部20,21に沿って切断したときの切断面に、2層構造の絶縁層の断面(絶縁層の断面を「絶縁断面」ともいう)が出現する。この絶縁断面は下部絶縁層23の断面である絶縁断面23cの上に、上部絶縁層22aの断面である絶縁断面22dが重なった2層構造になっている。
【0109】
また、各半導体ウェハ1において、溝下部20a、21aの幅よりも幅広部20b、21bの幅が広く形成されている。そのため、デバイスブロック99の4つの側面において、上部絶縁層22aは下部絶縁層23よりも大きい奥行きを有している。この奥行きとは、デバイスブロック99(積層チップパッケージ100および後述するデバイスプレート50、51でも同様)において、図6、図34に示したように、絶縁断面22dと幅広部20b(21b)の内側面との距離d11、絶縁断面23cと溝下部20a(21a)の内側面との距離d12を意味している。距離d11は距離d12よりも大きいので、d11>d12になっている。
【0110】
続いて、配線用側面99aに図25に示すように接続電極60を形成すると、積層チップパッケージ100が製造される。接続電極60は配線用側面99aにおいて、上下に並んだ複数の端面15c同士または複数の端面16c同士を接続するよう帯状に形成する。
【0111】
積層チップパッケージ100は図25のほか図26にも示すように、1つのデバイスプレート50と、7つのデバイスプレート51とが重なり、全部で8枚のデバイスプレートが積層された構造を有している。
【0112】
また、積層チップパッケージ100はデバイスプレート50、51の配線を接続電極60によって行っている。積層チップパッケージ100では、4つの側面の中の一つの配線用側面99aにすべての接続電極60が形成されている。このことにより、積層チップパッケージ100は片側配線構造を実現している。積層チップパッケージ100は端面15c、16cがそれぞれ複数形成されており、それらを縦方向につなぐ格好で接続電極60が形成されている。
【0113】
積層チップパッケージ100は、半導体ウェハ1のメモリ部を変更することにより、64GB(ギガバイト)、128GB、256GBといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ100は、デバイスプレートが8枚積層されているが、複数のデバイスプレートが積層されていればよく、デバイスプレートの積層数は8枚には限定されない。
【0114】
積層チップパッケージ100は配線用側面99aに接続電極60を形成することによって製造されるが、接続電極60によって接続される端面15c、16cは表面22cよりも上方向に突出して形成されている。
【0115】
そして、接続電極60を形成するときは、接続電極60を形成するためのマスクパターンを正確に配置しなければならないが、そのマスクパターンの位置合わせが大まかでも積層チップパッケージ100を製造することができる。大まかな位置合わせでも、上下に並んだ端面15c同士、端面16c同士を接続する接続電極60を形成することができる。
【0116】
すなわち、積層チップパッケージ100では、接続電極60を形成する際、アライメントは高精度で行わなくてもよい。そのため、直方体状のデバイスブロック99を得た後の工程を簡易にすることができ、積層チップパッケージ100の製造工程全体を簡略化することができる。したがって、積層チップパッケージ100の製造時間を短縮することができる。これにより、単位時間あたりに製造できる積層チップパッケージ100の個数を増やすことができ、積層チップパッケージ100の製造単価を低減することができる。
【0117】
接続電極60を形成する際、アライメントを高精度で行わなくてもよいことの理由について述べれば次のとおりである。
【0118】
まず、デバイスブロック99は、4つの側面すべてが積層デバイスウェハ98を切断したときの切断面によって構成されている。この切断面の一つに端面15c、16cが端面15g、16g(詳しくは図5参照)と同様に突出している端面となって出現している。これは次の理由による。なお、本実施の形態では、突出している端面を突出端面ともいう。
【0119】
各半導体ウェハ1(半導体ウェハ1A、1B、1C、1D、1E、1F、1Gも同様)の配線電極15,16は、延出端子部15a、延出端子部16aを有している。延出端子部15a、延出端子部16aは溝部20の内側に延出されている。そのため、積層デバイスウェハ98を溝部20,21に沿って切断したときに延出端子部15a、延出端子部16aも切断される。そして、延出端子部15a、延出端子部16aが切断されたときに形成される端面15c、16cが切断面の一つに出現する。
【0120】
一方、延出端子部15a、16aは、拡張高h15を有する電極パッド15b、16bと同様に凸状に形成されている。そのため、端面15c、16cは表面22cよりも上方向に突出した突出端面となって出現する。
【0121】
ここで、接続パッド32について、溝部20の内側にまで延出する端子部を形成した場合を考える(この端子部を仮想端子部という)。この場合、デバイスブロックの側面には、その仮想端子部の端面が出現することになる。
【0122】
しかし、延出端子部15a、16aは拡張高h15を備えた電極パッド15b、16bと共通の天端面15e、16eを有し、接続パッド32よりも厚さが厚く形成されている。そのため、端面15c、16cは前述の仮想端子部の端面よりも大きさが大きくなって出現する。デバイスブロック99では、このような大きさの大きい端面15c、16cが縦方向に並んで出現しているため、端面15c同士が接続しやすく、端面16c同士も接続しやすくなっている。接続電極60は端面15c同士、端面16c同士をつなぐことができればよいので、接続電極60を形成する際、マスクパターンの位置合わせを大まかにしてもよい。このような理由から、デバイスブロック99では、接続電極60を形成する際、アライメントを高精度で行わなくてもよくなっている。
【0123】
一方、端面15c、16cの大きさが大きくなっているということは、配線電極15,16の断面積が拡張されていることを意味している。したがって、配線電極15,16の抵抗値を低下させることができる。そうすると、配線電極15,16を通る電流が流れやすくなるため、積層チップパッケージ100の消費電力を低減することもできる。
【0124】
このように、半導体ウェハ1は以上のような配線電極15,16を有することによって、積層チップパッケージ100の製造工程を簡略化することができ、製造時間を短縮できるようになっている。
【0125】
さらに、デバイスブロック99は、その上面に凸状に浮かび上がった電極パッド15b、16bが出現している。絶縁層の表面よりも上に浮かび上がったパッド状端子が必要なときは、そのようなパッド状端子を備えた端子層(このような端子層は、半導体装置を有しないインターポーザである)を重ねて積層チップパッケージを製造しなければならない。
【0126】
しかし、デバイスブロック99は電極パッド15b、16bが凸状に浮かび上がったデバイスプレート50が最上位に積層されている。そのため、インターポーザを重ねる必要がなくなっている。したがって、積層チップパッケージ100は、端子層が不要であるため、その分、高さの低いコンパクトな構造になっている。
【0127】
また、半導体ウェハ1が溝部20の内側に延出している延出端子部15a、16aを有しているので、積層デバイスウェハを溝部20に沿って切断したときの切断面に端面15c、16cを出現させることができる。つまり、半導体ウェハ1を積層した積層デバイスウェハ98を溝部20に沿って切断すれば、端面15c、16cが得られるということである。
【0128】
したがって、半導体ウェハ1を用いるときはデバイス領域10につながる配線を切断面に出現させるためにわざわざ別の工程を設ける必要がない。仮に、配線電極15、16が延出端子部15a、16aを有していないとすると、溝部20に沿って切断しても配線電極15、16を切断することはできない。そのため、積層デバイスウェハを溝部に沿って切断しただけでは、その切断面にデバイス領域10につながる配線を出現させることができない。したがって、そのような配線を切断面に出現させるため、別の工程を行わねばならない。
【0129】
しかし、半導体ウェハ1を用いるときは、積層デバイスウェハを溝部に沿って切断したときの切断面に配線電極15、16の端面を出現させることができるから、配線を切断面に出現させるための工程をわざわざ行う必要がない。したがって、半導体ウェハ1を用いることによって積層チップパッケージの製造工程をいっそう簡略化することができる。
【0130】
また、配線電極15、16は表面絶縁層22の上に浮かび上がるようにして形成されている。そのため、切断面に端面15c、16cが出現した場合、上下に位置する端面15c、16c同士が表面絶縁層22を介在して配置されることになる。したがって、上下に位置するデバイスプレート同士がショートしてしまう事態を回避することができる。
【0131】
さらに、半導体ウェハ1における配線電極15、16は、配線電極群17を形成しているが、配線電極群17はデバイス領域10に接する溝部20,21の一部分に偏って配置された偏在構造を有している。そのため、半導体ウェハ1を用いて積層チップパッケージ100を製造したときに、デバイス領域10につながる配線を片側側面に寄せることができ、積層チップパッケージ100の片側側面配線を実現することができる。
【0132】
したがって、半導体ウェハ1は片側側面配線を実現し得る積層チップパッケージ100を製造するのに適したものである。また、半導体ウェハ1は一部の切断面についてだけ、不良のデバイスがあるかどうかの検査を行えば済む。したがって、半導体ウェハ1を用いることによって積層チップパッケージの製造工程をよりいっそう簡略にすることもできる。
【0133】
その上、延出端子部15a、16aが電極パッド15b、16bよりも幅の狭い幅狭構造を有するため、デバイス領域10の中に配線電極15、16を多数並べることができる。したがって、半導体ウェハ1は配線電極15、16による配線の密度を高めることができる。さらに、半導体ウェハ1では、各デバイス領域10のメモリ部が同じ平面上に形成されているため、アライメント誤差が0になっている。
【0134】
一方、デバイスブロック99は、図23に示すデバイスプレート50の下側に図24に示すデバイスプレート51が積層された構造を有している。
【0135】
デバイスブロック99は、その一つの配線用側面99aに端面15c、16cが出現している。配線用側面99aは積層デバイスウェハ98を溝部20,21に沿って切断したときの切断面である。
【0136】
デバイスプレート50は、本発明の実施の形態に係る第1の半導体プレートであって、図23に示すように、全体が厚さの薄い矩形板状に形成され、その4つの側面が絶縁層によって覆われている。
【0137】
この絶縁層は、前述したデバイスブロック99や積層チップパッケージ100と同様に2層構造を有している。すなわち、デバイスプレート50は、図34に示すように、下部絶縁層23の上に上部絶縁層22aが重なった2層構造の絶縁層によって覆われている。また、デバイスプレート50の4つの側面において、上部絶縁層22aは下部絶縁層23よりも大きい奥行きを有している。このように、デバイスプレート50は前述の半導体ウェハ1を用いて形成されていることが明確な構造を有している。
【0138】
そして、デバイスプレート50は、片側の平坦面が表面絶縁層22の表面22cとなり、その表面22cよりも上側に浮かび上がる立体的な配線電極15、配線電極16が複数形成されている。配線電極15、配線電極16の端面15c、16cは4つの側面のうちのひとつの側面50Aに突出端面となって出現している。端面15c、16cは第1の突出端面であって、接続電極60に接続し得るものとなっている。デバイスプレート50の表面絶縁層22は自らの表層を構成しているが、積層チップパッケージ100の中ではその表層を構成している。
【0139】
デバイスプレート51は、本発明の実施の形態に係る第2の半導体プレートであって、デバイスプレート50と比較して、表面22cおよび配線電極15、配線電極16を覆う接着層33を有する点で相違し、その他は同じ構成を有している。デバイスプレート51では、配線電極15、配線電極16の端面15c、16cが表面絶縁層22の表面22cよりも外側に突出している突出端面となって、デバイスプレート50の端面15c、16cの下側に形成されている。また、デバイスプレート51は、接着層33を介してデバイスプレート50の下側に積層されている。
【0140】
以上の積層チップパッケージ100は、半導体ウェハ1を積層して製造されている。そのため、各デバイスプレート50、51の配線電極15,16が表面絶縁層22、上部絶縁層22aおよび下部絶縁層23によって確実に支持され、下方に折れ曲がるなどして変形することが皆無である。
【0141】
積層チップパッケージ100では、配線電極15,16の変形が皆無であることによって、各デバイスプレート50、51において、配線電極15,16の端面15c、16cが決められた位置に決められた大きさで確実に出現している。延出端子部15a、16aが下方に折れ曲がるなどして変形すると、側面50Aに対する角度が変わるなどして、端面15c、16cと接続電極60との接触が不十分になるおそれがある。しかしながら、積層チップパッケージ100およびデバイスプレート50、51では、そのおそれは皆無である。
【0142】
したがって、積層チップパッケージ100では、各デバイスプレート50、51の端面15c同士、端面16c同士を接続電極60によって確実に接続することができる。そのため、積層チップパッケージ100は、電気的な接続に関する信頼性が極めて高くなっている。このように、半導体ウェハ1を用いて積層チップパッケージ100を製造することによって、その積層チップパッケージ100の電気的な接続に関する信頼性を高めることができる。
【0143】
第2の実施の形態
(半導体ウェハの構造)
まず、図27を参照して、本発明の第2の実施の形態に係る半導体ウェハ91の構造について説明する。
【0144】
本実施の形態に係る半導体ウェハ91は、半導体ウェハ1と比較して、デバイス領域10の代わりにデバイス領域92を有する点、配線電極16の代わりに配線電極86を有する点で相違している。
【0145】
デバイス領域92は、デバイス領域10と比べて、配線電極15とともに、配線電極86が形成されている点で相違している。
【0146】
配線電極86は、Cu等の導電性の材料からなり、延出端子部86aと、矩形状の電極パッド86bとを有している。また、配線電極86は、配線電極15と同様に、延出端子部86aと電極パッド86bとがデバイス領域92の外周の一部分に沿って形成されている。こうして、デバイス領域92では、配線電極15、86がデバイス領域10と同様の配線電極群17を形成していることに加え、それらの電極パッド15b、86bのすべてをデバイス領域92の片側に寄せ集めている。こうして、デバイス領域92では、配線電極15、86が寄せ集めパッド群88を形成している。
【0147】
第1の実施の形態に係る半導体ウェハ1では、配線電極16の延出端子部16aがデバイス領域10を跨ぐようにして形成されていた。そのため、半導体ウェハ1では、延出端子部16aの長さをある程度の長さで確保しなければならなかった。
【0148】
一方、半導体ウェハ91では、延出端子部86aをデバイス領域92の外周の一部分に沿って形成しているので、延出端子部86aの長さを延出端子部16aよりも短縮することができる。半導体ウェハ91では、延出端子部86aの長さが短くなることにより、デバイス領域92へのアクセスを速く行えるようになる。また、配線電極16を形成する場合に比べて配線電極86を形成するのに要するめっき等が少量で済むようになり、コストを削減することもできる。
【0149】
そのほか、半導体ウェハ91は、半導体ウェハ1と同様に、片側側面配線を実現し得る積層チップパッケージの製造工程を簡略化することができる。
【0150】
また、半導体ウェハ91を用いてデバイスプレート50と同様のデバイスプレート151を製造し、そのデバイスプレート151を8枚積層することによって、図31に示すような積層チップパッケージ102を製造することができる。
【0151】
(半導体ウェハの製造方法)
半導体ウェハ91を製造するときは、配線電極15、86を形成する前までは半導体ウェハ1を製造するときと同様にする。その後、前述した延出端子部15a、86aを備える形状にして配線電極15、86を形成する。配線電極15、86は半導体ウェハ1の場合と同様の手順で形成することができる。
【0152】
その他の実施の形態
図28、図29を参照して、半導体ウェハ111について説明する。第1の実施の形態に係る半導体ウェハ1では、溝部20,21が形成されていた。半導体ウェハ111は、半導体ウェハ1と比較して、溝部21が形成されてなく、溝部20だけが形成されている点で相違している。したがって、半導体ウェハ111は、複数の溝部20が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。
【0153】
次に、図30に示す半導体ウェハ112は溝部20だけが形成されている点で半導体ウェハ111と一致するが、溝部20はスクライブライン3Aの一つ置きに沿って形成されている。
【0154】
半導体ウェハ1では、デバイス領域10が4本の溝部20,21に接しているため、デバイス領域10の上下左右4方向が溝部20,21に接している。したがって、図23に示したように、半導体ウェハ1から製造されるデバイスプレート50は4つの側面が2層構造の絶縁層によって覆われている。
【0155】
これに対し、半導体ウェハ111では、デバイス領域10は左右2方向のみが溝部20に接している。したがって、半導体ウェハ111のような溝部がストライプ状に形成されている半導体ウェハを用いたデバイスプレート55は図32のようになる。デバイスプレート55は、2組の対向する側面、すなわち、側面55Aおよびその向かい側と、側面55Bおよびその向かい側とを有するが、側面55Aおよびその向かい側だけが2層構造の絶縁層によって覆われ、側面55Bおよびその向かい側は2層構造の絶縁層によって覆われていない構造になっている。
【0156】
また、デバイスプレート55は対向する2つの側面55Aの双方に配線電極15,86の配線端面15c、86cが形成されている。図示はしないが、デバイスプレート55を積層した場合、対向する2つの側面に接続電極を形成することによって積層チップパッケージが得られる。この積層チップパッケージは対向している両面に接続電極が形成され、両面配線構造になる。
【0157】
半導体ウェハ112では、デバイス領域10は左右いずれか1方向のみが溝部20に接している。そのため、半導体ウェハ112のようなスクライブラインに沿って一つ置きに溝部が形成されている半導体ウェハを用いると、デバイスプレートはいずれか1つの側面だけに配線電極の端面と2層構造の絶縁層が出現する。他の側面は2層構造の絶縁層で覆われていない。
【0158】
一方、前述した半導体ウェハ1では、溝部20,21について、幅広部20b、21bを溝下部20a、21aと同程度の深さで形成していたが、図35(A)に示すように、溝部20の代わりに溝部120を形成してもよい。溝部120は溝部20と比べて、溝下部120aと幅広部120bを有する点で相違している。溝下部120aは、溝下部20aと比べて深さが深い点で相違している。幅広部120bは幅広部20bと比較して、深さが浅くなっている点で相違している。
【0159】
溝下部120aよりも幅広部120bの深さが浅くても、幅広部120bが形成されていることによって樹脂が溝部120の中に入り込みやすくなる。そのため、半導体ウェハ1に溝部20の代わりに溝部120が形成されていても、積層チップパッケージの電気的な接続に関する信頼性を高めることができる。
【0160】
また、前述した半導体ウェハ1では、溝部20の代わりに図35(B)に示すような溝部121を形成してもよい。溝部121は溝部20と比べて傾斜縁部20fを有する点で相違している。傾斜縁部20fは幅広部20bのうちの入り口に形成されている。傾斜縁部20fは外側から内側に向かって緩やかに下方傾斜した傾斜面となっている。
【0161】
前述した半導体ウェハ1では、溝部20,21に傾斜縁部20fが形成されていないため、入り口20dが角ばった構造になっていた(図6参照)。これに対し、溝部121では、傾斜縁部20fが形成されているため、液状の樹脂が溝部20の外側から傾斜縁部20fを伝って内側に流れやすくなっている。そのため、溝部121を形成することにより、よりいっそう樹脂が入り込みやすくなる。
【0162】
以上の各実施の形態では、半導体基板として、複数のデバイスが作りこまれたデバイスウェハを例にとって説明しているが、本発明は、半導体装置を有しない半導体基板についても適用することができる。また、配線電極15、16は凸状構造を有しているが、本発明は凸状構造を有していない配線電極を備えた半導体基板についても適用することができる。さらに、延出端子部15a,16aのように、デバイス領域10から溝部の内側に延出された端子部ではなく、隣接する2つのデバイス領域10に溝部を跨いで配置される構造の端子部を形成してもよい。
【0163】
以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
【産業上の利用可能性】
【0164】
本発明を適用することにより、積層チップパッケージの電気的な接続に関する信頼性を高めることができる。本発明は半導体基板、その半導体基板を用いた積層チップパッケージおよび半導体プレート並びにこれらの製造方法の分野で利用することができる。
【符号の説明】
【0165】
1,91,111,112…半導体ウェハ、3A,3B…スクライブライン、10,92…デバイス領域、15,16,86…配線電極、15a,16a,86a…延出端子部、15b,16b,86b…電極パッド、15c,16c,86c…端面、15d,16d…交差側面、15e,16e…天端面、15f,16f…埋込部、15g,16g…端面、17…配線電極群、20,21,120,121…溝部、20a,21a,120a…溝下部、20b,21b,120b…幅広部、22…表面絶縁層、22a…上部絶縁層、22c…表面、23…下部絶縁層、31…保護絶縁層、32…接続パッド、50,51,55…デバイスプレート、88…寄せ集めパッド群、100,102…積層チップパッケージ。
【技術分野】
【0001】
本発明は、積層された複数のチップを含む積層チップパッケージを製造するための半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法に関する。
【背景技術】
【0002】
近年、携帯電話やノート型パーソナルコンピュータといった電子機器では、軽量化と高性能化が求められている。それに伴い、電子機器に用いられる電子部品の高集積化が求められている。また、半導体記憶装置の大容量化のためにも電子部品の高集積化が求められている。
【0003】
近年、高集積化された電子部品としてシステム・イン・パッケージ(System in Package、以下「SIP」という)が注目されている。SIPは、LSIを重ね合わせ1つのパッケージに実装したデバイスであり、近年、複数のチップを積層する3次元実装技術を用いたSIPが注目されている。そのようなSIPとして、積層された複数のチップを有するパッケージ、すなわち、積層チップパッケージが知られている。積層チップパッケージは高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるといった利点を有している。
【0004】
積層チップパッケージを製造するための3次元実装技術として、ワイヤボンディング方式と、貫通電極方式とが知られている。ワイヤボンディング方式は、複数のチップを基板上に積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とをワイヤボンディングによって接続する方式である。貫通電極方式は、積層されるそれぞれのチップに複数の貫通電極を形成し、その貫通電極によって各チップ間の配線を行う方式である。
【0005】
ワイヤボンディング方式には、ワイヤ同士が接触しないように電極の間隔を狭めることが難しいといった課題や、ワイヤの抵抗値が高いため回路の動作を高速化することが難しい、薄型化が難しいといった課題がある。
貫通電極方式では、ワイヤボンディング方式における前述の課題が解消されるものの、各チップに貫通電極を形成するために多くの工程を要するため、積層チップパッケージのコストが高くなるといった課題がある。
【0006】
積層チップパッケージの製造方法として、従来、例えば特許文献1や、特許文献2が知られている。特許文献1には、次のような製造方法が記載されている。この製造方法では、まず、ウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込む。その後、各チップに接続される複数のリードを形成してNeo-Waferと呼ばれる構造物を作成する。次に、Neo-Waferを切断して、チップとその周囲を囲む樹脂と、複数のリードとを含むNeo-chipと呼ばれる複数の構造体を作成する。このとき、チップに接続された複数のリードの端面はNeo-chipの側面に露出している。そして、複数種類のNeo-chipを積層して積層体を作成する。この積層体では、各層のチップに接続された複数のリードの端面は積層体の同じ側面に露出している。
【0007】
また、非特許文献1には、特許文献1に記載された製造方法と同様の方法で積層体を製造してその積層体の2つの側面に配線を形成することが記載されている。
一方、特許文献2には、フレキシブルなポリマー基板に1以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】米国特許第5,953,588号明細書
【特許文献2】米国特許第7,127,807 B2号明細書
【非特許文献】
【0009】
【非特許文献1】Keith D. Gann, “Neo-StackingTechnology”, HDI Magazine, 1999 年12月
【発明の概要】
【発明が解決しようとする課題】
【0010】
ところで、積層チップパッケージは、次のような手順で製造される。まず、ウェハプロセスを施すことにより、複数のデバイスが作り込まれたウェハ(デバイスウェハ)を作成する。そして、デバイスウェハにスクライブラインに沿った溝部を複数形成する。さらに、その溝部にエポキシ樹脂、ポリイミド樹脂といった樹脂を埋め込むことによって絶縁層を形成し、それによって溝付きデバイスウェハを作成する。このような溝付きデバイスウェハを絶縁性の接着材で張り合わせて積層デバイスウェハを作成する。この積層デバイスウェハを溝部に沿って切断することによって積層チップパッケージを製造する。
【0011】
一方、積層チップパッケージは、複数のデバイスプレートが重なっている。積層デバイスウェハを溝部に沿って切断すると、溝付きデバイスウェハも溝部に沿って切断される。溝付きデバイスウェハが溝部に沿って切断されたことによって形成される板状の部材がデバイスプレートである。
【0012】
そして、積層チップパッケージを製造する際、前述したように、デバイスウェハにスクライブラインに沿った溝部を複数形成したあと、その溝部に樹脂を埋め込むことによって絶縁層が形成されている。
【0013】
ところが、溝部に樹脂を埋め込む際、デバイスウェハの表面に液状の樹脂を塗布しており、その樹脂が溝部の内側にうまく入り込まないことがあった。特に溝部の深さを深くしたり幅を狭くしているときは、樹脂がほとんど入り込まないこともあった。
【0014】
一方、デバイスウェハには複数のデバイスが作り込まれており、その各デバイスにつながる配線が、絶縁層が形成された後に形成されている。
【0015】
ところが、各デバイスにつながる配線は溝部の上側にも形成されるため、溝部の中に樹脂で満たされていない部分(未充填部分、空隙ともいう)が現れると、溝付きデバイスウェハを積層した際、絶縁層の表面がくぼむなどして各デバイスにつながる配線が変形等するおそれがあった。そうすると、積層チップパッケージにおいて各デバイスプレート間の電気的な接続が不確実になるおそれがあり、積層チップパッケージの電気的な接続に関する信頼性を高めることができなかった。
【0016】
本発明は、上記課題を解決するためになされたもので、積層チップパッケージの電気的な接続に関する信頼性を高めることができる構造を備えた半導体基板、その半導体基板を用いた積層チップパッケージおよび半導体プレート並びにこれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【0017】
上記課題を解決するため、本発明は、スクライブラインに沿って複数の溝部が形成されている半導体基板であって、複数の溝部のいずれか少なくとも一つに接する単位領域と、その単位領域内に一部が配置されている配線電極とを有し、複数の溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有する半導体基板を特徴とする。
【0018】
上記半導体基板は、各溝部が口広構造を有しているため、各溝部の内側に樹脂が入り込みやすくなり、各溝部の内側に未充填部分が生じにくくなる。
【0019】
また、上記半導体基板では、複数の溝部は、幅広部が入り口の長さ方向全体に形成されていることが好ましい。
【0020】
幅広部が入り口の長さ方向全体に形成されていることにより、複数の溝部の長さ方向全体について、内側に樹脂が入り込みやすくなり、未充填部分が生じにくくなる。
【0021】
さらに、上記半導体基板では、複数の溝部に隙間なく樹脂を充填することによって形成されている絶縁層を更に有し、その絶縁層は、溝下部の内側に形成されている下部絶縁層と、幅広部の内側に形成されている上部絶縁層とが重なった2層構造を有し、かつ下部絶縁層が上部絶縁層を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されていることが好ましい。
【0022】
この半導体基板では、樹脂が相対的に入り込みにくい溝下部の内側に低粘性樹脂を用いた下部絶縁層が形成されていることで、溝部の内側にいっそう未充填部分が生じにくくなっている。
【0023】
また、上記半導体基板では、単位領域は、半導体装置を有するデバイス領域として形成され、デバイス領域を覆うように形成され、半導体基板の表層を構成している表面絶縁層を更に有し、その表面絶縁層は、上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されていることが好ましい。
【0024】
このような半導体基板は、上部絶縁層と表面絶縁層とを同じ樹脂を用いて一つの工程で形成することができるため、簡易に製造することができる。
【0025】
さらに、配線電極は、単位領域から溝部の内側に延出された延出端子部を有するようにすることができる。
【0026】
さらにまた、配線電極は、デバイス領域から溝部の内側に延出された延出端子部を有し、かつ表面絶縁層の表面よりも上に浮かび上がった凸状に形成されているようにすることもできる。
【0027】
さらに、配線電極は、表面絶縁層の表面よりも外側に突出し、かつ、表面絶縁層の表面と交差している交差側面と、表面絶縁層の表面よりも外側に突出し、かつ、表面絶縁層の表面に沿った天端面と、表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有するようにすることもできる。
【0028】
そして、上記半導体基板において、半導体装置と接続されている接続パッドと、接続パッドの形成位置に接続用ホールが形成され、かつ表面絶縁層の下側に配置されて、デバイス領域を覆うように形成されている保護絶縁層とを更に有し、配線電極は、表面絶縁層の表面よりも外側から接続パッドに至るまでの拡張高を備えた電極パッドを有することが好ましい。
【0029】
そして、本発明は、第1の半導体装置が形成されている第1の半導体プレートおよび第2の半導体装置が形成されている第2の半導体プレートを含む複数の半導体プレートが積層されている積層チップパッケージであって、第1の半導体プレートおよび第2の半導体プレートは、側面全体がそれぞれ第1の絶縁層および第2の絶縁層で覆われ、その第1の絶縁層および第2の絶縁層は、それぞれ下部絶縁層の上に上部絶縁層が重なった2層構造を有し、第2の半導体プレートは、第1の半導体プレートの下側に積層されている積層チップパッケージを提供する。
【0030】
また、この積層チップパッケージでは、下部絶縁層と上部絶縁層とはともに樹脂を用いて形成され、かつ下部絶縁層が上部絶縁層を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されているようにすることができる。
【0031】
また、上部絶縁層は、下部絶縁層よりも大きい奥行きを有しているようにすることができる。
【0032】
さらに、第1の半導体プレートは第1の半導体装置を覆うように形成され積層チップパッケージの表層を構成している第1の表面絶縁層を更に有し、その第1の表面絶縁層は、上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されているようにすることができる。
【0033】
また、第1の半導体装置に接続され、かつ第1の表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている第1の配線電極を更に有するようにすることができる。
【0034】
そして、本発明は、半導体装置が形成されている半導体プレートであって、側面全体が絶縁層で覆われ、その絶縁層は、下部絶縁層の上に上部絶縁層が重なった2層構造を有する半導体プレートを提供する。
【0035】
上記半導体プレートにおいて、下部絶縁層と上部絶縁層とはともに樹脂を用いて形成され、かつ下部絶縁層が上部絶縁層よりも粘度の低い低粘性樹脂を用いて形成されていることが好ましい。
【0036】
また、上部絶縁層は、下部絶縁層よりも大きい奥行きを有しているようにすることができる。
【0037】
さらに、半導体装置を覆うように形成され、半導体プレートの表層を構成している表面絶縁層を更に有し、その表面絶縁層は、上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されているようにすることができる。
【0038】
そして、本発明は、半導体装置が形成されている処理前基板について、スクライブラインに沿って第1の幅および第1の深さを備えた第1の溝部を複数形成する第1の溝部形成工程と、複数の第1の溝部の入り口に第1の幅よりも幅の広い第2の幅を有し、かつ第1の深さよりも浅い第2の深さを備えた第2の溝部を形成する第2の溝部形成工程と、第1の溝部および第2の溝部が形成されている側の表面に樹脂を塗布して第1の溝部および第2の溝部の内側に絶縁層を形成する絶縁層形成工程と、半導体装置に接続される配線電極を絶縁層よりも後に形成する配線電極形成工程とを有する半導体基板の製造方法を提供する。
【0039】
この製造方法では、絶縁層形成工程において、樹脂を塗布するのに先立って、その樹脂よりも粘度の低い低粘性樹脂を表面に塗布して第1の溝部の内側に下部絶縁層を形成することが好ましい。
【0040】
絶縁層形成工程において、第1の溝部および第2の溝部が形成されている側の表面に樹脂によって表面絶縁層を形成し、配線電極形成工程において、配線電極を表面絶縁層の表面よりも上に浮かび上がった凸状に形成することが好ましい。
【0041】
また、配線電極形成工程において、複数の第1の溝部のいずれか少なくとも一つに接するデバイス領域から第1の溝部に延出された延出端子部を表面絶縁層の表面よりも上に浮かび上がった凸状に形成することが好ましい。
【0042】
さらに本発明は、上記製造方法によって製造された半導体基板を少なくとも2枚積層して積層デバイスウェハを形成し、その積層デバイスウェハを第1の溝部に沿って切断したときの切断面に、下部絶縁層を含む2層構造の絶縁層の断面と、各半導体基板に形成されている配線電極の端面とを出現させてデバイスブロックを製造し、各配線電極の端面を接続する接続電極をデバイスブロックの切断面に形成する積層チップパッケージの製造方法を提供する。
【0043】
また、デバイスブロックを製造するときに、配線電極の端面を表面絶縁層の表面よりも外側に突出している突出端面として出現させることが好ましい。
【発明の効果】
【0044】
以上詳述したように、本発明によれば、積層チップパッケージの電気的な接続に関する信頼性を高めることができる構造を備えた半導体基板、その半導体基板を用いた積層チップパッケージおよび半導体プレート並びにこれらの製造方法が得られる。
【図面の簡単な説明】
【0045】
【図1】本発明の第1の実施の形態に係る半導体ウェハの全体を示す斜視図である。
【図2】半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。
【図3】図2の3−3線断面図である。
【図4】2枚の半導体ウェハを用いた積層チップパッケージの、メモリセルを中心に示した断面図である。
【図5】図1の半導体ウェハの要部を示す一部省略した斜視図である。
【図6】図5の6−6線断面図である。
【図7】製造途中の半導体ウェハを示す図2と同様の平面図である。
【図8】図7の後続の半導体ウェハを示す図2と同様の平面図である。
【図9】図8の後続の半導体ウェハを示す図2と同様の平面図である。
【図10】図9の後続の半導体ウェハを示す図2と同様の平面図である。
【図11】図10の後続の半導体ウェハを示す図2と同様の平面図である。
【図12】溝部を中心に示した半導体ウェハの断面図で(A)は第1の溝部形成工程を実行した状態を示し、(B)は第2の溝部形成工程を実行した状態を示している。
【図13】図12の後続の半導体ウェハの断面図で(A)は下部絶縁層を形成した状態を示し、(B)は上部絶縁層および表面絶縁層を形成した状態を示している。
【図14】図7の14−14線断面図である。
【図15】図8の15−15線断面図である。
【図16】図9の16−16線断面図である。
【図17】図10の17−17線断面図である。
【図18】図11の18−18線断面図である。
【図19】積層チップパッケージを製造する途中の半導体ウェハおよび台座を示す図3と同様の断面図である。
【図20】図19の後続の工程を示す図3と同様の断面図である。
【図21】図20の後続の工程を示す図3と同様の断面図である。
【図22】図21の後続の工程を示す図3と同様の断面図である。
【図23】積層チップパッケージを構成するデバイスプレートの一例を示す斜視図である。
【図24】デバイスブロックの一例を示す斜視図である。
【図25】積層チップパッケージの一例を示す一部省略した斜視図である。
【図26】図25と同じ積層チップパッケージの一例を示す斜視図である。
【図27】本発明の第2の実施の形態に係る半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。
【図28】本発明の他の実施の形態に係る半導体ウェハの全体を示す斜視図である。
【図29】図28の半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。
【図30】更に別の実施の形態に係る半導体ウェハの全体を示す斜視図である。
【図31】別の積層チップパッケージを示す斜視図である。
【図32】別のデバイスプレートを示す斜視図である。
【図33】(A)は溝部が溝下部だけを備えている場合において樹脂を塗布したときを模式的に示した断面図、(B)は(A)よりも幅の広い溝部を備えている場合において樹脂を塗布したときを模式的に示した断面図である。
【図34】デバイスブロックにおける角部の要部を一方の側面を断面にし、他方の側面を内部構造とともに示した斜視図である。
【図35】(A)は変形例に係る図6同様の断面図、(B)は別の変形例に係る図6同様の断面図である。
【発明を実施するための形態】
【0046】
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
第1の実施の形態
(半導体ウェハの構造)
まず、図1〜図3、図5〜図6を参照して、本発明の実施の形態に係る半導体基板の一例となる半導体ウェハ1の構造について説明する。
【0047】
図1は本発明の第1の実施の形態に係る半導体ウェハ1の全体を示す斜視図である。図2は半導体ウェハ1に形成されているデバイス領域10とその周辺の領域とを示す平面図、図3は図2の3−3線断面図である。図5は半導体ウェハ1の要部を示す一部省略した斜視図、図6は図5の6−6線断面図である。
【0048】
半導体ウェハ1はシリコンウェハ2を用いて構成されている。半導体ウェハ1は図1に示すように、シリコンウェハ2の第1の表面1a(第1の表面1aの裏面側が第2の表面1b)にスクライブライン3A,3Bが形成されている。スクライブライン3A,3Bは第1の表面1aにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線上に形成されている。スクライブライン3Aとスクライブライン3Bとは直交している。隣接するスクライブライン3A,3Aおよび3B,3Bで囲まれた領域に後述するデバイス領域10が形成されている。
【0049】
そして、半導体ウェハ1は第1の表面1aに溝部20,21が形成されている。溝部20,21はそれぞれスクライブライン3A,3Bに沿って形成されている。
【0050】
溝部20は図6に詳しく示すように、溝下部20aと幅広部20bとを有し、第1の表面1aとほぼ直交する方向に形成されている。
【0051】
溝下部20aは溝部20の底部20cを含む、底部20cからある程度の高さの部分である(底部20cについては図12、図13参照)。溝下部20aは溝部20の中で相対的に樹脂が入り込み難い下側の部分であり、図12(A),(B)に示すように、幅w1(約60〜80μm)、深さd1(約10〜40μm)を有している。溝下部20aの内側には、図3、図6等に示すように後述する下部絶縁層23が形成されている。
【0052】
幅広部20bは溝部20における溝下部20aよりも上側に配置されている部分であって、溝部20の入り口20dを含む、入り口20dからある程度の深さの部分である。この幅広部20bは溝下部20aよりも幅が広く形成され、溝部20における入り口20dの長さ方向全体に形成されている。すなわち、図12(A),(B)に示すように、幅広部20bの幅w2は溝下部20aの幅w1よりも大きくなっている(w2>w1)。幅広部20bの幅w2は約80〜120μm、深さd2は約10〜40μmである。そして、幅広部20bの内側には後述する上部絶縁層22aが形成されている。
【0053】
溝部21は溝下部21aと幅広部21bとを有し、第1の表面1aとほぼ直交する方向に形成されている。溝下部21aは溝下部20aと同様の底部からある程度の高さの部分であって、溝下部20aと同じ幅および深さを有している。溝下部21aの内側には溝下部20aと同様に下部絶縁層23が形成されている。幅広部21bは溝下部21aよりも上側に配置されている部分である。幅広部21bは、溝下部21aよりも幅が広く形成され、幅広部20bと同様の幅および深さを有している。幅広部21bの内側には幅広部20bと同様に上部絶縁層22aが形成されている。
【0054】
このように、溝部20、21は溝下部20a、21aよりも幅の広い幅広部20b、幅広部21bがそれぞれ入り口に形成されている口広構造を有している。そして、溝部20、21の内側には、下部絶縁層23の上に上部絶縁層22aが重なった2層構造の絶縁層が形成されている。
【0055】
そして、半導体ウェハ1は、図3に詳しく示すように表面絶縁層22を有している。表面絶縁層22はデバイス領域10を覆うように形成され、半導体ウェハ1の第1の表面1aのほぼ全体をカバーして、半導体ウェハ1の表層を構成している。表面絶縁層22は後述する保護絶縁層31よりも厚さが厚く、しかも表面22cが平坦に形成されており、後述する配線電極15、配線電極16の形成されている部分を除いて半導体ウェハ1の最も外側に配置されている。
【0056】
また、表面絶縁層22は溝部20,21の内側に形成されている上部絶縁層22aと一体となって構成され、上部絶縁層22aとそれ以外の部分とのつなぎ目がなく一まとまりに形成されている。表面絶縁層22はコンタクトホール22bが複数形成されており、各コンタクトホール22bに配線電極15または配線電極16が一つずつ形成されている。
【0057】
表面絶縁層22は、エポキシ樹脂、ポリイミド樹脂といった樹脂や、シリコンシリケートグラス(SOG)等からなる絶縁材を用いて形成することができる。本実施の形態では、樹脂を用いた場合を想定している。特に、表面絶縁層22は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部20,21に沿って半導体ウェハ1をダイシングソーで切断するときに、その切断を容易に行うことができる。
【0058】
下部絶縁層23も、表面絶縁層22と同様に樹脂を用いて形成されている。ただし、下部絶縁層23は、表面絶縁層22を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されている。
【0059】
さらに、半導体ウェハ1はシリコンウェハ2によって構成されるシリコン基板30を有し、その上側部分がデバイス領域10となっている。デバイス領域10は表面に複数の接続パッド32が形成されており、接続パッド32以外の部分が保護絶縁層31によって被覆されている。
【0060】
保護絶縁層31は、表面絶縁層22の下側に配置されていて、デバイス領域10を覆うように形成されている。保護絶縁層31は、二酸化シリコン(SiO2)等からなり、各接続パッド32の形成位置に接続用ホール31aが形成されている。接続用ホール31aは接続パッド32を露出させて後述する配線電極15,16を接続パッド32に接続するために形成されている。接続パッド32はデバイス領域10の半導体装置に接続されている(詳しくは図4参照)。
【0061】
デバイス領域10は、図2に詳しく示すように、隣接する溝部20,20と、溝部21,21とによって囲まれた矩形状の領域である。デバイス領域10は、第1の表面1aに複数形成されており、そのそれぞれは溝部20,21によって隣接する領域と分けられている単位領域となっている。
【0062】
各デバイス領域10は、ウェハプロセスを施すことによって第1の表面1aに形成されたメモリ部を有し、配線電極15,16が複数形成されている。なお、ウェハプロセスとは、シリコンウェハ2等のウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。
【0063】
デバイス領域10は半導体装置としてメモリ部の他、CPU,センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域10はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。
【0064】
配線電極15はCu等の導電性の材料からなっている。配線電極15は延出端子部15aと、矩形状の電極パッド15bとを有し、延出端子部15aと電極パッド15bの全体が表面絶縁層22の表面22cよりも上に浮かび上がり立体的になった凸状構造を有している。
【0065】
配線電極15は図3のほか、図5、図23に詳しく示されている。配線電極15は延出端子部15aの端面15gが表面絶縁層22の表面22cよりも外側に突出している突出端面となっている。また、配線電極15は、交差側面15dと、天端面15eと、埋込部15fとを有している。
【0066】
交差側面15dは表面絶縁層22の表面22cよりも外側に突出し、しかも表面22cから起立するように(ほぼ直交状に)交差している側面部分である。天端面15eは、交差側面15dに接続され、表面22cよりも外側に突出し、しかも表面22cに沿った方向に配置された矩形状部分およびそこから溝部20に向かって表面22cに沿った方向に伸びる帯状部分を有している。埋込部15fは表面22cよりも内側に入り込み、接続パッド32に接続されている部分である。
【0067】
そして、電極パッド15bが交差側面15d、天端面15eおよび埋込部15fによって構成され、延出端子部15aが交差側面15dと天端面15eとによって構成されている。
【0068】
また、電極パッド15bは、上下に重なって配置されているコンタクトホール22bおよび接続用ホール31aを介して接続パッド32に接続されていて、接続パッド32にまで届く深さを有している。つまり、電極パッド15bは表面22cよりも外側の天端面15eからコンタクトホール22bおよび接続用ホール31aを介して接続パッド32に至るまでの拡張された高さ(拡張高)h15を有している。この拡張高h15は、接続パッド32の高さh32よりも大きくなっている(h15>h32)。例えば、h15は2〜6μm程度、h32は0.5〜1μm程度である。
【0069】
配線電極16もCu等の導電性の材料からなっている。配線電極16は延出端子部16aと、矩形状の電極パッド16bとを有し、延出端子部16aと電極パッド16bの全体が配線電極15と同様の凸状構造を有している。配線電極16は延出端子部16aの端面16gが表面22cよりも外側に突出している突出端面となっている。
【0070】
また、配線電極16は交差側面16dと、天端面16eと、埋込部16fとを有している。交差側面16dは交差側面15dと同様に表面22cと交差している側面部分である。天端面16eは天端面15eと同様に表面22cに沿った方向に配置された矩形状部分およびそこから溝部20に向かって表面22cに沿った方向に伸びる帯状部分を有している。埋込部16fは埋込部15fと同様に表面22cよりも内側に入り込み、接続パッド32に接続されている部分である。そして、電極パッド16bが交差側面16d、天端面16eおよび埋込部16fによって構成され、延出端子部16aが交差側面16dと天端面16eとによって構成されている。電極パッド16bも電極パッド15bと同様の拡張高を有している。
【0071】
そして、配線電極15は、延出端子部15aと電極パッド15bとがデバイス領域10の外周の一部分に沿って形成されているが、配線電極16はデバイス領域10を跨ぐようにして延出端子部16aが形成されている。また、電極パッド16bはデバイス領域10の外周の一部分に沿って電極パッド15bと対向するように配置されている。
【0072】
延出端子部15a、延出端子部16aはそれぞれの一部分がデバイス領域10から溝部20の内側に延出している。すなわち、延出端子部15a、延出端子部16aは、電極パッド15b、16bから離れた先端側の一部分が溝部20のエッジ部分(前述した入り口20d)から張り出し、溝部20の幅方向内側に収まるようにして形成されている。そして、延出端子部15a、延出端子部16aは、それぞれにおけるデバイス領域10から延出している部分が表面絶縁層22の表面22cよりも上に浮かび上がった凸状に形成されている。
【0073】
また、図2、図5、図6に示すように、延出端子部15a、延出端子部16aは溝部20の幅方向両側から張り出していて、溝部20の幅方向中央付近で端面15g同士、端面16g同士がわずかに離れて互いに対峙している。
【0074】
半導体ウェハ1は、延出端子部15a、延出端子部16aを有している。そのため、半導体ウェハ1は、溝部20に沿って切断したときの切断面に、後述する端面15c、16cが表面22cよりも外側に突出して出現するようになっている。
【0075】
さらに、配線電極15、16は溝部20に沿って交互に多数並べられている。これらの配線電極15、16はひとつにまとまった配線電極群17を形成している。また、配線電極15、16は、デバイス領域10を取り囲み、デバイス領域10に接している溝部の全体、すなわち隣接している2本の溝部20,20および2本の溝部21,21のうち、これら4本の溝部の一部分である左側または右側の溝部20にだけ延出端子部15a、16aが延出している。配線電極群17は、延出端子部15a、16aのこのような偏った配置による偏在構造を有している。
【0076】
デバイス領域10のメモリ部には半導体装置としてのメモリセル41が多数形成されている。メモリセル41は図4に示すような構造を有している。図4は、2枚の半導体ウェハ1を用いた後述する積層チップパッケージ100の、メモリセル41を中心に示した断面図である。
【0077】
メモリセル41は、接続パッド32を介して配線電極15、16が接続されている。メモリセル41は半導体ウェハ1を構成しているN型基板71の表面上に形成されている。図4では、接着層33を介して2つのメモリセル41が積層されている。接着層33は、半導体ウェハ1を接着するときに用いた接着材で構成されている。
【0078】
各メモリセル41は、フラッシュメモリを構成していて、N型基板71の表面上に形成されたP型ウェル72上に形成されている。メモリセル41は、ソース73Aおよびドレイン73Bと、絶縁層77と、絶縁膜81、浮遊ゲート82、絶縁膜83および制御ゲート84とを有している。さらに、メモリセル41はソース電極74と、ドレイン電極76と、ゲート電極75とを有している。
【0079】
ソース73Aおよびドレイン73BはいずれもN型領域であり、それぞれソース電極74と、ドレイン電極76が接続されている。絶縁層77は、接続パッド32をそれぞれソース電極74、ドレイン電極76に接続するためのコンタクトホールが形成されている。ソース電極74、ゲート電極75、ドレイン電極76はそれぞれ対応するコンタクトホールを介してソース73A、制御ゲート84、ドレイン73Bに接続されている。
【0080】
(半導体ウェハの製造方法)
続いて以上のような構成を有する半導体ウェハ1の製造方法について、図7〜図18を参照して説明する。ここで、図7は製造途中の半導体ウェハを示す図2と同様の平面図、図8は図7の後続の半導体ウェハを示す図2と同様の平面図である。図9〜図11は順に後続の半導体ウェハを示した図2と同様の平面図である。図12は、溝部を中心に示した半導体ウェハの断面図で(A)は第1の溝部形成工程を実行した状態を示し、(B)は第2の溝部形成工程を実行した状態を示している。図13は、図12の後続の半導体ウェハの断面図で(A)は下部絶縁層を形成した状態を示し、(B)は上部絶縁層および表面絶縁層を形成した状態を示している。そして、図14〜図18はそれぞれ図7〜図11の14−14線、15−15線、16−16線、17−17線、18−18線断面図である。なお、図示の都合上、図10,11では、表面絶縁層22にハッチングを付している。
【0081】
半導体ウェハ1を製造するときは、まずウェハプロセスを施すことによって、デバイス領域10にメモリ部と複数の接続パッド32が形成されているウェハ(処理前ウェハ)を準備する。そして、処理前ウェハについて、図14に示すように、第1の表面1a上に保護絶縁層31を形成し、その保護絶縁層31の各接続パッド32の形成箇所に接続用ホール31aを形成する。次に、スクライブライン3A,3Bに沿って溝部20,21を形成する。溝部20,21はダイシングソー方式によって形成する。溝部20,21は、反応性イオンエッチング等のエッチングによって形成してもよい。
【0082】
溝部20,21を形成するときは、次に示す第1の溝部形成工程と、第2の溝部形成工程とを順に実行する。
【0083】
第1の溝部形成工程では、図7、図12(A)、図14に示すように第1の表面1aに、図示しない第1のブレード(切削刃)を用いてスクライブライン3A,3Bに沿って、第1の幅および第1の深さを備えた溝部(第1の溝部120)を形成する。第1の溝部120は底部からある程度の高さの部分が後に溝下部20aまたは溝下部21aとなる。ここで、第1の幅は前述の幅w1であって約60〜80μm、第1の深さは図12(A)に示す深さd0であって約40〜80μmである。
【0084】
続いて第2の溝部形成工程を実行する。第2の溝部形成工程では、図8、図12(B)、図15に示すように、図示しない第2のブレードを用いて第1の溝部120の入り口に、第1の溝部120の長さ方向全体に沿って第2の溝部121を形成する。第2の溝部121は第2の幅と第2の深さを備えている。第2の幅は、前述の幅w2であって約80〜120μm、第2の深さは前述の深さd2であって約10〜40μmである。第2の幅は第1の幅よりも大きく、第2の深さd2は第1の深さd0よりも浅くなっている(d0>d2)。第2の溝部121を形成することによって、第1の溝部120における底部からある程度の高さの部分が溝下部20a、溝下部21aとなり、溝下部20a、溝下部21aの上側部分がそれぞれ幅広部20b、幅広部21bとなる。
【0085】
次に、絶縁層形成工程を実行する。絶縁層形成工程では、表面絶縁層22を形成するための樹脂(表層用樹脂ともいう)を塗布するのに先立ち予め、この表層用樹脂よりも粘度の低い低粘性樹脂を第1の表面1aに塗布する。そして、塗布した低粘性樹脂を図示しないスピンコータなどを用いて第1の表面1a上に均一に行き渡らせる。低粘性樹脂は粘度が低くてサラサラしており流動性が良好である。そのため、低粘性樹脂は、相対的に入り込みにくい溝下部20a、溝下部21aの内側にも確実に入り込む。しかも、溝下部20a、溝下部21aの上側にそれぞれ幅広部20b、21bが形成されているので、低粘性樹脂は溝下部20a、溝下部21aの内側により入り込みやすくなっている。
【0086】
そして、図9、図13(A)、図16に示すように、溝下部20a、溝下部21aの内側に残った低粘性樹脂によって下部絶縁層23が形成される。なお、低粘性樹脂は溝部20,21の内側に入り込むほか、溝部20,21の外側(例えば保護絶縁層31の上側)に残ることもあるが、溝部20,21の外側に残った低粘性樹脂は図示を省略している。
【0087】
次に、図10,図13(B),図17に示すように、第1の表面1a全体に、表層用樹脂を塗布する。そして、塗布した表層用樹脂を図示しないスピンコータなどを用いて第1の表面1a上に均一に行き渡らせる。この表層用樹脂は例えばエポキシ樹脂、ポリイミド樹脂等であるが、低粘性樹脂よりは粘度が高く流動性が低い。そのため、表層用樹脂は幅が狭くて深さの深い溝部の内側には入り込み難い。しかしながら、溝部20,21の入り口に幅広部20b、21bが形成されている。そのため、表層用樹脂は溝部20,21の内側には入り込みやすい。
【0088】
そして、表層用樹脂を塗布するのに先立ち予め低粘性樹脂を塗布したことによって、溝下部20a、溝下部21aに下部絶縁層23が形成されている。そのため、溝部20,21の内側に表層用樹脂が入り込むと、その表層用樹脂によって溝部20,21の内側に下部絶縁層23とは別の絶縁層が形成される。この絶縁層が上部絶縁層22aとなる。こうして、溝部20,21の内側に2層構造の絶縁層が形成される。
【0089】
続いて、処理前ウェハの表面を研磨して平坦化すると、処理前ウェハの表面全体を覆うようにして表面絶縁層22が形成される。塗布した表層用樹脂のうちの溝部20,21の内側に入り込んだ部分が上部絶縁層22aとなるため、表面絶縁層22は上部絶縁層22aと一体となって形成される。
【0090】
次いで図11,18に示すように、表面絶縁層22にコンタクトホール22bを形成して接続パッド32を露出させる。その後、配線電極形成工程を行い、配線電極15、16を形成する。配線電極15、16は、前述した凸状構造を有し、しかも延出端子部15a、16aを備える形状で形成する。配線電極15、16は、例えば以下のような手順で形成することができる。
【0091】
まず、表面絶縁層22の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム(図示せず)を形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極15、16の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極15、16を形成することができる。
【0092】
配線電極15、16は表面絶縁層22よりも後に形成されるので、延出端子部15a、16aはその全体が表面絶縁層22の表面22cの上側に配置される格好で形成される。電極パッド15b、16bは、周辺部分が表面22cの上側に配置されるとともに、中央部分が表面22cよりも内側に入り込み、接続パッド32につながって形成される。
【0093】
以上の工程を経ることにより、前述した構造を備えた半導体ウェハ1を製造することができる。半導体ウェハ1は、溝部20,21が口広構造を有しているため溝部20,21の内側に液状の樹脂が入り込みやすくなっている。そのため、液状の樹脂を用いて、溝部20,21の内側に絶縁層を形成する際、その樹脂が溝部20,21の内側に確実に入り込む。したがって、樹脂で満たされていない未充填部分(空隙)が溝部20,21の内側に形成されることがない。すなわち、溝部20,21の内側全体が樹脂で満たされている。
【0094】
半導体ウェハ1は、このような空隙を形成することなく充満した樹脂によって下部絶縁層23および上部絶縁層22aが形成されている。つまり、半導体ウェハ1は、低粘性樹脂および表層用樹脂という複数の樹脂からなる絶縁層によって内側が隙間なく満たされた構造(この構造を「充満構造」という)の溝部20,21を有している。
【0095】
ところで、半導体ウェハ1を用いて積層チップパッケージ100を製造するときは複数の半導体ウェハ1を積層する必要がある(詳しくは後述する)。そのため、上に積層された半導体ウェハ1からの荷重が下に積層されている半導体ウェハ1に作用し、その荷重は延出端子部15a、16aにも作用する。延出端子部15a、16aは先端側の一部分がデバイス領域10から延出し、溝部20の上側に配置されている。そのため、延出端子部15a、16aは上からの荷重が作用すると、溝部20の入り口20dを境目にして先端側が下方に折れ曲がりやすい。
【0096】
しかし、半導体ウェハ1では、溝部20,21が充満構造を有しているため、下部絶縁層23および上部絶縁層22aが溝部20,21の内側で動くようなことはなく、したがって、表面絶縁層22の表面22cの位置が変わることがない。表面絶縁層22、上部絶縁層22aおよび下部絶縁層23は延出端子部15a、16aを支える支持部材であるが、これらの位置が変わることがないため、延出端子部15a、16aが表面絶縁層22、上部絶縁層22aおよび下部絶縁層23によって確実に支えられる(図6参照)。したがって、延出端子部15a、16aは、上からの荷重が作用しても変形することはなく、元の形状を確実に維持することができる。こうして、半導体ウェハ1を用いることによって、積層チップパッケージの電気的な接続を確実なものとすることができる(詳しくは後述する)。
【0097】
また、溝部20,21では、幅広部20b、21bが入り口20dの長さ方向全体に形成されている。そのため、溝部20,21の全体について、内側に樹脂が入り込みやすくなっている。したがって、溝部20,21のどの部分に対しても、変形しない延出端子部15a、16aを形成することができる。
【0098】
そして、溝部20,21のうち、溝下部20a、21aは底部よりに位置しているため、他の部分よりも相対的に樹脂が入り込みにくい。そこで、半導体ウェハ1では、低粘性樹脂を用いて溝下部20a、21aの内側に下部絶縁層23を形成している。低粘性樹脂は流動性が良好なため、入り込みにくい部分にも確実に入り込む。したがって、低粘性樹脂は溝部20,21を充満構造とするのに極めて好適である。このように、半導体ウェハ1は、低粘性樹脂を用いることによって、溝部20,21の充満構造がより確実に形成されるようにしている。
【0099】
一方、表層用樹脂は低粘性樹脂よりも粘度が高くて流動性が低い。そのため、仮に、溝部20,21が溝下部20a、21aだけで構成され、口広構造でなかったとすると、図33(A)に示すように、表層用樹脂が溝部20(21)の入り口付近に留まり内側に入り込みにくくなる。そうすると、樹脂の存在しない空隙25が溝部20,21の内側に現れるため、溝部20,21の上側の表面絶縁層22がたわんでしまう。また、表層用樹脂は流動性が低いため図33(B)に示すように溝部20(21)の幅を広げても、溝部20(21)を充満構造とすることは困難である。したがって、表層用樹脂だけでは、溝部20(21)の内側に空隙25が現れる事態を回避することが困難であり、延出端子部15a、16aの変形を回避することも困難である。
【0100】
そこで、半導体ウェハ1を製造するときは、表層用樹脂を塗布するのに先立ち予め低粘性樹脂を第1の表面1aに塗布することとしている。こうすると、溝部20,21の入り口20dを表層用樹脂で塞ぐ前に、相対的に樹脂が入り込みにくく、表層用樹脂の入り込みの困難な溝下部20a、21aの内側に低粘性樹脂を充填しておくことができる。こうすることによって、空隙25の発生が皆無になり、より確実に溝部20,21の充満構造が得られるようになる。
さらに、半導体ウェハ1は、上部絶縁層22aと表面絶縁層22とを同じ樹脂を用いて一つの工程で形成することができるため、簡易に製造することができる。
【0101】
(積層チップパッケージの製造方法、積層チップパッケージおよびデバイスプレートの構造)
以上のような構成を有する半導体ウェハ1は、同じもの複数枚を用いることによって積層チップパッケージ100を製造することができる。積層チップパッケージ100の製造方法を図19〜図22を用いて説明すれば次のとおりである。
【0102】
ここで、図19は、積層チップパッケージ100を製造する途中の半導体ウェハ1および台座34を示す図3と同様の断面図である。図20は図12の後続の工程を示す図3と同様の断面図、図21は図20の後続の工程を示す図3と同様の断面図、図22は図21の後続の工程を示す図3と同様の断面図である。
【0103】
積層チップパッケージ100は次のようにして製造する。まず、前述した半導体ウェハ1の第1の表面1aに接着材を塗布して台座34に固定する。図19では、このとき塗布した接着材からなる接着層33が示されている。半導体ウェハ1は後述する積層デバイスウェハ98の最も上位に配置される最上位基板として用いられる。台座34は半導体ウェハ1をサポートするための部材であって、図19ではガラス板を用いている。続いて、半導体ウェハ1の第2の表面1bを溝部20,21が出現するまで研摩して図19に示すように半導体ウェハ1の厚さを薄くする。
【0104】
次に、半導体ウェハ1と同じ構成を備えた別の半導体ウェハ1Aを用意し、それを図20に示すように半導体ウェハ1の第2の表面1b側に接着材を用いて接着する。このとき、半導体ウェハ1と半導体ウェハ1Aについて、双方の溝部20,21の位置が揃うように位置合わせ行う。それから半導体ウェハ1Aの第2の表面1bを溝部20,21が出現するまで研摩する。この研磨によって半導体ウェハ1Aの厚さを薄くすると積層デバイスウェハが得られる。積層デバイスウェハは半導体ウェハ1が複数積層されている。
【0105】
さらに、図21に示すように半導体ウェハ1と同じ構成を備えた別の半導体ウェハ1B,1Cを用意する。そして、半導体ウェハ1B,1Cのそれぞれについて、積層デバイスウェハの第2の表面1b側に接着してから研磨する工程(接着・研磨工程)を実行する。
【0106】
引き続いて接着・研磨工程を繰り返し実行し、その後、台座34および接着層33を除去すると、図22に示すような積層デバイスウェハ98が製造される。積層デバイスウェハ98は半導体ウェハ1と半導体ウェハ1A、1B、1C、1D、1E、1F、1Gが重なり全部で8枚の半導体ウェハが積層されている。この積層デバイスウェハ98は、台座34および接着層33が除去されているため、半導体ウェハ1の配線電極15,16が凸状に出現している。
【0107】
続いて、積層デバイスウェハ98を溝部20,21に沿って切断する。すると、図24に示すように、直方体状のデバイスブロック99が得られる。図24は、デバイスブロック99を示す斜視図である。デバイスブロック99は、4つの側面のうちの一つが配線用側面99aとなっている。配線用側面99aには、延出端子部15a、16aの後述する端面15c、16cが表面絶縁層22の表面22cよりも外側に突出して出現している。
【0108】
一方、積層デバイスウェハ98を溝部20,21に沿って切断する際、図6に示したように、溝部20,21がカットラインCLに沿って切断される。すると、延出端子部16a(延出端子部15aも同様)がカットラインCLに沿って切断される。また、前述したように、各半導体ウェハ1では、溝部20,21の内側に2層構造の絶縁層が形成されている。そのため、積層デバイスウェハ98を溝部20,21に沿って切断したときの切断面に、2層構造の絶縁層の断面(絶縁層の断面を「絶縁断面」ともいう)が出現する。この絶縁断面は下部絶縁層23の断面である絶縁断面23cの上に、上部絶縁層22aの断面である絶縁断面22dが重なった2層構造になっている。
【0109】
また、各半導体ウェハ1において、溝下部20a、21aの幅よりも幅広部20b、21bの幅が広く形成されている。そのため、デバイスブロック99の4つの側面において、上部絶縁層22aは下部絶縁層23よりも大きい奥行きを有している。この奥行きとは、デバイスブロック99(積層チップパッケージ100および後述するデバイスプレート50、51でも同様)において、図6、図34に示したように、絶縁断面22dと幅広部20b(21b)の内側面との距離d11、絶縁断面23cと溝下部20a(21a)の内側面との距離d12を意味している。距離d11は距離d12よりも大きいので、d11>d12になっている。
【0110】
続いて、配線用側面99aに図25に示すように接続電極60を形成すると、積層チップパッケージ100が製造される。接続電極60は配線用側面99aにおいて、上下に並んだ複数の端面15c同士または複数の端面16c同士を接続するよう帯状に形成する。
【0111】
積層チップパッケージ100は図25のほか図26にも示すように、1つのデバイスプレート50と、7つのデバイスプレート51とが重なり、全部で8枚のデバイスプレートが積層された構造を有している。
【0112】
また、積層チップパッケージ100はデバイスプレート50、51の配線を接続電極60によって行っている。積層チップパッケージ100では、4つの側面の中の一つの配線用側面99aにすべての接続電極60が形成されている。このことにより、積層チップパッケージ100は片側配線構造を実現している。積層チップパッケージ100は端面15c、16cがそれぞれ複数形成されており、それらを縦方向につなぐ格好で接続電極60が形成されている。
【0113】
積層チップパッケージ100は、半導体ウェハ1のメモリ部を変更することにより、64GB(ギガバイト)、128GB、256GBといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ100は、デバイスプレートが8枚積層されているが、複数のデバイスプレートが積層されていればよく、デバイスプレートの積層数は8枚には限定されない。
【0114】
積層チップパッケージ100は配線用側面99aに接続電極60を形成することによって製造されるが、接続電極60によって接続される端面15c、16cは表面22cよりも上方向に突出して形成されている。
【0115】
そして、接続電極60を形成するときは、接続電極60を形成するためのマスクパターンを正確に配置しなければならないが、そのマスクパターンの位置合わせが大まかでも積層チップパッケージ100を製造することができる。大まかな位置合わせでも、上下に並んだ端面15c同士、端面16c同士を接続する接続電極60を形成することができる。
【0116】
すなわち、積層チップパッケージ100では、接続電極60を形成する際、アライメントは高精度で行わなくてもよい。そのため、直方体状のデバイスブロック99を得た後の工程を簡易にすることができ、積層チップパッケージ100の製造工程全体を簡略化することができる。したがって、積層チップパッケージ100の製造時間を短縮することができる。これにより、単位時間あたりに製造できる積層チップパッケージ100の個数を増やすことができ、積層チップパッケージ100の製造単価を低減することができる。
【0117】
接続電極60を形成する際、アライメントを高精度で行わなくてもよいことの理由について述べれば次のとおりである。
【0118】
まず、デバイスブロック99は、4つの側面すべてが積層デバイスウェハ98を切断したときの切断面によって構成されている。この切断面の一つに端面15c、16cが端面15g、16g(詳しくは図5参照)と同様に突出している端面となって出現している。これは次の理由による。なお、本実施の形態では、突出している端面を突出端面ともいう。
【0119】
各半導体ウェハ1(半導体ウェハ1A、1B、1C、1D、1E、1F、1Gも同様)の配線電極15,16は、延出端子部15a、延出端子部16aを有している。延出端子部15a、延出端子部16aは溝部20の内側に延出されている。そのため、積層デバイスウェハ98を溝部20,21に沿って切断したときに延出端子部15a、延出端子部16aも切断される。そして、延出端子部15a、延出端子部16aが切断されたときに形成される端面15c、16cが切断面の一つに出現する。
【0120】
一方、延出端子部15a、16aは、拡張高h15を有する電極パッド15b、16bと同様に凸状に形成されている。そのため、端面15c、16cは表面22cよりも上方向に突出した突出端面となって出現する。
【0121】
ここで、接続パッド32について、溝部20の内側にまで延出する端子部を形成した場合を考える(この端子部を仮想端子部という)。この場合、デバイスブロックの側面には、その仮想端子部の端面が出現することになる。
【0122】
しかし、延出端子部15a、16aは拡張高h15を備えた電極パッド15b、16bと共通の天端面15e、16eを有し、接続パッド32よりも厚さが厚く形成されている。そのため、端面15c、16cは前述の仮想端子部の端面よりも大きさが大きくなって出現する。デバイスブロック99では、このような大きさの大きい端面15c、16cが縦方向に並んで出現しているため、端面15c同士が接続しやすく、端面16c同士も接続しやすくなっている。接続電極60は端面15c同士、端面16c同士をつなぐことができればよいので、接続電極60を形成する際、マスクパターンの位置合わせを大まかにしてもよい。このような理由から、デバイスブロック99では、接続電極60を形成する際、アライメントを高精度で行わなくてもよくなっている。
【0123】
一方、端面15c、16cの大きさが大きくなっているということは、配線電極15,16の断面積が拡張されていることを意味している。したがって、配線電極15,16の抵抗値を低下させることができる。そうすると、配線電極15,16を通る電流が流れやすくなるため、積層チップパッケージ100の消費電力を低減することもできる。
【0124】
このように、半導体ウェハ1は以上のような配線電極15,16を有することによって、積層チップパッケージ100の製造工程を簡略化することができ、製造時間を短縮できるようになっている。
【0125】
さらに、デバイスブロック99は、その上面に凸状に浮かび上がった電極パッド15b、16bが出現している。絶縁層の表面よりも上に浮かび上がったパッド状端子が必要なときは、そのようなパッド状端子を備えた端子層(このような端子層は、半導体装置を有しないインターポーザである)を重ねて積層チップパッケージを製造しなければならない。
【0126】
しかし、デバイスブロック99は電極パッド15b、16bが凸状に浮かび上がったデバイスプレート50が最上位に積層されている。そのため、インターポーザを重ねる必要がなくなっている。したがって、積層チップパッケージ100は、端子層が不要であるため、その分、高さの低いコンパクトな構造になっている。
【0127】
また、半導体ウェハ1が溝部20の内側に延出している延出端子部15a、16aを有しているので、積層デバイスウェハを溝部20に沿って切断したときの切断面に端面15c、16cを出現させることができる。つまり、半導体ウェハ1を積層した積層デバイスウェハ98を溝部20に沿って切断すれば、端面15c、16cが得られるということである。
【0128】
したがって、半導体ウェハ1を用いるときはデバイス領域10につながる配線を切断面に出現させるためにわざわざ別の工程を設ける必要がない。仮に、配線電極15、16が延出端子部15a、16aを有していないとすると、溝部20に沿って切断しても配線電極15、16を切断することはできない。そのため、積層デバイスウェハを溝部に沿って切断しただけでは、その切断面にデバイス領域10につながる配線を出現させることができない。したがって、そのような配線を切断面に出現させるため、別の工程を行わねばならない。
【0129】
しかし、半導体ウェハ1を用いるときは、積層デバイスウェハを溝部に沿って切断したときの切断面に配線電極15、16の端面を出現させることができるから、配線を切断面に出現させるための工程をわざわざ行う必要がない。したがって、半導体ウェハ1を用いることによって積層チップパッケージの製造工程をいっそう簡略化することができる。
【0130】
また、配線電極15、16は表面絶縁層22の上に浮かび上がるようにして形成されている。そのため、切断面に端面15c、16cが出現した場合、上下に位置する端面15c、16c同士が表面絶縁層22を介在して配置されることになる。したがって、上下に位置するデバイスプレート同士がショートしてしまう事態を回避することができる。
【0131】
さらに、半導体ウェハ1における配線電極15、16は、配線電極群17を形成しているが、配線電極群17はデバイス領域10に接する溝部20,21の一部分に偏って配置された偏在構造を有している。そのため、半導体ウェハ1を用いて積層チップパッケージ100を製造したときに、デバイス領域10につながる配線を片側側面に寄せることができ、積層チップパッケージ100の片側側面配線を実現することができる。
【0132】
したがって、半導体ウェハ1は片側側面配線を実現し得る積層チップパッケージ100を製造するのに適したものである。また、半導体ウェハ1は一部の切断面についてだけ、不良のデバイスがあるかどうかの検査を行えば済む。したがって、半導体ウェハ1を用いることによって積層チップパッケージの製造工程をよりいっそう簡略にすることもできる。
【0133】
その上、延出端子部15a、16aが電極パッド15b、16bよりも幅の狭い幅狭構造を有するため、デバイス領域10の中に配線電極15、16を多数並べることができる。したがって、半導体ウェハ1は配線電極15、16による配線の密度を高めることができる。さらに、半導体ウェハ1では、各デバイス領域10のメモリ部が同じ平面上に形成されているため、アライメント誤差が0になっている。
【0134】
一方、デバイスブロック99は、図23に示すデバイスプレート50の下側に図24に示すデバイスプレート51が積層された構造を有している。
【0135】
デバイスブロック99は、その一つの配線用側面99aに端面15c、16cが出現している。配線用側面99aは積層デバイスウェハ98を溝部20,21に沿って切断したときの切断面である。
【0136】
デバイスプレート50は、本発明の実施の形態に係る第1の半導体プレートであって、図23に示すように、全体が厚さの薄い矩形板状に形成され、その4つの側面が絶縁層によって覆われている。
【0137】
この絶縁層は、前述したデバイスブロック99や積層チップパッケージ100と同様に2層構造を有している。すなわち、デバイスプレート50は、図34に示すように、下部絶縁層23の上に上部絶縁層22aが重なった2層構造の絶縁層によって覆われている。また、デバイスプレート50の4つの側面において、上部絶縁層22aは下部絶縁層23よりも大きい奥行きを有している。このように、デバイスプレート50は前述の半導体ウェハ1を用いて形成されていることが明確な構造を有している。
【0138】
そして、デバイスプレート50は、片側の平坦面が表面絶縁層22の表面22cとなり、その表面22cよりも上側に浮かび上がる立体的な配線電極15、配線電極16が複数形成されている。配線電極15、配線電極16の端面15c、16cは4つの側面のうちのひとつの側面50Aに突出端面となって出現している。端面15c、16cは第1の突出端面であって、接続電極60に接続し得るものとなっている。デバイスプレート50の表面絶縁層22は自らの表層を構成しているが、積層チップパッケージ100の中ではその表層を構成している。
【0139】
デバイスプレート51は、本発明の実施の形態に係る第2の半導体プレートであって、デバイスプレート50と比較して、表面22cおよび配線電極15、配線電極16を覆う接着層33を有する点で相違し、その他は同じ構成を有している。デバイスプレート51では、配線電極15、配線電極16の端面15c、16cが表面絶縁層22の表面22cよりも外側に突出している突出端面となって、デバイスプレート50の端面15c、16cの下側に形成されている。また、デバイスプレート51は、接着層33を介してデバイスプレート50の下側に積層されている。
【0140】
以上の積層チップパッケージ100は、半導体ウェハ1を積層して製造されている。そのため、各デバイスプレート50、51の配線電極15,16が表面絶縁層22、上部絶縁層22aおよび下部絶縁層23によって確実に支持され、下方に折れ曲がるなどして変形することが皆無である。
【0141】
積層チップパッケージ100では、配線電極15,16の変形が皆無であることによって、各デバイスプレート50、51において、配線電極15,16の端面15c、16cが決められた位置に決められた大きさで確実に出現している。延出端子部15a、16aが下方に折れ曲がるなどして変形すると、側面50Aに対する角度が変わるなどして、端面15c、16cと接続電極60との接触が不十分になるおそれがある。しかしながら、積層チップパッケージ100およびデバイスプレート50、51では、そのおそれは皆無である。
【0142】
したがって、積層チップパッケージ100では、各デバイスプレート50、51の端面15c同士、端面16c同士を接続電極60によって確実に接続することができる。そのため、積層チップパッケージ100は、電気的な接続に関する信頼性が極めて高くなっている。このように、半導体ウェハ1を用いて積層チップパッケージ100を製造することによって、その積層チップパッケージ100の電気的な接続に関する信頼性を高めることができる。
【0143】
第2の実施の形態
(半導体ウェハの構造)
まず、図27を参照して、本発明の第2の実施の形態に係る半導体ウェハ91の構造について説明する。
【0144】
本実施の形態に係る半導体ウェハ91は、半導体ウェハ1と比較して、デバイス領域10の代わりにデバイス領域92を有する点、配線電極16の代わりに配線電極86を有する点で相違している。
【0145】
デバイス領域92は、デバイス領域10と比べて、配線電極15とともに、配線電極86が形成されている点で相違している。
【0146】
配線電極86は、Cu等の導電性の材料からなり、延出端子部86aと、矩形状の電極パッド86bとを有している。また、配線電極86は、配線電極15と同様に、延出端子部86aと電極パッド86bとがデバイス領域92の外周の一部分に沿って形成されている。こうして、デバイス領域92では、配線電極15、86がデバイス領域10と同様の配線電極群17を形成していることに加え、それらの電極パッド15b、86bのすべてをデバイス領域92の片側に寄せ集めている。こうして、デバイス領域92では、配線電極15、86が寄せ集めパッド群88を形成している。
【0147】
第1の実施の形態に係る半導体ウェハ1では、配線電極16の延出端子部16aがデバイス領域10を跨ぐようにして形成されていた。そのため、半導体ウェハ1では、延出端子部16aの長さをある程度の長さで確保しなければならなかった。
【0148】
一方、半導体ウェハ91では、延出端子部86aをデバイス領域92の外周の一部分に沿って形成しているので、延出端子部86aの長さを延出端子部16aよりも短縮することができる。半導体ウェハ91では、延出端子部86aの長さが短くなることにより、デバイス領域92へのアクセスを速く行えるようになる。また、配線電極16を形成する場合に比べて配線電極86を形成するのに要するめっき等が少量で済むようになり、コストを削減することもできる。
【0149】
そのほか、半導体ウェハ91は、半導体ウェハ1と同様に、片側側面配線を実現し得る積層チップパッケージの製造工程を簡略化することができる。
【0150】
また、半導体ウェハ91を用いてデバイスプレート50と同様のデバイスプレート151を製造し、そのデバイスプレート151を8枚積層することによって、図31に示すような積層チップパッケージ102を製造することができる。
【0151】
(半導体ウェハの製造方法)
半導体ウェハ91を製造するときは、配線電極15、86を形成する前までは半導体ウェハ1を製造するときと同様にする。その後、前述した延出端子部15a、86aを備える形状にして配線電極15、86を形成する。配線電極15、86は半導体ウェハ1の場合と同様の手順で形成することができる。
【0152】
その他の実施の形態
図28、図29を参照して、半導体ウェハ111について説明する。第1の実施の形態に係る半導体ウェハ1では、溝部20,21が形成されていた。半導体ウェハ111は、半導体ウェハ1と比較して、溝部21が形成されてなく、溝部20だけが形成されている点で相違している。したがって、半導体ウェハ111は、複数の溝部20が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。
【0153】
次に、図30に示す半導体ウェハ112は溝部20だけが形成されている点で半導体ウェハ111と一致するが、溝部20はスクライブライン3Aの一つ置きに沿って形成されている。
【0154】
半導体ウェハ1では、デバイス領域10が4本の溝部20,21に接しているため、デバイス領域10の上下左右4方向が溝部20,21に接している。したがって、図23に示したように、半導体ウェハ1から製造されるデバイスプレート50は4つの側面が2層構造の絶縁層によって覆われている。
【0155】
これに対し、半導体ウェハ111では、デバイス領域10は左右2方向のみが溝部20に接している。したがって、半導体ウェハ111のような溝部がストライプ状に形成されている半導体ウェハを用いたデバイスプレート55は図32のようになる。デバイスプレート55は、2組の対向する側面、すなわち、側面55Aおよびその向かい側と、側面55Bおよびその向かい側とを有するが、側面55Aおよびその向かい側だけが2層構造の絶縁層によって覆われ、側面55Bおよびその向かい側は2層構造の絶縁層によって覆われていない構造になっている。
【0156】
また、デバイスプレート55は対向する2つの側面55Aの双方に配線電極15,86の配線端面15c、86cが形成されている。図示はしないが、デバイスプレート55を積層した場合、対向する2つの側面に接続電極を形成することによって積層チップパッケージが得られる。この積層チップパッケージは対向している両面に接続電極が形成され、両面配線構造になる。
【0157】
半導体ウェハ112では、デバイス領域10は左右いずれか1方向のみが溝部20に接している。そのため、半導体ウェハ112のようなスクライブラインに沿って一つ置きに溝部が形成されている半導体ウェハを用いると、デバイスプレートはいずれか1つの側面だけに配線電極の端面と2層構造の絶縁層が出現する。他の側面は2層構造の絶縁層で覆われていない。
【0158】
一方、前述した半導体ウェハ1では、溝部20,21について、幅広部20b、21bを溝下部20a、21aと同程度の深さで形成していたが、図35(A)に示すように、溝部20の代わりに溝部120を形成してもよい。溝部120は溝部20と比べて、溝下部120aと幅広部120bを有する点で相違している。溝下部120aは、溝下部20aと比べて深さが深い点で相違している。幅広部120bは幅広部20bと比較して、深さが浅くなっている点で相違している。
【0159】
溝下部120aよりも幅広部120bの深さが浅くても、幅広部120bが形成されていることによって樹脂が溝部120の中に入り込みやすくなる。そのため、半導体ウェハ1に溝部20の代わりに溝部120が形成されていても、積層チップパッケージの電気的な接続に関する信頼性を高めることができる。
【0160】
また、前述した半導体ウェハ1では、溝部20の代わりに図35(B)に示すような溝部121を形成してもよい。溝部121は溝部20と比べて傾斜縁部20fを有する点で相違している。傾斜縁部20fは幅広部20bのうちの入り口に形成されている。傾斜縁部20fは外側から内側に向かって緩やかに下方傾斜した傾斜面となっている。
【0161】
前述した半導体ウェハ1では、溝部20,21に傾斜縁部20fが形成されていないため、入り口20dが角ばった構造になっていた(図6参照)。これに対し、溝部121では、傾斜縁部20fが形成されているため、液状の樹脂が溝部20の外側から傾斜縁部20fを伝って内側に流れやすくなっている。そのため、溝部121を形成することにより、よりいっそう樹脂が入り込みやすくなる。
【0162】
以上の各実施の形態では、半導体基板として、複数のデバイスが作りこまれたデバイスウェハを例にとって説明しているが、本発明は、半導体装置を有しない半導体基板についても適用することができる。また、配線電極15、16は凸状構造を有しているが、本発明は凸状構造を有していない配線電極を備えた半導体基板についても適用することができる。さらに、延出端子部15a,16aのように、デバイス領域10から溝部の内側に延出された端子部ではなく、隣接する2つのデバイス領域10に溝部を跨いで配置される構造の端子部を形成してもよい。
【0163】
以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
【産業上の利用可能性】
【0164】
本発明を適用することにより、積層チップパッケージの電気的な接続に関する信頼性を高めることができる。本発明は半導体基板、その半導体基板を用いた積層チップパッケージおよび半導体プレート並びにこれらの製造方法の分野で利用することができる。
【符号の説明】
【0165】
1,91,111,112…半導体ウェハ、3A,3B…スクライブライン、10,92…デバイス領域、15,16,86…配線電極、15a,16a,86a…延出端子部、15b,16b,86b…電極パッド、15c,16c,86c…端面、15d,16d…交差側面、15e,16e…天端面、15f,16f…埋込部、15g,16g…端面、17…配線電極群、20,21,120,121…溝部、20a,21a,120a…溝下部、20b,21b,120b…幅広部、22…表面絶縁層、22a…上部絶縁層、22c…表面、23…下部絶縁層、31…保護絶縁層、32…接続パッド、50,51,55…デバイスプレート、88…寄せ集めパッド群、100,102…積層チップパッケージ。
【特許請求の範囲】
【請求項1】
スクライブラインに沿って複数の溝部が形成されている半導体基板であって
前記複数の溝部のいずれか少なくとも一つに接する単位領域と、
該単位領域内に一部が配置されている配線電極とを有し、
前記複数の溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有する半導体基板。
【請求項2】
前記複数の溝部は、前記幅広部が前記入り口の長さ方向全体に形成されている請求項1記載の半導体基板。
【請求項3】
前記複数の溝部に隙間なく樹脂を充填することによって形成されている絶縁層を更に有し、該絶縁層は、前記溝下部の内側に形成されている下部絶縁層と、前記幅広部の内側に形成されている上部絶縁層とが重なった2層構造を有し、かつ前記下部絶縁層が前記上部絶縁層を形成している前記樹脂よりも粘度の低い低粘性樹脂を用いて形成されている請求項1または2記載の半導体基板。
【請求項4】
前記単位領域は、半導体装置を有するデバイス領域として形成され、
前記デバイス領域を覆うように形成され、前記半導体基板の表層を構成している表面絶縁層を更に有し、
該表面絶縁層は、前記上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されている請求項3記載の半導体基板。
【請求項5】
前記配線電極は、前記単位領域から前記溝部の内側に延出された延出端子部を有する請求項1〜4のいずれか一項記載の半導体基板。
【請求項6】
前記配線電極は、前記デバイス領域から前記溝部の内側に延出された延出端子部を有し、かつ前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている請求項4記載の半導体基板。
【請求項7】
前記配線電極は、前記表面絶縁層の表面よりも外側に突出し、かつ、前記表面絶縁層の表面と交差している交差側面と、前記表面絶縁層の表面よりも外側に突出し、かつ、前記表面絶縁層の表面に沿った天端面と、前記表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有する請求項6記載の半導体基板。
【請求項8】
前記半導体装置と接続されている接続パッドと、
該接続パッドの形成位置に接続用ホールが形成され、かつ前記表面絶縁層の下側に配置されて、前記デバイス領域を覆うように形成されている保護絶縁層とを更に有し、
前記配線電極は、前記表面絶縁層の表面よりも外側から前記接続パッドに至るまでの拡張高を備えた電極パッドを有する請求項6または7記載の半導体基板。
【請求項9】
第1の半導体装置が形成されている第1の半導体プレートおよび第2の半導体装置が形成されている第2の半導体プレートを含む複数の半導体プレートが積層されている積層チップパッケージであって、
前記第1の半導体プレートおよび第2の半導体プレートは、側面全体がそれぞれ第1の絶縁層および第2の絶縁層で覆われ、
該第1の絶縁層および第2の絶縁層は、それぞれ下部絶縁層の上に上部絶縁層が重なった2層構造を有し、
前記第2の半導体プレートは、前記第1の半導体プレートの下側に積層されている積層チップパッケージ。
【請求項10】
前記下部絶縁層と前記上部絶縁層とはともに樹脂を用いて形成され、かつ前記下部絶縁層が前記上部絶縁層を形成している前記樹脂よりも粘度の低い低粘性樹脂を用いて形成されている請求項9記載の積層チップパッケージ。
【請求項11】
前記上部絶縁層は、前記下部絶縁層よりも大きい奥行きを有している請求項10記載の積層チップパッケージ。
【請求項12】
前記第1の半導体プレートは前記第1の半導体装置を覆うように形成され前記積層チップパッケージの表層を構成している第1の表面絶縁層を更に有し、
該第1の表面絶縁層は、前記上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されている請求項9〜11のいずれか一項記載の積層チップパッケージ。
【請求項13】
前記第1の半導体装置に接続され、かつ前記第1の表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている第1の配線電極を更に有する請求項12記載の積層チップパッケージ。
【請求項14】
半導体装置が形成されている半導体プレートであって、
側面全体が絶縁層で覆われ、
該絶縁層は、下部絶縁層の上に上部絶縁層が重なった2層構造を有する半導体プレート。
【請求項15】
前記下部絶縁層と前記上部絶縁層とはともに樹脂を用いて形成され、かつ前記下部絶縁層が前記上部絶縁層よりも粘度の低い低粘性樹脂を用いて形成されている請求項14記載の半導体プレート。
【請求項16】
前記上部絶縁層は、前記下部絶縁層よりも大きい奥行きを有している請求項14または15記載の半導体プレート。
【請求項17】
前記半導体装置を覆うように形成され、前記半導体プレートの表層を構成している表面絶縁層を更に有し、
該表面絶縁層は、前記上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されている請求項14〜16のいずれか一項記載の半導体プレート。
【請求項18】
半導体装置が形成されている処理前基板について、
スクライブラインに沿って第1の幅および第1の深さを備えた第1の溝部を複数形成する第1の溝部形成工程と、
複数の前記第1の溝部の入り口に前記第1の幅よりも幅の広い第2の幅を有し、かつ前記第1の深さよりも浅い第2の深さを備えた第2の溝部を形成する第2の溝部形成工程と、
前記第1の溝部および第2の溝部が形成されている側の表面に樹脂を塗布して前記第1の溝部および第2の溝部の内側に絶縁層を形成する絶縁層形成工程と、
前記半導体装置に接続される配線電極を前記絶縁層よりも後に形成する配線電極形成工程とを有する半導体基板の製造方法。
【請求項19】
前記絶縁層形成工程において、前記樹脂を塗布するのに先立って、該樹脂よりも粘度の低い低粘性樹脂を前記表面に塗布して前記第1の溝部の内側に下部絶縁層を形成する請求項18記載の半導体基板の製造方法。
【請求項20】
前記絶縁層形成工程において、前記第1の溝部および第2の溝部が形成されている側の表面に前記樹脂によって表面絶縁層を形成し、
前記配線電極形成工程において、前記配線電極を前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成する請求項18または19記載の半導体基板の製造方法。
【請求項21】
前記配線電極形成工程において、複数の前記第1の溝部のいずれか少なくとも一つに接するデバイス領域から前記第1の溝部に延出された延出端子部を前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成する請求項20記載の半導体基板の製造方法。
【請求項22】
請求項21記載の製造方法によって製造された半導体基板を少なくとも2枚積層して積層デバイスウェハを形成し、
該積層デバイスウェハを前記第1の溝部に沿って切断したときの切断面に、前記下部絶縁層を含む2層構造の絶縁層の断面と、各前記半導体基板に形成されている前記配線電極の端面とを出現させてデバイスブロックを製造し、
各前記配線電極の端面を接続する接続電極を前記デバイスブロックの前記切断面に形成する積層チップパッケージの製造方法。
【請求項23】
前記デバイスブロックを製造するときに、前記配線電極の端面を前記表面絶縁層の表面よりも外側に突出している突出端面として出現させる請求項22記載の積層チップパッケージの製造方法。
【請求項1】
スクライブラインに沿って複数の溝部が形成されている半導体基板であって
前記複数の溝部のいずれか少なくとも一つに接する単位領域と、
該単位領域内に一部が配置されている配線電極とを有し、
前記複数の溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有する半導体基板。
【請求項2】
前記複数の溝部は、前記幅広部が前記入り口の長さ方向全体に形成されている請求項1記載の半導体基板。
【請求項3】
前記複数の溝部に隙間なく樹脂を充填することによって形成されている絶縁層を更に有し、該絶縁層は、前記溝下部の内側に形成されている下部絶縁層と、前記幅広部の内側に形成されている上部絶縁層とが重なった2層構造を有し、かつ前記下部絶縁層が前記上部絶縁層を形成している前記樹脂よりも粘度の低い低粘性樹脂を用いて形成されている請求項1または2記載の半導体基板。
【請求項4】
前記単位領域は、半導体装置を有するデバイス領域として形成され、
前記デバイス領域を覆うように形成され、前記半導体基板の表層を構成している表面絶縁層を更に有し、
該表面絶縁層は、前記上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されている請求項3記載の半導体基板。
【請求項5】
前記配線電極は、前記単位領域から前記溝部の内側に延出された延出端子部を有する請求項1〜4のいずれか一項記載の半導体基板。
【請求項6】
前記配線電極は、前記デバイス領域から前記溝部の内側に延出された延出端子部を有し、かつ前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている請求項4記載の半導体基板。
【請求項7】
前記配線電極は、前記表面絶縁層の表面よりも外側に突出し、かつ、前記表面絶縁層の表面と交差している交差側面と、前記表面絶縁層の表面よりも外側に突出し、かつ、前記表面絶縁層の表面に沿った天端面と、前記表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有する請求項6記載の半導体基板。
【請求項8】
前記半導体装置と接続されている接続パッドと、
該接続パッドの形成位置に接続用ホールが形成され、かつ前記表面絶縁層の下側に配置されて、前記デバイス領域を覆うように形成されている保護絶縁層とを更に有し、
前記配線電極は、前記表面絶縁層の表面よりも外側から前記接続パッドに至るまでの拡張高を備えた電極パッドを有する請求項6または7記載の半導体基板。
【請求項9】
第1の半導体装置が形成されている第1の半導体プレートおよび第2の半導体装置が形成されている第2の半導体プレートを含む複数の半導体プレートが積層されている積層チップパッケージであって、
前記第1の半導体プレートおよび第2の半導体プレートは、側面全体がそれぞれ第1の絶縁層および第2の絶縁層で覆われ、
該第1の絶縁層および第2の絶縁層は、それぞれ下部絶縁層の上に上部絶縁層が重なった2層構造を有し、
前記第2の半導体プレートは、前記第1の半導体プレートの下側に積層されている積層チップパッケージ。
【請求項10】
前記下部絶縁層と前記上部絶縁層とはともに樹脂を用いて形成され、かつ前記下部絶縁層が前記上部絶縁層を形成している前記樹脂よりも粘度の低い低粘性樹脂を用いて形成されている請求項9記載の積層チップパッケージ。
【請求項11】
前記上部絶縁層は、前記下部絶縁層よりも大きい奥行きを有している請求項10記載の積層チップパッケージ。
【請求項12】
前記第1の半導体プレートは前記第1の半導体装置を覆うように形成され前記積層チップパッケージの表層を構成している第1の表面絶縁層を更に有し、
該第1の表面絶縁層は、前記上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されている請求項9〜11のいずれか一項記載の積層チップパッケージ。
【請求項13】
前記第1の半導体装置に接続され、かつ前記第1の表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている第1の配線電極を更に有する請求項12記載の積層チップパッケージ。
【請求項14】
半導体装置が形成されている半導体プレートであって、
側面全体が絶縁層で覆われ、
該絶縁層は、下部絶縁層の上に上部絶縁層が重なった2層構造を有する半導体プレート。
【請求項15】
前記下部絶縁層と前記上部絶縁層とはともに樹脂を用いて形成され、かつ前記下部絶縁層が前記上部絶縁層よりも粘度の低い低粘性樹脂を用いて形成されている請求項14記載の半導体プレート。
【請求項16】
前記上部絶縁層は、前記下部絶縁層よりも大きい奥行きを有している請求項14または15記載の半導体プレート。
【請求項17】
前記半導体装置を覆うように形成され、前記半導体プレートの表層を構成している表面絶縁層を更に有し、
該表面絶縁層は、前記上部絶縁層と同じ樹脂を用いてつなぎ目なく一体となって形成されている請求項14〜16のいずれか一項記載の半導体プレート。
【請求項18】
半導体装置が形成されている処理前基板について、
スクライブラインに沿って第1の幅および第1の深さを備えた第1の溝部を複数形成する第1の溝部形成工程と、
複数の前記第1の溝部の入り口に前記第1の幅よりも幅の広い第2の幅を有し、かつ前記第1の深さよりも浅い第2の深さを備えた第2の溝部を形成する第2の溝部形成工程と、
前記第1の溝部および第2の溝部が形成されている側の表面に樹脂を塗布して前記第1の溝部および第2の溝部の内側に絶縁層を形成する絶縁層形成工程と、
前記半導体装置に接続される配線電極を前記絶縁層よりも後に形成する配線電極形成工程とを有する半導体基板の製造方法。
【請求項19】
前記絶縁層形成工程において、前記樹脂を塗布するのに先立って、該樹脂よりも粘度の低い低粘性樹脂を前記表面に塗布して前記第1の溝部の内側に下部絶縁層を形成する請求項18記載の半導体基板の製造方法。
【請求項20】
前記絶縁層形成工程において、前記第1の溝部および第2の溝部が形成されている側の表面に前記樹脂によって表面絶縁層を形成し、
前記配線電極形成工程において、前記配線電極を前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成する請求項18または19記載の半導体基板の製造方法。
【請求項21】
前記配線電極形成工程において、複数の前記第1の溝部のいずれか少なくとも一つに接するデバイス領域から前記第1の溝部に延出された延出端子部を前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成する請求項20記載の半導体基板の製造方法。
【請求項22】
請求項21記載の製造方法によって製造された半導体基板を少なくとも2枚積層して積層デバイスウェハを形成し、
該積層デバイスウェハを前記第1の溝部に沿って切断したときの切断面に、前記下部絶縁層を含む2層構造の絶縁層の断面と、各前記半導体基板に形成されている前記配線電極の端面とを出現させてデバイスブロックを製造し、
各前記配線電極の端面を接続する接続電極を前記デバイスブロックの前記切断面に形成する積層チップパッケージの製造方法。
【請求項23】
前記デバイスブロックを製造するときに、前記配線電極の端面を前記表面絶縁層の表面よりも外側に突出している突出端面として出現させる請求項22記載の積層チップパッケージの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【公開番号】特開2011−159949(P2011−159949A)
【公開日】平成23年8月18日(2011.8.18)
【国際特許分類】
【出願番号】特願2010−182210(P2010−182210)
【出願日】平成22年8月17日(2010.8.17)
【出願人】(500475649)ヘッドウェイテクノロジーズ インコーポレイテッド (251)
【出願人】(500393893)新科實業有限公司 (361)
【氏名又は名称原語表記】SAE Magnetics(H.K.)Ltd.
【住所又は居所原語表記】SAE Technology Centre, 6 Science Park East Avenue, Hong Kong Science Park, Shatin, N.T., Hong Kong
【Fターム(参考)】
【公開日】平成23年8月18日(2011.8.18)
【国際特許分類】
【出願日】平成22年8月17日(2010.8.17)
【出願人】(500475649)ヘッドウェイテクノロジーズ インコーポレイテッド (251)
【出願人】(500393893)新科實業有限公司 (361)
【氏名又は名称原語表記】SAE Magnetics(H.K.)Ltd.
【住所又は居所原語表記】SAE Technology Centre, 6 Science Park East Avenue, Hong Kong Science Park, Shatin, N.T., Hong Kong
【Fターム(参考)】
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