半導体基板の製造方法、半導体基板、縦型スーパージャンクションMOSデバイス、半導体基板の評価方法
【課題】シリコン基板上のエピタキシャル膜に形成したトレンチ内に当該エピタキシャル膜とは逆導電型のエピタキシャル膜を埋め込んでなる半導体基板において所望のキャリア分布を得ることができるようにする。
【解決手段】n+シリコン基板1の上にn型エピタキシャル膜2を形成し、この膜2にトレンチ4を形成する。トレンチ4内を含めたn型エピタキシャル膜2上にp型エピタキシャル膜23を成膜してトレンチ4の内部を膜23で埋め込む。この際、少なくとも埋め込みの最終工程において、p型のエピタキシャル膜23の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いる。シリコン基板1の不純物としての砒素の濃度を「α」、p型エピタキシャル膜23の不純物濃度を「β」としたとき、α≦3×1019・In(β)−1×1021を満足させる。
【解決手段】n+シリコン基板1の上にn型エピタキシャル膜2を形成し、この膜2にトレンチ4を形成する。トレンチ4内を含めたn型エピタキシャル膜2上にp型エピタキシャル膜23を成膜してトレンチ4の内部を膜23で埋め込む。この際、少なくとも埋め込みの最終工程において、p型のエピタキシャル膜23の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いる。シリコン基板1の不純物としての砒素の濃度を「α」、p型エピタキシャル膜23の不純物濃度を「β」としたとき、α≦3×1019・In(β)−1×1021を満足させる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体基板の製造方法、半導体基板、縦型スーパージャンクションMOSデバイス、半導体基板の評価方法に関するものである。
【背景技術】
【0002】
トレンチ埋め込みエピタキシャル成長によりp/nコラム構造を形成する上で、エッチングガスとシラン系ガスの混合成長方式を用いることでトレンチの開口部が先に塞がるのを防止可能であることが提案されている(特許文献1)。
【0003】
ただし、エッチングガスを混合することにより、図24に示すように、n+型シリコン基板のエッチング反応が生じ、エッチングされたn+基板内の高濃度ドーパント(As、SbまたはP)が基板表面に付着しp/nコラム層中に取り込まれる現象が生じる。一方、スーパージャンクション(SJ−MOS)はp/nコラム内での完全空乏化によってオン抵抗と耐圧のトレードオフ関係を克服しているが、この完全空乏化のためにはp/nコラムのチャージ量を一致させることが必要であり、n+基板からのドーパントの混入は濃度設計上は致命的な問題である。
【0004】
更に、エッチングガスのエッチング作用を用いてトレンチ埋め込みを実施しようとする技術して特許文献2があり、エッチングガスのエッチング作用を用いてトレンチ形状をテーパー加工している。この場合においても同様にn+型基板のエッチング反応で高濃度ドーパントが基板表面(トレンチ内の逆導電型のエピ膜)に付着する。
【特許文献1】特開2004−273742号公報
【特許文献2】特許番号第3485081号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明はこのような背景の下になされたものであり、その目的は、シリコン基板上のエピタキシャル膜に形成したトレンチ内に当該エピタキシャル膜とは逆導電型のエピタキシャル膜を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる半導体基板の製造方法、半導体基板、縦型スーパージャンクションMOSデバイス、半導体基板の評価方法を提供することにある。
【課題を解決するための手段】
【0006】
請求項1に記載の半導体基板の製造方法では、第3工程においてトレンチの内部を第2導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、第2導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、シリコン基板の不純物としての砒素の濃度を「α」、第2導電型のエピタキシャル膜の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足するようにした半導体基板の製造方法を要旨とする。
【0007】
これにより、第3工程において、トレンチ内を含めた第1導電型のエピタキシャル膜上に第2導電型のエピタキシャル膜を成膜してトレンチの内部を第2導電型のエピタキシャル膜で埋め込む際に、砒素(As)が混入する量を抑制することができる。その結果、シリコン基板上のエピタキシャル膜に形成したトレンチ内に当該エピタキシャル膜とは逆導電型のエピタキシャル膜を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
【0008】
請求項2に記載のように、請求項1に記載の半導体基板の製造方法において、トレンチの内部を第2導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くすることにより、エピタキシャル膜によるトレンチ開口部での塞がりを抑制してトレンチ内の埋め込み性を向上させることができる。
【0009】
請求項3に記載の半導体基板の製造方法では、第4工程として、第2導電型のエピタキシャル膜の一部のエッチング処理と、第2導電型のエピタキシャル膜の成膜処理とを1回または複数回行ってトレンチ内を重ねた第2導電型のエピタキシャル膜にて埋め込む半導体基板の製造方法であって、シリコン基板の不純物としての砒素の濃度を「α」、第2導電型のエピタキシャル膜の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足する半導体基板の製造方法を要旨とする。
【0010】
これにより、第4工程において、第2導電型のエピタキシャル膜の一部のエッチング処理を行う際に、砒素(As)が混入する量を抑制することができる。その結果、シリコン基板上のエピタキシャル膜に形成したトレンチ内に当該エピタキシャル膜とは逆導電型のエピタキシャル膜を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
【0011】
請求項4に記載のように、請求項1または2に記載の半導体基板の製造方法において、第3工程においてトレンチの内部を埋め込むために第2導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が10未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.1
を満たすようにすることにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
【0012】
請求項5に記載のように、請求項1または2に記載の半導体基板の製造方法において、第3工程においてトレンチの内部を埋め込むために第2導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が10以上20未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.05
を満たすようにすることにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
【0013】
請求項6に記載のように、請求項1または2に記載の半導体基板の製造方法において、第3工程においてトレンチの内部を埋め込むために第2導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が20以上の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X
を満たすようにすることにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
【0014】
請求項7に記載のように、請求項1〜6のいずれか1項に記載の半導体基板の製造方法において、第2工程でトレンチを形成する際に、トレンチをシリコン基板に達しないように形成することにより、トレンチ底面においてシリコン基板が露出していないので、当該部位からの砒素(As)の混入を防止することができる。
【0015】
請求項8に記載のように、請求項1または2に記載の半導体基板の製造方法において、トレンチの内部を第2導電型のエピタキシャル膜で埋め込む際に、シリコン基板の裏面および外周面を保護膜で被覆した状態で第2導電型のエピタキシャル膜で埋め込むようにすることにより、シリコン基板の裏面および外周面においてシリコン基板が露出していないので、当該部位からの砒素(As)の混入を防止することができる。
【0016】
請求項9に記載のように、請求項3に記載の半導体基板の製造方法において、第2導電型のエピタキシャル膜の一部のエッチング処理を行う際に、シリコン基板の裏面および外周面を保護膜で被覆した状態でエッチング処理することにより、シリコン基板の裏面および外周面においてシリコン基板が露出していないので、当該部位からの砒素(As)の混入を防止することができる。
【0017】
請求項10に記載の発明は、スーパージャンクション構造を有する半導体基板であって、 シリコン基板の不純物としての砒素の濃度を「α」、第2導電型のエピタキシャル膜の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足する半導体基板をその要旨としている。
【0018】
これにより、トレンチ内を含めた第1導電型のエピタキシャル膜上に第2導電型のエピタキシャル膜を成膜してトレンチの内部を第2導電型のエピタキシャル膜で埋め込む際に、砒素(As)が混入する量を抑制することができる。その結果、シリコン基板上のエピタキシャル膜に形成したトレンチ内に当該エピタキシャル膜とは逆導電型のエピタキシャル膜を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
【0019】
請求項11に記載のように、請求項10に記載の半導体基板において、トレンチの底部はシリコン基板に達しないように形成されていると、トレンチ底面においてシリコン基板が露出していないので、当該部位からの砒素(As)の混入を防止することができる。
【0020】
請求項12に記載のように、請求項10または11に記載の半導体基板において、シリコン基板の裏面および外周面を保護膜で被覆すると、シリコン基板の裏面および外周面においてシリコン基板が露出していないので、当該部位からの砒素(As)の混入を防止することができる。
【0021】
請求項13のように、請求項10〜12のいずれか1項に記載の半導体基板を用いて縦型スーパージャンクションMOSデバイスを構成するとよい。
請求項14に記載の発明は、スーパージャンクション構造を有する半導体基板の評価方法として、スーパージャンクション構造を有する部位における平面での少なくとも第1導電型の不純物拡散領域と第2導電型の不純物拡散領域を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することにより第1導電型の不純物拡散領域の構成元素と第2導電型の不純物拡散領域の構成元素とシリコン基板の不純物構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにしたことを要旨としている。
【0022】
これにより、トレンチを埋め込むように逆導電型のエピタキシャル膜を成膜する場合にも、トレンチ内部に埋め込むことによる形状の影響や面方位の影響や深さ方向の分布の影響を加味した評価を行うことができる。
【0023】
請求項15に記載の発明は、スーパージャンクション構造を有する半導体基板の評価方法として、スーパージャンクション構造を有する部位における平面での少なくとも第1導電型の不純物拡散領域と第2導電型の不純物拡散領域を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することにより第1導電型の不純物拡散領域の構成元素と第2導電型の不純物拡散領域の構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにしたことを要旨としている。
【0024】
これにより、トレンチを埋め込むように逆導電型のエピタキシャル膜を成膜する場合にも、トレンチ内部に埋め込むことによる形状の影響や面方位の影響や深さ方向の分布の影響を加味した評価を行うことができる。
【発明を実施するための最良の形態】
【0025】
(第1の実施の形態)
以下、本発明を具体化した第1の実施形態を図面に従って説明する。
図1に、本実施の形態における縦型トレンチゲートMOSFET(縦型スーパージャンクションMOSデバイス)の断面図を示す。図2は、図1における素子部での要部拡大図である。
【0026】
図2において、ドレイン領域となるn+シリコン基板1の上にn型エピタキシャル膜2が形成されているとともに同エピタキシャル膜2の上にエピタキシャル膜3が形成されている。下側のエピタキシャル膜2においてトレンチ4が並設され、トレンチ4はエピタキシャル膜2を貫通してn+シリコン基板1に達している。トレンチ4内にエピタキシャル膜5が埋め込まれている。トレンチ4内のエピタキシャル膜5の導電型はp型であるとともに、トレンチ4の横の領域6の導電型はn型である。このように横方向にp型領域(5)とn型領域6とが交互に配置され、これによりMOSFETのドリフト層がp/nコラム構造の、いわゆるスーパージャンクション構造をなしている。詳しくは、深さ方向に延びるn型領域(第1導電型の不純物拡散領域)6と、同じく深さ方向に延びるp型領域(第2導電型の不純物拡散領域(5))とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有している。
【0027】
前述の上側のエピタキシャル膜3においてその表層部にはpウエル層7が形成されている。エピタキシャル膜3にはゲート用トレンチ8が並設され、このトレンチ8はpウエル層7よりも深く形成されている。トレンチ8の内面にはゲート酸化膜9が形成され、ゲート酸化膜9の内方にはポリシリコンゲート電極10が配置されている。エピタキシャル膜3の上面においてトレンチ8と接する部位での表層部にはn+ソース領域11が形成されている。また、p型エピタキシャル膜3の上面での表層部にはp+ソースコンタクト領域12が形成されている。さらに、エピタキシャル膜3でのpウエル層7と前記エピタキシャル膜2(ドリフト層)との間にはn−バッファ領域13がトレンチ8毎に形成され、このn−バッファ領域13はトレンチ8の底面部を含み、かつ、ドリフト層でのn型領域6、およびpウエル層7と接している。また、トレンチ8毎のn−バッファ領域13の間はp−領域14となっている。
【0028】
n+シリコン基板1の下面にはドレイン電極(図示略)が形成され、ドレイン電極はn+シリコン基板1と電気的に接続されている。また、エピタキシャル膜3の上面にはソース電極(図示略)が形成され、ソース電極はn+ソース領域11およびp+ソースコンタクト領域12と電気的に接続されている。
【0029】
そして、ソース電圧をグランド電位、ドレイン電圧を正の電位にした状態においてゲート電位として所定の正の電圧を印加することにより、トランジスタ・オンとなる。トランジスタ・オン時においてはpウエル層7でのゲート酸化膜9と接する部位に反転層が形成され、この反転層を通してソース・ドレイン間に電子が流れる(n+ソース領域11→pウエル層7→n−バッファ領域13→n型領域6→n+シリコン基板1)。また、逆バイアス印加時(ソース電圧をグランド電位、ドレイン電圧を正の電位にした状態)においては、p型領域(5)とn型領域6とのpn接合部、n−バッファ領域13とp−領域14とのpn接合部、n−バッファ領域13とpウエル層7とのpn接合部から空乏層が広がり、p型領域(5)およびn型領域6が空乏化して高耐圧化が図られる。
【0030】
一方、図1において、素子部の周りの終端部においても横方向にn型領域6とp型領域(5)とが交互に配置されている。また、エピタキシャル膜3の上面での素子部よりも外周側においてはLOCOS酸化膜15が形成されている。
【0031】
次に、本実施の形態における縦型トレンチゲートMOSFETの製造方法を説明する。
まず、図3(a)に示すように、n+シリコン基板1を用意する。n+シリコン基板1は不純物としてAs(砒素)を用いている。そして、n+シリコン基板1の上にn型のエピタキシャル膜2を成膜する。さらに、チップ外周部でのエピタキシャル膜2に複数のトレンチ20を形成し、このトレンチ20内にシリコン酸化膜21を充填する。そして、エピタキシャル膜2の上面を平坦化する。
【0032】
引き続き、図3(b)に示すように、n型のエピタキシャル膜2の上にシリコン酸化膜22を成膜し、このシリコン酸化膜22に対し所定のトレンチが得られるように所定の形状にパターニングする。そして、シリコン酸化膜22をマスクにしてn型のエピタキシャル膜2に対し異方性エッチング(RIE)、または、アルカリ性異方性エッチング液(KOH、TMAH等)によるウェットエッチングを行い、シリコン基板1に達するトレンチ4を形成する。
【0033】
さらに、図3(c)に示すように、マスクとして用いたシリコン酸化膜22を除去する。このとき、Si(110)基板を用い、エピタキシャル膜2の上面が(110)面であるとともに、トレンチ4の側面が(111)面とする。つまり、トレンチの底面を(110)面とし、トレンチの側面を(111)面とする。あるいは、Si(100)基板を用い、エピタキシャル膜2の上面を(100)面とするとともに、トレンチ4の側面を(100)面とする。つまり、トレンチの底面を(100)面とし、トレンチの側面を(100)面とする。
【0034】
そして、水素雰囲気中での水素アニールを実施した上で、図3(d)に示すように、トレンチ4の内面を含めてエピタキシャル膜2の上にp型エピタキシャル膜23を成膜して同エピタキシャル膜23によりトレンチ4内を埋め込む。このトレンチ4の内部をエピタキシャル膜23で埋め込む工程において、エピタキシャル膜23の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いる。具体的には、シリコンソースガスとして、モノシラン(SiH4)、ジシラン(Si2H6)、ジクロロシラン(SiH2Cl2)、トリクロロシラン(SiHCl3)、四塩化シリコン(SiCl4)のいずれかを用いる。特に、シリコンソースガスとして、ジクロロシラン(SiH2Cl2)、トリクロロシラン(SiHCl3)、四塩化シリコン(SiCl4)のいずれかを用いるとよい。ハロゲン化物ガスとして、塩化水素(HCl)、塩素(Cl2)、フッ素(F2)、三フッ化塩素(ClF3)、フッ化水素(HF)、臭化水素(HBr)のいずれかを用いる。
【0035】
また、エピタキシャル膜23を反応律速の条件下で成膜する。特に、シリコンソースガスとしてモノシランまたはジシランを用いた場合において成膜温度の上限を950℃とする。シリコンソースガスとしてジクロロシランを用いた場合において成膜温度の上限を1100℃とする。シリコンソースガスとしてトリクロロシランを用いた場合において成膜温度の上限を1150℃とする。シリコンソースガスとして四塩化シリコンを用いた場合において成膜温度の上限を1200℃とする。また、成膜真空度が常圧から100Paの範囲とした場合において成膜温度の下限を800℃とし、また、成膜真空度が100Paから1×10−5Paの範囲とした場合において成膜温度の下限を600℃とする。このようにすることにより、結晶欠陥が発生することなくエピタキシャル成長することができることを実験的に確認している。
【0036】
その後、エピタキシャル膜23の上面側から平坦化研磨を行って図4(a)に示すようにエピタキシャル膜(n型シリコン層)2を露出させる。これにより、横方向にp型領域(5)とn型領域6とが交互に配置される。また、チップ外周部のトレンチ20内のシリコン酸化膜21(図3(d)参照)を除去する。
【0037】
そして、図4(b)に示すように、エピタキシャル膜2の上にp−型エピタキシャル膜24を成膜する。さらに、図4(c)に示すように、p−型エピタキシャル膜24におけるn型領域6に接する部分にn−バッファ領域13をイオン注入にて形成する。このとき、チップ外周部に設けたトレンチ20におけるエピタキシャル膜24の上面には窪み25が形成されており、この窪み25をアライメントマークとして用いてフォトマスクと位置合わせする。
【0038】
引き続き、図4(d)に示すように、p−型エピタキシャル膜24の上にp−型エピタキシャル膜26を成膜する。
その後、図1に示すように、LOCOS酸化膜15を形成する。また、素子部においてpウエル層7、トレンチ8、ゲート酸化膜9、ポリシリコンゲート電極10、n+ソース領域11、p+ソースコンタクト領域12を形成する。さらに、電極および配線を形成する。この素子部の形成において、n+ソース領域11やp+ソースコンタクト領域12等をイオン注入にて形成する際に、図4(d)においてチップ外周部に設けたトレンチ20におけるエピタキシャル膜26の上面には窪み27が形成されており、この窪み27をアライメントマークとして用いてフォトマスクと位置合わせする。
【0039】
なお、n型エピタキシャル膜2にトレンチ4を形成した後のエピタキシャル膜23の成膜開始からトレンチ4の内部をエピタキシャル膜23で埋め込むまでにおいて、エピタキシャル膜23の成膜のためにシリコン基板(1,2)に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いたが、広義には、トレンチ4の内部をp型エピタキシャル膜23で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜23の成膜のためにシリコン基板(1,2)に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いればよい。
【0040】
このとき、エピタキシャル膜23の成膜条件として、トレンチ側面上に成長するエピタキシャル膜23について、ハロゲン化物ガスを導入することによってトレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くする。このようにして、トレンチ内部に成膜するエピタキシャル膜について、トレンチ開口部の膜厚がトレンチ底部の膜厚より小さくなる条件となるように成膜する。これにより、トレンチ側面上のエピ膜に関してトレンチ底部よりトレンチ開口部の膜厚が小さくなり、エピタキシャル膜によるトレンチ開口部での塞がりを抑制してトレンチ内の埋め込み性を向上させることができる(ボイドレスでの成膜が可能となる)。つまり、ボイドレス成膜により、スーパージャンクション構造(p/nコラム構造)への逆バイアス印加時(ソースをグランド電位、ドレイン電位を正の電圧)の耐圧確保と接合リーク電流の抑制が可能となる。また、ボイドレス化(ボイドサイズの縮小)、耐圧歩留まりの向上、接合リーク歩留まりの向上を図ることができる。
【0041】
特に、図3(d)でのエピタキシャル膜23を成膜する際に、トレンチのアスペクト比に応じて、次のようにする。
トレンチのアスペクト比が10未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.1
を満たすようにする。
【0042】
トレンチのアスペクト比が10以上20未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.05
を満たすようにする。
【0043】
トレンチのアスペクト比が20以上の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X
を満たすようにする。こうすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましい。
【0044】
その根拠となる実験結果を図5,6,7に示す。図5,6,7において、横軸に塩化水素の標準流量X[slm]をとり、縦軸に成長速度Y[μm/分]をとっている。図5はアスペクト比が「5」の場合であり、図6はアスペクト比が「15」の場合であり、図7はアスペクト比が「25」の場合である。図5,6,7において、黒丸はボイドが有ったことを、白丸はボイドが無かったことを示す。そして、各図において塩化水素の標準流量が多くなればエピタキシャル膜の成長速度が速くてもボイドが発生しないことが分かる。また、同じ塩化水素の標準流量ならば、アスペクト比が大きいほどエピタキシャル膜の成長速度を低くしなければボイドの発生を防止できないことが分かる。各図においてボイドの発生の有無の境界を表す式が、図5においてはY=0.2X+0.1、図6においてはY=0.2X+0.05、図7においてはY=0.2Xであり、各式よりも下の領域であれば、ボイドは発生しない。なお、トレンチのアスペクト比とは、図3(c)に示すように、d1/W1、即ち、トレンチの深さ/トレンチの幅である。
【0045】
次に、トレンチ4の混合エピ工程において、図24に示すように、Asが混入することについて説明する。
n+シリコン基板1上のnエピ膜にトレンチ4を形成した後に、ジクロロシラン(DCS)、HCl、H2を流しながら、エピ成長する際にn+シリコン基板1の裏面や外周面(端部)からAsが拡散してp/nコラムに達する。このように、HClを混入させることで、n+基板のAsがエッチングされ、表面に付着する。
【0046】
本実施形態においては、図8に示すように、シリコン基板1の不純物としての砒素の濃度を「α」、p型のエピタキシャル膜23の不純物濃度(埋込エピ層キャリア濃度)を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足している。
【0047】
これは以下のことを考慮している。n+基板中のAs濃度の上限に関して、p/nコラムをエピ成膜で形成する場合に製造上の加工精度から±10%程度の濃度バラツキが発生する(埋込エピ工程の濃度制御性が10%程度である)。従って、As混入の影響としてp/nコラムのうち埋込エピ工程により形成しようとするコラム中のキャリア濃度の少なくとも10%以下に抑えることが望ましい。
【0048】
例えば、n+基板中のAs濃度とコラム中への砒素(As)の混入量との関係において、n+基板中のAs濃度が高くなればコラム中への砒素(As)の混入量も高くなる。つまり、As混入源となるn+基板中のAs濃度を低減することによって、混合エピ成膜中のAs外方拡散量を抑制することができる。具体的には、SJ−MOSのp/nコラムにおけるp領域濃度は1×1016〜3×1017/cm3程度である。これらのことから、As混入量をp/nコラムにおけるp領域濃度の10%以下にすることで、実用上のAs混入による耐圧不良を抑制することができる。このようにして、n+基板中のAs濃度はp型エピタキシャル膜の不純物濃度の10%以下にすることを前提に実験的に見出したのが図8である。
【0049】
図8におけるn+基板中のAs濃度の下限に関して、n+型の基板を形成する上で、シリコン基板中の固溶度が最も大きいのがAsである。Sbの場合は、一般的に1018/cm3程度である。ただし、Asの真空中の飽和蒸気圧が大きいため外方拡散の影響は大きい。従って、As基板濃度の下限は、Sb基板により置き換えが可能な1×1018/cm3とする。よって、好ましい範囲は、α≦3×1019・In(β)−1×1021かつα>1×1018である。
【0050】
また、図8における埋込エピ層キャリア濃度(エピ膜23の不純物濃度)の上限については、スーパージャンクションの完全空乏化のために3×1017/cm3以下にする。よって、さらに好ましい範囲は、α≦3×1019・In(β)−1×1021かつα>1×1018かつβ<3×1017である。
【0051】
次に、スーパージャンクション構造を有する半導体基板の評価方法について説明する。
スーパージャンクション構造を有する部位における平面での所定領域(図9,10でのSIMS分析領域)、即ち、p型不純物拡散領域(5)とn型不純物拡散領域(6)を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することによりn型の不純物拡散領域(6)の構成元素とp型の不純物拡散領域(5)の構成元素とシリコン基板の不純物構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定する。
【0052】
以下、詳しく説明する。
2次元的な周期構造からなるp/nコラム構造基板の濃度を分析する検査は、主に、次の2回行われる。
【0053】
縦型スーパージャンクションMOSデバイスの製造工程において、基板完成後において基板性能検査を行い、合格品に対してデバイスを作り込んでデバイス完成後において出来栄え検査および不良解析を行う。
【0054】
ここで、p/nコラム基板加工工程における基板性能検査、および、p/nコラム基板を用いてSJ−MOS等のパワーデバイスを形成した際の出来栄え検査および不良解析において、従来の半導体基板評価技術(広がり抵抗測定法、CV測定法、2次イオン質量分析法等)では、コラムのサイズ(図2のp型領域(5)やn型領域6の幅)が0.5μm〜5μm程度であるが、検出プローブサイズが数mmφ〜数十μmφであり、各コラムにプローブを正確に当てることができず個々のp/nコラムの濃度評価は不可能である。そこで、p/nコラム中の不純物濃度を評価・管理する上では、モニタウエハ上に同条件で平面エピ成膜を実施しp/nコラム各層の濃度分布の代用として評価することが一般的である。しかし、図11(b)のようにn基板上にp型エピ膜を成膜した場合の手法(平面エピによる評価)を、そのまま適用しても、本実施形態の場合、次のような不具合がある。
【0055】
第1に、図11(a)のように、トレンチを埋め込むようにp型エピ膜を成膜する場合にはトレンチ内部に埋め込むことによる形状の影響を評価できない(例えば、トレンチ内にガスが供給されにくくなることの影響を評価できない)。第2に、トレンチの内面は底面と側面との複数の面からなり、面方位の影響を評価できない。第3に、ガスの流れの影響等の深さ方向の分布の影響を評価できない。このようにして、図11(a)の場合、従来方式での評価はできない。図11(b)の場合、従来方式での評価は可能であるが、コラム形状等の影響が不明である。
【0056】
そこで、図9,10に示すように、p/nコラムの周期構造の表面から2次イオン質量分析法(SIMS)により分析することで、検出領域(数十〜百μm□)中のp/nコラムの平均的な不純物濃度の深さ方向分析が可能となる。これは、同一間隔、幅で配置されたトレンチの周期構造中に埋め込まれたpエピタキシャル膜と基板上のnエピ膜を同時に評価することで、両方の領域の平均濃度を検出するものである。従って、評価領域内のトレンチ構造を一定とすることでp/nコラム中の濃度分布を深さ方向分析を行って良否判定することができる。
【0057】
このような評価方法を適用した場合を、例をあげて説明する。
図12は、シリコンソースガスとしてジクロロシラン(DCS)を用い、かつ、塩化水素を添加しないで、エピ成長を行った場合のSIMS結果を示す。図12では、深さが4〜12μmにおけるリン(P)濃度とボロン(B)濃度の差が大きく、好ましい濃度分布が得られていないことが分かる。また、砒素(As)濃度は非常に低く、具体的には1×1015/cm3以下である。
【0058】
図13は、シリコンソースガスとしてDCSを用い、かつ、塩化水素を添加してエピ成長を行った場合のSIMS結果を示す。As濃度は7×1019/cm3である。図13では、深さが4〜12μmにおけるP濃度とB濃度の差は小さいことが分かる。また、図13ではAs濃度は非常に高く、具体的には1×1015/cm3以上である。これは図24に示すように、塩化水素を混入することにより基板のAsがエッチングされて表面に付着するためである。特に、基板の裏面や外周面から拡散してp/nコラムを汚染する。
【0059】
図14は、シリコンソースガスとしてDCSを用い、かつ、塩化水素を添加してエピ成長を行った場合のSIMS結果を示す。ただし、As濃度は4×1019/cm3である。図14では、深さが4〜12μmにおけるP濃度とB濃度の差は小さいことが分かる。また、図14ではAs濃度は低くすることができ、具体的には、ほぼ1×1015/cm3以下である。
【0060】
なお、p/nコラム各々のボロン濃度「NB」とリン濃度「NP」を求める上では、SIMSにより検出したボロン濃度を「Nexp−B」とするとともにリン濃度を「Nexp−P」とし、また、p層幅を「WB」、n層幅を「WP」とすると、以下の関係式から導き出すことができる。
【0061】
NB=Nexp−B×(WB+WP)/WB
NP=Nexp−P×(WB+WP)/WP
例をあげて説明すると、例えば図14における深さ2μmにおけるボロン濃度、即ち、Nexp−Bが5×1015/cm3であり、例えばWB=WPならば、上述した式から、ボロン濃度NBが10×1015/cm3(=5×1015×2/1)となる。
【0062】
上記実施形態によれば、以下のような効果を得ることができる。
(イ)n+シリコン基板(第1導電型のシリコン基板)1の上に、当該シリコン基板1の不純物濃度よりも低濃度なn型エピタキシャル膜(第1導電型のエピタキシャル膜)2を形成する第1工程と、シリコン基板1の上のエピタキシャル膜2にトレンチ4を形成する第2工程と、トレンチ4内を含めたn型エピタキシャル膜2上にp型(第2導電型)のエピタキシャル膜23を成膜してトレンチ4の内部をp型エピタキシャル膜23で埋め込む第3工程と、を備えた半導体基板の製造方法であって、第3工程においてトレンチ4の内部をp型のエピタキシャル膜23で埋め込む際の、少なくとも埋め込みの最終工程において、p型のエピタキシャル膜23の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、シリコン基板1の不純物としての砒素の濃度を「α」、p型のエピタキシャル膜23の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足するようにした。
【0063】
これにより、第3工程において、トレンチ4内を含めたn型のエピタキシャル膜2上にp型のエピタキシャル膜23を成膜してトレンチ4の内部をp型のエピタキシャル膜23で埋め込む際に、Asが混入する量を抑制することができる。その結果、シリコン基板1上のエピタキシャル膜2に形成したトレンチ4内にエピタキシャル膜2とは逆導電型のエピタキシャル膜23を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
【0064】
スーパージャンクション構造を有する半導体基板としては、シリコン基板1の不純物としての砒素の濃度を「α」、p型のエピタキシャル膜5の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足している。また、縦型スーパージャンクションMOSデバイスの構造として、この半導体基板を用いた構成となっている。これら構造においても同様な効果を奏する。
【0065】
(ロ)トレンチ4の内部をp型のエピタキシャル膜23で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜23の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くすることにより、エピタキシャル膜23によるトレンチ開口部での塞がりを抑制してトレンチ4内の埋め込み性を向上させることができる。
【0066】
(ハ)第3工程においてトレンチ4の内部を埋め込むためにp型のエピタキシャル膜23を成膜する際に、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
トレンチ4のアスペクト比が10未満の場合、
Y<0.2X+0.1
を満たすようにし、
トレンチ4のアスペクト比が10以上20未満の場合、
Y<0.2X+0.05
を満たすようにし、
トレンチ4のアスペクト比が20以上の場合、
Y<0.2X
を満たすようにすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
【0067】
(ニ)n+シリコン基板1の上に、シリコン基板1の不純物濃度よりも低濃度なn型のエピタキシャル膜2が形成されるとともにn型エピタキシャル膜2に形成したトレンチ4内に、p型のエピタキシャル膜5が埋め込まれ、これにより深さ方向に延びるn型の不純物拡散領域6と、同じく深さ方向に延びるp型の不純物拡散領域(5)とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有する半導体基板の評価方法であって、スーパージャンクション構造を有する部位における平面での少なくともn型の不純物拡散領域6とp型の不純物拡散領域(5)を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することによりn型の不純物拡散領域6の構成元素とp型の不純物拡散領域(5)の構成元素とシリコン基板1の構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにした。
【0068】
これにより、トレンチ4を埋め込むように逆導電型のエピタキシャル膜23を成膜する場合にも、トレンチ内部に埋め込むことによる形状の影響や面方位の影響や深さ方向の分布の影響を加味した評価を行うことができる。
(第2の実施の形態)
次に、第2の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0069】
図1に代わる、本実施の形態における、縦型トレンチゲートMOSFETの断面図を図15に示す。
図15に示すように、本実施形態においてはトレンチ4の底部がn+シリコン基板1に達しておらず、トレンチ底面がn型エピタキシャル膜2の内部に位置している。
【0070】
そのため、製造工程としては、次のようになる。
図16(a)に示すように、n+シリコン基板1の上のn型のエピタキシャル膜2の成膜、トレンチ20の形成、シリコン酸化膜21の充填、及び平坦化を行った後、図16(b)に示すように、n型のエピタキシャル膜2の上のシリコン酸化膜22を用いたn型エピタキシャル膜2に対するトレンチ形成工程において、シリコン基板1に達する前にエッチングを終了する。これにより、トレンチ4の底面はn型エピタキシャル膜2の内部に位置することになる。
【0071】
そして、図16(c)に示すように、マスクとして用いたシリコン酸化膜22を除去した後、図16(d)に示すように、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて、トレンチ4の内面を含めてエピタキシャル膜2の上にp型エピタキシャル膜23を成膜してトレンチ4の内部をエピタキシャル膜23で埋め込む。このとき、トレンチ4内においてn+シリコン基板1が露出しておらず、トレンチ4の内部を通してn+シリコン基板1中の砒素(As)が飛散することがない。
【0072】
その後、図17(a)に示すエピタキシャル膜23の上面側からの平坦化研磨、図17(b)に示すエピタキシャル膜2の上のp−型エピタキシャル膜24の成膜、図17(c)に示すn−バッファ領域13の形成、図17(d)に示すp−型エピタキシャル膜24の上へのp−型エピタキシャル膜26の成膜を行う。
【0073】
そして、図15に示すように、LOCOS酸化膜15、pウエル層7、トレンチ8、ゲート酸化膜9、ポリシリコンゲート電極10、n+ソース領域11、p+ソースコンタクト領域12の形成を行う。
【0074】
上記実施形態によれば、以下のような効果を得ることができる。
第2工程でトレンチ4を形成する際に、トレンチ4をシリコン基板1に達しないように形成することにより、トレンチ底面においてシリコン基板1が露出していないので、当該部位からのAsの混入を防止することができる。
(第3の実施の形態)
次に、第3の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0075】
本実施の形態では、半導体基板の構造として、図18(a)に示すように、シリコン基板1の裏面および外周面を保護膜30で被覆している。製造工程を以下に説明する。
図18(a)に示すように、n+シリコン基板1の上にn型のエピタキシャル膜2を成膜する。そして、n+シリコン基板1の下面(裏面)およびn+シリコン基板1の側面(外周面)を保護膜30で被覆する。保護膜30としては、シリコン酸化膜、シリコン窒化膜、多結晶シリコン膜等を使用する。引き続き、トレンチ20の形成、シリコン酸化膜21の充填、及び平坦化を行う。
【0076】
その後、図18(b)に示すように、n型のエピタキシャル膜2の上のシリコン酸化膜22を用いてn型エピタキシャル膜2に対しトレンチ4を形成し、図18(c)に示すように、マスクとして用いたシリコン酸化膜22を除去した後、図18(d)に示すように、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて、トレンチ4の内面を含めてエピタキシャル膜2の上にp型エピタキシャル膜23を成膜してトレンチ4の内部をエピタキシャル膜23で埋め込む。このとき、n+シリコン基板1の下面(裏面)および側面(外周面)が保護膜30で被覆されているので、n+シリコン基板1中の砒素(As)の飛散を抑制することができる。
【0077】
その後、図19(a)に示すエピタキシャル膜23の上面側から平坦化研磨し、図19(b)に示すようにエピタキシャル膜2の上のp−型エピタキシャル膜24の成膜、図19(c)に示すn−バッファ領域13の形成、図19(d)に示すp−型エピタキシャル膜24の上へのp−型エピタキシャル膜26の成膜を行う。その後、保護膜30を除去する。
【0078】
上記実施形態によれば、以下のような効果を得ることができる。
トレンチ4の内部をp型のエピタキシャル膜23で埋め込む際に、シリコン基板1の裏面および外周面を保護膜30で被覆した状態でp型のエピタキシャル膜23で埋め込むようにすることにより、シリコン基板1の裏面および外周面においてシリコン基板1が露出していないので、当該部位からのAsの混入を防止することができる。
【0079】
第3の実施形態の構成(保護膜の使用)と第2の実施形態構成(トレンチを基板に達しないように形成)を組み合わせてもよい。
(第4の実施の形態)
次に、第4の実施の形態を、第1の実施形態との相違点を中心に説明する。
【0080】
図20,21は、本実施の形態における半導体基板の製造工程を示す概略断面図である。
まず、図20(a)に示すように、n+シリコン基板40を用意し、その上にn型エピタキシャル膜41を形成する。n+シリコン基板40は不純物としてAs(砒素)を用いている。そして、図20(b)に示すように、エピタキシャル膜41の上面に、エッチングマスクとなるシリコン酸化膜42を成膜し、レジスト材を塗布した上でフォトリソグラフィーにより所望の領域に開口部42aを形成する。さらに、図20(c)に示すように、シリコン酸化膜42をマスクにしてエピタキシャル膜41にトレンチ43を形成する。つまり、開口部42aからドライエッチングにより異方性エッチングを実施し、トレンチ43を形成する。
【0081】
引き続き、図20(d)に示すように、マスク材として用いた酸化膜42を除去した後、図21(a)に示すように、エピタキシャル成長法により、トレンチ43内を含めたエピタキシャル膜41上にp型エピタキシャル膜44を形成する。
【0082】
次に、図21(b)に示すように、エピタキシャル膜44に対しトレンチ43の開口部分のエッチングをHClガス導入により行う。開口部のエッチングに関しては、HClに限らずH2ガスであってもシリコン膜のエッチング作用があり、HClエッチングと同様に供給律速条件を用いることが望ましい。このように、エピタキシャル膜44の一部のエッチング処理を行ってトレンチ43の開口部をエッチングした後、図21(c)に示すように、p型エピタキシャル膜45の成膜を行ってトレンチ43を埋め込む。このとき、エピタキシャル膜44の成膜後においてトレンチ開口部がエッチングにより広げられているのでトレンチ開口部が塞がるのを防止でき、埋込性が向上する。
【0083】
なお、再度のエピタキシャル成長においてもトレンチ開口部が塞がり埋込不良(す)が発生する場合には、再度、エピタキシャル膜45のHClエッチング工程とエピタキシャル成長工程を繰り返して埋込性を向上させる。即ち、p型エピタキシャル膜の一部のエッチング処理と、p型エピタキシャル膜の成膜処理とを複数回行ってトレンチ内を重ねたp型エピタキシャル膜にて埋め込む。
【0084】
そして、埋込エピタキシャル成長後に基板(40,41)上のエピタキシャル膜44,45の表面を平坦化して、図21(d)に示すように、トレンチ43上に残る段差を無くす。
【0085】
本製造方法においても、シリコン基板40の不純物としての砒素の濃度を「α」、p型のエピタキシャル膜44,45の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足するようにしている。よって、塩化水素エッチング処理においてAs拡散が生じるが、p/nコラム中のAs混入量を少なくすることができる。
【0086】
上記実施形態によれば、以下のような効果を得ることができる。
n+シリコン基板(第1導電型のシリコン基板)40の上に、シリコン基板40の不純物濃度よりも低濃度なn型(第1導電型)のエピタキシャル膜41を形成する第1工程と、シリコン基板40の上のn型のエピタキシャル膜41にトレンチ43を形成する第2工程と、エピタキシャル成長法によりトレンチ43内を含めたn型のエピタキシャル膜41上にp型(第2導電型)のエピタキシャル膜44を形成する第3工程と、p型のエピタキシャル膜44の一部のエッチング処理と、p型のエピタキシャル膜45の成膜処理とを1回または複数回行ってトレンチ43内を重ねたp型(第2導電型)のエピタキシャル膜44,45にて埋め込む第4工程と、を備えた半導体基板の製造方法であって、シリコン基板40の不純物としての砒素の濃度を「α」、p型のエピタキシャル膜44,45の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足するようにしている。
【0087】
これにより、第4工程において、p型のエピタキシャル膜44の一部のエッチング処理を行う際に、Asが混入する量を抑制することができる。その結果、シリコン基板40上のエピタキシャル膜41に形成したトレンチ43内に当該エピタキシャル膜41とは逆導電型のエピタキシャル膜44,45を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
【0088】
本実施形態においても、第2の実施形態で説明したように、第2工程でトレンチを形成する際に、トレンチをシリコン基板に達しないように形成してもよい。この場合にも第2の実施形態と同様の効果を奏する。また、本実施形態においても、第3の実施形態で説明した手法を用いてもよい。即ち、p型エピタキシャル膜44の一部のエッチング処理を行う際に、シリコン基板40の裏面および外周面を保護膜で被覆した状態でエッチング処理するようにしてもよい。この場合にも第3の実施形態と同様の効果を奏する。
【0089】
また、本実施形態においても、図9,10等を用いて説明した評価方法を用いて基板の評価を行うことができる。
なお、図9,10等により説明した評価方法については、バルク基板にトレンチを形成して逆導電型のエピタキシャル膜で埋め込む場合の評価方法に適用することができる。
【0090】
つまり、図22に示すように、n型(第1導電型)のシリコン基板60に形成したトレンチ61内に、p型(第2導電型)のエピタキシャル膜62が埋め込まれ、これにより深さ方向に延びるn型(第1導電型)の不純物拡散領域63と、同じく深さ方向に延びるp型(第2導電型)の不純物拡散領域64とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有する半導体基板の評価方法であって、図23に示すように、スーパージャンクション構造を有する部位における平面での少なくともn型(第1導電型)の不純物拡散領域63とp型(第2導電型)の不純物拡散領域64を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することによりn型(第1導電型)の不純物拡散領域63の構成元素とp型(第2導電型)の不純物拡散領域64の構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにする。これにより、トレンチ61を埋め込むように逆導電型のエピタキシャル膜62を成膜する場合にも、トレンチ内部に埋め込むことによる形状の影響や面方位の影響や深さ方向の分布の影響を加味した評価を行うことができる。
【0091】
これまでの説明では第1導電型がn型、第2導電型がp型であったが、これを逆にして第1導電型がp型、第2導電型がn型としてもよい(具体的には、図1において基板1がp+、領域(5)がn型、領域6がp型)。
【図面の簡単な説明】
【0092】
【図1】第1の実施の形態における縦型トレンチゲートMOSFETの縦断面図。
【図2】図1における素子部での要部拡大図。
【図3】(a),(b),(c),(d)は製造工程を説明するための縦型トレンチゲートMOSFETの断面図。
【図4】(a),(b),(c),(d)は製造工程を説明するための縦型トレンチゲートMOSFETの断面図。
【図5】塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。
【図6】塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。
【図7】塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。
【図8】埋込エピ層キャリア濃度とn+基板中のAs濃度との関係を示す図。
【図9】分析領域を説明するための縦断面図。
【図10】分析領域を説明するための平面図。
【図11】(a),(b)は評価方法を説明するための縦断面図。
【図12】質量分析結果を示す図。
【図13】質量分析結果を示す図。
【図14】質量分析結果を示す図。
【図15】第2の実施の形態における縦型トレンチゲートMOSFETの縦断面図。
【図16】(a),(b),(c),(d)は製造工程を説明するための縦型トレンチゲートMOSFETの断面図。
【図17】(a),(b),(c),(d)は製造工程を説明するための縦型トレンチゲートMOSFETの断面図。
【図18】(a),(b),(c),(d)は第3の実施の形態における縦型トレンチゲートMOSFETの縦断面図。
【図19】(a),(b),(c),(d)は製造工程を説明するための縦型トレンチゲートMOSFETの断面図。
【図20】(a),(b),(c),(d)は第4の実施の形態における半導体基板の製造工程を説明するための断面図。
【図21】(a),(b),(c),(d)は半導体基板の製造工程を説明するための断面図。
【図22】分析領域を説明するための縦断面図。
【図23】分析領域を説明するための平面図。
【図24】トレンチ埋込エピ工程でのAsの挙動を説明するための斜視図。
【符号の説明】
【0093】
1…n+シリコン基板、2…エピタキシャル膜、3…エピタキシャル膜、4…トレンチ、5…エピタキシャル膜、6…n型領域、23…エピタキシャル膜、30…保護膜、40…n+シリコン基板、41…エピタキシャル膜、43…トレンチ、44…エピタキシャル膜、45…エピタキシャル膜。
【技術分野】
【0001】
本発明は、半導体基板の製造方法、半導体基板、縦型スーパージャンクションMOSデバイス、半導体基板の評価方法に関するものである。
【背景技術】
【0002】
トレンチ埋め込みエピタキシャル成長によりp/nコラム構造を形成する上で、エッチングガスとシラン系ガスの混合成長方式を用いることでトレンチの開口部が先に塞がるのを防止可能であることが提案されている(特許文献1)。
【0003】
ただし、エッチングガスを混合することにより、図24に示すように、n+型シリコン基板のエッチング反応が生じ、エッチングされたn+基板内の高濃度ドーパント(As、SbまたはP)が基板表面に付着しp/nコラム層中に取り込まれる現象が生じる。一方、スーパージャンクション(SJ−MOS)はp/nコラム内での完全空乏化によってオン抵抗と耐圧のトレードオフ関係を克服しているが、この完全空乏化のためにはp/nコラムのチャージ量を一致させることが必要であり、n+基板からのドーパントの混入は濃度設計上は致命的な問題である。
【0004】
更に、エッチングガスのエッチング作用を用いてトレンチ埋め込みを実施しようとする技術して特許文献2があり、エッチングガスのエッチング作用を用いてトレンチ形状をテーパー加工している。この場合においても同様にn+型基板のエッチング反応で高濃度ドーパントが基板表面(トレンチ内の逆導電型のエピ膜)に付着する。
【特許文献1】特開2004−273742号公報
【特許文献2】特許番号第3485081号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明はこのような背景の下になされたものであり、その目的は、シリコン基板上のエピタキシャル膜に形成したトレンチ内に当該エピタキシャル膜とは逆導電型のエピタキシャル膜を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる半導体基板の製造方法、半導体基板、縦型スーパージャンクションMOSデバイス、半導体基板の評価方法を提供することにある。
【課題を解決するための手段】
【0006】
請求項1に記載の半導体基板の製造方法では、第3工程においてトレンチの内部を第2導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、第2導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、シリコン基板の不純物としての砒素の濃度を「α」、第2導電型のエピタキシャル膜の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足するようにした半導体基板の製造方法を要旨とする。
【0007】
これにより、第3工程において、トレンチ内を含めた第1導電型のエピタキシャル膜上に第2導電型のエピタキシャル膜を成膜してトレンチの内部を第2導電型のエピタキシャル膜で埋め込む際に、砒素(As)が混入する量を抑制することができる。その結果、シリコン基板上のエピタキシャル膜に形成したトレンチ内に当該エピタキシャル膜とは逆導電型のエピタキシャル膜を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
【0008】
請求項2に記載のように、請求項1に記載の半導体基板の製造方法において、トレンチの内部を第2導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くすることにより、エピタキシャル膜によるトレンチ開口部での塞がりを抑制してトレンチ内の埋め込み性を向上させることができる。
【0009】
請求項3に記載の半導体基板の製造方法では、第4工程として、第2導電型のエピタキシャル膜の一部のエッチング処理と、第2導電型のエピタキシャル膜の成膜処理とを1回または複数回行ってトレンチ内を重ねた第2導電型のエピタキシャル膜にて埋め込む半導体基板の製造方法であって、シリコン基板の不純物としての砒素の濃度を「α」、第2導電型のエピタキシャル膜の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足する半導体基板の製造方法を要旨とする。
【0010】
これにより、第4工程において、第2導電型のエピタキシャル膜の一部のエッチング処理を行う際に、砒素(As)が混入する量を抑制することができる。その結果、シリコン基板上のエピタキシャル膜に形成したトレンチ内に当該エピタキシャル膜とは逆導電型のエピタキシャル膜を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
【0011】
請求項4に記載のように、請求項1または2に記載の半導体基板の製造方法において、第3工程においてトレンチの内部を埋め込むために第2導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が10未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.1
を満たすようにすることにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
【0012】
請求項5に記載のように、請求項1または2に記載の半導体基板の製造方法において、第3工程においてトレンチの内部を埋め込むために第2導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が10以上20未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.05
を満たすようにすることにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
【0013】
請求項6に記載のように、請求項1または2に記載の半導体基板の製造方法において、第3工程においてトレンチの内部を埋め込むために第2導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が20以上の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X
を満たすようにすることにより、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
【0014】
請求項7に記載のように、請求項1〜6のいずれか1項に記載の半導体基板の製造方法において、第2工程でトレンチを形成する際に、トレンチをシリコン基板に達しないように形成することにより、トレンチ底面においてシリコン基板が露出していないので、当該部位からの砒素(As)の混入を防止することができる。
【0015】
請求項8に記載のように、請求項1または2に記載の半導体基板の製造方法において、トレンチの内部を第2導電型のエピタキシャル膜で埋め込む際に、シリコン基板の裏面および外周面を保護膜で被覆した状態で第2導電型のエピタキシャル膜で埋め込むようにすることにより、シリコン基板の裏面および外周面においてシリコン基板が露出していないので、当該部位からの砒素(As)の混入を防止することができる。
【0016】
請求項9に記載のように、請求項3に記載の半導体基板の製造方法において、第2導電型のエピタキシャル膜の一部のエッチング処理を行う際に、シリコン基板の裏面および外周面を保護膜で被覆した状態でエッチング処理することにより、シリコン基板の裏面および外周面においてシリコン基板が露出していないので、当該部位からの砒素(As)の混入を防止することができる。
【0017】
請求項10に記載の発明は、スーパージャンクション構造を有する半導体基板であって、 シリコン基板の不純物としての砒素の濃度を「α」、第2導電型のエピタキシャル膜の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足する半導体基板をその要旨としている。
【0018】
これにより、トレンチ内を含めた第1導電型のエピタキシャル膜上に第2導電型のエピタキシャル膜を成膜してトレンチの内部を第2導電型のエピタキシャル膜で埋め込む際に、砒素(As)が混入する量を抑制することができる。その結果、シリコン基板上のエピタキシャル膜に形成したトレンチ内に当該エピタキシャル膜とは逆導電型のエピタキシャル膜を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
【0019】
請求項11に記載のように、請求項10に記載の半導体基板において、トレンチの底部はシリコン基板に達しないように形成されていると、トレンチ底面においてシリコン基板が露出していないので、当該部位からの砒素(As)の混入を防止することができる。
【0020】
請求項12に記載のように、請求項10または11に記載の半導体基板において、シリコン基板の裏面および外周面を保護膜で被覆すると、シリコン基板の裏面および外周面においてシリコン基板が露出していないので、当該部位からの砒素(As)の混入を防止することができる。
【0021】
請求項13のように、請求項10〜12のいずれか1項に記載の半導体基板を用いて縦型スーパージャンクションMOSデバイスを構成するとよい。
請求項14に記載の発明は、スーパージャンクション構造を有する半導体基板の評価方法として、スーパージャンクション構造を有する部位における平面での少なくとも第1導電型の不純物拡散領域と第2導電型の不純物拡散領域を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することにより第1導電型の不純物拡散領域の構成元素と第2導電型の不純物拡散領域の構成元素とシリコン基板の不純物構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにしたことを要旨としている。
【0022】
これにより、トレンチを埋め込むように逆導電型のエピタキシャル膜を成膜する場合にも、トレンチ内部に埋め込むことによる形状の影響や面方位の影響や深さ方向の分布の影響を加味した評価を行うことができる。
【0023】
請求項15に記載の発明は、スーパージャンクション構造を有する半導体基板の評価方法として、スーパージャンクション構造を有する部位における平面での少なくとも第1導電型の不純物拡散領域と第2導電型の不純物拡散領域を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することにより第1導電型の不純物拡散領域の構成元素と第2導電型の不純物拡散領域の構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにしたことを要旨としている。
【0024】
これにより、トレンチを埋め込むように逆導電型のエピタキシャル膜を成膜する場合にも、トレンチ内部に埋め込むことによる形状の影響や面方位の影響や深さ方向の分布の影響を加味した評価を行うことができる。
【発明を実施するための最良の形態】
【0025】
(第1の実施の形態)
以下、本発明を具体化した第1の実施形態を図面に従って説明する。
図1に、本実施の形態における縦型トレンチゲートMOSFET(縦型スーパージャンクションMOSデバイス)の断面図を示す。図2は、図1における素子部での要部拡大図である。
【0026】
図2において、ドレイン領域となるn+シリコン基板1の上にn型エピタキシャル膜2が形成されているとともに同エピタキシャル膜2の上にエピタキシャル膜3が形成されている。下側のエピタキシャル膜2においてトレンチ4が並設され、トレンチ4はエピタキシャル膜2を貫通してn+シリコン基板1に達している。トレンチ4内にエピタキシャル膜5が埋め込まれている。トレンチ4内のエピタキシャル膜5の導電型はp型であるとともに、トレンチ4の横の領域6の導電型はn型である。このように横方向にp型領域(5)とn型領域6とが交互に配置され、これによりMOSFETのドリフト層がp/nコラム構造の、いわゆるスーパージャンクション構造をなしている。詳しくは、深さ方向に延びるn型領域(第1導電型の不純物拡散領域)6と、同じく深さ方向に延びるp型領域(第2導電型の不純物拡散領域(5))とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有している。
【0027】
前述の上側のエピタキシャル膜3においてその表層部にはpウエル層7が形成されている。エピタキシャル膜3にはゲート用トレンチ8が並設され、このトレンチ8はpウエル層7よりも深く形成されている。トレンチ8の内面にはゲート酸化膜9が形成され、ゲート酸化膜9の内方にはポリシリコンゲート電極10が配置されている。エピタキシャル膜3の上面においてトレンチ8と接する部位での表層部にはn+ソース領域11が形成されている。また、p型エピタキシャル膜3の上面での表層部にはp+ソースコンタクト領域12が形成されている。さらに、エピタキシャル膜3でのpウエル層7と前記エピタキシャル膜2(ドリフト層)との間にはn−バッファ領域13がトレンチ8毎に形成され、このn−バッファ領域13はトレンチ8の底面部を含み、かつ、ドリフト層でのn型領域6、およびpウエル層7と接している。また、トレンチ8毎のn−バッファ領域13の間はp−領域14となっている。
【0028】
n+シリコン基板1の下面にはドレイン電極(図示略)が形成され、ドレイン電極はn+シリコン基板1と電気的に接続されている。また、エピタキシャル膜3の上面にはソース電極(図示略)が形成され、ソース電極はn+ソース領域11およびp+ソースコンタクト領域12と電気的に接続されている。
【0029】
そして、ソース電圧をグランド電位、ドレイン電圧を正の電位にした状態においてゲート電位として所定の正の電圧を印加することにより、トランジスタ・オンとなる。トランジスタ・オン時においてはpウエル層7でのゲート酸化膜9と接する部位に反転層が形成され、この反転層を通してソース・ドレイン間に電子が流れる(n+ソース領域11→pウエル層7→n−バッファ領域13→n型領域6→n+シリコン基板1)。また、逆バイアス印加時(ソース電圧をグランド電位、ドレイン電圧を正の電位にした状態)においては、p型領域(5)とn型領域6とのpn接合部、n−バッファ領域13とp−領域14とのpn接合部、n−バッファ領域13とpウエル層7とのpn接合部から空乏層が広がり、p型領域(5)およびn型領域6が空乏化して高耐圧化が図られる。
【0030】
一方、図1において、素子部の周りの終端部においても横方向にn型領域6とp型領域(5)とが交互に配置されている。また、エピタキシャル膜3の上面での素子部よりも外周側においてはLOCOS酸化膜15が形成されている。
【0031】
次に、本実施の形態における縦型トレンチゲートMOSFETの製造方法を説明する。
まず、図3(a)に示すように、n+シリコン基板1を用意する。n+シリコン基板1は不純物としてAs(砒素)を用いている。そして、n+シリコン基板1の上にn型のエピタキシャル膜2を成膜する。さらに、チップ外周部でのエピタキシャル膜2に複数のトレンチ20を形成し、このトレンチ20内にシリコン酸化膜21を充填する。そして、エピタキシャル膜2の上面を平坦化する。
【0032】
引き続き、図3(b)に示すように、n型のエピタキシャル膜2の上にシリコン酸化膜22を成膜し、このシリコン酸化膜22に対し所定のトレンチが得られるように所定の形状にパターニングする。そして、シリコン酸化膜22をマスクにしてn型のエピタキシャル膜2に対し異方性エッチング(RIE)、または、アルカリ性異方性エッチング液(KOH、TMAH等)によるウェットエッチングを行い、シリコン基板1に達するトレンチ4を形成する。
【0033】
さらに、図3(c)に示すように、マスクとして用いたシリコン酸化膜22を除去する。このとき、Si(110)基板を用い、エピタキシャル膜2の上面が(110)面であるとともに、トレンチ4の側面が(111)面とする。つまり、トレンチの底面を(110)面とし、トレンチの側面を(111)面とする。あるいは、Si(100)基板を用い、エピタキシャル膜2の上面を(100)面とするとともに、トレンチ4の側面を(100)面とする。つまり、トレンチの底面を(100)面とし、トレンチの側面を(100)面とする。
【0034】
そして、水素雰囲気中での水素アニールを実施した上で、図3(d)に示すように、トレンチ4の内面を含めてエピタキシャル膜2の上にp型エピタキシャル膜23を成膜して同エピタキシャル膜23によりトレンチ4内を埋め込む。このトレンチ4の内部をエピタキシャル膜23で埋め込む工程において、エピタキシャル膜23の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いる。具体的には、シリコンソースガスとして、モノシラン(SiH4)、ジシラン(Si2H6)、ジクロロシラン(SiH2Cl2)、トリクロロシラン(SiHCl3)、四塩化シリコン(SiCl4)のいずれかを用いる。特に、シリコンソースガスとして、ジクロロシラン(SiH2Cl2)、トリクロロシラン(SiHCl3)、四塩化シリコン(SiCl4)のいずれかを用いるとよい。ハロゲン化物ガスとして、塩化水素(HCl)、塩素(Cl2)、フッ素(F2)、三フッ化塩素(ClF3)、フッ化水素(HF)、臭化水素(HBr)のいずれかを用いる。
【0035】
また、エピタキシャル膜23を反応律速の条件下で成膜する。特に、シリコンソースガスとしてモノシランまたはジシランを用いた場合において成膜温度の上限を950℃とする。シリコンソースガスとしてジクロロシランを用いた場合において成膜温度の上限を1100℃とする。シリコンソースガスとしてトリクロロシランを用いた場合において成膜温度の上限を1150℃とする。シリコンソースガスとして四塩化シリコンを用いた場合において成膜温度の上限を1200℃とする。また、成膜真空度が常圧から100Paの範囲とした場合において成膜温度の下限を800℃とし、また、成膜真空度が100Paから1×10−5Paの範囲とした場合において成膜温度の下限を600℃とする。このようにすることにより、結晶欠陥が発生することなくエピタキシャル成長することができることを実験的に確認している。
【0036】
その後、エピタキシャル膜23の上面側から平坦化研磨を行って図4(a)に示すようにエピタキシャル膜(n型シリコン層)2を露出させる。これにより、横方向にp型領域(5)とn型領域6とが交互に配置される。また、チップ外周部のトレンチ20内のシリコン酸化膜21(図3(d)参照)を除去する。
【0037】
そして、図4(b)に示すように、エピタキシャル膜2の上にp−型エピタキシャル膜24を成膜する。さらに、図4(c)に示すように、p−型エピタキシャル膜24におけるn型領域6に接する部分にn−バッファ領域13をイオン注入にて形成する。このとき、チップ外周部に設けたトレンチ20におけるエピタキシャル膜24の上面には窪み25が形成されており、この窪み25をアライメントマークとして用いてフォトマスクと位置合わせする。
【0038】
引き続き、図4(d)に示すように、p−型エピタキシャル膜24の上にp−型エピタキシャル膜26を成膜する。
その後、図1に示すように、LOCOS酸化膜15を形成する。また、素子部においてpウエル層7、トレンチ8、ゲート酸化膜9、ポリシリコンゲート電極10、n+ソース領域11、p+ソースコンタクト領域12を形成する。さらに、電極および配線を形成する。この素子部の形成において、n+ソース領域11やp+ソースコンタクト領域12等をイオン注入にて形成する際に、図4(d)においてチップ外周部に設けたトレンチ20におけるエピタキシャル膜26の上面には窪み27が形成されており、この窪み27をアライメントマークとして用いてフォトマスクと位置合わせする。
【0039】
なお、n型エピタキシャル膜2にトレンチ4を形成した後のエピタキシャル膜23の成膜開始からトレンチ4の内部をエピタキシャル膜23で埋め込むまでにおいて、エピタキシャル膜23の成膜のためにシリコン基板(1,2)に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いたが、広義には、トレンチ4の内部をp型エピタキシャル膜23で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜23の成膜のためにシリコン基板(1,2)に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いればよい。
【0040】
このとき、エピタキシャル膜23の成膜条件として、トレンチ側面上に成長するエピタキシャル膜23について、ハロゲン化物ガスを導入することによってトレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くする。このようにして、トレンチ内部に成膜するエピタキシャル膜について、トレンチ開口部の膜厚がトレンチ底部の膜厚より小さくなる条件となるように成膜する。これにより、トレンチ側面上のエピ膜に関してトレンチ底部よりトレンチ開口部の膜厚が小さくなり、エピタキシャル膜によるトレンチ開口部での塞がりを抑制してトレンチ内の埋め込み性を向上させることができる(ボイドレスでの成膜が可能となる)。つまり、ボイドレス成膜により、スーパージャンクション構造(p/nコラム構造)への逆バイアス印加時(ソースをグランド電位、ドレイン電位を正の電圧)の耐圧確保と接合リーク電流の抑制が可能となる。また、ボイドレス化(ボイドサイズの縮小)、耐圧歩留まりの向上、接合リーク歩留まりの向上を図ることができる。
【0041】
特に、図3(d)でのエピタキシャル膜23を成膜する際に、トレンチのアスペクト比に応じて、次のようにする。
トレンチのアスペクト比が10未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.1
を満たすようにする。
【0042】
トレンチのアスペクト比が10以上20未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.05
を満たすようにする。
【0043】
トレンチのアスペクト比が20以上の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X
を満たすようにする。こうすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましい。
【0044】
その根拠となる実験結果を図5,6,7に示す。図5,6,7において、横軸に塩化水素の標準流量X[slm]をとり、縦軸に成長速度Y[μm/分]をとっている。図5はアスペクト比が「5」の場合であり、図6はアスペクト比が「15」の場合であり、図7はアスペクト比が「25」の場合である。図5,6,7において、黒丸はボイドが有ったことを、白丸はボイドが無かったことを示す。そして、各図において塩化水素の標準流量が多くなればエピタキシャル膜の成長速度が速くてもボイドが発生しないことが分かる。また、同じ塩化水素の標準流量ならば、アスペクト比が大きいほどエピタキシャル膜の成長速度を低くしなければボイドの発生を防止できないことが分かる。各図においてボイドの発生の有無の境界を表す式が、図5においてはY=0.2X+0.1、図6においてはY=0.2X+0.05、図7においてはY=0.2Xであり、各式よりも下の領域であれば、ボイドは発生しない。なお、トレンチのアスペクト比とは、図3(c)に示すように、d1/W1、即ち、トレンチの深さ/トレンチの幅である。
【0045】
次に、トレンチ4の混合エピ工程において、図24に示すように、Asが混入することについて説明する。
n+シリコン基板1上のnエピ膜にトレンチ4を形成した後に、ジクロロシラン(DCS)、HCl、H2を流しながら、エピ成長する際にn+シリコン基板1の裏面や外周面(端部)からAsが拡散してp/nコラムに達する。このように、HClを混入させることで、n+基板のAsがエッチングされ、表面に付着する。
【0046】
本実施形態においては、図8に示すように、シリコン基板1の不純物としての砒素の濃度を「α」、p型のエピタキシャル膜23の不純物濃度(埋込エピ層キャリア濃度)を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足している。
【0047】
これは以下のことを考慮している。n+基板中のAs濃度の上限に関して、p/nコラムをエピ成膜で形成する場合に製造上の加工精度から±10%程度の濃度バラツキが発生する(埋込エピ工程の濃度制御性が10%程度である)。従って、As混入の影響としてp/nコラムのうち埋込エピ工程により形成しようとするコラム中のキャリア濃度の少なくとも10%以下に抑えることが望ましい。
【0048】
例えば、n+基板中のAs濃度とコラム中への砒素(As)の混入量との関係において、n+基板中のAs濃度が高くなればコラム中への砒素(As)の混入量も高くなる。つまり、As混入源となるn+基板中のAs濃度を低減することによって、混合エピ成膜中のAs外方拡散量を抑制することができる。具体的には、SJ−MOSのp/nコラムにおけるp領域濃度は1×1016〜3×1017/cm3程度である。これらのことから、As混入量をp/nコラムにおけるp領域濃度の10%以下にすることで、実用上のAs混入による耐圧不良を抑制することができる。このようにして、n+基板中のAs濃度はp型エピタキシャル膜の不純物濃度の10%以下にすることを前提に実験的に見出したのが図8である。
【0049】
図8におけるn+基板中のAs濃度の下限に関して、n+型の基板を形成する上で、シリコン基板中の固溶度が最も大きいのがAsである。Sbの場合は、一般的に1018/cm3程度である。ただし、Asの真空中の飽和蒸気圧が大きいため外方拡散の影響は大きい。従って、As基板濃度の下限は、Sb基板により置き換えが可能な1×1018/cm3とする。よって、好ましい範囲は、α≦3×1019・In(β)−1×1021かつα>1×1018である。
【0050】
また、図8における埋込エピ層キャリア濃度(エピ膜23の不純物濃度)の上限については、スーパージャンクションの完全空乏化のために3×1017/cm3以下にする。よって、さらに好ましい範囲は、α≦3×1019・In(β)−1×1021かつα>1×1018かつβ<3×1017である。
【0051】
次に、スーパージャンクション構造を有する半導体基板の評価方法について説明する。
スーパージャンクション構造を有する部位における平面での所定領域(図9,10でのSIMS分析領域)、即ち、p型不純物拡散領域(5)とn型不純物拡散領域(6)を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することによりn型の不純物拡散領域(6)の構成元素とp型の不純物拡散領域(5)の構成元素とシリコン基板の不純物構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定する。
【0052】
以下、詳しく説明する。
2次元的な周期構造からなるp/nコラム構造基板の濃度を分析する検査は、主に、次の2回行われる。
【0053】
縦型スーパージャンクションMOSデバイスの製造工程において、基板完成後において基板性能検査を行い、合格品に対してデバイスを作り込んでデバイス完成後において出来栄え検査および不良解析を行う。
【0054】
ここで、p/nコラム基板加工工程における基板性能検査、および、p/nコラム基板を用いてSJ−MOS等のパワーデバイスを形成した際の出来栄え検査および不良解析において、従来の半導体基板評価技術(広がり抵抗測定法、CV測定法、2次イオン質量分析法等)では、コラムのサイズ(図2のp型領域(5)やn型領域6の幅)が0.5μm〜5μm程度であるが、検出プローブサイズが数mmφ〜数十μmφであり、各コラムにプローブを正確に当てることができず個々のp/nコラムの濃度評価は不可能である。そこで、p/nコラム中の不純物濃度を評価・管理する上では、モニタウエハ上に同条件で平面エピ成膜を実施しp/nコラム各層の濃度分布の代用として評価することが一般的である。しかし、図11(b)のようにn基板上にp型エピ膜を成膜した場合の手法(平面エピによる評価)を、そのまま適用しても、本実施形態の場合、次のような不具合がある。
【0055】
第1に、図11(a)のように、トレンチを埋め込むようにp型エピ膜を成膜する場合にはトレンチ内部に埋め込むことによる形状の影響を評価できない(例えば、トレンチ内にガスが供給されにくくなることの影響を評価できない)。第2に、トレンチの内面は底面と側面との複数の面からなり、面方位の影響を評価できない。第3に、ガスの流れの影響等の深さ方向の分布の影響を評価できない。このようにして、図11(a)の場合、従来方式での評価はできない。図11(b)の場合、従来方式での評価は可能であるが、コラム形状等の影響が不明である。
【0056】
そこで、図9,10に示すように、p/nコラムの周期構造の表面から2次イオン質量分析法(SIMS)により分析することで、検出領域(数十〜百μm□)中のp/nコラムの平均的な不純物濃度の深さ方向分析が可能となる。これは、同一間隔、幅で配置されたトレンチの周期構造中に埋め込まれたpエピタキシャル膜と基板上のnエピ膜を同時に評価することで、両方の領域の平均濃度を検出するものである。従って、評価領域内のトレンチ構造を一定とすることでp/nコラム中の濃度分布を深さ方向分析を行って良否判定することができる。
【0057】
このような評価方法を適用した場合を、例をあげて説明する。
図12は、シリコンソースガスとしてジクロロシラン(DCS)を用い、かつ、塩化水素を添加しないで、エピ成長を行った場合のSIMS結果を示す。図12では、深さが4〜12μmにおけるリン(P)濃度とボロン(B)濃度の差が大きく、好ましい濃度分布が得られていないことが分かる。また、砒素(As)濃度は非常に低く、具体的には1×1015/cm3以下である。
【0058】
図13は、シリコンソースガスとしてDCSを用い、かつ、塩化水素を添加してエピ成長を行った場合のSIMS結果を示す。As濃度は7×1019/cm3である。図13では、深さが4〜12μmにおけるP濃度とB濃度の差は小さいことが分かる。また、図13ではAs濃度は非常に高く、具体的には1×1015/cm3以上である。これは図24に示すように、塩化水素を混入することにより基板のAsがエッチングされて表面に付着するためである。特に、基板の裏面や外周面から拡散してp/nコラムを汚染する。
【0059】
図14は、シリコンソースガスとしてDCSを用い、かつ、塩化水素を添加してエピ成長を行った場合のSIMS結果を示す。ただし、As濃度は4×1019/cm3である。図14では、深さが4〜12μmにおけるP濃度とB濃度の差は小さいことが分かる。また、図14ではAs濃度は低くすることができ、具体的には、ほぼ1×1015/cm3以下である。
【0060】
なお、p/nコラム各々のボロン濃度「NB」とリン濃度「NP」を求める上では、SIMSにより検出したボロン濃度を「Nexp−B」とするとともにリン濃度を「Nexp−P」とし、また、p層幅を「WB」、n層幅を「WP」とすると、以下の関係式から導き出すことができる。
【0061】
NB=Nexp−B×(WB+WP)/WB
NP=Nexp−P×(WB+WP)/WP
例をあげて説明すると、例えば図14における深さ2μmにおけるボロン濃度、即ち、Nexp−Bが5×1015/cm3であり、例えばWB=WPならば、上述した式から、ボロン濃度NBが10×1015/cm3(=5×1015×2/1)となる。
【0062】
上記実施形態によれば、以下のような効果を得ることができる。
(イ)n+シリコン基板(第1導電型のシリコン基板)1の上に、当該シリコン基板1の不純物濃度よりも低濃度なn型エピタキシャル膜(第1導電型のエピタキシャル膜)2を形成する第1工程と、シリコン基板1の上のエピタキシャル膜2にトレンチ4を形成する第2工程と、トレンチ4内を含めたn型エピタキシャル膜2上にp型(第2導電型)のエピタキシャル膜23を成膜してトレンチ4の内部をp型エピタキシャル膜23で埋め込む第3工程と、を備えた半導体基板の製造方法であって、第3工程においてトレンチ4の内部をp型のエピタキシャル膜23で埋め込む際の、少なくとも埋め込みの最終工程において、p型のエピタキシャル膜23の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、シリコン基板1の不純物としての砒素の濃度を「α」、p型のエピタキシャル膜23の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足するようにした。
【0063】
これにより、第3工程において、トレンチ4内を含めたn型のエピタキシャル膜2上にp型のエピタキシャル膜23を成膜してトレンチ4の内部をp型のエピタキシャル膜23で埋め込む際に、Asが混入する量を抑制することができる。その結果、シリコン基板1上のエピタキシャル膜2に形成したトレンチ4内にエピタキシャル膜2とは逆導電型のエピタキシャル膜23を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
【0064】
スーパージャンクション構造を有する半導体基板としては、シリコン基板1の不純物としての砒素の濃度を「α」、p型のエピタキシャル膜5の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足している。また、縦型スーパージャンクションMOSデバイスの構造として、この半導体基板を用いた構成となっている。これら構造においても同様な効果を奏する。
【0065】
(ロ)トレンチ4の内部をp型のエピタキシャル膜23で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜23の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くすることにより、エピタキシャル膜23によるトレンチ開口部での塞がりを抑制してトレンチ4内の埋め込み性を向上させることができる。
【0066】
(ハ)第3工程においてトレンチ4の内部を埋め込むためにp型のエピタキシャル膜23を成膜する際に、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
トレンチ4のアスペクト比が10未満の場合、
Y<0.2X+0.1
を満たすようにし、
トレンチ4のアスペクト比が10以上20未満の場合、
Y<0.2X+0.05
を満たすようにし、
トレンチ4のアスペクト比が20以上の場合、
Y<0.2X
を満たすようにすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。
【0067】
(ニ)n+シリコン基板1の上に、シリコン基板1の不純物濃度よりも低濃度なn型のエピタキシャル膜2が形成されるとともにn型エピタキシャル膜2に形成したトレンチ4内に、p型のエピタキシャル膜5が埋め込まれ、これにより深さ方向に延びるn型の不純物拡散領域6と、同じく深さ方向に延びるp型の不純物拡散領域(5)とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有する半導体基板の評価方法であって、スーパージャンクション構造を有する部位における平面での少なくともn型の不純物拡散領域6とp型の不純物拡散領域(5)を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することによりn型の不純物拡散領域6の構成元素とp型の不純物拡散領域(5)の構成元素とシリコン基板1の構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにした。
【0068】
これにより、トレンチ4を埋め込むように逆導電型のエピタキシャル膜23を成膜する場合にも、トレンチ内部に埋め込むことによる形状の影響や面方位の影響や深さ方向の分布の影響を加味した評価を行うことができる。
(第2の実施の形態)
次に、第2の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0069】
図1に代わる、本実施の形態における、縦型トレンチゲートMOSFETの断面図を図15に示す。
図15に示すように、本実施形態においてはトレンチ4の底部がn+シリコン基板1に達しておらず、トレンチ底面がn型エピタキシャル膜2の内部に位置している。
【0070】
そのため、製造工程としては、次のようになる。
図16(a)に示すように、n+シリコン基板1の上のn型のエピタキシャル膜2の成膜、トレンチ20の形成、シリコン酸化膜21の充填、及び平坦化を行った後、図16(b)に示すように、n型のエピタキシャル膜2の上のシリコン酸化膜22を用いたn型エピタキシャル膜2に対するトレンチ形成工程において、シリコン基板1に達する前にエッチングを終了する。これにより、トレンチ4の底面はn型エピタキシャル膜2の内部に位置することになる。
【0071】
そして、図16(c)に示すように、マスクとして用いたシリコン酸化膜22を除去した後、図16(d)に示すように、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて、トレンチ4の内面を含めてエピタキシャル膜2の上にp型エピタキシャル膜23を成膜してトレンチ4の内部をエピタキシャル膜23で埋め込む。このとき、トレンチ4内においてn+シリコン基板1が露出しておらず、トレンチ4の内部を通してn+シリコン基板1中の砒素(As)が飛散することがない。
【0072】
その後、図17(a)に示すエピタキシャル膜23の上面側からの平坦化研磨、図17(b)に示すエピタキシャル膜2の上のp−型エピタキシャル膜24の成膜、図17(c)に示すn−バッファ領域13の形成、図17(d)に示すp−型エピタキシャル膜24の上へのp−型エピタキシャル膜26の成膜を行う。
【0073】
そして、図15に示すように、LOCOS酸化膜15、pウエル層7、トレンチ8、ゲート酸化膜9、ポリシリコンゲート電極10、n+ソース領域11、p+ソースコンタクト領域12の形成を行う。
【0074】
上記実施形態によれば、以下のような効果を得ることができる。
第2工程でトレンチ4を形成する際に、トレンチ4をシリコン基板1に達しないように形成することにより、トレンチ底面においてシリコン基板1が露出していないので、当該部位からのAsの混入を防止することができる。
(第3の実施の形態)
次に、第3の実施の形態を、第1の実施の形態との相違点を中心に説明する。
【0075】
本実施の形態では、半導体基板の構造として、図18(a)に示すように、シリコン基板1の裏面および外周面を保護膜30で被覆している。製造工程を以下に説明する。
図18(a)に示すように、n+シリコン基板1の上にn型のエピタキシャル膜2を成膜する。そして、n+シリコン基板1の下面(裏面)およびn+シリコン基板1の側面(外周面)を保護膜30で被覆する。保護膜30としては、シリコン酸化膜、シリコン窒化膜、多結晶シリコン膜等を使用する。引き続き、トレンチ20の形成、シリコン酸化膜21の充填、及び平坦化を行う。
【0076】
その後、図18(b)に示すように、n型のエピタキシャル膜2の上のシリコン酸化膜22を用いてn型エピタキシャル膜2に対しトレンチ4を形成し、図18(c)に示すように、マスクとして用いたシリコン酸化膜22を除去した後、図18(d)に示すように、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて、トレンチ4の内面を含めてエピタキシャル膜2の上にp型エピタキシャル膜23を成膜してトレンチ4の内部をエピタキシャル膜23で埋め込む。このとき、n+シリコン基板1の下面(裏面)および側面(外周面)が保護膜30で被覆されているので、n+シリコン基板1中の砒素(As)の飛散を抑制することができる。
【0077】
その後、図19(a)に示すエピタキシャル膜23の上面側から平坦化研磨し、図19(b)に示すようにエピタキシャル膜2の上のp−型エピタキシャル膜24の成膜、図19(c)に示すn−バッファ領域13の形成、図19(d)に示すp−型エピタキシャル膜24の上へのp−型エピタキシャル膜26の成膜を行う。その後、保護膜30を除去する。
【0078】
上記実施形態によれば、以下のような効果を得ることができる。
トレンチ4の内部をp型のエピタキシャル膜23で埋め込む際に、シリコン基板1の裏面および外周面を保護膜30で被覆した状態でp型のエピタキシャル膜23で埋め込むようにすることにより、シリコン基板1の裏面および外周面においてシリコン基板1が露出していないので、当該部位からのAsの混入を防止することができる。
【0079】
第3の実施形態の構成(保護膜の使用)と第2の実施形態構成(トレンチを基板に達しないように形成)を組み合わせてもよい。
(第4の実施の形態)
次に、第4の実施の形態を、第1の実施形態との相違点を中心に説明する。
【0080】
図20,21は、本実施の形態における半導体基板の製造工程を示す概略断面図である。
まず、図20(a)に示すように、n+シリコン基板40を用意し、その上にn型エピタキシャル膜41を形成する。n+シリコン基板40は不純物としてAs(砒素)を用いている。そして、図20(b)に示すように、エピタキシャル膜41の上面に、エッチングマスクとなるシリコン酸化膜42を成膜し、レジスト材を塗布した上でフォトリソグラフィーにより所望の領域に開口部42aを形成する。さらに、図20(c)に示すように、シリコン酸化膜42をマスクにしてエピタキシャル膜41にトレンチ43を形成する。つまり、開口部42aからドライエッチングにより異方性エッチングを実施し、トレンチ43を形成する。
【0081】
引き続き、図20(d)に示すように、マスク材として用いた酸化膜42を除去した後、図21(a)に示すように、エピタキシャル成長法により、トレンチ43内を含めたエピタキシャル膜41上にp型エピタキシャル膜44を形成する。
【0082】
次に、図21(b)に示すように、エピタキシャル膜44に対しトレンチ43の開口部分のエッチングをHClガス導入により行う。開口部のエッチングに関しては、HClに限らずH2ガスであってもシリコン膜のエッチング作用があり、HClエッチングと同様に供給律速条件を用いることが望ましい。このように、エピタキシャル膜44の一部のエッチング処理を行ってトレンチ43の開口部をエッチングした後、図21(c)に示すように、p型エピタキシャル膜45の成膜を行ってトレンチ43を埋め込む。このとき、エピタキシャル膜44の成膜後においてトレンチ開口部がエッチングにより広げられているのでトレンチ開口部が塞がるのを防止でき、埋込性が向上する。
【0083】
なお、再度のエピタキシャル成長においてもトレンチ開口部が塞がり埋込不良(す)が発生する場合には、再度、エピタキシャル膜45のHClエッチング工程とエピタキシャル成長工程を繰り返して埋込性を向上させる。即ち、p型エピタキシャル膜の一部のエッチング処理と、p型エピタキシャル膜の成膜処理とを複数回行ってトレンチ内を重ねたp型エピタキシャル膜にて埋め込む。
【0084】
そして、埋込エピタキシャル成長後に基板(40,41)上のエピタキシャル膜44,45の表面を平坦化して、図21(d)に示すように、トレンチ43上に残る段差を無くす。
【0085】
本製造方法においても、シリコン基板40の不純物としての砒素の濃度を「α」、p型のエピタキシャル膜44,45の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足するようにしている。よって、塩化水素エッチング処理においてAs拡散が生じるが、p/nコラム中のAs混入量を少なくすることができる。
【0086】
上記実施形態によれば、以下のような効果を得ることができる。
n+シリコン基板(第1導電型のシリコン基板)40の上に、シリコン基板40の不純物濃度よりも低濃度なn型(第1導電型)のエピタキシャル膜41を形成する第1工程と、シリコン基板40の上のn型のエピタキシャル膜41にトレンチ43を形成する第2工程と、エピタキシャル成長法によりトレンチ43内を含めたn型のエピタキシャル膜41上にp型(第2導電型)のエピタキシャル膜44を形成する第3工程と、p型のエピタキシャル膜44の一部のエッチング処理と、p型のエピタキシャル膜45の成膜処理とを1回または複数回行ってトレンチ43内を重ねたp型(第2導電型)のエピタキシャル膜44,45にて埋め込む第4工程と、を備えた半導体基板の製造方法であって、シリコン基板40の不純物としての砒素の濃度を「α」、p型のエピタキシャル膜44,45の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足するようにしている。
【0087】
これにより、第4工程において、p型のエピタキシャル膜44の一部のエッチング処理を行う際に、Asが混入する量を抑制することができる。その結果、シリコン基板40上のエピタキシャル膜41に形成したトレンチ43内に当該エピタキシャル膜41とは逆導電型のエピタキシャル膜44,45を埋め込んでなる半導体基板において所望のキャリア分布を得ることができる。
【0088】
本実施形態においても、第2の実施形態で説明したように、第2工程でトレンチを形成する際に、トレンチをシリコン基板に達しないように形成してもよい。この場合にも第2の実施形態と同様の効果を奏する。また、本実施形態においても、第3の実施形態で説明した手法を用いてもよい。即ち、p型エピタキシャル膜44の一部のエッチング処理を行う際に、シリコン基板40の裏面および外周面を保護膜で被覆した状態でエッチング処理するようにしてもよい。この場合にも第3の実施形態と同様の効果を奏する。
【0089】
また、本実施形態においても、図9,10等を用いて説明した評価方法を用いて基板の評価を行うことができる。
なお、図9,10等により説明した評価方法については、バルク基板にトレンチを形成して逆導電型のエピタキシャル膜で埋め込む場合の評価方法に適用することができる。
【0090】
つまり、図22に示すように、n型(第1導電型)のシリコン基板60に形成したトレンチ61内に、p型(第2導電型)のエピタキシャル膜62が埋め込まれ、これにより深さ方向に延びるn型(第1導電型)の不純物拡散領域63と、同じく深さ方向に延びるp型(第2導電型)の不純物拡散領域64とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有する半導体基板の評価方法であって、図23に示すように、スーパージャンクション構造を有する部位における平面での少なくともn型(第1導電型)の不純物拡散領域63とp型(第2導電型)の不純物拡散領域64を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することによりn型(第1導電型)の不純物拡散領域63の構成元素とp型(第2導電型)の不純物拡散領域64の構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにする。これにより、トレンチ61を埋め込むように逆導電型のエピタキシャル膜62を成膜する場合にも、トレンチ内部に埋め込むことによる形状の影響や面方位の影響や深さ方向の分布の影響を加味した評価を行うことができる。
【0091】
これまでの説明では第1導電型がn型、第2導電型がp型であったが、これを逆にして第1導電型がp型、第2導電型がn型としてもよい(具体的には、図1において基板1がp+、領域(5)がn型、領域6がp型)。
【図面の簡単な説明】
【0092】
【図1】第1の実施の形態における縦型トレンチゲートMOSFETの縦断面図。
【図2】図1における素子部での要部拡大図。
【図3】(a),(b),(c),(d)は製造工程を説明するための縦型トレンチゲートMOSFETの断面図。
【図4】(a),(b),(c),(d)は製造工程を説明するための縦型トレンチゲートMOSFETの断面図。
【図5】塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。
【図6】塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。
【図7】塩化水素の標準流量とエピタキシャル膜の成長速度についてのボイドの発生の有無を調べた結果を示す図。
【図8】埋込エピ層キャリア濃度とn+基板中のAs濃度との関係を示す図。
【図9】分析領域を説明するための縦断面図。
【図10】分析領域を説明するための平面図。
【図11】(a),(b)は評価方法を説明するための縦断面図。
【図12】質量分析結果を示す図。
【図13】質量分析結果を示す図。
【図14】質量分析結果を示す図。
【図15】第2の実施の形態における縦型トレンチゲートMOSFETの縦断面図。
【図16】(a),(b),(c),(d)は製造工程を説明するための縦型トレンチゲートMOSFETの断面図。
【図17】(a),(b),(c),(d)は製造工程を説明するための縦型トレンチゲートMOSFETの断面図。
【図18】(a),(b),(c),(d)は第3の実施の形態における縦型トレンチゲートMOSFETの縦断面図。
【図19】(a),(b),(c),(d)は製造工程を説明するための縦型トレンチゲートMOSFETの断面図。
【図20】(a),(b),(c),(d)は第4の実施の形態における半導体基板の製造工程を説明するための断面図。
【図21】(a),(b),(c),(d)は半導体基板の製造工程を説明するための断面図。
【図22】分析領域を説明するための縦断面図。
【図23】分析領域を説明するための平面図。
【図24】トレンチ埋込エピ工程でのAsの挙動を説明するための斜視図。
【符号の説明】
【0093】
1…n+シリコン基板、2…エピタキシャル膜、3…エピタキシャル膜、4…トレンチ、5…エピタキシャル膜、6…n型領域、23…エピタキシャル膜、30…保護膜、40…n+シリコン基板、41…エピタキシャル膜、43…トレンチ、44…エピタキシャル膜、45…エピタキシャル膜。
【特許請求の範囲】
【請求項1】
第1導電型のシリコン基板の上に、当該シリコン基板の不純物濃度よりも低濃度な第1導電型のエピタキシャル膜を形成する第1工程と、
前記シリコン基板の上のエピタキシャル膜にトレンチを形成する第2工程と、
前記トレンチ内を含めた前記第1導電型のエピタキシャル膜上に第2導電型のエピタキシャル膜を成膜して前記トレンチの内部を前記第2導電型のエピタキシャル膜で埋め込む第3工程と、
を備えた半導体基板の製造方法であって、
前記第3工程においてトレンチの内部を第2導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、第2導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、シリコン基板の不純物としての砒素の濃度を「α」、第2導電型のエピタキシャル膜の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足するようにしたことを特徴とする半導体基板の製造方法。
【請求項2】
トレンチの内部を第2導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くしたことを特徴とする請求項1に記載の半導体基板の製造方法。
【請求項3】
第1導電型のシリコン基板の上に、当該シリコン基板の不純物濃度よりも低濃度な第1導電型のエピタキシャル膜を形成する第1工程と、
前記シリコン基板の上の第1導電型のエピタキシャル膜にトレンチを形成する第2工程と、
エピタキシャル成長法により前記トレンチ内を含めた前記第1導電型のエピタキシャル膜上に第2導電型のエピタキシャル膜を形成する第3工程と、
前記第2導電型のエピタキシャル膜の一部のエッチング処理と、第2導電型のエピタキシャル膜の成膜処理とを1回または複数回行って前記トレンチ内を重ねた第2導電型のエピタキシャル膜にて埋め込む第4工程と、
を備えた半導体基板の製造方法であって、
前記シリコン基板の不純物としての砒素の濃度を「α」、第2導電型のエピタキシャル膜の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足するようにしたことを特徴とする半導体基板の製造方法。
【請求項4】
第3工程においてトレンチの内部を埋め込むために第2導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が10未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.1
を満たすようにしたことを特徴とする請求項1または2に記載の半導体基板の製造方法。
【請求項5】
第3工程においてトレンチの内部を埋め込むために第2導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が10以上20未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.05
を満たすようにしたことを特徴とする請求項1または2に記載の半導体基板の製造方法。
【請求項6】
第3工程においてトレンチの内部を埋め込むために第2導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が20以上の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X
を満たすようにしたことを特徴とする請求項1または2に記載の半導体基板の製造方法。
【請求項7】
第2工程でトレンチを形成する際に、トレンチをシリコン基板に達しないように形成したことを特徴とする請求項1〜6のいずれか1項に記載の半導体基板の製造方法。
【請求項8】
前記トレンチの内部を前記第2導電型のエピタキシャル膜で埋め込む際に、シリコン基板の裏面および外周面を保護膜で被覆した状態で第2導電型のエピタキシャル膜で埋め込むようにしたことを特徴とする請求項1または2に記載の半導体基板の製造方法。
【請求項9】
第2導電型のエピタキシャル膜の一部のエッチング処理を行う際に、シリコン基板の裏面および外周面を保護膜で被覆した状態でエッチング処理するようにしたことを特徴とする請求項3に記載の半導体基板の製造方法。
【請求項10】
第1導電型のシリコン基板の上に、当該シリコン基板の不純物濃度よりも低濃度な第1導電型のエピタキシャル膜が形成されるとともに第1導電型のエピタキシャル膜に形成したトレンチ内に、第2導電型のエピタキシャル膜が埋め込まれ、これにより深さ方向に延びる第1導電型の不純物拡散領域と、同じく深さ方向に延びる第2導電型の不純物拡散領域とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有する半導体基板であって、
前記シリコン基板の不純物としての砒素の濃度を「α」、第2導電型のエピタキシャル膜の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足することを特徴とする半導体基板。
【請求項11】
トレンチの底部はシリコン基板に達しないように形成されていることを特徴とする請求項10に記載の半導体基板。
【請求項12】
シリコン基板の裏面および外周面を保護膜で被覆したことを特徴とする請求項10または11に記載の半導体基板。
【請求項13】
請求項10〜12のいずれか1項に記載の半導体基板を用いて構成したことを特徴とする縦型スーパージャンクションMOSデバイス。
【請求項14】
第1導電型のシリコン基板の上に、当該シリコン基板の不純物濃度よりも低濃度な第1導電型のエピタキシャル膜が形成されるとともに第1導電型のエピタキシャル膜に形成したトレンチ内に、第2導電型のエピタキシャル膜が埋め込まれ、これにより深さ方向に延びる第1導電型の不純物拡散領域と、同じく深さ方向に延びる第2導電型の不純物拡散領域とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有する半導体基板の評価方法であって、
スーパージャンクション構造を有する部位における平面での少なくとも第1導電型の不純物拡散領域と第2導電型の不純物拡散領域を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することにより前記第1導電型の不純物拡散領域の構成元素と第2導電型の不純物拡散領域の構成元素と前記シリコン基板の不純物構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにしたことを特徴とする半導体基板の評価方法。
【請求項15】
第1導電型のシリコン基板に形成したトレンチ内に、第2導電型のエピタキシャル膜が埋め込まれ、これにより深さ方向に延びる第1導電型の不純物拡散領域と、同じく深さ方向に延びる第2導電型の不純物拡散領域とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有する半導体基板の評価方法であって、
スーパージャンクション構造を有する部位における平面での少なくとも第1導電型の不純物拡散領域と第2導電型の不純物拡散領域を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することにより前記第1導電型の不純物拡散領域の構成元素と第2導電型の不純物拡散領域の構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにしたことを特徴とする半導体基板の評価方法。
【請求項1】
第1導電型のシリコン基板の上に、当該シリコン基板の不純物濃度よりも低濃度な第1導電型のエピタキシャル膜を形成する第1工程と、
前記シリコン基板の上のエピタキシャル膜にトレンチを形成する第2工程と、
前記トレンチ内を含めた前記第1導電型のエピタキシャル膜上に第2導電型のエピタキシャル膜を成膜して前記トレンチの内部を前記第2導電型のエピタキシャル膜で埋め込む第3工程と、
を備えた半導体基板の製造方法であって、
前記第3工程においてトレンチの内部を第2導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、第2導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、シリコン基板の不純物としての砒素の濃度を「α」、第2導電型のエピタキシャル膜の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足するようにしたことを特徴とする半導体基板の製造方法。
【請求項2】
トレンチの内部を第2導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くしたことを特徴とする請求項1に記載の半導体基板の製造方法。
【請求項3】
第1導電型のシリコン基板の上に、当該シリコン基板の不純物濃度よりも低濃度な第1導電型のエピタキシャル膜を形成する第1工程と、
前記シリコン基板の上の第1導電型のエピタキシャル膜にトレンチを形成する第2工程と、
エピタキシャル成長法により前記トレンチ内を含めた前記第1導電型のエピタキシャル膜上に第2導電型のエピタキシャル膜を形成する第3工程と、
前記第2導電型のエピタキシャル膜の一部のエッチング処理と、第2導電型のエピタキシャル膜の成膜処理とを1回または複数回行って前記トレンチ内を重ねた第2導電型のエピタキシャル膜にて埋め込む第4工程と、
を備えた半導体基板の製造方法であって、
前記シリコン基板の不純物としての砒素の濃度を「α」、第2導電型のエピタキシャル膜の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足するようにしたことを特徴とする半導体基板の製造方法。
【請求項4】
第3工程においてトレンチの内部を埋め込むために第2導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が10未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.1
を満たすようにしたことを特徴とする請求項1または2に記載の半導体基板の製造方法。
【請求項5】
第3工程においてトレンチの内部を埋め込むために第2導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が10以上20未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X+0.05
を満たすようにしたことを特徴とする請求項1または2に記載の半導体基板の製造方法。
【請求項6】
第3工程においてトレンチの内部を埋め込むために第2導電型のエピタキシャル膜を成膜する際に、トレンチのアスペクト比が20以上の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、
Y<0.2X
を満たすようにしたことを特徴とする請求項1または2に記載の半導体基板の製造方法。
【請求項7】
第2工程でトレンチを形成する際に、トレンチをシリコン基板に達しないように形成したことを特徴とする請求項1〜6のいずれか1項に記載の半導体基板の製造方法。
【請求項8】
前記トレンチの内部を前記第2導電型のエピタキシャル膜で埋め込む際に、シリコン基板の裏面および外周面を保護膜で被覆した状態で第2導電型のエピタキシャル膜で埋め込むようにしたことを特徴とする請求項1または2に記載の半導体基板の製造方法。
【請求項9】
第2導電型のエピタキシャル膜の一部のエッチング処理を行う際に、シリコン基板の裏面および外周面を保護膜で被覆した状態でエッチング処理するようにしたことを特徴とする請求項3に記載の半導体基板の製造方法。
【請求項10】
第1導電型のシリコン基板の上に、当該シリコン基板の不純物濃度よりも低濃度な第1導電型のエピタキシャル膜が形成されるとともに第1導電型のエピタキシャル膜に形成したトレンチ内に、第2導電型のエピタキシャル膜が埋め込まれ、これにより深さ方向に延びる第1導電型の不純物拡散領域と、同じく深さ方向に延びる第2導電型の不純物拡散領域とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有する半導体基板であって、
前記シリコン基板の不純物としての砒素の濃度を「α」、第2導電型のエピタキシャル膜の不純物濃度を「β」としたとき、
α≦3×1019・In(β)−1×1021
を満足することを特徴とする半導体基板。
【請求項11】
トレンチの底部はシリコン基板に達しないように形成されていることを特徴とする請求項10に記載の半導体基板。
【請求項12】
シリコン基板の裏面および外周面を保護膜で被覆したことを特徴とする請求項10または11に記載の半導体基板。
【請求項13】
請求項10〜12のいずれか1項に記載の半導体基板を用いて構成したことを特徴とする縦型スーパージャンクションMOSデバイス。
【請求項14】
第1導電型のシリコン基板の上に、当該シリコン基板の不純物濃度よりも低濃度な第1導電型のエピタキシャル膜が形成されるとともに第1導電型のエピタキシャル膜に形成したトレンチ内に、第2導電型のエピタキシャル膜が埋め込まれ、これにより深さ方向に延びる第1導電型の不純物拡散領域と、同じく深さ方向に延びる第2導電型の不純物拡散領域とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有する半導体基板の評価方法であって、
スーパージャンクション構造を有する部位における平面での少なくとも第1導電型の不純物拡散領域と第2導電型の不純物拡散領域を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することにより前記第1導電型の不純物拡散領域の構成元素と第2導電型の不純物拡散領域の構成元素と前記シリコン基板の不純物構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにしたことを特徴とする半導体基板の評価方法。
【請求項15】
第1導電型のシリコン基板に形成したトレンチ内に、第2導電型のエピタキシャル膜が埋め込まれ、これにより深さ方向に延びる第1導電型の不純物拡散領域と、同じく深さ方向に延びる第2導電型の不純物拡散領域とが平面方向において互いに隣接する状態で多数並設されたスーパージャンクション構造を有する半導体基板の評価方法であって、
スーパージャンクション構造を有する部位における平面での少なくとも第1導電型の不純物拡散領域と第2導電型の不純物拡散領域を複数含む所定領域について、表面に一次イオンを照射し深さ方向に表面を露出させながら、放出した二次イオンについて質量分析することにより前記第1導電型の不純物拡散領域の構成元素と第2導電型の不純物拡散領域の構成元素の深さ方向について平均濃度の元素分析をしてスーパージャンクション構造のキャリア濃度分布について良否判定するようにしたことを特徴とする半導体基板の評価方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
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【図4】
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【図6】
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【図13】
【図14】
【図15】
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【図17】
【図18】
【図19】
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【図21】
【図22】
【図23】
【図24】
【公開番号】特開2007−96138(P2007−96138A)
【公開日】平成19年4月12日(2007.4.12)
【国際特許分類】
【出願番号】特願2005−285697(P2005−285697)
【出願日】平成17年9月29日(2005.9.29)
【出願人】(000004260)株式会社デンソー (27,639)
【出願人】(302006854)株式会社SUMCO (1,197)
【Fターム(参考)】
【公開日】平成19年4月12日(2007.4.12)
【国際特許分類】
【出願日】平成17年9月29日(2005.9.29)
【出願人】(000004260)株式会社デンソー (27,639)
【出願人】(302006854)株式会社SUMCO (1,197)
【Fターム(参考)】
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