半導体装置およびその製造方法
【課題】低コストで高い信頼性を有する、半導体装置およびその製造方法を提供すること。
【解決手段】ｎ型半導体基板の一方の主面に、ｐ型ベース領域とｎ型エミッタ領域と所要の位置にゲート絶縁膜を介して載置されるゲート電極とからなるＭＯＳゲート構造と該ＭＯＳゲート構造を沿面方向に取り巻く耐圧構造部とを有し、他方の主面に１μｍ以下の浅い逆阻止接合を有するｐ型コレクタ層を備える半導体装置において、前記コレクタ層の他方の主面上に、バッファ絶縁層を介して被覆されるコレクタ電極が、前記バッファ絶縁層に設けられたコンタクトホールを通して前記コレクタ層と導電接触する半導体装置とする。
【解決手段】ｎ型半導体基板の一方の主面に、ｐ型ベース領域とｎ型エミッタ領域と所要の位置にゲート絶縁膜を介して載置されるゲート電極とからなるＭＯＳゲート構造と該ＭＯＳゲート構造を沿面方向に取り巻く耐圧構造部とを有し、他方の主面に１μｍ以下の浅い逆阻止接合を有するｐ型コレクタ層を備える半導体装置において、前記コレクタ層の他方の主面上に、バッファ絶縁層を介して被覆されるコレクタ電極が、前記バッファ絶縁層に設けられたコンタクトホールを通して前記コレクタ層と導電接触する半導体装置とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置などに使用される半導体装置およびその製造方法に関し、特に、双方向耐圧特性を有する双方向型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）あるいは逆阻止型ＩＧＢＴの改良に関する
【背景技術】
【０００２】
逆阻止型ＩＧＢＴにおいては、順方向電圧阻止能力と同等の逆方向電圧阻止能力が必要となる。この逆方向電圧阻止能力は、図６に示す一般的な逆阻止型ＩＧＢＴの裏面側のｐ型コレクタ層１０とｎ型ドリフト層１間のコレクタｐｎ接合１５の逆方向電圧阻止能力（以降、逆阻止能力と略記する）に依存する。そのようなコレクタｐｎ接合１５の逆阻止能力の信頼性を確保するためには、逆耐圧を負担するｐｎ接合の端部１８をチップの切断側面に露出させることなく、切断側面に沿ってｐｎ接合を湾曲させてｐｎ接合の端部を半導体チップの表面に露出させて絶縁膜で保護する構造にする必要がある。このようにコレクタｐｎ接合１５の端部１８をウエハの裏面側から表面に湾曲させるための拡散層が分離層２である。
【０００３】
従来の逆阻止型ＩＧＢＴの製造工程は、まず、厚いＦＺ−ｎ型ウエハの一方の主面（表面側とする）に高温長時間の熱拡散を必要とする分離層２を形成する。次にウエハの表面側で、前記分離層２に囲まれた領域内であって、主電流の流れる素子活性部１６内にＭＯＳゲート構造１９、エミッタ電極（図示せず）を、この素子活性部１６の外周に耐圧構造部１７をそれぞれ形成する工程を施す。次に裏面側を研削して分離層２の底部３が露出する厚さに減厚後、ウエハの裏面側にｐ型コレクタ層１０を、ボロンイオン注入とアニール処理により形成し、このｐ型コレクタ層１０面に積層金属膜を被覆してコレクタ電極１２を形成する工程順であった。
【０００４】
ただし、この製造工程では、ウエハの表面側に先に形成したＭＯＳゲート構造１９やアルミニウムを主要材料とするエミッタ電極（図示せず）に対して、後工程のアニール処理で熱劣化させるような高温処理を加えないように、裏面側にｐ型コレクタ層１０を形成する際には、加熱温度、加熱方法などのプロセス条件に制限を受ける。そこで裏面ｐ型コレクタ層１０の形成工程では、アニール処理方法として、表面側構造への熱による悪影響を避けるため、レーザー等を裏面の浅い領域のみに照射することにより、表面側に熱の影響が及ばないようなプロセス条件としていた。
【０００５】
しかしながら、この方法ではｐ型コレクタ層１０を１μｍ以下程度の浅い深さでしか形成できない。なぜならイオンを深く侵入させて活性化させようとすると、裏面側の深いイオン注入範囲の温度が活性化処理により上昇し、あるいは高温での保持時間が長くなるため、表面側に及ぼす温度の影響が顕著になり、表面側に形成されているＭＯＳゲート構造１９や特にはアルミニウムを主成分膜とするエミッタ電極（図示せず）に悪影響を及ぼすからである。表面側の構造が熱による悪影響を受けると、図５の逆方向の電流−電圧特性図に示すように逆耐圧の半導体特性が劣化するおそれが高まる。
【０００６】
このｐ型コレクタ層の深さを浅くして表面側の構造への影響を小さくする技術に関して、逆阻止型ＩＧＢＴでは、逆バイアス時に強電界のかかるコレクタｐｎ接合の深さを０．３μｍと記載した文献がある。さらに、この場合、デバイスチップの裏面側にわずかでも傷が入ると容易にパンチスルーを生じ、逆耐圧特性が損なわれ易いことも同文献に記載されている。また、ｐ型コレクタ層面にコレクタ電極をスパッタにより成膜すると、界面に金属スパイクが生じることがある。この場合、突起状の金属スパイクが裏面ｐｎ接合に達すると、漏れ電流不良、耐圧不良を引き起こすとの記載もある（特許文献１）。
【０００７】
浅いｐ型コレクタ層を有する場合、逆阻止型ＩＧＢＴのｐ型コレクタ層とコレクタ電極の間にｐ型ポリシリコン層を挟む構造で形成することで、Ａｌのコレクタ電極からｐ型コレクタ層へ前述のようなスパイキングが侵入すること防止し、高い耐圧良品率を得ることができるということも知られている（特許文献２）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−３６２１１号公報
【特許文献２】特開２００６−３２４４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述のように、ｐ型コレクタ層の厚さを１μｍ以下に薄くし、レーザー照射によりアニール処理するプロセスにすれば、アニール処理時の熱による表面側への悪影響を回避することはできる。しかし、ｐ型コレクタ層の厚さが薄いことに起因して、図７の半導体基板の模式的断面図の符号２０、２１で示すような裏面側への異物の押圧または裏面への局所的な衝撃に対して、ｐ型コレクタ層１０が極めて影響の受け易いことによる問題は依然としてそのまま残る。また、逆耐圧、逆漏れ電流不良の原因となる前記押圧や衝撃の影響がｐ型コレクタ層１０のｐｎ接合１５にまで及ぶと、その接合が破壊され、逆方向に電圧を印加した場合、その箇所からリーク電流が発生し耐圧が劣化する。また、接合に達しない場合でも、リーク電流が大きくなることがある。たとえば、コレクタ電極１２の形成後の逆阻止ＩＧＢＴチップをトレイに載せ振動させただけでも、トレイ底面の凹凸あるいは異物の影響により裏面の金属電極が磨耗あるいはキズが入り、これらがｐ型コレクタ層１０に達して、リーク電流増大劣化の原因となることもある。
【００１０】
本発明は以上説明した点に鑑みてなされたものであり、本発明の目的は、低コストで高い信頼性を有する、半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
請求項１に記載の発明によれば、前記発明の目的を達成するために、対向する両主面を備えるｎ型半導体基板の一方の主面に、ｐ型ベース領域とｎ型エミッタ領域と所要の位置にゲート絶縁膜を介して載置されるゲート電極とからなるＭＯＳゲート構造と該ＭＯＳゲート構造を取り巻く耐圧構造部とを有し、他方の主面に１μｍ以下の浅い逆阻止接合を有するｐ型コレクタ層を備える半導体装置において、前記コレクタ層の主面上にバッファ絶縁層を介して被覆されるコレクタ電極が、前記バッファ絶縁層に設けられた開口部を通して前記コレクタ層と導電接触する半導体装置とする。前記半導体装置の一方の主面から他方の主面にかけて形成されるｐ型分離層の一端が前記耐圧構造部の外周端部に接触し、他端が他方の主面に１μｍ以下の浅い逆阻止接合を有するｐ型コレクタ層の外周端部に導電接続する構成の半導体装置であることも好ましい。前記バッファ絶縁層が窒化シリコン膜またはシリコン酸化膜であることが好ましい。また、前記バッファ絶縁層が４００℃以下で形成されることも好ましい。また、前記バッファ絶縁層の厚さが、０．５μｍ乃至３．０μｍの範囲のいずれかであることがより好ましい。さらに前記開口部が直径３００μｍ以上の略円形であることが望ましい。さらにまた、前記コンタクトホール内周のバッファ絶縁層の側壁の前記他方の主面と成す角度が７５度より小さいことが依り望ましい。
【００１２】
また、請求項９に記載の発明によれば、前記発明の目的を達成するために、ｎ型半導体基板の一方の主面側に、所要の深さの環状ｐ型分離層を形成し、前記環状ｐ型分離層の内側に、ＭＯＳゲート構造および耐圧構造部の形成後、前記ＭＯＳゲート構造の前記ｐ型ベース領域と前記ｎ型エミッタ領域の一方の主面にそれぞれ接触するアルミニウムを主成分とするエミッタ電極を形成する工程、前記半導体基板の他方の主面側を前記環状ｐ型分離層底部が露出する程度に削り、削った他方の主面側にｐ型不純物イオンを注入する工程、該ｐ型不純物イオン注入層上にバッファ絶縁層を４００℃以下の温度で形成し、該バッファ絶縁層を所定のパターンで開口して選択的に前記ｐ型不純物イオン注入層を露出させる工程、形成した開口部すなわちコンタクトホールに露出する前記ｐ型不純物イオン注入層に接触するコレクタ電極を被覆する工程を備える半導体装置の製造方法とする。
【００１３】
前記バッファ絶縁層を窒化シリコン膜またはシリコン酸化膜とすることが好ましい。前記バッファ絶縁層が４００℃以下の温度で形成されることが好ましい。また、前記バッファ絶縁層の厚さが、０．５μｍ乃至３．０μｍの範囲のいずれかであることも好ましい。さらに、前記コンタクトホールが直径３００μｍ以上の略円形であることが好ましい。またさらに、前記コンタクトホール内周のバッファ絶縁層の側壁が前記他方の主面と成す角度が７５度より小さいことが望ましい。
【発明の効果】
【００１４】
本発明によれば、低コストで高い信頼性を有する、半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明にかかる逆阻止型半導体装置の主要な製造工程を示す半導体基板の断面図である。
【図２】本発明にかかる逆阻止型半導体装置のバッファ絶縁層の変形例を示す半導体基板の断面図である。
【図３】本発明にかかる逆阻止型半導体装置のバッファ絶縁層のコンタクトホールの平面パターンを示す平面図である。
【図４】本発明の逆阻止型半導体装置の逆方向電圧−電流曲線図である。
【図５】逆耐圧ｐｎ接合が劣化した従来の逆阻止型半導体装置の逆方向電圧−電流曲線図である。
【図６】従来の逆阻止型半導体装置の断面図である。
【図７】従来の逆阻止型半導体装置の逆耐圧ｐｎ接合を劣化させるような裏面からの異物、ダメージ要因を模式的に示す断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明にかかる逆阻止型半導体装置およびその製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１７】
図１は、この発明の実施例１の逆阻止型半導体装置の製造方法を示す工程図であり、同図（ａ）〜同図（ｄ）は製造工程順に示した半導体基板の要部断面図である。この半導体装置はｎチャネル型の逆阻止型ＩＧＢＴである。
【００１８】
まず、ドリフト層となる高抵抗のｎ型半導体基板１の一方の主面（以降、表面と表記する）から酸化膜をマスクとして選択的にｐ型不純物イオンを所定の深さに熱拡散させることによってｐ型分離層２を形成する。所定の深さはたとえば、耐圧１２００Ｖの場合、２００μｍ程度の拡散深さというように、設計耐圧に対応して少なくとも必要なドリフト層厚さにプロセスマージンを加えた深さである（同図（ａ））。
【００１９】
つぎに、同じ表面側から、選択的なイオン注入、熱処理、絶縁膜およびポリシリコン層の堆積などによってｐ型ベース領域４、ｎ型エミッタ領域５、ゲート絶縁膜６、ゲート電極７からなるＭＯＳゲート構造およびこのＭＯＳゲート構造を沿面方向に取り巻く耐圧構造部を形成し、ゲート電極７上には層間絶縁膜８を介して覆い、かつｐ型ベース領域４とｎ型エミッタ領域５の表面に接触するエミッタ電極９を被覆する。その後、表面全体をレジスト（図示せず）で保護した後、他方の主面（以降、研削前の裏面３ａと表記する）を研削してｐ型分離層２の底部３を露出させる（同図（ｂ））。
【００２０】
つぎに、前記レジストを除去し、研削後の裏面（底部３が露出した基板面）にｐ型コレクタ領域１０を形成するためのｐ型不純物イオンを注入し、その上にバッファ層としてＰＥＣＶＤ（Ｐｌａｚｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ）法により厚さ１μｍの窒化シリコン膜（ＳｉＮｘ膜）１１を４００℃で形成すると同時に前記イオン注入領域のアニール処理をも兼ねる。窒化シリコン膜１１の形成温度が４００℃と低いので、表面側に形成されているアルミニウムを主成分とするエミッタ電極に劣化などの影響を及ぼさない（同図（ｃ））。窒化シリコン膜の形成温度は４００℃を超えた場合、その保持時間が長くなると、エミッタ電極に悪影響を及ぼすので好ましくない。窒化シリコン膜の厚さは０．５μｍ〜３．０μｍが好ましい。０．５μｍ以下では耐衝撃性が低く、３．０μｍ以上はバッファ層にクラックが生じるおそれが高く利用が難しいからである。
【００２１】
つぎに、裏面側にバッファ絶縁膜として形成した窒化シリコン膜１１に、下層のｐ型コレクタ領域１０が選択的に露出するように、コンタクトホール（開口部）１３を形成する。コンタクトホール１３は直径５００μｍ程度の大きさのものをｐ型コレクタ領域１０の表面に均等な間隔で分散させる、たとえば、図３（ａ）、（ｂ）などに示すコンタクトホール１３の平面パターンとすることが好ましい。また、図３（ｃ）のように一つの大きなコンタクトホール１３でもよい。また、コンタクトホール１３の形成は窒化シリコン膜１１の表面にフォトリソグラフィにより前述のようなコンタクトホールパターンを形成した後、周知の条件でドライエッチングすることにより行われる。
【００２２】
図２（ａ）に示すように、ドライエッチングの際にはコンタクトホール１３は、窒化シリコン膜１１の内周側壁に主面となす傾斜角度αを３０°〜７５°、好ましくは３０°〜４５°前後とすることが好ましい。７５°より大きい傾斜角度αは、傾斜部のコレクタ電極１２の膜厚が薄くなり過ぎることとコンタクトホールの上端エッジ（角部）に亀裂が入ることがあるので好ましくない。また、傾斜角度αを４５°より大きくする場合は、コンタクトホール１３の開口部の上端部１４に曲率を設ける形状とすることも望ましい。コンタクトホール１３の直径は３００μｍより大きいことが好ましいが、小さい場合は図２（ｂ）、（ｃ）の断面図に示すように、コンタクトホール１３中がコレクタ電極１２で埋められることもある。傾斜角度αが４５°の場合で作成した逆阻止ＩＧＢＴの電流−電圧特性を調べたところ、図４に示す良好な電流−電圧波形が得られた。
【００２３】
次にコンタクトホール１３を形成した窒化シリコン膜１１上に、コレクタ電極１２としてＡｌ−Ｓｉ膜（膜厚０．５μｍ）、Ｔｉ膜（膜厚０．０２５μｍ）、Ｎｉ膜（膜厚０．１μｍ）、Ａｕ膜（膜厚０．１μｍ）の膜厚で順にスパッタして積層薄膜を形成する。前述の膜組成の積層薄膜からなるコレクタ電極１２の厚さをさらに厚くすると、耐衝撃性は向上するが、シリコンとの膨張係数の違いからウエハの反りが大きくなってその後のプロセスが困難になるので、実用的ではない。このようにして作成した逆阻止型ＩＧＢＴについて、逆方向電圧を印加したところ、図４の電流−電圧波形に示す良好な電圧−電流特性が得られた。
【００２４】
以上の実施例１では、本発明の半導体装置として、逆阻止型ＩＧＢＴについて説明してきたが、本発明は、実施例１に記載の逆阻止型ＩＧＢＴに限らず、一般に半田付けで金属基板上に実装される半導体装置であって、半田付けされる面側に、１μｍ程度の浅いｐｎ接合を形成するコレクタ領域を備える逆阻止型でない通常のＩＧＢＴでも有効ある。さらに、前記通常のＩＧＢＴであって、さらにコレクタ層のドリフト層側に、順方向のオフ電圧印加時の空乏層の伸びを抑えるためのｎ＋領域からなるフィールドストップ層を備える構造のＩＧＢＴであっても、耐圧劣化に効果がある。
【符号の説明】
【００２５】
１ ウエハ
２ 分離層
３ 底部
３ａ 裏面
４ ｐ型ベース領域
５ ｎ型エミッタ領域
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ エミッタ電極
１０ ｐ型コレクタ層
１１ バッファ絶縁層、窒化シリコン膜
１２ コレクタ電極
１３ コンタクトホール
１５ コレクタ接合
１６ 素子活性部
１７ 耐圧構造部
【技術分野】
【０００１】
本発明は、電力変換装置などに使用される半導体装置およびその製造方法に関し、特に、双方向耐圧特性を有する双方向型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）あるいは逆阻止型ＩＧＢＴの改良に関する
【背景技術】
【０００２】
逆阻止型ＩＧＢＴにおいては、順方向電圧阻止能力と同等の逆方向電圧阻止能力が必要となる。この逆方向電圧阻止能力は、図６に示す一般的な逆阻止型ＩＧＢＴの裏面側のｐ型コレクタ層１０とｎ型ドリフト層１間のコレクタｐｎ接合１５の逆方向電圧阻止能力（以降、逆阻止能力と略記する）に依存する。そのようなコレクタｐｎ接合１５の逆阻止能力の信頼性を確保するためには、逆耐圧を負担するｐｎ接合の端部１８をチップの切断側面に露出させることなく、切断側面に沿ってｐｎ接合を湾曲させてｐｎ接合の端部を半導体チップの表面に露出させて絶縁膜で保護する構造にする必要がある。このようにコレクタｐｎ接合１５の端部１８をウエハの裏面側から表面に湾曲させるための拡散層が分離層２である。
【０００３】
従来の逆阻止型ＩＧＢＴの製造工程は、まず、厚いＦＺ−ｎ型ウエハの一方の主面（表面側とする）に高温長時間の熱拡散を必要とする分離層２を形成する。次にウエハの表面側で、前記分離層２に囲まれた領域内であって、主電流の流れる素子活性部１６内にＭＯＳゲート構造１９、エミッタ電極（図示せず）を、この素子活性部１６の外周に耐圧構造部１７をそれぞれ形成する工程を施す。次に裏面側を研削して分離層２の底部３が露出する厚さに減厚後、ウエハの裏面側にｐ型コレクタ層１０を、ボロンイオン注入とアニール処理により形成し、このｐ型コレクタ層１０面に積層金属膜を被覆してコレクタ電極１２を形成する工程順であった。
【０００４】
ただし、この製造工程では、ウエハの表面側に先に形成したＭＯＳゲート構造１９やアルミニウムを主要材料とするエミッタ電極（図示せず）に対して、後工程のアニール処理で熱劣化させるような高温処理を加えないように、裏面側にｐ型コレクタ層１０を形成する際には、加熱温度、加熱方法などのプロセス条件に制限を受ける。そこで裏面ｐ型コレクタ層１０の形成工程では、アニール処理方法として、表面側構造への熱による悪影響を避けるため、レーザー等を裏面の浅い領域のみに照射することにより、表面側に熱の影響が及ばないようなプロセス条件としていた。
【０００５】
しかしながら、この方法ではｐ型コレクタ層１０を１μｍ以下程度の浅い深さでしか形成できない。なぜならイオンを深く侵入させて活性化させようとすると、裏面側の深いイオン注入範囲の温度が活性化処理により上昇し、あるいは高温での保持時間が長くなるため、表面側に及ぼす温度の影響が顕著になり、表面側に形成されているＭＯＳゲート構造１９や特にはアルミニウムを主成分膜とするエミッタ電極（図示せず）に悪影響を及ぼすからである。表面側の構造が熱による悪影響を受けると、図５の逆方向の電流−電圧特性図に示すように逆耐圧の半導体特性が劣化するおそれが高まる。
【０００６】
このｐ型コレクタ層の深さを浅くして表面側の構造への影響を小さくする技術に関して、逆阻止型ＩＧＢＴでは、逆バイアス時に強電界のかかるコレクタｐｎ接合の深さを０．３μｍと記載した文献がある。さらに、この場合、デバイスチップの裏面側にわずかでも傷が入ると容易にパンチスルーを生じ、逆耐圧特性が損なわれ易いことも同文献に記載されている。また、ｐ型コレクタ層面にコレクタ電極をスパッタにより成膜すると、界面に金属スパイクが生じることがある。この場合、突起状の金属スパイクが裏面ｐｎ接合に達すると、漏れ電流不良、耐圧不良を引き起こすとの記載もある（特許文献１）。
【０００７】
浅いｐ型コレクタ層を有する場合、逆阻止型ＩＧＢＴのｐ型コレクタ層とコレクタ電極の間にｐ型ポリシリコン層を挟む構造で形成することで、Ａｌのコレクタ電極からｐ型コレクタ層へ前述のようなスパイキングが侵入すること防止し、高い耐圧良品率を得ることができるということも知られている（特許文献２）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−３６２１１号公報
【特許文献２】特開２００６−３２４４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述のように、ｐ型コレクタ層の厚さを１μｍ以下に薄くし、レーザー照射によりアニール処理するプロセスにすれば、アニール処理時の熱による表面側への悪影響を回避することはできる。しかし、ｐ型コレクタ層の厚さが薄いことに起因して、図７の半導体基板の模式的断面図の符号２０、２１で示すような裏面側への異物の押圧または裏面への局所的な衝撃に対して、ｐ型コレクタ層１０が極めて影響の受け易いことによる問題は依然としてそのまま残る。また、逆耐圧、逆漏れ電流不良の原因となる前記押圧や衝撃の影響がｐ型コレクタ層１０のｐｎ接合１５にまで及ぶと、その接合が破壊され、逆方向に電圧を印加した場合、その箇所からリーク電流が発生し耐圧が劣化する。また、接合に達しない場合でも、リーク電流が大きくなることがある。たとえば、コレクタ電極１２の形成後の逆阻止ＩＧＢＴチップをトレイに載せ振動させただけでも、トレイ底面の凹凸あるいは異物の影響により裏面の金属電極が磨耗あるいはキズが入り、これらがｐ型コレクタ層１０に達して、リーク電流増大劣化の原因となることもある。
【００１０】
本発明は以上説明した点に鑑みてなされたものであり、本発明の目的は、低コストで高い信頼性を有する、半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
請求項１に記載の発明によれば、前記発明の目的を達成するために、対向する両主面を備えるｎ型半導体基板の一方の主面に、ｐ型ベース領域とｎ型エミッタ領域と所要の位置にゲート絶縁膜を介して載置されるゲート電極とからなるＭＯＳゲート構造と該ＭＯＳゲート構造を取り巻く耐圧構造部とを有し、他方の主面に１μｍ以下の浅い逆阻止接合を有するｐ型コレクタ層を備える半導体装置において、前記コレクタ層の主面上にバッファ絶縁層を介して被覆されるコレクタ電極が、前記バッファ絶縁層に設けられた開口部を通して前記コレクタ層と導電接触する半導体装置とする。前記半導体装置の一方の主面から他方の主面にかけて形成されるｐ型分離層の一端が前記耐圧構造部の外周端部に接触し、他端が他方の主面に１μｍ以下の浅い逆阻止接合を有するｐ型コレクタ層の外周端部に導電接続する構成の半導体装置であることも好ましい。前記バッファ絶縁層が窒化シリコン膜またはシリコン酸化膜であることが好ましい。また、前記バッファ絶縁層が４００℃以下で形成されることも好ましい。また、前記バッファ絶縁層の厚さが、０．５μｍ乃至３．０μｍの範囲のいずれかであることがより好ましい。さらに前記開口部が直径３００μｍ以上の略円形であることが望ましい。さらにまた、前記コンタクトホール内周のバッファ絶縁層の側壁の前記他方の主面と成す角度が７５度より小さいことが依り望ましい。
【００１２】
また、請求項９に記載の発明によれば、前記発明の目的を達成するために、ｎ型半導体基板の一方の主面側に、所要の深さの環状ｐ型分離層を形成し、前記環状ｐ型分離層の内側に、ＭＯＳゲート構造および耐圧構造部の形成後、前記ＭＯＳゲート構造の前記ｐ型ベース領域と前記ｎ型エミッタ領域の一方の主面にそれぞれ接触するアルミニウムを主成分とするエミッタ電極を形成する工程、前記半導体基板の他方の主面側を前記環状ｐ型分離層底部が露出する程度に削り、削った他方の主面側にｐ型不純物イオンを注入する工程、該ｐ型不純物イオン注入層上にバッファ絶縁層を４００℃以下の温度で形成し、該バッファ絶縁層を所定のパターンで開口して選択的に前記ｐ型不純物イオン注入層を露出させる工程、形成した開口部すなわちコンタクトホールに露出する前記ｐ型不純物イオン注入層に接触するコレクタ電極を被覆する工程を備える半導体装置の製造方法とする。
【００１３】
前記バッファ絶縁層を窒化シリコン膜またはシリコン酸化膜とすることが好ましい。前記バッファ絶縁層が４００℃以下の温度で形成されることが好ましい。また、前記バッファ絶縁層の厚さが、０．５μｍ乃至３．０μｍの範囲のいずれかであることも好ましい。さらに、前記コンタクトホールが直径３００μｍ以上の略円形であることが好ましい。またさらに、前記コンタクトホール内周のバッファ絶縁層の側壁が前記他方の主面と成す角度が７５度より小さいことが望ましい。
【発明の効果】
【００１４】
本発明によれば、低コストで高い信頼性を有する、半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明にかかる逆阻止型半導体装置の主要な製造工程を示す半導体基板の断面図である。
【図２】本発明にかかる逆阻止型半導体装置のバッファ絶縁層の変形例を示す半導体基板の断面図である。
【図３】本発明にかかる逆阻止型半導体装置のバッファ絶縁層のコンタクトホールの平面パターンを示す平面図である。
【図４】本発明の逆阻止型半導体装置の逆方向電圧−電流曲線図である。
【図５】逆耐圧ｐｎ接合が劣化した従来の逆阻止型半導体装置の逆方向電圧−電流曲線図である。
【図６】従来の逆阻止型半導体装置の断面図である。
【図７】従来の逆阻止型半導体装置の逆耐圧ｐｎ接合を劣化させるような裏面からの異物、ダメージ要因を模式的に示す断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明にかかる逆阻止型半導体装置およびその製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１７】
図１は、この発明の実施例１の逆阻止型半導体装置の製造方法を示す工程図であり、同図（ａ）〜同図（ｄ）は製造工程順に示した半導体基板の要部断面図である。この半導体装置はｎチャネル型の逆阻止型ＩＧＢＴである。
【００１８】
まず、ドリフト層となる高抵抗のｎ型半導体基板１の一方の主面（以降、表面と表記する）から酸化膜をマスクとして選択的にｐ型不純物イオンを所定の深さに熱拡散させることによってｐ型分離層２を形成する。所定の深さはたとえば、耐圧１２００Ｖの場合、２００μｍ程度の拡散深さというように、設計耐圧に対応して少なくとも必要なドリフト層厚さにプロセスマージンを加えた深さである（同図（ａ））。
【００１９】
つぎに、同じ表面側から、選択的なイオン注入、熱処理、絶縁膜およびポリシリコン層の堆積などによってｐ型ベース領域４、ｎ型エミッタ領域５、ゲート絶縁膜６、ゲート電極７からなるＭＯＳゲート構造およびこのＭＯＳゲート構造を沿面方向に取り巻く耐圧構造部を形成し、ゲート電極７上には層間絶縁膜８を介して覆い、かつｐ型ベース領域４とｎ型エミッタ領域５の表面に接触するエミッタ電極９を被覆する。その後、表面全体をレジスト（図示せず）で保護した後、他方の主面（以降、研削前の裏面３ａと表記する）を研削してｐ型分離層２の底部３を露出させる（同図（ｂ））。
【００２０】
つぎに、前記レジストを除去し、研削後の裏面（底部３が露出した基板面）にｐ型コレクタ領域１０を形成するためのｐ型不純物イオンを注入し、その上にバッファ層としてＰＥＣＶＤ（Ｐｌａｚｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ）法により厚さ１μｍの窒化シリコン膜（ＳｉＮｘ膜）１１を４００℃で形成すると同時に前記イオン注入領域のアニール処理をも兼ねる。窒化シリコン膜１１の形成温度が４００℃と低いので、表面側に形成されているアルミニウムを主成分とするエミッタ電極に劣化などの影響を及ぼさない（同図（ｃ））。窒化シリコン膜の形成温度は４００℃を超えた場合、その保持時間が長くなると、エミッタ電極に悪影響を及ぼすので好ましくない。窒化シリコン膜の厚さは０．５μｍ〜３．０μｍが好ましい。０．５μｍ以下では耐衝撃性が低く、３．０μｍ以上はバッファ層にクラックが生じるおそれが高く利用が難しいからである。
【００２１】
つぎに、裏面側にバッファ絶縁膜として形成した窒化シリコン膜１１に、下層のｐ型コレクタ領域１０が選択的に露出するように、コンタクトホール（開口部）１３を形成する。コンタクトホール１３は直径５００μｍ程度の大きさのものをｐ型コレクタ領域１０の表面に均等な間隔で分散させる、たとえば、図３（ａ）、（ｂ）などに示すコンタクトホール１３の平面パターンとすることが好ましい。また、図３（ｃ）のように一つの大きなコンタクトホール１３でもよい。また、コンタクトホール１３の形成は窒化シリコン膜１１の表面にフォトリソグラフィにより前述のようなコンタクトホールパターンを形成した後、周知の条件でドライエッチングすることにより行われる。
【００２２】
図２（ａ）に示すように、ドライエッチングの際にはコンタクトホール１３は、窒化シリコン膜１１の内周側壁に主面となす傾斜角度αを３０°〜７５°、好ましくは３０°〜４５°前後とすることが好ましい。７５°より大きい傾斜角度αは、傾斜部のコレクタ電極１２の膜厚が薄くなり過ぎることとコンタクトホールの上端エッジ（角部）に亀裂が入ることがあるので好ましくない。また、傾斜角度αを４５°より大きくする場合は、コンタクトホール１３の開口部の上端部１４に曲率を設ける形状とすることも望ましい。コンタクトホール１３の直径は３００μｍより大きいことが好ましいが、小さい場合は図２（ｂ）、（ｃ）の断面図に示すように、コンタクトホール１３中がコレクタ電極１２で埋められることもある。傾斜角度αが４５°の場合で作成した逆阻止ＩＧＢＴの電流−電圧特性を調べたところ、図４に示す良好な電流−電圧波形が得られた。
【００２３】
次にコンタクトホール１３を形成した窒化シリコン膜１１上に、コレクタ電極１２としてＡｌ−Ｓｉ膜（膜厚０．５μｍ）、Ｔｉ膜（膜厚０．０２５μｍ）、Ｎｉ膜（膜厚０．１μｍ）、Ａｕ膜（膜厚０．１μｍ）の膜厚で順にスパッタして積層薄膜を形成する。前述の膜組成の積層薄膜からなるコレクタ電極１２の厚さをさらに厚くすると、耐衝撃性は向上するが、シリコンとの膨張係数の違いからウエハの反りが大きくなってその後のプロセスが困難になるので、実用的ではない。このようにして作成した逆阻止型ＩＧＢＴについて、逆方向電圧を印加したところ、図４の電流−電圧波形に示す良好な電圧−電流特性が得られた。
【００２４】
以上の実施例１では、本発明の半導体装置として、逆阻止型ＩＧＢＴについて説明してきたが、本発明は、実施例１に記載の逆阻止型ＩＧＢＴに限らず、一般に半田付けで金属基板上に実装される半導体装置であって、半田付けされる面側に、１μｍ程度の浅いｐｎ接合を形成するコレクタ領域を備える逆阻止型でない通常のＩＧＢＴでも有効ある。さらに、前記通常のＩＧＢＴであって、さらにコレクタ層のドリフト層側に、順方向のオフ電圧印加時の空乏層の伸びを抑えるためのｎ＋領域からなるフィールドストップ層を備える構造のＩＧＢＴであっても、耐圧劣化に効果がある。
【符号の説明】
【００２５】
１ ウエハ
２ 分離層
３ 底部
３ａ 裏面
４ ｐ型ベース領域
５ ｎ型エミッタ領域
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ エミッタ電極
１０ ｐ型コレクタ層
１１ バッファ絶縁層、窒化シリコン膜
１２ コレクタ電極
１３ コンタクトホール
１５ コレクタ接合
１６ 素子活性部
１７ 耐圧構造部
【特許請求の範囲】
【請求項１】
対向する両主面を備える第１導電型半導体基板の一方の主面に、第２導電型ベース領域と第１導電型エミッタ領域と所要の位置にゲート絶縁膜を介して載置されるゲート電極とからなるＭＯＳゲート構造と該ＭＯＳゲート構造を取り巻く耐圧構造部とを有し、他方の主面に１μｍ以下の浅い逆阻止接合を有する第２導電型コレクタ層を備える半導体装置において、前記コレクタ層の主面上にバッファ絶縁層を介して被覆されるコレクタ電極が、前記バッファ絶縁層に設けられた開口部を通して前記コレクタ層と導電接触することを特徴とする半導体装置。
【請求項２】
前記半導体基板の一方の主面から他方の主面にかけて形成される第２導電型分離層の一端が前記耐圧構造部の外周端部に接触し、他端が他方の主面に１μｍ以下の浅い逆阻止接合を有する第２導電型コレクタ層の外周端部に導電接続する構成を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記バッファ絶縁層が、窒化シリコン膜であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記バッファ絶縁層が、シリコン酸化膜であることを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記バッファ絶縁層が４００℃以下で形成されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記バッファ絶縁層の厚さが、０．５μｍ乃至３．０μｍの範囲のいずれかであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記開口部が直径３００μｍ以上の略円形であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記開口部内周のバッファ絶縁層の側壁と前記他方の主面と成す角度が７５度より小さいことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
第１導電型半導体基板の一方の主面側に、所要の深さの環状第２導電型分離層を形成し、前記環状第２導電型分離層の内側に、ＭＯＳゲート構造および前記耐圧構造部の形成後、前記ＭＯＳゲート構造の前記第２導電型ベース領域と前記第１導電型エミッタ領域の一方の主面にそれぞれ接触するアルミニウムを主成分とするエミッタ電極を形成する工程、前記半導体基板の他方の主面側を前記環状第２導電型分離層底部が露出する程度に削り、削った他方の主面側に第２導電型不純物イオンを注入する工程、該第２導電型不純物イオン注入層上にバッファ絶縁層を４００℃以下の温度で形成し、該バッファ絶縁層を所定のパターンで開口して選択的に前記第２導電型不純物イオン注入層を露出させる工程、形成した開口部に露出する前記第２導電型不純物イオン注入層に接触するコレクタ電極を被覆する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記バッファ絶縁層が、窒化シリコン膜であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記バッファ絶縁層が、シリコン酸化膜であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記バッファ絶縁層が４００℃以下で形成されることを特徴とする請求項１０または１１記載の半導体装置の製造方法。
【請求項１３】
前記バッファ絶縁層の厚さが、０．５μｍ乃至３．０μｍの範囲のいずれかであることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】
前記開口部が直径３００μｍ以上の略円形であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１５】
前記開口部内周のバッファ絶縁層の側壁と前記他方の主面と成す角度が７５度より小さいことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１】
対向する両主面を備える第１導電型半導体基板の一方の主面に、第２導電型ベース領域と第１導電型エミッタ領域と所要の位置にゲート絶縁膜を介して載置されるゲート電極とからなるＭＯＳゲート構造と該ＭＯＳゲート構造を取り巻く耐圧構造部とを有し、他方の主面に１μｍ以下の浅い逆阻止接合を有する第２導電型コレクタ層を備える半導体装置において、前記コレクタ層の主面上にバッファ絶縁層を介して被覆されるコレクタ電極が、前記バッファ絶縁層に設けられた開口部を通して前記コレクタ層と導電接触することを特徴とする半導体装置。
【請求項２】
前記半導体基板の一方の主面から他方の主面にかけて形成される第２導電型分離層の一端が前記耐圧構造部の外周端部に接触し、他端が他方の主面に１μｍ以下の浅い逆阻止接合を有する第２導電型コレクタ層の外周端部に導電接続する構成を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記バッファ絶縁層が、窒化シリコン膜であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記バッファ絶縁層が、シリコン酸化膜であることを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記バッファ絶縁層が４００℃以下で形成されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記バッファ絶縁層の厚さが、０．５μｍ乃至３．０μｍの範囲のいずれかであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記開口部が直径３００μｍ以上の略円形であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記開口部内周のバッファ絶縁層の側壁と前記他方の主面と成す角度が７５度より小さいことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
第１導電型半導体基板の一方の主面側に、所要の深さの環状第２導電型分離層を形成し、前記環状第２導電型分離層の内側に、ＭＯＳゲート構造および前記耐圧構造部の形成後、前記ＭＯＳゲート構造の前記第２導電型ベース領域と前記第１導電型エミッタ領域の一方の主面にそれぞれ接触するアルミニウムを主成分とするエミッタ電極を形成する工程、前記半導体基板の他方の主面側を前記環状第２導電型分離層底部が露出する程度に削り、削った他方の主面側に第２導電型不純物イオンを注入する工程、該第２導電型不純物イオン注入層上にバッファ絶縁層を４００℃以下の温度で形成し、該バッファ絶縁層を所定のパターンで開口して選択的に前記第２導電型不純物イオン注入層を露出させる工程、形成した開口部に露出する前記第２導電型不純物イオン注入層に接触するコレクタ電極を被覆する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記バッファ絶縁層が、窒化シリコン膜であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記バッファ絶縁層が、シリコン酸化膜であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記バッファ絶縁層が４００℃以下で形成されることを特徴とする請求項１０または１１記載の半導体装置の製造方法。
【請求項１３】
前記バッファ絶縁層の厚さが、０．５μｍ乃至３．０μｍの範囲のいずれかであることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】
前記開口部が直径３００μｍ以上の略円形であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１５】
前記開口部内周のバッファ絶縁層の側壁と前記他方の主面と成す角度が７５度より小さいことを特徴とする請求項９記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１２４２２６（Ｐ２０１２−１２４２２６Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１０−２７１７８２（Ｐ２０１０−２７１７８２）
【出願日】平成２２年１２月６日（２０１０．１２．６）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願日】平成２２年１２月６日（２０１０．１２．６）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
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