半導体装置およびその製造方法
【課題】互いに隣接する２つの半導体層どうしの境界部分において、電界集中を緩和し、絶縁耐圧を改善することが可能な半導体装置およびその製造方法を提供する。
【解決手段】第１半導体層１１の露出面１１ａ、第２半導体層１２の一面１２ａ、および第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａの互いの境界で段差が実質的に無くなるように形成することで、露出面１１ａ、一面１２ａ、および表面１３Ａａ，１３Ｂａからなる平面Ｑ上に、段差無く平坦なゲート酸化膜１６が形成できる。
これにより、ゲート酸化膜１６の特定部分に電界が集中し、ゲート絶縁耐圧の低下などゲート酸化膜１６の機能を大きく損なうことがない。
【解決手段】第１半導体層１１の露出面１１ａ、第２半導体層１２の一面１２ａ、および第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａの互いの境界で段差が実質的に無くなるように形成することで、露出面１１ａ、一面１２ａ、および表面１３Ａａ，１３Ｂａからなる平面Ｑ上に、段差無く平坦なゲート酸化膜１６が形成できる。
これにより、ゲート酸化膜１６の特定部分に電界が集中し、ゲート絶縁耐圧の低下などゲート酸化膜１６の機能を大きく損なうことがない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、詳しくは、電界集中を緩和し、絶縁耐圧を改善することが可能な技術に関する。
【背景技術】
【０００２】
例えば、高耐圧、大電流を制御する半導体装置に用いられる基板材料としては、従来、シリコンウェーハが多く用いられていた。シリコンウェーハを基板材料として用いた半導体素子の一例として、ＭＯＳＦＥＴが挙げられる。ＭＯＳＦＥＴは、大電流は流せないものの、数ＭＨｚまでの高速スイッチング素子として使用できる。しかしながら、近年、大電流と高速スイッチング性を兼ね備えたＭＯＳＦＥＴが求められている。このような大電流と高速スイッチング性を兼ね備えたＭＯＳＦＥＴを実現するために、炭化珪素（ＳｉＣ）を基板材料として用いることが行われている。
【０００３】
ＳｉＣは化学的に非常に安定な材料であり、バンドギャップ幅が広く、高温環境下でも半導体として極めて安定であるという優れた特徴を有している。また、ＳｉＣは半導体基板内にアバランシェ破壊を生じさせる最大電界強度もＳｉより１０倍以上大きいという優れた特徴も兼ね備えている。
【０００４】
このようなＳｉＣ基板を用いた半導体装置の一例として、プレナー型のＭＯＳＦＥＴが挙げられる（例えば、特許文献１参照）。こうしたプレナー型のＭＯＳＦＥＴを製造する際には、例えば図８に示すように、半導体基板１０１にチャネル領域１０２を形成し、このチャネル領域１０２の内部にソース領域１０３を形成した後、ゲート酸化膜１０４、およびゲート電極１０５を順次形成することでＭＯＳＦＥＴのトランジスタ構造が形成される。
【０００５】
こうしたチャネル領域１０２やソース領域１０３は、図７に示すように、酸化膜１０６をマスクとしてイオン注入を行うことによって得られる。酸化膜１０６を所定の形状にする際には、パターン形成したフォトレジストをマスクとして、均一に形成した酸化膜の一部を除去する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１０８８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のＭＯＳＦＥＴの製造においては、半導体基板の表面のうち、酸化膜を残した領域と、酸化膜を取り除いた領域との間で段差が生じ、こうした段差がゲート酸化膜の機能を低下させるという課題があった。
【０００８】
即ち、図７に示す従来例では、酸化膜１０６を所定の形状に形成する際に、下地となる半導体基板１０１の表面まで酸化膜１０６を残らず除去すると、半導体基板１０１の一部もエッチングされてしまう。その結果、半導体基板１０１の表面のうち、酸化膜１０６を残した領域と、酸化膜を取り除いた領域との間で、段差Ｓが生じる。こうした段差Ｓが存在する状態でトランジスタ構造を形成していくと、図８に示すゲート酸化膜１０４にも段差が反映されてしまう。その結果、ゲート酸化膜１０４の段差部分に電界が集中し、ゲート絶縁耐圧の低下などゲート酸化膜１０４の機能が大きく低下してしまう。
【０００９】
本発明は上記課題に鑑みてなされたものであり、互いに隣接する２つの半導体層どうしの境界部分において、電界集中を緩和し、絶縁耐圧を改善することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のいくつかの態様は、次のような半導体装置、ショットキーバリアダイオード、および半導体装置の製造方法を提供した。
すなわち、本発明の半導体装置は、第１導電型の半導体基板と、該半導体基板の一方の主面に形成された第１導電型の第１半導体層と、該第１半導体層の一部を覆うように形成され、所定の開口領域で前記第１半導体層を露出させる第２導電型の第２半導体層と、を少なくともを備え
前記第１半導体層のうち前記開口領域で露出された露出面と、前記開口領域の周辺に広がる前記第２半導体層の一面との境界において、前記第１半導体層と前記第２半導体層との間の段差の高さは、前記露出面または前記一面の表面粗さが小さいほうの値よりも小さくなるように形成されていることを特徴とする。
【００１１】
前記第１半導体層の露出面と、前記第２半導体層の一面との境界の段差は、１０ｎｍ以下であることを特徴とする。
また、前記第１半導体層の露出面と、前記第２半導体層の一面とは、同一の平面上で段差無く広がることを特徴とする。
【００１２】
前記半導体装置はジャンクションバリアショットキーダイオードであり、前記第１半導体層および前記第２半導体層に重ねて更に金属層が配され、前記第１半導体層は前記金属層にショットキー接合されたｎ型半導体、前記第２半導体層はｐ型半導体からそれぞれ構成されていることを特徴とする。
【００１３】
前記半導体装置はＭＯＳ型電界効果トランジスタであり、前記第２半導体層の一部に表面が露出されるように形成された第１導電型の第３半導体層と、前記第１半導体層、前記第２半導体層、および前記第３半導体層に跨って順に重ねて配されたゲート酸化膜およびゲート電極とを更に備え、
前記第２半導体層と前記第３半導体層との境界の段差は、前記第２半導体層の一面または前記第３半導体層の表面の表面粗さが小さいほうの値よりも小さくなるように形成されていることを特徴とする。
【００１４】
前記半導体基板は炭化ケイ素からなることを特徴とする。
【００１５】
本発明の半導体装置の製造方法は、第１導電型の半導体基板の一方の主面に重ねてエッチングストップ層を形成する工程と、該エッチングストップ層に重ねてイオン阻止層を形成する工程と、該イオン阻止層の一部を除去して開口部を形成し、該開口部で前記エッチングストップ層を露出させる工程と、前記開口部で露出された範囲の前記エッチングストップ層を除去する工程と、前記半導体基板に向けてイオン注入を行う工程と、を少なくとも備えたことを特徴とする。
【００１６】
イオン注入後の前記半導体基板に対して少なくとも１４００℃以上の熱処理を行い、注入イオンを活性化させる工程を更に備えたことを特徴とする。
また、前記エッチングストップ層を形成する工程の前、または後に、犠牲酸化膜を形成する工程を更に備えたことを特徴とする。
【００１７】
前記エッチングストップ層を除去する工程はドライプロセスであることを特徴とする。
また、前記イオン阻止層はシリコン酸化膜からなり、また、前記エッチングストップ層は多結晶シリコンからなることを特徴とする。
また、前記半導体基板は炭化ケイ素からなることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、第１半導体層と第２半導体層との間の段差の高さが、第１半導体層の露出面の表面粗さ、および第２半導体層の一面の表面粗さのいずれよりも小さくなるように形成される。即ち、第１半導体層と第２半導体層との境界では実質的に段差が存在せず、第１半導体層の露出面と第２半導体層の一面とが、段差無く広がる同一の平面を構成する。
【００１９】
これによって、第１半導体層の露出面や第２半導体層の一面から構成される平面上に、酸化膜などの別な機能層を積層した際に、こうした機能層を段差無く平坦に形成することが可能になり、機能層の特定部分に電界が集中することを抑制する。従って、特定部分への電界集中が緩和し、絶縁耐圧を高めた半導体装置を実現することが可能になる。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体素子の一例であるＭＯＳＦＥＴを示す断面図である。
【図２】本発明の半導体素子の製造方法を段階的に示した断面図である。
【図３】本発明の半導体素子の製造方法を段階的に示した断面図である。
【図４】本発明の半導体素子の製造方法を段階的に示した断面図である。
【図５】本発明の半導体素子の製造方法を段階的に示した断面図である。
【図６】本発明の半導体素子の一例であるＳＢＤを示す断面図である。。
【図７】従来例の半導体素子（ＭＯＳＦＥＴ）の製造工程を示す断面図である。
【図８】従来例の半導体素子（ＭＯＳＦＥＴ）の断面図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して、本発明に係る半導体装置、ショットキーバリアダイオード、および半導体装置の製造方法について説明する。なお、以下の実施形態では、半導体装置の一例として、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を挙げて説明するが、本発明の半導体装置はＭＯＳＦＥＴに限定されるものではない。
また、以下の本実施形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明の構成を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法、比率などが実際と同じであるとは限らない。
【００２２】
（ＭＯＳＦＥＴの構成）
図１は、本発明の半導体装置の一実施形態であるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の構成例を示す断面図である。
このＭＯＳＦＥＴ（半導体装置）１は、大電力を取り扱うように設計された、スイッチング速度が速く、低電圧領域での変換効率が高いパワーＭＯＳＦＥＴであり、例えば、スイッチング電源やＤＣ−ＤＣコンバータ等に用いられる。以下、プレーナゲート型ＮチャネルＭＯＳＦＥＴを例示する。
【００２３】
半導体基板１０は、例えば、不純物として窒素が２×１０１８ｃｍ−３程度ドープされたｎ型（第１導電型）半導体であるＳｉＣ（炭化ケイ素）から構成されていればよい。ＳｉＣ（炭化ケイ素）は、周知の通り、Ｃ原子およびＳｉ原子の配列によって、２Ｈ，３Ｃ，４Ｈ，６Ｈ，８Ｈ，１０Ｈ，１５Ｒ等の結晶構造の異なる種類が存在するが、いずれの結晶構造のＳｉＣであっても半導体基板１０として用いることができる。
【００２４】
半導体基板１０の一方の主面１０ａ上には、第１半導体層１１が形成されている。第１半導体層１１は、例えば、ｎ型不純物を１．０×１０１６ｃｍ−３程度ドープさせたｎ−型（第１導電型）ＳｉＣを厚さ１０μｍ程度積層したものであればよい。こうした第１半導体層１１は、半導体基板１０の一方の主面１０ａ上にエピタキシャル成長によって形成すればよい。
【００２５】
第１半導体層１１の一部領域には、更に第２半導体層１２が形成されている。第２半導体層１２は、例えば、Ａｌイオンを２．１×１０１７ｃｍ−３程度ドープさせたｐ型（第２導電型）ＳｉＣからなる領域であればよい。こうした第２半導体層１２は、第１半導体層１１の一部領域に対してイオン注入を行うことによって形成される。
【００２６】
第２半導体層１２が形成された領域の周縁は、第１半導体層１１を露出させる開口領域１９とされ、この開口領域１９の内側で第１半導体層１１の露出面１１ａが露出される。また、この露出面１１ａの周囲には、第２半導体層１２の一面１２ａが広がる。即ち、第１半導体層１１の露出面１１ａと第２半導体層１２の一面１２ａとは、同一の平面Ｑで広がる。
【００２７】
第２半導体層１２の一部領域には、更に第３半導体層１３Ａ，１３Ｂが形成されている。第３半導体層１３Ａ，１３Ｂは、例えば、ｎ型不純物を１．０×１０１９ｃｍ−３程度ドープさせたｎ＋型（第１導電型）ＳｉＣからなる領域であればよい。第３半導体層１３Ａ，１３Ｂはソース領域、第２半導体層１２の間の領域はドレイン領域とされる。第３半導体層１３Ａ，１３Ｂは、第２半導体層１２の一部領域に対してイオン注入を行うことによって形成される。
【００２８】
こうした第３半導体層１３Ａ，１３Ｂのそれぞれの表面１３Ａａ，１３Ｂａは、第１半導体層１１の露出面１１ａ、および第２半導体層１２の一面１２ａと同一の平面Ｑで広がる。
【００２９】
更に、第１半導体層１１、第２半導体層１２、および第３半導体層１４に跨って、平面Ｑ上に順に重ねてゲート酸化膜１６、およびゲート電極１７がそれぞれ形成されている。
ゲート酸化膜１６は、例えば厚さ１００ｎｍ程度のＳｉＯ２から構成されればよい。また、ゲート電極１７は、例えばポリシリコンなどから構成されていれば良い。ゲート電極１７は、ゲート酸化膜１６を介して平面Ｑに積層され、かつ、周囲を層間絶縁膜１８で覆われる。
【００３０】
以上のような構成のＭＯＳＦＥＴ１は、周知のように、ゲート電極１７に電圧が印加されると、ｐ型半導体である第２半導体層１２の表面にチャネルが形成される。これにより、第３半導体層１３Ａ、１３Ｂ（ソース領域）と第２半導体層１２の間の領域（ドレイン領域）との間が導通可能となる。この時の電流値はゲート電極１７に印加される電圧によって制御できる。
【００３１】
このような本発明のＭＯＳＦＥＴ１において、第１半導体層１１の露出面１１ａと第２半導体層１２の一面１２ａとの境界の段差Ｓ１の高さは、露出面１１ａの表面粗さ、および一面１２ａの表面粗さのいずれよりも小さくなるように形成されている（図１右下参照）。
例えば、第１半導体層１１の露出面１１ａの表面粗さ（平均）は、５〜１５ｎｍ程度であり、また、第２半導体層１２の一面１２ａの表面粗さ（平均）は、５〜１５ｎｍ程度とされる。従って、境界の段差Ｓ１の高さは、これら表面粗さよりも小さく形成される。境界の段差Ｓ１の高さは、例えば１０ｎｍ以下となるように形成される。
【００３２】
これによって、第１半導体層１１の露出面１１ａと第２半導体層１２の一面１２ａとの境界では実質的に段差が存在せず、第１半導体層１１の露出面１１ａと第２半導体層１２の一面１２ａとは、段差無く広がる同一の平面Ｑとされる。
【００３３】
一方、第２半導体層１２の一面１２ａと、第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａとのそれぞれの境界の段差Ｓ２の高さも、一面１２ａの表面粗さ、および表面１３Ａａ，１３Ｂａの表面粗さのいずれよりも小さくなるように形成されている（図１左下参照）。
例えば、第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａの表面粗さ（平均）は、５〜２０ｎｍ程度とされる。従って、境界の段差Ｓ２の高さは、これら表面粗さよりも小さく形成される。境界の段差Ｓ２の高さは、例えば１０ｎｍ以下となるように形成される。
【００３４】
これによって、第２半導体層１２の一面１２ａと第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａとのそれぞれの境界では実質的に段差が存在せず、第２半導体層１２の一面１２ａと第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａとは、段差無く広がる同一の平面Ｑとされ、前述した露出面１１ａとともに、第１半導体層１１の露出面１１ａ、第２半導体層１２の一面１２ａ、および第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａは、それぞれの境界で段差が実質的に存在せず、段差無く広がる同一の平面Ｑを成す。
【００３５】
このように、第１半導体層１１の露出面１１ａ、第２半導体層１２の一面１２ａ、および第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａの互いの境界で段差が実質的に無くなるように形成することで、露出面１１ａ、一面１２ａ、および表面１３Ａａ，１３Ｂａからなる平面Ｑ上に、段差無く平坦なゲート酸化膜１６が形成できる。
これにより、ゲート酸化膜１６の特定部分に電界が集中し、ゲート絶縁耐圧の低下などゲート酸化膜１６の機能を大きく損なうことがない。
【００３６】
即ち、従来の図８に示すＭＯＳＦＥＴでは、半導体基板１０１の表面のうち、酸化膜を残した領域と、酸化膜を取り除いた領域との間で段差Ｓが生じ、ゲート酸化膜１０４にも段差が反映されてしまう。その結果、ゲート酸化膜１０４の段差部分に電界が集中し、ゲート絶縁耐圧の低下などゲート酸化膜１０４の機能が大きく低下してしまう。
しかしながら、本実施形態では、平面Ｑ上に、段差無く平坦なゲート酸化膜１６が形成されるので、ゲート酸化膜１６の特定部分への電界集中が緩和され、絶縁耐圧を高めたＭＯＳＦＥＴ１が実現できる。
なお、こうした段差を実質的に無くしたＭＯSＦＥＴを得る方法については次に詳述する。
【００３７】
（ＭＯＳＦＥＴの製造方法）
次に、図１に示した構成のＭＯＳＦＥＴの製造方法の一例を説明する。図２〜５は、本発明の半導体装置の製造方法の一例を段階的に示した断面図である。
本発明の半導体装置の一例であるＭＯＳＦＥＴを製造する際には、図２（ａ）に示すように、まず半導体基板１０を用意する。半導体基板１０は、例えば、不純物として窒素が２×１０１８ｃｍ−３程度ドープされたｎ型（第１導電型）半導体であるＳｉＣ（炭化ケイ素）からなるＳｉＣウェーハを用いればよい。
【００３８】
そして、この半導体基板１０の一方の主面１０ａ上に、第１半導体層１１を積層する。第１半導体層１１は、例えば、例えば、ｎ型不純物を１．０×１０１６ｃｍ−３程度ドープさせたｎ−型（第１導電型）ＳｉＣを厚さ１０μｍ程度積層したものであればよい。こうした第１半導体層１１は、半導体基板１０の一方の主面１０ａ上にエピタキシャル成長によって形成すればよい。
【００３９】
次に、図２（ｂ）に示すように、第１半導体層１１の上面にエッチングストップ層２１を形成する（半導体基板の一方の主面に重ねてエッチングストップ層を形成する工程）。更に、図２（ｃ）に示すように、このエッチングストップ層２１の上面にイオン阻止層２２を形成する（エッチングストップ層に重ねてイオン阻止層を形成する工程）。
【００４０】
エッチングストップ層２１は、例えば多結晶シリコンや窒化シリコンから構成されていればよい。こうしたエッチングストップ層２１の形成にあたっては、ドライプロセス、例えばＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）などによって成膜を行えばよい。
【００４１】
イオン阻止層２２は、例えば酸化シリコン（ＳｉＯ２）から構成されていればよい。こうしたイオン阻止層２２の形成にあたっては、例えば、ドライプロセス、例えばＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）などによって成膜を行えばよい。
【００４２】
次に、図２（ｄ）に示すように、フォトリソグラフィーによって、イオン阻止層２２を所定の形状にパターニングする。例えば、イオン注入を行わない領域にイオン阻止層２２を残し、第２半導体層となる部分のイオン阻止層２２を除去する。これによって、第２半導体層となる部分は、エッチングストップ層２１を露出させた開口部２３が形成される（イオン阻止層の一部を除去して開口部を形成し、該開口部でエッチングストップ層を露出させる工程）。
【００４３】
このような、第２半導体層を形成するためのイオン注入を行う際のマスクとなるイオン阻止層２２を所定の形状にパターニングするにあたって、イオン阻止層２２と第１半導体層１１との間にエッチングストップ層２１が形成されている。これによって、例えばドライエッチングによってイオン阻止層２２を除去する際に、第１半導体層１１の表層まで削れてしまうことを防止する。
【００４４】
即ち、従来はマスクとなるイオン阻止層を所定の形状にパターニングする際に、第１半導体層の表層にイオン阻止層が残留しないように、第１半導体層の表層に達するまでイオン阻止層をドライエッチングで除去する必要があった。しかしながら、これでは第１半導体層の表層の一部までドライエッチングによって削られるのを防ぐことが難しく、イオン阻止層を残した部分との間で第１半導体層の表層に段差が生じてしまう（図７参照）。
【００４５】
一方、本発明の半導体装置の製造方法においては、イオン阻止層２２とは異なる材料、例えば多結晶シリコンや窒化シリコンからなるエッチングストップ層２１をイオン阻止層２２と第１半導体層１１との間に形成しておくことによって、イオン阻止層２２の除去予定部分を完全に取り除いても、エッチングストップ層２１の存在により第１半導体層１１の表層にダメージが及んだり、一部が削られてしまうことがない。
【００４６】
こうした作用を実現するために、エッチングストップ層２１の材質は、イオン阻止層２２を所定のパターンに形成する際のドライエッチングで除去されにくい（削られにくい）ものから構成するのが好ましい。例えば、イオン阻止層２２を酸化シリコン（ＳｉＯ２）から構成した場合、エッチングストップ層２１を多結晶シリコンや窒化シリコンから構成するのが好ましい。
【００４７】
次に、図３（ａ）に示すように、開口部２３で露出された部分のエッチングストップ層２１を除去する（開口部で露出された範囲のエッチングストップ層を除去する工程）。エッチングストップ層２１の除去にあたっては、ドライプロセスによって行えばよい。具体的には、エッチングガスとしてフッ素ラジカルを用いるＲＩＥ（Reactive Ion Etching）が挙げられる。この場合、フッ素ラジカルを供給する方法としてリモートプラズマ法を用いることが好ましい。
【００４８】
更に、リモートプラズマ法として、２．４５ＧＨｚのマイクロ波と磁界を印加し、このマイクロ波を共鳴吸収させて生じる放電を利用した電子サイクロトロン共鳴（ＥＣＲ）プラズマを用いることが好ましい。また、リモートプラズマ法に用いるエッチングガスは、少なくともフルオロカーボンと酸素とを含むガスであればよい。
【００４９】
このようなエッチングストップ層２１の除去工程によれば、開口部２３で露出されたエッチングストップ層２１は、第１半導体層１１の表層が露出するまで確実に除去でき、かつ、露出した第１半導体層１１自体が削られることがない。これによって、第１半導体層１１の表層（表面）は、次工程でマスクとなるイオン阻止層２２が残された（覆われた）領域と、イオン阻止層２２が除去されて露出された領域との間で段差がない一様な平面Ｑで広がる。なお、ここでいう段差が無いとは、第１半導体層１１の表面（一面）の表面粗さよりも大きな高さの段差が、イオン阻止層２２が残された領域と、イオン阻止層２２が除去された領域との間で生じないということである。
【００５０】
次に、図３（ｂ）に示すように、イオン阻止層２２をマスクとして第１半導体層１１の所定の深さまで不純物をドープさせ、ｐ型（第２導電型）半導体となる第２半導体層１２を形成する（半導体基板に向けてイオン注入行う工程）。こうした第２半導体層１２の形成にあたっては、例えばＡｌイオンを２．１×１０１７ｃｍ−３程度ドープさせ、ｐ型（第２導電型）ＳｉＣからなる領域を形成すればよい。
【００５１】
次に、図３（ｃ）に示すように、第２半導体層１２を形成する際のマスクとしたイオン阻止層２２およびその下層のエッチングストップ層２１を除去する。こうしたマスクとしたイオン阻止層２２の除去はウエットエッチングにより除去し、またエッチングストップ層２１の除去方法については、上述したリモートプラズマ法などのドライエッチングを用いることによって、第１半導体層１１や第２半導体層１２が削られることなく確実に除去することができる。
【００５２】
こうした工程を経て、第２半導体層１２の一面１２ａと、この第２半導体層１２の開口領域１９によって露出された第１半導体層１１の露出面１１ａとは、その境界部分で段差がない一様な平面Ｑを構成する。なお、ここでいう段差が無いとは、第１半導体層１１の露出面１１ａの表面粗さおよび第２半導体層１２の一面１２ａの表面粗さのいずれよりも大きな高さの段差が、第１半導体層１１の露出面１１ａと第２半導体層１２の一面１２ａとの境界で生じないということである。
【００５３】
なお、エッチングストップ層２１と第１半導体層１１との間、または、第１半導体層１１とイオン阻止層２２との間には、更に犠牲酸化膜（スルー膜）を形成してもよい。こうした犠牲酸化膜（スルー膜）は、例えば、酸化シリコン（ＳｉＯ２）から構成され、イオン阻止層２２やエッチングストップ層２１をドライプロセスによって除去する際に、その下層膜を保護する。
【００５４】
次に、図３（ｄ）に示すように、第１半導体層１１の露出面１１ａと第２半導体層１２の一面１２ａからなる平面Ｑに重ねて、再びエッチングストップ層２６およびイオン阻止層２７を形成する。
【００５５】
エッチングストップ層２６は、例えば多結晶シリコンや窒化シリコンから構成されていればよい。こうしたエッチングストップ層２６の形成にあたっては、ドライプロセス、例えばＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）などによって成膜を行えばよい。
【００５６】
イオン阻止層２７は、例えば酸化シリコン（ＳｉＯ２）から構成されていればよい。こうしたイオン阻止層２７の形成にあたっては、例えば、ドライプロセス、例えばＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）などによって成膜を行えばよい。
【００５７】
次に、図４（ａ）に示すように、フォトリソグラフィーによって、イオン阻止層２７を所定の形状にパターニングする。例えば、イオン注入を行わない領域のイオン阻止層２７を残し、第３半導体層のソース領域に対応した部分のイオン阻止層２７を除去する。これによって、第３半導体層のソース領域となる部分は、エッチングストップ層２６を露出させた開口部２８が形成される。
【００５８】
このような、第３半導体層のソース領域を形成するためのイオン注入を行う際のマスクとなるイオン阻止層２７を所定の形状にパターニングするにあたって、イオン阻止層２７と第２半導体層１２との間にエッチングストップ層２６が形成されている。これによって、例えばドライエッチングによってイオン阻止層２７を除去する際に、第２半導体層１２の表層まで削れてしまうことを防止する。
【００５９】
即ち、イオン阻止層２７とは異なる材料、例えば多結晶シリコンや窒化シリコンからなるエッチングストップ層２６をイオン阻止層２７と第１半導体層１３との間に形成しておくことによって、イオン阻止層２７の除去予定部分を完全に取り除いても、エッチングストップ層２６の存在により第２半導体層１２の表層にダメージが及んだり、一部が削られてしまうことがない。
【００６０】
こうした作用を実現するために、エッチングストップ層２６の材質は、イオン阻止層２６を所定のパターンに形成する際のドライエッチングで除去されにくい（削られにくい）ものから構成するのが好ましい。例えば、イオン阻止層２７を酸化シリコン（ＳｉＯ２）から構成した場合、エッチングストップ層２６を多結晶シリコンや窒化シリコンから構成するのが好ましい。
【００６１】
次に、図４（ｂ）に示すように、開口部２８で露出された部分のエッチングストップ層２６を除去する。エッチングストップ層２６の除去にあたっては、ドライプロセスによって行えばよい。具体的には、エッチングガスとしてフッ素ラジカルを用いるＲＩＥ（Reactive Ion Etching）が挙げられる。この場合、フッ素ラジカルを供給する方法としてリモートプラズマ法を用いることが好ましい。
【００６２】
このようなエッチングストップ層２６の除去工程によれば、開口部２８で露出されたエッチングストップ層２６は、第２半導体層１２の表層が露出するまで確実に除去でき、かつ、露出した第２半導体層１２自体が削られることがない。これによって、第２半導体層１２の表層（表面）は、次工程でマスクとなるイオン阻止層２７が残された（覆われた）領域と、イオン阻止層２７が除去されて露出された領域との間で段差がない一様な平面Ｑで広がる。なお、ここでいう段差が無いとは、第２半導体層１２の表面（一面）の表面粗さよりも大きな高さの段差が、イオン阻止層２７が残された領域と、イオン阻止層２７が除去された領域との間で生じないということである。
【００６３】
次に、図４（ｃ）に示すように、イオン阻止層２７をマスクとして第２半導体層１２の所定の深さまで不純物をドープさせ、ｎ＋型（第１導電型）半導体となる第３半導体層１３Ａ，１３Ｂを形成する。こうした第３半導体層１３Ａ，１３Ｂの形成にあたっては、例えばｎ型不純物を１．０×１０１９ｃｍ−３程度ドープさせ、ｎ＋型（第１導電型）ＳｉＣからなる領域を形成すればよい。こうした第３半導体層１３Ａ，１３Ｂはソース領域とされる。
【００６４】
次に、図４（ｄ）に示すように、第３半導体層１３Ａ，１３Ｂを形成する際のマスクとしたイオン阻止層２７およびその下層のエッチングストップ層２６を除去する。こうしたマスクとしたイオン阻止層２７の除去はウエットエッチングにより除去し、またエッチングストップ層２６の除去方法についても、上述したリモートプラズマ法などのドライエッチングを用いることによって、第１半導体層１１や第２半導体層１２が削られることなく確実に除去することができる。
【００６５】
こうした工程を経て、第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａと第２半導体層１２の一面１２ａとは、その境界部分で段差がない一様な平面Ｑを構成する。なお、ここでいう段差が無いとは、第２半導体層１２の一面１２ａの表面粗さ、および第３半導体層１３の表面１３Ａａ，１３Ｂａの表面粗さのいずれよりも大きな高さの段差が、第２半導体層１２の一面１２ａと第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａのそれぞれの境界で生じないということである。
【００６６】
以上の工程によって、第１半導体層１１の露出面１１ａ、第２半導体層１２の一面１２ａ、および第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａは、同一の平面Ｑを構成して段差無く一様に広がる。
【００６７】
この後、イオン注入によって形成した第２半導体層１２および第３半導体層１３Ａ，１３Ｂを活性化、即ち注入イオンを活性化させるために、第２半導体層１２および第３半導体層１３Ａ，１３Ｂを含む半導体基板１０全体を、例えば１４００℃程度まで熱処理を行う。
【００６８】
次に、図４（ｄ）に示すように、第１半導体層１１、第２半導体層１２、および第３半導体層１３Ａ，１３Ｂに跨って重なるように、ゲート酸化膜１６、およびゲート電極１７が順に形成される。ゲート酸化膜１６は、例えば厚さ１００ｎｍ程度のＳｉＯ２から構成されればよい。また、ゲート電極１７は、例えばポリシリコンなどから構成されていれば良い。
【００６９】
そして、図５（ａ）に示すように、ゲート電極をパターニングした後、ゲート電極１７を覆うように層間絶縁膜１８を更に形成してゲート電極１７の周囲を絶縁して、本発明の半導体装置の一実施形態であるＭＯＳＦＥＴ１が完成する。
【００７０】
こうしたゲート電極１７やゲート酸化膜１６を形成する際に、第１半導体層１１の露出面１１ａ、第２半導体層１２の一面１２ａ、および第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａは、同一の平面Ｑを構成して段差無く一様に広がっているので、平面Ｑ上に形成するゲート電極１７やゲート酸化膜１６も、段差無く平坦に（一様な厚みで）形成することが可能になる。これによって、得られたＭＯＳＦＥＴ１は、ゲート酸化膜１６の特定部分に電界が集中して絶縁耐圧が低下することがなく、電界集中を緩和し、絶縁耐圧を向上させたＭＯＳＦＥＴ（半導体装置）１を得ることができる。
【００７１】
（ＳＢＤの構成）
図６は、本発明の半導体装置の別な実施形態であるジャンクションバリアショットキーダイオード（ＪＢＳ）の一例を示す断面図である。
このジャンクションバリアショットキーダイオード（ＪＢＳ）３は、半導体基板３０の一方の主面３０ａに重ねてｎ型（第１導電型）の第１半導体層３１が形成されている。また、この第１半導体層３１の表層側には、ｐ型（第２導電型）の第２半導体層３２が形成されている。なお、第２半導体層３２は、不純物濃度が一定の領域３２Ａと、不純物濃度プロファイルをもつ領域３２Ｂとから構成される。
【００７２】
第１半導体層３１は、第２半導体層３２の開口領域３９において露出面３１ａとして露出される。こうした露出面３１ａと、第２半導体層３１の一面３２ａとは、その境界で段差が無く、一様な平面Ｑを構成する。そして、この平面Ｑに重ねて金属層３３が形成される。
【００７３】
これにより、金属層３３は段差無く一様で平坦に均一な厚みで形成することができる。
こうしたジャンクションバリアショットキーダイオード（ＪＢＳ）３においても、第１半導体層３１の露出面３１ａと第２半導体層３１の一面３２ａとの境界に段差が生じることなく形成することによって、金属層３３の特定部分に電界が集中してリーク電流が増加が少なくなり、電界集中を緩和し、リーク電流の増加が少ないＪＢＳ（半導体装置）３を得ることができる。
【符号の説明】
【００７４】
１…半導体装置（ＭＯＳＦＥＴ）、３…半導体装置（ＪＢＳ）、１０…半導体基板、１１…第１半導体層、１１ａ…露出面、１２…第２半導体層、１２ａ…一面。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、詳しくは、電界集中を緩和し、絶縁耐圧を改善することが可能な技術に関する。
【背景技術】
【０００２】
例えば、高耐圧、大電流を制御する半導体装置に用いられる基板材料としては、従来、シリコンウェーハが多く用いられていた。シリコンウェーハを基板材料として用いた半導体素子の一例として、ＭＯＳＦＥＴが挙げられる。ＭＯＳＦＥＴは、大電流は流せないものの、数ＭＨｚまでの高速スイッチング素子として使用できる。しかしながら、近年、大電流と高速スイッチング性を兼ね備えたＭＯＳＦＥＴが求められている。このような大電流と高速スイッチング性を兼ね備えたＭＯＳＦＥＴを実現するために、炭化珪素（ＳｉＣ）を基板材料として用いることが行われている。
【０００３】
ＳｉＣは化学的に非常に安定な材料であり、バンドギャップ幅が広く、高温環境下でも半導体として極めて安定であるという優れた特徴を有している。また、ＳｉＣは半導体基板内にアバランシェ破壊を生じさせる最大電界強度もＳｉより１０倍以上大きいという優れた特徴も兼ね備えている。
【０００４】
このようなＳｉＣ基板を用いた半導体装置の一例として、プレナー型のＭＯＳＦＥＴが挙げられる（例えば、特許文献１参照）。こうしたプレナー型のＭＯＳＦＥＴを製造する際には、例えば図８に示すように、半導体基板１０１にチャネル領域１０２を形成し、このチャネル領域１０２の内部にソース領域１０３を形成した後、ゲート酸化膜１０４、およびゲート電極１０５を順次形成することでＭＯＳＦＥＴのトランジスタ構造が形成される。
【０００５】
こうしたチャネル領域１０２やソース領域１０３は、図７に示すように、酸化膜１０６をマスクとしてイオン注入を行うことによって得られる。酸化膜１０６を所定の形状にする際には、パターン形成したフォトレジストをマスクとして、均一に形成した酸化膜の一部を除去する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１０８８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のＭＯＳＦＥＴの製造においては、半導体基板の表面のうち、酸化膜を残した領域と、酸化膜を取り除いた領域との間で段差が生じ、こうした段差がゲート酸化膜の機能を低下させるという課題があった。
【０００８】
即ち、図７に示す従来例では、酸化膜１０６を所定の形状に形成する際に、下地となる半導体基板１０１の表面まで酸化膜１０６を残らず除去すると、半導体基板１０１の一部もエッチングされてしまう。その結果、半導体基板１０１の表面のうち、酸化膜１０６を残した領域と、酸化膜を取り除いた領域との間で、段差Ｓが生じる。こうした段差Ｓが存在する状態でトランジスタ構造を形成していくと、図８に示すゲート酸化膜１０４にも段差が反映されてしまう。その結果、ゲート酸化膜１０４の段差部分に電界が集中し、ゲート絶縁耐圧の低下などゲート酸化膜１０４の機能が大きく低下してしまう。
【０００９】
本発明は上記課題に鑑みてなされたものであり、互いに隣接する２つの半導体層どうしの境界部分において、電界集中を緩和し、絶縁耐圧を改善することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のいくつかの態様は、次のような半導体装置、ショットキーバリアダイオード、および半導体装置の製造方法を提供した。
すなわち、本発明の半導体装置は、第１導電型の半導体基板と、該半導体基板の一方の主面に形成された第１導電型の第１半導体層と、該第１半導体層の一部を覆うように形成され、所定の開口領域で前記第１半導体層を露出させる第２導電型の第２半導体層と、を少なくともを備え
前記第１半導体層のうち前記開口領域で露出された露出面と、前記開口領域の周辺に広がる前記第２半導体層の一面との境界において、前記第１半導体層と前記第２半導体層との間の段差の高さは、前記露出面または前記一面の表面粗さが小さいほうの値よりも小さくなるように形成されていることを特徴とする。
【００１１】
前記第１半導体層の露出面と、前記第２半導体層の一面との境界の段差は、１０ｎｍ以下であることを特徴とする。
また、前記第１半導体層の露出面と、前記第２半導体層の一面とは、同一の平面上で段差無く広がることを特徴とする。
【００１２】
前記半導体装置はジャンクションバリアショットキーダイオードであり、前記第１半導体層および前記第２半導体層に重ねて更に金属層が配され、前記第１半導体層は前記金属層にショットキー接合されたｎ型半導体、前記第２半導体層はｐ型半導体からそれぞれ構成されていることを特徴とする。
【００１３】
前記半導体装置はＭＯＳ型電界効果トランジスタであり、前記第２半導体層の一部に表面が露出されるように形成された第１導電型の第３半導体層と、前記第１半導体層、前記第２半導体層、および前記第３半導体層に跨って順に重ねて配されたゲート酸化膜およびゲート電極とを更に備え、
前記第２半導体層と前記第３半導体層との境界の段差は、前記第２半導体層の一面または前記第３半導体層の表面の表面粗さが小さいほうの値よりも小さくなるように形成されていることを特徴とする。
【００１４】
前記半導体基板は炭化ケイ素からなることを特徴とする。
【００１５】
本発明の半導体装置の製造方法は、第１導電型の半導体基板の一方の主面に重ねてエッチングストップ層を形成する工程と、該エッチングストップ層に重ねてイオン阻止層を形成する工程と、該イオン阻止層の一部を除去して開口部を形成し、該開口部で前記エッチングストップ層を露出させる工程と、前記開口部で露出された範囲の前記エッチングストップ層を除去する工程と、前記半導体基板に向けてイオン注入を行う工程と、を少なくとも備えたことを特徴とする。
【００１６】
イオン注入後の前記半導体基板に対して少なくとも１４００℃以上の熱処理を行い、注入イオンを活性化させる工程を更に備えたことを特徴とする。
また、前記エッチングストップ層を形成する工程の前、または後に、犠牲酸化膜を形成する工程を更に備えたことを特徴とする。
【００１７】
前記エッチングストップ層を除去する工程はドライプロセスであることを特徴とする。
また、前記イオン阻止層はシリコン酸化膜からなり、また、前記エッチングストップ層は多結晶シリコンからなることを特徴とする。
また、前記半導体基板は炭化ケイ素からなることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、第１半導体層と第２半導体層との間の段差の高さが、第１半導体層の露出面の表面粗さ、および第２半導体層の一面の表面粗さのいずれよりも小さくなるように形成される。即ち、第１半導体層と第２半導体層との境界では実質的に段差が存在せず、第１半導体層の露出面と第２半導体層の一面とが、段差無く広がる同一の平面を構成する。
【００１９】
これによって、第１半導体層の露出面や第２半導体層の一面から構成される平面上に、酸化膜などの別な機能層を積層した際に、こうした機能層を段差無く平坦に形成することが可能になり、機能層の特定部分に電界が集中することを抑制する。従って、特定部分への電界集中が緩和し、絶縁耐圧を高めた半導体装置を実現することが可能になる。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体素子の一例であるＭＯＳＦＥＴを示す断面図である。
【図２】本発明の半導体素子の製造方法を段階的に示した断面図である。
【図３】本発明の半導体素子の製造方法を段階的に示した断面図である。
【図４】本発明の半導体素子の製造方法を段階的に示した断面図である。
【図５】本発明の半導体素子の製造方法を段階的に示した断面図である。
【図６】本発明の半導体素子の一例であるＳＢＤを示す断面図である。。
【図７】従来例の半導体素子（ＭＯＳＦＥＴ）の製造工程を示す断面図である。
【図８】従来例の半導体素子（ＭＯＳＦＥＴ）の断面図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して、本発明に係る半導体装置、ショットキーバリアダイオード、および半導体装置の製造方法について説明する。なお、以下の実施形態では、半導体装置の一例として、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を挙げて説明するが、本発明の半導体装置はＭＯＳＦＥＴに限定されるものではない。
また、以下の本実施形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明の構成を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法、比率などが実際と同じであるとは限らない。
【００２２】
（ＭＯＳＦＥＴの構成）
図１は、本発明の半導体装置の一実施形態であるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の構成例を示す断面図である。
このＭＯＳＦＥＴ（半導体装置）１は、大電力を取り扱うように設計された、スイッチング速度が速く、低電圧領域での変換効率が高いパワーＭＯＳＦＥＴであり、例えば、スイッチング電源やＤＣ−ＤＣコンバータ等に用いられる。以下、プレーナゲート型ＮチャネルＭＯＳＦＥＴを例示する。
【００２３】
半導体基板１０は、例えば、不純物として窒素が２×１０１８ｃｍ−３程度ドープされたｎ型（第１導電型）半導体であるＳｉＣ（炭化ケイ素）から構成されていればよい。ＳｉＣ（炭化ケイ素）は、周知の通り、Ｃ原子およびＳｉ原子の配列によって、２Ｈ，３Ｃ，４Ｈ，６Ｈ，８Ｈ，１０Ｈ，１５Ｒ等の結晶構造の異なる種類が存在するが、いずれの結晶構造のＳｉＣであっても半導体基板１０として用いることができる。
【００２４】
半導体基板１０の一方の主面１０ａ上には、第１半導体層１１が形成されている。第１半導体層１１は、例えば、ｎ型不純物を１．０×１０１６ｃｍ−３程度ドープさせたｎ−型（第１導電型）ＳｉＣを厚さ１０μｍ程度積層したものであればよい。こうした第１半導体層１１は、半導体基板１０の一方の主面１０ａ上にエピタキシャル成長によって形成すればよい。
【００２５】
第１半導体層１１の一部領域には、更に第２半導体層１２が形成されている。第２半導体層１２は、例えば、Ａｌイオンを２．１×１０１７ｃｍ−３程度ドープさせたｐ型（第２導電型）ＳｉＣからなる領域であればよい。こうした第２半導体層１２は、第１半導体層１１の一部領域に対してイオン注入を行うことによって形成される。
【００２６】
第２半導体層１２が形成された領域の周縁は、第１半導体層１１を露出させる開口領域１９とされ、この開口領域１９の内側で第１半導体層１１の露出面１１ａが露出される。また、この露出面１１ａの周囲には、第２半導体層１２の一面１２ａが広がる。即ち、第１半導体層１１の露出面１１ａと第２半導体層１２の一面１２ａとは、同一の平面Ｑで広がる。
【００２７】
第２半導体層１２の一部領域には、更に第３半導体層１３Ａ，１３Ｂが形成されている。第３半導体層１３Ａ，１３Ｂは、例えば、ｎ型不純物を１．０×１０１９ｃｍ−３程度ドープさせたｎ＋型（第１導電型）ＳｉＣからなる領域であればよい。第３半導体層１３Ａ，１３Ｂはソース領域、第２半導体層１２の間の領域はドレイン領域とされる。第３半導体層１３Ａ，１３Ｂは、第２半導体層１２の一部領域に対してイオン注入を行うことによって形成される。
【００２８】
こうした第３半導体層１３Ａ，１３Ｂのそれぞれの表面１３Ａａ，１３Ｂａは、第１半導体層１１の露出面１１ａ、および第２半導体層１２の一面１２ａと同一の平面Ｑで広がる。
【００２９】
更に、第１半導体層１１、第２半導体層１２、および第３半導体層１４に跨って、平面Ｑ上に順に重ねてゲート酸化膜１６、およびゲート電極１７がそれぞれ形成されている。
ゲート酸化膜１６は、例えば厚さ１００ｎｍ程度のＳｉＯ２から構成されればよい。また、ゲート電極１７は、例えばポリシリコンなどから構成されていれば良い。ゲート電極１７は、ゲート酸化膜１６を介して平面Ｑに積層され、かつ、周囲を層間絶縁膜１８で覆われる。
【００３０】
以上のような構成のＭＯＳＦＥＴ１は、周知のように、ゲート電極１７に電圧が印加されると、ｐ型半導体である第２半導体層１２の表面にチャネルが形成される。これにより、第３半導体層１３Ａ、１３Ｂ（ソース領域）と第２半導体層１２の間の領域（ドレイン領域）との間が導通可能となる。この時の電流値はゲート電極１７に印加される電圧によって制御できる。
【００３１】
このような本発明のＭＯＳＦＥＴ１において、第１半導体層１１の露出面１１ａと第２半導体層１２の一面１２ａとの境界の段差Ｓ１の高さは、露出面１１ａの表面粗さ、および一面１２ａの表面粗さのいずれよりも小さくなるように形成されている（図１右下参照）。
例えば、第１半導体層１１の露出面１１ａの表面粗さ（平均）は、５〜１５ｎｍ程度であり、また、第２半導体層１２の一面１２ａの表面粗さ（平均）は、５〜１５ｎｍ程度とされる。従って、境界の段差Ｓ１の高さは、これら表面粗さよりも小さく形成される。境界の段差Ｓ１の高さは、例えば１０ｎｍ以下となるように形成される。
【００３２】
これによって、第１半導体層１１の露出面１１ａと第２半導体層１２の一面１２ａとの境界では実質的に段差が存在せず、第１半導体層１１の露出面１１ａと第２半導体層１２の一面１２ａとは、段差無く広がる同一の平面Ｑとされる。
【００３３】
一方、第２半導体層１２の一面１２ａと、第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａとのそれぞれの境界の段差Ｓ２の高さも、一面１２ａの表面粗さ、および表面１３Ａａ，１３Ｂａの表面粗さのいずれよりも小さくなるように形成されている（図１左下参照）。
例えば、第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａの表面粗さ（平均）は、５〜２０ｎｍ程度とされる。従って、境界の段差Ｓ２の高さは、これら表面粗さよりも小さく形成される。境界の段差Ｓ２の高さは、例えば１０ｎｍ以下となるように形成される。
【００３４】
これによって、第２半導体層１２の一面１２ａと第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａとのそれぞれの境界では実質的に段差が存在せず、第２半導体層１２の一面１２ａと第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａとは、段差無く広がる同一の平面Ｑとされ、前述した露出面１１ａとともに、第１半導体層１１の露出面１１ａ、第２半導体層１２の一面１２ａ、および第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａは、それぞれの境界で段差が実質的に存在せず、段差無く広がる同一の平面Ｑを成す。
【００３５】
このように、第１半導体層１１の露出面１１ａ、第２半導体層１２の一面１２ａ、および第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａの互いの境界で段差が実質的に無くなるように形成することで、露出面１１ａ、一面１２ａ、および表面１３Ａａ，１３Ｂａからなる平面Ｑ上に、段差無く平坦なゲート酸化膜１６が形成できる。
これにより、ゲート酸化膜１６の特定部分に電界が集中し、ゲート絶縁耐圧の低下などゲート酸化膜１６の機能を大きく損なうことがない。
【００３６】
即ち、従来の図８に示すＭＯＳＦＥＴでは、半導体基板１０１の表面のうち、酸化膜を残した領域と、酸化膜を取り除いた領域との間で段差Ｓが生じ、ゲート酸化膜１０４にも段差が反映されてしまう。その結果、ゲート酸化膜１０４の段差部分に電界が集中し、ゲート絶縁耐圧の低下などゲート酸化膜１０４の機能が大きく低下してしまう。
しかしながら、本実施形態では、平面Ｑ上に、段差無く平坦なゲート酸化膜１６が形成されるので、ゲート酸化膜１６の特定部分への電界集中が緩和され、絶縁耐圧を高めたＭＯＳＦＥＴ１が実現できる。
なお、こうした段差を実質的に無くしたＭＯSＦＥＴを得る方法については次に詳述する。
【００３７】
（ＭＯＳＦＥＴの製造方法）
次に、図１に示した構成のＭＯＳＦＥＴの製造方法の一例を説明する。図２〜５は、本発明の半導体装置の製造方法の一例を段階的に示した断面図である。
本発明の半導体装置の一例であるＭＯＳＦＥＴを製造する際には、図２（ａ）に示すように、まず半導体基板１０を用意する。半導体基板１０は、例えば、不純物として窒素が２×１０１８ｃｍ−３程度ドープされたｎ型（第１導電型）半導体であるＳｉＣ（炭化ケイ素）からなるＳｉＣウェーハを用いればよい。
【００３８】
そして、この半導体基板１０の一方の主面１０ａ上に、第１半導体層１１を積層する。第１半導体層１１は、例えば、例えば、ｎ型不純物を１．０×１０１６ｃｍ−３程度ドープさせたｎ−型（第１導電型）ＳｉＣを厚さ１０μｍ程度積層したものであればよい。こうした第１半導体層１１は、半導体基板１０の一方の主面１０ａ上にエピタキシャル成長によって形成すればよい。
【００３９】
次に、図２（ｂ）に示すように、第１半導体層１１の上面にエッチングストップ層２１を形成する（半導体基板の一方の主面に重ねてエッチングストップ層を形成する工程）。更に、図２（ｃ）に示すように、このエッチングストップ層２１の上面にイオン阻止層２２を形成する（エッチングストップ層に重ねてイオン阻止層を形成する工程）。
【００４０】
エッチングストップ層２１は、例えば多結晶シリコンや窒化シリコンから構成されていればよい。こうしたエッチングストップ層２１の形成にあたっては、ドライプロセス、例えばＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）などによって成膜を行えばよい。
【００４１】
イオン阻止層２２は、例えば酸化シリコン（ＳｉＯ２）から構成されていればよい。こうしたイオン阻止層２２の形成にあたっては、例えば、ドライプロセス、例えばＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）などによって成膜を行えばよい。
【００４２】
次に、図２（ｄ）に示すように、フォトリソグラフィーによって、イオン阻止層２２を所定の形状にパターニングする。例えば、イオン注入を行わない領域にイオン阻止層２２を残し、第２半導体層となる部分のイオン阻止層２２を除去する。これによって、第２半導体層となる部分は、エッチングストップ層２１を露出させた開口部２３が形成される（イオン阻止層の一部を除去して開口部を形成し、該開口部でエッチングストップ層を露出させる工程）。
【００４３】
このような、第２半導体層を形成するためのイオン注入を行う際のマスクとなるイオン阻止層２２を所定の形状にパターニングするにあたって、イオン阻止層２２と第１半導体層１１との間にエッチングストップ層２１が形成されている。これによって、例えばドライエッチングによってイオン阻止層２２を除去する際に、第１半導体層１１の表層まで削れてしまうことを防止する。
【００４４】
即ち、従来はマスクとなるイオン阻止層を所定の形状にパターニングする際に、第１半導体層の表層にイオン阻止層が残留しないように、第１半導体層の表層に達するまでイオン阻止層をドライエッチングで除去する必要があった。しかしながら、これでは第１半導体層の表層の一部までドライエッチングによって削られるのを防ぐことが難しく、イオン阻止層を残した部分との間で第１半導体層の表層に段差が生じてしまう（図７参照）。
【００４５】
一方、本発明の半導体装置の製造方法においては、イオン阻止層２２とは異なる材料、例えば多結晶シリコンや窒化シリコンからなるエッチングストップ層２１をイオン阻止層２２と第１半導体層１１との間に形成しておくことによって、イオン阻止層２２の除去予定部分を完全に取り除いても、エッチングストップ層２１の存在により第１半導体層１１の表層にダメージが及んだり、一部が削られてしまうことがない。
【００４６】
こうした作用を実現するために、エッチングストップ層２１の材質は、イオン阻止層２２を所定のパターンに形成する際のドライエッチングで除去されにくい（削られにくい）ものから構成するのが好ましい。例えば、イオン阻止層２２を酸化シリコン（ＳｉＯ２）から構成した場合、エッチングストップ層２１を多結晶シリコンや窒化シリコンから構成するのが好ましい。
【００４７】
次に、図３（ａ）に示すように、開口部２３で露出された部分のエッチングストップ層２１を除去する（開口部で露出された範囲のエッチングストップ層を除去する工程）。エッチングストップ層２１の除去にあたっては、ドライプロセスによって行えばよい。具体的には、エッチングガスとしてフッ素ラジカルを用いるＲＩＥ（Reactive Ion Etching）が挙げられる。この場合、フッ素ラジカルを供給する方法としてリモートプラズマ法を用いることが好ましい。
【００４８】
更に、リモートプラズマ法として、２．４５ＧＨｚのマイクロ波と磁界を印加し、このマイクロ波を共鳴吸収させて生じる放電を利用した電子サイクロトロン共鳴（ＥＣＲ）プラズマを用いることが好ましい。また、リモートプラズマ法に用いるエッチングガスは、少なくともフルオロカーボンと酸素とを含むガスであればよい。
【００４９】
このようなエッチングストップ層２１の除去工程によれば、開口部２３で露出されたエッチングストップ層２１は、第１半導体層１１の表層が露出するまで確実に除去でき、かつ、露出した第１半導体層１１自体が削られることがない。これによって、第１半導体層１１の表層（表面）は、次工程でマスクとなるイオン阻止層２２が残された（覆われた）領域と、イオン阻止層２２が除去されて露出された領域との間で段差がない一様な平面Ｑで広がる。なお、ここでいう段差が無いとは、第１半導体層１１の表面（一面）の表面粗さよりも大きな高さの段差が、イオン阻止層２２が残された領域と、イオン阻止層２２が除去された領域との間で生じないということである。
【００５０】
次に、図３（ｂ）に示すように、イオン阻止層２２をマスクとして第１半導体層１１の所定の深さまで不純物をドープさせ、ｐ型（第２導電型）半導体となる第２半導体層１２を形成する（半導体基板に向けてイオン注入行う工程）。こうした第２半導体層１２の形成にあたっては、例えばＡｌイオンを２．１×１０１７ｃｍ−３程度ドープさせ、ｐ型（第２導電型）ＳｉＣからなる領域を形成すればよい。
【００５１】
次に、図３（ｃ）に示すように、第２半導体層１２を形成する際のマスクとしたイオン阻止層２２およびその下層のエッチングストップ層２１を除去する。こうしたマスクとしたイオン阻止層２２の除去はウエットエッチングにより除去し、またエッチングストップ層２１の除去方法については、上述したリモートプラズマ法などのドライエッチングを用いることによって、第１半導体層１１や第２半導体層１２が削られることなく確実に除去することができる。
【００５２】
こうした工程を経て、第２半導体層１２の一面１２ａと、この第２半導体層１２の開口領域１９によって露出された第１半導体層１１の露出面１１ａとは、その境界部分で段差がない一様な平面Ｑを構成する。なお、ここでいう段差が無いとは、第１半導体層１１の露出面１１ａの表面粗さおよび第２半導体層１２の一面１２ａの表面粗さのいずれよりも大きな高さの段差が、第１半導体層１１の露出面１１ａと第２半導体層１２の一面１２ａとの境界で生じないということである。
【００５３】
なお、エッチングストップ層２１と第１半導体層１１との間、または、第１半導体層１１とイオン阻止層２２との間には、更に犠牲酸化膜（スルー膜）を形成してもよい。こうした犠牲酸化膜（スルー膜）は、例えば、酸化シリコン（ＳｉＯ２）から構成され、イオン阻止層２２やエッチングストップ層２１をドライプロセスによって除去する際に、その下層膜を保護する。
【００５４】
次に、図３（ｄ）に示すように、第１半導体層１１の露出面１１ａと第２半導体層１２の一面１２ａからなる平面Ｑに重ねて、再びエッチングストップ層２６およびイオン阻止層２７を形成する。
【００５５】
エッチングストップ層２６は、例えば多結晶シリコンや窒化シリコンから構成されていればよい。こうしたエッチングストップ層２６の形成にあたっては、ドライプロセス、例えばＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）などによって成膜を行えばよい。
【００５６】
イオン阻止層２７は、例えば酸化シリコン（ＳｉＯ２）から構成されていればよい。こうしたイオン阻止層２７の形成にあたっては、例えば、ドライプロセス、例えばＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）などによって成膜を行えばよい。
【００５７】
次に、図４（ａ）に示すように、フォトリソグラフィーによって、イオン阻止層２７を所定の形状にパターニングする。例えば、イオン注入を行わない領域のイオン阻止層２７を残し、第３半導体層のソース領域に対応した部分のイオン阻止層２７を除去する。これによって、第３半導体層のソース領域となる部分は、エッチングストップ層２６を露出させた開口部２８が形成される。
【００５８】
このような、第３半導体層のソース領域を形成するためのイオン注入を行う際のマスクとなるイオン阻止層２７を所定の形状にパターニングするにあたって、イオン阻止層２７と第２半導体層１２との間にエッチングストップ層２６が形成されている。これによって、例えばドライエッチングによってイオン阻止層２７を除去する際に、第２半導体層１２の表層まで削れてしまうことを防止する。
【００５９】
即ち、イオン阻止層２７とは異なる材料、例えば多結晶シリコンや窒化シリコンからなるエッチングストップ層２６をイオン阻止層２７と第１半導体層１３との間に形成しておくことによって、イオン阻止層２７の除去予定部分を完全に取り除いても、エッチングストップ層２６の存在により第２半導体層１２の表層にダメージが及んだり、一部が削られてしまうことがない。
【００６０】
こうした作用を実現するために、エッチングストップ層２６の材質は、イオン阻止層２６を所定のパターンに形成する際のドライエッチングで除去されにくい（削られにくい）ものから構成するのが好ましい。例えば、イオン阻止層２７を酸化シリコン（ＳｉＯ２）から構成した場合、エッチングストップ層２６を多結晶シリコンや窒化シリコンから構成するのが好ましい。
【００６１】
次に、図４（ｂ）に示すように、開口部２８で露出された部分のエッチングストップ層２６を除去する。エッチングストップ層２６の除去にあたっては、ドライプロセスによって行えばよい。具体的には、エッチングガスとしてフッ素ラジカルを用いるＲＩＥ（Reactive Ion Etching）が挙げられる。この場合、フッ素ラジカルを供給する方法としてリモートプラズマ法を用いることが好ましい。
【００６２】
このようなエッチングストップ層２６の除去工程によれば、開口部２８で露出されたエッチングストップ層２６は、第２半導体層１２の表層が露出するまで確実に除去でき、かつ、露出した第２半導体層１２自体が削られることがない。これによって、第２半導体層１２の表層（表面）は、次工程でマスクとなるイオン阻止層２７が残された（覆われた）領域と、イオン阻止層２７が除去されて露出された領域との間で段差がない一様な平面Ｑで広がる。なお、ここでいう段差が無いとは、第２半導体層１２の表面（一面）の表面粗さよりも大きな高さの段差が、イオン阻止層２７が残された領域と、イオン阻止層２７が除去された領域との間で生じないということである。
【００６３】
次に、図４（ｃ）に示すように、イオン阻止層２７をマスクとして第２半導体層１２の所定の深さまで不純物をドープさせ、ｎ＋型（第１導電型）半導体となる第３半導体層１３Ａ，１３Ｂを形成する。こうした第３半導体層１３Ａ，１３Ｂの形成にあたっては、例えばｎ型不純物を１．０×１０１９ｃｍ−３程度ドープさせ、ｎ＋型（第１導電型）ＳｉＣからなる領域を形成すればよい。こうした第３半導体層１３Ａ，１３Ｂはソース領域とされる。
【００６４】
次に、図４（ｄ）に示すように、第３半導体層１３Ａ，１３Ｂを形成する際のマスクとしたイオン阻止層２７およびその下層のエッチングストップ層２６を除去する。こうしたマスクとしたイオン阻止層２７の除去はウエットエッチングにより除去し、またエッチングストップ層２６の除去方法についても、上述したリモートプラズマ法などのドライエッチングを用いることによって、第１半導体層１１や第２半導体層１２が削られることなく確実に除去することができる。
【００６５】
こうした工程を経て、第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａと第２半導体層１２の一面１２ａとは、その境界部分で段差がない一様な平面Ｑを構成する。なお、ここでいう段差が無いとは、第２半導体層１２の一面１２ａの表面粗さ、および第３半導体層１３の表面１３Ａａ，１３Ｂａの表面粗さのいずれよりも大きな高さの段差が、第２半導体層１２の一面１２ａと第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａのそれぞれの境界で生じないということである。
【００６６】
以上の工程によって、第１半導体層１１の露出面１１ａ、第２半導体層１２の一面１２ａ、および第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａは、同一の平面Ｑを構成して段差無く一様に広がる。
【００６７】
この後、イオン注入によって形成した第２半導体層１２および第３半導体層１３Ａ，１３Ｂを活性化、即ち注入イオンを活性化させるために、第２半導体層１２および第３半導体層１３Ａ，１３Ｂを含む半導体基板１０全体を、例えば１４００℃程度まで熱処理を行う。
【００６８】
次に、図４（ｄ）に示すように、第１半導体層１１、第２半導体層１２、および第３半導体層１３Ａ，１３Ｂに跨って重なるように、ゲート酸化膜１６、およびゲート電極１７が順に形成される。ゲート酸化膜１６は、例えば厚さ１００ｎｍ程度のＳｉＯ２から構成されればよい。また、ゲート電極１７は、例えばポリシリコンなどから構成されていれば良い。
【００６９】
そして、図５（ａ）に示すように、ゲート電極をパターニングした後、ゲート電極１７を覆うように層間絶縁膜１８を更に形成してゲート電極１７の周囲を絶縁して、本発明の半導体装置の一実施形態であるＭＯＳＦＥＴ１が完成する。
【００７０】
こうしたゲート電極１７やゲート酸化膜１６を形成する際に、第１半導体層１１の露出面１１ａ、第２半導体層１２の一面１２ａ、および第３半導体層１３Ａ，１３Ｂの表面１３Ａａ，１３Ｂａは、同一の平面Ｑを構成して段差無く一様に広がっているので、平面Ｑ上に形成するゲート電極１７やゲート酸化膜１６も、段差無く平坦に（一様な厚みで）形成することが可能になる。これによって、得られたＭＯＳＦＥＴ１は、ゲート酸化膜１６の特定部分に電界が集中して絶縁耐圧が低下することがなく、電界集中を緩和し、絶縁耐圧を向上させたＭＯＳＦＥＴ（半導体装置）１を得ることができる。
【００７１】
（ＳＢＤの構成）
図６は、本発明の半導体装置の別な実施形態であるジャンクションバリアショットキーダイオード（ＪＢＳ）の一例を示す断面図である。
このジャンクションバリアショットキーダイオード（ＪＢＳ）３は、半導体基板３０の一方の主面３０ａに重ねてｎ型（第１導電型）の第１半導体層３１が形成されている。また、この第１半導体層３１の表層側には、ｐ型（第２導電型）の第２半導体層３２が形成されている。なお、第２半導体層３２は、不純物濃度が一定の領域３２Ａと、不純物濃度プロファイルをもつ領域３２Ｂとから構成される。
【００７２】
第１半導体層３１は、第２半導体層３２の開口領域３９において露出面３１ａとして露出される。こうした露出面３１ａと、第２半導体層３１の一面３２ａとは、その境界で段差が無く、一様な平面Ｑを構成する。そして、この平面Ｑに重ねて金属層３３が形成される。
【００７３】
これにより、金属層３３は段差無く一様で平坦に均一な厚みで形成することができる。
こうしたジャンクションバリアショットキーダイオード（ＪＢＳ）３においても、第１半導体層３１の露出面３１ａと第２半導体層３１の一面３２ａとの境界に段差が生じることなく形成することによって、金属層３３の特定部分に電界が集中してリーク電流が増加が少なくなり、電界集中を緩和し、リーク電流の増加が少ないＪＢＳ（半導体装置）３を得ることができる。
【符号の説明】
【００７４】
１…半導体装置（ＭＯＳＦＥＴ）、３…半導体装置（ＪＢＳ）、１０…半導体基板、１１…第１半導体層、１１ａ…露出面、１２…第２半導体層、１２ａ…一面。
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
該半導体基板の一方の主面に形成された第１導電型の第１半導体層と、
該第１半導体層の一部を覆うように形成され、所定の開口領域で前記第１半導体層を露出させる第２導電型の第２半導体層と、
を少なくともを備え
前記第１半導体層のうち前記開口領域で露出された露出面と、前記開口領域の周辺に広がる前記第２半導体層の一面との境界において、前記第１半導体層と前記第２半導体層との間の段差の高さは、前記第１半導体層の露出面または前記第２半導体層の一面の表面粗さが小さいほうの値よりも小さくなるように形成されていることを特徴とする半導体装置。
【請求項２】
前記第１半導体層の露出面と、前記第２半導体層の一面との境界の段差は、１０ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体層の露出面と、前記第２半導体層の一面とは、同一の平面上で広がることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体装置はジャンクションバリアショットキーダイオードであり、前記第１半導体層および前記第２半導体層に重ねて更に金属層が配され、前記第１半導体層は前記金属層にショットキー接合されたｎ型半導体、前記第２半導体層はｐ型半導体からそれぞれ構成されていることを特徴とする請求項１ないし３いずれか１項記載の半導体装置。
【請求項５】
前記半導体装置はＭＯＳ型電界効果トランジスタであり、前記第２半導体層の一部に表面が露出されるように形成された第１導電型の第３半導体層と、前記第１半導体層、前記第２半導体層、および前記第３半導体層に跨って順に重ねて配されたゲート酸化膜およびゲート電極とを更に備え、
前記第２半導体層と前記第３半導体層との境界の段差は、前記第２半導体層の一面または前記第３半導体層の表面の表面粗さが小さいほうの値よりも小さくなるように形成されていることを特徴とする請求項１ないし３いずれか１項記載の半導体装置。
【請求項６】
前記半導体基板は炭化ケイ素からなることを特徴とする請求項１ないし５いずれか１項記載の半導体装置。
【請求項７】
第１導電型の半導体基板の一方の主面に重ねてエッチングストップ層を形成する工程と、
該エッチングストップ層に重ねてイオン阻止層を形成する工程と、
該イオン阻止層の一部を除去して開口部を形成し、該開口部で前記エッチングストップ層を露出させる工程と、
前記開口部で露出された範囲の前記エッチングストップ層を除去する工程と、
前記半導体基板に向けてイオン注入を行う工程と、
を少なくとも備えたことを特徴とする半導体装置の製造方法。
【請求項８】
イオン注入後の前記半導体基板に対して少なくとも１４００℃以上の熱処理を行い、注入イオンを活性化させる工程を更に備えたことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記エッチングストップ層を形成する工程の前、または後に、犠牲酸化膜を形成する工程を更に備えたことを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記エッチングストップ層を除去する工程はドライプロセスであることを特徴とする請求項７ないし９いずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記イオン阻止層はシリコン酸化膜からなり、また、前記エッチングストップ層は多結晶シリコンからなることを特徴とする請求項７ないし１０いずれか１項記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板は炭化ケイ素からなることを特徴とする請求項７ないし１１いずれか１項記載の半導体装置の製造方法。
【請求項１】
第１導電型の半導体基板と、
該半導体基板の一方の主面に形成された第１導電型の第１半導体層と、
該第１半導体層の一部を覆うように形成され、所定の開口領域で前記第１半導体層を露出させる第２導電型の第２半導体層と、
を少なくともを備え
前記第１半導体層のうち前記開口領域で露出された露出面と、前記開口領域の周辺に広がる前記第２半導体層の一面との境界において、前記第１半導体層と前記第２半導体層との間の段差の高さは、前記第１半導体層の露出面または前記第２半導体層の一面の表面粗さが小さいほうの値よりも小さくなるように形成されていることを特徴とする半導体装置。
【請求項２】
前記第１半導体層の露出面と、前記第２半導体層の一面との境界の段差は、１０ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体層の露出面と、前記第２半導体層の一面とは、同一の平面上で広がることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体装置はジャンクションバリアショットキーダイオードであり、前記第１半導体層および前記第２半導体層に重ねて更に金属層が配され、前記第１半導体層は前記金属層にショットキー接合されたｎ型半導体、前記第２半導体層はｐ型半導体からそれぞれ構成されていることを特徴とする請求項１ないし３いずれか１項記載の半導体装置。
【請求項５】
前記半導体装置はＭＯＳ型電界効果トランジスタであり、前記第２半導体層の一部に表面が露出されるように形成された第１導電型の第３半導体層と、前記第１半導体層、前記第２半導体層、および前記第３半導体層に跨って順に重ねて配されたゲート酸化膜およびゲート電極とを更に備え、
前記第２半導体層と前記第３半導体層との境界の段差は、前記第２半導体層の一面または前記第３半導体層の表面の表面粗さが小さいほうの値よりも小さくなるように形成されていることを特徴とする請求項１ないし３いずれか１項記載の半導体装置。
【請求項６】
前記半導体基板は炭化ケイ素からなることを特徴とする請求項１ないし５いずれか１項記載の半導体装置。
【請求項７】
第１導電型の半導体基板の一方の主面に重ねてエッチングストップ層を形成する工程と、
該エッチングストップ層に重ねてイオン阻止層を形成する工程と、
該イオン阻止層の一部を除去して開口部を形成し、該開口部で前記エッチングストップ層を露出させる工程と、
前記開口部で露出された範囲の前記エッチングストップ層を除去する工程と、
前記半導体基板に向けてイオン注入を行う工程と、
を少なくとも備えたことを特徴とする半導体装置の製造方法。
【請求項８】
イオン注入後の前記半導体基板に対して少なくとも１４００℃以上の熱処理を行い、注入イオンを活性化させる工程を更に備えたことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記エッチングストップ層を形成する工程の前、または後に、犠牲酸化膜を形成する工程を更に備えたことを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記エッチングストップ層を除去する工程はドライプロセスであることを特徴とする請求項７ないし９いずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記イオン阻止層はシリコン酸化膜からなり、また、前記エッチングストップ層は多結晶シリコンからなることを特徴とする請求項７ないし１０いずれか１項記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板は炭化ケイ素からなることを特徴とする請求項７ないし１１いずれか１項記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−２１２１９（Ｐ２０１３−２１２１９Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５４８０９（Ｐ２０１１−１５４８０９）
【出願日】平成２３年７月１３日（２０１１．７．１３）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１３日（２０１１．７．１３）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
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