半導体装置およびその製造方法
【課題】抵抗素子の抵抗値のばらつきが抑制される半導体装置と、その製造方法とを提供する。
【解決手段】抵抗素子となるポリシリコン膜が形成される。そのポリシリコン膜が所定の形状にパターニングされる。パターニングされたポリシリコン膜ＰＳＡを覆うＣＶＤ酸化膜ＺＦ１，ＺＦ２にエッチングを施すことによって、抵抗本体となるポリシリコン膜の部分を覆う部分を残して、コンタクト領域が形成されるＣＶＤ酸化膜の部分が除去される。ポリシリコン膜を覆う残されたＣＶＤ酸化膜ＺＦ１，ＺＦ２の部分を注入マスクとして、ＢＦ2を注入することにより、コンタクト領域に高濃度領域ＨＣが形成される。
【解決手段】抵抗素子となるポリシリコン膜が形成される。そのポリシリコン膜が所定の形状にパターニングされる。パターニングされたポリシリコン膜ＰＳＡを覆うＣＶＤ酸化膜ＺＦ１，ＺＦ２にエッチングを施すことによって、抵抗本体となるポリシリコン膜の部分を覆う部分を残して、コンタクト領域が形成されるＣＶＤ酸化膜の部分が除去される。ポリシリコン膜を覆う残されたＣＶＤ酸化膜ＺＦ１，ＺＦ２の部分を注入マスクとして、ＢＦ2を注入することにより、コンタクト領域に高濃度領域ＨＣが形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置と、その製造方法とに関するものである。
【背景技術】
【０００２】
消費電力が比較的低いとされる、電界効果トランジスタとして、ＰＭＯＳ電界効果トランジスタとＮＭＯＳ電界効果トランジスタとを備えたＣＭＯＳ（Complementary Metal Oxide Semiconductor）電界効果トランジスタは、能動素子としての抵抗素子とともに半導体装置において多く用いられている。この種の半導体装置では、ＣＭＯＳ電界効果トランジスタは、半導体基板の主表面において素子分離絶縁膜によって規定された素子形成領域に形成される。一方、抵抗素子は素子分離絶縁膜上に形成される。
【０００３】
抵抗素子として、ポリシリコン抵抗が形成される。ポリシリコン抵抗は、次のようにして形成される。まず、半導体基板上にポリシリコン膜が形成され、そのポリシリコン膜に所定の濃度の不純物を注入することによって所望の抵抗値に設定される。次に、ポリシリコン膜が、抵抗素子として所定の形状にパターニングされる。次に、所定の形状にパターニングされたポリシリコン膜における所定の領域に、所定の濃度よりも高い濃度の不純物を注入すること等によって、配線等が電気的に接続される、高濃度領域を含むコンタクト領域が形成される。こうして、ポリシリコン抵抗が形成される。
【０００４】
ポリシリコン膜に不純物を注入する工程は、ＰＭＯＳ電界効果トランジスタのソース・ドレイン領域を形成するための不純物を注入する工程と同時に行われるか、あるいは、ＮＭＯＳ電界効果トランジスタのソース・ドレイン領域を形成するための不純物を注入する工程と同時に行われる。
【０００５】
素子形成領域に形成されたＣＭＯＳ電界効果トランジスタと素子分離絶縁膜上に形成されたポリシリコン抵抗とは、層間絶縁膜によって覆われる。その層間絶縁膜に、ポリシリコン抵抗のコンタクト領域を露出するコンタクトホールと、ＣＭＯＳ電界効果トランジスタのそれぞれのソース・ドレイン領域を露出するコンタクトホールとが形成される。これらのコンタクトホール内にはプラグが形成される。
【０００６】
層間絶縁膜上には所定の配線が形成され、プラグを介して、ポリシリコン抵抗、あるいは、ＰＭＯＳ電界効果トランジスタあるいはＮＭＯＳ電界効果トランジスタが電気的に接続されることになる。このような、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置を開示した文献の例として、特許文献１および特許文献２がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１７６１０９号公報
【特許文献２】特開２００８−１２４０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した半導体装置では次のような問題点があった。ポリシリコン膜に不純物を注入することによって高濃度領域を形成する際には、抵抗本体となるポリシリコン膜の部分は所定の注入マスクによって覆われる。ところが、比較的高濃度の不純物が注入マスクを突き抜けて、抵抗本体となるポリシリコン膜の部分に注入されることがある。ポリシリコン膜には、所定の抵抗値になるように、すでに所定量の不純物が注入されている。このため、抵抗本体となるポリシリコン膜の部分には、比較的高濃度の不純物が付加的に注入されることになり、抵抗素子としての抵抗値がばらつくことが想定される。
【０００９】
本発明はそのような問題点を解決するためになされたものであり、その目的は、抵抗素子の抵抗値のばらつきが抑制される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施の形態に係る半導体装置は、素子分離絶縁膜と素子形成領域と電界効果トランジスタと抵抗素子と遮蔽膜とを備えている。素子分離絶縁膜は、半導体基板の主表面において所定の領域に形成されている。素子形成領域は、素子分離絶縁膜によって規定されている。電界効果トランジスタは、素子形成領域に形成され、１対のソース・ドレイン領域およびゲート電極を含む。抵抗素子は、素子分離絶縁膜上に位置し、ポリシリコン膜によって形成され、所定の不純物濃度を有する抵抗本体およびコンタクト領域を有する。遮蔽膜は、少なくとも抵抗本体を覆う、第１絶縁膜および第１絶縁膜上に形成された第２絶縁膜を含む。遮蔽膜の第１絶縁膜は、抵抗素子のポリシリコン膜の側面上に位置する第１部分と、側面から素子分離絶縁膜の上面に沿って側面から遠ざかる方向に延在する第２部分とを備えている。遮蔽膜の第２絶縁膜は、第１絶縁膜の第１部分および第２部分を覆うように位置している。電界効果トランジスタは、ゲート電極の側壁上に、第２絶縁膜と同じ層から形成された側壁絶縁膜を含む。
【００１１】
本発明の他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面において、所定の領域に素子分離絶縁膜を形成することによって、素子形成領域を規定する。素子分離絶縁膜を覆うように、抵抗素子となるポリシリコン膜を形成する。ポリシリコン膜に、抵抗素子として所定の抵抗値にするための不純物濃度を有する第１不純物を注入する。ポリシリコン膜を、抵抗素子として所定の形状にパターニングする。所定の形状にパターニングされたポリシリコン膜を覆うように、第１絶縁膜を形成する。第１絶縁膜のうち、ポリシリコン膜の上面上に位置する部分からポリシリコン膜の側面上に位置する部分および素子分離絶縁膜の上面に沿って側面から遠ざかる方向に延在する部分を残して、他の領域に位置する部分を除去する。素子形成領域にゲート電極を形成する。第１絶縁膜およびゲート電極を覆うように、第２絶縁膜を形成する。ポリシリコン膜のうち抵抗本体となる部分を覆う態様で、第２絶縁膜上に第１レジストパターンを形成する。第１レジストパターンをマスクとして第２絶縁膜および第１絶縁膜にエッチングを施すことにより、抵抗本体を覆う第１絶縁膜および第２絶縁膜の部分を残して、抵抗素子のコンタクト領域が形成されることになるポリシリコン膜の部分を露出するとともに、ゲート電極の側壁に側壁絶縁膜を形成する。抵抗本体を覆う、少なくとも第１絶縁膜および第２絶縁膜の部分を第１注入マスクとし、ゲート電極および側壁絶縁膜を第２注入マスクとして、第１不純物の不純物濃度よりも高い不純物濃度を有する所定の導電型の第２不純物を注入することにより、露出したポリシリコン膜の部分にコンタクト領域として高濃度領域を形成し、素子形成領域では、ゲート電極を挟んで１対のソース・ドレイン領域を形成する。
【発明の効果】
【００１２】
本発明の一実施の形態に係る半導体装置では、遮蔽膜により所定の不純物濃度を有する抵抗本体の抵抗値のばらつきが抑制される。
【００１３】
本発明の他の実施の形態に係る半導体装置の製造方法によれば、第１注入マスクにより、抵抗本体となるポリシリコン膜の部分への注入の突き抜けが抑制されて、抵抗本体の抵抗値のばらつきが抑制される。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行われる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す平面図である。
【図５】同実施の形態において、図４に示す断面線Ｖ−Ｖにおける断面図である。
【図６】同実施の形態において、図４に示す断面線ＶＩ−ＶＩにおける断面図である。
【図７】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す平面図である。
【図１２】同実施の形態において、図１１に示す断面線ＸＩＩ−ＸＩＩにおける断面図である。
【図１３】同実施の形態において、図１１に示す断面線ＸＩＩＩ−ＸＩＩＩにおける断面図である。
【図１４】同実施の形態において、図１１に示す断面線ＸＩＩＩ−ＸＩＩＩに対応する断面線における、変形例に係る断面図である。
【図１５】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図であり、半導体装置の主要部分を示す断面図である。
【図２０】比較例に係る半導体装置の製造方法において、図４に示す工程に対応する工程における平面図である。
【図２１】比較例に係る半導体装置の製造方法において、図２０に示す断面線ＸＸＩ−ＸＸＩにおける断面図である。
【図２２】比較例に係る半導体装置の製造方法において、図２０に示す断面線ＸＸＩＩ−ＸＸＩＩにおける断面図である。
【図２３】比較例に係る半導体装置の製造方法において、図１１に示す工程に対応する工程における平面図である。
【図２４】比較例に係る半導体装置の製造方法において、図２３に示す断面線ＸＸＩＶ−ＸＸＩＶにおける断面図である。
【図２５】比較例に係る半導体装置の製造方法において、図２３に示す断面線ＸＸＶ−ＸＸＶにおける断面図である。
【図２６】同実施の形態において、図２に示す工程の変形例を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程における不純物の注入の様子を示す部分拡大断面図である。
【図２８】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図であり、半導体装置の主要部分を示す断面図である。
【図３６】比較例に係る半導体装置の製造方法において、図３１に示す工程に対応する工程を示す部分拡大平面図である。
【図３７】比較例に係る半導体装置の製造方法において、図３６に示す断面線ＸＸＸＶＩＩ−ＸＸＸＶＩＩにおける断面図である。
【図３８】比較例に係る半導体装置の製造方法において、図３２に示す工程に対応する工程を示す部分拡大平面図である。
【図３９】比較例に係る半導体装置の製造方法において、図３８に示す断面線ＸＸＸＩＸ−ＸＸＸＩＸにおける断面図である。
【図４０】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図４１】同実施の形態おいて、図４０に示す工程の後に行われる工程を示す断面図である。
【図４２】同実施の形態おいて、図４１に示す工程の後に行われる工程を示す断面図である。
【図４３】同実施の形態において、図４２に示す工程の後に行われる工程を示す断面図であり、半導体装置の主要部分を示す断面図である。
【図４４】同実施の形態において、作用効果を説明するための図４１に示す工程における部分拡大断面図である。
【図４５】同実施の形態において、作用効果を説明するための図４２に示す工程における部分拡大断面図である。
【図４６】本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。
【図４７】同実施の形態において、図４６に示す工程の後に行われる工程を示す断面図である。
【図４８】同実施の形態において、図４７に示す工程の後に行われる工程を示す断面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。
【図５１】同実施の形態において、図５０に示す工程の後に行われる工程を示す断面図である。
【図５２】同実施の形態において、図５１に示す工程の後に行われる工程を示す断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行われる工程を示す断面図であり、半導体装置の主要部分を示す断面図である。
【図５４】本発明の実施の形態５に係る半導体装置におけるポリシリコン抵抗の配置パターンの第１例を示す平面図である。
【図５５】同実施の形態において、図５４に示す断面線ＬＶ−ＬＶにおける断面図である。
【図５６】同実施の形態において、ポリシリコン抵抗の配置パターンの第２例を示す平面図である。
【図５７】同実施の形態において、図５６に示す断面線ＬＶＩＩ−ＬＶＩＩにおける断面図である。
【発明を実施するための形態】
【００１５】
実施の形態１
本発明の実施の形態１に係る、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置について説明する。まず、その製造方法について説明する。なお、製造工程を含む、以下の各実施の形態では、ＣＭＯＳ電界効果トランジスタとして、ＰＭＯＳ電界効果トランジスタを代表に挙げて説明する。
【００１６】
図１に示すように、Ｐ型のシリコン基板ＳＵＢの主表面における所定の領域に、たとえば、フィールド酸化膜等の素子分離絶縁膜ＩＲを形成することにより、素子形成領域ＥＦが規定される。その素子形成領域に、Ｎ型ウェル領域ＮＷが形成される。また、他の素子形成領域（図示せず）には、Ｐ型ウェル領域（図示せず）が形成される。次に、素子分離絶縁膜ＩＲおよび素子形成領域ＥＦを覆うように、膜厚約１５０ｎｍ程度のポリシリコン膜ＰＳが形成される。
【００１７】
次に、ポリシリコン膜ＰＳに、抵抗素子として所望の抵抗値になるように所定量の不純物が注入される。図２に示すように、ポリシリコン膜ＰＳの全面に、たとえば、Ｐ型の不純物として、ＢＦ2が所定の注入条件（注入エネルギ：約４０ＫｅＶ、ドーズ量：約１×１０13・ｃｍ-2）のもとで注入される（矢印Ｙ１）。次に、所定の写真製版処理を施すことにより、ポリシリコン膜ＰＳを抵抗素子として所定の形状にパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、ポリシリコン膜ＰＳにエッチングが施される。こうして、図３に示すように、素子分離絶縁膜ＩＲ上に、抵抗素子となるポリシリコン膜ＰＳＡが形成される。
【００１８】
次に、ポリシリコン膜ＰＳＡを覆うように、たとえば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate glass）膜等による膜厚約１０ｎｍ程度のＣＶＤ（Chemical Vapor Deposition）酸化膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより、ＣＶＤ酸化膜をポリシリコン膜ＰＳＡを被覆する膜として残すためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、ＣＶＤ酸化膜にエッチングを施すことにより、レジストパターンの直下に位置するＣＶＤ酸化膜の部分を残して、他の領域に位置するＣＶＤ酸化膜の部分が除去される。
【００１９】
こうして、図４、図５および図６に示すように、ポリシリコン抵抗となるポリシリコン膜ＰＳＡを覆うようにＣＶＤ酸化膜ＺＦ１が形成される。レジストパターンをマスクとして形成されたＣＶＤ酸化膜ＺＦ１は、ポリシリコン膜ＰＳＡの上面から側面にわたり、上面と側面を連続的に覆っている。さらに、ＣＶＤ酸化膜ＺＦ１は、ポリシリコン膜ＰＳＡの側面を覆う部分から素子分離絶縁膜ＩＲの上面に沿って、ポリシリコン膜ＰＳＡの側面から遠ざかる方向に延在する。
【００２０】
次に、図７に示すように、素子形成領域ＥＦの表面にゲート酸化膜ＧＺが形成される。そのゲート酸化膜ＧＺに接するように、Ｎ＋型のポリシリコン膜ＰＳＮが形成される。そのＮ＋型のポリシリコン膜ＰＳＮに接するように、タングステンシリサイド膜ＭＳが形成される。そのタングステンシリサイド膜ＭＳに接するようにＣＶＤ酸化膜ＣＦが形成される。
【００２１】
次に、所定の写真製版処理を施すことにより、ゲート電極をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、ＣＶＤ酸化膜ＣＦ、タングステンシリサイド膜ＭＳ、Ｎ＋型のポリシリコン膜ＰＳＮにエッチングが施される。こうして、図８に示すように、素子形成領域ＥＦにゲート電極ＧＥが形成される。このとき、抵抗素子となるポリシリコン膜ＰＳＡは、ＣＶＤ酸化膜ＺＦ１によって覆われているため、ゲート電極ＧＥをパターニングする間に、ポリシリコン膜ＰＳＡがエッチングされることはない。
【００２２】
次に、図９に示すように、ゲート電極ＧＥおよびポリシリコン膜ＰＳＡを覆うように、膜厚約７０ｎｍ程度のＣＶＤ酸化膜ＺＦ２が形成される。次に、所定の写真製版処理を施すことにより、ポリシリコン膜ＰＳＡの一部を覆うレジストパターンＲＭ（図１０参照）が形成される。レジストパターンＲＭは、抵抗素子としてコンタクト領域が形成されるポリシリコン膜ＰＳＡの部分を露出して、抵抗本体となるポリシリコン膜ＰＳＡの部分を覆うように形成される。
【００２３】
次に、図１０に示すように、レジストパターンＲＭをマスクとして、露出したＣＶＤ酸化膜ＺＦ２にエッチング処理（ドライエッチング）を施すことにより、ゲート電極ＧＥの側壁には側壁酸化膜ＳＷが形成される。一方、ポリシリコン膜ＰＳＡ上では、図１１、図１２および図１３に示すように、抵抗本体となるポリシリコン膜ＰＳＡの部分を覆うＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２のそれぞれの部分を残して、コンタクト領域が形成される領域に位置する、ＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２の部分が除去されて、ポリシリコン膜ＰＳＡが露出する。このエッチングにより、コンタクト領域が形成される領域に位置するポリシリコン膜の部分の膜厚は、抵抗本体となるポリシリコン膜の部分の膜厚よりも薄くなる。
【００２４】
ＣＶＤ酸化膜ＺＦ２は、ポリシリコン膜ＰＳＡの側面を覆うＣＶＤ酸化膜ＺＦ１の部分と、素子分離絶縁膜ＩＲの上面に沿って側面から遠ざかる方向に延在するＣＶＤ酸化膜ＺＦ１の部分とを覆うように、残される。なお、レジストパターンＲＭの位置によって、図１４に示すように、ＣＶＤ酸化膜ＺＦ２は、その端が、ＣＶＤ酸化膜ＺＦ１の端と実質的に同じ位置か、それよりも内側に位置するように形成される場合もある。
【００２５】
次に、図１５に示すように、たとえば、Ｐ型の不純物として、ＢＦ2を所定の注入条件（注入エネルギ：約５０ＫｅＶ、ドーズ量：約４×１０15・ｃｍ-2）のもとで注入（矢印Ｙ２）することにより、素子形成領域ＥＦでは、Ｐ型のソース・ドレイン領域ＳＤが形成される。一方、ポリシリコン膜ＰＳＡには、Ｐ型の高濃度領域ＨＣが形成される。このとき、抵抗本体となるポリシリコン膜ＰＳＡの部分は、所定の膜厚のＣＶＤ酸化膜ＺＦ１とＣＶＤ酸化膜ＺＦ２によって覆われていることで、不純物がＣＶＤ酸化膜ＺＦ１，ＺＦ２を突き抜けて、ポリシリコン膜ＰＳＡに注入されることが抑制される。
【００２６】
次に、図１６に示すように、サリサイドプロセスにより、シリコン（Ｓｉ）が露出するポリシリコン膜ＰＳＡの表面には、コバルトシリサイド膜等の金属シリサイド膜ＭＳＲが形成される。高濃度領域ＨＣと金属シリサイド膜ＭＳＲにより、配線（プラグ等）が電気的に接続される、抵抗素子のコンタクト領域が形成される。こうして、抵抗素子としてポリシリコン抵抗ＰＲが形成される。一方、素子形成領域ＥＦの表面（ソース・ドレイン領域ＳＤの表面）には、金属シリサイド膜ＭＳＴが形成される。こうして、素子形成領域ＥＦでは、電界効果トランジスタＴ（ＰＭＯＳ電界効果トランジスタ）が形成される。
【００２７】
次に、図１７に示すように、ゲート電極ＧＥ（電界効果トランジスタＴ）およびポリシリコン抵抗ＰＲを覆うように、膜厚約２００ｎｍ程度の層間酸化膜ＩＺ１が形成される。その層間酸化膜ＩＺ１を覆うように、さらに、膜厚約７００ｎｍ程度の層間酸化膜ＩＺ２が形成される。
【００２８】
次に、所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして層間酸化膜ＩＺ２，ＩＺ１にエッチングを施すことにより、図１８に示すように、電界効果トランジスタＴ（ＰＭＯＳ電界効果トランジスタ）のソース・ドレイン領域ＳＤ（金属シリサイド膜ＭＳＴ）を露出するコンタクトホールＣＨＴと、ポリシリコン抵抗ＰＲのコンタクト領域（金属シリサイド膜ＭＳＲ）を露出するコンタクトホールＣＨＲが形成される。
【００２９】
次に、図１９に示すように、コンタクトホールＣＨＴ内にプラグＰＧＴが形成される。また、コンタクトホールＣＨＲ内にプラグＰＧＲが形成される。次に、層間酸化膜ＩＺ２上に、プラグＰＧＴに電気的に接続される金属配線ＭＴが形成される。また、プラグＰＧＲに電気的に接続される金属配線ＭＲが形成される。この後、２層目の金属配線あるいは３層目の金属配線（いずれも図示せず）等が、必要に応じて形成されることになる。こうして、半導体装置の主要部分が形成される。
【００３０】
抵抗素子としてのポリシリコン抵抗と電界効果トランジスタとを備えた半導体装置では、特に、ポリシリコン抵抗は、所望の抵抗値となるように、あらかじめ所定濃度の不純物が注入（注入Ａ）されたポリシリコン膜に対し、コンタクト領域が形成される領域にさらに高い濃度の不純物を注入（注入Ｂ）することによって形成される。注入Ｂは、抵抗本体となるポリシリコン膜の部分を注入マスクによって覆った状態で行われる。ポリシリコン抵抗として抵抗値を変動させないためには、この注入Ｂの際に、不純物が注入マスクを突き抜けて、抵抗本体となるポリシリコン膜の部分に注入されないことが求められる。
【００３１】
上述した半導体装置では、抵抗本体となるポリシリコン膜の部分を覆うＣＶＤ酸化膜ＺＦ１とＣＶＤ酸化膜ＺＦ２が注入マスクとなる。ＣＶＤ酸化膜ＺＦ１とＣＶＤ酸化膜ＺＦ２とは、それぞれＣＶＤ法によって形成される。これにより、ＣＶＤ酸化膜ＺＦ１，ＺＦ２の膜厚として、不純物がＣＶＤ酸化膜ＺＦ１，ＺＦ２を突き抜けない所定の膜厚に容易に設定することができる。すなわち、ポリシリコン抵抗を含む半導体装置の種々の構造に対して、ＣＶＤ酸化膜の膜厚を変えるだけで不純物の突き抜けを容易に阻止することができる。
【００３２】
ここで、比較例として、抵抗素子として、所定の形状にパターニングされたポリシリコン膜に熱酸化処理を施すことによって酸化膜（熱酸化膜）を形成したポリシリコン抵抗の場合について説明する。この場合には、まず、図２０、図２１および図２２に示すように、ポリシリコン膜ＣＰＳＡの上面から内部に向かって酸化膜ＣＴＯが形成される。一方、ポリシリコン膜ＣＰＳＡの側面からも、内部に向かって酸化膜ＣＴＯが形成される。このため、ポリシリコン膜ＣＰＳＡの側面部分では、上述した半導体装置のように、ポリシリコン膜ＣＰＳＡの側面から素子分離絶縁膜ＩＲの上面に沿って、側面から遠ざかる方向に延在する酸化膜の部分はない。
【００３３】
次に、酸化膜ＣＴＯを覆うようにＣＶＤ酸化膜が形成され、図１０に示す工程に対応する所定のエッチング処理を施すことにより、図２３、図２４および図２５に示すように、注入マスクとなる酸化膜ＣＴＯ，ＣＶＤ酸化膜ＣＺＦ２の部分を残して、コンタクト領域が形成される領域に位置する酸化膜ＣＴＯ，ＣＶＤ酸化膜ＣＺＦ２の部分が除去される。その後、図１５に示す工程に対応する所定の注入を行うことで、比較例に係るポリシリコン抵抗が形成される。
【００３４】
比較例に係るポリシリコン抵抗では、ポリシリコン膜ＣＰＳＡに熱酸化処理を施すことによって、ポリシリコン膜ＣＰＳＡの表面から内部に向かって酸化が進むことになる。このため、所定の形状にパターニングされたポリシリコン膜ＣＰＳＡの表面が酸化されてしまい、抵抗素子としての抵抗値が変わってしまうことが想定されるため、酸化膜ＣＴＯの膜厚には限界がある。このため、注入Ｂに対応する注入の際に、不純物が注入マスクを突き抜けることが想定される。
【００３５】
これに対して、上述した半導体装置では、ポリシリコン抵抗となるポリシリコン膜が熱酸化されず、ＣＶＤ酸化膜ＺＦ１，ＺＦ２の膜厚を制御すればよく、注入Ｂの際に、不純物が注入マスクを突き抜けることを阻止して、ポリシリコン抵抗の抵抗値のばらつきを抑制することができる。
【００３６】
上述した半導体装置における抵抗素子と比較例に係る抵抗素子との構造的な違いとして、次のような違いがある。すなわち、上述した半導体装置における抵抗素子のＣＶＤ酸化膜ＺＦ１では、ポリシリコン膜ＰＳＡの側面から素子分離絶縁膜ＩＲの上面に沿って、側面から遠ざかる方向に延在するＣＶＤ酸化膜ＺＦ１の部分が存在するのに対して、比較例に係る抵抗素子における酸化膜では、そのような素子分離絶縁膜ＩＲの上面に沿って延在する部分はない。
【００３７】
なお、不純物の突き抜けという点に関して、抵抗素子として所望の抵抗値にするための不純物をポリシリコン膜に注入する際に、そのポリシリコン膜を突き抜けて、素子形成領域に不純物が注入されてしまうことが想定される。この場合には、図２６に示すように、電界効果トランジスタ（ＰＭＯＳ電界効果トランジスタ）が形成される素子形成領域ＦＥに、Ｐ型の不純物が付加的に注入されて、Ｎ型ウェル領域ＮＷ等の不純物濃度が変わってしまうことになる。このため、ＰＭＯＳ電界効果トランジスタとしての電気的特性が変動することになる。
【００３８】
このような不純物の突き抜けを抑制するために、ポリシリコン膜の表面に対して斜めに不純物を注入することが望ましい。この場合には、図２７に示すように、不純物の注入角度（入射角度）をθに設定することによって、ポリシリコン膜中を不純物が斜めに進む（距離Ｄθ）分、深さ方向の距離Ｄ０を短く（斜めに進む距離Ｄθ×ｃｏｓθ）することができる。これにより、不純物がポリシリコン膜を突き抜けてしまうのを阻止して、電界効果トランジスタのしきい値電圧の変動を抑制することができる。この手法は、他の実施の形態に係る半導体装置についても適用が可能である。
【００３９】
実施の形態２
本発明の実施の形態２に係る、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置について説明する。まず、その製造方法について説明する。
【００４０】
前述した図１に示す工程と同様の工程を経た後、図２８に示すように、熱酸化処理を施すことにより、ポリシリコン膜ＰＳの表面に膜厚約２０ｎｍの酸化膜（熱酸化膜）ＴＯが形成される。ポリシリコン膜ＰＳの表面が酸化膜ＴＯによって覆われることで、次に行われるイオン注入の際に、クロスコンタミを防止することができる。また、その後の工程の不純物の混入による影響を防止することができる。
【００４１】
次に、ポリシリコン膜ＰＳに、抵抗素子として所望の抵抗値になるように所定量の不純物が注入される。図２９に示すように、ポリシリコン膜ＰＳの全面に、たとえば、Ｐ型の不純物として、ＢＦ2が所定の注入条件（注入エネルギ：約４０ＫｅＶ、ドーズ量：約１×１０13・ｃｍ-2）のもとで注入される（矢印Ｙ１）。
【００４２】
次に、所定の写真製版処理を施すことにより、ポリシリコン膜ＰＳを抵抗素子として所定の形状にパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、酸化膜ＴＯおよびポリシリコン膜ＰＳにエッチングが施される。こうして、図３０に示すように、素子分離絶縁膜ＩＲ上に、抵抗素子となるポリシリコン膜ＰＳＡが形成される。そのポリシリコン膜ＰＳＡの上面には、パターニングされた酸化膜ＴＯＡが位置している。
【００４３】
次に、ポリシリコン膜ＰＳＡを覆うように、ＴＥＯＳ膜等による膜厚約１０ｎｍ程度のＣＶＤ膜（図示せず）が形成され、そのＣＶＤ酸化膜に所定の写真製版処理を施すことにより、ＣＶＤ酸化膜をポリシリコン膜ＰＳＡを被覆する膜として残すためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、ＣＶＤ酸化膜にエッチングを施すことにより、レジストパターンの直下に位置するＣＶＤ酸化膜の部分を残して、他の領域に位置するＣＶＤ酸化膜の部分が除去される。こうして、図３１に示すように、ポリシリコン抵抗となるポリシリコン膜ＰＳＡおよび酸化膜ＴＯＡを覆うようにＣＶＤ酸化膜ＺＦ１が形成される。
【００４４】
次に、図７および図８に示す工程と同様の工程を経て、図３２に示すように、素子形成領域ＥＦにゲート電極ＧＥが形成される。このとき、抵抗素子となるポリシリコン膜ＰＳＡは、酸化膜ＴＯＡおよびＣＶＤ酸化膜ＺＦ１によって覆われているため、ゲート電極ＧＥをパターニングする間に、ポリシリコン膜ＰＳＡがエッチングされることはない。
【００４５】
次に、図９に示す工程と同様の工程を経て、図３３に示すように、レジストパターンＲＭをマスクとして、露出したＣＶＤ酸化膜ＺＦ２にエッチング処理（ドライエッチング）を施すことにより、ゲート電極ＧＥの側壁には側壁酸化膜ＳＷが形成される。一方、ポリシリコン膜ＰＳＡ上では、抵抗本体となるポリシリコン膜ＰＳＡの部分を覆う、酸化膜ＴＯＡ、ＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２のそれぞれの部分を残して、コンタクト領域が形成される領域に位置する、酸化膜ＴＯＡ、ＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２のそれぞれの部分が除去されて、ポリシリコン膜ＰＳＡが露出する。
【００４６】
次に、図３４に示すように、たとえば、Ｐ型の不純物として、ＢＦ2を所定の注入条件（注入エネルギ：約５０ＫｅＶ、ドーズ量：約４×１０15・ｃｍ-2）のもとで注入（矢印Ｙ２）することにより、素子形成領域ＥＦでは、Ｐ型のソース・ドレイン領域ＳＤが形成される。一方、ポリシリコン膜ＰＳＡには、Ｐ型の高濃度領域ＨＣが形成される。このとき、抵抗本体となるポリシリコン膜ＰＳＡの部分は、酸化膜ＴＯＡ、ＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２からなる所定の膜厚の積層膜によって覆われていることで、不純物がその積層膜（酸化膜ＴＯＡ、ＣＶＤ酸化膜ＺＦ１、ＣＶＤ酸化膜ＺＦ２）を突き抜けて、ポリシリコン膜ＰＳＡに注入されることが抑制される。
【００４７】
その後、図１６〜図１９に示す工程と同様の工程を経て、図３５に示すように、半導体装置の主要部分が完成する。なお、図１９に示す半導体装置と同一の部材には同一符号を付し、その説明を繰り返さないこととする。
【００４８】
前述したように、抵抗素子としてポリシリコン抵抗には、コンタクト領域となる領域に高濃度の不純物を注入（注入Ｂ）する際に、不純物が注入マスクを突き抜けて、所定濃度の不純物が注入（注入Ａ）されたポリシリコン膜に注入されないことが求められる。不純物が注入マスクを突き抜けないようにするには、ＣＶＤ酸化膜ＺＦ１等の膜厚を厚くすればよい。
【００４９】
ところが、ＣＶＤ酸化膜ＺＦ１をパターニングする際のオーバエッチングによっては、ＣＶＤ酸化膜ＺＦ１の膜厚を厚くするのに限界がある。上述した半導体装置のポリシリコン抵抗では、所定の形状にパターニングされる前のポリシリコン膜を熱酸化することによって酸化膜ＴＯＡを形成することで、より確実に、不純物の突き抜けを阻止することができる。このことについて、具体的に説明する。
【００５０】
まず、抵抗素子となるポリシリコン膜の上に形成されるＣＶＤ酸化膜ＺＦ１の膜厚を約１０ｎｍとし、ＣＶＤ酸化膜ＺＦ２の膜厚を約７０ｎｍとして、注入マスクとなるＣＶＤ酸化膜の総膜厚を８０ｎｍとする。また、注入による不純物の分布を正規分布とし、平均飛程をＲｐとし、標準偏差をΔＲｐとすると、Ｐ型の不純物の注入による射影飛程は、次の式で表される。
【００５１】
射影飛程＝Ｒｐ＋３×ΔＲｐ
ここで、注入エネルギ５０ＫｅＶにてＢＦ2をシリコン酸化膜に注入した場合のＲｐ、ΔＲｐの数値として、Ｒｐ＝０．０３３７７μｍおよびΔＲｐ＝０．０１５６３μｍを代入すると、射影飛程は、約８１ｎｍ（０．０８１μｍ）になる。この射影飛程内に含まれる注入量は、全注入量の９９．７４％に相当する。そうすると、ドーズ量４×１０15・ｃｍ-2にてＢＦ2を注入した場合には、残りの０．２６％に相当する１×１０13・ｃｍ-2のＢＦ2は、酸化膜（ＣＶＤ酸化膜）を突き抜けてポリシリコン膜に注入されることになる。
【００５２】
抵抗素子として、たとえば、ＢＦ2をドーズ量１×１０14・ｃｍ-2以上にてポリシリコン膜に注入することによって形成される比較的低抵抗の抵抗素子の場合には、１×１０13・ｃｍ-2程度のＢＦ2の突き抜け量は問題にはならない。
【００５３】
一方、たとえば、ＢＦ2をドーズ量１×１０13・ｃｍ-2程度にてポリシリコン膜に注入することによって形成される比較的高抵抗の抵抗素子の場合には、１×１０13・ｃｍ-2程度のＢＦ2の突き抜け量は、ポリシリコン膜に注入されたＢＦ2の注入量と同レベルになる。このため、注入Ａによって抵抗素子の抵抗値を決定することができず、抵抗素子の抵抗値がばらつくことになる。
【００５４】
このような、不純物の突き抜けを阻止する方策の一つとして、ＣＶＤ酸化膜ＺＦ１の膜厚を厚くする手法がある。上述したように、ＣＶＤ酸化膜ＺＦ１は、ポリシリコン膜を覆う部分を残して他の領域に位置する部分が除去される。このとき、ＣＶＤ酸化膜ＺＦ１の膜厚が厚くなるほど、ＣＶＤ酸化膜ＺＦ１をパターニングする際のオーバエッチング量が増加する。このため、図３６および図３７に示すように、素子形成領域ＦＥとの境界に位置する素子分離絶縁膜ＩＲの部分では、点線枠Ａ内に示すように、素子分離絶縁膜ＩＲの表面が、素子形成領域ＦＥ（シリコン基板）の表面よりも下方へ下がってしまい、素子形成領域ＦＥと素子分離絶縁膜ＩＲとの境界に段差が生じることが想定される。
【００５５】
そのような状態でゲート酸化膜が形成されると、段差が生じた部分に露出するシリコン基板の部分に形成されるゲート酸化膜の部分（図３９の点線枠Ａ内）には、より大きな応力（ストレス）を受けることになる。このため、図３８および図３９に示すように、そのようなゲート酸化膜ＧＺの上にゲート電極ＧＥが形成された電界効果トランジスタでは、ゲート酸化膜ＧＺの信頼性が損なわれ、ひいては、電界効果トランジスタとしての信頼性も損なわれることが想定される。
【００５６】
上述した半導体装置では、所定の形状にパターニングする前のポリシリコン膜に熱酸化処理を施すことによって、所定の厚みの酸化膜ＴＯが形成される。このため、ＣＶＤ酸化膜ＺＦ１の膜厚を抑えながら酸化膜ＴＯの膜厚を調整することによって、酸化膜ＴＯＡ、ＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２からなる積層膜の総膜厚をより厚くすることができる。これにより、ＣＶＤ酸化膜ＺＦ１のパターニングの際のオーバエッチング量を抑えながら、不純物の突き抜けを確実に阻止することができる。
【００５７】
ここで、酸化膜ＴＯの膜厚を約２０ｎｍとし、ＣＶＤ酸化膜ＺＦ１の膜厚を約１０ｎｍとし、ＣＶＤ酸化膜ＺＦ２の膜厚を約７０ｎｍとして、注入マスク（酸化膜ＴＯ＋ＣＶＤ酸化膜ＺＦ１＋ＣＶＤ酸化膜ＺＦ２）の総膜厚を１００ｎｍとする。前述した条件と同様の条件のもとで射影飛程を求めると、射影飛程は、約１００ｎｍ（０．１μｍ）になる。そうすると、射影飛程内に含まれる注入量と全注入量との関係から、８×１０10・ｃｍ-2のＢＦ2が、注入マスクを突き抜けてポリシリコン膜に注入されることになる。
【００５８】
一方、ポリシリコン膜に注入されるＢＦ2の一部は、酸化膜ＴＯの一部に取り込まれるものの、これを無視できると仮定すると、ポリシリコン膜中のＢＦ2は、１×１０13・ｃｍ-2程度になる。そうすると、注入マスクを突き抜けてポリシリコン膜に注入されるＢＦ2の量（８×１０10・ｃｍ-2）は、このポリシリコン膜中のＢＦ2の量（１×１０13・ｃｍ-2）の０．００８倍となって、注入マスクを突き抜けてポリシリコン膜に注入されるＢＦ2の量はほぼ無視できるほど少ないレベルであることがわかる。
【００５９】
しかも、上述したように、酸化膜ＴＯを形成する分ＣＶＤ酸化膜ＺＦ１の膜厚を抑えることができて、ＣＶＤ酸化膜ＺＦ１のオーバエッチングに起因するゲート酸化膜の信頼性の低下を抑制することができる。
【００６０】
実施の形態３
実施の形態２では、ＣＶＤ酸化膜ＺＦ１の膜厚を抑えるために、抵抗素子の形状にパターニングする前のポリシリコン膜に熱酸化処理を施して酸化膜ＴＯを形成した半導体装置について説明した。熱酸化処理を施すことによって、ポリシリコン膜は熱酸化されて膜厚が変動してしまうことになる。この膜厚の変動を、抵抗素子としての抵抗値の許容範囲内に止めておくには、熱酸化処理に限界がある。ここでは、熱酸化処理に限界がある場合に、レジストパターンを注入マスクに加えた半導体装置について説明する。
【００６１】
前述した図１〜図１３（実施の形態１）に示す工程と同様の工程を経た後、図４０に示すように、抵抗本体となるポリシリコン膜ＰＳＡの部分を覆うＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２のそれぞれの部分を残して、コンタクト領域が形成される領域に位置するポリシリコン膜ＰＳＡの部分が露出される。
【００６２】
次に、図４１に示すように、所定の写真製版処理を施すことにより、レジストパターンＲＭＩが形成される。レジストパターンＲＭＩは、ポリシリコン膜ＰＳＡを覆うＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２を覆い、コンタクト領域が形成される部分を露出するように形成される。
【００６３】
次に、たとえば、Ｐ型の不純物として、ＢＦ2を所定の注入条件（注入エネルギ：約５０ＫｅＶ、ドーズ量：約４×１０15・ｃｍ-2）のもとで注入（矢印Ｙ２：注入Ｂ）することにより、素子形成領域ＥＦでは、Ｐ型のソース・ドレイン領域ＳＤが形成される。一方、ポリシリコン膜ＰＳＡには、Ｐ型の高濃度領域ＨＣが形成される。このとき、抵抗本体となるポリシリコン膜ＰＳＡの部分は、ＣＶＤ酸化膜ＺＦ１，ＺＦ２に加えてレジストパターンＲＭＩによって覆われていることで、不純物がＣＶＤ酸化膜ＺＦ２，ＺＦ１を突き抜けて、ポリシリコン膜ＰＳＡに注入されることが抑制される。
【００６４】
次に、図４２に示すように、サリサイドプロセスにより、シリコン（Ｓｉ）が露出するポリシリコン膜ＰＳＡの表面には、コバルトシリサイド膜等の金属シリサイド膜ＭＳＲが形成され、素子形成領域ＥＦの表面（ソース・ドレイン領域ＳＤの表面）には、金属シリサイド膜ＭＳＴが形成される。
【００６５】
その後、図１７〜図１９に示す工程と同様の工程を経て、図４３に示すように、半導体装置の主要部分が完成する。なお、図１９に示す半導体装置と同一の部材には同一符号を付し、その説明を繰り返さないこととする。
【００６６】
上述した半導体装置では、注入マスクとしてＣＶＤ酸化膜ＺＦ１，ＺＦ２に加えてレジストパターンＲＭＩによって覆われていることで、注入Ｂの際に、不純物がＣＶＤ酸化膜ＺＦ１等を突き抜けるのを確実に阻止することができる。
【００６７】
ここで、レジストパターンＲＭＩは、ＣＶＤ酸化膜ＺＦ１，ＺＦ２の全面を覆う必要がある。このため、レジストパターンＲＭＩは、マスクのずれを考慮して、ＣＶＤ酸化膜ＺＦ１，ＺＦ２の平面パターンよりも大きい平面パターンをもって形成される。
【００６８】
図４４に示すように、高濃度領域ＨＣが形成される領域は、レジストパターンＲＭＩの位置によって決められる。レジストパターンＲＭＩの位置ずれによっては、高濃度領域ＨＣが形成される部分と、ＣＶＤ酸化膜ＺＦ１，ＺＦ２の直下に位置する、抵抗本体となるポリシリコン膜ＰＳＡの部分との間に位置するポリシリコン膜ＰＳＡの部分（ポリシリコン膜ＲＲ）が、抵抗成分になってしまう。
【００６９】
上述した半導体装置では、図４５に示すように、露出したポリシリコン膜ＲＲおよび高濃度領域ＨＣの表面には金属シリサイド膜ＭＳＲが形成される。金属シリサイド膜ＭＳＲのシート抵抗は１０Ω／□程度である。一方、ポリシリコン膜ＲＲのシート抵抗は、数百Ω／□〜数ＫΩ／□程度である。したがって、金属シリサイドのシート抵抗の方がポリシリコン膜ＲＲのシート抵抗よりも低い。
【００７０】
ポリシリコン膜ＲＲの不純物濃度が低くなると、金属シリサイド膜ＭＳＲとポリシリコン膜ＲＲとのオーミック性能が低下し、界面抵抗が高くなることが想定される。ここで、ポリシリコン膜ＲＲの長さが０．２μｍ程度であり、抵抗としての幅が２μｍ程度であれば、抵抗値の増加による影響は小さいと考えられる。また、高濃度領域ＨＣに形成される金属シリサイド膜ＭＳＲの面積は、ポリシリコン膜ＲＲに形成される金属シリサイド膜ＭＳＲの面積よりも大きく、プラグＰＧと高濃度領域ＨＣとの接触面積よりも大きい。
【００７１】
このため、高濃度領域ＨＣを含め、露出したポリシリコン膜ＰＳＡに金属シリサイド膜ＭＳＲが形成されることで、レジストパターンＲＭＩの位置ずれに対して、抵抗素子の抵抗値のばらつきを抑えるのに寄与することができる。
【００７２】
したがって、上述した半導体装置では、注入Ｂにおける注入マスクとして、ＣＶＤ酸化膜ＺＦ１，ＺＦ２に加えてレジストパターンＲＭＩが形成されることで、不純物の注入マスクの突き抜けを阻止することができるとともに、レジストパターンＲＭＩを形成する際の位置にずれに起因する抵抗値のばらつきも抑えることができる。
【００７３】
実施の形態４
本発明の実施の形態４に係る、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置について説明する。まず、その製造方法について説明する。
【００７４】
まず、図１に示す工程と同様の工程を経た後、図４６に示すように、熱酸化処理を施すことにより、ポリシリコン膜ＰＳの表面に膜厚約２０ｎｍの酸化膜（熱酸化膜）ＴＯが形成される。次に、ポリシリコン膜ＰＳに、抵抗素子として所望の抵抗値になるように所定量の不純物が注入される。図４７に示すように、ポリシリコン膜ＰＳの全面に、たとえば、Ｐ型の不純物として、ＢＦ2が所定の注入条件（注入エネルギ：約４０ＫｅＶ、ドーズ量：約１×１０13・ｃｍ-2）のもとで注入される（矢印Ｙ１）。
【００７５】
次に、所定の写真製版処理を施すことにより、ポリシリコン膜ＰＳを抵抗素子として所定の形状にパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、酸化膜ＴＯおよびポリシリコン膜ＰＳにエッチングが施される。こうして、図４８に示すように、素子分離絶縁膜ＩＲ上に、抵抗素子となるポリシリコン膜ＰＳＡが形成される。そのポリシリコン膜ＰＳＡの上面には、パターニングされた酸化膜ＴＯＡが位置している。
【００７６】
次に、図４９に示すように、ゲート酸化処理（熱酸化処理）を施すことにより、素子形成領域ＥＦには、膜厚約１０ｎｍのゲート酸化膜ＧＺが形成される。このとき、素子分離絶縁膜ＩＲ上のポリシリコン膜ＰＳＡでは、熱酸化によって、ポリシリコン膜ＰＳＡの側面が酸化される。このとき、酸化膜ＴＯＡとポリシリコン膜ＰＳＡとの界面からも酸化が進み、酸化膜ＴＯＲが形成される場合がある。ポリシリコン膜ＰＳＡの上面上に位置する酸化膜（酸化膜ＴＯＡ，ＴＯＲ）の膜厚は、ポリシリコン膜ＰＳＡの側面上に位置する酸化膜（酸化膜ＴＯＲ）の膜厚よりも厚くなる。
【００７７】
次に、図７および図８に示す工程と同様の工程を経て、図５０に示すように、素子形成領域ＥＦにゲート電極ＧＥが形成される。このとき、抵抗素子となるポリシリコン膜ＰＳＡは、酸化膜ＴＯＡ，ＴＯＲによって覆われているため、ゲート電極ＧＥをパターニングする間に、ポリシリコン膜ＰＳＡがエッチングされることはない。
【００７８】
次に、図９に示す工程と同様の工程を経て、図５１に示すように、レジストパターンＲＭをマスクとして、露出したＣＶＤ酸化膜ＺＦ２にエッチング処理（ドライエッチング）を施すことにより、ゲート電極ＧＥの側壁には側壁酸化膜ＳＷが形成される。一方、ポリシリコン膜ＰＳＡ上では、抵抗本体となるポリシリコン膜ＰＳＡの部分を覆う、酸化膜ＴＯＲ，ＴＯＡおよびＣＶＤ酸化膜ＺＦ２のそれぞれの部分を残して、コンタクト領域が形成される領域に位置する、酸化膜ＴＯＲ，ＴＯＡおよびＣＶＤ酸化膜ＺＦ２の部分が除去されて、ポリシリコン膜ＰＳＡが露出する。
【００７９】
次に、図５２に示すように、たとえば、Ｐ型の不純物として、ＢＦ2を所定の注入条件（注入エネルギ：約５０ＫｅＶ、ドーズ量：約４×１０15・ｃｍ-2）のもとで注入（矢印Ｙ２：注入Ｂ）することにより、素子形成領域ＥＦでは、Ｐ型のソース・ドレイン領域ＳＤが形成される。一方、ポリシリコン膜ＰＳＡには、Ｐ型の高濃度領域ＨＣが形成される。このとき、抵抗素子として実質的に機能するポリシリコン膜ＰＳＡの部分は、酸化膜ＴＯＲ，ＴＯＡおよびＣＶＤ酸化膜ＺＦ２からなる所定の膜厚の積層膜によって覆われていることで、不純物がその積層膜（酸化膜ＴＯＲ，ＴＯＡおよびＣＶＤ酸化膜ＺＦ２）を突き抜けて、ポリシリコン膜ＰＳＡに注入されることが抑制される。
【００８０】
その後、図１６〜図１９に示す工程と同様の工程を経て、図５３に示すように、半導体装置の主要部分が完成する。なお、図１９に示す半導体装置と同一の部材には同一符号を付し、その説明を繰り返さないこととする。
【００８１】
上述した半導体装置では、ポリシリコン膜ＰＳＡを覆うようにパターニングされるＣＶＤ酸化膜ＺＦ１を形成することなく、熱酸化処理によってポリシリコン膜ＰＳＡを覆うように酸化膜ＴＯＲ，ＴＯＡが形成される。このため、ＣＶＤ酸化膜ＺＦ１をパターニングするためのマスクが不要になる。
【００８２】
また、上述した半導体装置では、注入Ｂにおける注入マスクとして、ポリシリコン膜ＰＳＡの上面上に酸化膜ＴＯＡに加えて酸化膜ＴＯＲが形成されていることで、不純物の注入マスクの突き抜けを阻止することができる。
【００８３】
実施の形態５
ここでは、各実施の形態の半導体装置に適用される、抵抗素子の配置パターンと金属配線の配置パターンについて説明する。
【００８４】
（第１例）
まず、半導体装置として一つの抵抗素子（ポリシリコン抵抗）を備えている場合について説明する。この場合には、図５４および図５５に示すように、ポリシリコン抵抗の配置パターンとして、本来のポリシリコン抵抗ＰＲを挟み込むように、ダミーのポリシリコン抵抗ＤＰＲが配置されている。
【００８５】
一つのポリシリコン抵抗ＰＲが孤立パターンとして形成される場合と、複数のポリシリコン抵抗が所定の間隔をもって形成される場合とでは、後者の方が、パターニングの精度が向上してより設計パターンに近い仕上がり形状になる。このため、一つのポリシリコン抵抗の場合には、これを所定の間隔を隔てて挟み込むようにダミーのポリシリコン抵抗ＤＰＲを配置することによって、精度（形状、抵抗値）のより高いポリシリコン抵抗ＰＲが得られる。引き出し配線として、そのポリシリコン抵抗ＰＲの一方のコンタクト領域には金属配線ＴＭＲ１が電気的に接続され、他方のコンタクト領域には金属配線ＴＭＲ２が電気的に接続される。
【００８６】
（第２例）
半導体装置として複数の抵抗素子（ポリシリコン抵抗）を備えている場合について説明する。この場合には、図５６および図５７に示すように、ポリシリコン抵抗の配置パターンとして、複数の一連のポリシリコン抵抗ＰＲを挟み込むように、ダミーのポリシリコン抵抗ＤＰＲが配置されている。
【００８７】
複数のポリシリコン抵抗が配置される場合、特に、両端に位置するポリシリコン抵抗のパターニング精度を確保する必要がある。そのため、一方の端に位置するポリシリコン抵抗に対して、ダミーのポリシリコン抵抗が配置され、他方の端に位置するポリシリコン抵抗に対して、ダミーのポリシリコン抵抗が配置される。本来のポリシリコン抵抗ＰＲは、互いに所定の間隔を隔てて配置されて、金属配線ＭＲによって電気的に直列に接続される。引き出し配線として、一方の端に位置するポリシリコン抵抗ＰＲのコンタクト領域に、金属配線ＴＭＲ１が電気的に接続され、他方の端に位置するポリシリコン抵抗ＰＲのコンタクト領域に、金属配線ＴＭＲ２が電気的に接続される。
【００８８】
また、複数のポリシリコン抵抗ＰＲを配置する場合には、注入Ｂを行う際の注入マスクとなるＣＶＤ酸化膜ＺＦ１，ＺＦ２は、ダミーのポリシリコン抵抗ＤＰＲを含み、一連のポリシリコン抵抗ＰＲ，ＤＰＲを全体的に連続して覆うようにパターニングすることで、各ポリシリコン抵抗ごとにＣＶＤ酸化膜ＺＦ１，ＺＦ２をパターニングする場合と比べて、省スペース化を図ることができる。これにより、レイアウトの面積を削減することができ、半導体装置の小型化に寄与することができる。
【００８９】
なお、上述した各半導体装置では、素子分離絶縁膜として、フィールド酸化膜を例に挙げて説明したが、素子分離絶縁膜としては、フィールド酸化膜に限られず、たとえば、トレンチ分離酸化膜でもよい。また、注入の条件や膜厚の数値等は例示であって、これらに限定されるものではない。
【００９０】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９１】
本発明は、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置に有効に利用される。
【符号の説明】
【００９２】
ＳＵＢ シリコン基板、ＮＷ Ｎ型ウェル領域、ＩＲ 素子分離絶縁膜、ＧＺ ゲート酸化膜、ＧＥ ゲート電極、ＳＷ 側壁酸化膜、ＳＤ ソース・ドレイン領域、ＭＳＲ 金属シリサイド膜、ＭＳＴ 金属シリサイド膜、ＺＦ１ ＣＶＤ酸化膜、ＰＳ ポリシリコン膜、ＰＳＡ ポリシリコン膜、ＰＳＮ Ｎ＋型ポリシリコン膜、ＭＳ タングステンシリサイド膜、ＣＦ ＣＶＤ酸化膜、ＺＦ２ ＣＶＤ酸化膜、ＲＭ レジストマスク、ＲＭＩ レジストマスク、ＨＣ 高濃度領域、ＩＺ１ 層間絶縁膜、ＩＺ２ 層間絶縁膜、ＣＨＴ コンタクトホール、ＣＨＲ コンタクトホール、ＭＲ 金属配線、ＭＴ 金属配線、ＴＯ 酸化膜、ＴＯＡ 酸化膜、ＥＦ 素子形成領域、ＰＲ ポリシリコン抵抗、ＤＰＲ ダミーのポリシリコン抵抗、Ｔ 電界効果トランジスタ、ＰＧＲ プラグ、ＰＲＴ プラグ、Ｙ１，Ｙ２ 矢印。
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置と、その製造方法とに関するものである。
【背景技術】
【０００２】
消費電力が比較的低いとされる、電界効果トランジスタとして、ＰＭＯＳ電界効果トランジスタとＮＭＯＳ電界効果トランジスタとを備えたＣＭＯＳ（Complementary Metal Oxide Semiconductor）電界効果トランジスタは、能動素子としての抵抗素子とともに半導体装置において多く用いられている。この種の半導体装置では、ＣＭＯＳ電界効果トランジスタは、半導体基板の主表面において素子分離絶縁膜によって規定された素子形成領域に形成される。一方、抵抗素子は素子分離絶縁膜上に形成される。
【０００３】
抵抗素子として、ポリシリコン抵抗が形成される。ポリシリコン抵抗は、次のようにして形成される。まず、半導体基板上にポリシリコン膜が形成され、そのポリシリコン膜に所定の濃度の不純物を注入することによって所望の抵抗値に設定される。次に、ポリシリコン膜が、抵抗素子として所定の形状にパターニングされる。次に、所定の形状にパターニングされたポリシリコン膜における所定の領域に、所定の濃度よりも高い濃度の不純物を注入すること等によって、配線等が電気的に接続される、高濃度領域を含むコンタクト領域が形成される。こうして、ポリシリコン抵抗が形成される。
【０００４】
ポリシリコン膜に不純物を注入する工程は、ＰＭＯＳ電界効果トランジスタのソース・ドレイン領域を形成するための不純物を注入する工程と同時に行われるか、あるいは、ＮＭＯＳ電界効果トランジスタのソース・ドレイン領域を形成するための不純物を注入する工程と同時に行われる。
【０００５】
素子形成領域に形成されたＣＭＯＳ電界効果トランジスタと素子分離絶縁膜上に形成されたポリシリコン抵抗とは、層間絶縁膜によって覆われる。その層間絶縁膜に、ポリシリコン抵抗のコンタクト領域を露出するコンタクトホールと、ＣＭＯＳ電界効果トランジスタのそれぞれのソース・ドレイン領域を露出するコンタクトホールとが形成される。これらのコンタクトホール内にはプラグが形成される。
【０００６】
層間絶縁膜上には所定の配線が形成され、プラグを介して、ポリシリコン抵抗、あるいは、ＰＭＯＳ電界効果トランジスタあるいはＮＭＯＳ電界効果トランジスタが電気的に接続されることになる。このような、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置を開示した文献の例として、特許文献１および特許文献２がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１７６１０９号公報
【特許文献２】特開２００８−１２４０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した半導体装置では次のような問題点があった。ポリシリコン膜に不純物を注入することによって高濃度領域を形成する際には、抵抗本体となるポリシリコン膜の部分は所定の注入マスクによって覆われる。ところが、比較的高濃度の不純物が注入マスクを突き抜けて、抵抗本体となるポリシリコン膜の部分に注入されることがある。ポリシリコン膜には、所定の抵抗値になるように、すでに所定量の不純物が注入されている。このため、抵抗本体となるポリシリコン膜の部分には、比較的高濃度の不純物が付加的に注入されることになり、抵抗素子としての抵抗値がばらつくことが想定される。
【０００９】
本発明はそのような問題点を解決するためになされたものであり、その目的は、抵抗素子の抵抗値のばらつきが抑制される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施の形態に係る半導体装置は、素子分離絶縁膜と素子形成領域と電界効果トランジスタと抵抗素子と遮蔽膜とを備えている。素子分離絶縁膜は、半導体基板の主表面において所定の領域に形成されている。素子形成領域は、素子分離絶縁膜によって規定されている。電界効果トランジスタは、素子形成領域に形成され、１対のソース・ドレイン領域およびゲート電極を含む。抵抗素子は、素子分離絶縁膜上に位置し、ポリシリコン膜によって形成され、所定の不純物濃度を有する抵抗本体およびコンタクト領域を有する。遮蔽膜は、少なくとも抵抗本体を覆う、第１絶縁膜および第１絶縁膜上に形成された第２絶縁膜を含む。遮蔽膜の第１絶縁膜は、抵抗素子のポリシリコン膜の側面上に位置する第１部分と、側面から素子分離絶縁膜の上面に沿って側面から遠ざかる方向に延在する第２部分とを備えている。遮蔽膜の第２絶縁膜は、第１絶縁膜の第１部分および第２部分を覆うように位置している。電界効果トランジスタは、ゲート電極の側壁上に、第２絶縁膜と同じ層から形成された側壁絶縁膜を含む。
【００１１】
本発明の他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面において、所定の領域に素子分離絶縁膜を形成することによって、素子形成領域を規定する。素子分離絶縁膜を覆うように、抵抗素子となるポリシリコン膜を形成する。ポリシリコン膜に、抵抗素子として所定の抵抗値にするための不純物濃度を有する第１不純物を注入する。ポリシリコン膜を、抵抗素子として所定の形状にパターニングする。所定の形状にパターニングされたポリシリコン膜を覆うように、第１絶縁膜を形成する。第１絶縁膜のうち、ポリシリコン膜の上面上に位置する部分からポリシリコン膜の側面上に位置する部分および素子分離絶縁膜の上面に沿って側面から遠ざかる方向に延在する部分を残して、他の領域に位置する部分を除去する。素子形成領域にゲート電極を形成する。第１絶縁膜およびゲート電極を覆うように、第２絶縁膜を形成する。ポリシリコン膜のうち抵抗本体となる部分を覆う態様で、第２絶縁膜上に第１レジストパターンを形成する。第１レジストパターンをマスクとして第２絶縁膜および第１絶縁膜にエッチングを施すことにより、抵抗本体を覆う第１絶縁膜および第２絶縁膜の部分を残して、抵抗素子のコンタクト領域が形成されることになるポリシリコン膜の部分を露出するとともに、ゲート電極の側壁に側壁絶縁膜を形成する。抵抗本体を覆う、少なくとも第１絶縁膜および第２絶縁膜の部分を第１注入マスクとし、ゲート電極および側壁絶縁膜を第２注入マスクとして、第１不純物の不純物濃度よりも高い不純物濃度を有する所定の導電型の第２不純物を注入することにより、露出したポリシリコン膜の部分にコンタクト領域として高濃度領域を形成し、素子形成領域では、ゲート電極を挟んで１対のソース・ドレイン領域を形成する。
【発明の効果】
【００１２】
本発明の一実施の形態に係る半導体装置では、遮蔽膜により所定の不純物濃度を有する抵抗本体の抵抗値のばらつきが抑制される。
【００１３】
本発明の他の実施の形態に係る半導体装置の製造方法によれば、第１注入マスクにより、抵抗本体となるポリシリコン膜の部分への注入の突き抜けが抑制されて、抵抗本体の抵抗値のばらつきが抑制される。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行われる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す平面図である。
【図５】同実施の形態において、図４に示す断面線Ｖ−Ｖにおける断面図である。
【図６】同実施の形態において、図４に示す断面線ＶＩ−ＶＩにおける断面図である。
【図７】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す平面図である。
【図１２】同実施の形態において、図１１に示す断面線ＸＩＩ−ＸＩＩにおける断面図である。
【図１３】同実施の形態において、図１１に示す断面線ＸＩＩＩ−ＸＩＩＩにおける断面図である。
【図１４】同実施の形態において、図１１に示す断面線ＸＩＩＩ−ＸＩＩＩに対応する断面線における、変形例に係る断面図である。
【図１５】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図であり、半導体装置の主要部分を示す断面図である。
【図２０】比較例に係る半導体装置の製造方法において、図４に示す工程に対応する工程における平面図である。
【図２１】比較例に係る半導体装置の製造方法において、図２０に示す断面線ＸＸＩ−ＸＸＩにおける断面図である。
【図２２】比較例に係る半導体装置の製造方法において、図２０に示す断面線ＸＸＩＩ−ＸＸＩＩにおける断面図である。
【図２３】比較例に係る半導体装置の製造方法において、図１１に示す工程に対応する工程における平面図である。
【図２４】比較例に係る半導体装置の製造方法において、図２３に示す断面線ＸＸＩＶ−ＸＸＩＶにおける断面図である。
【図２５】比較例に係る半導体装置の製造方法において、図２３に示す断面線ＸＸＶ−ＸＸＶにおける断面図である。
【図２６】同実施の形態において、図２に示す工程の変形例を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程における不純物の注入の様子を示す部分拡大断面図である。
【図２８】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図であり、半導体装置の主要部分を示す断面図である。
【図３６】比較例に係る半導体装置の製造方法において、図３１に示す工程に対応する工程を示す部分拡大平面図である。
【図３７】比較例に係る半導体装置の製造方法において、図３６に示す断面線ＸＸＸＶＩＩ−ＸＸＸＶＩＩにおける断面図である。
【図３８】比較例に係る半導体装置の製造方法において、図３２に示す工程に対応する工程を示す部分拡大平面図である。
【図３９】比較例に係る半導体装置の製造方法において、図３８に示す断面線ＸＸＸＩＸ−ＸＸＸＩＸにおける断面図である。
【図４０】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図４１】同実施の形態おいて、図４０に示す工程の後に行われる工程を示す断面図である。
【図４２】同実施の形態おいて、図４１に示す工程の後に行われる工程を示す断面図である。
【図４３】同実施の形態において、図４２に示す工程の後に行われる工程を示す断面図であり、半導体装置の主要部分を示す断面図である。
【図４４】同実施の形態において、作用効果を説明するための図４１に示す工程における部分拡大断面図である。
【図４５】同実施の形態において、作用効果を説明するための図４２に示す工程における部分拡大断面図である。
【図４６】本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。
【図４７】同実施の形態において、図４６に示す工程の後に行われる工程を示す断面図である。
【図４８】同実施の形態において、図４７に示す工程の後に行われる工程を示す断面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。
【図５１】同実施の形態において、図５０に示す工程の後に行われる工程を示す断面図である。
【図５２】同実施の形態において、図５１に示す工程の後に行われる工程を示す断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行われる工程を示す断面図であり、半導体装置の主要部分を示す断面図である。
【図５４】本発明の実施の形態５に係る半導体装置におけるポリシリコン抵抗の配置パターンの第１例を示す平面図である。
【図５５】同実施の形態において、図５４に示す断面線ＬＶ−ＬＶにおける断面図である。
【図５６】同実施の形態において、ポリシリコン抵抗の配置パターンの第２例を示す平面図である。
【図５７】同実施の形態において、図５６に示す断面線ＬＶＩＩ−ＬＶＩＩにおける断面図である。
【発明を実施するための形態】
【００１５】
実施の形態１
本発明の実施の形態１に係る、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置について説明する。まず、その製造方法について説明する。なお、製造工程を含む、以下の各実施の形態では、ＣＭＯＳ電界効果トランジスタとして、ＰＭＯＳ電界効果トランジスタを代表に挙げて説明する。
【００１６】
図１に示すように、Ｐ型のシリコン基板ＳＵＢの主表面における所定の領域に、たとえば、フィールド酸化膜等の素子分離絶縁膜ＩＲを形成することにより、素子形成領域ＥＦが規定される。その素子形成領域に、Ｎ型ウェル領域ＮＷが形成される。また、他の素子形成領域（図示せず）には、Ｐ型ウェル領域（図示せず）が形成される。次に、素子分離絶縁膜ＩＲおよび素子形成領域ＥＦを覆うように、膜厚約１５０ｎｍ程度のポリシリコン膜ＰＳが形成される。
【００１７】
次に、ポリシリコン膜ＰＳに、抵抗素子として所望の抵抗値になるように所定量の不純物が注入される。図２に示すように、ポリシリコン膜ＰＳの全面に、たとえば、Ｐ型の不純物として、ＢＦ2が所定の注入条件（注入エネルギ：約４０ＫｅＶ、ドーズ量：約１×１０13・ｃｍ-2）のもとで注入される（矢印Ｙ１）。次に、所定の写真製版処理を施すことにより、ポリシリコン膜ＰＳを抵抗素子として所定の形状にパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、ポリシリコン膜ＰＳにエッチングが施される。こうして、図３に示すように、素子分離絶縁膜ＩＲ上に、抵抗素子となるポリシリコン膜ＰＳＡが形成される。
【００１８】
次に、ポリシリコン膜ＰＳＡを覆うように、たとえば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate glass）膜等による膜厚約１０ｎｍ程度のＣＶＤ（Chemical Vapor Deposition）酸化膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより、ＣＶＤ酸化膜をポリシリコン膜ＰＳＡを被覆する膜として残すためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、ＣＶＤ酸化膜にエッチングを施すことにより、レジストパターンの直下に位置するＣＶＤ酸化膜の部分を残して、他の領域に位置するＣＶＤ酸化膜の部分が除去される。
【００１９】
こうして、図４、図５および図６に示すように、ポリシリコン抵抗となるポリシリコン膜ＰＳＡを覆うようにＣＶＤ酸化膜ＺＦ１が形成される。レジストパターンをマスクとして形成されたＣＶＤ酸化膜ＺＦ１は、ポリシリコン膜ＰＳＡの上面から側面にわたり、上面と側面を連続的に覆っている。さらに、ＣＶＤ酸化膜ＺＦ１は、ポリシリコン膜ＰＳＡの側面を覆う部分から素子分離絶縁膜ＩＲの上面に沿って、ポリシリコン膜ＰＳＡの側面から遠ざかる方向に延在する。
【００２０】
次に、図７に示すように、素子形成領域ＥＦの表面にゲート酸化膜ＧＺが形成される。そのゲート酸化膜ＧＺに接するように、Ｎ＋型のポリシリコン膜ＰＳＮが形成される。そのＮ＋型のポリシリコン膜ＰＳＮに接するように、タングステンシリサイド膜ＭＳが形成される。そのタングステンシリサイド膜ＭＳに接するようにＣＶＤ酸化膜ＣＦが形成される。
【００２１】
次に、所定の写真製版処理を施すことにより、ゲート電極をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、ＣＶＤ酸化膜ＣＦ、タングステンシリサイド膜ＭＳ、Ｎ＋型のポリシリコン膜ＰＳＮにエッチングが施される。こうして、図８に示すように、素子形成領域ＥＦにゲート電極ＧＥが形成される。このとき、抵抗素子となるポリシリコン膜ＰＳＡは、ＣＶＤ酸化膜ＺＦ１によって覆われているため、ゲート電極ＧＥをパターニングする間に、ポリシリコン膜ＰＳＡがエッチングされることはない。
【００２２】
次に、図９に示すように、ゲート電極ＧＥおよびポリシリコン膜ＰＳＡを覆うように、膜厚約７０ｎｍ程度のＣＶＤ酸化膜ＺＦ２が形成される。次に、所定の写真製版処理を施すことにより、ポリシリコン膜ＰＳＡの一部を覆うレジストパターンＲＭ（図１０参照）が形成される。レジストパターンＲＭは、抵抗素子としてコンタクト領域が形成されるポリシリコン膜ＰＳＡの部分を露出して、抵抗本体となるポリシリコン膜ＰＳＡの部分を覆うように形成される。
【００２３】
次に、図１０に示すように、レジストパターンＲＭをマスクとして、露出したＣＶＤ酸化膜ＺＦ２にエッチング処理（ドライエッチング）を施すことにより、ゲート電極ＧＥの側壁には側壁酸化膜ＳＷが形成される。一方、ポリシリコン膜ＰＳＡ上では、図１１、図１２および図１３に示すように、抵抗本体となるポリシリコン膜ＰＳＡの部分を覆うＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２のそれぞれの部分を残して、コンタクト領域が形成される領域に位置する、ＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２の部分が除去されて、ポリシリコン膜ＰＳＡが露出する。このエッチングにより、コンタクト領域が形成される領域に位置するポリシリコン膜の部分の膜厚は、抵抗本体となるポリシリコン膜の部分の膜厚よりも薄くなる。
【００２４】
ＣＶＤ酸化膜ＺＦ２は、ポリシリコン膜ＰＳＡの側面を覆うＣＶＤ酸化膜ＺＦ１の部分と、素子分離絶縁膜ＩＲの上面に沿って側面から遠ざかる方向に延在するＣＶＤ酸化膜ＺＦ１の部分とを覆うように、残される。なお、レジストパターンＲＭの位置によって、図１４に示すように、ＣＶＤ酸化膜ＺＦ２は、その端が、ＣＶＤ酸化膜ＺＦ１の端と実質的に同じ位置か、それよりも内側に位置するように形成される場合もある。
【００２５】
次に、図１５に示すように、たとえば、Ｐ型の不純物として、ＢＦ2を所定の注入条件（注入エネルギ：約５０ＫｅＶ、ドーズ量：約４×１０15・ｃｍ-2）のもとで注入（矢印Ｙ２）することにより、素子形成領域ＥＦでは、Ｐ型のソース・ドレイン領域ＳＤが形成される。一方、ポリシリコン膜ＰＳＡには、Ｐ型の高濃度領域ＨＣが形成される。このとき、抵抗本体となるポリシリコン膜ＰＳＡの部分は、所定の膜厚のＣＶＤ酸化膜ＺＦ１とＣＶＤ酸化膜ＺＦ２によって覆われていることで、不純物がＣＶＤ酸化膜ＺＦ１，ＺＦ２を突き抜けて、ポリシリコン膜ＰＳＡに注入されることが抑制される。
【００２６】
次に、図１６に示すように、サリサイドプロセスにより、シリコン（Ｓｉ）が露出するポリシリコン膜ＰＳＡの表面には、コバルトシリサイド膜等の金属シリサイド膜ＭＳＲが形成される。高濃度領域ＨＣと金属シリサイド膜ＭＳＲにより、配線（プラグ等）が電気的に接続される、抵抗素子のコンタクト領域が形成される。こうして、抵抗素子としてポリシリコン抵抗ＰＲが形成される。一方、素子形成領域ＥＦの表面（ソース・ドレイン領域ＳＤの表面）には、金属シリサイド膜ＭＳＴが形成される。こうして、素子形成領域ＥＦでは、電界効果トランジスタＴ（ＰＭＯＳ電界効果トランジスタ）が形成される。
【００２７】
次に、図１７に示すように、ゲート電極ＧＥ（電界効果トランジスタＴ）およびポリシリコン抵抗ＰＲを覆うように、膜厚約２００ｎｍ程度の層間酸化膜ＩＺ１が形成される。その層間酸化膜ＩＺ１を覆うように、さらに、膜厚約７００ｎｍ程度の層間酸化膜ＩＺ２が形成される。
【００２８】
次に、所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして層間酸化膜ＩＺ２，ＩＺ１にエッチングを施すことにより、図１８に示すように、電界効果トランジスタＴ（ＰＭＯＳ電界効果トランジスタ）のソース・ドレイン領域ＳＤ（金属シリサイド膜ＭＳＴ）を露出するコンタクトホールＣＨＴと、ポリシリコン抵抗ＰＲのコンタクト領域（金属シリサイド膜ＭＳＲ）を露出するコンタクトホールＣＨＲが形成される。
【００２９】
次に、図１９に示すように、コンタクトホールＣＨＴ内にプラグＰＧＴが形成される。また、コンタクトホールＣＨＲ内にプラグＰＧＲが形成される。次に、層間酸化膜ＩＺ２上に、プラグＰＧＴに電気的に接続される金属配線ＭＴが形成される。また、プラグＰＧＲに電気的に接続される金属配線ＭＲが形成される。この後、２層目の金属配線あるいは３層目の金属配線（いずれも図示せず）等が、必要に応じて形成されることになる。こうして、半導体装置の主要部分が形成される。
【００３０】
抵抗素子としてのポリシリコン抵抗と電界効果トランジスタとを備えた半導体装置では、特に、ポリシリコン抵抗は、所望の抵抗値となるように、あらかじめ所定濃度の不純物が注入（注入Ａ）されたポリシリコン膜に対し、コンタクト領域が形成される領域にさらに高い濃度の不純物を注入（注入Ｂ）することによって形成される。注入Ｂは、抵抗本体となるポリシリコン膜の部分を注入マスクによって覆った状態で行われる。ポリシリコン抵抗として抵抗値を変動させないためには、この注入Ｂの際に、不純物が注入マスクを突き抜けて、抵抗本体となるポリシリコン膜の部分に注入されないことが求められる。
【００３１】
上述した半導体装置では、抵抗本体となるポリシリコン膜の部分を覆うＣＶＤ酸化膜ＺＦ１とＣＶＤ酸化膜ＺＦ２が注入マスクとなる。ＣＶＤ酸化膜ＺＦ１とＣＶＤ酸化膜ＺＦ２とは、それぞれＣＶＤ法によって形成される。これにより、ＣＶＤ酸化膜ＺＦ１，ＺＦ２の膜厚として、不純物がＣＶＤ酸化膜ＺＦ１，ＺＦ２を突き抜けない所定の膜厚に容易に設定することができる。すなわち、ポリシリコン抵抗を含む半導体装置の種々の構造に対して、ＣＶＤ酸化膜の膜厚を変えるだけで不純物の突き抜けを容易に阻止することができる。
【００３２】
ここで、比較例として、抵抗素子として、所定の形状にパターニングされたポリシリコン膜に熱酸化処理を施すことによって酸化膜（熱酸化膜）を形成したポリシリコン抵抗の場合について説明する。この場合には、まず、図２０、図２１および図２２に示すように、ポリシリコン膜ＣＰＳＡの上面から内部に向かって酸化膜ＣＴＯが形成される。一方、ポリシリコン膜ＣＰＳＡの側面からも、内部に向かって酸化膜ＣＴＯが形成される。このため、ポリシリコン膜ＣＰＳＡの側面部分では、上述した半導体装置のように、ポリシリコン膜ＣＰＳＡの側面から素子分離絶縁膜ＩＲの上面に沿って、側面から遠ざかる方向に延在する酸化膜の部分はない。
【００３３】
次に、酸化膜ＣＴＯを覆うようにＣＶＤ酸化膜が形成され、図１０に示す工程に対応する所定のエッチング処理を施すことにより、図２３、図２４および図２５に示すように、注入マスクとなる酸化膜ＣＴＯ，ＣＶＤ酸化膜ＣＺＦ２の部分を残して、コンタクト領域が形成される領域に位置する酸化膜ＣＴＯ，ＣＶＤ酸化膜ＣＺＦ２の部分が除去される。その後、図１５に示す工程に対応する所定の注入を行うことで、比較例に係るポリシリコン抵抗が形成される。
【００３４】
比較例に係るポリシリコン抵抗では、ポリシリコン膜ＣＰＳＡに熱酸化処理を施すことによって、ポリシリコン膜ＣＰＳＡの表面から内部に向かって酸化が進むことになる。このため、所定の形状にパターニングされたポリシリコン膜ＣＰＳＡの表面が酸化されてしまい、抵抗素子としての抵抗値が変わってしまうことが想定されるため、酸化膜ＣＴＯの膜厚には限界がある。このため、注入Ｂに対応する注入の際に、不純物が注入マスクを突き抜けることが想定される。
【００３５】
これに対して、上述した半導体装置では、ポリシリコン抵抗となるポリシリコン膜が熱酸化されず、ＣＶＤ酸化膜ＺＦ１，ＺＦ２の膜厚を制御すればよく、注入Ｂの際に、不純物が注入マスクを突き抜けることを阻止して、ポリシリコン抵抗の抵抗値のばらつきを抑制することができる。
【００３６】
上述した半導体装置における抵抗素子と比較例に係る抵抗素子との構造的な違いとして、次のような違いがある。すなわち、上述した半導体装置における抵抗素子のＣＶＤ酸化膜ＺＦ１では、ポリシリコン膜ＰＳＡの側面から素子分離絶縁膜ＩＲの上面に沿って、側面から遠ざかる方向に延在するＣＶＤ酸化膜ＺＦ１の部分が存在するのに対して、比較例に係る抵抗素子における酸化膜では、そのような素子分離絶縁膜ＩＲの上面に沿って延在する部分はない。
【００３７】
なお、不純物の突き抜けという点に関して、抵抗素子として所望の抵抗値にするための不純物をポリシリコン膜に注入する際に、そのポリシリコン膜を突き抜けて、素子形成領域に不純物が注入されてしまうことが想定される。この場合には、図２６に示すように、電界効果トランジスタ（ＰＭＯＳ電界効果トランジスタ）が形成される素子形成領域ＦＥに、Ｐ型の不純物が付加的に注入されて、Ｎ型ウェル領域ＮＷ等の不純物濃度が変わってしまうことになる。このため、ＰＭＯＳ電界効果トランジスタとしての電気的特性が変動することになる。
【００３８】
このような不純物の突き抜けを抑制するために、ポリシリコン膜の表面に対して斜めに不純物を注入することが望ましい。この場合には、図２７に示すように、不純物の注入角度（入射角度）をθに設定することによって、ポリシリコン膜中を不純物が斜めに進む（距離Ｄθ）分、深さ方向の距離Ｄ０を短く（斜めに進む距離Ｄθ×ｃｏｓθ）することができる。これにより、不純物がポリシリコン膜を突き抜けてしまうのを阻止して、電界効果トランジスタのしきい値電圧の変動を抑制することができる。この手法は、他の実施の形態に係る半導体装置についても適用が可能である。
【００３９】
実施の形態２
本発明の実施の形態２に係る、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置について説明する。まず、その製造方法について説明する。
【００４０】
前述した図１に示す工程と同様の工程を経た後、図２８に示すように、熱酸化処理を施すことにより、ポリシリコン膜ＰＳの表面に膜厚約２０ｎｍの酸化膜（熱酸化膜）ＴＯが形成される。ポリシリコン膜ＰＳの表面が酸化膜ＴＯによって覆われることで、次に行われるイオン注入の際に、クロスコンタミを防止することができる。また、その後の工程の不純物の混入による影響を防止することができる。
【００４１】
次に、ポリシリコン膜ＰＳに、抵抗素子として所望の抵抗値になるように所定量の不純物が注入される。図２９に示すように、ポリシリコン膜ＰＳの全面に、たとえば、Ｐ型の不純物として、ＢＦ2が所定の注入条件（注入エネルギ：約４０ＫｅＶ、ドーズ量：約１×１０13・ｃｍ-2）のもとで注入される（矢印Ｙ１）。
【００４２】
次に、所定の写真製版処理を施すことにより、ポリシリコン膜ＰＳを抵抗素子として所定の形状にパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、酸化膜ＴＯおよびポリシリコン膜ＰＳにエッチングが施される。こうして、図３０に示すように、素子分離絶縁膜ＩＲ上に、抵抗素子となるポリシリコン膜ＰＳＡが形成される。そのポリシリコン膜ＰＳＡの上面には、パターニングされた酸化膜ＴＯＡが位置している。
【００４３】
次に、ポリシリコン膜ＰＳＡを覆うように、ＴＥＯＳ膜等による膜厚約１０ｎｍ程度のＣＶＤ膜（図示せず）が形成され、そのＣＶＤ酸化膜に所定の写真製版処理を施すことにより、ＣＶＤ酸化膜をポリシリコン膜ＰＳＡを被覆する膜として残すためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、ＣＶＤ酸化膜にエッチングを施すことにより、レジストパターンの直下に位置するＣＶＤ酸化膜の部分を残して、他の領域に位置するＣＶＤ酸化膜の部分が除去される。こうして、図３１に示すように、ポリシリコン抵抗となるポリシリコン膜ＰＳＡおよび酸化膜ＴＯＡを覆うようにＣＶＤ酸化膜ＺＦ１が形成される。
【００４４】
次に、図７および図８に示す工程と同様の工程を経て、図３２に示すように、素子形成領域ＥＦにゲート電極ＧＥが形成される。このとき、抵抗素子となるポリシリコン膜ＰＳＡは、酸化膜ＴＯＡおよびＣＶＤ酸化膜ＺＦ１によって覆われているため、ゲート電極ＧＥをパターニングする間に、ポリシリコン膜ＰＳＡがエッチングされることはない。
【００４５】
次に、図９に示す工程と同様の工程を経て、図３３に示すように、レジストパターンＲＭをマスクとして、露出したＣＶＤ酸化膜ＺＦ２にエッチング処理（ドライエッチング）を施すことにより、ゲート電極ＧＥの側壁には側壁酸化膜ＳＷが形成される。一方、ポリシリコン膜ＰＳＡ上では、抵抗本体となるポリシリコン膜ＰＳＡの部分を覆う、酸化膜ＴＯＡ、ＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２のそれぞれの部分を残して、コンタクト領域が形成される領域に位置する、酸化膜ＴＯＡ、ＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２のそれぞれの部分が除去されて、ポリシリコン膜ＰＳＡが露出する。
【００４６】
次に、図３４に示すように、たとえば、Ｐ型の不純物として、ＢＦ2を所定の注入条件（注入エネルギ：約５０ＫｅＶ、ドーズ量：約４×１０15・ｃｍ-2）のもとで注入（矢印Ｙ２）することにより、素子形成領域ＥＦでは、Ｐ型のソース・ドレイン領域ＳＤが形成される。一方、ポリシリコン膜ＰＳＡには、Ｐ型の高濃度領域ＨＣが形成される。このとき、抵抗本体となるポリシリコン膜ＰＳＡの部分は、酸化膜ＴＯＡ、ＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２からなる所定の膜厚の積層膜によって覆われていることで、不純物がその積層膜（酸化膜ＴＯＡ、ＣＶＤ酸化膜ＺＦ１、ＣＶＤ酸化膜ＺＦ２）を突き抜けて、ポリシリコン膜ＰＳＡに注入されることが抑制される。
【００４７】
その後、図１６〜図１９に示す工程と同様の工程を経て、図３５に示すように、半導体装置の主要部分が完成する。なお、図１９に示す半導体装置と同一の部材には同一符号を付し、その説明を繰り返さないこととする。
【００４８】
前述したように、抵抗素子としてポリシリコン抵抗には、コンタクト領域となる領域に高濃度の不純物を注入（注入Ｂ）する際に、不純物が注入マスクを突き抜けて、所定濃度の不純物が注入（注入Ａ）されたポリシリコン膜に注入されないことが求められる。不純物が注入マスクを突き抜けないようにするには、ＣＶＤ酸化膜ＺＦ１等の膜厚を厚くすればよい。
【００４９】
ところが、ＣＶＤ酸化膜ＺＦ１をパターニングする際のオーバエッチングによっては、ＣＶＤ酸化膜ＺＦ１の膜厚を厚くするのに限界がある。上述した半導体装置のポリシリコン抵抗では、所定の形状にパターニングされる前のポリシリコン膜を熱酸化することによって酸化膜ＴＯＡを形成することで、より確実に、不純物の突き抜けを阻止することができる。このことについて、具体的に説明する。
【００５０】
まず、抵抗素子となるポリシリコン膜の上に形成されるＣＶＤ酸化膜ＺＦ１の膜厚を約１０ｎｍとし、ＣＶＤ酸化膜ＺＦ２の膜厚を約７０ｎｍとして、注入マスクとなるＣＶＤ酸化膜の総膜厚を８０ｎｍとする。また、注入による不純物の分布を正規分布とし、平均飛程をＲｐとし、標準偏差をΔＲｐとすると、Ｐ型の不純物の注入による射影飛程は、次の式で表される。
【００５１】
射影飛程＝Ｒｐ＋３×ΔＲｐ
ここで、注入エネルギ５０ＫｅＶにてＢＦ2をシリコン酸化膜に注入した場合のＲｐ、ΔＲｐの数値として、Ｒｐ＝０．０３３７７μｍおよびΔＲｐ＝０．０１５６３μｍを代入すると、射影飛程は、約８１ｎｍ（０．０８１μｍ）になる。この射影飛程内に含まれる注入量は、全注入量の９９．７４％に相当する。そうすると、ドーズ量４×１０15・ｃｍ-2にてＢＦ2を注入した場合には、残りの０．２６％に相当する１×１０13・ｃｍ-2のＢＦ2は、酸化膜（ＣＶＤ酸化膜）を突き抜けてポリシリコン膜に注入されることになる。
【００５２】
抵抗素子として、たとえば、ＢＦ2をドーズ量１×１０14・ｃｍ-2以上にてポリシリコン膜に注入することによって形成される比較的低抵抗の抵抗素子の場合には、１×１０13・ｃｍ-2程度のＢＦ2の突き抜け量は問題にはならない。
【００５３】
一方、たとえば、ＢＦ2をドーズ量１×１０13・ｃｍ-2程度にてポリシリコン膜に注入することによって形成される比較的高抵抗の抵抗素子の場合には、１×１０13・ｃｍ-2程度のＢＦ2の突き抜け量は、ポリシリコン膜に注入されたＢＦ2の注入量と同レベルになる。このため、注入Ａによって抵抗素子の抵抗値を決定することができず、抵抗素子の抵抗値がばらつくことになる。
【００５４】
このような、不純物の突き抜けを阻止する方策の一つとして、ＣＶＤ酸化膜ＺＦ１の膜厚を厚くする手法がある。上述したように、ＣＶＤ酸化膜ＺＦ１は、ポリシリコン膜を覆う部分を残して他の領域に位置する部分が除去される。このとき、ＣＶＤ酸化膜ＺＦ１の膜厚が厚くなるほど、ＣＶＤ酸化膜ＺＦ１をパターニングする際のオーバエッチング量が増加する。このため、図３６および図３７に示すように、素子形成領域ＦＥとの境界に位置する素子分離絶縁膜ＩＲの部分では、点線枠Ａ内に示すように、素子分離絶縁膜ＩＲの表面が、素子形成領域ＦＥ（シリコン基板）の表面よりも下方へ下がってしまい、素子形成領域ＦＥと素子分離絶縁膜ＩＲとの境界に段差が生じることが想定される。
【００５５】
そのような状態でゲート酸化膜が形成されると、段差が生じた部分に露出するシリコン基板の部分に形成されるゲート酸化膜の部分（図３９の点線枠Ａ内）には、より大きな応力（ストレス）を受けることになる。このため、図３８および図３９に示すように、そのようなゲート酸化膜ＧＺの上にゲート電極ＧＥが形成された電界効果トランジスタでは、ゲート酸化膜ＧＺの信頼性が損なわれ、ひいては、電界効果トランジスタとしての信頼性も損なわれることが想定される。
【００５６】
上述した半導体装置では、所定の形状にパターニングする前のポリシリコン膜に熱酸化処理を施すことによって、所定の厚みの酸化膜ＴＯが形成される。このため、ＣＶＤ酸化膜ＺＦ１の膜厚を抑えながら酸化膜ＴＯの膜厚を調整することによって、酸化膜ＴＯＡ、ＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２からなる積層膜の総膜厚をより厚くすることができる。これにより、ＣＶＤ酸化膜ＺＦ１のパターニングの際のオーバエッチング量を抑えながら、不純物の突き抜けを確実に阻止することができる。
【００５７】
ここで、酸化膜ＴＯの膜厚を約２０ｎｍとし、ＣＶＤ酸化膜ＺＦ１の膜厚を約１０ｎｍとし、ＣＶＤ酸化膜ＺＦ２の膜厚を約７０ｎｍとして、注入マスク（酸化膜ＴＯ＋ＣＶＤ酸化膜ＺＦ１＋ＣＶＤ酸化膜ＺＦ２）の総膜厚を１００ｎｍとする。前述した条件と同様の条件のもとで射影飛程を求めると、射影飛程は、約１００ｎｍ（０．１μｍ）になる。そうすると、射影飛程内に含まれる注入量と全注入量との関係から、８×１０10・ｃｍ-2のＢＦ2が、注入マスクを突き抜けてポリシリコン膜に注入されることになる。
【００５８】
一方、ポリシリコン膜に注入されるＢＦ2の一部は、酸化膜ＴＯの一部に取り込まれるものの、これを無視できると仮定すると、ポリシリコン膜中のＢＦ2は、１×１０13・ｃｍ-2程度になる。そうすると、注入マスクを突き抜けてポリシリコン膜に注入されるＢＦ2の量（８×１０10・ｃｍ-2）は、このポリシリコン膜中のＢＦ2の量（１×１０13・ｃｍ-2）の０．００８倍となって、注入マスクを突き抜けてポリシリコン膜に注入されるＢＦ2の量はほぼ無視できるほど少ないレベルであることがわかる。
【００５９】
しかも、上述したように、酸化膜ＴＯを形成する分ＣＶＤ酸化膜ＺＦ１の膜厚を抑えることができて、ＣＶＤ酸化膜ＺＦ１のオーバエッチングに起因するゲート酸化膜の信頼性の低下を抑制することができる。
【００６０】
実施の形態３
実施の形態２では、ＣＶＤ酸化膜ＺＦ１の膜厚を抑えるために、抵抗素子の形状にパターニングする前のポリシリコン膜に熱酸化処理を施して酸化膜ＴＯを形成した半導体装置について説明した。熱酸化処理を施すことによって、ポリシリコン膜は熱酸化されて膜厚が変動してしまうことになる。この膜厚の変動を、抵抗素子としての抵抗値の許容範囲内に止めておくには、熱酸化処理に限界がある。ここでは、熱酸化処理に限界がある場合に、レジストパターンを注入マスクに加えた半導体装置について説明する。
【００６１】
前述した図１〜図１３（実施の形態１）に示す工程と同様の工程を経た後、図４０に示すように、抵抗本体となるポリシリコン膜ＰＳＡの部分を覆うＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２のそれぞれの部分を残して、コンタクト領域が形成される領域に位置するポリシリコン膜ＰＳＡの部分が露出される。
【００６２】
次に、図４１に示すように、所定の写真製版処理を施すことにより、レジストパターンＲＭＩが形成される。レジストパターンＲＭＩは、ポリシリコン膜ＰＳＡを覆うＣＶＤ酸化膜ＺＦ１およびＣＶＤ酸化膜ＺＦ２を覆い、コンタクト領域が形成される部分を露出するように形成される。
【００６３】
次に、たとえば、Ｐ型の不純物として、ＢＦ2を所定の注入条件（注入エネルギ：約５０ＫｅＶ、ドーズ量：約４×１０15・ｃｍ-2）のもとで注入（矢印Ｙ２：注入Ｂ）することにより、素子形成領域ＥＦでは、Ｐ型のソース・ドレイン領域ＳＤが形成される。一方、ポリシリコン膜ＰＳＡには、Ｐ型の高濃度領域ＨＣが形成される。このとき、抵抗本体となるポリシリコン膜ＰＳＡの部分は、ＣＶＤ酸化膜ＺＦ１，ＺＦ２に加えてレジストパターンＲＭＩによって覆われていることで、不純物がＣＶＤ酸化膜ＺＦ２，ＺＦ１を突き抜けて、ポリシリコン膜ＰＳＡに注入されることが抑制される。
【００６４】
次に、図４２に示すように、サリサイドプロセスにより、シリコン（Ｓｉ）が露出するポリシリコン膜ＰＳＡの表面には、コバルトシリサイド膜等の金属シリサイド膜ＭＳＲが形成され、素子形成領域ＥＦの表面（ソース・ドレイン領域ＳＤの表面）には、金属シリサイド膜ＭＳＴが形成される。
【００６５】
その後、図１７〜図１９に示す工程と同様の工程を経て、図４３に示すように、半導体装置の主要部分が完成する。なお、図１９に示す半導体装置と同一の部材には同一符号を付し、その説明を繰り返さないこととする。
【００６６】
上述した半導体装置では、注入マスクとしてＣＶＤ酸化膜ＺＦ１，ＺＦ２に加えてレジストパターンＲＭＩによって覆われていることで、注入Ｂの際に、不純物がＣＶＤ酸化膜ＺＦ１等を突き抜けるのを確実に阻止することができる。
【００６７】
ここで、レジストパターンＲＭＩは、ＣＶＤ酸化膜ＺＦ１，ＺＦ２の全面を覆う必要がある。このため、レジストパターンＲＭＩは、マスクのずれを考慮して、ＣＶＤ酸化膜ＺＦ１，ＺＦ２の平面パターンよりも大きい平面パターンをもって形成される。
【００６８】
図４４に示すように、高濃度領域ＨＣが形成される領域は、レジストパターンＲＭＩの位置によって決められる。レジストパターンＲＭＩの位置ずれによっては、高濃度領域ＨＣが形成される部分と、ＣＶＤ酸化膜ＺＦ１，ＺＦ２の直下に位置する、抵抗本体となるポリシリコン膜ＰＳＡの部分との間に位置するポリシリコン膜ＰＳＡの部分（ポリシリコン膜ＲＲ）が、抵抗成分になってしまう。
【００６９】
上述した半導体装置では、図４５に示すように、露出したポリシリコン膜ＲＲおよび高濃度領域ＨＣの表面には金属シリサイド膜ＭＳＲが形成される。金属シリサイド膜ＭＳＲのシート抵抗は１０Ω／□程度である。一方、ポリシリコン膜ＲＲのシート抵抗は、数百Ω／□〜数ＫΩ／□程度である。したがって、金属シリサイドのシート抵抗の方がポリシリコン膜ＲＲのシート抵抗よりも低い。
【００７０】
ポリシリコン膜ＲＲの不純物濃度が低くなると、金属シリサイド膜ＭＳＲとポリシリコン膜ＲＲとのオーミック性能が低下し、界面抵抗が高くなることが想定される。ここで、ポリシリコン膜ＲＲの長さが０．２μｍ程度であり、抵抗としての幅が２μｍ程度であれば、抵抗値の増加による影響は小さいと考えられる。また、高濃度領域ＨＣに形成される金属シリサイド膜ＭＳＲの面積は、ポリシリコン膜ＲＲに形成される金属シリサイド膜ＭＳＲの面積よりも大きく、プラグＰＧと高濃度領域ＨＣとの接触面積よりも大きい。
【００７１】
このため、高濃度領域ＨＣを含め、露出したポリシリコン膜ＰＳＡに金属シリサイド膜ＭＳＲが形成されることで、レジストパターンＲＭＩの位置ずれに対して、抵抗素子の抵抗値のばらつきを抑えるのに寄与することができる。
【００７２】
したがって、上述した半導体装置では、注入Ｂにおける注入マスクとして、ＣＶＤ酸化膜ＺＦ１，ＺＦ２に加えてレジストパターンＲＭＩが形成されることで、不純物の注入マスクの突き抜けを阻止することができるとともに、レジストパターンＲＭＩを形成する際の位置にずれに起因する抵抗値のばらつきも抑えることができる。
【００７３】
実施の形態４
本発明の実施の形態４に係る、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置について説明する。まず、その製造方法について説明する。
【００７４】
まず、図１に示す工程と同様の工程を経た後、図４６に示すように、熱酸化処理を施すことにより、ポリシリコン膜ＰＳの表面に膜厚約２０ｎｍの酸化膜（熱酸化膜）ＴＯが形成される。次に、ポリシリコン膜ＰＳに、抵抗素子として所望の抵抗値になるように所定量の不純物が注入される。図４７に示すように、ポリシリコン膜ＰＳの全面に、たとえば、Ｐ型の不純物として、ＢＦ2が所定の注入条件（注入エネルギ：約４０ＫｅＶ、ドーズ量：約１×１０13・ｃｍ-2）のもとで注入される（矢印Ｙ１）。
【００７５】
次に、所定の写真製版処理を施すことにより、ポリシリコン膜ＰＳを抵抗素子として所定の形状にパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、酸化膜ＴＯおよびポリシリコン膜ＰＳにエッチングが施される。こうして、図４８に示すように、素子分離絶縁膜ＩＲ上に、抵抗素子となるポリシリコン膜ＰＳＡが形成される。そのポリシリコン膜ＰＳＡの上面には、パターニングされた酸化膜ＴＯＡが位置している。
【００７６】
次に、図４９に示すように、ゲート酸化処理（熱酸化処理）を施すことにより、素子形成領域ＥＦには、膜厚約１０ｎｍのゲート酸化膜ＧＺが形成される。このとき、素子分離絶縁膜ＩＲ上のポリシリコン膜ＰＳＡでは、熱酸化によって、ポリシリコン膜ＰＳＡの側面が酸化される。このとき、酸化膜ＴＯＡとポリシリコン膜ＰＳＡとの界面からも酸化が進み、酸化膜ＴＯＲが形成される場合がある。ポリシリコン膜ＰＳＡの上面上に位置する酸化膜（酸化膜ＴＯＡ，ＴＯＲ）の膜厚は、ポリシリコン膜ＰＳＡの側面上に位置する酸化膜（酸化膜ＴＯＲ）の膜厚よりも厚くなる。
【００７７】
次に、図７および図８に示す工程と同様の工程を経て、図５０に示すように、素子形成領域ＥＦにゲート電極ＧＥが形成される。このとき、抵抗素子となるポリシリコン膜ＰＳＡは、酸化膜ＴＯＡ，ＴＯＲによって覆われているため、ゲート電極ＧＥをパターニングする間に、ポリシリコン膜ＰＳＡがエッチングされることはない。
【００７８】
次に、図９に示す工程と同様の工程を経て、図５１に示すように、レジストパターンＲＭをマスクとして、露出したＣＶＤ酸化膜ＺＦ２にエッチング処理（ドライエッチング）を施すことにより、ゲート電極ＧＥの側壁には側壁酸化膜ＳＷが形成される。一方、ポリシリコン膜ＰＳＡ上では、抵抗本体となるポリシリコン膜ＰＳＡの部分を覆う、酸化膜ＴＯＲ，ＴＯＡおよびＣＶＤ酸化膜ＺＦ２のそれぞれの部分を残して、コンタクト領域が形成される領域に位置する、酸化膜ＴＯＲ，ＴＯＡおよびＣＶＤ酸化膜ＺＦ２の部分が除去されて、ポリシリコン膜ＰＳＡが露出する。
【００７９】
次に、図５２に示すように、たとえば、Ｐ型の不純物として、ＢＦ2を所定の注入条件（注入エネルギ：約５０ＫｅＶ、ドーズ量：約４×１０15・ｃｍ-2）のもとで注入（矢印Ｙ２：注入Ｂ）することにより、素子形成領域ＥＦでは、Ｐ型のソース・ドレイン領域ＳＤが形成される。一方、ポリシリコン膜ＰＳＡには、Ｐ型の高濃度領域ＨＣが形成される。このとき、抵抗素子として実質的に機能するポリシリコン膜ＰＳＡの部分は、酸化膜ＴＯＲ，ＴＯＡおよびＣＶＤ酸化膜ＺＦ２からなる所定の膜厚の積層膜によって覆われていることで、不純物がその積層膜（酸化膜ＴＯＲ，ＴＯＡおよびＣＶＤ酸化膜ＺＦ２）を突き抜けて、ポリシリコン膜ＰＳＡに注入されることが抑制される。
【００８０】
その後、図１６〜図１９に示す工程と同様の工程を経て、図５３に示すように、半導体装置の主要部分が完成する。なお、図１９に示す半導体装置と同一の部材には同一符号を付し、その説明を繰り返さないこととする。
【００８１】
上述した半導体装置では、ポリシリコン膜ＰＳＡを覆うようにパターニングされるＣＶＤ酸化膜ＺＦ１を形成することなく、熱酸化処理によってポリシリコン膜ＰＳＡを覆うように酸化膜ＴＯＲ，ＴＯＡが形成される。このため、ＣＶＤ酸化膜ＺＦ１をパターニングするためのマスクが不要になる。
【００８２】
また、上述した半導体装置では、注入Ｂにおける注入マスクとして、ポリシリコン膜ＰＳＡの上面上に酸化膜ＴＯＡに加えて酸化膜ＴＯＲが形成されていることで、不純物の注入マスクの突き抜けを阻止することができる。
【００８３】
実施の形態５
ここでは、各実施の形態の半導体装置に適用される、抵抗素子の配置パターンと金属配線の配置パターンについて説明する。
【００８４】
（第１例）
まず、半導体装置として一つの抵抗素子（ポリシリコン抵抗）を備えている場合について説明する。この場合には、図５４および図５５に示すように、ポリシリコン抵抗の配置パターンとして、本来のポリシリコン抵抗ＰＲを挟み込むように、ダミーのポリシリコン抵抗ＤＰＲが配置されている。
【００８５】
一つのポリシリコン抵抗ＰＲが孤立パターンとして形成される場合と、複数のポリシリコン抵抗が所定の間隔をもって形成される場合とでは、後者の方が、パターニングの精度が向上してより設計パターンに近い仕上がり形状になる。このため、一つのポリシリコン抵抗の場合には、これを所定の間隔を隔てて挟み込むようにダミーのポリシリコン抵抗ＤＰＲを配置することによって、精度（形状、抵抗値）のより高いポリシリコン抵抗ＰＲが得られる。引き出し配線として、そのポリシリコン抵抗ＰＲの一方のコンタクト領域には金属配線ＴＭＲ１が電気的に接続され、他方のコンタクト領域には金属配線ＴＭＲ２が電気的に接続される。
【００８６】
（第２例）
半導体装置として複数の抵抗素子（ポリシリコン抵抗）を備えている場合について説明する。この場合には、図５６および図５７に示すように、ポリシリコン抵抗の配置パターンとして、複数の一連のポリシリコン抵抗ＰＲを挟み込むように、ダミーのポリシリコン抵抗ＤＰＲが配置されている。
【００８７】
複数のポリシリコン抵抗が配置される場合、特に、両端に位置するポリシリコン抵抗のパターニング精度を確保する必要がある。そのため、一方の端に位置するポリシリコン抵抗に対して、ダミーのポリシリコン抵抗が配置され、他方の端に位置するポリシリコン抵抗に対して、ダミーのポリシリコン抵抗が配置される。本来のポリシリコン抵抗ＰＲは、互いに所定の間隔を隔てて配置されて、金属配線ＭＲによって電気的に直列に接続される。引き出し配線として、一方の端に位置するポリシリコン抵抗ＰＲのコンタクト領域に、金属配線ＴＭＲ１が電気的に接続され、他方の端に位置するポリシリコン抵抗ＰＲのコンタクト領域に、金属配線ＴＭＲ２が電気的に接続される。
【００８８】
また、複数のポリシリコン抵抗ＰＲを配置する場合には、注入Ｂを行う際の注入マスクとなるＣＶＤ酸化膜ＺＦ１，ＺＦ２は、ダミーのポリシリコン抵抗ＤＰＲを含み、一連のポリシリコン抵抗ＰＲ，ＤＰＲを全体的に連続して覆うようにパターニングすることで、各ポリシリコン抵抗ごとにＣＶＤ酸化膜ＺＦ１，ＺＦ２をパターニングする場合と比べて、省スペース化を図ることができる。これにより、レイアウトの面積を削減することができ、半導体装置の小型化に寄与することができる。
【００８９】
なお、上述した各半導体装置では、素子分離絶縁膜として、フィールド酸化膜を例に挙げて説明したが、素子分離絶縁膜としては、フィールド酸化膜に限られず、たとえば、トレンチ分離酸化膜でもよい。また、注入の条件や膜厚の数値等は例示であって、これらに限定されるものではない。
【００９０】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９１】
本発明は、ポリシリコン抵抗と電界効果トランジスタを備えた半導体装置に有効に利用される。
【符号の説明】
【００９２】
ＳＵＢ シリコン基板、ＮＷ Ｎ型ウェル領域、ＩＲ 素子分離絶縁膜、ＧＺ ゲート酸化膜、ＧＥ ゲート電極、ＳＷ 側壁酸化膜、ＳＤ ソース・ドレイン領域、ＭＳＲ 金属シリサイド膜、ＭＳＴ 金属シリサイド膜、ＺＦ１ ＣＶＤ酸化膜、ＰＳ ポリシリコン膜、ＰＳＡ ポリシリコン膜、ＰＳＮ Ｎ＋型ポリシリコン膜、ＭＳ タングステンシリサイド膜、ＣＦ ＣＶＤ酸化膜、ＺＦ２ ＣＶＤ酸化膜、ＲＭ レジストマスク、ＲＭＩ レジストマスク、ＨＣ 高濃度領域、ＩＺ１ 層間絶縁膜、ＩＺ２ 層間絶縁膜、ＣＨＴ コンタクトホール、ＣＨＲ コンタクトホール、ＭＲ 金属配線、ＭＴ 金属配線、ＴＯ 酸化膜、ＴＯＡ 酸化膜、ＥＦ 素子形成領域、ＰＲ ポリシリコン抵抗、ＤＰＲ ダミーのポリシリコン抵抗、Ｔ 電界効果トランジスタ、ＰＧＲ プラグ、ＰＲＴ プラグ、Ｙ１，Ｙ２ 矢印。
【特許請求の範囲】
【請求項１】
半導体基板の主表面において、所定の領域に形成された素子分離絶縁膜と、
前記素子分離絶縁膜によって規定された素子形成領域と、
前記素子形成領域に形成された、１対のソース・ドレイン領域およびゲート電極を含む電界効果トランジスタと、
前記素子分離絶縁膜上に位置し、ポリシリコン膜によって形成され、所定の不純物濃度を有する抵抗本体およびコンタクト領域を有する抵抗素子と、
少なくとも前記抵抗本体を覆う、第１絶縁膜および前記第１絶縁膜上に形成された第２絶縁膜を含む遮蔽膜と
を備え、
前記遮蔽膜の前記第１絶縁膜は、
前記抵抗素子の前記ポリシリコン膜の側面上に位置する第１部分と、
前記側面から前記素子分離絶縁膜の上面に沿って前記側面から遠ざかる方向に延在する第２部分とを
備え、
前記遮蔽膜の前記第２絶縁膜は、前記第１絶縁膜の前記第１部分および前記第２部分を覆うように位置し、
前記電界効果トランジスタは、前記ゲート電極の側壁上に、前記第２絶縁膜と同じ層から形成された側壁絶縁膜を含む、半導体装置。
【請求項２】
前記遮蔽膜は、前記抵抗本体と前記第１絶縁膜との間に介在する第３絶縁膜を含む、請求項１記載の半導体装置。
【請求項３】
前記コンタクト領域では、所定の前記不純物濃度よりも高い不純物濃度を有する高濃度領域が形成された、請求項１または２に記載の半導体装置。
【請求項４】
前記コンタクト領域では、第１金属シリサイド膜が形成され、
前記素子形成領域では、前記１対のソース・ドレイン領域の表面に第２金属シリサイド膜が形成された、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記コンタクト領域に位置する前記ポリシリコン膜の部分の厚さは、前記抵抗本体に位置する前記ポリシリコン膜の部分の厚さよりも薄い、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
半導体基板の主表面において、所定の領域に形成された素子分離絶縁膜と、
前記素子分離絶縁膜によって規定された素子形成領域と、
前記素子形成領域に形成された、１対のソース・ドレイン領域およびゲート電極を含む電界効果トランジスタと、
前記素子分離絶縁膜上に位置し、ポリシリコン膜によって形成され、所定の不純物濃度を有する抵抗本体およびコンタクト領域を有する抵抗素子と、
少なくとも前記抵抗本体を覆う、第１絶縁膜および前記第１絶縁膜上に形成された第２絶縁膜を含む遮蔽膜と、
前記抵抗素子の前記ポリシリコン膜の側面上に形成された第３絶縁膜と
を備え、
前記遮蔽膜の前記第２絶縁膜は、前記ポリシリコン膜の前記側面上に位置して前記第３絶縁膜を覆う部分を備え、
前記電界効果トランジスタは、前記ゲート電極の側壁上に、前記第２絶縁膜と同じ層から形成された側壁絶縁膜を含む、半導体装置。
【請求項７】
前記抵抗素子は、互いに所定の間隔を隔てて複数配置され、
前記遮蔽膜は、複数の前記抵抗素子を連続して覆うように形成された、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
半導体基板の主表面において、所定の領域に素子分離絶縁膜を形成することによって、素子形成領域を規定する工程と、
前記素子分離絶縁膜を覆うように、抵抗素子となるポリシリコン膜を形成する工程と、
前記ポリシリコン膜に、前記抵抗素子として所定の抵抗値にするための不純物濃度を有する第１不純物を注入する工程と、
前記ポリシリコン膜を、前記抵抗素子として所定の形状にパターニングする工程と、
所定の形状にパターニングされた前記ポリシリコン膜を覆うように、第１絶縁膜を形成する工程と、
前記第１絶縁膜のうち、前記ポリシリコン膜の上面上に位置する部分から前記ポリシリコン膜の側面上に位置する部分および前記素子分離絶縁膜の上面に沿って前記側面から遠ざかる方向に延在する部分を残して、他の領域に位置する部分を除去する工程と、
前記素子形成領域にゲート電極を形成する工程と、
前記第１絶縁膜および前記ゲート電極を覆うように、第２絶縁膜を形成する工程と、
前記ポリシリコン膜のうち抵抗本体となる部分を覆う態様で、前記第２絶縁膜上に第１レジストパターンを形成する工程と、
前記第１レジストパターンをマスクとして前記第２絶縁膜および前記第１絶縁膜にエッチングを施すことにより、前記抵抗本体を覆う前記第１絶縁膜および前記第２絶縁膜の部分を残して、前記抵抗素子のコンタクト領域が形成されることになる前記ポリシリコン膜の部分を露出するとともに、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、
前記抵抗本体を覆う、少なくとも前記第１絶縁膜および前記第２絶縁膜の部分を第１注入マスクとし、前記ゲート電極および前記側壁絶縁膜を第２注入マスクとして、前記第１不純物の前記不純物濃度よりも高い不純物濃度を有する所定の導電型の第２不純物を注入することにより、露出した前記ポリシリコン膜の部分に前記コンタクト領域として高濃度領域を形成し、前記素子形成領域では、前記ゲート電極を挟んで１対のソース・ドレイン領域を形成する工程と、
を備えた、半導体装置の製造方法。
【請求項９】
前記ポリシリコン膜を形成する工程と、前記ポリシリコン膜に前記不純物を注入する工程との間に、前記ポリシリコン膜に熱酸化処理を施すことにより第３絶縁膜を形成する工程を備え、
前記第１絶縁膜は、前記第３絶縁膜の表面上に前記第３絶縁膜に接するように形成される、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記ポリシリコン膜の部分に高濃度領域を形成する工程では、前記第１注入マスクとして、前記第１絶縁膜および前記第２絶縁膜の部分を覆うように第２レジストパターンがさらに形成される、請求項８記載の半導体装置の製造方法。
【請求項１１】
露出した前記ポリシリコン膜の部分の表面に、前記コンタクト領域として、さらに第１金属シリサイド膜を形成するとともに、前記素子形成領域に露出した前記ソース・ドレイン領域の表面に第２金属シリサイド膜を形成する工程を備えた、請求項８〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第１不純物を注入する工程では、前記第１不純物は、前記ポリシリコン膜の表面に対して斜めに注入される、請求項８〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
半導体基板の主表面において、所定の領域に素子分離絶縁膜を形成することによって、素子形成領域を規定する工程と、
前記素子分離絶縁膜を覆うように、抵抗素子となるポリシリコン膜を形成する工程と、
前記ポリシリコン膜に熱酸化処理を施すことにより第１絶縁膜を形成する工程と、
前記ポリシリコン膜に、前記抵抗素子として所定の抵抗値にするための不純物濃度を有する第１不純物を注入する工程と、
前記ポリシリコン膜および前記第１絶縁膜を、前記抵抗素子として所定の形状にパターニングする工程と、
所定の形状にパターニングされた前記ポリシリコン膜に熱酸化処理を施すことにより、少なくとも前記ポリシリコン膜の側面に第２絶縁膜を形成する工程と、
前記素子形成領域にゲート電極を形成する工程と、
前記ポリシリコン膜を覆う前記第１絶縁膜および前記第２絶縁膜、ならびに、前記ゲート電極を覆うように、第３絶縁膜を形成する工程と、
前記ポリシリコン膜のうち抵抗本体となる部分を覆う態様で、前記第３絶縁膜上に第１レジストパターンを形成する工程と、
前記第１レジストパターンをマスクとして前記第３絶縁膜および前記第１絶縁膜にエッチングを施すことにより、前記抵抗本体を覆う前記第３絶縁膜および前記第１絶縁膜の部分を残して、前記抵抗素子のコンタクト領域が形成されることになる前記ポリシリコン膜の部分を露出するとともに、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、
前記抵抗本体を覆う、前記第１絶縁膜および前記第３絶縁膜の部分を第１注入マスクとし、前記ゲート電極および前記側壁絶縁膜を第２注入マスクとして、前記第１不純物の前記不純物濃度よりも高い不純物濃度を有する所定の導電型の第２不純物を注入することにより、露出した前記ポリシリコン膜の部分に前記コンタクト領域として高濃度領域を形成し、前記素子形成領域では、前記ゲート電極を挟んで１対のソース・ドレイン領域を形成する工程と、
を備えた、半導体装置の製造方法。
【請求項１】
半導体基板の主表面において、所定の領域に形成された素子分離絶縁膜と、
前記素子分離絶縁膜によって規定された素子形成領域と、
前記素子形成領域に形成された、１対のソース・ドレイン領域およびゲート電極を含む電界効果トランジスタと、
前記素子分離絶縁膜上に位置し、ポリシリコン膜によって形成され、所定の不純物濃度を有する抵抗本体およびコンタクト領域を有する抵抗素子と、
少なくとも前記抵抗本体を覆う、第１絶縁膜および前記第１絶縁膜上に形成された第２絶縁膜を含む遮蔽膜と
を備え、
前記遮蔽膜の前記第１絶縁膜は、
前記抵抗素子の前記ポリシリコン膜の側面上に位置する第１部分と、
前記側面から前記素子分離絶縁膜の上面に沿って前記側面から遠ざかる方向に延在する第２部分とを
備え、
前記遮蔽膜の前記第２絶縁膜は、前記第１絶縁膜の前記第１部分および前記第２部分を覆うように位置し、
前記電界効果トランジスタは、前記ゲート電極の側壁上に、前記第２絶縁膜と同じ層から形成された側壁絶縁膜を含む、半導体装置。
【請求項２】
前記遮蔽膜は、前記抵抗本体と前記第１絶縁膜との間に介在する第３絶縁膜を含む、請求項１記載の半導体装置。
【請求項３】
前記コンタクト領域では、所定の前記不純物濃度よりも高い不純物濃度を有する高濃度領域が形成された、請求項１または２に記載の半導体装置。
【請求項４】
前記コンタクト領域では、第１金属シリサイド膜が形成され、
前記素子形成領域では、前記１対のソース・ドレイン領域の表面に第２金属シリサイド膜が形成された、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記コンタクト領域に位置する前記ポリシリコン膜の部分の厚さは、前記抵抗本体に位置する前記ポリシリコン膜の部分の厚さよりも薄い、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
半導体基板の主表面において、所定の領域に形成された素子分離絶縁膜と、
前記素子分離絶縁膜によって規定された素子形成領域と、
前記素子形成領域に形成された、１対のソース・ドレイン領域およびゲート電極を含む電界効果トランジスタと、
前記素子分離絶縁膜上に位置し、ポリシリコン膜によって形成され、所定の不純物濃度を有する抵抗本体およびコンタクト領域を有する抵抗素子と、
少なくとも前記抵抗本体を覆う、第１絶縁膜および前記第１絶縁膜上に形成された第２絶縁膜を含む遮蔽膜と、
前記抵抗素子の前記ポリシリコン膜の側面上に形成された第３絶縁膜と
を備え、
前記遮蔽膜の前記第２絶縁膜は、前記ポリシリコン膜の前記側面上に位置して前記第３絶縁膜を覆う部分を備え、
前記電界効果トランジスタは、前記ゲート電極の側壁上に、前記第２絶縁膜と同じ層から形成された側壁絶縁膜を含む、半導体装置。
【請求項７】
前記抵抗素子は、互いに所定の間隔を隔てて複数配置され、
前記遮蔽膜は、複数の前記抵抗素子を連続して覆うように形成された、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
半導体基板の主表面において、所定の領域に素子分離絶縁膜を形成することによって、素子形成領域を規定する工程と、
前記素子分離絶縁膜を覆うように、抵抗素子となるポリシリコン膜を形成する工程と、
前記ポリシリコン膜に、前記抵抗素子として所定の抵抗値にするための不純物濃度を有する第１不純物を注入する工程と、
前記ポリシリコン膜を、前記抵抗素子として所定の形状にパターニングする工程と、
所定の形状にパターニングされた前記ポリシリコン膜を覆うように、第１絶縁膜を形成する工程と、
前記第１絶縁膜のうち、前記ポリシリコン膜の上面上に位置する部分から前記ポリシリコン膜の側面上に位置する部分および前記素子分離絶縁膜の上面に沿って前記側面から遠ざかる方向に延在する部分を残して、他の領域に位置する部分を除去する工程と、
前記素子形成領域にゲート電極を形成する工程と、
前記第１絶縁膜および前記ゲート電極を覆うように、第２絶縁膜を形成する工程と、
前記ポリシリコン膜のうち抵抗本体となる部分を覆う態様で、前記第２絶縁膜上に第１レジストパターンを形成する工程と、
前記第１レジストパターンをマスクとして前記第２絶縁膜および前記第１絶縁膜にエッチングを施すことにより、前記抵抗本体を覆う前記第１絶縁膜および前記第２絶縁膜の部分を残して、前記抵抗素子のコンタクト領域が形成されることになる前記ポリシリコン膜の部分を露出するとともに、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、
前記抵抗本体を覆う、少なくとも前記第１絶縁膜および前記第２絶縁膜の部分を第１注入マスクとし、前記ゲート電極および前記側壁絶縁膜を第２注入マスクとして、前記第１不純物の前記不純物濃度よりも高い不純物濃度を有する所定の導電型の第２不純物を注入することにより、露出した前記ポリシリコン膜の部分に前記コンタクト領域として高濃度領域を形成し、前記素子形成領域では、前記ゲート電極を挟んで１対のソース・ドレイン領域を形成する工程と、
を備えた、半導体装置の製造方法。
【請求項９】
前記ポリシリコン膜を形成する工程と、前記ポリシリコン膜に前記不純物を注入する工程との間に、前記ポリシリコン膜に熱酸化処理を施すことにより第３絶縁膜を形成する工程を備え、
前記第１絶縁膜は、前記第３絶縁膜の表面上に前記第３絶縁膜に接するように形成される、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記ポリシリコン膜の部分に高濃度領域を形成する工程では、前記第１注入マスクとして、前記第１絶縁膜および前記第２絶縁膜の部分を覆うように第２レジストパターンがさらに形成される、請求項８記載の半導体装置の製造方法。
【請求項１１】
露出した前記ポリシリコン膜の部分の表面に、前記コンタクト領域として、さらに第１金属シリサイド膜を形成するとともに、前記素子形成領域に露出した前記ソース・ドレイン領域の表面に第２金属シリサイド膜を形成する工程を備えた、請求項８〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第１不純物を注入する工程では、前記第１不純物は、前記ポリシリコン膜の表面に対して斜めに注入される、請求項８〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
半導体基板の主表面において、所定の領域に素子分離絶縁膜を形成することによって、素子形成領域を規定する工程と、
前記素子分離絶縁膜を覆うように、抵抗素子となるポリシリコン膜を形成する工程と、
前記ポリシリコン膜に熱酸化処理を施すことにより第１絶縁膜を形成する工程と、
前記ポリシリコン膜に、前記抵抗素子として所定の抵抗値にするための不純物濃度を有する第１不純物を注入する工程と、
前記ポリシリコン膜および前記第１絶縁膜を、前記抵抗素子として所定の形状にパターニングする工程と、
所定の形状にパターニングされた前記ポリシリコン膜に熱酸化処理を施すことにより、少なくとも前記ポリシリコン膜の側面に第２絶縁膜を形成する工程と、
前記素子形成領域にゲート電極を形成する工程と、
前記ポリシリコン膜を覆う前記第１絶縁膜および前記第２絶縁膜、ならびに、前記ゲート電極を覆うように、第３絶縁膜を形成する工程と、
前記ポリシリコン膜のうち抵抗本体となる部分を覆う態様で、前記第３絶縁膜上に第１レジストパターンを形成する工程と、
前記第１レジストパターンをマスクとして前記第３絶縁膜および前記第１絶縁膜にエッチングを施すことにより、前記抵抗本体を覆う前記第３絶縁膜および前記第１絶縁膜の部分を残して、前記抵抗素子のコンタクト領域が形成されることになる前記ポリシリコン膜の部分を露出するとともに、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、
前記抵抗本体を覆う、前記第１絶縁膜および前記第３絶縁膜の部分を第１注入マスクとし、前記ゲート電極および前記側壁絶縁膜を第２注入マスクとして、前記第１不純物の前記不純物濃度よりも高い不純物濃度を有する所定の導電型の第２不純物を注入することにより、露出した前記ポリシリコン膜の部分に前記コンタクト領域として高濃度領域を形成し、前記素子形成領域では、前記ゲート電極を挟んで１対のソース・ドレイン領域を形成する工程と、
を備えた、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【公開番号】特開２０１３−４１９５６（Ｐ２０１３−４１９５６Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７７４０４（Ｐ２０１１−１７７４０４）
【出願日】平成２３年８月１５日（２０１１．８．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１５日（２０１１．８．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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