半導体装置の製造方法、及び半導体装置
【課題】シリコン基板の裏面側に形成する裏面電極の反り量、及びオン抵抗値を改善可能な半導体装置、及びその製造方法を提供すること。
【解決手段】シリコン基板2の表面側に表面電極6、裏面側にP型不純物拡散層とそれに当接された裏面電極7を有し、表面電極6と裏面電極7の間に電流を流すように構成された縦型の半導体素子を備える。P型不純物拡散層の表面をウエットエッチングしてP型不純物拡散層のシリコン単結晶面を出し、シリコン基板2が120℃以下の温度で、シリコン基板2の裏面に裏面電極7を形成する。裏面電極7のうち、少なくともシリコン単結晶面と当接する面には、仕事関数が4.5eV以上の金属層を配設する。シリコン単結晶面と仕事関数が4.5eV以上の金属層が接触した接合面であることにより、熱処理無しでオーミック接合の抵抗値を良好に保つことができる。
【解決手段】シリコン基板2の表面側に表面電極6、裏面側にP型不純物拡散層とそれに当接された裏面電極7を有し、表面電極6と裏面電極7の間に電流を流すように構成された縦型の半導体素子を備える。P型不純物拡散層の表面をウエットエッチングしてP型不純物拡散層のシリコン単結晶面を出し、シリコン基板2が120℃以下の温度で、シリコン基板2の裏面に裏面電極7を形成する。裏面電極7のうち、少なくともシリコン単結晶面と当接する面には、仕事関数が4.5eV以上の金属層を配設する。シリコン単結晶面と仕事関数が4.5eV以上の金属層が接触した接合面であることにより、熱処理無しでオーミック接合の抵抗値を良好に保つことができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法、及び半導体装置に関する。より詳細には、縦方向に電流を流す半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【0002】
大電流を制御する半導体装置、例えば、絶縁ゲート型バイポーラトランジスタ(IGBT(Insulated Gate Bipolar Transistor)),電界効果トランジスタ(MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor)),ダイオード等は、シリコン基板の一方の表面に電子回路を形成し、その裏面に複数の層からなる裏面電極を形成するのが一般的である。
【0003】
図8は、特許文献1に開示された縦型IGBT構造の半導体装置100の要部拡大断面図である。この半導体装置100は、電子回路としての絶縁ゲート型バイポーラトランジスタがシリコン基板に形成されている。半導体装置100は、P型エミッタ層101、N型ベース層102、P型ベース層103、N型エミッタ層104、ゲート酸化膜105、ゲート電極106、層間絶縁膜107、表面電極(Al電極)108、裏面電極110等を具備する。裏面電極110は、P型エミッタ層101側から、Al層111、Ti層112、Ni層113、Au層114がこの順に積層されたものからなる。
【0004】
半導体装置100は、以下の工程等を経て製造される。まず、低不純物濃度のN型のシリコンウェハを用意し、このウェハをN型ベース層102としてシリコンウェハの表面側に絶縁ゲート構造を形成する。シリコンウェハの裏面側には、P型エミッタ層101を形成する。そして、P型エミッタ層101上に裏面電極110を形成する。具体的には、P型エミッタ層を形成後、シリコンウェハ裏面を洗浄して自然酸化膜を除去する。次いで、Al,Ti、Ni、Auを連続して蒸着可能な装置を用いて成膜する(蒸着時のウェハ温度は260℃)。これらの膜を成膜後、400〜450℃の熱処理を行い、Al層111との界面にアルミニウム−シリコン合金層を形成する。これにより、シリコン基板と裏面電極110とのオーミック接合を実現する。
【0005】
図9Aは、特許文献2に開示されたIGBT型の半導体装置の要部拡大断面図、図9Bは、裏面電極229の構成を説明するための図であり、図9Aの領域Aの部分拡大断面図である。半導体装置200は、低不純物濃度のN型のシリコン基板201、酸化シリコン膜202、フィールド絶縁膜204、P−型半導体領域205、N−型半導体領域206、溝207、熱酸化膜208、ゲート電極209、多結晶シリコンパターン210、絶縁膜211、配線217、ポリイミド膜219、N+型半導体領域223、P+型半導体領域224、裏面電極229等を備える。裏面電極229は、シリコン基板201側から、Ni層225、Ti層226、Ni層227、Au層228がこの順に積層されたものからなる。
【0006】
半導体装置200は、以下の工程等を経て製造される。まず、N−型単結晶シリコンからなるシリコンウェハを用意し、シリコンウェハの表面側に絶縁ゲート構造を形成する。シリコンウェハの裏面側には、N型の導電型を有する不純物をイオン注入する工程等を経て、N+型半導体領域223を形成する。また、これより浅い領域には、P型の導電型を有する不純物イオンを注入する工程等を経て、P+型半導体領域224を形成する。
【0007】
裏面電極229は、まず、シリコン基板201をフッ酸で洗浄した後、半導体基板201の裏面上に、Ni,Ti,Ni、Auをスパッタリング法、又は真空蒸着法により順次成膜する。これらの膜を成膜後、アロイ処理(加熱処理)を行うことにより、Ni層211とN−型のシリコン基板(単結晶シリコン)201とを反応させて化合物を形成し、オーミック接触とする。
【0008】
図10は、特許文献3に開示されたPch型のパワーMOSFET構造の半導体装置300の要部拡大断面図である。半導体装置300は、図10に示すように、P+型のシリコン基板301、P−型ドリフト層302、N型ベース領域303、N型ボディ層303a、N+型コンタクト領域303b、P+型ソース領域304、トレンチ305、ゲート絶縁膜306、ゲート電極307、層間絶縁膜308、表面電極(ソース電極)309、裏面電極310、再結晶化シリコン層312等を具備する。裏面電極310は、シリコン基板側からAl層310a、Ti層310b、Ni層310c、Au層310dがこの順に積層されたものからなる。
【0009】
半導体装置300は、以下の工程等を経て製造される。まず、P+型シリコンウェハを用意し、シリコンウェハの表面側にゲートトレンチ構造等を形成する。その後、シリコンウェハの裏面側を研磨する。これにより厚さ10〜15nmのアモルファスシリコン層(不図示)が形成される。次いで、P+型シリコンウェハの裏面側をウエットエッチングすることなく、当該アモルファスシリコン層上にスパッタによりAl層310aを形成する。このときのエネルギーは、3kW以上とする。これにより、アモルファスシリコン層のシリコン原子がアルミニウム原子と共に再配列され、再結晶化シリコン層312となり、シリコン基板301と裏面電極310のオーミック接続が実現する。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特許第3339552号
【特許文献2】特開2005−303218号公報
【特許文献3】特開2007−19458号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら、発明者の検討によれば、これら特許文献に記載された技術には改善すべき課題があることがわかった。以下にその課題を説明する。
【0012】
上記特許文献1においては、裏面電極110を形成した後に400〜450℃で熱処理を行う。このため、裏面電極のメタル層が収縮して、シリコン基板に反りが発生する。このシリコン基板の反りは、その後のウェハプローブや組立工程において、ウェハ搬送に支障を与える。このシリコン基板の反りは、シリコン基板のサイズが大きくなるほど問題となる。また、この熱処理は、裏面電極110を構成するメタル層の酸化防止のために、酸素を遮断した窒素雰囲気中で行う必要がある。このため、特殊仕様を備えた設備が必要となる。
【0013】
上記特許文献2においても、裏面電極229を形成した後にアロイ処理(加熱処理)を行う。このため、上記特許文献1と同様に、シリコン基板に反りが発生するという問題がある。
【0014】
上記特許文献3においては、シリコン基板の厚みを薄くすることなく、かつ、アニール工程(熱処理)を行わない半導体装置を提供する手段として、裏面研磨したシリコン基板表面に3kW以上のエネルギーでAlをスパッタする。次いで、アモルファスシリコン層を再結晶化して裏面電極310を形成する。これにより、裏面電極310を形成した後に加熱処理を行わないとしている。しかしながら、裏面研磨により形成されたアモルファスシリコン層の厚さは不均一であるため、Alスパッタにより形成されたシリコン/Alコンタクト部の接触抵抗値が不均一になる。これは、オン抵抗の不均一さを招く。従って、電気的特性のウェハ面内均一性が悪くなるため、歩留まりの低下を招く。
【課題を解決するための手段】
【0015】
本発明者は、上記問題点を解決すべく鋭意検討を重ねたところ、裏面電極と当接する面がP型の導電型のものにおいて、上記問題点を解決する製造方法を見出し、本発明を完成するに至った。
【0016】
本発明に係る半導体装置の製造方法は、シリコン基板の表面側に表面電極、裏面側にP型不純物拡散層とそれに当接された裏面電極を有し、前記表面電極と前記裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置の製造方法であって、前記P型不純物拡散層の表面をウエットエッチングして前記P型不純物拡散層のシリコン単結晶面を出し、前記シリコン基板が120℃以下の温度で、前記シリコン単結晶面に前記裏面電極を形成する工程を備え、前記裏面電極のうち、少なくとも前記シリコン単結晶面と当接する面には、仕事関数が4.5eV以上の金属層を配設するものである。
【0017】
本発明に係る半導体装置は、シリコン基板の表面側に表面電極、裏面側にP型不純物拡散層とそれに当接された裏面電極を有し、前記表面電極と前記裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置であって、前記シリコン基板と前記裏面電極との接合面は、前記シリコン基板のシリコン単結晶面と、前記裏面電極の少なくとも一部を構成する仕事関数が4.5eV以上の金属層が接触した接合面となっている。
【0018】
本発明によれば、シリコン基板の裏面側に形成されたP型不純物拡散層をウエットエッチングすることによりシリコン単結晶面を露出させ、そこに裏面電極を形成しているので、上記特許文献1や2のように、裏面電極を構成する金属層を成膜した後に熱処理を行わずに、P型不純物拡散層と裏面電極とのオーミック接合を実現することができる。裏面電極は、パターニングされる表面電極とは異なり、シリコン基板の裏面全体に形成される。このため、熱処理によって収縮したときには大きな反りが生じてしまうが、本発明によれば、裏面電極形成に際して、シリコン基板の温度を120℃以下に設定しているので、裏面電極の収縮に伴う反りの問題を改善することができる。さらに、裏面電極のうち少なくともP型不純物拡散層と当接する面は、仕事関数が4.5eV以上の金属層を配設しているので、シリコン単結晶面と仕事関数が4.5eV以上の金属層が接触した接合面となり、オーミック接合の抵抗値を良好に保つことができる。
【発明の効果】
【0019】
本発明によれば、シリコン基板の裏面側に形成する裏面電極の反り量、及びオン抵抗値を改善可能な半導体装置、及びその製造方法を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【0020】
【図1】実施形態1に係る半導体装置の要部拡大断面図。
【図2A】実施形態1に係る半導体装置の製造工程断面図。
【図2B】実施形態1に係る半導体装置の製造工程断面図。
【図2C】実施形態1に係る半導体装置の製造工程断面図。
【図2D】実施形態1に係る半導体装置の製造工程断面図。
【図3A】P型のシリコン基板と裏面電極とのエネルギー障壁φBを説明するための図。
【図3B】P型のシリコン基板と裏面電極とのエネルギー障壁φBを説明するための図。
【図4】実施形態2に係る半導体装置の要部拡大断面図。
【図5】実施形態3に係る半導体装置の要部拡大断面図。
【図6】別の実施形態に係る半導体装置の要部拡大断面図。
【図7】実施例1に係る半導体装置のオン抵抗値の度数分布図。
【図8】特許文献1に係る半導体装置の要部拡大断面図。
【図9A】特許文献2に係る半導体装置の要部拡大断面図。
【図9B】特許文献2に係る半導体装置の要部拡大断面図。
【図10】特許文献3に係る半導体装置の要部拡大断面図。
【図11】比較例1に係る半導体装置のオン抵抗値の度数分布図。
【図12】比較例2に係る半導体装置のオン抵抗値の度数分布図。
【図13】比較例3に係る半導体装置のオン抵抗値の度数分布図。
【発明を実施するための形態】
【0021】
本発明に係る半導体装置は、シリコン基板の表面側に表面電極、裏面側に裏面電極を有し、これらの表面電極と裏面電極の間に電流を流すように構成された縦型の半導体素子を備えるものである。以下、半導体素子の例として縦型のMOSFETを例に取り、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【0022】
[実施形態1]
図1に、本実施形態1に係る半導体装置1の要部拡大断面図を示す。半導体装置1は、P型不純物拡散層として機能するP型のシリコン基板2上にP−型ドリフト領域31、N型ボディ領域32、P+型ソース領域33が形成された半導体層3を備える。また、半導体装置1は、トレンチ4、ゲート電極5、表面電極6、裏面電極7、層間絶縁膜8、底部埋め込み絶縁層41、ゲート絶縁膜42等を備える。
【0023】
P型のシリコン基板2は、P型の導電型を有する不純物(例えば、B(ボロン))が含まれた単結晶半導体基板(単結晶シリコンウェハ)である。P型のシリコン基板2の不純物濃度は、例えば1×1020cm−3程度とすることができる。P型のシリコン基板2の抵抗は、特に限定されないが、製造容易性の観点からは、1mΩ・cm以上とすることが好ましい。また、オーミック特性を良好に保つ観点からは、P型のシリコン基板2の抵抗は、10mΩ・cm以下とすることが好ましい。抵抗は、不純物濃度を変えることにより容易に調整することが可能である。本実施形態1においては、P型のシリコン基板2として、抵抗が約4mΩ・cm、不純物がBである基板を用いた。P型のシリコン基板2上には、P−型ドリフト領域31が形成されている。
【0024】
トレンチ4は、半導体層3の表面から深さ方向に延在するように形成されている。より具体的には、トレンチ4は、半導体層3の表面からN型ボディ領域32を貫通し、P−型ドリフト領域31まで到達するように形成されている。
【0025】
底部埋め込み絶縁層41は、トレンチ4内の深部に形成されている。底部埋め込み絶縁層41は、1種類の層から構成されていてもよいし、壁面を被覆する絶縁層と、深部内を埋設する絶縁層等からなる複数の異なる層から構成されていてもよい。底部埋め込み絶縁層41の材料としては、公知のものを制限なく利用することができる。底部埋め込み絶縁層41の上面は、N型ボディ領域32の下面より、若干、トレンチ深さ方向に深い位置になっている。
【0026】
ゲート絶縁膜42は、トレンチ4の壁面のうち、底部埋め込み絶縁層41が被覆されていない壁面を被覆している。ゲート絶縁膜42は、半導体層3の酸化膜から構成される。
【0027】
ゲート電極5は、底部埋め込み絶縁層41及びゲート絶縁膜42が配設されたトレンチ4内に充填されている。従って、ゲート電極5は、底部埋め込み絶縁層41上に配設され、ゲート絶縁膜42を介してトレンチ4の壁面と対面している。ゲート電極5は、トレンチ4内導体として機能する。ゲート電極5の材料は、特に限定されないが、例えばポリシリコンとすることができる。ゲート電極5は、トレンチ4の壁面に形成されているゲート絶縁膜42を介して、P+型ソース領域33、N型ボディ領域32と対面している。
【0028】
P+型ソース領域33は、P型ボディ領域32のうちの表面側にゲート絶縁膜42と当接するようにトレンチ4に沿って形成されている。
【0029】
表面電極6は、半導体層3の表面側に配設されており、ソース電極として機能する。表面電極6の一部は、P+型ソース領域33と当接するように配設されており、表面電極6は、P+型ソース領域33、N型ボディ領域32と電気的に接続されている。表面電極6の材料は、特に限定されず、Al等をはじめとする公知の材料を制限なく適用することができる。
【0030】
裏面電極7は、P型のシリコン基板2の裏面側主面に形成されており、ドレイン電極として機能する。裏面電極7は、少なくともP型のシリコン基板2と当接する面は、仕事関数が4.5eV以上の金属層を配設する。裏面電極7は、1種類の金属膜のみから構成されてもよいし、複数層を積層したものであってもよい。裏面電極7を構成する金属層は、合金層であってもよい。
【0031】
裏面電極7のうちP型のシリコン基板2と当接する金属層の好適な例としては、Ni(fm(仕事関数):4.50eV),Au(fm:4.80eV),Cr(fm:4.60eV)、Pt(fm:5.40eV)等を挙げることができる。仕事関数の上限値は、特に制限はないが、入手容易性を考慮すると仕事関数が6.0eV以下であることが好ましい。Ti(fm:3.95eV)、Al(fm:4.20eV)は、仕事関数が4.5eV未満であるため、裏面電極7のうちP型のシリコン基板2と当接する金属層としては用いない。
【0032】
裏面電極7のうちP型のシリコン基板側とは反対側の主面は、半田等の接合部材等を介してリードフレーム等に搭載される。このため、裏面電極7を構成する最表層(シリコン基板側とは反対側の主面)の金属層は、接合部材と良好な密着性を実現できる材料により構成することが好ましい。
【0033】
仕事関数が4.5eV以上の金属層において半田等の接合部材と密着性が悪い場合等には、半田等の接合部材と密着性を良好にするための金属層を、仕事関数が4.5eV以上の金属層の裏面上に積層する。接合部材等との密着性を良好にするための金属層と仕事関数が4.5eV以上の金属層との密着性等に問題がある場合には、これらの間に他の金属層を配設してもよい。但し、製造工程の簡便化、低コスト化の観点からは、裏面電極7の積層数が少ない方が好ましい。各金属層の膜厚は、特に限定されない。裏面電極7の膜厚としては、例えば、400nm〜2000nm程度とすることができる。
【0034】
本実施形態1に係る裏面電極7は、第1金属層71、第2金属層72の2層構造からなるものを適用した。具体的には、P型のシリコン基板2と当接する第1金属層71として仕事関数が4.5eVのNi層を、第1金属層71の裏面上に配設される第2金属層72としてAg層を適用した。
【0035】
次に、半導体装置1の製造方法を、図2A〜図2Dを参照しつつ説明する。まず、P型のシリコン基板2上にP−型シリコン層をエピタキシャル成長により形成する。その後、イオン注入等により所定領域に、N−型ボディ領域32、及びP+型ソース領域33を形成する。
【0036】
次いで、ドライエッチングによりP−ドリフト領域31に達するトレンチ4を形成する。次に、トレンチ4の所定深さまで底部埋め込み絶縁層41を形成する(図2A参照)。底部埋め込み絶縁層41の形成方法は、特に制限されないが、CVD法、ドライエッチング法などにより容易に形成することができる。
【0037】
次に、熱酸化法により、ゲート絶縁膜42を基板表面、及びトレンチ4側壁に形成する。その後、トレンチ4内部にCVD法にてポリシリコンを堆積する。これにより、トレンチ4に埋設されたゲート電極5を形成する(図2B参照)。
【0038】
その後、層間絶縁膜8のパターンを形成し、所望の位置に表面電極6をパターン形成する(図2C参照)。
【0039】
続いて、P型のシリコン基板2の裏面全体をウエットエッチング法によりエッチバックする。これにより、P型のシリコン基板2の表面をシリコン単結晶面とする。エッチャントは、本発明の趣旨を逸脱しないものであれば特に限定されないが、一例として、フッ酸、硝酸、硫酸、リン酸の混合液を挙げることができる。
【0040】
次に、P型のシリコン基板2の裏面全体に裏面電極7を形成する。この際、P型のシリコン基板2の温度は、120℃以下となるようにする。第1金属層71及び第2金属層72の成膜後であって、シリコンウェハをダイシングカットする前の工程においては、加熱処理工程は行わない。
【0041】
裏面電極7を形成する際のシリコン基板の温度は、120℃以下であれば下限値は特に限定されない。水冷等によりP型のシリコン基板2の温度を常温より低下させてもよい。裏面電極7形成による反りをより効果的に改善する観点からは、裏面電極7を形成する際の温度は100℃以下とすることがより好ましく、80℃以下とすることが特に好ましい。
【0042】
裏面電極7として、まず、P型のシリコン基板2の裏面上にNi層を低温スパッタ法により成膜することにより第1金属層71を得る(図2D参照)。第1金属層71の膜厚下限は数原子層程度でも、本発明の効果を得ることができる。続いて、第1金属層71の裏面上にAg層を低温スパッタ法により成膜することにより第2金属層72を得る。
【0043】
上記工程等を経て本実施形態1に係る半導体装置1が製造される(図1参照)。このようにして得られた半導体装置1は、例えば、半田等の接合部材を介してリードフレームのリード等に搭載される。
【0044】
オーミック接合を実現する手段として、加熱処理工程によりシリコン−メタル合金層を形成する場合は、シリコンとメタルの共晶による多数のグレインが界面に形成される。この多数のグレインは、大きさが不均一であり、反りをもたらす一因と考えられる。
【0045】
一方、本実施形態1に係る半導体装置1のシリコン基板2と裏面電極7との接合面は、実質的に物理的吸着によりオーミック接合を実現している。本実施形態1によれば、シリコン単結晶面と仕事関数が4.5eV以上の金属層が接合した接合面を形成するので、シリコン基板2と裏面電極7との界面は均一であり、熱処理による不均一さが無い。なお、シリコン−メタル合金層の場合には、シリコン基板と裏面電極の界面のそれぞれの近傍から互いの層を構成する元素が検出される。これに対し、物理的吸着によるオーミック接合の場合には、シリコン基板と裏面電極の界面のそれぞれの近傍から隣接層を構成する元素が実質的に検出されない。
【0046】
次に、本実施形態1に係る半導体装置は、裏面電極として、少なくともシリコン基板2と当接する金属層を仕事関数が4.5eV以上のものとする理由について説明する。
【0047】
図3Aに、P型のシリコン基板の単結晶面に裏面電極を成膜した時のエネルギー障壁φBを示す。図中のEFはフェルミ準位、ECは伝導体の最低エネルギー、EVは価電子帯の最大エネルギーを示す。一般的に、裏面電極として用いられるTi(fm:3.95eV)やAl(fm:4.20eV)では、φBが大きくなる。このため、オン抵抗値が高くなる。一方、Ni(fm:=4.50eV)であれば、φBを小さくすることができる。その結果、良好なオン抵抗値を得ることができる。
【0048】
ところで、上記特許文献3では、Alを用いているので、φBが大きくなり、オン抵抗値が高止まりしてしまう。また、裏面研磨したアモルファスシリコン層にAlをスパッタしており、シリコン単結晶面としていないため、界面の均一性が損なわれてしまう。従って、シリコン/Alコンタクト部の接触抵抗値の不均一さを招き、オン抵抗値の不均一さを招来する。なお、特許文献3では、Alの代わりにAuを用いても良いとされているが、アモルファスシリコン層にAuスパッタするので、上述の欠点は同じである。
【0049】
本実施形態1に係る半導体装置によれば、熱処理を行わずに接触抵抗値の低い裏面電極を製造することができる。その結果、製造プロセスの簡便化、製造コストの低減を実現することができる。
【0050】
また、本実施形態1に係る半導体装置によれば、上記特許文献1、2のように、メタル−シリコン合金層を形成するためのメタル層を形成する必要がないので、裏面電極の積層数を削減することができる。その結果、低コスト化、及び製造プロセスの簡便化を実現することができる。また、本実施形態1に係る半導体装置によれば、上記特許文献3のようにメタル層とシリコン基板の界面にアモルファスシリコン層が介在しないので、裏面電極の接触抵抗値を均一にできる。
【0051】
さらに、本実施形態1に係る半導体装置によれば、シリコン基板の基板温度が120℃以下の温度で裏面電極を形成するので、裏面電極の収縮による反りを大幅に改善することができる。しかも、裏面電極7のうちP型のシリコン基板2と当接する第1金属層71として、仕事関数が4.5eV以上のものを用い、シリコン単結晶面に接合しているので、低オン抵抗を実現することができる。
【0052】
[実施形態2]
次に、上記実施形態1とは異なる半導体装置の一例について説明する。なお、以降の説明において、前述の実施形態や先行例と同一の要素部材には同一の符号を付し、適宜その説明を省略する。
【0053】
上記実施形態1では、P型のシリコン基板に対して仕事関数が4.5eV以上の金属層を当接する例を示した。しかし、上記実施形態1に限られず、低不純物濃度のP型のシリコン基板やN型のシリコン基板にイオン注入などで高濃度不純物領域を形成した半導体装置に対しても適用可能である。図3Bに、P型のシリコン基板の単結晶面に、イオン注入などで高濃度不純物領域を設け、その単結晶面上に裏面電極を成膜した時のエネルギー障壁φBを示す。高濃度不純物領域を設けることにより、空乏層を極めて薄くして、トンネル効果でオーミック接合を実現することが可能となる。従って、高濃度不純物領域を設けることにより、良好なオン抵抗値が得られる。つまり、仕事関数が4.5eV以上の金属層と当接する面が不純物濃度の高いP型のシリコン単結晶面であれば良く、インゴット引き上げのときにP型の不純物が高濃度にドープされた場合でも、シリコン基板に対してイオン注入などでP型の不純物が高濃度にドープされた場合でも良い。
【0054】
シリコン基板に対してP型不純物をイオン注入した場合は、レーザーアニールを行って不純物を活性化し、例えばP型不純物濃度が最終的に5×1018〜5×1020cm−3となったP型不純物拡散層を形成する。その後、P型不純物拡散層の表面をウエットエッチングして、P型不純物拡散層の単結晶面を出し、仕事関数が4.5eV以上の金属層を120℃以下の温度で成膜する。ここで大事なのは、シリコン基板の裏面に金属層を成膜する際及び成膜した後で、金属層がシリコン基板と合金化してしまうような高温に晒さないことである。シリコン基板の裏面に金属層が形成されていなければ、シリコン−メタル合金層は形成され得ないので、不純物活性化のための熱処理を行っても問題はない。但し、シリコン基板の表面側に形成された素子に影響が及ばないように、レーザーアニールとすることが好ましい。
【0055】
P型不純物拡散層の濃度範囲について補足すると、仕事関数が4.5eV以上の金属層との接触抵抗をより良好に保つ観点からは、濃度を5×1018cm−3以上とすることが好ましい。また、単結晶面を歩留まり高く良好に得る観点からは、P型不純物濃度が5×1020cm−3以下とすることが好ましい。
【0056】
図4は、本実施形態2に係る半導体装置1bの要部拡大断面図である。半導体装置1bは、上記実施形態1に係る縦型のMOSFETに対し、イオン注入及びレーザーアニールによるP型不純物拡散層9を適用した例である。
【0057】
半導体装置1bは、図1に示したP−型ドリフト領域31がP−型シリコン基板2bに置き換えられ、P−型シリコン基板(P−型ドリフト領域)2bの裏面にイオン注入及びレーザーアニールにてP型不純物拡散層9が形成されている。そして、P型不純物拡散層9の表面をウエットエッチングして単結晶面を出し、これに仕事関数が4.5eV以上の第1金属層(例えばNi層)と第2金属層72(例えばAg層)を120℃以下で成膜し、裏面電極7を形成することにより得ることができる。
【0058】
本実施形態2によれば、シリコン基板の裏面側に形成されたP型不純物拡散層9をウエットエッチングすることによりシリコン単結晶面を露出させ、そこに仕事関数が4.5eV以上の裏面電極が当接するように形成しているので、上記実施形態1と同様の効果が得られる。
【0059】
[実施形態3]
図5は、本実施形態3に係る半導体装置1cの要部拡大断面図である。半導体装置1cは、図8に示した縦型IGBTに本発明の裏面電極7を適用した例である。半導体装置1cは、N型シリコン基板で形成されたN型ベース層102の裏面側に、例えばイオン注入及びレーザーアニールを用いてP型不純物拡散層として機能するP型エミッタ層101を形成し、この表面をウエットエッチングして単結晶面を出し、これに仕事関数が4.5eV以上の第1金属層(例えばNi層)と第2金属層72(例えばAg層)が120℃以下で成膜され、裏面電極7が形成されている例である。もし、耐圧などの制約から、P型エミッタ層101全体の不純物濃度を高くできない場合は、P型エミッタ層101の裏面の表層に、イオン注入及びレーザーアニールにて高不純物濃度のP型不純物拡散層(図示せず)を形成すればよい。
【0060】
本実施形態3によれば、シリコン基板の裏面側に形成されたP型不純物拡散層であるP型エミッタ層101をウエットエッチングすることによりシリコン単結晶面を露出させ、そこに仕事関数が4.5eV以上の裏面電極が当接するように形成しているので、上記実施形態1と同様の効果が得られる。
【0061】
なお、上記実施形態1〜3においては、第1金属層としてNi,第2金属層としてAgの例を挙げたが、一例であって、本発明の趣旨を逸脱しない範囲で種々の金属層とすることができる。第1金属層−第2金属層の好適な組み合わせとしては、Cr−Ag,Cr−Au、Ni−Au,Pt−Ag,Pt−Au、Au−Ag等を挙げることができる。
【0062】
また、上記実施形態1〜3においては、裏面電極として第1金属層と第2金属層の2層構造からなる例を述べたが、裏面電極は、1層のみでも、3層以上積層されたものであってもよい。1層のみの積層により、P型のシリコン基板2と半田等の接合部材との密着性を両立できる場合には、図6の半導体装置1aに示すように、裏面電極7aとして第1金属層71aのみを設ければよい。第1金属層71aの好適な例として、Auを挙げることができる。P型のシリコン基板と当接する第1金属層と、最表面に配置される半田等の接合部材と当接する金属層の接合が良好でない場合には、前述したように、その間に複数層の金属層を配設することができる。
【0063】
また、上記実施形態1〜3においては、半導体装置の例としてトレンチゲート構造のパワーMOSFETや縦型IGBTの例を挙げたが、これに限定されるものではなく、ダイオード等をはじめとする各種デバイスに好適に適用することができる。換言すると、P型不純物拡散層の表面側に表面電極、裏面側に裏面電極を有し、これらの表面電極と裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置に広く本発明を適用することができる。
【0064】
<実施例>
以下、本発明を具体的実施例により更に詳細に説明する。但し、本発明は、以下の実施例に何ら限定されるものではない。
【0065】
(実施例1)
P型不純物拡散層として機能するP型のシリコン基板(P型シリコンウェハ)を用意する。P型のシリコン基板の抵抗は、4mΩ・cmのものを用いた(比較例においても同様の基板を用いた)。次いで、P型のシリコン基板の表面側に、図1に示すようなゲートトレンチ構造を有する半導体素子を形成した。その後、P型のシリコン基板の裏面をウエットエッチング処理することにより、単結晶面を露出させた。ウエットエッチングの際のエッチャントとしてフッ酸、硝酸、硫酸、リン酸の混合液を用いた。その後、P型のシリコン基板の裏面に、第1金属層としてNiを低温スパッタ法により成膜した。次いで、第2金属層としてAgを低温スパッタ法により成膜した。低温スパッタの際のP型のシリコン基板の温度は、80℃とした。上記工程を経て、Niからなる第1金属層、Agからなる第2金属層からなる2層構造の裏面電極を形成した。
【0066】
(比較例1)
実施例1と同様のP型のシリコン基板(P型シリコンウェハ)を用意し、P型のシリコン基板の表面側に、図1に示すようなゲートトレンチ構造を有する半導体素子を形成した。その後、P型のシリコン基板の裏面側についてウエットエッチング処理を行わずに、P型のシリコン基板の裏面に、蒸着法によりTi層,Ni層,Ag層をこの順に連続成膜した。これらの膜を成膜後、窒素雰囲気下、400℃の熱処理を行い、Ni−シリコン合金層を形成した。
【0067】
(比較例2)
裏面電極として機能する裏面電極として、Ni層、Ag層の代わりにTi層、Ni層、Ag層をこの順に形成した以外は、上記実施例1と同様の方法でサンプルを作製した。
【0068】
(比較例3)
裏面電極として機能する裏面電極として、Ni層、Ag層の代わりにAl層、Ti層、Ni層、Ag層をこの順に形成した以外は、上記実施例1と同様の方法でサンプルを作製した。
【0069】
実施例1、比較例1〜3の各サンプルについて、オン抵抗値を測定した。オン抵抗値の測定は、ゲート−ソース間電圧VGS=−10V,ドレイン電流ID=−20Aの条件下で行った。図7に実施例1のサンプルについてオン抵抗値の度数分布図を示す。図7中の横軸はオン抵抗値(mΩ)を示し、縦軸は、横軸のオン抵抗値(mΩ)の範囲内の度数を示す。同様に、図11に比較例1に係るオン抵抗値の度数分布図を、図12に比較例2に係るオン抵抗値の度数分布図を、図13に比較例3に係るオン抵抗値の度数分布図を示す。各サンプルについて、凡そ150サンプル作製し、オン抵抗値を測定した。
【0070】
実施例1(図7)、比較例1(図11)、比較例2(図12)、比較例3(図13)を比較すると、蒸着、加熱処理工程を経た比較例1(図11)はオン抵抗値が低く、ばらつきも小さいことが分かる。一方、実施例1(図7)のサンプルは、比較例1(図11)のサンプルと同等かそれ以下の良好なオン抵抗値を示すことがわかる。比較例2(図12)と比較例3(図13)は、オン抵抗値が実施例1(図7)及び比較例1(図11)よりも高くなっている。比較例2(図12)と比較例3(図13)を比較すると、仕事関数のより大きなAlを第1金属層とした比較例3のサンプルの方が、オン抵抗値が良好であることがわかる。
【符号の説明】
【0071】
1 半導体装置
2 シリコン基板
3 半導体層
4 トレンチ
5 ゲート電極
6 表面電極
7 裏面電極
8 層間絶縁膜
9 P型不純物拡散層
31 P−型ドリフト領域
32 N型ボディ領域
33 P+型ソース領域
41 底部埋め込み絶縁層
42 ゲート絶縁膜
71 第1金属層
72 第2金属層
【技術分野】
【0001】
本発明は、半導体装置の製造方法、及び半導体装置に関する。より詳細には、縦方向に電流を流す半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【0002】
大電流を制御する半導体装置、例えば、絶縁ゲート型バイポーラトランジスタ(IGBT(Insulated Gate Bipolar Transistor)),電界効果トランジスタ(MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor)),ダイオード等は、シリコン基板の一方の表面に電子回路を形成し、その裏面に複数の層からなる裏面電極を形成するのが一般的である。
【0003】
図8は、特許文献1に開示された縦型IGBT構造の半導体装置100の要部拡大断面図である。この半導体装置100は、電子回路としての絶縁ゲート型バイポーラトランジスタがシリコン基板に形成されている。半導体装置100は、P型エミッタ層101、N型ベース層102、P型ベース層103、N型エミッタ層104、ゲート酸化膜105、ゲート電極106、層間絶縁膜107、表面電極(Al電極)108、裏面電極110等を具備する。裏面電極110は、P型エミッタ層101側から、Al層111、Ti層112、Ni層113、Au層114がこの順に積層されたものからなる。
【0004】
半導体装置100は、以下の工程等を経て製造される。まず、低不純物濃度のN型のシリコンウェハを用意し、このウェハをN型ベース層102としてシリコンウェハの表面側に絶縁ゲート構造を形成する。シリコンウェハの裏面側には、P型エミッタ層101を形成する。そして、P型エミッタ層101上に裏面電極110を形成する。具体的には、P型エミッタ層を形成後、シリコンウェハ裏面を洗浄して自然酸化膜を除去する。次いで、Al,Ti、Ni、Auを連続して蒸着可能な装置を用いて成膜する(蒸着時のウェハ温度は260℃)。これらの膜を成膜後、400〜450℃の熱処理を行い、Al層111との界面にアルミニウム−シリコン合金層を形成する。これにより、シリコン基板と裏面電極110とのオーミック接合を実現する。
【0005】
図9Aは、特許文献2に開示されたIGBT型の半導体装置の要部拡大断面図、図9Bは、裏面電極229の構成を説明するための図であり、図9Aの領域Aの部分拡大断面図である。半導体装置200は、低不純物濃度のN型のシリコン基板201、酸化シリコン膜202、フィールド絶縁膜204、P−型半導体領域205、N−型半導体領域206、溝207、熱酸化膜208、ゲート電極209、多結晶シリコンパターン210、絶縁膜211、配線217、ポリイミド膜219、N+型半導体領域223、P+型半導体領域224、裏面電極229等を備える。裏面電極229は、シリコン基板201側から、Ni層225、Ti層226、Ni層227、Au層228がこの順に積層されたものからなる。
【0006】
半導体装置200は、以下の工程等を経て製造される。まず、N−型単結晶シリコンからなるシリコンウェハを用意し、シリコンウェハの表面側に絶縁ゲート構造を形成する。シリコンウェハの裏面側には、N型の導電型を有する不純物をイオン注入する工程等を経て、N+型半導体領域223を形成する。また、これより浅い領域には、P型の導電型を有する不純物イオンを注入する工程等を経て、P+型半導体領域224を形成する。
【0007】
裏面電極229は、まず、シリコン基板201をフッ酸で洗浄した後、半導体基板201の裏面上に、Ni,Ti,Ni、Auをスパッタリング法、又は真空蒸着法により順次成膜する。これらの膜を成膜後、アロイ処理(加熱処理)を行うことにより、Ni層211とN−型のシリコン基板(単結晶シリコン)201とを反応させて化合物を形成し、オーミック接触とする。
【0008】
図10は、特許文献3に開示されたPch型のパワーMOSFET構造の半導体装置300の要部拡大断面図である。半導体装置300は、図10に示すように、P+型のシリコン基板301、P−型ドリフト層302、N型ベース領域303、N型ボディ層303a、N+型コンタクト領域303b、P+型ソース領域304、トレンチ305、ゲート絶縁膜306、ゲート電極307、層間絶縁膜308、表面電極(ソース電極)309、裏面電極310、再結晶化シリコン層312等を具備する。裏面電極310は、シリコン基板側からAl層310a、Ti層310b、Ni層310c、Au層310dがこの順に積層されたものからなる。
【0009】
半導体装置300は、以下の工程等を経て製造される。まず、P+型シリコンウェハを用意し、シリコンウェハの表面側にゲートトレンチ構造等を形成する。その後、シリコンウェハの裏面側を研磨する。これにより厚さ10〜15nmのアモルファスシリコン層(不図示)が形成される。次いで、P+型シリコンウェハの裏面側をウエットエッチングすることなく、当該アモルファスシリコン層上にスパッタによりAl層310aを形成する。このときのエネルギーは、3kW以上とする。これにより、アモルファスシリコン層のシリコン原子がアルミニウム原子と共に再配列され、再結晶化シリコン層312となり、シリコン基板301と裏面電極310のオーミック接続が実現する。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特許第3339552号
【特許文献2】特開2005−303218号公報
【特許文献3】特開2007−19458号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら、発明者の検討によれば、これら特許文献に記載された技術には改善すべき課題があることがわかった。以下にその課題を説明する。
【0012】
上記特許文献1においては、裏面電極110を形成した後に400〜450℃で熱処理を行う。このため、裏面電極のメタル層が収縮して、シリコン基板に反りが発生する。このシリコン基板の反りは、その後のウェハプローブや組立工程において、ウェハ搬送に支障を与える。このシリコン基板の反りは、シリコン基板のサイズが大きくなるほど問題となる。また、この熱処理は、裏面電極110を構成するメタル層の酸化防止のために、酸素を遮断した窒素雰囲気中で行う必要がある。このため、特殊仕様を備えた設備が必要となる。
【0013】
上記特許文献2においても、裏面電極229を形成した後にアロイ処理(加熱処理)を行う。このため、上記特許文献1と同様に、シリコン基板に反りが発生するという問題がある。
【0014】
上記特許文献3においては、シリコン基板の厚みを薄くすることなく、かつ、アニール工程(熱処理)を行わない半導体装置を提供する手段として、裏面研磨したシリコン基板表面に3kW以上のエネルギーでAlをスパッタする。次いで、アモルファスシリコン層を再結晶化して裏面電極310を形成する。これにより、裏面電極310を形成した後に加熱処理を行わないとしている。しかしながら、裏面研磨により形成されたアモルファスシリコン層の厚さは不均一であるため、Alスパッタにより形成されたシリコン/Alコンタクト部の接触抵抗値が不均一になる。これは、オン抵抗の不均一さを招く。従って、電気的特性のウェハ面内均一性が悪くなるため、歩留まりの低下を招く。
【課題を解決するための手段】
【0015】
本発明者は、上記問題点を解決すべく鋭意検討を重ねたところ、裏面電極と当接する面がP型の導電型のものにおいて、上記問題点を解決する製造方法を見出し、本発明を完成するに至った。
【0016】
本発明に係る半導体装置の製造方法は、シリコン基板の表面側に表面電極、裏面側にP型不純物拡散層とそれに当接された裏面電極を有し、前記表面電極と前記裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置の製造方法であって、前記P型不純物拡散層の表面をウエットエッチングして前記P型不純物拡散層のシリコン単結晶面を出し、前記シリコン基板が120℃以下の温度で、前記シリコン単結晶面に前記裏面電極を形成する工程を備え、前記裏面電極のうち、少なくとも前記シリコン単結晶面と当接する面には、仕事関数が4.5eV以上の金属層を配設するものである。
【0017】
本発明に係る半導体装置は、シリコン基板の表面側に表面電極、裏面側にP型不純物拡散層とそれに当接された裏面電極を有し、前記表面電極と前記裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置であって、前記シリコン基板と前記裏面電極との接合面は、前記シリコン基板のシリコン単結晶面と、前記裏面電極の少なくとも一部を構成する仕事関数が4.5eV以上の金属層が接触した接合面となっている。
【0018】
本発明によれば、シリコン基板の裏面側に形成されたP型不純物拡散層をウエットエッチングすることによりシリコン単結晶面を露出させ、そこに裏面電極を形成しているので、上記特許文献1や2のように、裏面電極を構成する金属層を成膜した後に熱処理を行わずに、P型不純物拡散層と裏面電極とのオーミック接合を実現することができる。裏面電極は、パターニングされる表面電極とは異なり、シリコン基板の裏面全体に形成される。このため、熱処理によって収縮したときには大きな反りが生じてしまうが、本発明によれば、裏面電極形成に際して、シリコン基板の温度を120℃以下に設定しているので、裏面電極の収縮に伴う反りの問題を改善することができる。さらに、裏面電極のうち少なくともP型不純物拡散層と当接する面は、仕事関数が4.5eV以上の金属層を配設しているので、シリコン単結晶面と仕事関数が4.5eV以上の金属層が接触した接合面となり、オーミック接合の抵抗値を良好に保つことができる。
【発明の効果】
【0019】
本発明によれば、シリコン基板の裏面側に形成する裏面電極の反り量、及びオン抵抗値を改善可能な半導体装置、及びその製造方法を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【0020】
【図1】実施形態1に係る半導体装置の要部拡大断面図。
【図2A】実施形態1に係る半導体装置の製造工程断面図。
【図2B】実施形態1に係る半導体装置の製造工程断面図。
【図2C】実施形態1に係る半導体装置の製造工程断面図。
【図2D】実施形態1に係る半導体装置の製造工程断面図。
【図3A】P型のシリコン基板と裏面電極とのエネルギー障壁φBを説明するための図。
【図3B】P型のシリコン基板と裏面電極とのエネルギー障壁φBを説明するための図。
【図4】実施形態2に係る半導体装置の要部拡大断面図。
【図5】実施形態3に係る半導体装置の要部拡大断面図。
【図6】別の実施形態に係る半導体装置の要部拡大断面図。
【図7】実施例1に係る半導体装置のオン抵抗値の度数分布図。
【図8】特許文献1に係る半導体装置の要部拡大断面図。
【図9A】特許文献2に係る半導体装置の要部拡大断面図。
【図9B】特許文献2に係る半導体装置の要部拡大断面図。
【図10】特許文献3に係る半導体装置の要部拡大断面図。
【図11】比較例1に係る半導体装置のオン抵抗値の度数分布図。
【図12】比較例2に係る半導体装置のオン抵抗値の度数分布図。
【図13】比較例3に係る半導体装置のオン抵抗値の度数分布図。
【発明を実施するための形態】
【0021】
本発明に係る半導体装置は、シリコン基板の表面側に表面電極、裏面側に裏面電極を有し、これらの表面電極と裏面電極の間に電流を流すように構成された縦型の半導体素子を備えるものである。以下、半導体素子の例として縦型のMOSFETを例に取り、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【0022】
[実施形態1]
図1に、本実施形態1に係る半導体装置1の要部拡大断面図を示す。半導体装置1は、P型不純物拡散層として機能するP型のシリコン基板2上にP−型ドリフト領域31、N型ボディ領域32、P+型ソース領域33が形成された半導体層3を備える。また、半導体装置1は、トレンチ4、ゲート電極5、表面電極6、裏面電極7、層間絶縁膜8、底部埋め込み絶縁層41、ゲート絶縁膜42等を備える。
【0023】
P型のシリコン基板2は、P型の導電型を有する不純物(例えば、B(ボロン))が含まれた単結晶半導体基板(単結晶シリコンウェハ)である。P型のシリコン基板2の不純物濃度は、例えば1×1020cm−3程度とすることができる。P型のシリコン基板2の抵抗は、特に限定されないが、製造容易性の観点からは、1mΩ・cm以上とすることが好ましい。また、オーミック特性を良好に保つ観点からは、P型のシリコン基板2の抵抗は、10mΩ・cm以下とすることが好ましい。抵抗は、不純物濃度を変えることにより容易に調整することが可能である。本実施形態1においては、P型のシリコン基板2として、抵抗が約4mΩ・cm、不純物がBである基板を用いた。P型のシリコン基板2上には、P−型ドリフト領域31が形成されている。
【0024】
トレンチ4は、半導体層3の表面から深さ方向に延在するように形成されている。より具体的には、トレンチ4は、半導体層3の表面からN型ボディ領域32を貫通し、P−型ドリフト領域31まで到達するように形成されている。
【0025】
底部埋め込み絶縁層41は、トレンチ4内の深部に形成されている。底部埋め込み絶縁層41は、1種類の層から構成されていてもよいし、壁面を被覆する絶縁層と、深部内を埋設する絶縁層等からなる複数の異なる層から構成されていてもよい。底部埋め込み絶縁層41の材料としては、公知のものを制限なく利用することができる。底部埋め込み絶縁層41の上面は、N型ボディ領域32の下面より、若干、トレンチ深さ方向に深い位置になっている。
【0026】
ゲート絶縁膜42は、トレンチ4の壁面のうち、底部埋め込み絶縁層41が被覆されていない壁面を被覆している。ゲート絶縁膜42は、半導体層3の酸化膜から構成される。
【0027】
ゲート電極5は、底部埋め込み絶縁層41及びゲート絶縁膜42が配設されたトレンチ4内に充填されている。従って、ゲート電極5は、底部埋め込み絶縁層41上に配設され、ゲート絶縁膜42を介してトレンチ4の壁面と対面している。ゲート電極5は、トレンチ4内導体として機能する。ゲート電極5の材料は、特に限定されないが、例えばポリシリコンとすることができる。ゲート電極5は、トレンチ4の壁面に形成されているゲート絶縁膜42を介して、P+型ソース領域33、N型ボディ領域32と対面している。
【0028】
P+型ソース領域33は、P型ボディ領域32のうちの表面側にゲート絶縁膜42と当接するようにトレンチ4に沿って形成されている。
【0029】
表面電極6は、半導体層3の表面側に配設されており、ソース電極として機能する。表面電極6の一部は、P+型ソース領域33と当接するように配設されており、表面電極6は、P+型ソース領域33、N型ボディ領域32と電気的に接続されている。表面電極6の材料は、特に限定されず、Al等をはじめとする公知の材料を制限なく適用することができる。
【0030】
裏面電極7は、P型のシリコン基板2の裏面側主面に形成されており、ドレイン電極として機能する。裏面電極7は、少なくともP型のシリコン基板2と当接する面は、仕事関数が4.5eV以上の金属層を配設する。裏面電極7は、1種類の金属膜のみから構成されてもよいし、複数層を積層したものであってもよい。裏面電極7を構成する金属層は、合金層であってもよい。
【0031】
裏面電極7のうちP型のシリコン基板2と当接する金属層の好適な例としては、Ni(fm(仕事関数):4.50eV),Au(fm:4.80eV),Cr(fm:4.60eV)、Pt(fm:5.40eV)等を挙げることができる。仕事関数の上限値は、特に制限はないが、入手容易性を考慮すると仕事関数が6.0eV以下であることが好ましい。Ti(fm:3.95eV)、Al(fm:4.20eV)は、仕事関数が4.5eV未満であるため、裏面電極7のうちP型のシリコン基板2と当接する金属層としては用いない。
【0032】
裏面電極7のうちP型のシリコン基板側とは反対側の主面は、半田等の接合部材等を介してリードフレーム等に搭載される。このため、裏面電極7を構成する最表層(シリコン基板側とは反対側の主面)の金属層は、接合部材と良好な密着性を実現できる材料により構成することが好ましい。
【0033】
仕事関数が4.5eV以上の金属層において半田等の接合部材と密着性が悪い場合等には、半田等の接合部材と密着性を良好にするための金属層を、仕事関数が4.5eV以上の金属層の裏面上に積層する。接合部材等との密着性を良好にするための金属層と仕事関数が4.5eV以上の金属層との密着性等に問題がある場合には、これらの間に他の金属層を配設してもよい。但し、製造工程の簡便化、低コスト化の観点からは、裏面電極7の積層数が少ない方が好ましい。各金属層の膜厚は、特に限定されない。裏面電極7の膜厚としては、例えば、400nm〜2000nm程度とすることができる。
【0034】
本実施形態1に係る裏面電極7は、第1金属層71、第2金属層72の2層構造からなるものを適用した。具体的には、P型のシリコン基板2と当接する第1金属層71として仕事関数が4.5eVのNi層を、第1金属層71の裏面上に配設される第2金属層72としてAg層を適用した。
【0035】
次に、半導体装置1の製造方法を、図2A〜図2Dを参照しつつ説明する。まず、P型のシリコン基板2上にP−型シリコン層をエピタキシャル成長により形成する。その後、イオン注入等により所定領域に、N−型ボディ領域32、及びP+型ソース領域33を形成する。
【0036】
次いで、ドライエッチングによりP−ドリフト領域31に達するトレンチ4を形成する。次に、トレンチ4の所定深さまで底部埋め込み絶縁層41を形成する(図2A参照)。底部埋め込み絶縁層41の形成方法は、特に制限されないが、CVD法、ドライエッチング法などにより容易に形成することができる。
【0037】
次に、熱酸化法により、ゲート絶縁膜42を基板表面、及びトレンチ4側壁に形成する。その後、トレンチ4内部にCVD法にてポリシリコンを堆積する。これにより、トレンチ4に埋設されたゲート電極5を形成する(図2B参照)。
【0038】
その後、層間絶縁膜8のパターンを形成し、所望の位置に表面電極6をパターン形成する(図2C参照)。
【0039】
続いて、P型のシリコン基板2の裏面全体をウエットエッチング法によりエッチバックする。これにより、P型のシリコン基板2の表面をシリコン単結晶面とする。エッチャントは、本発明の趣旨を逸脱しないものであれば特に限定されないが、一例として、フッ酸、硝酸、硫酸、リン酸の混合液を挙げることができる。
【0040】
次に、P型のシリコン基板2の裏面全体に裏面電極7を形成する。この際、P型のシリコン基板2の温度は、120℃以下となるようにする。第1金属層71及び第2金属層72の成膜後であって、シリコンウェハをダイシングカットする前の工程においては、加熱処理工程は行わない。
【0041】
裏面電極7を形成する際のシリコン基板の温度は、120℃以下であれば下限値は特に限定されない。水冷等によりP型のシリコン基板2の温度を常温より低下させてもよい。裏面電極7形成による反りをより効果的に改善する観点からは、裏面電極7を形成する際の温度は100℃以下とすることがより好ましく、80℃以下とすることが特に好ましい。
【0042】
裏面電極7として、まず、P型のシリコン基板2の裏面上にNi層を低温スパッタ法により成膜することにより第1金属層71を得る(図2D参照)。第1金属層71の膜厚下限は数原子層程度でも、本発明の効果を得ることができる。続いて、第1金属層71の裏面上にAg層を低温スパッタ法により成膜することにより第2金属層72を得る。
【0043】
上記工程等を経て本実施形態1に係る半導体装置1が製造される(図1参照)。このようにして得られた半導体装置1は、例えば、半田等の接合部材を介してリードフレームのリード等に搭載される。
【0044】
オーミック接合を実現する手段として、加熱処理工程によりシリコン−メタル合金層を形成する場合は、シリコンとメタルの共晶による多数のグレインが界面に形成される。この多数のグレインは、大きさが不均一であり、反りをもたらす一因と考えられる。
【0045】
一方、本実施形態1に係る半導体装置1のシリコン基板2と裏面電極7との接合面は、実質的に物理的吸着によりオーミック接合を実現している。本実施形態1によれば、シリコン単結晶面と仕事関数が4.5eV以上の金属層が接合した接合面を形成するので、シリコン基板2と裏面電極7との界面は均一であり、熱処理による不均一さが無い。なお、シリコン−メタル合金層の場合には、シリコン基板と裏面電極の界面のそれぞれの近傍から互いの層を構成する元素が検出される。これに対し、物理的吸着によるオーミック接合の場合には、シリコン基板と裏面電極の界面のそれぞれの近傍から隣接層を構成する元素が実質的に検出されない。
【0046】
次に、本実施形態1に係る半導体装置は、裏面電極として、少なくともシリコン基板2と当接する金属層を仕事関数が4.5eV以上のものとする理由について説明する。
【0047】
図3Aに、P型のシリコン基板の単結晶面に裏面電極を成膜した時のエネルギー障壁φBを示す。図中のEFはフェルミ準位、ECは伝導体の最低エネルギー、EVは価電子帯の最大エネルギーを示す。一般的に、裏面電極として用いられるTi(fm:3.95eV)やAl(fm:4.20eV)では、φBが大きくなる。このため、オン抵抗値が高くなる。一方、Ni(fm:=4.50eV)であれば、φBを小さくすることができる。その結果、良好なオン抵抗値を得ることができる。
【0048】
ところで、上記特許文献3では、Alを用いているので、φBが大きくなり、オン抵抗値が高止まりしてしまう。また、裏面研磨したアモルファスシリコン層にAlをスパッタしており、シリコン単結晶面としていないため、界面の均一性が損なわれてしまう。従って、シリコン/Alコンタクト部の接触抵抗値の不均一さを招き、オン抵抗値の不均一さを招来する。なお、特許文献3では、Alの代わりにAuを用いても良いとされているが、アモルファスシリコン層にAuスパッタするので、上述の欠点は同じである。
【0049】
本実施形態1に係る半導体装置によれば、熱処理を行わずに接触抵抗値の低い裏面電極を製造することができる。その結果、製造プロセスの簡便化、製造コストの低減を実現することができる。
【0050】
また、本実施形態1に係る半導体装置によれば、上記特許文献1、2のように、メタル−シリコン合金層を形成するためのメタル層を形成する必要がないので、裏面電極の積層数を削減することができる。その結果、低コスト化、及び製造プロセスの簡便化を実現することができる。また、本実施形態1に係る半導体装置によれば、上記特許文献3のようにメタル層とシリコン基板の界面にアモルファスシリコン層が介在しないので、裏面電極の接触抵抗値を均一にできる。
【0051】
さらに、本実施形態1に係る半導体装置によれば、シリコン基板の基板温度が120℃以下の温度で裏面電極を形成するので、裏面電極の収縮による反りを大幅に改善することができる。しかも、裏面電極7のうちP型のシリコン基板2と当接する第1金属層71として、仕事関数が4.5eV以上のものを用い、シリコン単結晶面に接合しているので、低オン抵抗を実現することができる。
【0052】
[実施形態2]
次に、上記実施形態1とは異なる半導体装置の一例について説明する。なお、以降の説明において、前述の実施形態や先行例と同一の要素部材には同一の符号を付し、適宜その説明を省略する。
【0053】
上記実施形態1では、P型のシリコン基板に対して仕事関数が4.5eV以上の金属層を当接する例を示した。しかし、上記実施形態1に限られず、低不純物濃度のP型のシリコン基板やN型のシリコン基板にイオン注入などで高濃度不純物領域を形成した半導体装置に対しても適用可能である。図3Bに、P型のシリコン基板の単結晶面に、イオン注入などで高濃度不純物領域を設け、その単結晶面上に裏面電極を成膜した時のエネルギー障壁φBを示す。高濃度不純物領域を設けることにより、空乏層を極めて薄くして、トンネル効果でオーミック接合を実現することが可能となる。従って、高濃度不純物領域を設けることにより、良好なオン抵抗値が得られる。つまり、仕事関数が4.5eV以上の金属層と当接する面が不純物濃度の高いP型のシリコン単結晶面であれば良く、インゴット引き上げのときにP型の不純物が高濃度にドープされた場合でも、シリコン基板に対してイオン注入などでP型の不純物が高濃度にドープされた場合でも良い。
【0054】
シリコン基板に対してP型不純物をイオン注入した場合は、レーザーアニールを行って不純物を活性化し、例えばP型不純物濃度が最終的に5×1018〜5×1020cm−3となったP型不純物拡散層を形成する。その後、P型不純物拡散層の表面をウエットエッチングして、P型不純物拡散層の単結晶面を出し、仕事関数が4.5eV以上の金属層を120℃以下の温度で成膜する。ここで大事なのは、シリコン基板の裏面に金属層を成膜する際及び成膜した後で、金属層がシリコン基板と合金化してしまうような高温に晒さないことである。シリコン基板の裏面に金属層が形成されていなければ、シリコン−メタル合金層は形成され得ないので、不純物活性化のための熱処理を行っても問題はない。但し、シリコン基板の表面側に形成された素子に影響が及ばないように、レーザーアニールとすることが好ましい。
【0055】
P型不純物拡散層の濃度範囲について補足すると、仕事関数が4.5eV以上の金属層との接触抵抗をより良好に保つ観点からは、濃度を5×1018cm−3以上とすることが好ましい。また、単結晶面を歩留まり高く良好に得る観点からは、P型不純物濃度が5×1020cm−3以下とすることが好ましい。
【0056】
図4は、本実施形態2に係る半導体装置1bの要部拡大断面図である。半導体装置1bは、上記実施形態1に係る縦型のMOSFETに対し、イオン注入及びレーザーアニールによるP型不純物拡散層9を適用した例である。
【0057】
半導体装置1bは、図1に示したP−型ドリフト領域31がP−型シリコン基板2bに置き換えられ、P−型シリコン基板(P−型ドリフト領域)2bの裏面にイオン注入及びレーザーアニールにてP型不純物拡散層9が形成されている。そして、P型不純物拡散層9の表面をウエットエッチングして単結晶面を出し、これに仕事関数が4.5eV以上の第1金属層(例えばNi層)と第2金属層72(例えばAg層)を120℃以下で成膜し、裏面電極7を形成することにより得ることができる。
【0058】
本実施形態2によれば、シリコン基板の裏面側に形成されたP型不純物拡散層9をウエットエッチングすることによりシリコン単結晶面を露出させ、そこに仕事関数が4.5eV以上の裏面電極が当接するように形成しているので、上記実施形態1と同様の効果が得られる。
【0059】
[実施形態3]
図5は、本実施形態3に係る半導体装置1cの要部拡大断面図である。半導体装置1cは、図8に示した縦型IGBTに本発明の裏面電極7を適用した例である。半導体装置1cは、N型シリコン基板で形成されたN型ベース層102の裏面側に、例えばイオン注入及びレーザーアニールを用いてP型不純物拡散層として機能するP型エミッタ層101を形成し、この表面をウエットエッチングして単結晶面を出し、これに仕事関数が4.5eV以上の第1金属層(例えばNi層)と第2金属層72(例えばAg層)が120℃以下で成膜され、裏面電極7が形成されている例である。もし、耐圧などの制約から、P型エミッタ層101全体の不純物濃度を高くできない場合は、P型エミッタ層101の裏面の表層に、イオン注入及びレーザーアニールにて高不純物濃度のP型不純物拡散層(図示せず)を形成すればよい。
【0060】
本実施形態3によれば、シリコン基板の裏面側に形成されたP型不純物拡散層であるP型エミッタ層101をウエットエッチングすることによりシリコン単結晶面を露出させ、そこに仕事関数が4.5eV以上の裏面電極が当接するように形成しているので、上記実施形態1と同様の効果が得られる。
【0061】
なお、上記実施形態1〜3においては、第1金属層としてNi,第2金属層としてAgの例を挙げたが、一例であって、本発明の趣旨を逸脱しない範囲で種々の金属層とすることができる。第1金属層−第2金属層の好適な組み合わせとしては、Cr−Ag,Cr−Au、Ni−Au,Pt−Ag,Pt−Au、Au−Ag等を挙げることができる。
【0062】
また、上記実施形態1〜3においては、裏面電極として第1金属層と第2金属層の2層構造からなる例を述べたが、裏面電極は、1層のみでも、3層以上積層されたものであってもよい。1層のみの積層により、P型のシリコン基板2と半田等の接合部材との密着性を両立できる場合には、図6の半導体装置1aに示すように、裏面電極7aとして第1金属層71aのみを設ければよい。第1金属層71aの好適な例として、Auを挙げることができる。P型のシリコン基板と当接する第1金属層と、最表面に配置される半田等の接合部材と当接する金属層の接合が良好でない場合には、前述したように、その間に複数層の金属層を配設することができる。
【0063】
また、上記実施形態1〜3においては、半導体装置の例としてトレンチゲート構造のパワーMOSFETや縦型IGBTの例を挙げたが、これに限定されるものではなく、ダイオード等をはじめとする各種デバイスに好適に適用することができる。換言すると、P型不純物拡散層の表面側に表面電極、裏面側に裏面電極を有し、これらの表面電極と裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置に広く本発明を適用することができる。
【0064】
<実施例>
以下、本発明を具体的実施例により更に詳細に説明する。但し、本発明は、以下の実施例に何ら限定されるものではない。
【0065】
(実施例1)
P型不純物拡散層として機能するP型のシリコン基板(P型シリコンウェハ)を用意する。P型のシリコン基板の抵抗は、4mΩ・cmのものを用いた(比較例においても同様の基板を用いた)。次いで、P型のシリコン基板の表面側に、図1に示すようなゲートトレンチ構造を有する半導体素子を形成した。その後、P型のシリコン基板の裏面をウエットエッチング処理することにより、単結晶面を露出させた。ウエットエッチングの際のエッチャントとしてフッ酸、硝酸、硫酸、リン酸の混合液を用いた。その後、P型のシリコン基板の裏面に、第1金属層としてNiを低温スパッタ法により成膜した。次いで、第2金属層としてAgを低温スパッタ法により成膜した。低温スパッタの際のP型のシリコン基板の温度は、80℃とした。上記工程を経て、Niからなる第1金属層、Agからなる第2金属層からなる2層構造の裏面電極を形成した。
【0066】
(比較例1)
実施例1と同様のP型のシリコン基板(P型シリコンウェハ)を用意し、P型のシリコン基板の表面側に、図1に示すようなゲートトレンチ構造を有する半導体素子を形成した。その後、P型のシリコン基板の裏面側についてウエットエッチング処理を行わずに、P型のシリコン基板の裏面に、蒸着法によりTi層,Ni層,Ag層をこの順に連続成膜した。これらの膜を成膜後、窒素雰囲気下、400℃の熱処理を行い、Ni−シリコン合金層を形成した。
【0067】
(比較例2)
裏面電極として機能する裏面電極として、Ni層、Ag層の代わりにTi層、Ni層、Ag層をこの順に形成した以外は、上記実施例1と同様の方法でサンプルを作製した。
【0068】
(比較例3)
裏面電極として機能する裏面電極として、Ni層、Ag層の代わりにAl層、Ti層、Ni層、Ag層をこの順に形成した以外は、上記実施例1と同様の方法でサンプルを作製した。
【0069】
実施例1、比較例1〜3の各サンプルについて、オン抵抗値を測定した。オン抵抗値の測定は、ゲート−ソース間電圧VGS=−10V,ドレイン電流ID=−20Aの条件下で行った。図7に実施例1のサンプルについてオン抵抗値の度数分布図を示す。図7中の横軸はオン抵抗値(mΩ)を示し、縦軸は、横軸のオン抵抗値(mΩ)の範囲内の度数を示す。同様に、図11に比較例1に係るオン抵抗値の度数分布図を、図12に比較例2に係るオン抵抗値の度数分布図を、図13に比較例3に係るオン抵抗値の度数分布図を示す。各サンプルについて、凡そ150サンプル作製し、オン抵抗値を測定した。
【0070】
実施例1(図7)、比較例1(図11)、比較例2(図12)、比較例3(図13)を比較すると、蒸着、加熱処理工程を経た比較例1(図11)はオン抵抗値が低く、ばらつきも小さいことが分かる。一方、実施例1(図7)のサンプルは、比較例1(図11)のサンプルと同等かそれ以下の良好なオン抵抗値を示すことがわかる。比較例2(図12)と比較例3(図13)は、オン抵抗値が実施例1(図7)及び比較例1(図11)よりも高くなっている。比較例2(図12)と比較例3(図13)を比較すると、仕事関数のより大きなAlを第1金属層とした比較例3のサンプルの方が、オン抵抗値が良好であることがわかる。
【符号の説明】
【0071】
1 半導体装置
2 シリコン基板
3 半導体層
4 トレンチ
5 ゲート電極
6 表面電極
7 裏面電極
8 層間絶縁膜
9 P型不純物拡散層
31 P−型ドリフト領域
32 N型ボディ領域
33 P+型ソース領域
41 底部埋め込み絶縁層
42 ゲート絶縁膜
71 第1金属層
72 第2金属層
【特許請求の範囲】
【請求項1】
シリコン基板の表面側に表面電極、裏面側にP型不純物拡散層とそれに当接された裏面電極を有し、前記表面電極と前記裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置の製造方法であって、
前記P型不純物拡散層の表面をウエットエッチングして前記P型不純物拡散層のシリコン単結晶面を出し、
前記シリコン基板が120℃以下の温度で、前記シリコン単結晶面に前記裏面電極を形成する工程を備え、
前記裏面電極のうち、少なくとも前記シリコン単結晶面と当接する面は、仕事関数が4.5eV以上の金属層である半導体装置の製造方法。
【請求項2】
前記仕事関数が4.5eV以上の金属層は、Ni,Au,Cr、Ptから選ばれる金属のいずれかであることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記仕事関数が4.5eV以上の金属層の裏面上に、さらに異なる種類の金属層を積層することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
前記裏面電極は、前記P型不純物拡散層のシリコン単結晶面側からNi層、Ag層がこの順に積層されたものであることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
前記P型不純物拡散層は、不純物濃度が5×1018〜5×1020cm−3であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
前記シリコン基板及びP型不純物拡散層が、単一のP型シリコン基板であることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
【請求項7】
前記P型不純物拡散層は、前記シリコン基板の裏面にP型不純物を拡散して形成されたことを特徴とする請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
【請求項8】
シリコン基板の表面側に表面電極、裏面側にP型不純物拡散層とそれに当接された裏面電極を有し、前記表面電極と前記裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置であって、
前記P型不純物拡散層と前記裏面電極との接合面は、前記P型不純物拡散層のシリコン単結晶面と、前記裏面電極の少なくとも一部を構成する仕事関数が4.5eV以上の金属層とが接触した接合面となっている半導体装置。
【請求項9】
前記仕事関数が4.5eV以上の金属層は、Ni,Au,Cr、Ptから選ばれる金属のいずれかであることを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記仕事関数が4.5eV以上の金属層の裏面上に、さらに異なる種類の金属層を積層されていることを特徴とする請求項8又は9に記載の半導体装置。
【請求項11】
前記裏面電極は、前記P型不純物拡散層のシリコン単結晶面側からNi層、Ag層がこの順に積層されたものであることを特徴とする請求項8〜10のいずれか1項に記載の半導体装置。
【請求項12】
前記P型不純物拡散層は、不純物濃度が5×1018〜5×1020cm−3であることを特徴とする請求項8〜11のいずれか1項に記載の半導体装置。
【請求項13】
前記シリコン基板及びP型不純物拡散層が、単一のP型シリコン基板であることを特徴とする請求項8〜12のいずれか1項に記載の半導体装置。
【請求項14】
前記P型不純物拡散層は、前記シリコン基板の裏面にP型不純物が拡散形成された層であることを特徴とする請求項8〜12のいずれか1項に記載の半導体装置。
【請求項1】
シリコン基板の表面側に表面電極、裏面側にP型不純物拡散層とそれに当接された裏面電極を有し、前記表面電極と前記裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置の製造方法であって、
前記P型不純物拡散層の表面をウエットエッチングして前記P型不純物拡散層のシリコン単結晶面を出し、
前記シリコン基板が120℃以下の温度で、前記シリコン単結晶面に前記裏面電極を形成する工程を備え、
前記裏面電極のうち、少なくとも前記シリコン単結晶面と当接する面は、仕事関数が4.5eV以上の金属層である半導体装置の製造方法。
【請求項2】
前記仕事関数が4.5eV以上の金属層は、Ni,Au,Cr、Ptから選ばれる金属のいずれかであることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記仕事関数が4.5eV以上の金属層の裏面上に、さらに異なる種類の金属層を積層することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
前記裏面電極は、前記P型不純物拡散層のシリコン単結晶面側からNi層、Ag層がこの順に積層されたものであることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
【請求項5】
前記P型不純物拡散層は、不純物濃度が5×1018〜5×1020cm−3であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
【請求項6】
前記シリコン基板及びP型不純物拡散層が、単一のP型シリコン基板であることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
【請求項7】
前記P型不純物拡散層は、前記シリコン基板の裏面にP型不純物を拡散して形成されたことを特徴とする請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
【請求項8】
シリコン基板の表面側に表面電極、裏面側にP型不純物拡散層とそれに当接された裏面電極を有し、前記表面電極と前記裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置であって、
前記P型不純物拡散層と前記裏面電極との接合面は、前記P型不純物拡散層のシリコン単結晶面と、前記裏面電極の少なくとも一部を構成する仕事関数が4.5eV以上の金属層とが接触した接合面となっている半導体装置。
【請求項9】
前記仕事関数が4.5eV以上の金属層は、Ni,Au,Cr、Ptから選ばれる金属のいずれかであることを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記仕事関数が4.5eV以上の金属層の裏面上に、さらに異なる種類の金属層を積層されていることを特徴とする請求項8又は9に記載の半導体装置。
【請求項11】
前記裏面電極は、前記P型不純物拡散層のシリコン単結晶面側からNi層、Ag層がこの順に積層されたものであることを特徴とする請求項8〜10のいずれか1項に記載の半導体装置。
【請求項12】
前記P型不純物拡散層は、不純物濃度が5×1018〜5×1020cm−3であることを特徴とする請求項8〜11のいずれか1項に記載の半導体装置。
【請求項13】
前記シリコン基板及びP型不純物拡散層が、単一のP型シリコン基板であることを特徴とする請求項8〜12のいずれか1項に記載の半導体装置。
【請求項14】
前記P型不純物拡散層は、前記シリコン基板の裏面にP型不純物が拡散形成された層であることを特徴とする請求項8〜12のいずれか1項に記載の半導体装置。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2011−151350(P2011−151350A)
【公開日】平成23年8月4日(2011.8.4)
【国際特許分類】
【出願番号】特願2010−184068(P2010−184068)
【出願日】平成22年8月19日(2010.8.19)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年8月4日(2011.8.4)
【国際特許分類】
【出願日】平成22年8月19日(2010.8.19)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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