半導体装置の製造方法
【課題】ウェハのエッジ部からの膜剥がれを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】Ｃｕ配線工程において、有機系低誘電率層間膜３２形成後に、ウェハベベルの側面上および裏面上、ウェハエッジの裏面上に保護膜３３を堆積させる。その後、リソグラフィ工程およびエッチング工程を経て銅膜を形成した後に保護膜３３を除去する。
【解決手段】Ｃｕ配線工程において、有機系低誘電率層間膜３２形成後に、ウェハベベルの側面上および裏面上、ウェハエッジの裏面上に保護膜３３を堆積させる。その後、リソグラフィ工程およびエッチング工程を経て銅膜を形成した後に保護膜３３を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、絶縁層形成材料と配線層となる金属材料とを用いた配線形成工程に関するものである。
【背景技術】
【０００２】
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上のトランジスタを搭載することも可能となっている。このようなチップを実現するためには、数十ナノメートルオーダーの加工精度が要求されるリソグラフィー、エッチング等の超微細加工技術の進展だけでなく、配線の低抵抗化、層間絶縁膜の低誘電率化、ならびに配線層の多層化が必要となる。
【０００３】
低誘電率絶縁材料（以下、Ｌｏｗ−ｋ材料と記述する）を用いた、半導体装置の配線形成方法に関しては、例えば、Ｃｕデュアルダマシン技術がある（特許文献１参照）。以下、Ｃｕデュアルダマシン配線の形成工程について、図４の工程図にしたがって説明する。図４（ａ）〜（ｏ）は、従来の配線形成工程を示す断面図である。
【０００４】
まず、層間絶縁膜の形成方法について説明する。図４（ａ）、（ｂ）に示すように、第１の低誘電率層間膜１０１中に埋め込まれたバリアメタル１０２および銅配線層１０３を形成する。次に、基板上に、例えばＳｉＣＮからなるライナー膜１０４をプラズマＣＶＤ法によって形成する。続いて、図４（ｃ）に示すように、ライナー膜１０４の上に、例えばＳｉＯＣからなる第２の低誘電率層間膜１０５を堆積させる。次に、図４（ｄ）に示すように、ケミカル・メカニカル・ポリッシング法（以下、ＣＭＰ法と略す）を用いて第２の低誘電率層間膜１０５を所定の膜厚まで研磨する。その後、図４（ｅ）に示すように、プラズマＣＶＤ法によって形成されたシリコン酸化膜からなるキャップ層１０６を第２の低誘電率層間膜１０５の上に堆積させる。
【０００５】
続いて、上記の手順により形成された層間絶縁膜に対して、リソグラフィー技術、ならびにドライエッチング技術を用いてパターンニングを行う。まず、図４（ｆ）に示すように、レジスト膜１０７を基板上面に塗布し、リソグラフィー技術を用いてパターニングを行い、レジスト膜１０７に孔形状の開口を形成する。次に、図４（ｇ）に示すように、このレジスト膜１０７をマスクとして、キャップ層１０６および第２の低誘電率層間膜１０５をドライエッチングして、孔形状の開口（ビアホール）を形成する。続いて、図４（ｈ）、（ｉ）に示すように、レジスト膜１０７、ならびにエッチング時に発生したポリマー等を除去した後、ビアホール内にレジストを埋め込み、レジスト埋め込み層１０８を形成する。次に、図４（ｊ）に示すように、基板上にレジスト膜１０９を塗布し、リソグラフィー技術を用いてレジスト膜１０９に溝形状の開口を形成する。続いて、図４（ｋ）に示すように、レジスト膜１０９をマスクとしてキャップ層１０６および第２の低誘電率層間膜１０５をドライエッチングして溝形状の開口を形成した後、レジスト膜１０９およびレジスト埋め込み層１０８を除去する。その後、図４（ｌ）に示すように、エッチバック法を用いてライナー膜１０４のうち銅配線層１０３の上に位置する部分を開口させる。その際、キャップ層１０６もエッチバックされ、除去される。
【０００６】
次に、開口が形成された層間絶縁膜上に配線層を形成する。まず、図４（ｍ）に示すように、スパッタ法により例えばＴａとＴａＮとの積層膜からなるバリアメタル１１０を堆積させる。続いて、図４（ｎ）に示すように、スパッタ法によりＣｕシード層を形成し、その上にメッキ法によって銅を堆積させることにより、銅膜１１１を形成させる。その後、ウェハエッジ部に付着した銅膜１１１をウェットエッチングする。続いて、図４（ｏ）に示すように、バリアメタル１１０および銅膜１１１のうち不必要な部分をＣＭＰ法（Ｃｕ−ＣＭＰ）を用いて除去し、絶縁膜中に配線層を形成する。
【０００７】
以上の工程を経て、１層分の配線層が形成される。図４（ａ）〜（ｏ）に示す工程を繰り返すことにより、多層配線を形成することができる。
【特許文献１】特開２００３−２３０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記工程を用いて配線層を形成した場合、ウェハのエッジ部からの膜剥がれが発生し、歩留まりに影響を与える。ここで、本明細書中で「ウェハのエッジ部（またはウェハエッジ部）」とは、ウェハのうちチップ形成領域（半導体素子形成領域）より外側に位置する領域を意味し、「ベベル部」（またはウェハベベル部）とは、エッジ部に含まれ、表面がチップ形成領域面に対して勾配を持つ部分を意味するものとする。ウェハの大口径化に伴い、ウェハ外周部のチップ数が全チップ数に占める割合が大きくなっているため、エッジ部からの膜剥がれを容認することはできなくなっている。また、エッジ部からの膜剥がれは配線層数を増せば増すほど発生しやすくなるため、配線層の多層化を進める上でも障害となる。
【０００９】
図５（ａ）〜（ｄ）は、従来の方法によって配線層を形成した場合の、ウェハエッジ部の断面形状を示す模式図である。ここでは、半導体基板１２１上に、第１の低誘電率層間膜１２２、ライナー膜１２３、第２の低誘電率層間膜１２５、およびバリアメタル１２４が堆積された例を示している。
【００１０】
図５（ａ）は、全体図を示している。ウェハ断面の状況は、ウェハベベル上面（領域１）、ウェハベベル側面（領域２）、ウェハベベル裏面（領域３）、ウェハエッジ裏面（領域４）に分けることができる。領域１では、低誘電率層間膜、ライナー膜とバリアメタルが滑らかな積層構造を持っている。
【００１１】
図５（ｂ）は、領域２におけるウェハ断面の拡大模式図である。半導体基板１２１上に、上方向に尖った形状を持った第１の低誘電率層間膜１２２、ならびに第２の低誘電率層間膜１２５が見られる。また、スパッタによる成膜時にウェハ側面に回り込んで形成されたバリアメタル層１２４が点在している。
【００１２】
図５（ｃ）は、領域３におけるウェハ断面の拡大模式図である。半導体基板１２１、第１の低誘電率層間膜１２２上に、スパッタによる成膜時にウェハ裏面に回り込んで形成されたバリアメタル層１２４が点在している。また、第２の低誘電率層間膜１２５が不均一に堆積している。特に、バリアメタル１２４付近では、膜厚が極端に薄くなっている所もある。
【００１３】
図５（ｄ）は、領域４におけるウェハ断面の拡大模式図である。半導体基板１２１の上に、スパッタによる成膜時にウェハ裏面に回り込んで形成されたバリアメタル１２４が点在している。
【００１４】
図５（ａ）〜（ｄ）からも明らかなように、現行のフローを用いて配線層を形成した場合、ウェハのエッジ部が非常に汚く、膜剥がれの起点となる部分がエッジ部に多数存在することになる。
【００１５】
本発明の目的は、上記課題に対して対策を講じることにより、ウェハのエッジ部からの膜剥がれを抑制することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置の製造方法は、ウェハ状の半導体基板の上面上に絶縁膜を形成する工程（ａ）と、前記絶縁膜を含む前記半導体基板の側面上および裏面上にかけて保護膜を形成する工程（ｂ）と、前記保護膜のうち前記半導体基板のチップ形成領域上に位置する部分を除去して、少なくとも前記保護膜のうち前記半導体基板のウェハベベルの露出面上に位置する部分を残す工程（ｃ）と、前記工程（ｃ）の後に、前記絶縁膜の一部をエッチングして前記絶縁膜に開口を形成する工程（ｄ）と、前記（ｄ）の後に、半導体基板の上面上にバリア膜と金属膜を順次形成する工程（ｅ）と、前記工程（ｅ）の後に、前記保護膜を除去する工程（ｆ）と、前記工程（ｆ）の後に、前記絶縁膜上の前記金属膜及び前記バリア膜を除去して、前記開口を埋める金属配線を形成する工程（ｇ）とを備えている。
【００１７】
この方法によれば、保護膜を設けることにより、工程（ｄ）でのエッチング（特にドライエッチング）の際にベベル側面上の絶縁膜がダメージを受けるのを防ぐことができるので、配線形成後の絶縁膜の表面を滑らかに保つことができる。また、ベベル裏面上にバリアメタルなどの配線材料が回り込むのも防ぐことができる。そのため、ベベル部分を含むウェハエッジ部からの膜剥がれを抑えることができ、ウェハのエッジ部近傍に設けられる半導体装置の歩留まりを向上させることができる。
【００１８】
工程（ｃ）や工程（ｆ）は例えば保護膜を選択的に溶かす薬液を用いたスピンエッチングなどで行うことができる。この際に、エッチングを希望しない面に窒素などの不活性気体を吹き付けてもよい。
【００１９】
また、工程（ｃ）ではＣＭＰ法によって保護膜と絶縁膜とを同一工程で研磨および除去することができる。この方法を用いれば、工程数を減らすことができるとともに、保護膜と絶縁膜とをエッチング選択性のある材料で構成する必要がなくなる。
【００２０】
絶縁膜は例えばＳｉＯＣなどの有機系低誘電率材料などで構成されてもよい。
【００２１】
また、上記の工程（ａ）〜（ｇ）を繰り返すことによって膜剥がれを起こしにくい多層配線を形成することができる。
【発明の効果】
【００２２】
本発明に係る半導体装置の製造方法によると、膜剥がれの起点を低減させることができるため、配線工程においてウェハエッジ部からの膜剥がれを低減させることができる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００２４】
図１（ａ）〜（ｈ）は、本実施形態の半導体装置の製造方法を説明するための、ウェハのエッジ部を示す断面図であり、図２（ａ）〜（ｇ）は、本実施形態の半導体装置の製造方法を説明するための、ウェハのチップ形成領域を示す断面図である。
【００２５】
まず、図１（ａ）に示すように、ウェハ状の半導体基板３１の上面上に、ＳｉＯＣなどからなる有機系低誘電率層間膜３２を形成する。このとき、半導体基板３１のベベル部を含むエッジ部にも有機系低誘電率層間膜３２が形成される。そして、半導体基板３１の主面上におけるチップ形成領域には、図２（ａ）に示すように、半導体基板（図示せず）上に、有機系低誘電率層間膜１に形成されたトレンチを埋めるバリアメタル２および銅膜３からなる第１金属配線５と、有機系低誘電率層間膜１及び下層金属配線５上に形成されたＳｉＣＮなどからなるライナー膜４と、ライナー膜４上に形成された有機系低誘電率層間膜３２がそれぞれ形成されている。有機系低誘電率層間膜３２は、ＣＭＰ法により、所定の膜厚になるまで研磨されている。
【００２６】
次に、図１（ｂ）および図２（ｂ）に示すように、熱ＣＶＤ法を用いて、有機系低誘電率層間膜３２を含む半導体基板３１の表面（上面および裏面）上に例えばＳｉＯ2からなる保護膜３３を形成する。熱ＣＶＤでの成膜材料としては、ＴＥＯＳとＯ3とを用いる。また、熱ＣＶＤは常圧、４００℃で行われる（オゾン−ＴＥＯＳ法）。ここで、保護膜３３の厚みは後のエッチングの際に有機系低誘電率層間膜３２を保護できるだけの厚みがあればよく、例えば５０ｎｍ程度である。
【００２７】
次に、図１（ｃ）および図２（ｃ）に示すように、保護膜３３のうちチップ形成領域の上面上に設けられた部分を除去する。有機系低誘電率層間膜３２のフッ酸に対するエッチングレートは非常に低いことが知られている。この特徴を利用して、半導体基板３１の上面（デバイス面）に対して、フッ酸溶液を用いたスピンエッチングを行うことにより、有機系低誘電率層間膜３２の膜減りを防ぎつつ、有機系低誘電率層間膜３２の上面上に形成された保護膜３３の除去を行う。スピンエッチングの際のウェハの回転数は、例えば２０００ｒｐｍとする。また、ウェハのエッジ部にフッ酸溶液が回り込んでエッジ部に形成された保護膜３３が除去されないよう、スピンエッチング中は、ウェハ裏面に流量３００Ｌ／ｍｉｎで窒素ガスを吹き付ける。上記手法を用いることにより、半導体基板３１におけるウェハベベル部の側面上および裏面上、ウェハエッジの裏面上に保護膜３３を残存させる。
【００２８】
次に、図２（ｄ）に示すように、有機系低誘電率層間膜３２上に、プラズマＣＶＤ法によって形成されたシリコン酸化膜からなるキャップ層６を形成する。その後、チップ形成領域におけるキャップ層６上に、孔形状の開口を有するレジスト膜（図示せず）を形成する。このレジスト膜は、半導体基板３１のエッジ部には形成しない。その後、レジスト膜をマスクにして、キャップ層６及び有機系低誘電率層間膜３２をドライエッチングすることにより、キャップ層６及び有機系低誘電率層間膜３２に、ライナー膜４に達するビアホールを形成する。このとき、図１（ｄ）に示すように、半導体基板３１のエッジ部のキャップ層６及び有機系低誘電率層間膜３２は除去される。その後、レジスト膜を除去する。
【００２９】
次に、図２（ｅ）に示すように、リソグラフィー工程およびドライエッチング工程を行うことにより、溝状の開口を有機系低誘電率層間膜３２内に形成する。その後、エッチバック法を用いて、有機系低誘電率層間膜３２に設けられたビアホール下に位置するライナー膜４を除去して下層金属配線５上に位置する部分を開口させる。その際、キャップ層６もエッチバックされ、除去される。図２（ｄ）及び図２（ｅ）に示す工程によって、図１（ｄ）に示すように、半導体基板３１におけるウエハベベル部の側面上に設けられた保護膜３３は上方に向かって尖った形状となる。
【００３０】
次に、図１（ｅ）および図２（ｆ）に示すように、半導体基板３１の上面全体にバリアメタル３４を堆積させた後に、スパッタ法およびメッキ法を用いてビアホールおよび開口を埋める銅膜１１をバリアメタル３４上に堆積させる。続いて、半導体基板におけるウェハエッジ部に付着した銅膜１１をウェットエッチングして除去する。このとき、ウェハベベル側面、ウェハベベル裏面、ウェハエッジ裏面にバリアメタル３４が点在していることが分かる。
【００３１】
次いで、図１（ｆ）に示すように、フッ酸溶液を用いたスピンエッチングにより、半導体基板３１の裏面上およびエッジ部の側面上に形成された保護膜３３を除去する。このとき、有機系低誘電率層間膜３２はフッ酸溶液に対してエッチングされにくいため、本工程では保護膜３３のみがエッチングされる。また、バリアメタル３４のうち保護膜３３上に回り込んで堆積した部分も同時にリフトオフされる。従って、有機系低誘電率層間膜３２は滑らかな状態を保持している。
【００３２】
次に、図１（ｇ）および図２（ｇ）に示すように、ＣＭＰ法を用いて、有機系低誘電率層間膜３２上の銅膜１１及びバリアメタル３４を研磨除去する。これにより、チップ形成領域における有機系低誘電率層間膜３２に設けられたビアホール及び開口内にバリアメタル３４及び銅膜１１からなる第２金属配線７を形成する。この第２金属配線７の下部領域は、第１金属配線５と接続されるコンタクトプラグとなる。
【００３３】
次いで、図１（ｈ）に示すように、半導体基板３１上にライナー膜３５、有機系低誘電率層間膜３６を順次堆積させる。半導体基板３１におけるエッジ部に残る有機系低誘電率層間膜３２の表面が滑らかであるので、ライナー膜３５および有機系低誘電率層間膜３６などの層の表面も滑らかになっており、膜剥がれが生じない。
【００３４】
このように、本実施形態の方法によれば、半導体基板におけるウエハベベル部に膜剥がれの起点となる荒れた膜が形成されるのが防がれている。また、ウェハベベル部を含むウェハエッジ部の裏面にバリアメタルが回り込むこともなくなっている。このため、本実施形態の方法によれば、配線の多層化を行ってもウェハエッジ部からの膜剥がれを低減することができる。そのため、本実施形態の方法を用いることにより、チップ形成領域のエッジ部付近で製造される半導体装置の歩留まりを向上させることができる。
【００３５】
また、層間膜として、フッ酸に対するエッチングレートが低い有機系低誘電率層間膜を用いているので、安価に堆積が可能なシリコン酸化膜を保護膜として用いることができる。ただし、保護膜は層間絶縁膜に対して選択性のある膜であればどのような材料で形成されていてもよい。また、層間絶縁膜は有機系低誘電率物質以外の絶縁体で形成されていてもよく、シリコン酸化物で形成されていてもよい。
【００３６】
なお、本実施形態の説明では、Ｃｕデュアルダマシン法を用いた場合の配線層の形成方法について述べたが、Ｃｕシングルダマシン法の場合においても同様の手法を用いることによりエッジ部での膜剥がれを抑制することができる。また、保護膜の形成方法として、常圧ＣＶＤ法（オゾン−ＴＥＯＳ法）を例として挙げたが、ウェハエッジ部全面に保護膜を堆積させる方法であれば良く、シランガスと酸素ガスを用いた減圧ＣＶＤ法等、他の手法を用いることができる。
【００３７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。本実施形態の方法は、第１の実施形態に対して、保護膜の堆積を行う工程、ならびにデバイス面上の保護膜を除去する工程を変更することにより、工程の簡略化を図ったものである。
【００３８】
図３（ａ）〜（ｈ）は、第２の実施形態係る半導体装置の製造方法を説明するための断面図である。同図では、ウェハ状の半導体基板におけるエッジ部を示している。
【００３９】
まず、図３（ａ）に示すように、ウェハ状の半導体基板４１におけるエッジ部では、半導体基板４１の上に有機系低誘電率層間膜４２が形成されている。第１の実施形態の方法と異なり、有機系低誘電率層間膜４２は本工程においては研磨を受けない。
【００４０】
次に、図３（ｂ）に示すように、熱ＣＶＤ法を用いてウェハエッジ部を含む半導体基板４１の表面（上面および裏面も含む）全体にＳｉＯ2からなる保護膜４３を形成する。熱ＣＶＤでの成膜材料としては、ＴＥＯＳとＯ3とを用いる。また、熱ＣＶＤは常圧、４００℃で行われる（オゾン−ＴＥＯＳ法）。ここで、保護膜４３の厚みは例えば５０ｎｍとする。
【００４１】
次に、図３（ｃ）に示すように、ＣＭＰ法を用いて、半導体基板４１の上面上に形成されている保護膜４３を研磨した後、続けて有機系低誘電率層間膜４２を所定の厚さまで研磨する。この有機系低誘電率層間膜４２は、シリコン酸化物に炭素が導入された構造を持っているため、シリコン酸化膜からなる保護膜４３を研磨した後、同様な研磨条件で続けて研磨することが可能である。これにより、半導体基板４１におけるウェハベベル部の上面および側面には有機系低誘電率層間膜４２が残され、半導体基板４１におけるウェハベベル部の側面上方および半導体基板４１の裏面上には保護膜４３が残される。
【００４２】
次に、図３（ｄ）に示すように、リソグラフィー工程によってパターンが形成されたレジスト膜(図示せず）を用いて有機系低誘電率層間膜４２をドライエッチングした後にレジスト膜を除去する。これにより、ライナー膜に達するビアホールが形成される（図２（ｄ）参照）。続いて、リソグラフィー工程およびドライエッチング工程を行うことにより、溝状の開口を有機系低誘電率層間膜４２内に形成する（図２（ｅ）参照）。本工程では、これらのドライエッチングによって、半導体基板４１におけるウエハベベル部の側面上に設けられた保護膜４３は上方に向かって尖った形状となっている。
【００４３】
次に、図３（ｅ）に示すように、半導体基板４１の上面全体にバリアメタル４４を堆積させた後に、スパッタ法およびメッキ法を用いてビアホールおよび開口を埋める銅膜（図示せず）をバリアメタル４４上に堆積させる（図２（ｆ）参照）。続いて、半導体基板４１におけるウェハエッジ部に付着した銅膜をウェットエッチングして除去する。本工程では、ウェハベベル側面、ウェハベベル裏面、ウェハエッジ裏面にバリアメタル４４が点在していることが分かる。
【００４４】
次に、図３（ｆ）に示すように、フッ酸溶液を用いたスピンエッチングにより、半導体基板４１の裏面上およびエッジ部の側面上に形成された保護膜４３を除去する。有機系低誘電率層間膜４２はフッ酸溶液に対してエッチングされにくいため、本工程では保護膜４３のみがエッチングされる。また、バリアメタル４４のうち保護膜４３上に回り込んで堆積した部分も同時にリフトオフされる。従って、有機系低誘電率層間膜４２は滑らかな状態を保持している。
【００４５】
次に、図３（ｇ）に示すように、ＣＭＰ法を用いてバリアメタル４４及び銅膜を研磨除去することにより、半導体基板４１におけるチップ形成領域に第２金属配線を形成する（図２（ｇ）参照）。
【００４６】
次に、図３（ｈ）に示すように、半導体基板４１上にライナー膜４５、有機系低誘電率層間膜４６を順次堆積させる。半導体基板４１におけるエッジ部に残る有機系低誘電率層間膜４２の表面が滑らかであるので、ライナー膜４５および有機系低誘電率層間膜４６などの層の表面も滑らかになっており、膜剥がれが防がれている。
【００４７】
このように、本実施形態の方法によれば、半導体基板４１におけるウエハベベル部に膜剥がれの起点となる荒れた膜が形成されるのが防がれている。また、半導体基板４１におけるウェハベベル部を含むウェハエッジ部の裏面にバリアメタルが回り込むこともなくなっている。このため、本実施形態の方法によれば、配線の多層化を行ってもウェハエッジ部からの膜剥がれを低減することができる。そのため、本実施形態の方法を用いることにより、チップ形成領域のエッジ部付近で製造される半導体装置の歩留まりを向上させることができる。
【００４８】
また、層間膜として、フッ酸に対するエッチングレートが低い有機系低誘電率層間膜を用いているので、安価に堆積が可能なシリコン酸化膜を保護膜として用いることができる。
【００４９】
本実施形態の半導体装置の製造方法では、図３（ｃ）に示す工程でＣＭＰ法を用いて保護膜４３と有機系低誘電率層間膜４２とを連続して研磨するので、第１の実施形態に係る方法に比べて配線形成工程をより簡略化することができる。
【００５０】
なお、保護膜はどのような材料で形成されていてもよい。また、層間絶縁膜は有機系低誘電率物質以外の絶縁体で形成されていてもよく、シリコン酸化物で形成されていてもよい。本実施形態の方法では、図３（ｃ）に示す工程で研磨するので、層間絶縁膜と保護膜が共にシリコン酸化物で構成されていても膜剥がれを防止することができる。
【００５１】
なお、本発明では、Ｃｕデュアルダマシン法を用いた場合の配線層の形成方法について述べたが、Ｃｕシングルダマシン法の場合においても同様の手法を用いることができる。また、保護膜の形成方法として、常圧ＣＶＤ法（オゾン−ＴＥＯＳ法）を例として挙げたが、ウェハエッジ部全面に保護膜を堆積させることができる方法であればよく、シランガスと酸素ガスを用いた減圧ＣＶＤ法等、他の手法を用いることもできる。
【産業上の利用可能性】
【００５２】
以上説明したように、本発明の方法は、膜剥がれが発生しにくい配線層の形成に有用であり、種々の回路が形成された半導体チップの製造に利用可能である。
【図面の簡単な説明】
【００５３】
【図１】（ａ）〜（ｈ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための、ウェハ状の半導体基板におけるエッジ部を示す断面図である。
【図２】（ａ）〜（ｇ）は、第１の実施形態に係る半導体装置の製造方法を説明するための、ウェハ状の半導体基板におけるチップ形成領域を示す断面図である
【図３】（ａ）〜（ｈ）は、第２の実施形態係る半導体装置の製造方法を説明するための断面図である。
【図４】（ａ）〜（ｏ）は、従来の配線形成工程を示す断面図である。
【図５】（ａ）〜（ｄ）は、従来の方法によって配線層を形成した場合の、半導体基板におけるウェハエッジ部の断面形状を示す模式図である。
【符号の説明】
【００５４】
１、３２、３６、４２、４６ 有機系低誘電率層間膜
２、３４、４４ バリアメタル
３、１１ 銅膜
４、３５、４５ ライナー膜
５ 第１金属配線
６ キャップ層
７ 第２金属配線
３１、４１ 半導体基板
３３、４３ 保護膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、絶縁層形成材料と配線層となる金属材料とを用いた配線形成工程に関するものである。
【背景技術】
【０００２】
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上のトランジスタを搭載することも可能となっている。このようなチップを実現するためには、数十ナノメートルオーダーの加工精度が要求されるリソグラフィー、エッチング等の超微細加工技術の進展だけでなく、配線の低抵抗化、層間絶縁膜の低誘電率化、ならびに配線層の多層化が必要となる。
【０００３】
低誘電率絶縁材料（以下、Ｌｏｗ−ｋ材料と記述する）を用いた、半導体装置の配線形成方法に関しては、例えば、Ｃｕデュアルダマシン技術がある（特許文献１参照）。以下、Ｃｕデュアルダマシン配線の形成工程について、図４の工程図にしたがって説明する。図４（ａ）〜（ｏ）は、従来の配線形成工程を示す断面図である。
【０００４】
まず、層間絶縁膜の形成方法について説明する。図４（ａ）、（ｂ）に示すように、第１の低誘電率層間膜１０１中に埋め込まれたバリアメタル１０２および銅配線層１０３を形成する。次に、基板上に、例えばＳｉＣＮからなるライナー膜１０４をプラズマＣＶＤ法によって形成する。続いて、図４（ｃ）に示すように、ライナー膜１０４の上に、例えばＳｉＯＣからなる第２の低誘電率層間膜１０５を堆積させる。次に、図４（ｄ）に示すように、ケミカル・メカニカル・ポリッシング法（以下、ＣＭＰ法と略す）を用いて第２の低誘電率層間膜１０５を所定の膜厚まで研磨する。その後、図４（ｅ）に示すように、プラズマＣＶＤ法によって形成されたシリコン酸化膜からなるキャップ層１０６を第２の低誘電率層間膜１０５の上に堆積させる。
【０００５】
続いて、上記の手順により形成された層間絶縁膜に対して、リソグラフィー技術、ならびにドライエッチング技術を用いてパターンニングを行う。まず、図４（ｆ）に示すように、レジスト膜１０７を基板上面に塗布し、リソグラフィー技術を用いてパターニングを行い、レジスト膜１０７に孔形状の開口を形成する。次に、図４（ｇ）に示すように、このレジスト膜１０７をマスクとして、キャップ層１０６および第２の低誘電率層間膜１０５をドライエッチングして、孔形状の開口（ビアホール）を形成する。続いて、図４（ｈ）、（ｉ）に示すように、レジスト膜１０７、ならびにエッチング時に発生したポリマー等を除去した後、ビアホール内にレジストを埋め込み、レジスト埋め込み層１０８を形成する。次に、図４（ｊ）に示すように、基板上にレジスト膜１０９を塗布し、リソグラフィー技術を用いてレジスト膜１０９に溝形状の開口を形成する。続いて、図４（ｋ）に示すように、レジスト膜１０９をマスクとしてキャップ層１０６および第２の低誘電率層間膜１０５をドライエッチングして溝形状の開口を形成した後、レジスト膜１０９およびレジスト埋め込み層１０８を除去する。その後、図４（ｌ）に示すように、エッチバック法を用いてライナー膜１０４のうち銅配線層１０３の上に位置する部分を開口させる。その際、キャップ層１０６もエッチバックされ、除去される。
【０００６】
次に、開口が形成された層間絶縁膜上に配線層を形成する。まず、図４（ｍ）に示すように、スパッタ法により例えばＴａとＴａＮとの積層膜からなるバリアメタル１１０を堆積させる。続いて、図４（ｎ）に示すように、スパッタ法によりＣｕシード層を形成し、その上にメッキ法によって銅を堆積させることにより、銅膜１１１を形成させる。その後、ウェハエッジ部に付着した銅膜１１１をウェットエッチングする。続いて、図４（ｏ）に示すように、バリアメタル１１０および銅膜１１１のうち不必要な部分をＣＭＰ法（Ｃｕ−ＣＭＰ）を用いて除去し、絶縁膜中に配線層を形成する。
【０００７】
以上の工程を経て、１層分の配線層が形成される。図４（ａ）〜（ｏ）に示す工程を繰り返すことにより、多層配線を形成することができる。
【特許文献１】特開２００３−２３０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記工程を用いて配線層を形成した場合、ウェハのエッジ部からの膜剥がれが発生し、歩留まりに影響を与える。ここで、本明細書中で「ウェハのエッジ部（またはウェハエッジ部）」とは、ウェハのうちチップ形成領域（半導体素子形成領域）より外側に位置する領域を意味し、「ベベル部」（またはウェハベベル部）とは、エッジ部に含まれ、表面がチップ形成領域面に対して勾配を持つ部分を意味するものとする。ウェハの大口径化に伴い、ウェハ外周部のチップ数が全チップ数に占める割合が大きくなっているため、エッジ部からの膜剥がれを容認することはできなくなっている。また、エッジ部からの膜剥がれは配線層数を増せば増すほど発生しやすくなるため、配線層の多層化を進める上でも障害となる。
【０００９】
図５（ａ）〜（ｄ）は、従来の方法によって配線層を形成した場合の、ウェハエッジ部の断面形状を示す模式図である。ここでは、半導体基板１２１上に、第１の低誘電率層間膜１２２、ライナー膜１２３、第２の低誘電率層間膜１２５、およびバリアメタル１２４が堆積された例を示している。
【００１０】
図５（ａ）は、全体図を示している。ウェハ断面の状況は、ウェハベベル上面（領域１）、ウェハベベル側面（領域２）、ウェハベベル裏面（領域３）、ウェハエッジ裏面（領域４）に分けることができる。領域１では、低誘電率層間膜、ライナー膜とバリアメタルが滑らかな積層構造を持っている。
【００１１】
図５（ｂ）は、領域２におけるウェハ断面の拡大模式図である。半導体基板１２１上に、上方向に尖った形状を持った第１の低誘電率層間膜１２２、ならびに第２の低誘電率層間膜１２５が見られる。また、スパッタによる成膜時にウェハ側面に回り込んで形成されたバリアメタル層１２４が点在している。
【００１２】
図５（ｃ）は、領域３におけるウェハ断面の拡大模式図である。半導体基板１２１、第１の低誘電率層間膜１２２上に、スパッタによる成膜時にウェハ裏面に回り込んで形成されたバリアメタル層１２４が点在している。また、第２の低誘電率層間膜１２５が不均一に堆積している。特に、バリアメタル１２４付近では、膜厚が極端に薄くなっている所もある。
【００１３】
図５（ｄ）は、領域４におけるウェハ断面の拡大模式図である。半導体基板１２１の上に、スパッタによる成膜時にウェハ裏面に回り込んで形成されたバリアメタル１２４が点在している。
【００１４】
図５（ａ）〜（ｄ）からも明らかなように、現行のフローを用いて配線層を形成した場合、ウェハのエッジ部が非常に汚く、膜剥がれの起点となる部分がエッジ部に多数存在することになる。
【００１５】
本発明の目的は、上記課題に対して対策を講じることにより、ウェハのエッジ部からの膜剥がれを抑制することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置の製造方法は、ウェハ状の半導体基板の上面上に絶縁膜を形成する工程（ａ）と、前記絶縁膜を含む前記半導体基板の側面上および裏面上にかけて保護膜を形成する工程（ｂ）と、前記保護膜のうち前記半導体基板のチップ形成領域上に位置する部分を除去して、少なくとも前記保護膜のうち前記半導体基板のウェハベベルの露出面上に位置する部分を残す工程（ｃ）と、前記工程（ｃ）の後に、前記絶縁膜の一部をエッチングして前記絶縁膜に開口を形成する工程（ｄ）と、前記（ｄ）の後に、半導体基板の上面上にバリア膜と金属膜を順次形成する工程（ｅ）と、前記工程（ｅ）の後に、前記保護膜を除去する工程（ｆ）と、前記工程（ｆ）の後に、前記絶縁膜上の前記金属膜及び前記バリア膜を除去して、前記開口を埋める金属配線を形成する工程（ｇ）とを備えている。
【００１７】
この方法によれば、保護膜を設けることにより、工程（ｄ）でのエッチング（特にドライエッチング）の際にベベル側面上の絶縁膜がダメージを受けるのを防ぐことができるので、配線形成後の絶縁膜の表面を滑らかに保つことができる。また、ベベル裏面上にバリアメタルなどの配線材料が回り込むのも防ぐことができる。そのため、ベベル部分を含むウェハエッジ部からの膜剥がれを抑えることができ、ウェハのエッジ部近傍に設けられる半導体装置の歩留まりを向上させることができる。
【００１８】
工程（ｃ）や工程（ｆ）は例えば保護膜を選択的に溶かす薬液を用いたスピンエッチングなどで行うことができる。この際に、エッチングを希望しない面に窒素などの不活性気体を吹き付けてもよい。
【００１９】
また、工程（ｃ）ではＣＭＰ法によって保護膜と絶縁膜とを同一工程で研磨および除去することができる。この方法を用いれば、工程数を減らすことができるとともに、保護膜と絶縁膜とをエッチング選択性のある材料で構成する必要がなくなる。
【００２０】
絶縁膜は例えばＳｉＯＣなどの有機系低誘電率材料などで構成されてもよい。
【００２１】
また、上記の工程（ａ）〜（ｇ）を繰り返すことによって膜剥がれを起こしにくい多層配線を形成することができる。
【発明の効果】
【００２２】
本発明に係る半導体装置の製造方法によると、膜剥がれの起点を低減させることができるため、配線工程においてウェハエッジ部からの膜剥がれを低減させることができる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００２４】
図１（ａ）〜（ｈ）は、本実施形態の半導体装置の製造方法を説明するための、ウェハのエッジ部を示す断面図であり、図２（ａ）〜（ｇ）は、本実施形態の半導体装置の製造方法を説明するための、ウェハのチップ形成領域を示す断面図である。
【００２５】
まず、図１（ａ）に示すように、ウェハ状の半導体基板３１の上面上に、ＳｉＯＣなどからなる有機系低誘電率層間膜３２を形成する。このとき、半導体基板３１のベベル部を含むエッジ部にも有機系低誘電率層間膜３２が形成される。そして、半導体基板３１の主面上におけるチップ形成領域には、図２（ａ）に示すように、半導体基板（図示せず）上に、有機系低誘電率層間膜１に形成されたトレンチを埋めるバリアメタル２および銅膜３からなる第１金属配線５と、有機系低誘電率層間膜１及び下層金属配線５上に形成されたＳｉＣＮなどからなるライナー膜４と、ライナー膜４上に形成された有機系低誘電率層間膜３２がそれぞれ形成されている。有機系低誘電率層間膜３２は、ＣＭＰ法により、所定の膜厚になるまで研磨されている。
【００２６】
次に、図１（ｂ）および図２（ｂ）に示すように、熱ＣＶＤ法を用いて、有機系低誘電率層間膜３２を含む半導体基板３１の表面（上面および裏面）上に例えばＳｉＯ2からなる保護膜３３を形成する。熱ＣＶＤでの成膜材料としては、ＴＥＯＳとＯ3とを用いる。また、熱ＣＶＤは常圧、４００℃で行われる（オゾン−ＴＥＯＳ法）。ここで、保護膜３３の厚みは後のエッチングの際に有機系低誘電率層間膜３２を保護できるだけの厚みがあればよく、例えば５０ｎｍ程度である。
【００２７】
次に、図１（ｃ）および図２（ｃ）に示すように、保護膜３３のうちチップ形成領域の上面上に設けられた部分を除去する。有機系低誘電率層間膜３２のフッ酸に対するエッチングレートは非常に低いことが知られている。この特徴を利用して、半導体基板３１の上面（デバイス面）に対して、フッ酸溶液を用いたスピンエッチングを行うことにより、有機系低誘電率層間膜３２の膜減りを防ぎつつ、有機系低誘電率層間膜３２の上面上に形成された保護膜３３の除去を行う。スピンエッチングの際のウェハの回転数は、例えば２０００ｒｐｍとする。また、ウェハのエッジ部にフッ酸溶液が回り込んでエッジ部に形成された保護膜３３が除去されないよう、スピンエッチング中は、ウェハ裏面に流量３００Ｌ／ｍｉｎで窒素ガスを吹き付ける。上記手法を用いることにより、半導体基板３１におけるウェハベベル部の側面上および裏面上、ウェハエッジの裏面上に保護膜３３を残存させる。
【００２８】
次に、図２（ｄ）に示すように、有機系低誘電率層間膜３２上に、プラズマＣＶＤ法によって形成されたシリコン酸化膜からなるキャップ層６を形成する。その後、チップ形成領域におけるキャップ層６上に、孔形状の開口を有するレジスト膜（図示せず）を形成する。このレジスト膜は、半導体基板３１のエッジ部には形成しない。その後、レジスト膜をマスクにして、キャップ層６及び有機系低誘電率層間膜３２をドライエッチングすることにより、キャップ層６及び有機系低誘電率層間膜３２に、ライナー膜４に達するビアホールを形成する。このとき、図１（ｄ）に示すように、半導体基板３１のエッジ部のキャップ層６及び有機系低誘電率層間膜３２は除去される。その後、レジスト膜を除去する。
【００２９】
次に、図２（ｅ）に示すように、リソグラフィー工程およびドライエッチング工程を行うことにより、溝状の開口を有機系低誘電率層間膜３２内に形成する。その後、エッチバック法を用いて、有機系低誘電率層間膜３２に設けられたビアホール下に位置するライナー膜４を除去して下層金属配線５上に位置する部分を開口させる。その際、キャップ層６もエッチバックされ、除去される。図２（ｄ）及び図２（ｅ）に示す工程によって、図１（ｄ）に示すように、半導体基板３１におけるウエハベベル部の側面上に設けられた保護膜３３は上方に向かって尖った形状となる。
【００３０】
次に、図１（ｅ）および図２（ｆ）に示すように、半導体基板３１の上面全体にバリアメタル３４を堆積させた後に、スパッタ法およびメッキ法を用いてビアホールおよび開口を埋める銅膜１１をバリアメタル３４上に堆積させる。続いて、半導体基板におけるウェハエッジ部に付着した銅膜１１をウェットエッチングして除去する。このとき、ウェハベベル側面、ウェハベベル裏面、ウェハエッジ裏面にバリアメタル３４が点在していることが分かる。
【００３１】
次いで、図１（ｆ）に示すように、フッ酸溶液を用いたスピンエッチングにより、半導体基板３１の裏面上およびエッジ部の側面上に形成された保護膜３３を除去する。このとき、有機系低誘電率層間膜３２はフッ酸溶液に対してエッチングされにくいため、本工程では保護膜３３のみがエッチングされる。また、バリアメタル３４のうち保護膜３３上に回り込んで堆積した部分も同時にリフトオフされる。従って、有機系低誘電率層間膜３２は滑らかな状態を保持している。
【００３２】
次に、図１（ｇ）および図２（ｇ）に示すように、ＣＭＰ法を用いて、有機系低誘電率層間膜３２上の銅膜１１及びバリアメタル３４を研磨除去する。これにより、チップ形成領域における有機系低誘電率層間膜３２に設けられたビアホール及び開口内にバリアメタル３４及び銅膜１１からなる第２金属配線７を形成する。この第２金属配線７の下部領域は、第１金属配線５と接続されるコンタクトプラグとなる。
【００３３】
次いで、図１（ｈ）に示すように、半導体基板３１上にライナー膜３５、有機系低誘電率層間膜３６を順次堆積させる。半導体基板３１におけるエッジ部に残る有機系低誘電率層間膜３２の表面が滑らかであるので、ライナー膜３５および有機系低誘電率層間膜３６などの層の表面も滑らかになっており、膜剥がれが生じない。
【００３４】
このように、本実施形態の方法によれば、半導体基板におけるウエハベベル部に膜剥がれの起点となる荒れた膜が形成されるのが防がれている。また、ウェハベベル部を含むウェハエッジ部の裏面にバリアメタルが回り込むこともなくなっている。このため、本実施形態の方法によれば、配線の多層化を行ってもウェハエッジ部からの膜剥がれを低減することができる。そのため、本実施形態の方法を用いることにより、チップ形成領域のエッジ部付近で製造される半導体装置の歩留まりを向上させることができる。
【００３５】
また、層間膜として、フッ酸に対するエッチングレートが低い有機系低誘電率層間膜を用いているので、安価に堆積が可能なシリコン酸化膜を保護膜として用いることができる。ただし、保護膜は層間絶縁膜に対して選択性のある膜であればどのような材料で形成されていてもよい。また、層間絶縁膜は有機系低誘電率物質以外の絶縁体で形成されていてもよく、シリコン酸化物で形成されていてもよい。
【００３６】
なお、本実施形態の説明では、Ｃｕデュアルダマシン法を用いた場合の配線層の形成方法について述べたが、Ｃｕシングルダマシン法の場合においても同様の手法を用いることによりエッジ部での膜剥がれを抑制することができる。また、保護膜の形成方法として、常圧ＣＶＤ法（オゾン−ＴＥＯＳ法）を例として挙げたが、ウェハエッジ部全面に保護膜を堆積させる方法であれば良く、シランガスと酸素ガスを用いた減圧ＣＶＤ法等、他の手法を用いることができる。
【００３７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。本実施形態の方法は、第１の実施形態に対して、保護膜の堆積を行う工程、ならびにデバイス面上の保護膜を除去する工程を変更することにより、工程の簡略化を図ったものである。
【００３８】
図３（ａ）〜（ｈ）は、第２の実施形態係る半導体装置の製造方法を説明するための断面図である。同図では、ウェハ状の半導体基板におけるエッジ部を示している。
【００３９】
まず、図３（ａ）に示すように、ウェハ状の半導体基板４１におけるエッジ部では、半導体基板４１の上に有機系低誘電率層間膜４２が形成されている。第１の実施形態の方法と異なり、有機系低誘電率層間膜４２は本工程においては研磨を受けない。
【００４０】
次に、図３（ｂ）に示すように、熱ＣＶＤ法を用いてウェハエッジ部を含む半導体基板４１の表面（上面および裏面も含む）全体にＳｉＯ2からなる保護膜４３を形成する。熱ＣＶＤでの成膜材料としては、ＴＥＯＳとＯ3とを用いる。また、熱ＣＶＤは常圧、４００℃で行われる（オゾン−ＴＥＯＳ法）。ここで、保護膜４３の厚みは例えば５０ｎｍとする。
【００４１】
次に、図３（ｃ）に示すように、ＣＭＰ法を用いて、半導体基板４１の上面上に形成されている保護膜４３を研磨した後、続けて有機系低誘電率層間膜４２を所定の厚さまで研磨する。この有機系低誘電率層間膜４２は、シリコン酸化物に炭素が導入された構造を持っているため、シリコン酸化膜からなる保護膜４３を研磨した後、同様な研磨条件で続けて研磨することが可能である。これにより、半導体基板４１におけるウェハベベル部の上面および側面には有機系低誘電率層間膜４２が残され、半導体基板４１におけるウェハベベル部の側面上方および半導体基板４１の裏面上には保護膜４３が残される。
【００４２】
次に、図３（ｄ）に示すように、リソグラフィー工程によってパターンが形成されたレジスト膜(図示せず）を用いて有機系低誘電率層間膜４２をドライエッチングした後にレジスト膜を除去する。これにより、ライナー膜に達するビアホールが形成される（図２（ｄ）参照）。続いて、リソグラフィー工程およびドライエッチング工程を行うことにより、溝状の開口を有機系低誘電率層間膜４２内に形成する（図２（ｅ）参照）。本工程では、これらのドライエッチングによって、半導体基板４１におけるウエハベベル部の側面上に設けられた保護膜４３は上方に向かって尖った形状となっている。
【００４３】
次に、図３（ｅ）に示すように、半導体基板４１の上面全体にバリアメタル４４を堆積させた後に、スパッタ法およびメッキ法を用いてビアホールおよび開口を埋める銅膜（図示せず）をバリアメタル４４上に堆積させる（図２（ｆ）参照）。続いて、半導体基板４１におけるウェハエッジ部に付着した銅膜をウェットエッチングして除去する。本工程では、ウェハベベル側面、ウェハベベル裏面、ウェハエッジ裏面にバリアメタル４４が点在していることが分かる。
【００４４】
次に、図３（ｆ）に示すように、フッ酸溶液を用いたスピンエッチングにより、半導体基板４１の裏面上およびエッジ部の側面上に形成された保護膜４３を除去する。有機系低誘電率層間膜４２はフッ酸溶液に対してエッチングされにくいため、本工程では保護膜４３のみがエッチングされる。また、バリアメタル４４のうち保護膜４３上に回り込んで堆積した部分も同時にリフトオフされる。従って、有機系低誘電率層間膜４２は滑らかな状態を保持している。
【００４５】
次に、図３（ｇ）に示すように、ＣＭＰ法を用いてバリアメタル４４及び銅膜を研磨除去することにより、半導体基板４１におけるチップ形成領域に第２金属配線を形成する（図２（ｇ）参照）。
【００４６】
次に、図３（ｈ）に示すように、半導体基板４１上にライナー膜４５、有機系低誘電率層間膜４６を順次堆積させる。半導体基板４１におけるエッジ部に残る有機系低誘電率層間膜４２の表面が滑らかであるので、ライナー膜４５および有機系低誘電率層間膜４６などの層の表面も滑らかになっており、膜剥がれが防がれている。
【００４７】
このように、本実施形態の方法によれば、半導体基板４１におけるウエハベベル部に膜剥がれの起点となる荒れた膜が形成されるのが防がれている。また、半導体基板４１におけるウェハベベル部を含むウェハエッジ部の裏面にバリアメタルが回り込むこともなくなっている。このため、本実施形態の方法によれば、配線の多層化を行ってもウェハエッジ部からの膜剥がれを低減することができる。そのため、本実施形態の方法を用いることにより、チップ形成領域のエッジ部付近で製造される半導体装置の歩留まりを向上させることができる。
【００４８】
また、層間膜として、フッ酸に対するエッチングレートが低い有機系低誘電率層間膜を用いているので、安価に堆積が可能なシリコン酸化膜を保護膜として用いることができる。
【００４９】
本実施形態の半導体装置の製造方法では、図３（ｃ）に示す工程でＣＭＰ法を用いて保護膜４３と有機系低誘電率層間膜４２とを連続して研磨するので、第１の実施形態に係る方法に比べて配線形成工程をより簡略化することができる。
【００５０】
なお、保護膜はどのような材料で形成されていてもよい。また、層間絶縁膜は有機系低誘電率物質以外の絶縁体で形成されていてもよく、シリコン酸化物で形成されていてもよい。本実施形態の方法では、図３（ｃ）に示す工程で研磨するので、層間絶縁膜と保護膜が共にシリコン酸化物で構成されていても膜剥がれを防止することができる。
【００５１】
なお、本発明では、Ｃｕデュアルダマシン法を用いた場合の配線層の形成方法について述べたが、Ｃｕシングルダマシン法の場合においても同様の手法を用いることができる。また、保護膜の形成方法として、常圧ＣＶＤ法（オゾン−ＴＥＯＳ法）を例として挙げたが、ウェハエッジ部全面に保護膜を堆積させることができる方法であればよく、シランガスと酸素ガスを用いた減圧ＣＶＤ法等、他の手法を用いることもできる。
【産業上の利用可能性】
【００５２】
以上説明したように、本発明の方法は、膜剥がれが発生しにくい配線層の形成に有用であり、種々の回路が形成された半導体チップの製造に利用可能である。
【図面の簡単な説明】
【００５３】
【図１】（ａ）〜（ｈ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための、ウェハ状の半導体基板におけるエッジ部を示す断面図である。
【図２】（ａ）〜（ｇ）は、第１の実施形態に係る半導体装置の製造方法を説明するための、ウェハ状の半導体基板におけるチップ形成領域を示す断面図である
【図３】（ａ）〜（ｈ）は、第２の実施形態係る半導体装置の製造方法を説明するための断面図である。
【図４】（ａ）〜（ｏ）は、従来の配線形成工程を示す断面図である。
【図５】（ａ）〜（ｄ）は、従来の方法によって配線層を形成した場合の、半導体基板におけるウェハエッジ部の断面形状を示す模式図である。
【符号の説明】
【００５４】
１、３２、３６、４２、４６ 有機系低誘電率層間膜
２、３４、４４ バリアメタル
３、１１ 銅膜
４、３５、４５ ライナー膜
５ 第１金属配線
６ キャップ層
７ 第２金属配線
３１、４１ 半導体基板
３３、４３ 保護膜
【特許請求の範囲】
【請求項１】
ウェハ状の半導体基板の上面上に絶縁膜を形成する工程（ａ）と、
前記絶縁膜を含む前記半導体基板の側面上および裏面上にかけて保護膜を形成する工程（ｂ）と、
前記保護膜のうち前記半導体基板のチップ形成領域上に位置する部分を除去して、少なくとも前記保護膜のうち前記半導体基板のウェハベベルの露出面上に位置する部分を残す工程（ｃ）と、
前記工程（ｃ）の後に、前記絶縁膜の一部をエッチングして前記絶縁膜に開口を形成する工程（ｄ）と、
前記（ｄ）の後に、半導体基板の上面上にバリア膜と金属膜を順次形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記保護膜を除去する工程（ｆ）と、
前記工程（ｆ）の後に、前記絶縁膜上の前記金属膜及び前記バリア膜を除去して、前記開口を埋める金属配線を形成する工程（ｇ）とを備えている半導体装置の製造方法。
【請求項２】
前記絶縁膜と前記保護膜とは互いにエッチング選択性を有する材料で構成されており、
前記工程（ｃ）では、エッチング溶液を用いたスピンエッチングによって前記保護膜を選択的に除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ａ）の後で前記工程（ｂ）の前に、ＣＭＰ法によって前記絶縁膜を所定の膜厚まで研磨する工程をさらに備えていることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｃ）では、ＣＭＰ法によって、前記半導体基板の上面上の前記保護膜を除去した後、前記絶縁膜を所定の膜厚まで研磨することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜は有機系の絶縁材料で構成されており、
前記保護膜はシリコン酸化物で構成されていることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記工程（ｆ）では、エッチング溶液を用いたスピンエッチングによって前記保護膜を除去することを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記工程（ｅ）では、エッチング溶液を用いたスピンエッチングによって前記保護膜を除去することを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１】
ウェハ状の半導体基板の上面上に絶縁膜を形成する工程（ａ）と、
前記絶縁膜を含む前記半導体基板の側面上および裏面上にかけて保護膜を形成する工程（ｂ）と、
前記保護膜のうち前記半導体基板のチップ形成領域上に位置する部分を除去して、少なくとも前記保護膜のうち前記半導体基板のウェハベベルの露出面上に位置する部分を残す工程（ｃ）と、
前記工程（ｃ）の後に、前記絶縁膜の一部をエッチングして前記絶縁膜に開口を形成する工程（ｄ）と、
前記（ｄ）の後に、半導体基板の上面上にバリア膜と金属膜を順次形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記保護膜を除去する工程（ｆ）と、
前記工程（ｆ）の後に、前記絶縁膜上の前記金属膜及び前記バリア膜を除去して、前記開口を埋める金属配線を形成する工程（ｇ）とを備えている半導体装置の製造方法。
【請求項２】
前記絶縁膜と前記保護膜とは互いにエッチング選択性を有する材料で構成されており、
前記工程（ｃ）では、エッチング溶液を用いたスピンエッチングによって前記保護膜を選択的に除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ａ）の後で前記工程（ｂ）の前に、ＣＭＰ法によって前記絶縁膜を所定の膜厚まで研磨する工程をさらに備えていることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記工程（ｃ）では、ＣＭＰ法によって、前記半導体基板の上面上の前記保護膜を除去した後、前記絶縁膜を所定の膜厚まで研磨することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜は有機系の絶縁材料で構成されており、
前記保護膜はシリコン酸化物で構成されていることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記工程（ｆ）では、エッチング溶液を用いたスピンエッチングによって前記保護膜を除去することを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記工程（ｅ）では、エッチング溶液を用いたスピンエッチングによって前記保護膜を除去することを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−５９４３４（Ｐ２００７−５９４３４Ａ）
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願番号】特願２００５−２３９５２７（Ｐ２００５−２３９５２７）
【出願日】平成１７年８月２２日（２００５．８．２２）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願日】平成１７年８月２２日（２００５．８．２２）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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